JP3683188B2 - Delay circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、コンデンサに充放電電流を流し、コンデンサ電圧に応じて遅延信号を出力する遅延回路に関する。
【0002】
【従来の技術】
タイマ等に使用されるアナログ方式の遅延回路は、コンデンサの充放電特性によって遅延時間(タイマ時間)が決まる。
図1は充放電回路を用いた一般的な遅延回路で、図2はそのタイミングチャートである。図2において、(A)は正常時を表し、(B)は外来ノイズ発生時を表す。
【0003】
図1の遅延回路の遅延時間は、Td=C1×Vr1/I1となる(C1はコンデンサ容量、Vr1は基準電圧、I1は定電流)。したがって、遅延時間を長くするためには、コンデンサC1の容量を大きくするか、定電流I1を小さくする必要がある。
例えば、Vr1=3V,C1=1μFとしてTd=1秒のディレーをつけるためには、I1=C1×Vr1/Td=1μ×3/1=3μAにする必要がある。このように、定電流I1を数μA以下と極端に小さくすると、図2(B)に示すように、電磁波ノイズ等の外来ノイズによりコンデンサ電圧Vcが変動し、コンパレータCMP1の出力電圧Voutが誤動作する場合があった。
【0004】
定電流I1を小さくせずに遅延時間Tdを長くするには、コンデンサC1の値を大きくする必要がある。しかしながら、システムの小型化・コストダウンを図るにはコンデンサC1は小容量に抑える必要がある。
これらの点を考慮すると、遅延時間Td中の充電電流I1のみを小さくして、遅延時間Tdを長くすれば良い。遅延時間Tdが経過し、コンパレータ出力電圧Voutが反転した後は、充電電流I1が大きくなっても遅延時間Tdは変わらなく、コンパレータ出力電圧Voutが反転した時に、充電電流を増加させれば、対ノイズ耐性を高くすることができる(例、特開平10−261941号公報、特開平10−209826号公報)。
【0005】
【発明が解決しようとする課題】
本発明は、上記の、遅延時間Td中の充電電流I1のみを小さくして、遅延時間Tdを長くする回路を改良するものである。
本発明は、外部ノイズに強い遅延回路にヒステリシスを持たせることを目的とするものである。
【0006】
本発明は、外部ノイズに強い遅延回路において、コンデンサ電圧の検出手段を改良することを目的とするものである。
本発明は、外部ノイズに強い遅延回路において、充電時及び放電時の両方で遅延信号をえられるようにすることを目的とするものである。
【0007】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされたものである。
本発明の第1の態様は、コンデンサと、このコンデンサに充電電流を流す充電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、このヒステリシス抵抗を介して前記コンデンサに充電電流を流すサブ充電電流源と、前記遅延出力回路の出力の反転を検出した時、前記サブ充電電流源を動作させる充電電流切替手段とを設ける。
【0008】
本発明の第1の態様によれば、コンデンサは、遅延信号が検出されるまでは、充電電流源により微小な電流値で充電できる。遅延時間が経過して遅延信号が検出されると、サブ充電電流源が動作して、コンデンサは、充電電流源とサブ充電電流源から大きな充電電流により充電される。これにより、コンデンサ電圧は、急激に上昇し、外来ノイズによる影響を受けにくくなる。
【0009】
コンデンサの放電時、遅延出力回路は、コンデンサ電圧にヒステリシス抵抗の電圧降下を加えた電圧を検出して出力を反転することになる。したがって、第1の態様によれば、充電時にはコンデンサ電圧を検出して遅延信号が出力され、放電時にはコンデンサ電圧+システム抵抗の電圧降下を検出して遅延信号が出力されて、ヒステリシス特性が得られる。
【0010】
なお、この第1の態様は、サブ充電電流源の代わりに、抵抗回路を使用することができる。また、充電時のみでなく、放電時にも本発明の第1の態様を適用することが可能である。
本発明の第2の態様は、コンデンサと、このコンデンサに充電電流を流す充電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、前記コンデンサに充電電流を流すサブ充電電流源と、前記コンデンサの電圧が規定値を超えたことを検出したとき、前記サブ充電電流源を動作させる充電電流制御手段とを設ける。
【0011】
本発明の第2の態様によれば、出力を反転するための基準電圧と、サブ充電電流源を動作させる規定値とを異なる値に設定することができる。なお、この第2の態様は、サブ充電電流源の代わりに、抵抗回路を使用することができる。また、充電時のみでなく、放電時にも適用することが可能である。さらに、第1の態様と同様に、ヒステリシス抵抗を設けることもできる。
【0012】
本発明の第3の態様は、コンデンサと、このコンデンサに充放電電流を流す充放電回路と、前記コンデンサに充電電流を流すサブ充電電流源と、前記コンデンサに放電電流を流すサブ放電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、前記コンデンサの電圧の立上り時に前記遅延出力回路の出力の反転を検出した時、前記サブ充電電流源を動作させ、前記コンデンサの電圧の立下り時に前記遅延出力回路の出力の反転を検出した時、前記サブ放電電流源を動作させる充放電電流切替手段とを設ける。
【0013】
本発明の第3の態様によれば、充電時及び放電時の両方において遅延時間を得ることができ、遅延時間経過後は、大きな充放電電流により充放電されて、外来ノイズによる影響を少なくすることができる。
【0014】
【発明の実施の形態】
以下、本発明の実施形態について、図を用いて説明する。
(実施形態1)
図3は本発明の実施形態1の原理図で、図4はその具体例で、図5はタイミングチャートである。
【0015】
図3において、コンデンサC1と直列に定電流回路からなる充電電流源I1が接続される。コンデンサC1の端子電圧Vcは、NPNトランジスタN1により、接地又は開放される。端子電圧Vcは、ヒステリシス抵抗R3を介してコンパレータCMP1(遅延出力回路)の+端子に入力される。−端子には、基準電圧Vr1が入力される。サブ充電電流源I2が、ヒステリシス抵抗R3を介してコンデンサC1に接続される。サブ充電電源I2は、スイッチSW1により常時はオフとされている。
【0016】
スイッチSW1、サブ充電電流源I2、ヒステリシス抵抗R3は、充放電電流切替回路1を形成する。充電電流切替回路1は、コンデンサ端子電圧Vcが基準電圧Vr1を超え、コンパレータCMP1が出力を反転すると、スイッチSW1をオンする。
図4は、図3の回路の具体例である。図4と図3の対応関係及び図4の回路構成は、図から明らかなものであるので、ここでの説明は省略する。
【0017】
入力信号VinがHの状態では、トランジスタN1がオンであり、コンデンサ端子電圧VcはLとなる。したがって、コンパレータCMP1の出力VoutはLであり、スイッチSW1はオフで、サブ充電電流源I1は停止している。
入力電圧VinがH→Lになると、トランジスタN1がオフし、充電電流源I1によりコンデンサC1が充電され、端子電圧Vcが上昇する。遅延時間Tdが経過して、端子電圧Vcが基準電圧VR1まで上昇する(Vc=VR1)と、コンパレータCMP1の出力VoutがL→Hと反転する。これにより、遅延信号が出力される。
【0018】
出力Voutの反転により、スイッチSW1がオンしてサブ充電電流源I2が動作し、コンデンサC1が急速に充電される。これにより、コンデンサ端子電圧Vcが急激に上昇するので、この状態で外来ノイズがあっても、出力Voutが乱れることはなくなる。
VinがL→Hになると、トランジスタN1がオンし、コンデンサC1から放電電流が流れて、端子電圧Vcが減少する。この場合、ヒステリシス抵抗R3に電圧降下(VR1×I2)が発生しているので、コンデンサ端子電圧Vcに電圧降下を加えた値が基準電圧VR1以下になると、コンパレータCMP1の出力がH→Lと反転する。これにより、遅延信号の出力が停止される。
【0019】
以上説明したように、遅延時間Tdの経過中は、微小電流でコンデンサC1を充電していても、経過後は、コンデンサC1は大電流で充電されるので、外来ノイズがあっても、それにより、出力Voutが乱れることがない。さらに、充電時には、コンデンサ端子電圧Vcが基準電圧VR1を超えると遅延信号が出力され、放電時には、端子電圧VcがVR1−R3×I2以下となると遅延信号がオフとなる。したがった、ヒステリシス抵抗R3を追加するだけの簡単な構成でヒステリシス特性を持つ遅延回路を得ることができる。
【0020】
(実施形態2)
本例は、上記の実施形態1において、コンデンサ放電時に遅延信号を得るようにしたものである。
図6は本発明の実施形態2の原理図で、図7はその具体例で、図8はタイミングチャートである。
【0021】
図6において、コンデンサC1と並列に定電流源I1が接続され、直列にPNPトランジスタP1が接続される。また、充電電流切替回路2は、接地側に接続される。これらの点を除いては、上記の実施形態1とほぼ同様であるので、重複する説明は省略する。
また、図7は、図6の回路の具体例であり、図7と図6の対応関係及び図7の回路構成は、図から明らかなものであるので、ここでの説明は省略する。
【0022】
入力電圧VinがLの状態では、トランジスタP1がオンであり、コンデンサ端子電圧VcはHとなる。したがって、コンパレータCMP1の出力VoutはLであり、スイッチSW2はオフで、サブ充電電流源I3は停止している。
入力電圧VinがL→Hになると、トランジスタP1がオフして、コンデンサC1は、放電電流源I1による放電電流で放電し、端子電圧Vcが低下する。遅延時間Tdが経過して、端子電圧Vcが基準電圧VR1まで低下する(Vc=VR1)と、コンパレータCMP1の出力VoutがL→Hと反転する。これにより、遅延信号が出力される。
【0023】
出力Voutの反転により、スイッチSW1がオンしてサブ放電電流源I3が動作し、コンデンサC1が急速に放電される。これにより、コンデンサ端子電圧Vcが急激に下降するので、この状態で外来ノイズがあっても、遅延信号が乱れることはなくなる。
VinがH→Lになると、トランジスタP1がオフし、コンデンサC1に充電電流が流れて、端子電圧Vcが上昇する。この場合、ヒステリシス抵抗R3に電圧降下(R3×I3)が発生しているので、コンデンサ端子電圧Vcに電圧降下を加えた値が基準電圧Vr1以下になると、コンパレータCMP1の出力がH→Lと反転する。これにより、遅延信号の出力が停止される。
【0024】
本例によれば、コンデンサC1の放電時に遅延信号を得ることができ、その作用・効果も上記の実施形態1と同様のものが得られる。
(実施形態3)
上記の実施形態1では、充電電流源I1、サブ充電電流源I2に、定電流源を使用している。定電流源の代わりに抵抗回路を使用することができる。
【0025】
図9は本例の原理図で、図10、図11はその具体例である。
図9に示す回路は、上記の図2の回路の充電電流源I1を抵抗R1を含む抵抗回路に置き換え、サブ充電電流源I2を抵抗R2を含む抵抗回路に置き換えたものである。それ以外については、図2とほぼ同様であるので、重複する説明は省略する。
【0026】
図10、図11は図9の具体例である。図10は、バイポーラ回路での具体例、図11は、CMOS回路での具体例である。
なお、充電電流源I1のみを抵抗R1に置き換え、又は、サブ充電電流源I1のみを抵抗R2に置き換えることもできる。
本例によれば、充電電流源I1、サブ充電電流源I2を抵抗で構成することにすることにより、回路を簡素化できる。
【0027】
(実施形態4)
本例は、上記の実施形態3において、コンデンサ放電時に遅延信号を得るようにしたものである。また、上記の実施形態2の電流源I1,I3を抵抗R1,R4を含む抵抗回路に置き換えたものでもある。
図12は本例の原理図で、図13、図14はその具体例である。
【0028】
図12に示す回路は、上記の実施形態2(図6)の回路の充電電流源I1を抵抗R1を含む抵抗回路に置き換え、サブ充電電流源I3を抵抗R3を含む抵抗回路に置き換えたものである。それ以外については、図6とほぼ同様であるので、重複する説明は省略する。
なお、充電電流源I1のみを抵抗R1を含む抵抗回路に置き換え、又は、サブ充電電流源I3のみを抵抗R3を含む抵抗回路に置き換えることもできる。
【0029】
図13、図14は図12の具体例である。図13はバイポーラ回路での具体例、図14はCMOS回路での具体例である。
(実施形態5)
上記の実施形態1では、コンパレータCMP1の出力Voutが反転したとき、充電電流切替回路1のスイッチSW1を切替えて、サブ充電電流源I1を動作させている。これに対し、コンデンサC1の電圧Vcが規定値以上になったことを検出して、サブ充電電流源I1を動作させることができる。
【0030】
図15は本例の原理図で、図16はそのタイミングチャートで、図17、図18は図15の具体例である。
図15に示す回路は、コンデンサ端子電圧Vcを、第2のコンパレータCMP2により、第2の基準電圧Vr2と比較し、端子電圧Vcが基準電圧Vr2まで上昇する(Vc=Vr2)と、コンパレータCMP2の出力がL→Hと反転する。これにより、充電電流制御回路5のスイッチSW1がオンし、サブ充電電流源I2が動作する。第2の基準電圧Vr2は第1の基準電圧Vr1と同じか若しくはそれより高く設定する。
【0031】
なお、本例では、実施形態1(図3)におけるヒステリシス抵抗R3が省略されているが、ヒステリシス抵抗R3を設けることもできる。
以上の点を除くと、実施形態1(図3、図5)と同様であるので、重複する説明は省略する。なお、サブ充電電流源I1,I2の代わりに抵抗R1,R2を用いてもよい。
【0032】
図17は図15の第1の具体例である。
その動作を説明すると、入力電圧VinがLになって、コンデンサ端子電圧Vcが上昇し、基準電圧VR1になると、コンパレータCMP1が反転してその出力VoutがHになる。さらに端子電圧Vcが上昇し、Vr1+VBE(トランジスタP1)になるとトランジスタP1に電流が流れ、トランジスタN2がオンする。
【0033】
この時、トランジスタN2及びトランジスタP2には、抵抗R2で決まる電流I=(VCC−VBE(P2)−VCE(sat))/R2が流れ、カレントミラーP2,P3を介してサブ充電電流I2が流れる。カレントミラーP2,P3のミラー比を1:nとすると、I2=n×(VCC−VBE(P2)−VCE(sat))/R2となる。
【0034】
図18は、実施形態5の第2の具体例である。
サブ充電電流源I2の代わりに抵抗R2を設け、コンデンサ端子電圧VcがVR1+VBE(P1)になり、トランジスタP1に電流が流れ、トランジスタN2がオンする。すると、トランジスタP2がオンし抵抗R2に電流が流れる。
(実施形態6)
本例は、上記の実施形態5において、コンデンサ放電時に遅延信号を得るようにしたものである。また、上記の実施形態2において、コンデンサの電圧Vcが規定値以下になったことを検出して、サブ充電電流源を動作させたものでもある。
【0035】
実施形態6の原理図を図19に、実施例を図20に示す。
図示の遅延回路の構成及び動作は、今までの説明から明らかであるので、重複する説明は省略する。
(実施形態7)
本例は、充電電流制御回路7がV/I変換機能を持ち、サブ充電電流I2が徐々に増加するようにしたものである。
【0036】
図21は、実施形態7の第1の具体例である。
以下、動作を説明する。コンデンサ端子電圧VcがVr1+VBE(P1)まで上昇すると、抵抗R4を介してトランジスタP1に電流が流れ始め、カレントミラーN2,N3及びP2,P3を介してサブ充電電流I2が流れる。
サブ充電電流I2は、カレントミラーN2,N3のミラー比をm:1、カレントミラーP2,P3のミラー比を1:nとすると、I2=m×n×(Vc−VR1−VBE(P1))/R3となり、端子電圧Vc電圧が上昇するにつれて徐々に増加する。
【0037】
図22は、実施形態7の第2の具体例である。
本例では、アンプAMP1を用いて、コンデンサ端子電圧VcがコンパレータCMP1のしきい値である基準電圧Vr1まで上昇するとサブ充電電流源I2が動作し、I2=m×n×(Vc−Vr1)/R4となる。
なお、アンプAMP1の入力は、図15のように基準電圧Vr1より高い規定値Vr2に接続してもよい。
【0038】
本例では、端子電圧Vcに応じて充電電流が徐々に増加するようにしたため、充電電流が急激に切替ることによるノイズ発生による悪影響を防止することができる。
(実施形態8)
本例は、上記の実施形態7に対して、コンデンサ放電時に遅延信号を得るようにしたものである。
【0039】
本例の具体例を図23に示す。
図示の遅延回路の構成及び動作は、今までの説明から明らかであるので、重複する説明は省略する。
(実施形態9)
本例は、コンデンサの充放電特性によって立上り時にも立下り時にもディレーをつける遅延回路で、立上り時遅延出力が反転したときにサブ充電回路を動作させて急速充電し、立上り時遅延出力が反転したときにサブ放電回路を動作させて急速放電するような充放電電流切替回路を設ける。
【0040】
図24は実施形態9の原理図で、図25はその具体例であり、図26はタイミングチャートである。
入力電圧Vinが、インバータINV1、抵抗R1を介してコンデンサC1に入力される。充放電電流切替回路9は、充電電流源I2と放電電流源I3の両方を具備する。充電電流源I2はナンド回路NANDにより、放電電流源I3はノア回路NORにより、コンパレータCMP1の出力Voutが反転すると、動作をする。
【0041】
図24、図25の遅延回路の動作について説明する。
入力電圧VinがHで停止している状態では、インバータINV1の出力がLなので、ナンド回路NAND1の出力はHになっており、トランジスタP1はオフしている。よって、コンパレータCMP1の出力VoutはLとなり、ノア回路NOR1の入力は両方Lなので出力はHとなり、トランジスタN1はオンしている。すなわち、抵抗R4の値を小さく(若しくはゼロ)にしておけばコンパレータCMP1の入力は低インピーダンスでL側に固定されるため、外来ノイズの影響を受け難い。
【0042】
入力電圧VinがH→Lに切替ると、ノア回路NOR1の出力がLになりトランジスタN1はオフする。トランジスタP1,N1共にオフなので、コンデンサC1は抵抗R1のみで充電され、端子電圧VcはR1×C1の時定数で上昇する。
端子電圧VcがコンパレータCMP1の基準電圧Vr1まで上昇すると、コンパレータCMP1の出力VoutがHになる。すると、ナンド回路NAND1の入力が両方Hになるため、ナンド回路NAND1出力はLになりトランジスタP1がオンする。トランジスタP1がオンするとコンデンサC1は急速に充電され、端子電圧Vcは急激に上昇し、コンパレータCMP1の入力は低インピーダンスでH側に固定される。
【0043】
入力電圧VinがL→Hに切替ると、ナンド回路NAND1の出力がHになりトランジスタP1がオフする。トランジスタP1,N1共にオフなので、コンデンサC1は抵抗R1のみで放電され、端子電圧VcはR1×C1の時定数で低下する。端子電圧VcがコンパレータCMP1の基準電圧Vr1まで低下すると、コンパレータCMP1の出力がLになる。
【0044】
以上のとおり、本例によれば、入力電圧Vinの立ち上がり時・立ち下がり時共にディレーをつけることができ、入力信号VinがL又はHで停止している状態では、コンパレータCMP1の入力を低インピーダンスにし、外来ノイズの影響を受けにくくすることができる。
(実施形態10)
上記の実施形態9では、コンパレータCMP1の出力Voutの反転により、充放電電流切替回路9のスイッチSW1,SW2を切替えて、サブ充電電流源I2、サブ放電電流源I3を動作させている。これに対し、充放電電流制御回路10により、コンデンサの電圧Vcが規定値以上になったことを検出して、各電流源I2,I3を動作させることができる。
【0045】
図27は、実施形態10の原理図で、図28がその具体例である。
図示の回路では、コンデンサ端子電圧Vcを、第2のコンパレータCMP2により、第2の基準電圧Vr2と比較し、コンパレータCMP2の出力をナンド回路NAND1の入力とする。コンデンサ端子電圧Vcを、第3のコンパレータCMP3により、第3の基準電圧Vr3と比較し、コンパレータCMP3の出力をノア回路NOR1の入力とする。第2、第3の基準電圧Vr2、Vr3は第1の基準電圧Vr1と、Vr3≦Vr1≦Vr2の関係に設定する。
【0046】
なお、図では充放電を抵抗R1により行うように記載しているが、R1の代わりに定電流源による充放電回路を用いてもよい。
図示の遅延回路の動作を説明する。
入力電圧VinがHで停止している状態では、トランジスタN3がオンしているので、トランジスタN4,P4はオフ状態。インバータINV1の出力はLになっており、トランジスタN1は抵抗R1を介して電流が流れた状態になっている。トランジスタP1はオフしているのでトランジスタP2,N2はオンしており低抵抗R2によりコンパレータCMP1の入力は低インピーダンスでL側に固定される。
【0047】
入力電圧VinがH→Lに切替ると、トランジスタP1がオンしトランジスタP2,N2はオフするので、コンデンサC1は抵抗R1のみで充電され、端子電圧VcはR1×C1の時定数で上昇する。端子電圧VcがコンパレータCMP1の基準電圧Vr1まで上昇すると、コンパレータCMP1の出力VoutがHになる。さらに端子電圧Vcが上昇し、VR1+VBE(P2)まで上昇するとトランジスタP3に電流が流れ始め、トランジスタN4,P4がオンし抵抗R2で決まる電流が流れ、コンパレータCMP1の入力は低インピーダンスでH側に固定される。
【0048】
入力電圧VinがL→Hに切替ると、トランジスタN3がオンし、トランジスタN4,P4はオフするので、コンデンサC1は抵抗R1のみで放電され、端子電圧VcはR1×C1の時定数で低下する。端子電圧VcがコンパレータCMP1の基準電圧Vr1まで上昇すると、コンパレータCMP1の出力VoutがHになる。
【0049】
(実施形態11)
本例は、実施形態10を改良し、充放電電流制御回路11がV/I変換機能を持ちコンデンサの充放電特性によって立上り時にも立下り時にも、サブ充電電流源I2、サブ放電電流源I3が徐々に増加するようにしたものである。
図29は、実施形態11の原理図で、図30がその実施例である。
【0050】
以下、動作を説明する。入力電圧VinがHで停止している状態では、トランジスタN3がオンしているので、トランジスタN4a,N4b,P4a,P4bはオフ状態である。
インバータINV1の出力はLになっており、トランジスタN1は、R3を介して電流が流れた状態になっている。トランジスタP1はオフしているのでトランジスタP2a,P2b、N2a,N2bは動作しており、コンデンサ端子電圧Vc≒0vになるのでトランジスタN2aに流れるサブ放電電流I3は、
I3=m×m×(VR1−VBE(N1)−Vc)/R3
≒m×n×(VR1−VBE(N1))/R3の電流が流れ、コンパレータCMP1の入力は低インピーダンスでL側に固定され、その出力VoutはLになっている。
【0051】
入力電圧VinがH→Lに切替ると、トランジスタP1がオンし、トランジスタP2a,P2b,N2a,N2bはオフするので、コンデンサC1は抵抗R1のみで充電され、端子電圧Vcは抵抗R1×C1の時定数で上昇する。端子電圧VcがコンパレータCMP1の基準電圧Vr1まで上昇すると、コンパレータCMP1の出力VoutがHになる。さらに端子電圧Vcが上昇し、Vr1+VBE(P3)まで上昇すると、トランジスタP3に電流が流れ始め、トランジスタN4a,N4b,P4a,P4bが動作し、P4aに流れるサブ充電電流I2は、
I2=m×n×(Vc−Vr1−VBE(P3))/R2となり、端子電圧Vcが上昇するにつれ徐々に増加する。Vc≒VCCまで上昇すると、
I2=m×n×(VCC−Vr1−VBE(P3))/R2となりコンパレータCMP1の入力は低インピーダンスでH側に固定される。
【0052】
入力電圧VinがL→Hに切替ると、トランジスタN3がオンし、トランジスタN4a,N4b,P4a,P4bはオフするので、コンデンサC1は抵抗R1のみで放電され、端子電圧VcはR1×C1の時定数で低下する。端子電圧VcがコンパレータCMP1の基準電圧Vr1まで上昇すると、コンパレータCMP1の出力VoutがHになる。
【0053】
【発明の効果】
本発明によれば、外部ノイズに強い遅延回路にヒステリシスを持たせることができる。
また、本発明によれば、外部ノイズに強い遅延回路において、コンデンサ電圧の検出手段を改良することができる。
【0054】
さらに、本発明によれば、外部ノイズに強い遅延回路において、充電時及び放電時の両方で遅延信号を得ることができる。
【図面の簡単な説明】
【図1】一般的な遅延回路を示す図である。
【図2】図1の遅延回路のタイミングチャートである。
【図3】本発明の実施形態1の遅延回路を示す図である。
【図4】図3の遅延回路の具体例を示す図である。
【図5】図3,4の遅延回路のタイミングチャートである。
【図6】本発明の実施形態2の遅延回路を示す図である。
【図7】図6の遅延回路の具体例を示す図である。
【図8】図6、7の遅延回路のタイミングチャートである。
【図9】本発明の実施形態3の遅延回路を示す図である。
【図10】図9の遅延回路の具体例を示す図(その1)である。
【図11】図9の遅延回路の具体例を示す図(その2)である。
【図12】本発明の実施形態4の遅延回路を示す図である。
【図13】図12の遅延回路の具体例を示す図(その1)である。
【図14】図12の遅延回路の具体例を示す図(その2)である。
【図15】本発明の実施形態5の遅延回路を示す図である。
【図16】図15の遅延回路のタイミングチャートである。
【図17】図15の遅延回路の具体例を示す図(その1)である。
【図18】図15の遅延回路の具体例を示す図(その2)である。
【図19】本発明の実施形態6の遅延回路を示す図である。
【図20】図19の遅延回路の具体例を示す図である。
【図21】本発明の実施形態7の遅延回路の具体例を示す図(その1)である。
【図22】本発明の実施形態7の遅延回路の具体例を示す図(その2)である。
【図23】本発明の実施形態8の遅延回路の具体例を示す図である。
【図24】本発明の実施形態9の遅延回路を示す図である。
【図25】図24の遅延回路の具体例を示す図である。
【図26】図24、図25の遅延回路のタイミングチャートである。
【図27】本発明の実施形態10の遅延回路を示す図である。
【図28】図27の遅延回路の具体例を示す図である。
【図29】本発明の実施形態11の遅延回路を示す図である。
【図30】図29の遅延回路の具体例を示す図である。
【符号の説明】
1、3…充電電流切替回路
2、4…放電電流切替回路
5、7…充電電流制御回路
6、8…放電電流制御回路
9…充放電電流切替回路
10、11…充放電電流制御回路
AMP…アンプ
C1…コンデンサ
CMP1、CMP2、CMP3…コンパレータ
I1…定電流源
I2…サブ充電電流源
I3…サブ放電電流源
Pn…PNPトランジスタ
Nn…NPNトランジスタ
R1、R2、R4、R5…抵抗
R3…ヒステリシス抵抗
Td…ディレー時間
Vc…コンデンサ端子電圧
Vin…入力信号
Vout…コンパレータ出力電圧
Vr1、Vr2、Vr3…基準電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a delay circuit for supplying a charge / discharge current to a capacitor and outputting a delay signal according to the capacitor voltage.
[0002]
[Prior art]
In an analog delay circuit used for a timer or the like, the delay time (timer time) is determined by the charge / discharge characteristics of the capacitor.
FIG. 1 is a general delay circuit using a charge / discharge circuit, and FIG. 2 is a timing chart thereof. In FIG. 2, (A) represents a normal time, and (B) represents a time when external noise occurs.
[0003]
The delay time of the delay circuit of FIG. 1 is Td = C1 × Vr1 / I1 (C1 is a capacitor capacity, Vr1 is a reference voltage, and I1 is a constant current). Therefore, in order to lengthen the delay time, it is necessary to increase the capacity of the capacitor C1 or decrease the constant current I1.
For example, in order to provide a delay of Td = 1 second with Vr1 = 3V and C1 = 1 μF, it is necessary to set I1 = C1 × Vr1 / Td = 1 μ × 3/1 = 3 μA. As described above, when the constant current I1 is extremely reduced to several μA or less, as shown in FIG. 2B, the capacitor voltage Vc fluctuates due to external noise such as electromagnetic wave noise, and the output voltage Vout of the comparator CMP1 malfunctions. There was a case.
[0004]
In order to increase the delay time Td without reducing the constant current I1, it is necessary to increase the value of the capacitor C1. However, in order to reduce the size and cost of the system, it is necessary to suppress the capacitor C1 to a small capacity.
Considering these points, only the charging current I1 during the delay time Td may be reduced and the delay time Td may be increased. After the delay time Td elapses and the comparator output voltage Vout is inverted, the delay time Td does not change even if the charging current I1 increases. If the charging current is increased when the comparator output voltage Vout is inverted, Noise resistance can be increased (e.g., Japanese Patent Laid-Open Nos. 10-261194 and 10-209826).
[0005]
[Problems to be solved by the invention]
The present invention improves the above-described circuit for increasing the delay time Td by reducing only the charging current I1 during the delay time Td.
An object of the present invention is to provide a delay circuit resistant to external noise with hysteresis.
[0006]
An object of the present invention is to improve a capacitor voltage detection means in a delay circuit resistant to external noise.
SUMMARY OF THE INVENTION An object of the present invention is to enable a delay circuit that is resistant to external noise to obtain a delay signal both during charging and discharging.
[0007]
[Means for Solving the Problems]
The present invention has been made to achieve the above object.
According to a first aspect of the present invention, there is provided a delay circuit including a capacitor, a charging current source that supplies a charging current to the capacitor, and a delay output circuit that detects a voltage of the capacitor and inverts an output thereof. A hysteresis resistor inserted between the delay output circuit, a sub-charge current source for passing a charge current to the capacitor via the hysteresis resistor, and an inversion of the output of the delay output circuit when detecting the inversion of the sub-charge current Charging current switching means for operating the power source is provided.
[0008]
According to the first aspect of the present invention, the capacitor can be charged with a minute current value by the charging current source until the delay signal is detected. When a delay signal is detected after the delay time elapses, the sub charging current source operates, and the capacitor is charged with a large charging current from the charging current source and the sub charging current source. As a result, the capacitor voltage rises rapidly and is less susceptible to external noise.
[0009]
When the capacitor is discharged, the delay output circuit detects the voltage obtained by adding the voltage drop of the hysteresis resistor to the capacitor voltage and inverts the output. Therefore, according to the first aspect, the delay voltage is output by detecting the capacitor voltage during charging, and the delay signal is output by detecting the voltage drop between the capacitor voltage and the system resistance during discharging, thereby obtaining the hysteresis characteristic. .
[0010]
In the first aspect, a resistance circuit can be used instead of the sub-charging current source. Moreover, it is possible to apply the first aspect of the present invention not only during charging but also during discharging.
According to a second aspect of the present invention, there is provided a delay circuit comprising a capacitor, a charging current source for supplying a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output, and charging the capacitor. A sub-charging current source for supplying a current and charging current control means for operating the sub-charging current source when detecting that the voltage of the capacitor exceeds a specified value are provided.
[0011]
According to the second aspect of the present invention, the reference voltage for inverting the output and the specified value for operating the sub-charging current source can be set to different values. In the second mode, a resistance circuit can be used instead of the sub-charging current source. Further, it can be applied not only during charging but also during discharging. Furthermore, a hysteresis resistor can be provided as in the first embodiment.
[0012]
According to a third aspect of the present invention, there is provided a capacitor, a charge / discharge circuit for supplying a charge / discharge current to the capacitor, a sub-charge current source for supplying a charge current to the capacitor, a sub-discharge current source for supplying a discharge current to the capacitor, A delay circuit comprising a delay output circuit that detects the voltage of the capacitor and inverts the output, and operates the sub-charging current source when the inversion of the output of the delay output circuit is detected at the rise of the voltage of the capacitor Charge / discharge current switching means for operating the sub-discharge current source when the inversion of the output of the delay output circuit is detected at the fall of the voltage of the capacitor.
[0013]
According to the third aspect of the present invention, it is possible to obtain a delay time both at the time of charging and at the time of discharging, and after the delay time elapses, charging / discharging is performed with a large charging / discharging current to reduce the influence of external noise. be able to.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 3 is a principle diagram of
[0015]
In FIG. 3, a charging current source I1 composed of a constant current circuit is connected in series with a capacitor C1. The terminal voltage Vc of the capacitor C1 is grounded or opened by the NPN transistor N1. The terminal voltage Vc is input to the + terminal of the comparator CMP1 (delay output circuit) via the hysteresis resistor R3. The reference voltage Vr1 is input to the − terminal. The sub charging current source I2 is connected to the capacitor C1 via the hysteresis resistor R3. The sub charging power source I2 is normally turned off by the switch SW1.
[0016]
The switch SW1, the sub charging current source I2, and the hysteresis resistor R3 form a charge / discharge
FIG. 4 is a specific example of the circuit of FIG. The correspondence relationship between FIG. 4 and FIG. 3 and the circuit configuration of FIG. 4 are clear from the figure, and thus description thereof is omitted here.
[0017]
When the input signal Vin is H, the transistor N1 is on and the capacitor terminal voltage Vc becomes L. Therefore, the output Vout of the comparator CMP1 is L, the switch SW1 is off, and the sub charging current source I1 is stopped.
When the input voltage Vin changes from H → L, the transistor N1 is turned off, the capacitor C1 is charged by the charging current source I1, and the terminal voltage Vc rises. When the delay time Td elapses and the terminal voltage Vc rises to the reference voltage VR1 (Vc = VR1), the output Vout of the comparator CMP1 is inverted from L → H. As a result, a delayed signal is output.
[0018]
Due to the inversion of the output Vout, the switch SW1 is turned on and the sub-charging current source I2 operates to charge the capacitor C1 rapidly. As a result, the capacitor terminal voltage Vc increases rapidly, so that the output Vout is not disturbed even if there is external noise in this state.
When Vin changes from L to H, the transistor N1 is turned on, a discharge current flows from the capacitor C1, and the terminal voltage Vc decreases. In this case, since a voltage drop (VR1 × I2) occurs in the hysteresis resistor R3, when the value obtained by adding the voltage drop to the capacitor terminal voltage Vc becomes equal to or lower than the reference voltage VR1, the output of the comparator CMP1 is inverted from H → L. To do. Thereby, the output of the delay signal is stopped.
[0019]
As described above, even if the capacitor C1 is charged with a small current during the delay time Td, the capacitor C1 is charged with a large current after the delay time Td. The output Vout is not disturbed. Further, at the time of charging, a delay signal is output when the capacitor terminal voltage Vc exceeds the reference voltage VR1, and at the time of discharging, the delay signal is turned off when the terminal voltage Vc becomes equal to or lower than VR1-R3 × I2. Accordingly, it is possible to obtain a delay circuit having hysteresis characteristics with a simple configuration in which the hysteresis resistor R3 is simply added.
[0020]
(Embodiment 2)
In this example, a delay signal is obtained when the capacitor is discharged in the first embodiment.
6 is a principle diagram of
[0021]
In FIG. 6, a constant current source I1 is connected in parallel with the capacitor C1, and a PNP transistor P1 is connected in series. The charging
FIG. 7 is a specific example of the circuit of FIG. 6, and the correspondence between FIG. 7 and FIG. 6 and the circuit configuration of FIG.
[0022]
When the input voltage Vin is L, the transistor P1 is on and the capacitor terminal voltage Vc is H. Therefore, the output Vout of the comparator CMP1 is L, the switch SW2 is off, and the sub charging current source I3 is stopped.
When the input voltage Vin changes from L to H, the transistor P1 is turned off, the capacitor C1 is discharged by the discharge current from the discharge current source I1, and the terminal voltage Vc decreases. When the delay time Td elapses and the terminal voltage Vc decreases to the reference voltage VR1 (Vc = VR1), the output Vout of the comparator CMP1 is inverted from L → H. As a result, a delayed signal is output.
[0023]
Due to the inversion of the output Vout, the switch SW1 is turned on, the sub-discharge current source I3 operates, and the capacitor C1 is rapidly discharged. As a result, the capacitor terminal voltage Vc drops rapidly, so that even if there is external noise in this state, the delay signal is not disturbed.
When Vin changes from H to L, the transistor P1 is turned off, a charging current flows through the capacitor C1, and the terminal voltage Vc increases. In this case, since a voltage drop (R3 × I3) occurs in the hysteresis resistor R3, when the value obtained by adding the voltage drop to the capacitor terminal voltage Vc becomes equal to or lower than the reference voltage Vr1, the output of the comparator CMP1 is inverted from H → L. To do. Thereby, the output of the delay signal is stopped.
[0024]
According to this example, a delay signal can be obtained when the capacitor C1 is discharged, and the same operation and effect as those of the first embodiment can be obtained.
(Embodiment 3)
In the first embodiment, constant current sources are used for the charging current source I1 and the sub charging current source I2. A resistor circuit can be used instead of the constant current source.
[0025]
FIG. 9 is a principle diagram of this example, and FIGS. 10 and 11 are specific examples.
The circuit shown in FIG. 9 is obtained by replacing the charging current source I1 of the circuit of FIG. 2 with a resistor circuit including a resistor R1, and replacing the sub charging current source I2 with a resistor circuit including a resistor R2. Other than that, it is almost the same as that in FIG.
[0026]
10 and 11 are specific examples of FIG. FIG. 10 is a specific example of a bipolar circuit, and FIG. 11 is a specific example of a CMOS circuit.
Note that only the charging current source I1 can be replaced with the resistor R1, or only the sub-charging current source I1 can be replaced with the resistor R2.
According to this example, the circuit can be simplified by configuring the charging current source I1 and the sub charging current source I2 with resistors.
[0027]
(Embodiment 4)
In this example, in the third embodiment, a delay signal is obtained when the capacitor is discharged. Further, the current sources I1 and I3 of the second embodiment are replaced with a resistor circuit including resistors R1 and R4.
FIG. 12 is a principle diagram of this example, and FIGS. 13 and 14 are specific examples thereof.
[0028]
The circuit shown in FIG. 12 is obtained by replacing the charging current source I1 of the circuit of the second embodiment (FIG. 6) with a resistor circuit including a resistor R1, and replacing the sub charging current source I3 with a resistor circuit including a resistor R3. is there. Other than that, it is almost the same as in FIG.
Note that only the charging current source I1 can be replaced with a resistor circuit including the resistor R1, or only the sub-charging current source I3 can be replaced with a resistor circuit including the resistor R3.
[0029]
13 and 14 are specific examples of FIG. FIG. 13 shows a specific example in a bipolar circuit, and FIG. 14 shows a specific example in a CMOS circuit.
(Embodiment 5)
In
[0030]
FIG. 15 is a principle diagram of this example, FIG. 16 is a timing chart thereof, and FIGS. 17 and 18 are specific examples of FIG.
In the circuit shown in FIG. 15, the capacitor terminal voltage Vc is compared with the second reference voltage Vr2 by the second comparator CMP2, and when the terminal voltage Vc rises to the reference voltage Vr2 (Vc = Vr2), the comparator CMP2 The output is inverted from L to H. As a result, the switch SW1 of the charging
[0031]
In this example, the hysteresis resistor R3 in the first embodiment (FIG. 3) is omitted, but a hysteresis resistor R3 may be provided.
Except for the above points, the second embodiment is the same as the first embodiment (FIGS. 3 and 5), and a duplicate description is omitted. Resistors R1 and R2 may be used instead of the sub charging current sources I1 and I2.
[0032]
FIG. 17 is a first specific example of FIG.
Explaining the operation, when the input voltage Vin becomes L, the capacitor terminal voltage Vc rises and becomes the reference voltage VR1, the comparator CMP1 is inverted and its output Vout becomes H. When the terminal voltage Vc further rises to Vr1 + VBE (transistor P1), a current flows through the transistor P1, and the transistor N2 is turned on.
[0033]
At this time, a current I = (VCC−VBE (P2) −VCE (sat)) / R2 that is determined by the resistor R2 flows through the transistor N2 and the transistor P2, and a sub charging current I2 flows through the current mirrors P2 and P3. . When the mirror ratio of the current mirrors P2 and P3 is 1: n, I2 = n × (VCC−VBE (P2) −VCE (sat)) / R2.
[0034]
FIG. 18 is a second specific example of the fifth embodiment.
A resistor R2 is provided instead of the sub-charging current source I2, the capacitor terminal voltage Vc becomes VR1 + VBE (P1), a current flows through the transistor P1, and the transistor N2 is turned on. Then, the transistor P2 is turned on and a current flows through the resistor R2.
(Embodiment 6)
In this example, a delay signal is obtained at the time of discharging the capacitor in the fifth embodiment. In the second embodiment, the sub-charging current source is operated by detecting that the voltage Vc of the capacitor has become equal to or less than the specified value.
[0035]
FIG. 19 shows a principle diagram of the sixth embodiment, and FIG. 20 shows an example.
Since the configuration and operation of the illustrated delay circuit are clear from the above description, redundant description is omitted.
(Embodiment 7)
In this example, the charging
[0036]
FIG. 21 is a first specific example of the seventh embodiment.
The operation will be described below. When the capacitor terminal voltage Vc rises to Vr1 + VBE (P1), a current starts to flow through the transistor P1 through the resistor R4, and a sub-charging current I2 flows through the current mirrors N2, N3 and P2, P3.
The sub charging current I2 is I2 = m × n × (Vc−VR1−VBE (P1)), where m: 1 is the mirror ratio of the current mirrors N2 and N3, and 1: n is the mirror ratio of the current mirrors P2 and P3. / R3, and gradually increases as the terminal voltage Vc increases.
[0037]
FIG. 22 is a second specific example of the seventh embodiment.
In this example, when the capacitor terminal voltage Vc rises to the reference voltage Vr1, which is the threshold value of the comparator CMP1, using the amplifier AMP1, the sub charging current source I2 operates, and I2 = m × n × (Vc−Vr1) / R4.
Note that the input of the amplifier AMP1 may be connected to a specified value Vr2 higher than the reference voltage Vr1 as shown in FIG.
[0038]
In this example, since the charging current is gradually increased according to the terminal voltage Vc, it is possible to prevent an adverse effect due to noise generation due to a sudden switching of the charging current.
(Embodiment 8)
In this example, a delay signal is obtained at the time of discharging the capacitor, compared to the seventh embodiment.
[0039]
A specific example of this example is shown in FIG.
Since the configuration and operation of the illustrated delay circuit are clear from the above description, redundant description is omitted.
(Embodiment 9)
This example is a delay circuit that delays both rising and falling due to the charging / discharging characteristics of the capacitor.When the delay output at the rising edge is inverted, the sub-charging circuit is operated to quickly charge, and the delay output at the rising edge is inverted. In this case, a charge / discharge current switching circuit is provided so that the sub-discharge circuit is operated to quickly discharge.
[0040]
FIG. 24 is a principle diagram of the ninth embodiment, FIG. 25 is a specific example thereof, and FIG. 26 is a timing chart.
The input voltage Vin is input to the capacitor C1 via the inverter INV1 and the resistor R1. The charge / discharge
[0041]
The operation of the delay circuit shown in FIGS. 24 and 25 will be described.
When the input voltage Vin is stopped at H, the output of the inverter INV1 is L, so the output of the NAND circuit NAND1 is H, and the transistor P1 is off. Therefore, the output Vout of the comparator CMP1 is L, both inputs of the NOR circuit NOR1 are L, the output is H, and the transistor N1 is on. That is, if the value of the resistor R4 is made small (or zero), the input of the comparator CMP1 is fixed to the L side with a low impedance, so that it is hardly affected by external noise.
[0042]
When the input voltage Vin is switched from H to L, the output of the NOR circuit NOR1 becomes L and the transistor N1 is turned off. Since both the transistors P1 and N1 are off, the capacitor C1 is charged only by the resistor R1, and the terminal voltage Vc rises with a time constant of R1 × C1.
When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H. Then, since both inputs of the NAND circuit NAND1 become H, the output of the NAND circuit NAND1 becomes L and the transistor P1 is turned on. When the transistor P1 is turned on, the capacitor C1 is rapidly charged, the terminal voltage Vc is rapidly increased, and the input of the comparator CMP1 is fixed to the H side with a low impedance.
[0043]
When the input voltage Vin is switched from L to H, the output of the NAND circuit NAND1 becomes H and the transistor P1 is turned off. Since both the transistors P1 and N1 are off, the capacitor C1 is discharged only by the resistor R1, and the terminal voltage Vc decreases with a time constant of R1 × C1. When the terminal voltage Vc decreases to the reference voltage Vr1 of the comparator CMP1, the output of the comparator CMP1 becomes L.
[0044]
As described above, according to this example, the input voltage Vin can be delayed both at the rising and falling times, and when the input signal Vin is stopped at L or H, the input of the comparator CMP1 is low impedance. And less susceptible to external noise.
(Embodiment 10)
In the ninth embodiment, the sub charge current source I2 and the sub discharge current source I3 are operated by switching the switches SW1 and SW2 of the charge / discharge
[0045]
FIG. 27 is a principle diagram of the tenth embodiment, and FIG. 28 is a specific example thereof.
In the illustrated circuit, the capacitor terminal voltage Vc is compared with the second reference voltage Vr2 by the second comparator CMP2, and the output of the comparator CMP2 is input to the NAND circuit NAND1. The capacitor terminal voltage Vc is compared with the third reference voltage Vr3 by the third comparator CMP3, and the output of the comparator CMP3 is input to the NOR circuit NOR1. The second and third reference voltages Vr2 and Vr3 are set to have a relationship of the first reference voltage Vr1 and Vr3 ≦ Vr1 ≦ Vr2.
[0046]
In the drawing, charging / discharging is described as being performed by the resistor R1, but a charging / discharging circuit using a constant current source may be used instead of R1.
The operation of the illustrated delay circuit will be described.
In the state where the input voltage Vin is stopped at H, the transistor N3 is on, so that the transistors N4 and P4 are off. The output of the inverter INV1 is L, and the transistor N1 is in a state where a current flows through the resistor R1. Since the transistor P1 is off, the transistors P2 and N2 are on and the low resistance R2 fixes the input of the comparator CMP1 to the L side with low impedance.
[0047]
When the input voltage Vin is switched from H to L, the transistor P1 is turned on and the transistors P2 and N2 are turned off. Therefore, the capacitor C1 is charged only by the resistor R1, and the terminal voltage Vc rises with a time constant of R1 × C1. When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H. When the terminal voltage Vc further rises and rises to VR1 + VBE (P2), a current starts to flow through the transistor P3, the transistors N4 and P4 are turned on and a current determined by the resistor R2 flows, and the input of the comparator CMP1 is fixed to the H side with a low impedance. Is done.
[0048]
When the input voltage Vin is switched from L to H, the transistor N3 is turned on and the transistors N4 and P4 are turned off. Therefore, the capacitor C1 is discharged only by the resistor R1, and the terminal voltage Vc decreases with a time constant of R1 × C1. . When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H.
[0049]
(Embodiment 11)
This example is an improvement of the tenth embodiment, and the charging / discharging
FIG. 29 is a principle diagram of the eleventh embodiment, and FIG. 30 is an example thereof.
[0050]
The operation will be described below. In the state where the input voltage Vin is stopped at H, the transistor N3 is turned on, so that the transistors N4a, N4b, P4a, and P4b are turned off.
The output of the inverter INV1 is L, and the transistor N1 is in a state where a current flows through R3. Since the transistor P1 is off, the transistors P2a, P2b, N2a, N2b are operating, and the capacitor terminal voltage Vc≈0v, so the sub-discharge current I3 flowing through the transistor N2a is
I3 = m * m * (VR1-VBE (N1) -Vc) / R3
A current of ≈m × n × (VR1−VBE (N1)) / R3 flows, the input of the comparator CMP1 is fixed to the L side with a low impedance, and its output Vout is L.
[0051]
When the input voltage Vin is switched from H to L, the transistor P1 is turned on and the transistors P2a, P2b, N2a, and N2b are turned off. Therefore, the capacitor C1 is charged only by the resistor R1, and the terminal voltage Vc is the resistance R1 × C1. It rises with a time constant. When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H. When the terminal voltage Vc further rises to Vr1 + VBE (P3), current starts to flow through the transistor P3, the transistors N4a, N4b, P4a, and P4b operate, and the sub-charge current I2 that flows through P4a is
I2 = m × n × (Vc−Vr1−VBE (P3)) / R2, and gradually increases as the terminal voltage Vc increases. When it rises to Vc ≒ VCC,
I2 = m * n * (VCC-Vr1-VBE (P3)) / R2, and the input of the comparator CMP1 is fixed to the H side with a low impedance.
[0052]
When the input voltage Vin is switched from L to H, the transistor N3 is turned on and the transistors N4a, N4b, P4a, and P4b are turned off, so that the capacitor C1 is discharged only by the resistor R1, and the terminal voltage Vc is R1 × C1. Decreases by a constant. When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H.
[0053]
【The invention's effect】
According to the present invention, it is possible to provide hysteresis to a delay circuit that is resistant to external noise.
Further, according to the present invention, the capacitor voltage detecting means can be improved in the delay circuit that is resistant to external noise.
[0054]
Furthermore, according to the present invention, in a delay circuit that is resistant to external noise, a delay signal can be obtained both during charging and during discharging.
[Brief description of the drawings]
FIG. 1 is a diagram showing a general delay circuit.
FIG. 2 is a timing chart of the delay circuit of FIG.
FIG. 3 is a diagram showing a delay circuit according to the first embodiment of the present invention.
4 is a diagram illustrating a specific example of the delay circuit of FIG. 3;
FIG. 5 is a timing chart of the delay circuit of FIGS.
FIG. 6 is a diagram illustrating a delay circuit according to a second embodiment of the present invention.
7 is a diagram illustrating a specific example of the delay circuit in FIG. 6;
FIG. 8 is a timing chart of the delay circuit of FIGS.
FIG. 9 is a diagram illustrating a delay circuit according to a third embodiment of the present invention.
10 is a diagram (part 1) illustrating a specific example of the delay circuit of FIG. 9;
11 is a second diagram illustrating a specific example of the delay circuit illustrated in FIG. 9;
FIG. 12 is a diagram illustrating a delay circuit according to a fourth embodiment of the present invention.
13 is a diagram (No. 1) illustrating a specific example of the delay circuit in FIG. 12; FIG.
14 is a second diagram illustrating a specific example of the delay circuit illustrated in FIG. 12;
FIG. 15 is a diagram illustrating a delay circuit according to a fifth embodiment of the present invention.
FIG. 16 is a timing chart of the delay circuit of FIG.
FIG. 17 is a first diagram illustrating a specific example of the delay circuit in FIG. 15;
FIG. 18 is a second diagram illustrating a specific example of the delay circuit in FIG. 15;
FIG. 19 is a diagram illustrating a delay circuit according to a sixth embodiment of the present invention.
20 is a diagram showing a specific example of the delay circuit of FIG.
FIG. 21 is a (first) diagram illustrating a specific example of the delay circuit according to the seventh embodiment of the present invention;
FIG. 22 is a second diagram illustrating a specific example of the delay circuit according to the seventh embodiment of the present invention;
FIG. 23 is a diagram showing a specific example of a delay circuit according to the eighth embodiment of the present invention.
FIG. 24 is a diagram showing a delay circuit according to the ninth embodiment of the present invention.
FIG. 25 is a diagram showing a specific example of the delay circuit in FIG. 24;
26 is a timing chart of the delay circuit of FIGS. 24 and 25. FIG.
FIG. 27 is a diagram showing a delay circuit according to the tenth embodiment of the present invention.
FIG. 28 is a diagram showing a specific example of the delay circuit of FIG. 27;
FIG. 29 is a diagram illustrating a delay circuit according to an eleventh embodiment of the present invention.
30 is a diagram illustrating a specific example of the delay circuit in FIG. 29;
[Explanation of symbols]
1, 3 ... Charging current switching circuit
2, 4 ... discharge current switching circuit
5, 7 ... Charging current control circuit
6, 8 ... discharge current control circuit
9 ... Charge / discharge current switching circuit
10, 11 ... Charge / discharge current control circuit
AMP ... Amplifier
C1 ... Capacitor
CMP1, CMP2, CMP3... Comparator
I1 ... Constant current source
I2 ... Sub-charging current source
I3: Sub-discharge current source
Pn ... PNP transistor
Nn ... NPN transistor
R1, R2, R4, R5 ... resistance
R3: Hysteresis resistance
Td: Delay time
Vc: Capacitor terminal voltage
Vin: Input signal
Vout: Comparator output voltage
Vr1, Vr2, Vr3 ... reference voltage
Claims (8)
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに充電電流を流すサブ充電電流源と、
前記遅延出力回路の出力の反転を検出した時、前記サブ充電電流源を動作させる充電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a charging current source for supplying a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-charging current source for supplying a charging current to the capacitor via the hysteresis resistor;
Charging current switching means for operating the sub charging current source when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに放電電流を流すサブ放電電流源と、
前記遅延出力回路の出力の反転を検出したとき、前記サブ放電電流源を動作させる放電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit comprising a capacitor, a discharge current source for causing a discharge current to flow through the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-discharge current source for causing a discharge current to flow through the capacitor via the hysteresis resistor;
A discharge current switching means for operating the sub-discharge current source when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに充電電流を流すサブ充電用抵抗回路と、
前記遅延出力回路の出力の反転を検出したとき、前記サブ充電用抵抗回路を動作させる充電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a charging resistor for passing a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-charging resistor circuit for supplying a charging current to the capacitor via the hysteresis resistor;
Charging current switching means for operating the sub-charging resistor circuit when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに放電電流を流すサブ放電用抵抗回路と、
前記遅延出力回路の出力の反転を検出したとき、前記サブ放電用抵抗回路を動作させる放電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a discharge resistor that causes a discharge current to flow through the capacitor, and a delay output circuit that detects the voltage of the capacitor and inverts the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-discharge resistance circuit for allowing a discharge current to flow through the capacitor via the hysteresis resistor;
A discharge current switching means for operating the sub-discharge resistance circuit when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:
前記コンデンサに充電電流を流すサブ充電電流源と、
前記コンデンサの電圧が規定値を超えたことを検出したとき、前記サブ充電電流源を動作させる充電電流制御手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a charging current source for supplying a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A sub-charging current source for supplying a charging current to the capacitor;
Charging current control means for operating the sub charging current source when detecting that the voltage of the capacitor exceeds a specified value;
A delay circuit comprising:
前記コンデンサに放電電流を流すサブ放電電流源と、
前記コンデンサの電圧が規定値以下になったことを検出したとき、前記サブ放電電流源を動作させる放電電流制御手段と、
を具備することを特徴とする遅延回路。In a delay circuit comprising a capacitor, a discharge current source for causing a discharge current to flow through the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A sub-discharge current source for causing a discharge current to flow through the capacitor;
A discharge current control means for operating the sub-discharge current source when detecting that the voltage of the capacitor has become a specified value or less;
A delay circuit comprising:
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