JP3683188B2

JP3683188B2 - Delay circuit

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Publication number: JP3683188B2
Application number: JP2001188679A
Authority: JP
Inventors: 和明室田
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2001-06-21
Filing date: 2001-06-21
Publication date: 2005-08-17
Anticipated expiration: 2021-06-21
Also published as: JP2003008410A

Description

【０００１】
【発明の属する技術分野】
本発明は、コンデンサに充放電電流を流し、コンデンサ電圧に応じて遅延信号を出力する遅延回路に関する。
【０００２】
【従来の技術】
タイマ等に使用されるアナログ方式の遅延回路は、コンデンサの充放電特性によって遅延時間（タイマ時間）が決まる。
図１は充放電回路を用いた一般的な遅延回路で、図２はそのタイミングチャートである。図２において、（Ａ）は正常時を表し、（Ｂ）は外来ノイズ発生時を表す。
【０００３】
図１の遅延回路の遅延時間は、Ｔｄ＝Ｃ１×Ｖｒ１／Ｉ１となる（Ｃ１はコンデンサ容量、Ｖｒ１は基準電圧、Ｉ１は定電流）。したがって、遅延時間を長くするためには、コンデンサＣ１の容量を大きくするか、定電流Ｉ１を小さくする必要がある。
例えば、Ｖｒ１＝３Ｖ，Ｃ１＝１μＦとしてＴｄ＝１秒のディレーをつけるためには、Ｉ１＝Ｃ１×Ｖｒ１／Ｔｄ＝１μ×３／１＝３μＡにする必要がある。このように、定電流Ｉ１を数μＡ以下と極端に小さくすると、図２（Ｂ）に示すように、電磁波ノイズ等の外来ノイズによりコンデンサ電圧Ｖｃが変動し、コンパレータＣＭＰ１の出力電圧Ｖｏｕｔが誤動作する場合があった。
【０００４】
定電流Ｉ１を小さくせずに遅延時間Ｔｄを長くするには、コンデンサＣ１の値を大きくする必要がある。しかしながら、システムの小型化・コストダウンを図るにはコンデンサＣ１は小容量に抑える必要がある。
これらの点を考慮すると、遅延時間Ｔｄ中の充電電流Ｉ１のみを小さくして、遅延時間Ｔｄを長くすれば良い。遅延時間Ｔｄが経過し、コンパレータ出力電圧Ｖｏｕｔが反転した後は、充電電流Ｉ１が大きくなっても遅延時間Ｔｄは変わらなく、コンパレータ出力電圧Ｖｏｕｔが反転した時に、充電電流を増加させれば、対ノイズ耐性を高くすることができる（例、特開平１０−２６１９４１号公報、特開平１０−２０９８２６号公報）。
【０００５】
【発明が解決しようとする課題】
本発明は、上記の、遅延時間Ｔｄ中の充電電流Ｉ１のみを小さくして、遅延時間Ｔｄを長くする回路を改良するものである。
本発明は、外部ノイズに強い遅延回路にヒステリシスを持たせることを目的とするものである。
【０００６】
本発明は、外部ノイズに強い遅延回路において、コンデンサ電圧の検出手段を改良することを目的とするものである。
本発明は、外部ノイズに強い遅延回路において、充電時及び放電時の両方で遅延信号をえられるようにすることを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされたものである。
本発明の第１の態様は、コンデンサと、このコンデンサに充電電流を流す充電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、このヒステリシス抵抗を介して前記コンデンサに充電電流を流すサブ充電電流源と、前記遅延出力回路の出力の反転を検出した時、前記サブ充電電流源を動作させる充電電流切替手段とを設ける。
【０００８】
本発明の第１の態様によれば、コンデンサは、遅延信号が検出されるまでは、充電電流源により微小な電流値で充電できる。遅延時間が経過して遅延信号が検出されると、サブ充電電流源が動作して、コンデンサは、充電電流源とサブ充電電流源から大きな充電電流により充電される。これにより、コンデンサ電圧は、急激に上昇し、外来ノイズによる影響を受けにくくなる。
【０００９】
コンデンサの放電時、遅延出力回路は、コンデンサ電圧にヒステリシス抵抗の電圧降下を加えた電圧を検出して出力を反転することになる。したがって、第１の態様によれば、充電時にはコンデンサ電圧を検出して遅延信号が出力され、放電時にはコンデンサ電圧＋システム抵抗の電圧降下を検出して遅延信号が出力されて、ヒステリシス特性が得られる。
【００１０】
なお、この第１の態様は、サブ充電電流源の代わりに、抵抗回路を使用することができる。また、充電時のみでなく、放電時にも本発明の第１の態様を適用することが可能である。
本発明の第２の態様は、コンデンサと、このコンデンサに充電電流を流す充電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、前記コンデンサに充電電流を流すサブ充電電流源と、前記コンデンサの電圧が規定値を超えたことを検出したとき、前記サブ充電電流源を動作させる充電電流制御手段とを設ける。
【００１１】
本発明の第２の態様によれば、出力を反転するための基準電圧と、サブ充電電流源を動作させる規定値とを異なる値に設定することができる。なお、この第２の態様は、サブ充電電流源の代わりに、抵抗回路を使用することができる。また、充電時のみでなく、放電時にも適用することが可能である。さらに、第１の態様と同様に、ヒステリシス抵抗を設けることもできる。
【００１２】
本発明の第３の態様は、コンデンサと、このコンデンサに充放電電流を流す充放電回路と、前記コンデンサに充電電流を流すサブ充電電流源と、前記コンデンサに放電電流を流すサブ放電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、前記コンデンサの電圧の立上り時に前記遅延出力回路の出力の反転を検出した時、前記サブ充電電流源を動作させ、前記コンデンサの電圧の立下り時に前記遅延出力回路の出力の反転を検出した時、前記サブ放電電流源を動作させる充放電電流切替手段とを設ける。
【００１３】
本発明の第３の態様によれば、充電時及び放電時の両方において遅延時間を得ることができ、遅延時間経過後は、大きな充放電電流により充放電されて、外来ノイズによる影響を少なくすることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について、図を用いて説明する。
（実施形態１）
図３は本発明の実施形態１の原理図で、図４はその具体例で、図５はタイミングチャートである。
【００１５】
図３において、コンデンサＣ１と直列に定電流回路からなる充電電流源Ｉ１が接続される。コンデンサＣ１の端子電圧Ｖｃは、ＮＰＮトランジスタＮ１により、接地又は開放される。端子電圧Ｖｃは、ヒステリシス抵抗Ｒ３を介してコンパレータＣＭＰ１（遅延出力回路）の＋端子に入力される。−端子には、基準電圧Ｖｒ１が入力される。サブ充電電流源Ｉ２が、ヒステリシス抵抗Ｒ３を介してコンデンサＣ１に接続される。サブ充電電源Ｉ２は、スイッチＳＷ１により常時はオフとされている。
【００１６】
スイッチＳＷ１、サブ充電電流源Ｉ２、ヒステリシス抵抗Ｒ３は、充放電電流切替回路１を形成する。充電電流切替回路１は、コンデンサ端子電圧Ｖｃが基準電圧Ｖｒ１を超え、コンパレータＣＭＰ１が出力を反転すると、スイッチＳＷ１をオンする。
図４は、図３の回路の具体例である。図４と図３の対応関係及び図４の回路構成は、図から明らかなものであるので、ここでの説明は省略する。
【００１７】
入力信号ＶｉｎがＨの状態では、トランジスタＮ１がオンであり、コンデンサ端子電圧ＶｃはＬとなる。したがって、コンパレータＣＭＰ１の出力ＶｏｕｔはＬであり、スイッチＳＷ１はオフで、サブ充電電流源Ｉ１は停止している。
入力電圧ＶｉｎがＨ→Ｌになると、トランジスタＮ１がオフし、充電電流源Ｉ１によりコンデンサＣ１が充電され、端子電圧Ｖｃが上昇する。遅延時間Ｔｄが経過して、端子電圧Ｖｃが基準電圧ＶＲ１まで上昇する（Ｖｃ＝ＶＲ１）と、コンパレータＣＭＰ１の出力ＶｏｕｔがＬ→Ｈと反転する。これにより、遅延信号が出力される。
【００１８】
出力Ｖｏｕｔの反転により、スイッチＳＷ１がオンしてサブ充電電流源Ｉ２が動作し、コンデンサＣ１が急速に充電される。これにより、コンデンサ端子電圧Ｖｃが急激に上昇するので、この状態で外来ノイズがあっても、出力Ｖｏｕｔが乱れることはなくなる。
ＶｉｎがＬ→Ｈになると、トランジスタＮ１がオンし、コンデンサＣ１から放電電流が流れて、端子電圧Ｖｃが減少する。この場合、ヒステリシス抵抗Ｒ３に電圧降下（ＶＲ１×Ｉ２）が発生しているので、コンデンサ端子電圧Ｖｃに電圧降下を加えた値が基準電圧ＶＲ１以下になると、コンパレータＣＭＰ１の出力がＨ→Ｌと反転する。これにより、遅延信号の出力が停止される。
【００１９】
以上説明したように、遅延時間Ｔｄの経過中は、微小電流でコンデンサＣ１を充電していても、経過後は、コンデンサＣ１は大電流で充電されるので、外来ノイズがあっても、それにより、出力Ｖｏｕｔが乱れることがない。さらに、充電時には、コンデンサ端子電圧Ｖｃが基準電圧ＶＲ１を超えると遅延信号が出力され、放電時には、端子電圧ＶｃがＶＲ１−Ｒ３×Ｉ２以下となると遅延信号がオフとなる。したがった、ヒステリシス抵抗Ｒ３を追加するだけの簡単な構成でヒステリシス特性を持つ遅延回路を得ることができる。
【００２０】
（実施形態２）
本例は、上記の実施形態１において、コンデンサ放電時に遅延信号を得るようにしたものである。
図６は本発明の実施形態２の原理図で、図７はその具体例で、図８はタイミングチャートである。
【００２１】
図６において、コンデンサＣ１と並列に定電流源Ｉ１が接続され、直列にＰＮＰトランジスタＰ１が接続される。また、充電電流切替回路２は、接地側に接続される。これらの点を除いては、上記の実施形態１とほぼ同様であるので、重複する説明は省略する。
また、図７は、図６の回路の具体例であり、図７と図６の対応関係及び図７の回路構成は、図から明らかなものであるので、ここでの説明は省略する。
【００２２】
入力電圧ＶｉｎがＬの状態では、トランジスタＰ１がオンであり、コンデンサ端子電圧ＶｃはＨとなる。したがって、コンパレータＣＭＰ１の出力ＶｏｕｔはＬであり、スイッチＳＷ２はオフで、サブ充電電流源Ｉ３は停止している。
入力電圧ＶｉｎがＬ→Ｈになると、トランジスタＰ１がオフして、コンデンサＣ１は、放電電流源Ｉ１による放電電流で放電し、端子電圧Ｖｃが低下する。遅延時間Ｔｄが経過して、端子電圧Ｖｃが基準電圧ＶＲ１まで低下する（Ｖｃ＝ＶＲ１）と、コンパレータＣＭＰ１の出力ＶｏｕｔがＬ→Ｈと反転する。これにより、遅延信号が出力される。
【００２３】
出力Ｖｏｕｔの反転により、スイッチＳＷ１がオンしてサブ放電電流源Ｉ３が動作し、コンデンサＣ１が急速に放電される。これにより、コンデンサ端子電圧Ｖｃが急激に下降するので、この状態で外来ノイズがあっても、遅延信号が乱れることはなくなる。
ＶｉｎがＨ→Ｌになると、トランジスタＰ１がオフし、コンデンサＣ１に充電電流が流れて、端子電圧Ｖｃが上昇する。この場合、ヒステリシス抵抗Ｒ３に電圧降下（Ｒ３×Ｉ３）が発生しているので、コンデンサ端子電圧Ｖｃに電圧降下を加えた値が基準電圧Ｖｒ１以下になると、コンパレータＣＭＰ１の出力がＨ→Ｌと反転する。これにより、遅延信号の出力が停止される。
【００２４】
本例によれば、コンデンサＣ１の放電時に遅延信号を得ることができ、その作用・効果も上記の実施形態１と同様のものが得られる。
（実施形態３）
上記の実施形態１では、充電電流源Ｉ１、サブ充電電流源Ｉ２に、定電流源を使用している。定電流源の代わりに抵抗回路を使用することができる。
【００２５】
図９は本例の原理図で、図１０、図１１はその具体例である。
図９に示す回路は、上記の図２の回路の充電電流源Ｉ１を抵抗Ｒ１を含む抵抗回路に置き換え、サブ充電電流源Ｉ２を抵抗Ｒ２を含む抵抗回路に置き換えたものである。それ以外については、図２とほぼ同様であるので、重複する説明は省略する。
【００２６】
図１０、図１１は図９の具体例である。図１０は、バイポーラ回路での具体例、図１１は、ＣＭＯＳ回路での具体例である。
なお、充電電流源Ｉ１のみを抵抗Ｒ１に置き換え、又は、サブ充電電流源Ｉ１のみを抵抗Ｒ２に置き換えることもできる。
本例によれば、充電電流源Ｉ１、サブ充電電流源Ｉ２を抵抗で構成することにすることにより、回路を簡素化できる。
【００２７】
（実施形態４）
本例は、上記の実施形態３において、コンデンサ放電時に遅延信号を得るようにしたものである。また、上記の実施形態２の電流源Ｉ１，Ｉ３を抵抗Ｒ１，Ｒ４を含む抵抗回路に置き換えたものでもある。
図１２は本例の原理図で、図１３、図１４はその具体例である。
【００２８】
図１２に示す回路は、上記の実施形態２（図６）の回路の充電電流源Ｉ１を抵抗Ｒ１を含む抵抗回路に置き換え、サブ充電電流源Ｉ３を抵抗Ｒ３を含む抵抗回路に置き換えたものである。それ以外については、図６とほぼ同様であるので、重複する説明は省略する。
なお、充電電流源Ｉ１のみを抵抗Ｒ１を含む抵抗回路に置き換え、又は、サブ充電電流源Ｉ３のみを抵抗Ｒ３を含む抵抗回路に置き換えることもできる。
【００２９】
図１３、図１４は図１２の具体例である。図１３はバイポーラ回路での具体例、図１４はＣＭＯＳ回路での具体例である。
（実施形態５）
上記の実施形態１では、コンパレータＣＭＰ１の出力Ｖｏｕｔが反転したとき、充電電流切替回路１のスイッチＳＷ１を切替えて、サブ充電電流源Ｉ１を動作させている。これに対し、コンデンサＣ１の電圧Ｖｃが規定値以上になったことを検出して、サブ充電電流源Ｉ１を動作させることができる。
【００３０】
図１５は本例の原理図で、図１６はそのタイミングチャートで、図１７、図１８は図１５の具体例である。
図１５に示す回路は、コンデンサ端子電圧Ｖｃを、第２のコンパレータＣＭＰ２により、第２の基準電圧Ｖｒ２と比較し、端子電圧Ｖｃが基準電圧Ｖｒ２まで上昇する（Ｖｃ＝Ｖｒ２）と、コンパレータＣＭＰ２の出力がＬ→Ｈと反転する。これにより、充電電流制御回路５のスイッチＳＷ１がオンし、サブ充電電流源Ｉ２が動作する。第２の基準電圧Ｖｒ２は第１の基準電圧Ｖｒ１と同じか若しくはそれより高く設定する。
【００３１】
なお、本例では、実施形態１（図３）におけるヒステリシス抵抗Ｒ３が省略されているが、ヒステリシス抵抗Ｒ３を設けることもできる。
以上の点を除くと、実施形態１（図３、図５）と同様であるので、重複する説明は省略する。なお、サブ充電電流源Ｉ１，Ｉ２の代わりに抵抗Ｒ１，Ｒ２を用いてもよい。
【００３２】
図１７は図１５の第１の具体例である。
その動作を説明すると、入力電圧ＶｉｎがＬになって、コンデンサ端子電圧Ｖｃが上昇し、基準電圧ＶＲ１になると、コンパレータＣＭＰ１が反転してその出力ＶｏｕｔがＨになる。さらに端子電圧Ｖｃが上昇し、Ｖｒ１＋ＶＢＥ（トランジスタＰ１）になるとトランジスタＰ１に電流が流れ、トランジスタＮ２がオンする。
【００３３】
この時、トランジスタＮ２及びトランジスタＰ２には、抵抗Ｒ２で決まる電流Ｉ＝（ＶＣＣ−ＶＢＥ（Ｐ２）−ＶＣＥ（ｓａｔ））／Ｒ２が流れ、カレントミラーＰ２，Ｐ３を介してサブ充電電流Ｉ２が流れる。カレントミラーＰ２，Ｐ３のミラー比を１：ｎとすると、Ｉ２＝ｎ×（ＶＣＣ−ＶＢＥ（Ｐ２）−ＶＣＥ（ｓａｔ））／Ｒ２となる。
【００３４】
図１８は、実施形態５の第２の具体例である。
サブ充電電流源Ｉ２の代わりに抵抗Ｒ２を設け、コンデンサ端子電圧ＶｃがＶＲ１＋ＶＢＥ（Ｐ１）になり、トランジスタＰ１に電流が流れ、トランジスタＮ２がオンする。すると、トランジスタＰ２がオンし抵抗Ｒ２に電流が流れる。
（実施形態６）
本例は、上記の実施形態５において、コンデンサ放電時に遅延信号を得るようにしたものである。また、上記の実施形態２において、コンデンサの電圧Ｖｃが規定値以下になったことを検出して、サブ充電電流源を動作させたものでもある。
【００３５】
実施形態６の原理図を図１９に、実施例を図２０に示す。
図示の遅延回路の構成及び動作は、今までの説明から明らかであるので、重複する説明は省略する。
（実施形態７）
本例は、充電電流制御回路７がＶ／Ｉ変換機能を持ち、サブ充電電流Ｉ２が徐々に増加するようにしたものである。
【００３６】
図２１は、実施形態７の第１の具体例である。
以下、動作を説明する。コンデンサ端子電圧ＶｃがＶｒ１＋ＶＢＥ（Ｐ１）まで上昇すると、抵抗Ｒ４を介してトランジスタＰ１に電流が流れ始め、カレントミラーＮ２，Ｎ３及びＰ２，Ｐ３を介してサブ充電電流Ｉ２が流れる。
サブ充電電流Ｉ２は、カレントミラーＮ２，Ｎ３のミラー比をｍ：１、カレントミラーＰ２，Ｐ３のミラー比を１：ｎとすると、Ｉ２＝ｍ×ｎ×（Ｖｃ−ＶＲ１−ＶＢＥ（Ｐ１））／Ｒ３となり、端子電圧Ｖｃ電圧が上昇するにつれて徐々に増加する。
【００３７】
図２２は、実施形態７の第２の具体例である。
本例では、アンプＡＭＰ１を用いて、コンデンサ端子電圧ＶｃがコンパレータＣＭＰ１のしきい値である基準電圧Ｖｒ１まで上昇するとサブ充電電流源Ｉ２が動作し、Ｉ２＝ｍ×ｎ×（Ｖｃ−Ｖｒ１）／Ｒ４となる。
なお、アンプＡＭＰ１の入力は、図１５のように基準電圧Ｖｒ１より高い規定値Ｖｒ２に接続してもよい。
【００３８】
本例では、端子電圧Ｖｃに応じて充電電流が徐々に増加するようにしたため、充電電流が急激に切替ることによるノイズ発生による悪影響を防止することができる。
（実施形態８）
本例は、上記の実施形態７に対して、コンデンサ放電時に遅延信号を得るようにしたものである。
【００３９】
本例の具体例を図２３に示す。
図示の遅延回路の構成及び動作は、今までの説明から明らかであるので、重複する説明は省略する。
（実施形態９）
本例は、コンデンサの充放電特性によって立上り時にも立下り時にもディレーをつける遅延回路で、立上り時遅延出力が反転したときにサブ充電回路を動作させて急速充電し、立上り時遅延出力が反転したときにサブ放電回路を動作させて急速放電するような充放電電流切替回路を設ける。
【００４０】
図２４は実施形態９の原理図で、図２５はその具体例であり、図２６はタイミングチャートである。
入力電圧Ｖｉｎが、インバータＩＮＶ１、抵抗Ｒ１を介してコンデンサＣ１に入力される。充放電電流切替回路９は、充電電流源Ｉ２と放電電流源Ｉ３の両方を具備する。充電電流源Ｉ２はナンド回路ＮＡＮＤにより、放電電流源Ｉ３はノア回路ＮＯＲにより、コンパレータＣＭＰ１の出力Ｖｏｕｔが反転すると、動作をする。
【００４１】
図２４、図２５の遅延回路の動作について説明する。
入力電圧ＶｉｎがＨで停止している状態では、インバータＩＮＶ１の出力がＬなので、ナンド回路ＮＡＮＤ１の出力はＨになっており、トランジスタＰ１はオフしている。よって、コンパレータＣＭＰ１の出力ＶｏｕｔはＬとなり、ノア回路ＮＯＲ１の入力は両方Ｌなので出力はＨとなり、トランジスタＮ１はオンしている。すなわち、抵抗Ｒ４の値を小さく（若しくはゼロ）にしておけばコンパレータＣＭＰ１の入力は低インピーダンスでＬ側に固定されるため、外来ノイズの影響を受け難い。
【００４２】
入力電圧ＶｉｎがＨ→Ｌに切替ると、ノア回路ＮＯＲ１の出力がＬになりトランジスタＮ１はオフする。トランジスタＰ１，Ｎ１共にオフなので、コンデンサＣ１は抵抗Ｒ１のみで充電され、端子電圧ＶｃはＲ１×Ｃ１の時定数で上昇する。
端子電圧ＶｃがコンパレータＣＭＰ１の基準電圧Ｖｒ１まで上昇すると、コンパレータＣＭＰ１の出力ＶｏｕｔがＨになる。すると、ナンド回路ＮＡＮＤ１の入力が両方Ｈになるため、ナンド回路ＮＡＮＤ１出力はＬになりトランジスタＰ１がオンする。トランジスタＰ１がオンするとコンデンサＣ１は急速に充電され、端子電圧Ｖｃは急激に上昇し、コンパレータＣＭＰ１の入力は低インピーダンスでＨ側に固定される。
【００４３】
入力電圧ＶｉｎがＬ→Ｈに切替ると、ナンド回路ＮＡＮＤ１の出力がＨになりトランジスタＰ１がオフする。トランジスタＰ１，Ｎ１共にオフなので、コンデンサＣ１は抵抗Ｒ１のみで放電され、端子電圧ＶｃはＲ１×Ｃ１の時定数で低下する。端子電圧ＶｃがコンパレータＣＭＰ１の基準電圧Ｖｒ１まで低下すると、コンパレータＣＭＰ１の出力がＬになる。
【００４４】
以上のとおり、本例によれば、入力電圧Ｖｉｎの立ち上がり時・立ち下がり時共にディレーをつけることができ、入力信号ＶｉｎがＬ又はＨで停止している状態では、コンパレータＣＭＰ１の入力を低インピーダンスにし、外来ノイズの影響を受けにくくすることができる。
（実施形態１０）
上記の実施形態９では、コンパレータＣＭＰ１の出力Ｖｏｕｔの反転により、充放電電流切替回路９のスイッチＳＷ１，ＳＷ２を切替えて、サブ充電電流源Ｉ２、サブ放電電流源Ｉ３を動作させている。これに対し、充放電電流制御回路１０により、コンデンサの電圧Ｖｃが規定値以上になったことを検出して、各電流源Ｉ２，Ｉ３を動作させることができる。
【００４５】
図２７は、実施形態１０の原理図で、図２８がその具体例である。
図示の回路では、コンデンサ端子電圧Ｖｃを、第２のコンパレータＣＭＰ２により、第２の基準電圧Ｖｒ２と比較し、コンパレータＣＭＰ２の出力をナンド回路ＮＡＮＤ１の入力とする。コンデンサ端子電圧Ｖｃを、第３のコンパレータＣＭＰ３により、第３の基準電圧Ｖｒ３と比較し、コンパレータＣＭＰ３の出力をノア回路ＮＯＲ１の入力とする。第２、第３の基準電圧Ｖｒ２、Ｖｒ３は第１の基準電圧Ｖｒ１と、Ｖｒ３≦Ｖｒ１≦Ｖｒ２の関係に設定する。
【００４６】
なお、図では充放電を抵抗Ｒ１により行うように記載しているが、Ｒ１の代わりに定電流源による充放電回路を用いてもよい。
図示の遅延回路の動作を説明する。
入力電圧ＶｉｎがＨで停止している状態では、トランジスタＮ３がオンしているので、トランジスタＮ４，Ｐ４はオフ状態。インバータＩＮＶ１の出力はＬになっており、トランジスタＮ１は抵抗Ｒ１を介して電流が流れた状態になっている。トランジスタＰ１はオフしているのでトランジスタＰ２，Ｎ２はオンしており低抵抗Ｒ２によりコンパレータＣＭＰ１の入力は低インピーダンスでＬ側に固定される。
【００４７】
入力電圧ＶｉｎがＨ→Ｌに切替ると、トランジスタＰ１がオンしトランジスタＰ２，Ｎ２はオフするので、コンデンサＣ１は抵抗Ｒ１のみで充電され、端子電圧ＶｃはＲ１×Ｃ１の時定数で上昇する。端子電圧ＶｃがコンパレータＣＭＰ１の基準電圧Ｖｒ１まで上昇すると、コンパレータＣＭＰ１の出力ＶｏｕｔがＨになる。さらに端子電圧Ｖｃが上昇し、ＶＲ１＋ＶＢＥ（Ｐ２）まで上昇するとトランジスタＰ３に電流が流れ始め、トランジスタＮ４，Ｐ４がオンし抵抗Ｒ２で決まる電流が流れ、コンパレータＣＭＰ１の入力は低インピーダンスでＨ側に固定される。
【００４８】
入力電圧ＶｉｎがＬ→Ｈに切替ると、トランジスタＮ３がオンし、トランジスタＮ４，Ｐ４はオフするので、コンデンサＣ１は抵抗Ｒ１のみで放電され、端子電圧ＶｃはＲ１×Ｃ１の時定数で低下する。端子電圧ＶｃがコンパレータＣＭＰ１の基準電圧Ｖｒ１まで上昇すると、コンパレータＣＭＰ１の出力ＶｏｕｔがＨになる。
【００４９】
（実施形態１１）
本例は、実施形態１０を改良し、充放電電流制御回路１１がＶ／Ｉ変換機能を持ちコンデンサの充放電特性によって立上り時にも立下り時にも、サブ充電電流源Ｉ２、サブ放電電流源Ｉ３が徐々に増加するようにしたものである。
図２９は、実施形態１１の原理図で、図３０がその実施例である。
【００５０】
以下、動作を説明する。入力電圧ＶｉｎがＨで停止している状態では、トランジスタＮ３がオンしているので、トランジスタＮ４ａ，Ｎ４ｂ，Ｐ４ａ，Ｐ４ｂはオフ状態である。
インバータＩＮＶ１の出力はＬになっており、トランジスタＮ１は、Ｒ３を介して電流が流れた状態になっている。トランジスタＰ１はオフしているのでトランジスタＰ２ａ，Ｐ２ｂ、Ｎ２ａ，Ｎ２ｂは動作しており、コンデンサ端子電圧Ｖｃ≒０ｖになるのでトランジスタＮ２ａに流れるサブ放電電流Ｉ３は、
Ｉ３＝ｍ×ｍ×（ＶＲ１−ＶＢＥ（Ｎ１）−Ｖｃ）／Ｒ３
≒ｍ×ｎ×（ＶＲ１−ＶＢＥ（Ｎ１））／Ｒ３の電流が流れ、コンパレータＣＭＰ１の入力は低インピーダンスでＬ側に固定され、その出力ＶｏｕｔはＬになっている。
【００５１】
入力電圧ＶｉｎがＨ→Ｌに切替ると、トランジスタＰ１がオンし、トランジスタＰ２ａ，Ｐ２ｂ，Ｎ２ａ，Ｎ２ｂはオフするので、コンデンサＣ１は抵抗Ｒ１のみで充電され、端子電圧Ｖｃは抵抗Ｒ１×Ｃ１の時定数で上昇する。端子電圧ＶｃがコンパレータＣＭＰ１の基準電圧Ｖｒ１まで上昇すると、コンパレータＣＭＰ１の出力ＶｏｕｔがＨになる。さらに端子電圧Ｖｃが上昇し、Ｖｒ１＋ＶＢＥ（Ｐ３）まで上昇すると、トランジスタＰ３に電流が流れ始め、トランジスタＮ４ａ，Ｎ４ｂ，Ｐ４ａ，Ｐ４ｂが動作し、Ｐ４ａに流れるサブ充電電流Ｉ２は、
Ｉ２＝ｍ×ｎ×（Ｖｃ−Ｖｒ１−ＶＢＥ（Ｐ３））／Ｒ２となり、端子電圧Ｖｃが上昇するにつれ徐々に増加する。Ｖｃ≒ＶＣＣまで上昇すると、
Ｉ２＝ｍ×ｎ×（ＶＣＣ−Ｖｒ１−ＶＢＥ（Ｐ３））／Ｒ２となりコンパレータＣＭＰ１の入力は低インピーダンスでＨ側に固定される。
【００５２】
入力電圧ＶｉｎがＬ→Ｈに切替ると、トランジスタＮ３がオンし、トランジスタＮ４ａ，Ｎ４ｂ，Ｐ４ａ，Ｐ４ｂはオフするので、コンデンサＣ１は抵抗Ｒ１のみで放電され、端子電圧ＶｃはＲ１×Ｃ１の時定数で低下する。端子電圧ＶｃがコンパレータＣＭＰ１の基準電圧Ｖｒ１まで上昇すると、コンパレータＣＭＰ１の出力ＶｏｕｔがＨになる。
【００５３】
【発明の効果】
本発明によれば、外部ノイズに強い遅延回路にヒステリシスを持たせることができる。
また、本発明によれば、外部ノイズに強い遅延回路において、コンデンサ電圧の検出手段を改良することができる。
【００５４】
さらに、本発明によれば、外部ノイズに強い遅延回路において、充電時及び放電時の両方で遅延信号を得ることができる。
【図面の簡単な説明】
【図１】一般的な遅延回路を示す図である。
【図２】図１の遅延回路のタイミングチャートである。
【図３】本発明の実施形態１の遅延回路を示す図である。
【図４】図３の遅延回路の具体例を示す図である。
【図５】図３，４の遅延回路のタイミングチャートである。
【図６】本発明の実施形態２の遅延回路を示す図である。
【図７】図６の遅延回路の具体例を示す図である。
【図８】図６、７の遅延回路のタイミングチャートである。
【図９】本発明の実施形態３の遅延回路を示す図である。
【図１０】図９の遅延回路の具体例を示す図（その１）である。
【図１１】図９の遅延回路の具体例を示す図（その２）である。
【図１２】本発明の実施形態４の遅延回路を示す図である。
【図１３】図１２の遅延回路の具体例を示す図（その１）である。
【図１４】図１２の遅延回路の具体例を示す図（その２）である。
【図１５】本発明の実施形態５の遅延回路を示す図である。
【図１６】図１５の遅延回路のタイミングチャートである。
【図１７】図１５の遅延回路の具体例を示す図（その１）である。
【図１８】図１５の遅延回路の具体例を示す図（その２）である。
【図１９】本発明の実施形態６の遅延回路を示す図である。
【図２０】図１９の遅延回路の具体例を示す図である。
【図２１】本発明の実施形態７の遅延回路の具体例を示す図（その１）である。
【図２２】本発明の実施形態７の遅延回路の具体例を示す図（その２）である。
【図２３】本発明の実施形態８の遅延回路の具体例を示す図である。
【図２４】本発明の実施形態９の遅延回路を示す図である。
【図２５】図２４の遅延回路の具体例を示す図である。
【図２６】図２４、図２５の遅延回路のタイミングチャートである。
【図２７】本発明の実施形態１０の遅延回路を示す図である。
【図２８】図２７の遅延回路の具体例を示す図である。
【図２９】本発明の実施形態１１の遅延回路を示す図である。
【図３０】図２９の遅延回路の具体例を示す図である。
【符号の説明】
１、３…充電電流切替回路
２、４…放電電流切替回路
５、７…充電電流制御回路
６、８…放電電流制御回路
９…充放電電流切替回路
１０、１１…充放電電流制御回路
ＡＭＰ…アンプ
Ｃ１…コンデンサ
ＣＭＰ１、ＣＭＰ２、ＣＭＰ３…コンパレータ
Ｉ１…定電流源
Ｉ２…サブ充電電流源
Ｉ３…サブ放電電流源
Ｐｎ…ＰＮＰトランジスタ
Ｎｎ…ＮＰＮトランジスタ
Ｒ１、Ｒ２、Ｒ４、Ｒ５…抵抗
Ｒ３…ヒステリシス抵抗
Ｔｄ…ディレー時間
Ｖｃ…コンデンサ端子電圧
Ｖｉｎ…入力信号
Ｖｏｕｔ…コンパレータ出力電圧
Ｖｒ１、Ｖｒ２、Ｖｒ３…基準電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a delay circuit for supplying a charge / discharge current to a capacitor and outputting a delay signal according to the capacitor voltage.
[0002]
[Prior art]
In an analog delay circuit used for a timer or the like, the delay time (timer time) is determined by the charge / discharge characteristics of the capacitor.
FIG. 1 is a general delay circuit using a charge / discharge circuit, and FIG. 2 is a timing chart thereof. In FIG. 2, (A) represents a normal time, and (B) represents a time when external noise occurs.
[0003]
The delay time of the delay circuit of FIG. 1 is Td = C1 × Vr1 / I1 (C1 is a capacitor capacity, Vr1 is a reference voltage, and I1 is a constant current). Therefore, in order to lengthen the delay time, it is necessary to increase the capacity of the capacitor C1 or decrease the constant current I1.
For example, in order to provide a delay of Td = 1 second with Vr1 = 3V and C1 = 1 μF, it is necessary to set I1 = C1 × Vr1 / Td = 1 μ × 3/1 = 3 μA. As described above, when the constant current I1 is extremely reduced to several μA or less, as shown in FIG. 2B, the capacitor voltage Vc fluctuates due to external noise such as electromagnetic wave noise, and the output voltage Vout of the comparator CMP1 malfunctions. There was a case.
[0004]
In order to increase the delay time Td without reducing the constant current I1, it is necessary to increase the value of the capacitor C1. However, in order to reduce the size and cost of the system, it is necessary to suppress the capacitor C1 to a small capacity.
Considering these points, only the charging current I1 during the delay time Td may be reduced and the delay time Td may be increased. After the delay time Td elapses and the comparator output voltage Vout is inverted, the delay time Td does not change even if the charging current I1 increases. If the charging current is increased when the comparator output voltage Vout is inverted, Noise resistance can be increased (e.g., Japanese Patent Laid-Open Nos. 10-261194 and 10-209826).
[0005]
[Problems to be solved by the invention]
The present invention improves the above-described circuit for increasing the delay time Td by reducing only the charging current I1 during the delay time Td.
An object of the present invention is to provide a delay circuit resistant to external noise with hysteresis.
[0006]
An object of the present invention is to improve a capacitor voltage detection means in a delay circuit resistant to external noise.
SUMMARY OF THE INVENTION An object of the present invention is to enable a delay circuit that is resistant to external noise to obtain a delay signal both during charging and discharging.
[0007]
[Means for Solving the Problems]
The present invention has been made to achieve the above object.
According to a first aspect of the present invention, there is provided a delay circuit including a capacitor, a charging current source that supplies a charging current to the capacitor, and a delay output circuit that detects a voltage of the capacitor and inverts an output thereof. A hysteresis resistor inserted between the delay output circuit, a sub-charge current source for passing a charge current to the capacitor via the hysteresis resistor, and an inversion of the output of the delay output circuit when detecting the inversion of the sub-charge current Charging current switching means for operating the power source is provided.
[0008]
According to the first aspect of the present invention, the capacitor can be charged with a minute current value by the charging current source until the delay signal is detected. When a delay signal is detected after the delay time elapses, the sub charging current source operates, and the capacitor is charged with a large charging current from the charging current source and the sub charging current source. As a result, the capacitor voltage rises rapidly and is less susceptible to external noise.
[0009]
When the capacitor is discharged, the delay output circuit detects the voltage obtained by adding the voltage drop of the hysteresis resistor to the capacitor voltage and inverts the output. Therefore, according to the first aspect, the delay voltage is output by detecting the capacitor voltage during charging, and the delay signal is output by detecting the voltage drop between the capacitor voltage and the system resistance during discharging, thereby obtaining the hysteresis characteristic. .
[0010]
In the first aspect, a resistance circuit can be used instead of the sub-charging current source. Moreover, it is possible to apply the first aspect of the present invention not only during charging but also during discharging.
According to a second aspect of the present invention, there is provided a delay circuit comprising a capacitor, a charging current source for supplying a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output, and charging the capacitor. A sub-charging current source for supplying a current and charging current control means for operating the sub-charging current source when detecting that the voltage of the capacitor exceeds a specified value are provided.
[0011]
According to the second aspect of the present invention, the reference voltage for inverting the output and the specified value for operating the sub-charging current source can be set to different values. In the second mode, a resistance circuit can be used instead of the sub-charging current source. Further, it can be applied not only during charging but also during discharging. Furthermore, a hysteresis resistor can be provided as in the first embodiment.
[0012]
According to a third aspect of the present invention, there is provided a capacitor, a charge / discharge circuit for supplying a charge / discharge current to the capacitor, a sub-charge current source for supplying a charge current to the capacitor, a sub-discharge current source for supplying a discharge current to the capacitor, A delay circuit comprising a delay output circuit that detects the voltage of the capacitor and inverts the output, and operates the sub-charging current source when the inversion of the output of the delay output circuit is detected at the rise of the voltage of the capacitor Charge / discharge current switching means for operating the sub-discharge current source when the inversion of the output of the delay output circuit is detected at the fall of the voltage of the capacitor.
[0013]
According to the third aspect of the present invention, it is possible to obtain a delay time both at the time of charging and at the time of discharging, and after the delay time elapses, charging / discharging is performed with a large charging / discharging current to reduce the influence of external noise. be able to.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 3 is a principle diagram of Embodiment 1 of the present invention, FIG. 4 is a specific example thereof, and FIG. 5 is a timing chart.
[0015]
In FIG. 3, a charging current source I1 composed of a constant current circuit is connected in series with a capacitor C1. The terminal voltage Vc of the capacitor C1 is grounded or opened by the NPN transistor N1. The terminal voltage Vc is input to the + terminal of the comparator CMP1 (delay output circuit) via the hysteresis resistor R3. The reference voltage Vr1 is input to the − terminal. The sub charging current source I2 is connected to the capacitor C1 via the hysteresis resistor R3. The sub charging power source I2 is normally turned off by the switch SW1.
[0016]
The switch SW1, the sub charging current source I2, and the hysteresis resistor R3 form a charge / discharge current switching circuit 1. When the capacitor terminal voltage Vc exceeds the reference voltage Vr1 and the comparator CMP1 inverts the output, the charging current switching circuit 1 turns on the switch SW1.
FIG. 4 is a specific example of the circuit of FIG. The correspondence relationship between FIG. 4 and FIG. 3 and the circuit configuration of FIG. 4 are clear from the figure, and thus description thereof is omitted here.
[0017]
When the input signal Vin is H, the transistor N1 is on and the capacitor terminal voltage Vc becomes L. Therefore, the output Vout of the comparator CMP1 is L, the switch SW1 is off, and the sub charging current source I1 is stopped.
When the input voltage Vin changes from H → L, the transistor N1 is turned off, the capacitor C1 is charged by the charging current source I1, and the terminal voltage Vc rises. When the delay time Td elapses and the terminal voltage Vc rises to the reference voltage VR1 (Vc = VR1), the output Vout of the comparator CMP1 is inverted from L → H. As a result, a delayed signal is output.
[0018]
Due to the inversion of the output Vout, the switch SW1 is turned on and the sub-charging current source I2 operates to charge the capacitor C1 rapidly. As a result, the capacitor terminal voltage Vc increases rapidly, so that the output Vout is not disturbed even if there is external noise in this state.
When Vin changes from L to H, the transistor N1 is turned on, a discharge current flows from the capacitor C1, and the terminal voltage Vc decreases. In this case, since a voltage drop (VR1 × I2) occurs in the hysteresis resistor R3, when the value obtained by adding the voltage drop to the capacitor terminal voltage Vc becomes equal to or lower than the reference voltage VR1, the output of the comparator CMP1 is inverted from H → L. To do. Thereby, the output of the delay signal is stopped.
[0019]
As described above, even if the capacitor C1 is charged with a small current during the delay time Td, the capacitor C1 is charged with a large current after the delay time Td. The output Vout is not disturbed. Further, at the time of charging, a delay signal is output when the capacitor terminal voltage Vc exceeds the reference voltage VR1, and at the time of discharging, the delay signal is turned off when the terminal voltage Vc becomes equal to or lower than VR1-R3 × I2. Accordingly, it is possible to obtain a delay circuit having hysteresis characteristics with a simple configuration in which the hysteresis resistor R3 is simply added.
[0020]
(Embodiment 2)
In this example, a delay signal is obtained when the capacitor is discharged in the first embodiment.
6 is a principle diagram of Embodiment 2 of the present invention, FIG. 7 is a specific example thereof, and FIG. 8 is a timing chart.
[0021]
In FIG. 6, a constant current source I1 is connected in parallel with the capacitor C1, and a PNP transistor P1 is connected in series. The charging current switching circuit 2 is connected to the ground side. Except for these points, the second embodiment is substantially the same as the first embodiment described above, and a duplicate description is omitted.
FIG. 7 is a specific example of the circuit of FIG. 6, and the correspondence between FIG. 7 and FIG. 6 and the circuit configuration of FIG.
[0022]
When the input voltage Vin is L, the transistor P1 is on and the capacitor terminal voltage Vc is H. Therefore, the output Vout of the comparator CMP1 is L, the switch SW2 is off, and the sub charging current source I3 is stopped.
When the input voltage Vin changes from L to H, the transistor P1 is turned off, the capacitor C1 is discharged by the discharge current from the discharge current source I1, and the terminal voltage Vc decreases. When the delay time Td elapses and the terminal voltage Vc decreases to the reference voltage VR1 (Vc = VR1), the output Vout of the comparator CMP1 is inverted from L → H. As a result, a delayed signal is output.
[0023]
Due to the inversion of the output Vout, the switch SW1 is turned on, the sub-discharge current source I3 operates, and the capacitor C1 is rapidly discharged. As a result, the capacitor terminal voltage Vc drops rapidly, so that even if there is external noise in this state, the delay signal is not disturbed.
When Vin changes from H to L, the transistor P1 is turned off, a charging current flows through the capacitor C1, and the terminal voltage Vc increases. In this case, since a voltage drop (R3 × I3) occurs in the hysteresis resistor R3, when the value obtained by adding the voltage drop to the capacitor terminal voltage Vc becomes equal to or lower than the reference voltage Vr1, the output of the comparator CMP1 is inverted from H → L. To do. Thereby, the output of the delay signal is stopped.
[0024]
According to this example, a delay signal can be obtained when the capacitor C1 is discharged, and the same operation and effect as those of the first embodiment can be obtained.
(Embodiment 3)
In the first embodiment, constant current sources are used for the charging current source I1 and the sub charging current source I2. A resistor circuit can be used instead of the constant current source.
[0025]
FIG. 9 is a principle diagram of this example, and FIGS. 10 and 11 are specific examples.
The circuit shown in FIG. 9 is obtained by replacing the charging current source I1 of the circuit of FIG. 2 with a resistor circuit including a resistor R1, and replacing the sub charging current source I2 with a resistor circuit including a resistor R2. Other than that, it is almost the same as that in FIG.
[0026]
10 and 11 are specific examples of FIG. FIG. 10 is a specific example of a bipolar circuit, and FIG. 11 is a specific example of a CMOS circuit.
Note that only the charging current source I1 can be replaced with the resistor R1, or only the sub-charging current source I1 can be replaced with the resistor R2.
According to this example, the circuit can be simplified by configuring the charging current source I1 and the sub charging current source I2 with resistors.
[0027]
(Embodiment 4)
In this example, in the third embodiment, a delay signal is obtained when the capacitor is discharged. Further, the current sources I1 and I3 of the second embodiment are replaced with a resistor circuit including resistors R1 and R4.
FIG. 12 is a principle diagram of this example, and FIGS. 13 and 14 are specific examples thereof.
[0028]
The circuit shown in FIG. 12 is obtained by replacing the charging current source I1 of the circuit of the second embodiment (FIG. 6) with a resistor circuit including a resistor R1, and replacing the sub charging current source I3 with a resistor circuit including a resistor R3. is there. Other than that, it is almost the same as in FIG.
Note that only the charging current source I1 can be replaced with a resistor circuit including the resistor R1, or only the sub-charging current source I3 can be replaced with a resistor circuit including the resistor R3.
[0029]
13 and 14 are specific examples of FIG. FIG. 13 shows a specific example in a bipolar circuit, and FIG. 14 shows a specific example in a CMOS circuit.
(Embodiment 5)
In Embodiment 1 described above, when the output Vout of the comparator CMP1 is inverted, the switch SW1 of the charging current switching circuit 1 is switched to operate the sub charging current source I1. On the other hand, it is possible to operate the sub charging current source I1 by detecting that the voltage Vc of the capacitor C1 has become equal to or higher than a specified value.
[0030]
FIG. 15 is a principle diagram of this example, FIG. 16 is a timing chart thereof, and FIGS. 17 and 18 are specific examples of FIG.
In the circuit shown in FIG. 15, the capacitor terminal voltage Vc is compared with the second reference voltage Vr2 by the second comparator CMP2, and when the terminal voltage Vc rises to the reference voltage Vr2 (Vc = Vr2), the comparator CMP2 The output is inverted from L to H. As a result, the switch SW1 of the charging current control circuit 5 is turned on, and the sub charging current source I2 operates. The second reference voltage Vr2 is set equal to or higher than the first reference voltage Vr1.
[0031]
In this example, the hysteresis resistor R3 in the first embodiment (FIG. 3) is omitted, but a hysteresis resistor R3 may be provided.
Except for the above points, the second embodiment is the same as the first embodiment (FIGS. 3 and 5), and a duplicate description is omitted. Resistors R1 and R2 may be used instead of the sub charging current sources I1 and I2.
[0032]
FIG. 17 is a first specific example of FIG.
Explaining the operation, when the input voltage Vin becomes L, the capacitor terminal voltage Vc rises and becomes the reference voltage VR1, the comparator CMP1 is inverted and its output Vout becomes H. When the terminal voltage Vc further rises to Vr1 + VBE (transistor P1), a current flows through the transistor P1, and the transistor N2 is turned on.
[0033]
At this time, a current I = (VCC−VBE (P2) −VCE (sat)) / R2 that is determined by the resistor R2 flows through the transistor N2 and the transistor P2, and a sub charging current I2 flows through the current mirrors P2 and P3. . When the mirror ratio of the current mirrors P2 and P3 is 1: n, I2 = n × (VCC−VBE (P2) −VCE (sat)) / R2.
[0034]
FIG. 18 is a second specific example of the fifth embodiment.
A resistor R2 is provided instead of the sub-charging current source I2, the capacitor terminal voltage Vc becomes VR1 + VBE (P1), a current flows through the transistor P1, and the transistor N2 is turned on. Then, the transistor P2 is turned on and a current flows through the resistor R2.
(Embodiment 6)
In this example, a delay signal is obtained at the time of discharging the capacitor in the fifth embodiment. In the second embodiment, the sub-charging current source is operated by detecting that the voltage Vc of the capacitor has become equal to or less than the specified value.
[0035]
FIG. 19 shows a principle diagram of the sixth embodiment, and FIG. 20 shows an example.
Since the configuration and operation of the illustrated delay circuit are clear from the above description, redundant description is omitted.
(Embodiment 7)
In this example, the charging current control circuit 7 has a V / I conversion function, and the sub charging current I2 is gradually increased.
[0036]
FIG. 21 is a first specific example of the seventh embodiment.
The operation will be described below. When the capacitor terminal voltage Vc rises to Vr1 + VBE (P1), a current starts to flow through the transistor P1 through the resistor R4, and a sub-charging current I2 flows through the current mirrors N2, N3 and P2, P3.
The sub charging current I2 is I2 = m × n × (Vc−VR1−VBE (P1)), where m: 1 is the mirror ratio of the current mirrors N2 and N3, and 1: n is the mirror ratio of the current mirrors P2 and P3. / R3, and gradually increases as the terminal voltage Vc increases.
[0037]
FIG. 22 is a second specific example of the seventh embodiment.
In this example, when the capacitor terminal voltage Vc rises to the reference voltage Vr1, which is the threshold value of the comparator CMP1, using the amplifier AMP1, the sub charging current source I2 operates, and I2 = m × n × (Vc−Vr1) / R4.
Note that the input of the amplifier AMP1 may be connected to a specified value Vr2 higher than the reference voltage Vr1 as shown in FIG.
[0038]
In this example, since the charging current is gradually increased according to the terminal voltage Vc, it is possible to prevent an adverse effect due to noise generation due to a sudden switching of the charging current.
(Embodiment 8)
In this example, a delay signal is obtained at the time of discharging the capacitor, compared to the seventh embodiment.
[0039]
A specific example of this example is shown in FIG.
Since the configuration and operation of the illustrated delay circuit are clear from the above description, redundant description is omitted.
(Embodiment 9)
This example is a delay circuit that delays both rising and falling due to the charging / discharging characteristics of the capacitor.When the delay output at the rising edge is inverted, the sub-charging circuit is operated to quickly charge, and the delay output at the rising edge is inverted. In this case, a charge / discharge current switching circuit is provided so that the sub-discharge circuit is operated to quickly discharge.
[0040]
FIG. 24 is a principle diagram of the ninth embodiment, FIG. 25 is a specific example thereof, and FIG. 26 is a timing chart.
The input voltage Vin is input to the capacitor C1 via the inverter INV1 and the resistor R1. The charge / discharge current switching circuit 9 includes both a charge current source I2 and a discharge current source I3. The charging current source I2 is operated by the NAND circuit NAND, and the discharging current source I3 is operated by the NOR circuit NOR when the output Vout of the comparator CMP1 is inverted.
[0041]
The operation of the delay circuit shown in FIGS. 24 and 25 will be described.
When the input voltage Vin is stopped at H, the output of the inverter INV1 is L, so the output of the NAND circuit NAND1 is H, and the transistor P1 is off. Therefore, the output Vout of the comparator CMP1 is L, both inputs of the NOR circuit NOR1 are L, the output is H, and the transistor N1 is on. That is, if the value of the resistor R4 is made small (or zero), the input of the comparator CMP1 is fixed to the L side with a low impedance, so that it is hardly affected by external noise.
[0042]
When the input voltage Vin is switched from H to L, the output of the NOR circuit NOR1 becomes L and the transistor N1 is turned off. Since both the transistors P1 and N1 are off, the capacitor C1 is charged only by the resistor R1, and the terminal voltage Vc rises with a time constant of R1 × C1.
When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H. Then, since both inputs of the NAND circuit NAND1 become H, the output of the NAND circuit NAND1 becomes L and the transistor P1 is turned on. When the transistor P1 is turned on, the capacitor C1 is rapidly charged, the terminal voltage Vc is rapidly increased, and the input of the comparator CMP1 is fixed to the H side with a low impedance.
[0043]
When the input voltage Vin is switched from L to H, the output of the NAND circuit NAND1 becomes H and the transistor P1 is turned off. Since both the transistors P1 and N1 are off, the capacitor C1 is discharged only by the resistor R1, and the terminal voltage Vc decreases with a time constant of R1 × C1. When the terminal voltage Vc decreases to the reference voltage Vr1 of the comparator CMP1, the output of the comparator CMP1 becomes L.
[0044]
As described above, according to this example, the input voltage Vin can be delayed both at the rising and falling times, and when the input signal Vin is stopped at L or H, the input of the comparator CMP1 is low impedance. And less susceptible to external noise.
(Embodiment 10)
In the ninth embodiment, the sub charge current source I2 and the sub discharge current source I3 are operated by switching the switches SW1 and SW2 of the charge / discharge current switching circuit 9 by inverting the output Vout of the comparator CMP1. On the other hand, the current source I2 and I3 can be operated by detecting that the voltage Vc of the capacitor is equal to or higher than the specified value by the charge / discharge current control circuit 10.
[0045]
FIG. 27 is a principle diagram of the tenth embodiment, and FIG. 28 is a specific example thereof.
In the illustrated circuit, the capacitor terminal voltage Vc is compared with the second reference voltage Vr2 by the second comparator CMP2, and the output of the comparator CMP2 is input to the NAND circuit NAND1. The capacitor terminal voltage Vc is compared with the third reference voltage Vr3 by the third comparator CMP3, and the output of the comparator CMP3 is input to the NOR circuit NOR1. The second and third reference voltages Vr2 and Vr3 are set to have a relationship of the first reference voltage Vr1 and Vr3 ≦ Vr1 ≦ Vr2.
[0046]
In the drawing, charging / discharging is described as being performed by the resistor R1, but a charging / discharging circuit using a constant current source may be used instead of R1.
The operation of the illustrated delay circuit will be described.
In the state where the input voltage Vin is stopped at H, the transistor N3 is on, so that the transistors N4 and P4 are off. The output of the inverter INV1 is L, and the transistor N1 is in a state where a current flows through the resistor R1. Since the transistor P1 is off, the transistors P2 and N2 are on and the low resistance R2 fixes the input of the comparator CMP1 to the L side with low impedance.
[0047]
When the input voltage Vin is switched from H to L, the transistor P1 is turned on and the transistors P2 and N2 are turned off. Therefore, the capacitor C1 is charged only by the resistor R1, and the terminal voltage Vc rises with a time constant of R1 × C1. When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H. When the terminal voltage Vc further rises and rises to VR1 + VBE (P2), a current starts to flow through the transistor P3, the transistors N4 and P4 are turned on and a current determined by the resistor R2 flows, and the input of the comparator CMP1 is fixed to the H side with a low impedance. Is done.
[0048]
When the input voltage Vin is switched from L to H, the transistor N3 is turned on and the transistors N4 and P4 are turned off. Therefore, the capacitor C1 is discharged only by the resistor R1, and the terminal voltage Vc decreases with a time constant of R1 × C1. . When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H.
[0049]
(Embodiment 11)
This example is an improvement of the tenth embodiment, and the charging / discharging current control circuit 11 has a V / I conversion function, and the charging / discharging characteristic of the capacitor makes it possible to use the sub-charging current source I2, the sub-charging current source I3 at the rising and falling times. Is to gradually increase.
FIG. 29 is a principle diagram of the eleventh embodiment, and FIG. 30 is an example thereof.
[0050]
The operation will be described below. In the state where the input voltage Vin is stopped at H, the transistor N3 is turned on, so that the transistors N4a, N4b, P4a, and P4b are turned off.
The output of the inverter INV1 is L, and the transistor N1 is in a state where a current flows through R3. Since the transistor P1 is off, the transistors P2a, P2b, N2a, N2b are operating, and the capacitor terminal voltage Vc≈0v, so the sub-discharge current I3 flowing through the transistor N2a is
I3 = m * m * (VR1-VBE (N1) -Vc) / R3
A current of ≈m × n × (VR1−VBE (N1)) / R3 flows, the input of the comparator CMP1 is fixed to the L side with a low impedance, and its output Vout is L.
[0051]
When the input voltage Vin is switched from H to L, the transistor P1 is turned on and the transistors P2a, P2b, N2a, and N2b are turned off. Therefore, the capacitor C1 is charged only by the resistor R1, and the terminal voltage Vc is the resistance R1 × C1. It rises with a time constant. When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H. When the terminal voltage Vc further rises to Vr1 + VBE (P3), current starts to flow through the transistor P3, the transistors N4a, N4b, P4a, and P4b operate, and the sub-charge current I2 that flows through P4a is
I2 = m × n × (Vc−Vr1−VBE (P3)) / R2, and gradually increases as the terminal voltage Vc increases. When it rises to Vc ≒ VCC,
I2 = m * n * (VCC-Vr1-VBE (P3)) / R2, and the input of the comparator CMP1 is fixed to the H side with a low impedance.
[0052]
When the input voltage Vin is switched from L to H, the transistor N3 is turned on and the transistors N4a, N4b, P4a, and P4b are turned off, so that the capacitor C1 is discharged only by the resistor R1, and the terminal voltage Vc is R1 × C1. Decreases by a constant. When the terminal voltage Vc rises to the reference voltage Vr1 of the comparator CMP1, the output Vout of the comparator CMP1 becomes H.
[0053]
【The invention's effect】
According to the present invention, it is possible to provide hysteresis to a delay circuit that is resistant to external noise.
Further, according to the present invention, the capacitor voltage detecting means can be improved in the delay circuit that is resistant to external noise.
[0054]
Furthermore, according to the present invention, in a delay circuit that is resistant to external noise, a delay signal can be obtained both during charging and during discharging.
[Brief description of the drawings]
FIG. 1 is a diagram showing a general delay circuit.
FIG. 2 is a timing chart of the delay circuit of FIG.
FIG. 3 is a diagram showing a delay circuit according to the first embodiment of the present invention.
4 is a diagram illustrating a specific example of the delay circuit of FIG. 3;
FIG. 5 is a timing chart of the delay circuit of FIGS.
FIG. 6 is a diagram illustrating a delay circuit according to a second embodiment of the present invention.
7 is a diagram illustrating a specific example of the delay circuit in FIG. 6;
FIG. 8 is a timing chart of the delay circuit of FIGS.
FIG. 9 is a diagram illustrating a delay circuit according to a third embodiment of the present invention.
10 is a diagram (part 1) illustrating a specific example of the delay circuit of FIG. 9;
11 is a second diagram illustrating a specific example of the delay circuit illustrated in FIG. 9;
FIG. 12 is a diagram illustrating a delay circuit according to a fourth embodiment of the present invention.
13 is a diagram (No. 1) illustrating a specific example of the delay circuit in FIG. 12; FIG.
14 is a second diagram illustrating a specific example of the delay circuit illustrated in FIG. 12;
FIG. 15 is a diagram illustrating a delay circuit according to a fifth embodiment of the present invention.
FIG. 16 is a timing chart of the delay circuit of FIG.
FIG. 17 is a first diagram illustrating a specific example of the delay circuit in FIG. 15;
FIG. 18 is a second diagram illustrating a specific example of the delay circuit in FIG. 15;
FIG. 19 is a diagram illustrating a delay circuit according to a sixth embodiment of the present invention.
20 is a diagram showing a specific example of the delay circuit of FIG.
FIG. 21 is a (first) diagram illustrating a specific example of the delay circuit according to the seventh embodiment of the present invention;
FIG. 22 is a second diagram illustrating a specific example of the delay circuit according to the seventh embodiment of the present invention;
FIG. 23 is a diagram showing a specific example of a delay circuit according to the eighth embodiment of the present invention.
FIG. 24 is a diagram showing a delay circuit according to the ninth embodiment of the present invention.
FIG. 25 is a diagram showing a specific example of the delay circuit in FIG. 24;
26 is a timing chart of the delay circuit of FIGS. 24 and 25. FIG.
FIG. 27 is a diagram showing a delay circuit according to the tenth embodiment of the present invention.
FIG. 28 is a diagram showing a specific example of the delay circuit of FIG. 27;
FIG. 29 is a diagram illustrating a delay circuit according to an eleventh embodiment of the present invention.
30 is a diagram illustrating a specific example of the delay circuit in FIG. 29;
[Explanation of symbols]
1, 3 ... Charging current switching circuit
2, 4 ... discharge current switching circuit
5, 7 ... Charging current control circuit
6, 8 ... discharge current control circuit
9 ... Charge / discharge current switching circuit
10, 11 ... Charge / discharge current control circuit
AMP ... Amplifier
C1 ... Capacitor
CMP1, CMP2, CMP3... Comparator
I1 ... Constant current source
I2 ... Sub-charging current source
I3: Sub-discharge current source
Pn ... PNP transistor
Nn ... NPN transistor
R1, R2, R4, R5 ... resistance
R3: Hysteresis resistance
Td: Delay time
Vc: Capacitor terminal voltage
Vin: Input signal
Vout: Comparator output voltage
Vr1, Vr2, Vr3 ... reference voltage

Claims

コンデンサと、このコンデンサに充電電流を流す充電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに充電電流を流すサブ充電電流源と、
前記遅延出力回路の出力の反転を検出した時、前記サブ充電電流源を動作させる充電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a charging current source for supplying a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-charging current source for supplying a charging current to the capacitor via the hysteresis resistor;
Charging current switching means for operating the sub charging current source when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:

コンデンサと、このコンデンサに放電電流を流す放電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに放電電流を流すサブ放電電流源と、
前記遅延出力回路の出力の反転を検出したとき、前記サブ放電電流源を動作させる放電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit comprising a capacitor, a discharge current source for causing a discharge current to flow through the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-discharge current source for causing a discharge current to flow through the capacitor via the hysteresis resistor;
A discharge current switching means for operating the sub-discharge current source when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:

コンデンサと、このコンデンサに充電電流を流す充電抵抗と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに充電電流を流すサブ充電用抵抗回路と、
前記遅延出力回路の出力の反転を検出したとき、前記サブ充電用抵抗回路を動作させる充電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a charging resistor for passing a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-charging resistor circuit for supplying a charging current to the capacitor via the hysteresis resistor;
Charging current switching means for operating the sub-charging resistor circuit when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:

コンデンサと、このコンデンサに放電電流を流す放電抵抗と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、
前記コンデンサと前記遅延出力回路との間に挿入されたヒステリシス抵抗と、
このヒステリシス抵抗を介して前記コンデンサに放電電流を流すサブ放電用抵抗回路と、
前記遅延出力回路の出力の反転を検出したとき、前記サブ放電用抵抗回路を動作させる放電電流切替手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a discharge resistor that causes a discharge current to flow through the capacitor, and a delay output circuit that detects the voltage of the capacitor and inverts the output,
A hysteresis resistor inserted between the capacitor and the delay output circuit;
A sub-discharge resistance circuit for allowing a discharge current to flow through the capacitor via the hysteresis resistor;
A discharge current switching means for operating the sub-discharge resistance circuit when detecting inversion of the output of the delay output circuit;
A delay circuit comprising:

コンデンサと、このコンデンサに充電電流を流す充電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、
前記コンデンサに充電電流を流すサブ充電電流源と、
前記コンデンサの電圧が規定値を超えたことを検出したとき、前記サブ充電電流源を動作させる充電電流制御手段と、
を具備することを特徴とする遅延回路。In a delay circuit composed of a capacitor, a charging current source for supplying a charging current to the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A sub-charging current source for supplying a charging current to the capacitor;
Charging current control means for operating the sub charging current source when detecting that the voltage of the capacitor exceeds a specified value;
A delay circuit comprising:

コンデンサと、このコンデンサに放電電流を流す放電電流源と、前記コンデンサの電圧を検出して出力を反転する遅延出力回路とからなる遅延回路において、
前記コンデンサに放電電流を流すサブ放電電流源と、
前記コンデンサの電圧が規定値以下になったことを検出したとき、前記サブ放電電流源を動作させる放電電流制御手段と、
を具備することを特徴とする遅延回路。In a delay circuit comprising a capacitor, a discharge current source for causing a discharge current to flow through the capacitor, and a delay output circuit for detecting the voltage of the capacitor and inverting the output,
A sub-discharge current source for causing a discharge current to flow through the capacitor;
A discharge current control means for operating the sub-discharge current source when detecting that the voltage of the capacitor has become a specified value or less;
A delay circuit comprising:

前記サブ充電電流源の充電電流を徐々に増加させる充電電流制御手段を具備する請求項５に記載の遅延回路。 6. The delay circuit according to claim 5, further comprising charging current control means for gradually increasing the charging current of the sub charging current source.

前記サブ放電電流源の放電電流を徐々に増加させる放電電流制御手段を具備する請求項６に記載の遅延回路。 7. The delay circuit according to claim 6, further comprising discharge current control means for gradually increasing the discharge current of the sub-discharge current source.