JP3679025B2

JP3679025B2 - Video signal processing device

Info

Publication number: JP3679025B2
Application number: JP2001154378A
Authority: JP
Inventors: 茂弘玉木; 雄敬大川; 博信阿倍
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-05-23
Filing date: 2001-05-23
Publication date: 2005-08-03
Anticipated expiration: 2021-05-23
Also published as: JP2002354429A

Description

【０００１】
【発明の属する技術分野】
この発明は、あるクロックで駆動されている映像信号のデータを、そのクロックとは非同期の異なるクロックで駆動されるデータに変換する時間軸変換機能を有する映像信号処理装置に関するものである。
【０００２】
【従来の技術】
図１４は例えば特開平６−３５０９１８号公報に示された従来の映像信号処理装置の構成を示すブロック図であり、図において、９１はアナログの第１の映像信号を第１の入力系ｃｌｋ（クロック）でデジタルの第１の書込みデータに変換するＡＤ（ＡｎａｌｏｇＤｉｇｉｔａｌ）変換部、９２はアナログの第２の映像信号を第２の入力系ｃｌｋでデジタルの第２の書込みデータに変換するＡＤ変換部、９３はＡＤ変換部９１からの第１の書込みデータとＡＤ変換部９２からの第２の書込みデータを切り替えて第１又は第２の書込みデータを出力する切替部である。
【０００３】
また、図１４において、９４はデュアルポートメモリセルで構成され、第１の入力系ｃｌｋ又は第２の入力系ｃｌｋで書込みデータを記憶すると共に、記憶されているデータを出力系ｃｌｋで読出すフレームメモリ、９５はフレームメモリ９４からの読出しデータを出力系ｃｌｋでアナログの表示映像信号に変換するＤＡ（ＤｉｇｉｔａｌＡｎａｌｏｇ）変換部、９６は第１の入力映像信号の第１の入力同期信号又は第２の入力映像信号の第２の入力同期信号に基づいて、切替部９３に切替指示信号を出力すると共に、フレームメモリ９４に書込み・読出し要求信号を出力する制御部である。
【０００４】
次に動作について説明する。
ＡＤ変換部９１はアナログの第１の映像信号を第１の入力系ｃｌｋでデジタルの第１の書込みデータに変換し、ＡＤ変換部９２はアナログの第２の映像信号を第２の入力系ｃｌｋでデジタルの第２の書込みデータに変換する。制御部９６は第１又は第２の映像信号の第１又は第２の入力同期信号に基づいて切替指示信号を切替部９３に出力し、１フレームの期間、ＡＤ変換部９１からの第１の書込みデータ又はＡＤ変換部９２からの第２の書込みデータがフレームメモリ９４に入力されるように切替部９３を制御する。
【０００５】
フレームメモリ９４はデュアルポートメモリセルで構成されており、制御部９６からの書込み要求信号により、その時に切り替えられている第１又は第２の書込みデータを、ＡＤ変換部９１又はＡＤ変換部９２を動作させている第１の入力系ｃｌｋ又は第２の入力系ｃｌｋで一方のポートを介して記憶し、制御部９６からの読出し要求信号により、出力系ｃｌｋで他方のポートを介して記憶されているデータを読出す。ＤＡ変換部９５はフレームメモリ９４からの読出しデータを出力系ｃｌｋでアナログの表示映像信号に変換して出力する。
【０００６】
入力される第１、第２の入力映像信号、及び出力される表示映像信号がシステム同期されていて、全て同一のクロックでＡＤ変換部９１，９２及びＤＡ変換部９５を動作させることができる特殊な場合を除き、図１４に示すように、複数の別個の映像信号それぞれをＡＤ変換するクロックは互いに非同期であり、また、ＤＡ変換するクロックはＡＤ変換するクロックとは別個のクロックを使用している。そのため、フレームメモリ９４において、第１又は第２の書込みデータを記憶させる場合の第１又は第２の入力系ｃｌｋと、記憶されているデータを読出す場合の出力系ｃｌｋは別個のクロックであり、書込みと読出しでは、非同期時間軸でのデータの受け渡しを行わなければならず、フレームメモリ９４はデュアルポートメモリセルで構成する必要がある。
【０００７】
【発明が解決しようとする課題】
従来の映像信号処理装置は以上のように構成されているので、非同期時間軸でのデータの受け渡しが必要な場合には、デュアルポートメモリセルで構成されたフレームメモリを使用しなければならず、シングルポートメモリセルで構成された汎用メモリであるＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）やＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）と比較して、コストが高くなるという課題があった。
また、汎用メモリであるＳＲＡＭやＤＲＡＭにシフトレジスタを追加してデュアルポート構成にしたＶＲＡＭ（ビデオメモリ）を使用する場合でも、同様にコストが高くなるという課題があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、汎用メモリであるＳＲＡＭやＤＲＡＭを使用し、非同期時間軸間でのデータの受け渡しを可能とする安価な映像信号処理装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る映像信号処理装置は、第１のクロックで駆動されている入力データを、第１のクロックの周波数より高い周波数の第２のクロックで駆動される書込みデータに変換する非同期バッファと、書込みデータを第２のクロックで記憶し、記憶されたデータを第２のクロックで読出して読出しデータを出力する、シングルポートメモリセルで構成された汎用メモリを有するフレームメモリと、非同期バッファが、第１のクロックの２周期に一度有意となる並列指示信号を生成し、第１のクロックの１周期分の入力データと、第１のクロックの直前の１周期分の入力データとを保持して、１周期分の入力データと直前の１周期分の入力データとを並列指示信号により並列にして並列データを生成し、並列指示信号が非有意の期間に、第２のクロックの変化点で第２のクロックの１周期分だけ有意となる時間軸変換指示信号を生成し、並列データを保持し、時間軸変換指示信号が有意の期間に、第２のクロックの変化点で保持している並列データを出力することにより、時間軸が変換された並列データを生成し、時間軸変換指示信号が有意の期間に第２のクロックの変化点でリセットされ、第２のクロックの次の変化点で順次インクリメントされる状態信号を生成し、状態信号が所定の値を示すときに、時間軸が変換された並列データを直列に変換して書込みデータとして出力するものである。
【００１０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による映像信号処理装置の構成を示すブロック図である。図において、１はアナログの入力映像信号を入力系ｃｌｋ（第１のクロック）でデジタルの入力データに変換するＡＤ変換部、２は入力系ｃｌｋで駆動される入力データを出力系ｃｌｋ（第２のクロック）で駆動される書込みデータに変換する非同期バッファである。
【００１１】
また、図１において、３はシングルポートメモリセルで構成された汎用メモリであるＳＲＡＭやＤＲＡＭを使用し、非同期バッファ２からの書込みデータを出力系ｃｌｋで記憶すると共に、記憶されているデータを出力系ｃｌｋで読出すフレームメモリ、５はフレームメモリ３から読出されたデジタルの読出しデータを出力系ｃｌｋでアナログの表示映像信号に変換するＤＡ変換部、６は入力映像信号の入力同期信号に基づき、非同期バッファ２に入力要求信号を出力すると共に、フレームメモリ３にアドレス信号と出力要求信号を出力する制御部である。
【００１２】
次に動作について説明する。
ここで、出力系ｃｌｋの周波数は入力系ｃｌｋの周波数より高い周波数が使用されているものとする。ＡＤ変換部１はアナログの入力映像信号を入力系ｃｌｋでデジタルの入力データに変換する。制御部６は入力映像信号の入力同期信号と入力系ｃｌｋに基づいて、書込みデータが確定している周期を示す入力要求信号を非同期バッファ２に出力すると共に、フレームメモリ３で使用する汎用メモリの書込みアドレスを指示するアドレス信号をフレームメモリ３に出力する。
【００１３】
非同期バッファ２は制御部６からの入力要求信号を入力し、入力系ｃｌｋで駆動されているＡＤ変換部１からの入力データを出力系ｃｌｋで駆動される書込みデータに変換して、入力要求信号と共にフレームメモリ３に出力する。フレームメモリ３は制御部６からのアドレス信号を入力し、非同期バッファ２から出力された書込みデータと入力要求信号を入力して、出力系ｃｌｋを用いて書込みデータを記憶する。
【００１４】
制御部６は出力ｃｌｋを計時して生成した表示同期信号に基づいて、記憶されているデータの読出し周期を示す出力要求信号と汎用メモリの読出しアドレスを指示するアドレス信号をフレームメモリ３に出力する。フレームメモリ３は制御部６からの出力要求信号とアドレス信号に基づいて記憶されているデータを読出して、ＤＡ変換部５に読出しデータを出力する。ＤＡ変換部５はフレームメモリ３からのデジタルの読出しデータを、出力系ｃｌｋを使用してアナログの表示映像信号に変換する。ＤＡ変換部５から出力された表示映像信号は、制御部６から出力された表示同期信号と共に外部の表示装置に入力されて表示される。
【００１５】
図２はフレームメモリ３の内部構成を示すブロック図である。書込みデータ入力部３１は書込みデータと入力要求信号とアドレス信号を入力し、書込みデータを汎用メモリに欠落なく書込む上で必要な待機時間の間、書込みデータを複数ワード分保持して選択して出力する。動作管理部３３は書込みデータ入力部３１から出力される入力要求信号とアドレス信号を入力し、次に実行する動作を決定してメモリ駆動信号として出力する。メモリＩＦ信号駆動部３４は動作管理部３３が出力したメモリ駆動信号に基づいて、書込みデータ入力部３１からの書込みデータをシングルポートメモリセルで構成されたＳＲＡＭやＤＲＡＭ等の汎用メモリ３５に記憶する。
【００１６】
読出しデータ出力部３２は制御部６からの出力要求信号とアドレス信号を入力し動作管理部３３に出力する。動作管理部３３は出力要求信号とアドレス信号を入力し、次に実行する動作を決定してメモリ駆動信号として出力する。メモリＩＦ信号駆動部３４はメモリ駆動信号に基づいて、汎用メモリ３５に記憶されているデータを読出して読出しデータ出力部３２に出力する。読出しデータ出力部３２は汎用メモリ３５から読出された読出しデータを保持して欠落なく選択してＤＡ変換部５に出力する。
【００１７】
次に非同期バッファ２の動作について詳細に説明する。
図３は非同期バッファ２の内部構成を示すブロック図であり、図において、２１は入力系ｃｌｋで動作するＤＦＦ（Ｄ型フリップフロップ）、２２は入力系ｃｌｋで動作するＴＦＦ（Ｔ型フリップフロップ）、２３は出力系ｃｌｋで動作する非同期制御部、２４は入力系ｃｌｋで動作するＥＮ（Ｅｎａｂｌｅ）端子付のＤＦＦ、２５は出力系ｃｌｋで動作するＥＮ端子付のＤＦＦ、２６は並列直列変換回路である。
【００１８】
図４は非同期バッファ２の各部の動作タイミングを示すタイミングチャートである。ＤＦＦ２１は入力データを入力要求信号と共に入力系ｃｌｋの１周期分遅延させて、入力要求信号を含む入力データＦとして出力する。ＴＦＦ２２は図４に示すように入力系ｃｌｋの２周期に１度Ｈレベル（有意）となる並列指示信号を出力する。ＤＦＦ２４は入力系ｃｌｋの現周期の入力要求信号を含む入力データＬと、ＤＦＦ２１に保持された１周期前の入力要求信号を含む入力データＦを入力して保持し、図４に示すようにＴＦＦ２２からＥＮ端子に入力された並列指示信号がＨレベルのときに、入力系ｃｌｋの立ち上がりエッジで、入力データＦと入力データＬから構成される並列データＡを出力する。
【００１９】
非同期制御部２３は、図４に示すように、ＴＦＦ２２から入力された並列指示信号がＨレベルからＬレベルに変化した後で、出力系ｃｌｋの立ち上がりで出力系ｃｌｋの１周期分だけＨレベル（有意）となる時間軸変換指示信号をＤＦＦ２５に出力する。ＤＦＦ２５はＤＦＦ２４からの並列データＡを入力し、図４に示すように、非同期制御部２３からＥＮ端子に入力された時間軸変換指示信号がＨレベルのときに、出力系ｃｌｋの立ち上がりエッジで時間軸が変換された並列データＢを並列直列変換回路２６に出力する。
【００２０】
非同期制御部２３は、図４に示すように、時間軸変換指示信号がＨレベルのときに出力系ｃｌｋの立ち上がりエッジで０に初期化し、出力系ｃｌｋの次の立ち上がりエッジで１にインクリメントし、出力系ｃｌｋのさらに次の立ち上がりエッジで２にインクリメントし、時間軸変換指示信号の次のＨレベルのときの出力系ｃｌｋの立ち上がりエッジまで、インクリメントした２を保持する状態信号（０，１，２）を並列直列変換回路２６に出力する。
【００２１】
並列直列変換回路２６は、非同期制御部２３から出力された状態信号（０，１，２）に基づいて、ＤＦＦ２５からの時間軸が変換された並列データＢを直列データに変換し、入力要求信号を含む書込みデータとしてフレームメモリ３に出力する。すなわち、図４に示すように、状態信号が０のときは並列データＢの１番目のデータを出力し、状態信号が１のときは並列データＢの２番目のデータを出力し、状態信号が２のときはデータを出力しないようにしている。
【００２２】
図５は状態信号と書込みデータとの関係を説明する図である。図５に示すように、状態信号は時間軸変換指示信号がＨレベルのときに、出力系ｃｌｋの立ち上がりエッジで０に初期化し、出力系ｃｌｋの立ち上がりエッジ毎に１，２とインクリメントされ、状態信号が０のときに並列データＢの１番目の書込みデータＤ０が出力され、状態信号が１のときに並列データＢの２番目の書込みデータＤ１が出力され、状態信号が２のときには書込みデータは出力されない。以下、時間軸変換指示信号がＨレベルとなる毎に、状態信号が０にリセットされて、順次、並列データＢが直列に変換されて書込みデータが出力される。
【００２３】
このように、非同期バッファ２において、出力系ｃｌｋに同期した書込みデータを順次出力するには、図４に示すように、時間軸変換指示信号の１周期の間に少なくとも状態信号０，１が必ず存在するようにすれば良い。すなわち、時間軸変換指示信号の周期が出力系ｃｌｋの２周期以上であれば良い。ここで、時間軸変換指示信号の周期は並列指示信号の周期で決定され、並列指示信号の周期は入力系ｃｌｋの２周期分である。つまり、入力系ｃｌｋの２周期分が出力系ｃｌｋの２周期分以上であれば良く、出力系ｃｌｋの周波数は入力系ｃｌｋの周波数よりも高ければ良い。
【００２４】
この実施の形態では、並列指示信号及び時間軸変換指示信号のＨレベルを有意としているが、それぞれＬレベルを有意とする回路構成にすることも可能である。また、入力系ｃｌｋ及び出力系ｃｌｋの立ち上がりエッジの変化点で動作タイミングを決定しているが、それぞれ立ち下がりエッジの変化点で動作タイミングを決定する回路構成にすることも可能である。
【００２５】
また、この実施の形態では、映像信号処理装置として、ＡＤ変換部１とＤＡ変換部５を備えているが、外部より入力系ｃｌｋで駆動されるデジタルの入力データを入力し、出力系ｃｌｋで駆動されるデジタルの読出しデータを外部に出力するようにしても良い。
【００２６】
以上のように、この実施の形態１によれば、フレームメモリ３の前に接続された非同期バッファ２が、入力系ｃｌｋで駆動される入力データを、入力系ｃｌｋより周波数の高い出力系ｃｌｋで駆動される書込みデータに時間軸変換し、フレームメモリ３が同じ出力系ｃｌｋでデータの書込みと読出しを行うことにより、フレームメモリ３では、シングルポートメモリ構造である汎用メモリ３５を使用することができ、安価なコストで非同期時間軸間でのデータの受け渡しを欠落なく行うことができるという効果が得られる。
【００２７】
また、この実施の形態１によれば、出力系ｃｌｋの周波数が入力系ｃｌｋの周波数よりもわずかでも高ければ、非同期バッファ２での時間軸変換が実行でき、回路動作速度を大幅に上げないで済むため、映像信号処理装置の消費電力を抑えることができるという効果が得られる。
【００２８】
【発明の効果】
以上のように、この発明によれば、第１のクロックで駆動されている入力データを、第１のクロックの周波数より高い周波数の第２のクロックで駆動される書込みデータに変換する非同期バッファと、書込みデータを第２のクロックで記憶し、記憶されたデータを第２のクロックで読出して読出しデータを出力する、シングルポートメモリセルで構成された汎用メモリを有するフレームメモリとを備えたことにより、フレームメモリでは、シングルポートメモリ構造である汎用メモリを使用することができ、安価なコストで非同期時間軸間でのデータの受け渡しを欠落なく行うことができると共に、回路動作速度を大幅に上げないで済むため、映像信号処理装置の消費電力を抑えることができるという効果がある。
【００２９】
この発明によれば、非同期バッファが、第１のクロックの２周期に一度有意となる並列指示信号を生成し、第１のクロックの１周期分の入力データと、第１のクロックの直前の１周期分の入力データとを保持して、１周期分の入力データと直前の１周期分の入力データとを並列指示信号により並列にして並列データを生成し、並列指示信号が非有意の期間に、第２のクロックの変化点で第２のクロックの１周期分だけ有意となる時間軸変換指示信号を生成し、並列データを保持し、時間軸変換指示信号が有意の期間に、第２のクロックの変化点で保持している並列データを出力することにより、時間軸が変換された並列データを生成し、時間軸変換指示信号が有意の期間に第２のクロックの変化点でリセットされ、第２のクロックの次の変化点で順次インクリメントされる状態信号を生成し、状態信号が所定の値を示すときに、時間軸が変換された並列データを直列に変換して書込みデータとして出力することにより、フレームメモリでは、シングルポートメモリ構造である汎用メモリを使用することができ、安価なコストで非同期時間軸間でのデータの受け渡しを欠落なく行うことができると共に、回路動作速度を大幅に上げないで済むため、映像信号処理装置の消費電力を抑えることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による映像信号処理装置の構成を示すブロック図である。
【図２】この発明の実施の形態１による映像信号処理装置のフレームメモリの内部構成を示すブロック図である。
【図３】この発明の実施の形態１による映像信号処理装置の非同期バッファの内部構成を示すブロック図である。
【図４】この発明の実施の形態１による映像信号処理装置の非同期バッファの各部の動作タイミングを示すタイミングチャートである。
【図５】この発明の実施の形態１による映像信号処理装置の非同期バッファの状態信号と書込みデータとの関係を説明する図である。
【図６】従来の映像信号処理装置の構成を示すブロック図である。
【符号の説明】
１ＡＤ変換部、２非同期バッファ、３フレームメモリ、４非同期バッファ、５ＤＡ変換部、６制御部、７ＮＴＳＣデコーダ、８画素サンプルレート変換フィルタ、２１ＤＦＦ、２２ＴＦＦ、２３非同期制御部、２４ＤＦＦ、２５ＤＦＦ、２６並列直列変換回路、２７非同期制御部、２８ＤＦＦ、２９ＡＮＤ回路、３１書込みデータ入力部、３２読出しデータ出力部、３３動作管理部、３４メモリＩＦ信号駆動部、３５汎用メモリ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video signal processing apparatus having a time axis conversion function for converting data of a video signal driven by a certain clock into data driven by a clock different from that clock.
[0002]
[Prior art]
FIG. 14 is a block diagram showing the configuration of a conventional video signal processing apparatus disclosed in, for example, Japanese Patent Laid-Open No. 6-350918. In FIG. 14, reference numeral 91 denotes an analog first video signal as a first input system clk ( AD (Analog Digital) converter 92 for converting the first analog video signal into digital second write data by the second input system clk. Reference numeral 93 denotes a switching unit that switches between the first write data from the AD conversion unit 91 and the second write data from the AD conversion unit 92 and outputs the first or second write data.
[0003]
In FIG. 14, reference numeral 94 is a dual-port memory cell, in which write data is stored in the first input system clk or the second input system clk, and the stored data is read out in the output system clk. A memory 95 is a DA (Digital Analog) converter for converting read data from the frame memory 94 into an analog display video signal by the output system clk, and 96 is a first input synchronization signal or a second input signal of the first input video signal. The control unit outputs a switching instruction signal to the switching unit 93 and outputs a write / read request signal to the frame memory 94 based on the second input synchronization signal of the input video signal.
[0004]
Next, the operation will be described.
The AD conversion unit 91 converts the analog first video signal into digital first write data by the first input system clk, and the AD conversion unit 92 converts the analog second video signal to the second input system clk. To convert it to digital second write data. The control unit 96 outputs a switching instruction signal to the switching unit 93 based on the first or second input synchronization signal of the first or second video signal, and outputs the first instruction from the AD conversion unit 91 for a period of one frame. The switching unit 93 is controlled so that the write data or the second write data from the AD conversion unit 92 is input to the frame memory 94.
[0005]
The frame memory 94 is constituted by a dual port memory cell, and the first or second write data switched at that time by the write request signal from the control unit 96 is sent to the AD conversion unit 91 or the AD conversion unit 92. The first input system clk or the second input system clk being operated is stored via one port, and is read via the other port by the output system clk by a read request signal from the control unit 96. Read data. The DA converter 95 converts the read data from the frame memory 94 into an analog display video signal by the output system clk and outputs it.
[0006]
The first and second input video signals that are input and the display video signal that is output are system-synchronized, and the AD converters 91 and 92 and the DA converter 95 can be operated with the same clock. In other cases, as shown in FIG. 14, the clocks for AD conversion of each of a plurality of separate video signals are asynchronous with each other, and the clock for DA conversion uses a clock that is separate from the clock for AD conversion. Yes. For this reason, in the frame memory 94, the first or second input system clk when storing the first or second write data and the output system clk when reading the stored data are separate clocks. In writing and reading, data must be transferred on an asynchronous time axis, and the frame memory 94 needs to be composed of dual port memory cells.
[0007]
[Problems to be solved by the invention]
Since the conventional video signal processing apparatus is configured as described above, when it is necessary to transfer data on an asynchronous time axis, a frame memory configured with dual port memory cells must be used. There is a problem that the cost is higher than SRAM (Static RAM) and DRAM (Dynamic RAM), which are general-purpose memories composed of single-port memory cells.
Further, even when using a dual-port VRAM (video memory) by adding a shift register to the general-purpose memory SRAM or DRAM, there is a problem that the cost similarly increases.
[0008]
The present invention has been made to solve the above-described problems, and obtains an inexpensive video signal processing apparatus that uses a general-purpose memory such as SRAM or DRAM and enables data transfer between asynchronous time axes. For the purpose.
[0009]
[Means for Solving the Problems]
The video signal processing device according to the present invention includes an asynchronous buffer that converts input data driven by a first clock into write data driven by a second clock having a frequency higher than the frequency of the first clock; storing the write data in the second clock, the stored data and outputs the read data is read by the second clock, a frame memory having a general-purpose memory composed of single-port memory cell, the non-synchronous buffer, A parallel instruction signal that becomes significant once every two cycles of the first clock is generated, and the input data for one cycle of the first clock and the input data for one cycle immediately before the first clock are held. The parallel input signal is generated by paralleling the input data for one cycle and the input data for the immediately preceding one cycle by the parallel instruction signal, and the second A time axis conversion instruction signal that is significant for one cycle of the second clock at the clock change point is generated, the parallel data is held, and the second clock change point is in a period when the time axis conversion instruction signal is significant. By outputting the parallel data held at the time, the parallel data with the time axis converted is generated, and the time axis conversion instruction signal is reset at the change point of the second clock during the significant period, and the second clock A state signal that is sequentially incremented at the next change point is generated, and when the state signal indicates a predetermined value, the parallel data with the time axis converted is converted into serial data and output as write data.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
1 is a block diagram showing a configuration of a video signal processing apparatus according to Embodiment 1 of the present invention. In the figure, reference numeral 1 denotes an AD converter that converts an analog input video signal into digital input data using an input system clk (first clock), and 2 denotes input data that is driven by the input system clk. This is an asynchronous buffer that converts the data into write data driven by the clock.
[0011]
In FIG. 1, reference numeral 3 denotes an SRAM or DRAM which is a general-purpose memory composed of single-port memory cells. The write data from the asynchronous buffer 2 is stored in the output system clk, and the stored data is output. A frame memory that is read by the system clk, 5 is a DA converter that converts digital read data read from the frame memory 3 into an analog display video signal by the output system clk, and 6 is based on an input synchronization signal of the input video signal. The control unit outputs an input request signal to the asynchronous buffer 2 and outputs an address signal and an output request signal to the frame memory 3.
[0012]
Next, the operation will be described.
Here, it is assumed that the frequency of the output system clk is higher than the frequency of the input system clk. The AD conversion unit 1 converts an analog input video signal into digital input data by an input system clk. Based on the input synchronization signal of the input video signal and the input system clk, the control unit 6 outputs to the asynchronous buffer 2 an input request signal indicating the cycle in which the write data is determined, and also the general-purpose memory used in the frame memory 3. An address signal indicating a write address is output to the frame memory 3.
[0013]
The asynchronous buffer 2 receives an input request signal from the control unit 6, converts input data from the AD conversion unit 1 driven by the input system clk into write data driven by the output system clk, and inputs the input request signal At the same time, it is output to the frame memory 3. The frame memory 3 receives the address signal from the control unit 6, receives the write data output from the asynchronous buffer 2 and the input request signal, and stores the write data using the output system clk.
[0014]
Based on the display synchronization signal generated by timing the output clk, the control unit 6 outputs to the frame memory 3 an output request signal indicating the read cycle of stored data and an address signal indicating the read address of the general-purpose memory. . The frame memory 3 reads the stored data based on the output request signal from the control unit 6 and the address signal, and outputs the read data to the DA conversion unit 5. The DA converter 5 converts the digital read data from the frame memory 3 into an analog display video signal using the output system clk. The display video signal output from the DA conversion unit 5 is input to an external display device and displayed together with the display synchronization signal output from the control unit 6.
[0015]
FIG. 2 is a block diagram showing the internal configuration of the frame memory 3. The write data input unit 31 receives the write data, the input request signal, and the address signal, and selects and holds the write data for a plurality of words during the waiting time necessary for writing the write data into the general-purpose memory without omission. Output. The operation management unit 33 receives the input request signal and the address signal output from the write data input unit 31, determines an operation to be executed next, and outputs it as a memory drive signal. Based on the memory drive signal output from the operation management unit 33, the memory IF signal drive unit 34 stores the write data from the write data input unit 31 in a general-purpose memory 35 such as an SRAM or DRAM composed of single-port memory cells. .
[0016]
The read data output unit 32 inputs an output request signal and an address signal from the control unit 6 and outputs them to the operation management unit 33. The operation management unit 33 receives the output request signal and the address signal, determines the next operation to be executed, and outputs it as a memory drive signal. Based on the memory drive signal, the memory IF signal drive unit 34 reads the data stored in the general-purpose memory 35 and outputs it to the read data output unit 32. The read data output unit 32 holds the read data read from the general-purpose memory 35, selects it without omission, and outputs it to the DA converter 5.
[0017]
Next, the operation of the asynchronous buffer 2 will be described in detail.
FIG. 3 is a block diagram showing the internal configuration of the asynchronous buffer 2. In the figure, 21 is a DFF (D-type flip-flop) that operates in the input system clk, and 22 is a TFF (T-type flip-flop) that operates in the input system clk. , 23 is an asynchronous control unit that operates in the output system clk, 24 is a DFF with EN (Enable) terminal that operates in the input system clk, 25 is a DFF with EN terminal that operates in the output system clk, and 26 is a parallel-serial conversion circuit. It is.
[0018]
FIG. 4 is a timing chart showing the operation timing of each part of the asynchronous buffer 2. The DFF 21 delays the input data together with the input request signal by one cycle of the input system clk, and outputs it as input data F including the input request signal. As shown in FIG. 4, the TFF 22 outputs a parallel instruction signal that becomes H level (significant) once every two cycles of the input system clk. The DFF 24 inputs and holds the input data L including the input request signal of the current cycle of the input system clk and the input data F including the input request signal of the previous cycle held in the DFF 21, and as shown in FIG. When the parallel instruction signal input from the EN terminal to the EN terminal is at the H level, the parallel data A composed of the input data F and the input data L is output at the rising edge of the input system clk.
[0019]
As shown in FIG. 4, the asynchronous controller 23 changes the parallel instruction signal input from the TFF 22 from the H level to the L level, and then rises to the H level (for one cycle of the output system clk at the rise of the output system clk). A time axis conversion instruction signal which becomes (significant) is output to the DFF 25. The DFF 25 receives the parallel data A from the DFF 24 and, as shown in FIG. 4, when the time axis conversion instruction signal input to the EN terminal from the asynchronous control unit 23 is at the H level, the time at the rising edge of the output system clk The parallel data B whose axis has been converted is output to the parallel-serial conversion circuit 26.
[0020]
As shown in FIG. 4, the asynchronous control unit 23 initializes to 0 at the rising edge of the output system clk when the time axis conversion instruction signal is at the H level, increments to 1 at the next rising edge of the output system clk, A status signal (0, 1, 2) which is incremented to 2 at the next rising edge of the output system clk and holds 2 until the rising edge of the output system clk at the next H level of the time axis conversion instruction signal. ) Is output to the parallel-serial conversion circuit 26.
[0021]
The parallel-serial conversion circuit 26 converts the parallel data B whose time axis is converted from the DFF 25 into serial data based on the state signal (0, 1, 2) output from the asynchronous control unit 23, and receives an input request signal. Is output to the frame memory 3 as write data including. That is, as shown in FIG. 4, when the status signal is 0, the first data of the parallel data B is output, and when the status signal is 1, the second data of the parallel data B is output. When 2, the data is not output.
[0022]
FIG. 5 is a diagram for explaining the relationship between the status signal and the write data. As shown in FIG. 5, when the time axis conversion instruction signal is at the H level, the state signal is initialized to 0 at the rising edge of the output system clk and incremented by 1 and 2 at each rising edge of the output system clk. When the signal is 0, the first write data D0 of the parallel data B is output, when the status signal is 1, the second write data D1 of the parallel data B is output, and when the status signal is 2, the write data is Not output. Thereafter, every time the time axis conversion instruction signal becomes H level, the status signal is reset to 0, and the parallel data B is sequentially converted into serial data and the write data is output.
[0023]
As described above, in order to sequentially output the write data synchronized with the output system clk in the asynchronous buffer 2, at least the status signals 0 and 1 are always provided during one period of the time axis conversion instruction signal as shown in FIG. It only has to be present. That is, the period of the time axis conversion instruction signal may be two or more periods of the output system clk. Here, the period of the time axis conversion instruction signal is determined by the period of the parallel instruction signal, and the period of the parallel instruction signal is two periods of the input system clk. That is, it is sufficient that two cycles of the input system clk are equal to or longer than two cycles of the output system clk, and the frequency of the output system clk only needs to be higher than the frequency of the input system clk.
[0024]
In this embodiment, the H level of the parallel instruction signal and the time axis conversion instruction signal is significant, but a circuit configuration in which the L level is significant can also be employed. Further, although the operation timing is determined at the change point of the rising edge of the input system clk and the output system clk, it is possible to adopt a circuit configuration in which the operation timing is determined at the change point of the falling edge.
[0025]
In this embodiment, the AD conversion unit 1 and the DA conversion unit 5 are provided as the video signal processing apparatus. However, digital input data driven by the input system clk is input from the outside, and the output system clk is used. The digital read data to be driven may be output to the outside.
[0026]
As described above, according to the first embodiment, the asynchronous buffer 2 connected in front of the frame memory 3 allows input data driven by the input system clk to be output by the output system clk having a higher frequency than the input system clk. By converting the time axis to write data to be driven and the frame memory 3 writes and reads data with the same output system clk, the frame memory 3 can use the general-purpose memory 35 having a single-port memory structure. Thus, it is possible to obtain an effect that data can be exchanged between the asynchronous time axes at a low cost without loss.
[0027]
Further, according to the first embodiment, if the frequency of the output system clk is slightly higher than the frequency of the input system clk, the time axis conversion in the asynchronous buffer 2 can be executed, and the circuit operation speed is not significantly increased. As a result, the power consumption of the video signal processing apparatus can be reduced .
[0028]
【The invention's effect】
As described above, according to the present invention, the asynchronous buffer for converting the input data driven by the first clock into the write data driven by the second clock having a frequency higher than the frequency of the first clock. And a frame memory having a general-purpose memory composed of single-port memory cells for storing write data with a second clock, reading the stored data with a second clock, and outputting read data. In the frame memory, general-purpose memory having a single-port memory structure can be used, and data can be transferred between asynchronous time bases at a low cost without being lost, and the circuit operation speed is not significantly increased. Therefore, the power consumption of the video signal processing apparatus can be suppressed.
[0029]
According to the present invention, the asynchronous buffer generates a parallel instruction signal that becomes significant once every two cycles of the first clock, the input data for one cycle of the first clock, and the 1 immediately before the first clock. The input data for one period is held, the input data for one period and the input data for the previous period are paralleled by the parallel instruction signal to generate parallel data, and the parallel instruction signal is in a period in which the parallel instruction signal is insignificant. , Generating a time axis conversion instruction signal that is significant for one cycle of the second clock at the change point of the second clock, holding parallel data, and in a period in which the time axis conversion instruction signal is significant By outputting the parallel data held at the clock change point, the parallel data with the time axis converted is generated, and the time axis conversion instruction signal is reset at the second clock change point in a significant period, Next change of second clock The frame memory generates a status signal that is sequentially incremented at the time, and when the status signal indicates a predetermined value, the parallel data with the time axis converted is converted into serial data and output as write data. General-purpose memory with a memory structure can be used, data can be transferred between asynchronous time bases at low cost, and it is not necessary to significantly increase the circuit operation speed. There is an effect that the power consumption of the apparatus can be suppressed .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a video signal processing apparatus according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram showing an internal configuration of a frame memory of the video signal processing apparatus according to Embodiment 1 of the present invention.
FIG. 3 is a block diagram showing an internal configuration of an asynchronous buffer of the video signal processing apparatus according to Embodiment 1 of the present invention.
FIG. 4 is a timing chart showing the operation timing of each part of the asynchronous buffer of the video signal processing device according to Embodiment 1 of the present invention;
FIG. 5 is a diagram for explaining a relationship between an asynchronous buffer status signal and write data in the video signal processing apparatus according to Embodiment 1 of the present invention;
FIG. 6 is a block diagram showing a configuration of a conventional video signal processing apparatus.
[Explanation of symbols]
1 AD conversion unit, 2 asynchronous buffer, 3 frame memory, 4 asynchronous buffer, 5 DA conversion unit, 6 control unit, 7 NTSC decoder, 8 pixel sample rate conversion filter, 21 DFF, 22 TFF, 23 asynchronous control unit, 24 DFF , 25 DFF, 26 parallel to serial conversion circuit, 27 an asynchronous controller, 28 DFF, 29 the AND circuit, 31 a write data input unit, 32 a read data output unit, 33 operation management unit, 34 memory IF signal driver, 35 general-purpose memory .

Claims

第１のクロックで駆動されている入力データを、上記第１のクロックの周波数より高い周波数の第２のクロックで駆動される書込みデータに変換する非同期バッファと、
上記書込みデータを上記第２のクロックで記憶し、記憶されたデータを上記第２のクロックで読出して読出しデータを出力する、シングルポートメモリセルで構成された汎用メモリを有するフレームメモリと、
上記非同期バッファが、
上記第１のクロックの２周期に一度有意となる並列指示信号を生成し、
上記第１のクロックの１周期分の入力データと、上記第１のクロックの直前の１周期分の入力データとを保持して、１周期分の入力データと直前の１周期分の入力データとを上記並列指示信号により並列にして並列データを生成し、
上記並列指示信号が非有意の期間に、上記第２のクロックの変化点で上記第２のクロックの１周期分だけ有意となる時間軸変換指示信号を生成し、
上記並列データを保持し、上記時間軸変換指示信号が有意の期間に、上記第２のクロックの変化点で保持している並列データを出力することにより、時間軸が変換された並列データを生成し、
上記時間軸変換指示信号が有意の期間に上記第２のクロックの変化点でリセットされ、上記第２のクロックの次の変化点で順次インクリメントされる状態信号を生成し、
上記状態信号が所定の値を示すときに、上記時間軸が変換された並列データを直列に変換して書込みデータとして出力する
ことを特徴とする映像信号処理装置。An asynchronous buffer for converting input data driven by a first clock into write data driven by a second clock having a frequency higher than the frequency of the first clock;
A frame memory having a general-purpose memory composed of a single-port memory cell, storing the write data with the second clock, reading the stored data with the second clock, and outputting read data ;
The asynchronous buffer
Generating a parallel instruction signal that becomes significant once every two cycles of the first clock;
Holding the input data for one cycle of the first clock and the input data for one cycle immediately before the first clock, the input data for one cycle and the input data for the previous cycle To generate parallel data by paralleling with the parallel instruction signal,
Generating a time axis conversion instruction signal that is significant for one period of the second clock at the change point of the second clock during a period when the parallel instruction signal is insignificant;
Holds the parallel data, and outputs the parallel data held at the changing point of the second clock during a period when the time axis conversion instruction signal is significant, thereby generating parallel data with the time axis converted. And
The time axis conversion instruction signal is reset at a change point of the second clock during a significant period, and generates a status signal that is sequentially incremented at the next change point of the second clock,
A video signal processing apparatus , wherein when the status signal indicates a predetermined value, the parallel data with the time axis converted is converted into serial data and output as write data .