JP3676258B2

JP3676258B2 - Synchronous control circuit

Info

Publication number: JP3676258B2
Application number: JP2001153030A
Authority: JP
Inventors: 厚 ▲高▼橋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-05-22
Filing date: 2001-05-22
Publication date: 2005-07-27
Anticipated expiration: 2021-05-22
Also published as: JP2002354287A

Description

【０００１】
【発明の属する技術分野】
この発明は同期制御回路に関し、さらに詳しくは、映像信号から分離された垂直同期信号の位相を補正する同期制御回路に関する。
【０００２】
【従来の技術】
近年のカーナビゲーションシステムでは、テレビジョン放送・ＤＶＤやＣＤからの地図情報・ＧＰＳからの情報などのさまざまな映像を表示することができる。カーナビゲーションシステムは車内に取り付けられるため、山間部における電波障害やノイズなどによって、映像信号から分離された垂直同期信号が欠落することがある。また、ディスプレイに表示されている地図情報をテレビジョン放送に切り替える場合のようにディスプレイの表示状態を切り替える際に、映像信号から分離された垂直同期信号の位相が大きく異なってしまうことがある。このような垂直同期信号の欠落や位相の乱れによって、ディスプレイを駆動する駆動回路へ入力される垂直同期信号の周期が乱れてしまい、さらには表示画面が乱れてしまう。
【０００３】
映像信号から分離された垂直同期信号の欠落や位相の乱れによる表示画面の乱れを防ぐためにカーナビゲーションシステムには図１０に示すような同期制御回路が設けられている。図１０に示す同期制御回路は、同期分離回路９０１および９０２と、ユーザ制御部９０３と、セレクタ９０４，９０５および９１１と、自走カウンタ９０６と、他走カウンタ９０７と、内部状態判定回路９０８と、垂直同期信号生成回路９０９および９１０とを備える。
【０００４】
同期分離回路９０１は、第１の映像信号から垂直同期信号Ｖ９１および水平同期信号Ｈ９１を分離する。同期分離回路９０２は、第２の映像信号から垂直同期信号Ｖ９２および水平同期信号Ｈ９２を分離する。
【０００５】
ユーザ制御部９０３は、ディスプレイに第１の映像信号による映像を表示するか第２の映像信号による映像を表示するかのユーザからの指示を受け、指示に応じた選択信号ＵＳＣを出力する。
【０００６】
セレクタ９０４および９０５は、第１の映像信号による映像を表示するように選択信号ＵＳＣが指示しているときは垂直同期信号Ｖ９１および水平同期信号Ｈ９１を出力し、第２の映像信号による映像を表示するように選択信号ＵＳＣが指示しているときは垂直同期信号Ｖ９２および水平同期信号Ｈ９２を出力する。
【０００７】
自走カウンタ９０６は、セレクタ９０５からの水平同期信号をカウントし、内部状態判定回路９０８からのモード信号ＭＤが他走モードを示す状態から自走モードを示す状態に切り替わったときおよび自走カウンタ９０６のカウント値ＣＮＴ９１が２６２に達したときカウント値ＣＮＴ９１を初期値（＝０）に設定する。ここでいう他走モードとは、セレクタ９０４からの垂直同期信号が内部状態判定回路９０８および他走カウンタ９０７に安定した周期で入力されている状態をいう。また自走モードとは、セレクタ９０４からの垂直同期信号が内部状態判定回路９０８および他走カウンタ９０７に不安定な周期で入力されている状態をいう。
【０００８】
他走カウンタ９０７は、セレクタ９０５からの水平同期信号をカウントし、内部状態判定回路９０８からのモード信号ＭＤが他走モードを示すときは、他走カウンタ９０７のカウント値ＣＮＴ９２が２５２（＝２６２−１０）≦ＣＮＴ９２≦２７２（＝２６２＋１０）の間にセレクタ９０４から垂直同期信号が入力されたときおよび他走カウンタ９０７のカウント値ＣＮＴ９２が２７２に達したとき、内部状態判定回路９０８からのモード信号ＭＤが自走モードを示すときはセレクタ９０４から垂直同期信号が入力されたときカウント値ＣＮＴ２を初期値（＝０）に設定する。
【０００９】
内部状態判定回路９０８は、他走モードにおいて他走カウンタ９０７のカウント値ＣＮＴ９２が２７２に達したにもかかわらずセレクタ９０４から垂直同期信号が入力されないときモード信号ＭＤを、他走モードを示す状態から自走モードを示す状態に切り替え、自走モードにおいて他走カウンタ９０７のカウント値ＣＮＴ９２が２５２（＝２６２−１０）≦ＣＮＴ９２≦２７２（＝２６２＋１０）の間にセレクタ９０４から垂直同期信号が入力されるということが４回連続するとモード信号ＭＤを、自走モードを示す状態から他走モードを示す状態に切り替える。
【００１０】
垂直同期信号生成回路９０９は、自走カウンタ９０６のカウント値ＣＮＴ９１が初期値になるごとに垂直同期信号Ｖ９３を出力する。垂直同期信号生成回路９１０は、他走カウンタ９０７のカウント値ＣＮＴ９２が初期値になるごとに垂直同期信号Ｖ９４を出力する。
【００１１】
セレクタ９１１は、内部状態判定回路９０８からのモード信号ＭＤが自走モードを示すとき垂直同期信号生成回路９０９からの垂直同期信号Ｖ９３を垂直同期信号ＶＤとして出力し、内部状態判定回路９０８からのモード信号ＭＤが他走モードを示すとき垂直同期信号生成回路９１０からの垂直同期信号Ｖ９４を垂直同期信号ＶＤとして出力する。セレクタ９１１からの垂直同期信号ＶＤは、第１の映像信号による映像または第２の映像信号による映像をディスプレイに表示する際に基準となる。
【００１２】
次に、第１の映像信号から分離された垂直同期信号Ｖ９１が山間部における電波障害やノイズなどによって欠落した場合における図１０に示した同期信号制御回路の動作について図１１を参照しつつ説明する。ここでは第１の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部９０３に指示が与えられているものとする。また、第１の映像信号はＮＴＳＣ方式のテレビジョン信号であり、垂直同期信号Ｖ９１の１周期内に水平同期信号Ｈ９１が２６２回
入力されるものとする。
【００１３】
時刻ｔ１より前の期間では、他走カウンタ９０７のカウント値ＣＮＴ９２が２５２（＝２６２−１０）≦ＣＮＴ９２≦２７２（＝２６２＋１０）である間にセレクタ９０４からの垂直同期信号Ｖ９１が内部状態判定回路９０８に入力されている。したがって、内部状態判定回路９０８はモード信号ＭＤを他走モードを示す状態に設定する。セレクタ９１１は、垂直同期信号生成回路９１０からの垂直同期信号Ｖ９４を垂直同期信号ＶＤとして出力する。
【００１４】
山間部における電波障害やノイズなどによって垂直同期信号Ｖ９１の欠落が発生したため、時刻ｔ１において他走カウンタ９０７のカウント値ＣＮＴ９２が２７２（＝２６２＋１０）に達したにもかかわらずセレクタ９０４からの垂直同期信号Ｖ９１が入力されないということが起きる。したがって内部状態判定回路９０８はモード信号ＭＤを自走モードを示す状態に切り替える。他走モードを示す状態から自走モードを示す状態へのモード信号ＭＤの切り替わりに応答して自走カウンタ９０６および他走カウンタ９０７はカウント値ＣＮＴ９１およびＣＮＴ９２を初期値（＝０）に設定する。セレクタ９１１は垂直同期信号生成回路９０９からの垂直同期信号Ｖ９３を垂直同期信号ＶＤとして出力する。
【００１５】
欠落していた垂直同期信号Ｖ９１がふたたびセレクタ９０４から入力されるようになると、内部状態判定回路９０８は、他走カウンタ９０７のカウント値ＣＮＴ９２が２５２（＝２６２−１０）≦ＣＮＴ９２≦２７２（＝２６２＋１０）である間にセレクタ９０４から垂直同期信号Ｖ９１が連続して入力された回数Ｒをカウントする。
【００１６】
連続して入力された回数Ｒが４に達すると、時刻ｔ２において内部状態判定回路９０８はモード信号ＭＤを他走モードを示す状態に切り替える。セレクタ９１１は垂直同期信号生成回路９１０からの垂直同期信号Ｖ９４を垂直同期信号ＶＤとして出力する。
【００１７】
以上のようにして図１０に示した同期制御回路では映像信号から分離された垂直同期信号の欠落による位相の乱れを補正している。
【００１８】
【発明が解決しようとする課題】
図１０に示した従来の同期制御回路では、図１１に示すように、自走モードから他走モードに切り替わった直後の垂直同期信号ＶＤの周期が、自走モードから他走モードに切り替わる直前の垂直同期信号ＶＤと垂直同期信号Ｖ９１との位相差ΔＰだけずれてしまう。このため、映像信号から分離された垂直同期信号が頻繁に乱れてしまうようなときやディスプレイの表示を切り替えるときなどに安定した映像を表示できないことがある。
【００１９】
この発明は上記のような問題を解決するためになされたものであり、その目的は、位相補正処理を円滑に行うことができる同期制御回路を提供することである。
【００２０】
【課題を解決するための手段】
この発明による同期制御回路は第１のモードおよび第２のモードを有し、他走カウンタと、決定手段と、自走カウンタと、第１の垂直同期信号生成回路と、第２の垂直同期信号生成回路と、セレクタとを備える。他走カウンタは、映像信号から分離された水平同期信号をカウントし、当該映像信号から分離された第１の垂直同期信号に応答してカウント値を初期値に設定する。決定手段は、最大カウント数を決定する。自走カウンタは、映像信号から分離された水平同期信号をカウントし、カウント値が最大カウント数に達すると当該カウント値を初期値に設定する。また自走カウンタは、第２のモードから第１のモードに切り替わるとカウント値を初期値に設定する。第１の垂直同期信号生成回路は、自走カウンタのカウント値が初期値に設定されるごとに第２の垂直同期信号を出力する。第２の垂直同期信号生成回路は、他走カウンタのカウント値が第１の値になるごとに第３の垂直同期信号を出力する。セレクタは、第２の垂直同期信号および第３の垂直同期信号を受け、第１のモードのときは第２の垂直同期信号を第４の垂直同期信号として出力し、第２のモードのときは第３の垂直同期信号を第４の垂直同期信号として出力する。上記同期制御回路は、第２のモードにおいて、最大カウント数を含んだ第１の範囲に他走カウンタのカウント値がある間に第１の垂直同期信号が入力されなかったとき第１のモードに切り替わる。また上記同期制御回路は、第１のモードにおいて、自走カウンタのカウント値が第２の値から最大カウント数までの間に第１の垂直同期信号が入力されたとき第２のモードに切り替わる。上記決定手段は、第１のモードにおいて、自走カウンタのカウント値が初期値から第３の値までの間に第１の垂直同期信号が入力されたとき最大カウント数を増加させ、自走カウンタのカウント値が第３の値から第２の値までの間に第１の垂直同期信号が入力されたとき最大カウント数を減少させる。
【００２１】
好ましくは、第１のモードにおいて第１の垂直同期信号が安定した周期で入力されていると判断した後に、上記同期制御回路は第２のモードへ切り替わり、上記決定手段は最大カウント数を増加または減少させる。
【００２２】
上記同期制御回路では、第２のモードにおいて他走カウンタのカウント値が第１の範囲にある間に第１の垂直同期信号が入力されると、他走カウンタはカウント値を初期値に設定する。その後他走カウンタのカウント値が第１の値になると第２の垂直同期信号生成回路は第３の垂直同期信号を出力し、セレクタは第２の垂直同期信号生成回路からの第３の垂直同期信号を第４の垂直同期信号として出力する。第１の垂直同期信号の位相が乱れたために第２のモードにおいて他走カウンタのカウント値が第１の範囲にある間に第１の垂直同期信号が入力されないと、第１のモードに切り替わる。第１のモードに切り替わると自走カウンタはカウント値を初期値に設定する。自走カウンタのカウント値が初期値に設定されると第１の垂直同期信号生成回路は第２の垂直同期信号を出力し、セレクタは第１の垂直同期信号生成回路からの第２の垂直同期信号を第４の垂直同期信号として出力する。
【００２３】
このように、第２のモードのときは他走カウンタのカウント値が第１の値に達するのに応答して第４の垂直同期信号を出力し、第１のモードのときは自走カウンタのカウント値が初期値に設定されるのに応答して第４の垂直同期信号を出力するとともに、第２のモードにおいて他走カウンタのカウント値が第１の範囲にある間に第１の垂直同期信号が入力されないと第１のモードに切り替わる。これにより、第２のモードから第１のモードへの切り替えにおける第３の垂直同期信号から第２の垂直同期信号への第４の垂直同期信号の切り替えを円滑に行うことができる。
【００２４】
第１のモードにおいて第１の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が第２の値から最大カウント数までの間に第１の垂直同期信号が入力されると第２のモードに切り替わる。自走カウンタのカウント値が第２の値から最大カウント数までの間に第１の垂直同期信号が入力されたときには、第２の垂直同期信号と第３の垂直同期信号との位相差は、他走カウンタのカウント値が第１の値から（最大カウント数−第２の値）に達するまでの間の位相差と他走カウンタのカウント値が初期値から第１の値に達するまでの間の位相差との間に収まっている。したがって、第１のモードから第２のモードへの切り替えにおける第２の垂直同期信号から第３の垂直同期信号への第４の垂直同期信号の切り替えを円滑に行うことができる。
【００２５】
第１のモードにおいて第１の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が初期値から第３の値までの間に第１の垂直同期信号が入力されると、決定手段は最大カウント数を増加させる。自走カウンタは、この増加した最大カウント数にカウント値が達すると当該カウント値を初期値に設定する。自走カウンタのカウント値が初期値に設定されると第１の垂直同期信号生成回路は第２の垂直同期信号を出力し、セレクタは第１の垂直同期信号生成回路からの第２の垂直同期信号を第４の垂直同期信号として出力する。ここでの第２の垂直同期信号の周期は、最大カウント数を増加させる以前と比べるとこの増加に応じた分だけ長くなる。このように第２の垂直同期信号の周期を長くすることによって第３の垂直同期信号の位相をその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づける。
【００２６】
第１のモードにおいて第１の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が第３の値から第２の値までの間に第１の垂直同期信号が入力されると、決定手段は最大カウント数を減少させる。自走カウンタは、この減少した最大カウント数にカウント値が達すると当該カウント値を初期値に設定する。自走カウンタのカウント値が初期値に設定されると第１の垂直同期信号生成回路は第２の垂直同期信号を出力し、セレクタは第１の垂直同期信号生成回路からの第２の垂直同期信号を第４の垂直同期信号として出力する。ここでの第２の垂直同期信号の周期は、最大カウント数を減少させる以前と比べるとこの減少に応じた分だけ短くなる。このように第２の垂直同期信号の周期を短くすることによって第３の垂直同期信号の位相をその直後の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づける。
【００２７】
上述のようにして第３の垂直同期信号の位相をその直前または直後の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づけた結果、自走カウンタのカウント値が第２の値から最大カウント数までの間に第１の垂直同期信号が入力されるようになると、第２のモードに切り替わる。自走カウンタのカウント値が第２の値から最大カウント数までの間に第１の垂直同期信号が入力されたときには、第２の垂直同期信号と第３の垂直同期信号との位相差は、他走カウンタのカウント値が第１の値から（最大カウント数−第２の値）に達するまでの間の位相差と他走カウンタのカウント値が初期値から第１の値に達するまでの間の位相差との間に収まっている。したがって、第１のモードから第２のモードへの切り替えにおける第２の垂直同期信号から第３の垂直同期信号への第４の垂直同期信号の切り替えを円滑に行うことができる。
【００２８】
以上のように上記同期制御回路では、第２のモードから第１のモードへの切り替わりおよび第１のモードから第２のモードへの切り替わりにおいて第４の垂直同期信号を円滑に切り替えることができる。すなわち位相補正処理を円滑に行うことができる。
【００２９】
また、第１のモードにおいて第１の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が初期値から第３の値までの間に第１の垂直同期信号が入力されると第２の垂直同期信号の周期を長くすることによって第３の垂直同期信号の位相をその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づける。一方、自走カウンタのカウント値が第３の値から第２の値までの間に第１の垂直同期信号が入力されると第２の垂直同期信号の周期を短くすることによって第３の垂直同期信号の位相をその直後の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づける。すなわち、入力された第１の垂直同期信号の位相に応じて第３の垂直同期信号の位相を、その直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づけたりその直後の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づけたりする。したがって、入力された第１の垂直同期信号の位相にかかわらず第３の垂直同期信号の位相をその直前または直後のいずれか一方の第２の垂直同期信号（＝第４の垂直同期信号）の位相にのみ近づける従来の同期制御回路に比べると、第３の垂直同期信号の位相を第２の垂直同期信号（＝第４の垂直同期信号）の位相に早く近づけることができる。すなわち位相補正処理に要する時間を短くすることができる。
【００３０】
好ましくは、上記決定手段は、第１のモードにおいて、自走カウンタのカウント値が第４の値から第３の値までの間に第１の垂直同期信号が入力されたとき最大カウント数を第５の値だけ増加させ、自走カウンタのカウント値が初期値から第４の値までの間に第１の垂直同期信号が入力されたとき最大カウント数を第５の値よりも小さい第６の値だけ増加させる。
【００３１】
上記同期制御回路では、第１のモードにおいて自走カウンタのカウント値が第４の値から第３の値までの間に第１の垂直同期信号が入力されたとき、決定手段は最大カウント数を第５の値だけ増加させる。このように第２の垂直同期信号の周期を長くすることによって第３の垂直同期信号の位相をその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づける。
【００３２】
第１のモードにおいて自走カウンタのカウント値が初期値から第４の値までの間に第１の垂直同期信号が入力されたとき最大カウント数を第５の値よりも小さい第６の値だけ増加させる。すなわち、入力された第１の垂直同期信号の位相がその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相にある程度まで近づいたときには、第３の垂直同期信号の位相をその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づける度合いを小さくしている。これにより、第３の垂直同期信号の位相をその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に安定して近づけることができる。この結果、位相補正処理に要する時間を短くすることができる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００３４】
（第１の実施形態）
＜同期制御回路の全体構成＞
図１は、この発明の第１の実施形態による同期制御回路の全体構成を示すブロック図である。図１に示す同期制御回路はカーナビゲーションシステム（図示せず）に適用され、テレビジョン放送・ＤＶＤまたはＣＤからの地図情報・ＧＰＳからの情報などの映像をディスプレイに表示する際の基準となる垂直同期信号ＶＤを生成する回路である。
【００３５】
図１に示す同期制御回路は、同期分離回路１０１および１０２と、ユーザ制御部１０３と、セレクタ１０４，１０５および１１１と、自走カウンタ１０６と、他走カウンタ１０７と、内部状態判定回路１０８と、垂直同期信号生成回路１０９および１１０と、判定信号生成回路１１２と、最大カウント数決定回路１１３とを備える。
【００３６】
同期分離回路１０１は、第１の映像信号から垂直同期信号Ｖ１および水平同期信号Ｈ１を分離する。同期分離回路１０２は、第２の映像信号から垂直同期信号Ｖ２および水平同期信号Ｈ２を分離する。
【００３７】
ユーザ制御部１０３は、カーナビゲーションシステムのディスプレイに第１の映像信号による映像を表示するか第２の映像信号による映像を表示するかのユーザからの指示を受け、指示に応じた選択信号ＵＳＣを出力する。
【００３８】
セレクタ１０４は、同期分離回路１０１および１０２からの垂直同期信号Ｖ１およびＶ２を受け、第１の映像信号による映像を表示するように選択信号ＵＳＣが指示しているときは垂直同期信号Ｖ１を出力し、第２の映像信号による映像を表示するように選択信号ＵＳＣが指示しているときは垂直同期信号Ｖ２を出力する。セレクタ１０５は、同期分離回路１０１および１０２からの水平同期信号Ｈ１およびＨ２を受け、第１の映像信号による映像を表示するように選択信号ＵＳＣが指示しているときは水平同期信号Ｈ１を出力し、第２の映像信号による映像を表示するように選択信号ＵＳＣが指示しているときは水平同期信号Ｈ２を出力する。
【００３９】
自走カウンタ１０６は、セレクタ１０５からの水平同期信号をカウントし、内部状態判定回路１０８からのモード信号ＭＤが他走モードを示す状態から自走モードを示す状態に切り替わったときおよび自走カウンタ９０６のカウント値ＣＮＴ１が最大カウント数決定回路１１３からの最大カウント数ＭＸＣに達したときカウント値ＣＮＴ１を初期値（＝０）に設定する。ここでいう他走モードとは、セレクタ１０４からの垂直同期信号が内部状態判定回路１０８および他走カウンタ１０７に安定した周期で入力されている状態をいう。自走モードとは、セレクタ１０４からの垂直同期信号が内部状態判定回路１０８および他走カウンタ１０７に不安定な周期で入力されている状態をいう。
【００４０】
他走カウンタ１０７は、セレクタ１０５からの水平同期信号をカウントし、内部状態判定回路１０８からのモード信号ＭＤが他走モードを示す場合においては、カウント値ＣＮＴ２が２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）の間にセレクタ１０４から垂直同期信号が入力されたときおよびカウント値ＣＮＴ２が２７２（＝２６２＋１０）に達したときカウント値ＣＮＴ２を初期値（＝０）に設定し、内部状態判定回路９０８からのモード信号ＭＤが他走モード以外のモードを示す場合においては、セレクタ１０４から垂直同期信号が入力されたときおよびカウント値ＣＮＴ２が２７２（＝２６２＋１０）に達したときカウント値ＣＮＴ２を初期値（＝０）に設定する。
【００４１】
内部状態判定回路１０８は、他走モードにおいて他走カウンタ１０７のカウント値ＣＮＴ２が２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）の間にセレクタ１０４から垂直同期信号が入力されないときモード信号ＭＤを、他走モードを示す状態から自走モードを示す状態に切り替える。また内部状態判定回路１０８は、自走モードにおいて他走カウンタ１０７のカウント値ＣＮＴ２が２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）の間にセレクタ１０４から垂直同期信号が入力される、ということが４回連続すると、直前の垂直同期信号が入力された時点における自走カウンタ１０６のカウント値ＣＮＴ１に応じてモード信号ＭＤを、他走モードを示す状態・位相補正モード１を示す状態・位相補正モード２を示す状態のいずれかに切り替える。具体的には、（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間に直前の垂直同期信号が入力されたときはモード信号ＭＤを他走モードを示す状態に切り替える。ＣＮＴ１≦（１／２）ＭＸＣの間に直前の垂直同期信号が入力されたときはモード信号ＭＤを位相補正モード１を示す状態に切り替える。（１／２）ＭＸＣ≦ＣＮＴ１≦（ＭＸＣ−２０）の間に直前の垂直同期信号が入力されたときはモード信号ＭＤを位相補正モード２を示す状態に切り替える。さらに内部状態判定回路１０８は、位相補正モード１または位相補正モード２において（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間にセレクタ１０４から垂直同期信号が入力されるとモード信号ＭＤを他走モードを示す状態に切り替える。
【００４２】
最大カウント数決定回路１１３は、内部状態判定回路１０８からのモード信号ＭＤに応じた最大カウント数ＭＸＣを出力する。具体的には、最大カウント数決定回路１１３は、モード信号ＭＤが他走モードまたは自走モードを示すときは２６２（規格値）を、位相補正モード１を示すときは２７２（＝２６２＋１０）を、位相補正モード２を示すときは２５２（＝２６２−１０）を最大カウント数ＭＸＣとして出力する。
【００４３】
判定信号生成回路１１２は、自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）≦ＣＮＴ１≦（１／２）ＭＸＣのときＬレベルとなり（１／２）ＭＸＣ≦ＣＮＴ１≦ＭＸＣのときＨレベルとなる判定信号ＪＳ１を生成し、これを内部状態判定回路１０８に出力する。
【００４４】
垂直同期信号生成回路１０９は、自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）になるごとに垂直同期信号Ｖ３を出力する。垂直同期信号生成回路１１０は、他走カウンタ１０７のカウント値ＣＮＴ２が１０（＝初期値＋１０）になるごとに垂直同期信号Ｖ４を出力する。
【００４５】
セレクタ１１１は、内部状態判定回路１０８からのモード信号ＭＤが自走モード・位相補正モード１・位相補正モード２のいずれかを示すときは垂直同期信号生成回路１０９からの垂直同期信号Ｖ３を垂直同期信号ＶＤとして出力し、内部状態判定回路１０８からのモード信号ＭＤが他走モードを示すときは垂直同期信号生成回路１１０からの垂直同期信号Ｖ４を垂直同期信号ＶＤとして出力する。セレクタ１１１からの垂直同期信号ＶＤは、第１の映像信号による映像または第２の映像信号による映像をカーナビゲーションシステムのディスプレイに表示する際の同期信号となる。
【００４６】
＜垂直同期信号が欠落した場合の位相補正処理＞
次に、図１に示した同期制御回路の動作について説明する。まず、第１の映像信号から分離された垂直同期信号Ｖ１が山間部における電波障害やノイズなどによって欠落した場合における位相補正処理について説明する。なお、ここでは第１の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部１０３に指示が与えられているものとする。また、第１の映像信号はＮＴＳＣ方式のテレビジョン信号であり、垂直同期信号Ｖ１の１周期内に水平同期信号Ｈ１が２６２回入力されるものとする。
【００４７】
図２は、図１に示した同期制御回路による位相補正処理の流れを示すフローチャートである。以下、図２を参照しつつ説明する。
【００４８】
最初、同期制御回路は他走モードであるものとする。すなわち、内部状態判定回路１０８はモード信号ＭＤを他走モードを示す状態に設定し、最大カウント数決定回路１１３は最大カウント数ＭＸＣを２６２に設定する（ＳＴ２０１）。
【００４９】
次いでステップＳＴ２０２において、他走カウンタ１０７のカウント値ＣＮＴ２が２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）である間にセレクタ１０４からの垂直同期信号Ｖ１が内部状態判定回路１０８に入力されたか否かが判断される。
【００５０】
図３の時刻ｔ１より前において示すように、２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）である間に垂直同期信号Ｖ１が入力されると他走カウンタ１０７はカウント値ＣＮＴ２を初期値（＝０）に設定する。その後他走カウンタ１０７のカウント値ＣＮＴ２が１０になると垂直同期信号生成回路１１０は垂直同期信号Ｖ４を出力し、セレクタ１１１は垂直同期信号生成回路１１０からの垂直同期信号Ｖ４を垂直同期信号ＶＤとして出力する。そしてふたたびステップＳＴ２０１およびＳＴ２０２における処理が繰り返される。
【００５１】
一方、図３の時刻ｔ１において示すように、垂直同期信号Ｖ１が欠落したため、他走カウンタ１０７のカウント値ＣＮＴ２が２７２（＝２６２＋１０）に達したにもかかわらず垂直同期信号Ｖ１が入力されないとステップＳＴ２０３に進む。これとともに他走カウンタ１０７はカウント値ＣＮＴ２を０（初期値）に設定する。そしてステップＳＴ２０３において、内部状態判定回路１０８はモード信号ＭＤを、他走モードを示す状態から自走モードを示す状態に切り替える。最大カウント数決定回路１１３は最大カウント数ＭＸＣを２６２に設定する。図３の時刻ｔ１において示すように、他走モードを示す状態から自走モードを示す状態へのモード信号ＭＤの切り替わりに応答して自走カウンタ１０６はカウント値ＣＮＴ１を０（初期値）に設定する。垂直同期信号生成回路１０９は自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）になると垂直同期信号Ｖ３を出力し、セレクタ１１１は垂直同期信号生成回路１０９からの垂直同期信号Ｖ３を垂直同期信号ＶＤとして出力する。
【００５２】
この同期制御回路は、他走モードのときは他走カウンタ１０７のカウント値ＣＮＴ２が１０に達するのに応答して垂直同期信号ＶＤを出力し、自走モードのときは自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）に設定されるのに応答して垂直同期信号ＶＤを出力するとともに、他走カウンタ１０７のカウント値ＣＮＴ２が２７２に達したにもかかわらず垂直同期信号Ｖ１が入力されないと他走モードから自走モードに切り替わる。これにより、図３の時刻ｔ１において示すように他走モードから自走モードへの切り替わりによっては垂直同期信号ＶＤの周期は乱れない。
【００５３】
次いでステップＳＴ２０４において、図３の時刻ｔ１からｔ２までにおいて示すように、内部状態判定回路１０８は、他走カウンタ１０７のカウント値ＣＮＴ２が２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）である間にセレクタ１０４から垂直同期信号Ｖ１が入力される、ということが連続して続いた回数Ｒをカウントする。そしてカウント値Ｒが４に達したか否かを判定する。カウント値Ｒが４に達していないときはステップＳＴ２０３およびＳＴ２０４における処理が繰り返される。一方、図３の時刻ｔ２において示すように、欠落していた垂直同期信号Ｖ１がふたたび入力されるようになりカウント値Ｒが４に達するとステップＳＴ２０５に進む。このようにカウント値Ｒが４に達したことをもって、垂直同期信号Ｖ１が安定した周期で入力されていると判断している。
【００５４】
そしてステップＳＴ２０５において、直前の垂直同期信号Ｖ１が、自走カウンタ１０６のカウント値ＣＮＴ１が２４２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２６２（＝ＭＸＣ）の間に入力されたか否かが判定される。
【００５５】
図３の時刻ｔ２において示すように、２４２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２６２（＝ＭＸＣ）の間に直前の垂直同期信号Ｖ１が入力されたときはステップＳＴ２０１に戻る。そしてステップＳＴ２０１において、内部状態判定回路１０８はモード信号ＭＤを、自走モードを示す状態から他走モードを示す状態に切り替え、最大カウント数決定回路１１３は最大カウント数ＭＸＣを２６２に設定する。図３の時刻ｔ２において示すように、２４２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２６２（＝ＭＸＣ）の間に直前の垂直同期信号Ｖ１が入力されたときには垂直同期信号Ｖ３と垂直同期信号Ｖ４との位相差は±１０Ｈ（１Ｈは水平同期信号の１周期）以内に収まっている。したがって、自走モードから他走モードへの切り替わりにおける垂直同期信号ＶＤのＶ３からＶ４への切り替わりが円滑に行なわれる。
【００５６】
一方、２４２≦ＣＮＴ１≦２６２の間に直前の垂直同期信号Ｖ１が入力されていないときはステップＳＴ２０６に進む。
【００５７】
そしてステップＳＴ２０６において、直前の垂直同期信号Ｖ１が、自走カウンタ１０６のカウント値ＣＮＴ１がＣＮＴ１≦１３１（＝ＭＸＣ／２）の間に入力されたか否かが判定される。具体的には、図４の時刻ｔ２において示すように、直前の垂直同期信号Ｖ１が入力された時点における判定信号ＪＳ１がＬレベルであるときは、ＣＮＴ１≦１３１（＝ＭＸＣ／２）の間に入力されたと判定され、ステップＳＴ２０７に進む。一方、図５の時刻ｔ２において示すように、直前の垂直同期信号Ｖ１が入力された時点における判定信号ＪＳ１がＨレベルであるときは、ＣＮＴ１≦１３１（＝ＭＸＣ／２）の間には入力されなかった、すなわち（１／２）ＭＸＣ≦ＣＮＴ１≦（ＭＸＣ−２０）の間に入力されたと判定され、ステップＳＴ２０８に進む。
【００５８】
ステップＳＴ２０７において、内部状態判定回路１０８はモード信号ＭＤを自走モードを示す状態から位相補正モード１を示す状態に切り替える。最大カウント数決定回路１１３は、２７２（＝２６２＋１０）を最大カウント数ＭＸＣとして出力する。自走カウンタ１０６はカウント値ＣＮＴ１が２７２に達するとカウント値ＣＮＴ１を０（初期値）に設定する。セレクタ１１１は垂直同期信号生成回路１０９からの垂直同期信号Ｖ３を垂直同期信号ＶＤとして出力する。したがって、図４の時刻ｔ２からｔ３において示すように、位相補正モード１における垂直同期信号ＶＤの周期は自走モードのときと比べて１０Ｈ（１Ｈは水平同期信号の１周期）だけ長くなる。すなわち、位相補正モード１では最大カウント数ＭＸＣを自走モードのときの２６２よりも大きい２７２（＝２６２＋１０）にし、これにより垂直同期信号Ｖ３（＝ＶＤ）の周期を自走モードのときよりも長くしている。このようにして垂直同期信号Ｖ４の位相をその直前の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づけている。ここでは最大カウント数ＭＸＣを大きくする度合いを１０としたけれどもこの度合いは１０に限られない。垂直同期信号Ｖ４の位相がその直前の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づく早さはこの度合いを大きくするにつれて早くなる。
【００５９】
次いでステップＳＴ２０９において、直前の垂直同期信号Ｖ１が、自走カウンタ１０６のカウント値ＣＮＴ１が２５２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２７２（＝ＭＸＣ）の間に入力されたか否かが判定される。図４の時刻ｔ３において示すように、直前の垂直同期信号Ｖ１が２５２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２７２（＝ＭＸＣ）の間に入力されたときはステップＳＴ２０１に戻る。直前の垂直同期信号Ｖ１が２５２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２７２（＝ＭＸＣ）の間に入力されたときには垂直同期信号Ｖ３と垂直同期信号Ｖ４との位相差は±１０Ｈ（１Ｈは水平同期信号の１周期）以内に収まっている。そしてステップＳＴ２０１において、内部状態判定回路１０８はモード信号ＭＤを、位相補正モード１を示す状態から他走モードを示す状態に切り替え、最大カウント数決定回路１１３は最大カウント数ＭＸＣを２６２に設定する。２５２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２７２（＝ＭＸＣ）の間に直前の垂直同期信号Ｖ１が入力されていないときはステップＳＴ２０６に戻る。
【００６０】
一方ステップＳＴ２０８では、内部状態判定回路１０８はモード信号ＭＤを、自走モードを示す状態から位相補正モード２を示す状態に切り替える。最大カウント数決定回路１１３は、２５２（＝２６２−１０）を最大カウント数ＭＸＣとして出力する。自走カウンタ１０６はカウント値ＣＮＴ１が２５２に達するとカウント値ＣＮＴ１を０（初期値）に設定する。セレクタ１１１は垂直同期信号生成回路１０９からの垂直同期信号Ｖ３を垂直同期信号ＶＤとして出力する。したがって、図５の時刻ｔ２からｔ３において示すように、位相補正モード２における垂直同期信号ＶＤの周期は自走モードのときと比べて１０Ｈ（１Ｈは水平同期信号の１周期）だけ短くなる。すなわち、位相補正モード２では最大カウント数ＭＸＣを自走モードのときの２６２よりも小さい２５２（＝２６２−１０）にし、これにより垂直同期信号Ｖ３（＝ＶＤ）の周期を自走モードのときよりも短くしている。このようにして垂直同期信号Ｖ４の位相をその直後の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づけている。ここでは最大カウント数ＭＸＣを小さくする度合いを１０としたけれどもこの度合いは１０に限られない。垂直同期信号Ｖ４の位相がその直後の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づく早さはこの度合いを大きくするにつれて早くなる。
【００６１】
次いでステップＳＴ２０９において、直前の垂直同期信号Ｖ１が、自走カウンタ１０６のカウント値ＣＮＴ１が２３２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２５２（＝ＭＸＣ）の間に入力されたか否かが判定される。図５の時刻ｔ３において示すように、直前の垂直同期信号Ｖ１が２３２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２５２（＝ＭＸＣ）の間に入力されたときはステップＳＴ２０１に戻る。直前の垂直同期信号Ｖ１が２３２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２５２（＝ＭＸＣ）の間に入力されたときには垂直同期信号Ｖ３と垂直同期信号Ｖ４との位相差は±１０Ｈ（１Ｈは水平同期信号の１周期）以内に収まっている。そしてステップＳＴ２０１において、内部状態判定回路１０８はモード信号ＭＤを、位相補正モード２を示す状態から他走モードを示す状態に切り替え、最大カウント数決定回路１１３は最大カウント数ＭＸＣを２６２に設定する。２３２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２５２（＝ＭＸＣ）の間に直前の垂直同期信号Ｖ１が入力されていないときはステップＳＴ２０６に戻る。
【００６２】
図４および図５の時刻ｔ３において示すように、（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間に直前の垂直同期信号Ｖ１が入力されたときには垂直同期信号Ｖ３と垂直同期信号Ｖ４との位相差は±１０Ｈ（１Ｈは水平同期信号の１周期）以内に収まっている。したがって、位相補正モード１または位相補正モード２から他走モードへの切り替わりにおける垂直同期信号ＶＤのＶ３からＶ４への切り替わりが円滑に行なわれる。
【００６３】
以上のようにして図１に示した同期制御回路では映像信号から分離された垂直同期信号の欠落による位相の乱れを補正している。
【００６４】
＜ディスプレイの表示状態を切り替える際の位相補正処理＞
次に、ディスプレイに表示する映像を第１の映像信号による映像から第２の映像信号による映像に切り替える際に生じる垂直同期信号の位相乱れを補正する処理について図６を参照しつつ説明する。ここでは第１の映像信号および第２の映像信号はＮＴＳＣ方式のテレビジョン信号であり、垂直同期信号Ｖ１およびＶ２の１周期内に水平同期信号Ｈ１およびＨ２が２６２回入力されるものとする。
【００６５】
はじめは、第１の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部１０３に指示が与えられている。そしてこの指示に応じた選択信号ＵＳＣをユーザ制御部１０３は出力し、セレクタ１０４は同期分離回路１０１からの垂直同期信号Ｖ１を出力している。同期制御回路は他走モードであり、セレクタ１１１は垂直同期信号生成回路１１０からの垂直同期信号Ｖ４を垂直同期信号ＶＤとして出力している。
【００６６】
そして時刻ｔ０において、第２の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部１０３に指示が与えられる。するとユーザ制御部１０３はこの指示に応じた選択信号ＵＳＣに出力を切り替え、セレクタ１１１は同期分離回路１０２からの垂直同期信号Ｖ２に出力を切り替える。
【００６７】
垂直同期信号Ｖ１と垂直同期信号Ｖ２との位相差のため、時刻ｔ１において、他走カウンタ１０７のカウント値ＣＮＴ２が２７２（＝２６２＋１０）に達したにもかかわらずセレクタ１０４から垂直同期信号Ｖ２が入力されないということが起きる。よって同期制御回路は他走モードから自走モードに切り替わる。これ以降、図３および図４において説明したのと同様にして自走モード−位相補正モード１−他走モードにおける処理が行なわれる。
【００６８】
なお、自走モード−他走モードというように切り替わる場合および自走モード−位相補正モード２−他走モードというように切り替わる場合についても図３および図５において説明したのと同様の処理が行なわれる。
【００６９】
＜効果＞
この発明の第１の実施形態による同期制御回路では、他走モードのときは他走カウンタ１０７のカウント値ＣＮＴ２が１０（＝初期値＋１０）に達するのに応答して垂直同期信号ＶＤを出力し、自走モードのときは自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）に設定されるのに応答して垂直同期信号ＶＤを出力するとともに、他走カウンタ１０７のカウント値ＣＮＴ２が２７２（＝２６２＋１０）に達したにもかかわらず垂直同期信号Ｖ１が入力されないと他走モードから自走モードに切り替わる。このため、他走モードから自走モードへの切り替わりによっては垂直同期信号ＶＤの周期は乱れない。すなわち他走モードから自走モードへの切り替わりにおける垂直同期信号ＶＤのＶ４からＶ３への切り替わりが円滑に行なわれる。また、自走モード・位相補正モード１・位相補正モード２において、自走カウンタ１０６のカウント値ＣＮＴ１が（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間に直前の垂直同期信号Ｖ１またはＶ２が入力されたときに他走モードに切り替わる。（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間に直前の垂直同期信号Ｖ１またはＶ２が入力されたときには垂直同期信号Ｖ３と垂直同期信号Ｖ４との位相差は±１０Ｈ（１Ｈは水平同期信号の１周期）以内に収まっている。したがって、自走モード・位相補正モード１・位相補正モード２から他走モードへの切り替わりにおける垂直同期信号ＶＤのＶ３からＶ４への切り替わりが円滑に行なわれる。このように第１の実施形態による同期制御回路では位相補正処理を円滑に行うことができる。
【００７０】
また、自走モードにおいてカウント値Ｒが４に達した後、セレクタ１０４からの直前の垂直同期信号Ｖ１またはＶ２がＣＮＴ１≦（１／２）ＭＸＣの間に入力されたときは位相補正モード１に移行し、垂直同期信号ＶＤ（＝Ｖ３）の周期を自走モードのときよりも長くして垂直同期信号Ｖ４の位相をその直前の垂直同期信号ＶＤ（＝Ｖ３）の位相に近づける。一方、セレクタ１０４からの直前の垂直同期信号Ｖ１またはＶ２が（１／２）ＭＸＣ≦ＣＮＴ１≦（ＭＸＣ−２０）の間に入力されたときは位相補正モード２に移行し、垂直同期信号ＶＤ（＝Ｖ３）の周期を自走モードのときよりも短くして垂直同期信号Ｖ４の位相をその直後の垂直同期信号ＶＤ（＝Ｖ３）の位相に近づける。すなわち、入力された垂直同期信号Ｖ１またはＶ２の位相がその直前および直後の垂直同期信号ＶＤ（＝Ｖ３）のうち直前の垂直同期信号ＶＤ（＝Ｖ３）の位相に近いときは垂直同期信号Ｖ４の位相をその直前の垂直同期信号ＶＤ（＝Ｖ３）の位相に近づけ、その直後の垂直同期信号ＶＤ（＝Ｖ３）の位相に近いときは垂直同期信号Ｖ４の位相をその直後の垂直同期信号ＶＤ（＝Ｖ３）に近づける。したがって、入力された垂直同期信号Ｖ１またはＶ２の位相にかかわらず垂直同期信号Ｖ４の位相をその直前または直後のいずれか一方の垂直同期信号ＶＤ（＝Ｖ３）の位相にのみ近づける従来の同期制御回路に比べると、垂直同期信号Ｖ４の位相を垂直同期信号ＶＤ（＝Ｖ３）の位相に早く近づけることができる。すなわち位相補正処理に要する時間を短くすることができる。
【００７１】
＜なお書き＞
なお、ここでは状態判定回路１０８がモード信号ＭＤを、自走モードを示す状態から位相補正モード１を示す状態に切り替えるか位相補正モード２を示す状態に切り替えるかの境界をＣＮＴ１＝ＭＸＣ／２とした。この境界は判定信号ＪＳ１のＬレベルとＨレベルとの境界を決定するものでもある。ここでは位相補正モード１において最大カウント数ＭＸＣを大きくする度合いと位相補正モード２において最大カウント数ＭＸＣを小さくする度合いとをともに１０としているため、垂直同期信号Ｖ４の位相がその直前の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づく早さとその直後の垂直同期信号Ｖ３（＝ＶＤ）に近づく早さとが同程度になる。これゆえに上記境界をＣＮＴ１＝ＭＸＣ／２としている。したがって、位相補正モード１において最大カウント数ＭＸＣを大きくする度合いと位相補正モード２において最大カウント数ＭＸＣを小さくする度合いとに応じて上記境界を最適な位置にすることができる。例えば、位相補正モード１において最大カウント数ＭＸＣを大きくする度合いが２０であり位相補正モード２において最大カウント数ＭＸＣを小さくする度合いが１０である場合には垂直同期信号Ｖ４の位相がその直前の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づく早さはその直後の垂直同期信号Ｖ３（ＶＤ）に近づく早さの約２倍になる。よって上記境界をＣＮＴ１＝（２ＭＸＣ／３）とする、というように定めることができる。さらに、位相補正モード１において最大カウント数ＭＸＣを大きくする度合いおよび位相補正モード２において最大カウント数ＭＸＣを小さくする度合いならびに上記境界は、垂直同期信号ＶＤを基準としてディスプレイに表示される映像の見た目も考慮して決めることが望ましい。
【００７２】
また、ここでは他走モードおよび自走モードにおける最大カウント数ＭＸＣを２６２としたけれどもこの最大カウント数ＭＸＣはこれに限られるものではなく第１および第２の映像信号の種類や方式に応じた適切な値にすることができる。
【００７３】
また、ここでは内部状態判定回路１０８がモード信号ＭＤを、他走モードを示す状態から自走モードを示す状態に切り替えるタイミングを、他走カウンタ１０７のカウント値ＣＮＴ２が２５２（＝ＭＸＣ−１０）≦ＣＮＴ２≦２７２（＝ＭＸＣ＋１０）の間に垂直同期信号Ｖ１が入力されないときとした。このカウント値ＣＮＴ２の範囲（±１０の値）は、第１および第２の映像信号の種類や方式などの同期制御回路が適用される状況に応じて適切な値にすることができる。
【００７４】
また、ここでは垂直同期信号生成回路１１０が垂直同期信号Ｖ４を出力するタイミングを他走カウンタ１０７のカウント値ＣＮＴ２が１０（＝初期値＋１０）に達したときとした。このカウント値ＣＮＴ２における＋１０の値は、第１および第２の映像信号の方式など同期制御回路が適用される状況に応じて適切な値にすることができる。
【００７５】
また、ここでは内部状態判定回路１０８がモード信号ＭＤを、自走モードを示す状態・位相補正モード１を示す状態・位相補正モード２を示す状態から他走モードを示す状態に切り替えるタイミングを、自走カウンタ１０６のカウント値ＣＮＴ１が（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間に直前の垂直同期信号Ｖ１またはＶ２が入力されたときとした。このカウント値ＣＮＴ１における−２０の値は、第１および第２の映像信号の方式など同期制御回路が適用される状況に応じて適切な値にすることができる。
【００７６】
また、ここでは内部状態判定回路１０８がモード信号ＭＤを、自走モードを示す状態から他走モードを示す状態・位相補正モード１を示す状態・位相補正モード２を示す状態に切り替えるタイミングを、カウント値Ｒが４に達したときとした。このカウント値Ｒは４に限定されるものではなく同期制御回路が適用される状況に応じて適切な値にすることができる。
【００７７】
また、ここではカーナビゲーションシステムに適用される同期制御回路について説明したけれども、複数の映像を切り替えて表示するその他のシステムにもこの同期制御回路を適用することができる。
【００７８】
また、図３から図６に示した波形の極性を逆にしてもよい。
【００７９】
（第２の実施形態）
＜同期制御回路の全体構成＞
図７は、この発明の第２の実施形態による同期制御回路の全体構成を示すブロック図である。図７に示す同期制御回路は、図１に示した判定信号生成回路１１２・内部状態判定回路１０８・最大カウント数決定回路１１３に代えて判定信号生成回路７１２・内部状態判定回路７０８・最大カウント数決定回路７１３を備え、その他の構成を図１に示した同期制御回路と同じくする。
【００８０】
判定信号生成回路７１２は、自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）≦ＣＮＴ１≦（３／４）ＭＸＣのときＬレベルとなり（３／４）ＭＸＣ≦ＣＮＴ１≦ＭＸＣのときＨレベルとなる判定信号ＪＳ１を生成し、これを内部状態判定回路１０８に出力する。また判定信号生成回路７１２は、自走カウンタ１０６のカウント値ＣＮＴ１が初期値≦ＣＮＴ１≦１０のときＨレベルとなり１０≦ＣＮＴ１≦ＭＸＣのときＬレベルとなる判定信号ＪＳ２を生成し、これを内部状態判定回路１０８に出力する。
【００８１】
内部状態判定回路７０８は、他走モードにおいて他走カウンタ１０７のカウント値ＣＮＴ２が２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）の間にセレクタ１０４から垂直同期信号が入力されないときモード信号ＭＤを、他走モードを示す状態から自走モードを示す状態に切り替える。また内部状態判定回路７０８は、他走モード以外のとき、直前の垂直同期信号が入力された時点における自走カウンタ１０６のカウント値ＣＮＴ１に応じてモード信号ＭＤを、他走モードを示す状態・位相補正モード１を示す状態・位相補正モード２を示す状態のいずれかに切り替える。具体的には、（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間に直前の垂直同期信号が入力されたときはモード信号ＭＤを他走モードを示す状態に切り替える。０（初期値）≦ＣＮＴ１≦（３／４）ＭＸＣの間に直前の垂直同期信号が入力されたときはモード信号ＭＤを位相補正モード１を示す状態に切り替える。（３／４）ＭＸＣ≦ＣＮＴ１≦（ＭＸＣ−２０）の間に直前の垂直同期信号が入力されたときはモード信号ＭＤを位相補正モード２を示す状態に切り替える。また内部状態判定回路７０８は、他走モード以外のとき、自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）≦ＣＮＴ１≦１０の間に直前の垂直同期信号が入力されたときは切り替え信号ＳＷを最大カウント数決定回路７１３に出力する。具体的には、直前の垂直同期信号が入力された時点における判定信号ＪＳ２がＨレベルであるとき切り替え信号ＳＷを最大カウント数決定回路７１３に出力する。さらに内部状態判定回路７０８は、位相補正モード１または位相補正モード２において（ＭＸＣ−２０）≦ＣＮＴ１≦ＭＸＣの間にセレクタ１０４から垂直同期信号が入力されるとモード信号ＭＤを他走モードを示す状態に切り替える。
【００８２】
最大カウント数決定回路７１３は、内部状態判定回路７０８からのモード信号ＭＤおよび切り替え信号ＳＷに応じた最大カウント数ＭＸＣを出力する。具体的には、最大カウント数決定回路７１３は、モード信号ＭＤが他走モードまたは自走モードを示すときは２６２（規格値）を、位相補正モード１を示すときは２８２（＝２６２＋２０）を、位相補正モード２を示すときは２５２（＝２６２−１０）を最大カウント数ＭＸＣとして出力する。そして内部状態判定回路７０８からの切り替え信号ＳＷを受けると最大カウント数ＭＸＣを２７２（＝２６２＋１０）に切り替える。
【００８３】
＜垂直同期信号が欠落した場合の位相補正処理＞
次に、図７に示した同期制御回路の動作について説明する。ここでは第１の映像信号から分離された垂直同期信号Ｖ１が山間部における電波障害やノイズなどによって欠落した場合における位相補正処理について説明する。なお、ここでは第１の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部１０３に指示が与えられているものとする。また、第１の映像信号はＮＴＳＣ方式のテレビジョン信号であり、垂直同期信号Ｖ１の１周期内に水平同期信号Ｈ１が２６２回入力されるものとする。
【００８４】
最初、同期制御回路は他走モードであるものとする。すなわち、内部状態判定回路７０８はモード信号ＭＤを他走モードを示す状態に設定し、最大カウント数決定回路７１３は最大カウント数ＭＸＣを２６２に設定する。そして、他走カウンタ１０７のカウント値ＣＮＴ２が２５２（＝２６２−１０）≦ＣＮＴ２≦２７２（＝２６２＋１０）である間にセレクタ１０４からの垂直同期信号Ｖ１が内部状態判定回路７０８に入力されたか否かが判定される。
【００８５】
図８の時刻ｔ１において示すように、垂直同期信号Ｖ１が欠落したため、他走カウンタ１０７のカウント値ＣＮＴ２が２７２（＝２６２＋１０）に達したにもかかわらず垂直同期信号Ｖ１が入力されないと、他走カウンタ１０７はカウント値ＣＮＴ２を０（初期値）に設定する。そして内部状態判定回路７０８はモード信号ＭＤを、他走モードを示す状態から自走モードを示す状態に切り替える。
【００８６】
自走モードに切り替わると内部状態判定回路７０８は、直前の垂直同期信号Ｖ１が、自走カウンタ１０６のカウント値ＣＮＴ１が２４２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２６２（＝ＭＸＣ）の間に入力されたか否かを判定する。２４２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２６２（＝ＭＸＣ）の間に直前の垂直同期信号Ｖ１が入力されたとき内部状態判定回路７０８はモード信号ＭＤを、自走モードを示す状態から他走モードを示す状態に切り替える。一方、図８および図９の時刻ｔ２において示すように、２４２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２６２（＝ＭＸＣ）の間に直前の垂直同期信号Ｖ１が入力されなかったときは、自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）≦ＣＮＴ１≦（３／４）ＭＸＣの間に入力されたか（３／４）ＭＸＣ≦ＣＮＴ１≦（ＭＸＣ−２０）の間に入力されたかが判定される。具体的には、直前の垂直同期信号Ｖ１が入力された時点における判定信号ＪＳ１がＬレベルであるときは０（初期値）≦ＣＮＴ１≦（３／４）ＭＸＣの間に入力されたと判定され、Ｈレベルであるときは（３／４）ＭＸＣ≦ＣＮＴ１≦（ＭＸＣ−２０）の間に入力されたと判定される。
【００８７】
図８の時刻ｔ２では、直前の垂直同期信号Ｖ１が入力された時点における判定信号ＪＳ１がＬレベルであるため、０（初期値）≦ＣＮＴ１≦（３／４）ＭＸＣの間に入力されたと判定される。そして内部状態判定回路７０８はモード信号ＭＤを自走モードを示す状態から位相補正モード１を示す状態に切り替える。最大カウント数決定回路７１３は、２８２（＝２６２＋２０）を最大カウント数ＭＸＣとして出力する。自走カウンタ１０６はカウント値ＣＮＴ１が２８２に達するとカウント値ＣＮＴ１を初期値に設定する。セレクタ１１１は垂直同期信号生成回路１０９からの垂直同期信号Ｖ３を垂直同期信号ＶＤとして出力する。したがって、位相補正モード１における垂直同期信号ＶＤの周期は自走モードのときと比べて２０Ｈ（１Ｈは水平同期信号の１周期）だけ長くなる。すなわち、最大カウント数ＭＸＣを自走モードのときの２６２よりも大きい２８２（＝２６２＋２０）にし、これにより垂直同期信号Ｖ３（＝ＶＤ）の周期を自走モードのときよりも長くしている。このようにして垂直同期信号Ｖ４の位相をその直前の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づけている。
【００８８】
そして図８のａ８１において示すように、判定信号ＪＳ２がＨレベルであるときに垂直同期信号Ｖ１が入力されると内部状態判定回路７０８は最大カウント数決定回路７１３に切り替え信号ＳＷを出力する。切り替え信号ＳＷを受けると最大カウント数決定回路７１３は最大カウント数ＭＸＣを２８２（＝２６２＋２０）から２７２（＝２６２＋１０）に切り替える。
【００８９】
さらに図８の時刻ｔ３において示すように、直前の垂直同期信号Ｖ１が２５２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２７２（＝ＭＸＣ）の間に入力されると、内部状態判定回路７０８はモード信号ＭＤを位相補正モード１から他走モードに切り替え、最大カウント数決定回路７１３は最大カウント数ＭＸＣを２６２に設定する。
【００９０】
これに対して図９の時刻ｔ２では、直前の垂直同期信号Ｖ１が入力された時点における判定信号ＪＳ１がＨレベルであるため、（３／４）ＭＸＣ≦ＣＮＴ１≦（ＭＸＣ−２０）の間に入力されたと判定される。そして内部状態判定回路７０８はモード信号ＭＤを自走モードを示す状態から位相補正モード２を示す状態に切り替える。最大カウント数決定回路７１３は、２５２（＝２６２−１０）を最大カウント数ＭＸＣとして出力する。セレクタ１１１は垂直同期信号生成回路１０９からの垂直同期信号Ｖ３を垂直同期信号ＶＤとして出力する。したがって、位相補正モード２における垂直同期信号ＶＤの周期は自走モードのときと比べて１０Ｈ（１Ｈは水平同期信号の１周期）だけ短くなる。すなわち、最大カウント数ＭＸＣを自走モードのときの２６２よりも小さい２５２（＝２６２−１０）にし、これにより垂直同期信号Ｖ３（＝ＶＤ）の周期を自走モードのときよりも短くしている。このようにして垂直同期信号Ｖ４の位相をその直後の垂直同期信号Ｖ３（＝ＶＤ）の位相に近づけている。
【００９１】
そして図９の時刻ｔ３において示すように、直前の垂直同期信号Ｖ１が２３２（＝ＭＸＣ−２０）≦ＣＮＴ１≦２５２（＝ＭＸＣ）の間に入力されると、内部状態判定回路７０８はモード信号ＭＤを位相補正モード２から他走モードに切り替え、最大カウント数決定回路７１３は最大カウント数ＭＸＣを２６２に設定する。
【００９２】
＜効果＞
この発明の第２の実施形態による同期制御回路では、位相補正モード１において自走カウンタ１０６のカウント値ＣＮＴ１が０（初期値）≦ＣＮＴ１≦１０の間に直前の垂直同期信号Ｖ１またはＶ２が入力されたときは最大カウント数ＭＸＣを２８２（＝２６２＋２０）から２７２（＝２６２＋１０）に切り替える。すなわち、入力された垂直同期信号Ｖ１またはＶ２の位相がその直前の垂直同期信号ＶＤ（＝Ｖ３）の位相にある程度まで（ここでは１０Ｈ以内にまで：１Ｈは水平同期信号の１周期）近づいたときには、垂直同期信号Ｖ４の位相をその直前の垂直同期信号ＶＤ（＝Ｖ３）の位相に近づける度合いを小さくしている。これにより、垂直同期信号Ｖ４の位相をその直前の垂直同期信号ＶＤ（＝Ｖ３）の位相に安定して近づけることができる。この結果、位相補正処理に要する時間を短くすることができる。
【００９３】
また、第１の実施形態とは異なり、ここでは自走モードにおいてカウント値Ｒをカウントしないため、この時間の分だけ位相補正処理に要する時間を短くすることができる。
【００９４】
＜なお書き＞
なお、ここでは位相補正モード１においてカウント値ＣＮＴ１が０（初期値）≦ＣＮＴ１≦１０の間に直前の垂直同期信号Ｖ１またはＶ２が入力されたときに最大カウント数ＭＸＣを切り替えている。このカウント値ＣＮＴ１の範囲はこれに限定されるものではなく同期制御回路が適用される状況に応じて適切な値にすることができる。
【００９５】
また、ここでは位相補正モード１においてカウント値ＣＮＴ１が０（初期値）≦ＣＮＴ１≦１０の間に直前の垂直同期信号Ｖ１またはＶ２が入力されたときに最大カウント数ＭＸＣを２８２（＝２６２＋２０）から２７２（＝２６２＋１０）に切り替えている。すなわち最大カウント数ＭＸＣを１０だけ小さくしている。この最大カウント数ＭＸＣを小さくする度合いはこれに限定されるものではなく同期制御回路が適用される状況に応じて適切な値にすることができる。
【００９６】
【発明の効果】
この発明による同期制御回路によれば、第２のモードから第１のモードへの切り替わりおよび第１のモードから第２のモードへの切り替わりにおいて第４の垂直同期信号を円滑に切り替えることができる。すなわち位相補正処理を円滑に行うことができる。
【００９７】
また、第１のモードにおいて、入力された第１の垂直同期信号の位相に応じて第３の垂直同期信号の位相を、その直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づけたりその直後の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づけたりする。したがって、入力された第１の垂直同期信号の位相にかかわらず第３の垂直同期信号の位相をその直前または直後のいずれか一方の第２の垂直同期信号（＝第４の垂直同期信号）の位相にのみ近づける従来の同期制御回路に比べると、第３の垂直同期信号の位相を第２の垂直同期信号（＝第４の垂直同期信号）の位相に早く近づけることができる。すなわち位相補正処理に要する時間を短くすることができる。
【００９８】
また、第１のモードにおいて入力された第１の垂直同期信号の位相がその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相にある程度まで近づいたときには、第３の垂直同期信号の位相をその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に近づける度合いを小さくしている。これにより、第３の垂直同期信号の位相をその直前の第２の垂直同期信号（＝第４の垂直同期信号）の位相に安定して近づけることができる。この結果、位相補正処理に要する時間を短くすることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による同期制御回路の全体構成を示すブロック図である。
【図２】図１に示した同期制御回路による位相補正処理の手順を示すフローチャートである。
【図３】垂直同期信号が欠落した際に、他走モード−自走モード−他走モードと切り替わる際のタイムチャートである。
【図４】自走モード−位相補正モード１−他走モードと切り替わる際のタイムチャートである。
【図５】自走モード−位相補正モード２−他走モードと切り替わる際のタイムチャートである。
【図６】ディスプレイの表示状態を切り替える際の位相補正処理を説明するためのタイムチャートである。
【図７】この発明の第２の実施形態による同期制御回路の全体構成を示すブロック図である。
【図８】自走モード−位相補正モード１−他走モードと切り替わる際のタイムチャートである。
【図９】自走モード−位相補正モード２−他走モードと切り替わる際のタイムチャートである。
【図１０】従来の同期制御回路の全体構成を示すブロック図である。
【図１１】図１０に示した同期制御回路の動作を説明するためのタイムチャートである。
【符号の説明】
１０６自走カウンタ
１０７他走カウンタ
１０８，７０８内部状態判定回路
１０９，１１０垂直同期信号生成回路
１１１セレクタ
１１２，７１２判定信号生成回路
１１３，７１３最大カウント数決定回路
Ｖ１−Ｖ４，ＶＤ垂直同期信号
Ｈ１，Ｈ２水平同期信号
ＣＮＴ１，ＣＮＴ２カウント値
ＭＸＣ最大カウント数[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a synchronization control circuit, and more particularly to a synchronization control circuit for correcting the phase of a vertical synchronization signal separated from a video signal.
[0002]
[Prior art]
In recent car navigation systems, it is possible to display various images such as television broadcasts, map information from DVDs and CDs, and information from GPS. Since the car navigation system is installed in the vehicle, the vertical synchronization signal separated from the video signal may be lost due to radio interference or noise in the mountains. In addition, when the display state of the display is switched as in the case where the map information displayed on the display is switched to television broadcasting, the phase of the vertical synchronization signal separated from the video signal may be greatly different. Due to such omission of the vertical synchronization signal and disturbance of the phase, the period of the vertical synchronization signal input to the drive circuit for driving the display is disturbed, and further, the display screen is disturbed.
[0003]
The car navigation system is provided with a synchronization control circuit as shown in FIG. 10 in order to prevent the display screen from being disturbed due to the lack of the vertical synchronizing signal separated from the video signal and the disorder of the phase. The synchronization control circuit shown in FIG. 10 includes synchronization separation circuits 901 and 902, a user control unit 903, selectors 904, 905 and 911, a free-running counter 906, a free-running counter 907, an internal state determination circuit 908, Vertical synchronization signal generation circuits 909 and 910 are provided.
[0004]
The synchronization separation circuit 901 separates the vertical synchronization signal V91 and the horizontal synchronization signal H91 from the first video signal. The synchronization separation circuit 902 separates the vertical synchronization signal V92 and the horizontal synchronization signal H92 from the second video signal.
[0005]
The user control unit 903 receives an instruction from the user whether to display an image based on the first video signal or an image based on the second video signal on the display, and outputs a selection signal USC corresponding to the instruction.
[0006]
The selectors 904 and 905 output the vertical synchronization signal V91 and the horizontal synchronization signal H91 when the selection signal USC instructs to display the video based on the first video signal, and display the video based on the second video signal. When the selection signal USC instructs to do so, the vertical synchronizing signal V92 and the horizontal synchronizing signal H92 are output.
[0007]
The free-running counter 906 counts the horizontal synchronization signal from the selector 905, and when the mode signal MD from the internal state determination circuit 908 switches from the state indicating the other-running mode to the state indicating the free-running mode, and the free-running counter 906. When the count value CNT91 reaches 262, the count value CNT91 is set to an initial value (= 0). Here, the other-run mode refers to a state in which the vertical synchronization signal from the selector 904 is input to the internal state determination circuit 908 and the other-run counter 907 with a stable cycle. The free-running mode is a state in which the vertical synchronization signal from the selector 904 is input to the internal state determination circuit 908 and the other-running counter 907 with an unstable period.
[0008]
The other-run counter 907 counts the horizontal synchronization signal from the selector 905, and when the mode signal MD from the internal state determination circuit 908 indicates the other-run mode, the count value CNT92 of the other-run counter 907 is 252 (= 262− 10) When the vertical synchronizing signal is input from the selector 904 while ≦ CNT92 ≦ 272 (= 262 + 10) and when the count value CNT92 of the counter counter 907 reaches 272, the mode signal MD from the internal state determination circuit 908 Indicates a self-running mode, the count value CNT2 is set to an initial value (= 0) when a vertical synchronization signal is input from the selector 904.
[0009]
The internal state determination circuit 908 sets the mode signal MD from the state indicating the other running mode when the vertical synchronization signal is not input from the selector 904 even though the count value CNT92 of the other running counter 907 reaches 272 in the other running mode. The mode is switched to the state indicating the free-running mode, and the vertical synchronization signal is input from the selector 904 while the count value CNT92 of the other-running counter 907 is 252 (= 262-10) ≦ CNT92 ≦ 272 (= 262 + 10) in the free-running mode. That is, when four times continue, the mode signal MD is switched from the state indicating the free-running mode to the state indicating the other-running mode.
[0010]
The vertical synchronization signal generation circuit 909 outputs a vertical synchronization signal V93 every time the count value CNT91 of the free-running counter 906 becomes an initial value. The vertical synchronization signal generation circuit 910 outputs a vertical synchronization signal V94 every time the count value CNT92 of the other counter 907 reaches an initial value.
[0011]
The selector 911 outputs the vertical synchronization signal V93 from the vertical synchronization signal generation circuit 909 as the vertical synchronization signal VD when the mode signal MD from the internal state determination circuit 908 indicates the free-running mode, and the mode from the internal state determination circuit 908 When the signal MD indicates the other running mode, the vertical synchronizing signal V94 from the vertical synchronizing signal generation circuit 910 is output as the vertical synchronizing signal VD. The vertical synchronization signal VD from the selector 911 serves as a reference when displaying a video based on the first video signal or a video based on the second video signal on the display.
[0012]
Next, the operation of the synchronization signal control circuit shown in FIG. 10 when the vertical synchronization signal V91 separated from the first video signal is lost due to radio interference or noise in the mountainous area will be described with reference to FIG. . Here, it is assumed that an instruction is given from the user to the user control unit 903 so as to display the video based on the first video signal on the display. The first video signal is an NTSC television signal, and the horizontal synchronizing signal H91 is 262 times within one cycle of the vertical synchronizing signal V91.
Shall be entered.
[0013]
In a period before time t1, the vertical synchronization signal V91 from the selector 904 is received by the internal state determination circuit 908 while the count value CNT92 of the counter counter 907 is 252 (= 262-10) ≦ CNT92 ≦ 272 (= 262 + 10). Has been entered. Therefore, internal state determination circuit 908 sets mode signal MD to a state indicating the other running mode. The selector 911 outputs the vertical synchronization signal V94 from the vertical synchronization signal generation circuit 910 as the vertical synchronization signal VD.
[0014]
Since the vertical synchronization signal V91 is lost due to radio interference or noise in the mountains, the vertical synchronization signal from the selector 904 is reached even though the count value CNT92 of the counter-running counter 907 reaches 272 (= 262 + 10) at time t1. It happens that V91 is not input. Therefore, internal state determination circuit 908 switches mode signal MD to a state indicating the free-running mode. In response to switching of the mode signal MD from the state indicating the other-running mode to the state indicating the second-running mode, the free-running counter 906 and the other-running counter 907 set the count values CNT91 and CNT92 to the initial values (= 0). The selector 911 outputs the vertical synchronization signal V93 from the vertical synchronization signal generation circuit 909 as the vertical synchronization signal VD.
[0015]
When the missing vertical synchronization signal V91 is input from the selector 904 again, the internal state determination circuit 908 causes the count value CNT92 of the counter counter 907 to be 252 (= 262-10) ≦ CNT92 ≦ 272 (= 262 + 10). ), The number of times R the vertical synchronization signal V91 is continuously input from the selector 904 is counted.
[0016]
When the number R of consecutive inputs reaches 4, the internal state determination circuit 908 switches the mode signal MD to a state indicating the other running mode at time t2. The selector 911 outputs the vertical synchronization signal V94 from the vertical synchronization signal generation circuit 910 as the vertical synchronization signal VD.
[0017]
As described above, the synchronization control circuit shown in FIG. 10 corrects the phase disturbance due to the lack of the vertical synchronization signal separated from the video signal.
[0018]
[Problems to be solved by the invention]
In the conventional synchronization control circuit shown in FIG. 10, as shown in FIG. 11, the period of the vertical synchronization signal VD immediately after switching from the free-running mode to the other-running mode is just before switching from the free-running mode to the other-running mode. The phase difference ΔP between the vertical synchronization signal VD and the vertical synchronization signal V91 is shifted. For this reason, stable video may not be displayed when the vertical synchronization signal separated from the video signal is frequently disturbed or when the display is switched.
[0019]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a synchronization control circuit capable of smoothly performing phase correction processing.
[0020]
[Means for Solving the Problems]
The synchronization control circuit according to the present invention has a first mode and a second mode, and includes a counter counter, a determination unit, a free-running counter, a first vertical synchronization signal generation circuit, and a second vertical synchronization signal. A generation circuit and a selector are provided. The counter counter counts the horizontal synchronizing signal separated from the video signal, and sets the count value to an initial value in response to the first vertical synchronizing signal separated from the video signal. The determining means determines the maximum count number. The free-running counter counts the horizontal synchronization signal separated from the video signal, and sets the count value to an initial value when the count value reaches the maximum count number. The self-running counter sets the count value to an initial value when the second mode is switched to the first mode. The first vertical synchronization signal generation circuit outputs a second vertical synchronization signal every time the count value of the free-running counter is set to the initial value. The second vertical synchronization signal generation circuit outputs a third vertical synchronization signal every time the count value of the counter counter becomes the first value. The selector receives the second vertical synchronization signal and the third vertical synchronization signal, outputs the second vertical synchronization signal as the fourth vertical synchronization signal in the first mode, and outputs the second vertical synchronization signal in the second mode. The third vertical synchronization signal is output as the fourth vertical synchronization signal. In the second mode, the synchronization control circuit switches to the first mode when the first vertical synchronization signal is not input while the counter value of the counter counter is in the first range including the maximum count number. Switch. Further, in the first mode, the synchronization control circuit switches to the second mode when the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number. In the first mode, the determining means increases the maximum count when the first vertical synchronization signal is input while the count value of the free-running counter is between the initial value and the third value. When the first vertical synchronizing signal is input between the count value of the first and second values, the maximum count number is decreased.
[0021]
Preferably, after determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the synchronization control circuit switches to the second mode, and the determining means increases the maximum count number or Decrease.
[0022]
In the synchronization control circuit, when the first vertical synchronization signal is input while the count value of the other running counter is in the first range in the second mode, the other running counter sets the count value to the initial value. . Thereafter, when the count value of the other running counter becomes the first value, the second vertical synchronizing signal generation circuit outputs the third vertical synchronizing signal, and the selector outputs the third vertical synchronizing signal from the second vertical synchronizing signal generation circuit. The signal is output as a fourth vertical synchronization signal. If the phase of the first vertical synchronizing signal is disturbed and the first vertical synchronizing signal is not input while the count value of the counter counter is in the first range in the second mode, the mode is switched to the first mode. When the mode is switched to the first mode, the free-running counter sets the count value to the initial value. When the count value of the free-running counter is set to the initial value, the first vertical synchronization signal generation circuit outputs the second vertical synchronization signal, and the selector outputs the second vertical synchronization signal from the first vertical synchronization signal generation circuit. The signal is output as a fourth vertical synchronization signal.
[0023]
Thus, in the second mode, the fourth vertical synchronization signal is output in response to the count value of the other running counter reaching the first value, and in the first mode, the free running counter In response to the count value being set to the initial value, the fourth vertical synchronization signal is output, and the first vertical synchronization signal is output while the count value of the counter counter is in the first range in the second mode. When no signal is input, the mode is switched to the first mode. Thereby, it is possible to smoothly switch the fourth vertical synchronization signal from the third vertical synchronization signal to the second vertical synchronization signal in switching from the second mode to the first mode.
[0024]
After determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the first vertical synchronization signal is counted while the count value of the free-running counter is between the second value and the maximum count number. When is input, the mode is switched to the second mode. When the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number, the phase difference between the second vertical synchronization signal and the third vertical synchronization signal is The phase difference until the count value of the counter counter reaches the maximum value (second count) from the first value and the count value of the counter counter reaches the first value from the initial value The phase difference is within the range. Therefore, it is possible to smoothly switch the fourth vertical synchronization signal from the second vertical synchronization signal to the third vertical synchronization signal in switching from the first mode to the second mode.
[0025]
In the first mode, after determining that the first vertical synchronization signal is input at a stable cycle, the first vertical synchronization signal is output while the count value of the free-running counter is between the initial value and the third value. When entered, the decision means increases the maximum count. When the count value reaches the increased maximum count, the self-running counter sets the count value to an initial value. When the count value of the free-running counter is set to the initial value, the first vertical synchronization signal generation circuit outputs the second vertical synchronization signal, and the selector outputs the second vertical synchronization signal from the first vertical synchronization signal generation circuit. The signal is output as a fourth vertical synchronization signal. The period of the second vertical synchronizing signal here is longer by an amount corresponding to this increase than before the maximum count number is increased. In this way, by increasing the period of the second vertical synchronization signal, the phase of the third vertical synchronization signal is brought close to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before it.
[0026]
After determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the first vertical synchronization signal is counted while the count value of the free-running counter is between the third value and the second value. When the signal is input, the determining means decreases the maximum count number. When the count value reaches the reduced maximum count number, the self-running counter sets the count value to an initial value. When the count value of the free-running counter is set to the initial value, the first vertical synchronization signal generation circuit outputs the second vertical synchronization signal, and the selector outputs the second vertical synchronization signal from the first vertical synchronization signal generation circuit. The signal is output as a fourth vertical synchronization signal. Here, the period of the second vertical synchronizing signal is shortened by an amount corresponding to the decrease compared to before the maximum count number is decreased. Thus, by shortening the cycle of the second vertical synchronizing signal, the phase of the third vertical synchronizing signal is brought closer to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that.
[0027]
As described above, as a result of bringing the phase of the third vertical synchronizing signal close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before or after that, the count value of the free-running counter becomes the second value. When the first vertical synchronization signal is input between the value of 1 and the maximum count, the mode is switched to the second mode. When the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number, the phase difference between the second vertical synchronization signal and the third vertical synchronization signal is The phase difference until the count value of the counter counter reaches the maximum value (second count) from the first value and the count value of the counter counter reaches the first value from the initial value The phase difference is within the range. Therefore, it is possible to smoothly switch the fourth vertical synchronization signal from the second vertical synchronization signal to the third vertical synchronization signal in switching from the first mode to the second mode.
[0028]
As described above, the synchronization control circuit can smoothly switch the fourth vertical synchronization signal in switching from the second mode to the first mode and in switching from the first mode to the second mode. That is, the phase correction process can be performed smoothly.
[0029]
In addition, after determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the first vertical synchronization signal is counted while the count value of the free-running counter is between the initial value and the third value. When a signal is input, the phase of the third vertical synchronizing signal is made closer to the phase of the immediately preceding second vertical synchronizing signal (= fourth vertical synchronizing signal) by lengthening the period of the second vertical synchronizing signal. . On the other hand, when the first vertical synchronization signal is input while the count value of the free-running counter is between the third value and the second value, the period of the second vertical synchronization signal is shortened to reduce the third vertical synchronization signal. The phase of the synchronizing signal is brought close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that. That is, according to the phase of the input first vertical synchronization signal, the phase of the third vertical synchronization signal is brought close to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before it. It approaches the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that. Therefore, regardless of the phase of the input first vertical synchronization signal, the phase of the third vertical synchronization signal is changed to the one of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before or after it. Compared to a conventional synchronization control circuit that approaches only the phase, the phase of the third vertical synchronization signal can be brought closer to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal). That is, the time required for the phase correction process can be shortened.
[0030]
Preferably, in the first mode, the determining means sets the maximum count number when the first vertical synchronization signal is input while the count value of the free-running counter is between the fourth value and the third value. When the first vertical synchronizing signal is inputted while the count value of the free-running counter is between the initial value and the fourth value, the maximum count number is increased by a value of 5, and the sixth count is smaller than the fifth value. Increase by value.
[0031]
In the synchronization control circuit, when the first vertical synchronization signal is input during the first mode when the count value of the free-running counter is between the fourth value and the third value, the determining means sets the maximum count number. Increase by a fifth value. In this way, by increasing the period of the second vertical synchronization signal, the phase of the third vertical synchronization signal is brought close to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before it.
[0032]
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between the initial value and the fourth value, the maximum count number is only the sixth value smaller than the fifth value. increase. That is, when the phase of the input first vertical synchronizing signal approaches the phase of the immediately preceding second vertical synchronizing signal (= fourth vertical synchronizing signal) to some extent, the phase of the third vertical synchronizing signal is changed. The degree of approaching the phase of the immediately preceding second vertical synchronization signal (= fourth vertical synchronization signal) is reduced. As a result, the phase of the third vertical synchronizing signal can be stably brought close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before it. As a result, the time required for the phase correction process can be shortened.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
[0034]
(First embodiment)
<Overall configuration of synchronous control circuit>
FIG. 1 is a block diagram showing an overall configuration of a synchronous control circuit according to a first embodiment of the present invention. The synchronization control circuit shown in FIG. 1 is applied to a car navigation system (not shown), and serves as a reference for displaying images such as television broadcasts, map information from DVDs or CDs, and information from GPS on a display. It is a circuit that generates a synchronization signal VD.
[0035]
The synchronization control circuit shown in FIG. 1 includes synchronization separation circuits 101 and 102, user control unit 103, selectors 104, 105 and 111, free-running counter 106, other-running counter 107, internal state determination circuit 108, Vertical synchronization signal generation circuits 109 and 110, a determination signal generation circuit 112, and a maximum count number determination circuit 113 are provided.
[0036]
The synchronization separation circuit 101 separates the vertical synchronization signal V1 and the horizontal synchronization signal H1 from the first video signal. The synchronization separation circuit 102 separates the vertical synchronization signal V2 and the horizontal synchronization signal H2 from the second video signal.
[0037]
The user control unit 103 receives an instruction from the user whether to display an image based on the first video signal or an image based on the second video signal on the display of the car navigation system, and generates a selection signal USC corresponding to the instruction. Output.
[0038]
The selector 104 receives the vertical synchronization signals V1 and V2 from the synchronization separation circuits 101 and 102, and outputs the vertical synchronization signal V1 when the selection signal USC instructs to display the video based on the first video signal. When the selection signal USC instructs to display the video based on the second video signal, the vertical synchronizing signal V2 is output. The selector 105 receives the horizontal synchronization signals H1 and H2 from the synchronization separation circuits 101 and 102, and outputs the horizontal synchronization signal H1 when the selection signal USC instructs to display an image based on the first video signal. When the selection signal USC instructs to display the video based on the second video signal, the horizontal synchronization signal H2 is output.
[0039]
The free-running counter 106 counts the horizontal synchronization signal from the selector 105, and when the mode signal MD from the internal state determination circuit 108 is switched from the state indicating the other-running mode to the state indicating the free-running mode, and the free-running counter 906. When the count value CNT1 reaches the maximum count number MXC from the maximum count number determination circuit 113, the count value CNT1 is set to an initial value (= 0). The other-run mode here refers to a state in which the vertical synchronization signal from the selector 104 is input to the internal state determination circuit 108 and the other-run counter 107 at a stable cycle. The free-running mode refers to a state in which the vertical synchronization signal from the selector 104 is input to the internal state determination circuit 108 and the other-running counter 107 with an unstable period.
[0040]
The other-run counter 107 counts the horizontal synchronization signal from the selector 105, and when the mode signal MD from the internal state determination circuit 108 indicates the other-run mode, the count value CNT2 is 252 (= 262-10) ≦ CNT2. When the vertical synchronization signal is input from the selector 104 while ≦ 272 (= 262 + 10) and when the count value CNT2 reaches 272 (= 262 + 10), the count value CNT2 is set to the initial value (= 0), and the internal state When the mode signal MD from the determination circuit 908 indicates a mode other than the other running mode, the count value CNT2 is set when the vertical synchronization signal is input from the selector 104 and when the count value CNT2 reaches 272 (= 262 + 10). Set to the initial value (= 0).
[0041]
When the count value CNT2 of the other-run counter 107 is 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10) in the other-run mode, the internal state determination circuit 108 is a mode signal. The MD is switched from the state showing the other running mode to the state showing the self-running mode. The internal state determination circuit 108 receives a vertical synchronization signal from the selector 104 while the count value CNT2 of the other-running counter 107 is 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10) in the free-running mode. That is, when four consecutive times are made, the mode signal MD is set in accordance with the count value CNT1 of the free-running counter 106 at the time when the immediately preceding vertical synchronization signal is input, the state indicating the other running mode, the state indicating the phase correction mode 1 The state is switched to one of the states indicating the phase correction mode 2. Specifically, when the immediately preceding vertical synchronization signal is input during (MXC-20) ≦ CNT1 ≦ MXC, the mode signal MD is switched to the state indicating the other running mode. When the immediately preceding vertical synchronization signal is input during CNT1 ≦ (1/2) MXC, the mode signal MD is switched to a state indicating the phase correction mode 1. (1/2) When the previous vertical synchronizing signal is input during MXC ≦ CNT1 ≦ (MXC-20), the mode signal MD is switched to the state indicating the phase correction mode 2. Further, when the vertical synchronization signal is input from the selector 104 during (MXC-20) ≦ CNT1 ≦ MXC in the phase correction mode 1 or the phase correction mode 2, the internal state determination circuit 108 indicates the other mode. Switch to state.
[0042]
Maximum count number determination circuit 113 outputs maximum count number MXC corresponding to mode signal MD from internal state determination circuit 108. Specifically, the maximum count number determination circuit 113 indicates 262 (standard value) when the mode signal MD indicates the other mode or the free-running mode, and 272 (= 262 + 10) when the mode signal MD indicates the phase correction mode 1. When the phase correction mode 2 is indicated, 252 (= 262-10) is output as the maximum count number MXC.
[0043]
The determination signal generation circuit 112 becomes L level when the count value CNT1 of the free-running counter 106 is 0 (initial value) ≦ CNT1 ≦ (1/2) MXC, and becomes H level when (1/2) MXC ≦ CNT1 ≦ MXC. The determination signal JS1 is generated and output to the internal state determination circuit 108.
[0044]
The vertical synchronization signal generation circuit 109 outputs a vertical synchronization signal V3 every time the count value CNT1 of the free-running counter 106 becomes 0 (initial value). The vertical synchronization signal generation circuit 110 outputs a vertical synchronization signal V4 every time the count value CNT2 of the counter counter 107 becomes 10 (= initial value + 10).
[0045]
When the mode signal MD from the internal state determination circuit 108 indicates any of the free-running mode, the phase correction mode 1 and the phase correction mode 2, the selector 111 performs vertical synchronization with the vertical synchronization signal V3 from the vertical synchronization signal generation circuit 109. When the mode signal MD from the internal state determination circuit 108 indicates the other running mode, the vertical synchronization signal V4 from the vertical synchronization signal generation circuit 110 is output as the vertical synchronization signal VD. The vertical synchronization signal VD from the selector 111 serves as a synchronization signal when displaying the video based on the first video signal or the video based on the second video signal on the display of the car navigation system.
[0046]
<Phase correction processing when the vertical sync signal is missing>
Next, the operation of the synchronization control circuit shown in FIG. 1 will be described. First, a phase correction process in the case where the vertical synchronization signal V1 separated from the first video signal is lost due to radio interference or noise in a mountainous area will be described. Here, it is assumed that the user has given an instruction to the user control unit 103 to display the video based on the first video signal on the display. The first video signal is an NTSC television signal, and the horizontal synchronizing signal H1 is input 262 times within one cycle of the vertical synchronizing signal V1.
[0047]
FIG. 2 is a flowchart showing the flow of phase correction processing by the synchronization control circuit shown in FIG. Hereinafter, a description will be given with reference to FIG.
[0048]
Initially, the synchronous control circuit is assumed to be in the other running mode. That is, internal state determination circuit 108 sets mode signal MD to a state indicating the other running mode, and maximum count number determination circuit 113 sets maximum count number MXC to 262 (ST201).
[0049]
Next, in step ST202, the vertical synchronization signal V1 from the selector 104 is input to the internal state determination circuit 108 while the count value CNT2 of the counter counter 107 is 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10). It is determined whether or not.
[0050]
As shown before time t1 in FIG. 3, when the vertical synchronization signal V1 is input while 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10), the counter counter 107 initially sets the count value CNT2 Set to the value (= 0). Thereafter, when the count value CNT2 of the counter counter 107 becomes 10, the vertical synchronization signal generation circuit 110 outputs the vertical synchronization signal V4, and the selector 111 outputs the vertical synchronization signal V4 from the vertical synchronization signal generation circuit 110 as the vertical synchronization signal VD. To do. Then, the processes in steps ST201 and ST202 are repeated again.
[0051]
On the other hand, as shown at time t1 in FIG. 3, since the vertical synchronization signal V1 has been lost, the step is performed when the vertical synchronization signal V1 is not input even though the count value CNT2 of the counter counter 107 has reached 272 (= 262 + 10). Proceed to ST203. At the same time, the other running counter 107 sets the count value CNT2 to 0 (initial value). In step ST203, the internal state determination circuit 108 switches the mode signal MD from a state indicating the other running mode to a state indicating the self-running mode. The maximum count number determination circuit 113 sets the maximum count number MXC to 262. As shown at time t1 in FIG. 3, the free-running counter 106 sets the count value CNT1 to 0 (initial value) in response to the switching of the mode signal MD from the state indicating the other-running mode to the state indicating the free-running mode. To do. The vertical synchronization signal generation circuit 109 outputs the vertical synchronization signal V3 when the count value CNT1 of the free-running counter 106 becomes 0 (initial value), and the selector 111 receives the vertical synchronization signal V3 from the vertical synchronization signal generation circuit 109 as the vertical synchronization signal. Output as VD.
[0052]
This synchronization control circuit outputs a vertical synchronization signal VD in response to the count value CNT2 of the other running counter 107 reaching 10 in the other running mode, and the count value of the free running counter 106 in the free running mode. In response to CNT1 being set to 0 (initial value), the vertical synchronization signal VD is output, and the vertical synchronization signal V1 is not input even though the count value CNT2 of the counter counter 107 reaches 272. Switch from other running mode to self-running mode. Thus, as shown at time t1 in FIG. 3, the cycle of the vertical synchronization signal VD is not disturbed by switching from the other running mode to the free running mode.
[0053]
Next, in step ST204, as shown from time t1 to time t2 in FIG. 3, the internal state determination circuit 108 determines that the count value CNT2 of the counter counter 107 is 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10). The number of consecutive times R that the vertical synchronization signal V1 is input from the selector 104 during a certain period is counted. Then, it is determined whether or not the count value R has reached 4. When the count value R has not reached 4, the processes in steps ST203 and ST204 are repeated. On the other hand, as shown at time t2 in FIG. 3, when the missing vertical synchronizing signal V1 is input again and the count value R reaches 4, the process proceeds to step ST205. Thus, when the count value R reaches 4, it is determined that the vertical synchronization signal V1 is input at a stable cycle.
[0054]
Then, in step ST205, it is determined whether or not the immediately preceding vertical synchronization signal V1 is input while the count value CNT1 of the free-running counter 106 is 242 (= MXC-20) ≦ CNT1 ≦ 262 (= MXC).
[0055]
As shown at time t2 in FIG. 3, when the immediately preceding vertical synchronization signal V1 is input during 242 (= MXC−20) ≦ CNT1 ≦ 262 (= MXC), the process returns to step ST201. In step ST201, the internal state determination circuit 108 switches the mode signal MD from the state indicating the free-running mode to the state indicating the other-running mode, and the maximum count number determination circuit 113 sets the maximum count number MXC to 262. As shown at time t2 in FIG. 3, when the immediately preceding vertical synchronization signal V1 is input during 242 (= MXC-20) ≦ CNT1 ≦ 262 (= MXC), the vertical synchronization signal V3 and the vertical synchronization signal V4 The phase difference is within ± 10H (1H is one period of the horizontal synchronizing signal). Therefore, the vertical synchronization signal VD is smoothly switched from V3 to V4 when switching from the free-running mode to the other-running mode.
[0056]
On the other hand, if the immediately preceding vertical synchronization signal V1 is not input during 242 ≦ CNT1 ≦ 262, the process proceeds to step ST206.
[0057]
In step ST206, it is determined whether or not the immediately preceding vertical synchronization signal V1 has been input while the count value CNT1 of the free-running counter 106 is within CNT1 ≦ 131 (= MXC / 2). Specifically, as shown at time t2 in FIG. 4, when the determination signal JS1 at the time when the immediately preceding vertical synchronization signal V1 is input is at the L level, during CNT1 ≦ 131 (= MXC / 2) It determines with having input, and progresses to step ST207. On the other hand, as shown at time t2 in FIG. 5, when the determination signal JS1 at the time when the immediately preceding vertical synchronization signal V1 is input is H level, it is input during CNT1 ≦ 131 (= MXC / 2). It is determined that there was no input, that is, input during (1/2) MXC ≦ CNT1 ≦ (MXC−20), and the process proceeds to step ST208.
[0058]
In step ST207, the internal state determination circuit 108 switches the mode signal MD from the state indicating the free-running mode to the state indicating the phase correction mode 1. The maximum count number determination circuit 113 outputs 272 (= 262 + 10) as the maximum count number MXC. When the count value CNT1 reaches 272, the free-running counter 106 sets the count value CNT1 to 0 (initial value). The selector 111 outputs the vertical synchronization signal V3 from the vertical synchronization signal generation circuit 109 as the vertical synchronization signal VD. Therefore, as shown from time t2 to t3 in FIG. 4, the period of the vertical synchronization signal VD in the phase correction mode 1 is longer by 10H (1H is one period of the horizontal synchronization signal) than in the free-running mode. That is, in the phase correction mode 1, the maximum count number MXC is set to 272 (= 262 + 10), which is larger than 262 in the free-running mode, thereby making the period of the vertical synchronization signal V3 (= VD) longer than in the free-running mode. doing. In this way, the phase of the vertical synchronizing signal V4 is brought close to the phase of the immediately preceding vertical synchronizing signal V3 (= VD). Although the degree of increasing the maximum count number MXC is 10 here, this degree is not limited to 10. The speed at which the phase of the vertical synchronizing signal V4 approaches the phase of the immediately preceding vertical synchronizing signal V3 (= VD) increases as this degree is increased.
[0059]
Next, in step ST209, it is determined whether or not the immediately preceding vertical synchronization signal V1 is input while the count value CNT1 of the free-running counter 106 is within 252 (= MXC-20) ≦ CNT1 ≦ 272 (= MXC). As shown at time t3 in FIG. 4, when the immediately preceding vertical synchronization signal V1 is input during 252 (= MXC−20) ≦ CNT1 ≦ 272 (= MXC), the process returns to step ST201. When the immediately preceding vertical synchronization signal V1 is input while 252 (= MXC-20) ≦ CNT1 ≦ 272 (= MXC), the phase difference between the vertical synchronization signal V3 and the vertical synchronization signal V4 is ± 10H (1H is horizontal synchronization) Within one cycle of the signal. In step ST201, the internal state determination circuit 108 switches the mode signal MD from the state indicating the phase correction mode 1 to the state indicating the other running mode, and the maximum count number determination circuit 113 sets the maximum count number MXC to 262. If 252 (= MXC−20) ≦ CNT1 ≦ 272 (= MXC) and the immediately preceding vertical synchronization signal V1 is not input, the process returns to step ST206.
[0060]
On the other hand, in step ST208, internal state determination circuit 108 switches mode signal MD from the state indicating the free-running mode to the state indicating phase correction mode 2. The maximum count number determination circuit 113 outputs 252 (= 262-10) as the maximum count number MXC. When the count value CNT1 reaches 252, the self-running counter 106 sets the count value CNT1 to 0 (initial value). The selector 111 outputs the vertical synchronization signal V3 from the vertical synchronization signal generation circuit 109 as the vertical synchronization signal VD. Therefore, as shown from time t2 to t3 in FIG. 5, the period of the vertical synchronizing signal VD in the phase correction mode 2 is shortened by 10H (1H is one period of the horizontal synchronizing signal) compared to the self-running mode. That is, in the phase correction mode 2, the maximum count number MXC is set to 252 (= 262-10) which is smaller than 262 in the free-running mode, so that the period of the vertical synchronization signal V3 (= VD) is set compared to that in the free-running mode. Also shortened. In this way, the phase of the vertical synchronizing signal V4 is brought closer to the phase of the immediately following vertical synchronizing signal V3 (= VD). Here, the degree of decreasing the maximum count number MXC is set to 10, but this degree is not limited to 10. The speed at which the phase of the vertical synchronizing signal V4 approaches the phase of the immediately following vertical synchronizing signal V3 (= VD) increases as this degree is increased.
[0061]
Next, in step ST209, it is determined whether or not the immediately preceding vertical synchronization signal V1 has been input while the count value CNT1 of the free-running counter 106 is 232 (= MXC-20) ≦ CNT1 ≦ 252 (= MXC). As shown at time t3 in FIG. 5, when the immediately preceding vertical synchronization signal V1 is input while 232 (= MXC-20) ≦ CNT1 ≦ 252 (= MXC), the process returns to step ST201. When the immediately preceding vertical synchronization signal V1 is input in the range of 232 (= MXC-20) ≦ CNT1 ≦ 252 (= MXC), the phase difference between the vertical synchronization signal V3 and the vertical synchronization signal V4 is ± 10H (1H is horizontal synchronization) Within one cycle of the signal. In step ST201, the internal state determination circuit 108 switches the mode signal MD from the state indicating the phase correction mode 2 to the state indicating the other running mode, and the maximum count number determination circuit 113 sets the maximum count number MXC to 262. If the immediately preceding vertical synchronization signal V1 is not input during 232 (= MXC-20) ≦ CNT1 ≦ 252 (= MXC), the process returns to step ST206.
[0062]
As shown at time t3 in FIGS. 4 and 5, when the immediately preceding vertical synchronization signal V1 is input while (MXC-20) ≦ CNT1 ≦ MXC, the phase difference between the vertical synchronization signal V3 and the vertical synchronization signal V4 is It is within ± 10H (1H is one cycle of the horizontal synchronizing signal). Therefore, the vertical synchronization signal VD is smoothly switched from V3 to V4 when the phase correction mode 1 or the phase correction mode 2 is switched to the other running mode.
[0063]
As described above, the synchronization control circuit shown in FIG. 1 corrects the phase disturbance caused by the lack of the vertical synchronization signal separated from the video signal.
[0064]
<Phase correction processing when switching the display state of the display>
Next, processing for correcting the phase disturbance of the vertical synchronization signal that occurs when the video displayed on the display is switched from the video based on the first video signal to the video based on the second video signal will be described with reference to FIG. Here, the first video signal and the second video signal are NTSC television signals, and the horizontal synchronization signals H1 and H2 are input 262 times within one cycle of the vertical synchronization signals V1 and V2.
[0065]
Initially, an instruction is given from the user to the user control unit 103 so as to display the video based on the first video signal on the display. The user control unit 103 outputs the selection signal USC corresponding to this instruction, and the selector 104 outputs the vertical synchronization signal V1 from the synchronization separation circuit 101. The synchronization control circuit is in the other running mode, and the selector 111 outputs the vertical synchronization signal V4 from the vertical synchronization signal generation circuit 110 as the vertical synchronization signal VD.
[0066]
At time t0, the user gives an instruction to the user control unit 103 to display the video based on the second video signal on the display. Then, the user control unit 103 switches the output to the selection signal USC according to this instruction, and the selector 111 switches the output to the vertical synchronization signal V2 from the synchronization separation circuit 102.
[0067]
Due to the phase difference between the vertical synchronization signal V1 and the vertical synchronization signal V2, the vertical synchronization signal V2 is input from the selector 104 even though the count value CNT2 of the counter counter 107 reaches 272 (= 262 + 10) at time t1. It happens not to be done. Therefore, the synchronous control circuit is switched from the other running mode to the free running mode. Thereafter, processing in the free-running mode-phase correction mode 1-running mode is performed in the same manner as described in FIGS.
[0068]
Note that the same processing as described in FIG. 3 and FIG. 5 is performed also in the case of switching to the free-running mode-other-running mode and in the case of switching to the free-running mode-phase correction mode 2-other-running mode. .
[0069]
<Effect>
In the synchronization control circuit according to the first embodiment of the present invention, in the other mode, the vertical synchronization signal VD is output in response to the count value CNT2 of the other counter 107 reaching 10 (= initial value + 10). In the free-running mode, the vertical synchronization signal VD is output in response to the count value CNT1 of the free-running counter 106 being set to 0 (initial value), and the count value CNT2 of the other-running counter 107 is 272 ( If the vertical synchronization signal V1 is not input even though the value reaches (262 + 10), the other running mode is switched to the free running mode. For this reason, the cycle of the vertical synchronizing signal VD is not disturbed by switching from the other running mode to the free running mode. That is, the vertical synchronization signal VD is smoothly switched from V4 to V3 when switching from the other running mode to the self-running mode. In the free-running mode / phase correction mode 1 / phase correction mode 2, the previous vertical synchronization signal V1 or V2 is input while the count value CNT1 of the free-running counter 106 is (MXC-20) ≦ CNT1 ≦ MXC. Sometimes switches to other running mode. When the immediately preceding vertical synchronizing signal V1 or V2 is input while (MXC-20) ≦ CNT1 ≦ MXC, the phase difference between the vertical synchronizing signal V3 and the vertical synchronizing signal V4 is ± 10H (1H is one period of the horizontal synchronizing signal) ) Is within. Therefore, the vertical synchronization signal VD is smoothly switched from V3 to V4 when switching from the free-running mode / phase correction mode 1 / phase correction mode 2 to the other-running mode. As described above, the synchronization control circuit according to the first embodiment can smoothly perform the phase correction process.
[0070]
In addition, after the count value R reaches 4 in the free-running mode, the phase correction mode 1 is entered when the immediately preceding vertical synchronization signal V1 or V2 from the selector 104 is input during CNT1 ≦ (1/2) MXC. Then, the period of the vertical synchronizing signal VD (= V3) is made longer than that in the free-running mode, and the phase of the vertical synchronizing signal V4 is brought closer to the phase of the immediately preceding vertical synchronizing signal VD (= V3). On the other hand, when the immediately preceding vertical synchronization signal V1 or V2 from the selector 104 is input during (1/2) MXC ≦ CNT1 ≦ (MXC-20), the phase shifts to the phase correction mode 2 and the vertical synchronization signal VD ( = V3) is made shorter than that in the free-running mode, and the phase of the vertical synchronizing signal V4 is made closer to the phase of the immediately following vertical synchronizing signal VD (= V3). That is, when the phase of the input vertical synchronizing signal V1 or V2 is close to the phase of the immediately preceding vertical synchronizing signal VD (= V3) of the immediately preceding and succeeding vertical synchronizing signals VD (= V3), the vertical synchronizing signal V4 When the phase is close to the phase of the immediately preceding vertical synchronizing signal VD (= V3) and is close to the phase of the immediately following vertical synchronizing signal VD (= V3), the phase of the vertical synchronizing signal V4 is changed to the immediately following vertical synchronizing signal VD ( = V3). Therefore, a conventional synchronization control circuit that brings the phase of the vertical synchronization signal V4 close to the phase of either the immediately preceding or immediately following vertical synchronization signal VD (= V3) regardless of the phase of the input vertical synchronization signal V1 or V2. Compared to, the phase of the vertical synchronization signal V4 can be brought closer to the phase of the vertical synchronization signal VD (= V3). That is, the time required for the phase correction process can be shortened.
[0071]
<Notes>
Here, the boundary of whether the state determination circuit 108 switches the mode signal MD from the state indicating the free-running mode to the state indicating the phase correction mode 1 or the state indicating the phase correction mode 2 is defined as CNT1 = MXC / 2. did. This boundary also determines the boundary between the L level and the H level of the determination signal JS1. Here, since the degree of increasing the maximum count number MXC in the phase correction mode 1 and the degree of decreasing the maximum count number MXC in the phase correction mode 2 are both 10, the phase of the vertical synchronization signal V4 is the immediately preceding vertical synchronization signal. The speed of approaching the phase of V3 (= VD) is approximately the same as the speed of approaching the vertical synchronization signal V3 (= VD) immediately after that. Therefore, the boundary is set to CNT1 = MXC / 2. Therefore, the boundary can be set to an optimum position according to the degree of increasing the maximum count number MXC in the phase correction mode 1 and the degree of decreasing the maximum count number MXC in the phase correction mode 2. For example, when the degree of increasing the maximum count number MXC is 20 in the phase correction mode 1 and the degree of decreasing the maximum count number MXC is 10 in the phase correction mode 2, the phase of the vertical synchronizing signal V4 is the vertical immediately before it. The speed of approaching the phase of the synchronization signal V3 (= VD) is approximately twice the speed of approaching the vertical synchronization signal V3 (VD) immediately after that. Therefore, the boundary can be defined as CNT1 = (2MXC / 3). Further, the degree to which the maximum count number MXC is increased in the phase correction mode 1 and the degree to which the maximum count number MXC is reduced in the phase correction mode 2 and the boundary are also the appearance of the video displayed on the display with the vertical synchronization signal VD as a reference. It is desirable to decide in consideration.
[0072]
Although the maximum count number MXC in the other running mode and the self-running mode is 262 here, the maximum count number MXC is not limited to this and is appropriate according to the types and methods of the first and second video signals. Can be set to any value.
[0073]
Here, the timing at which the internal state determination circuit 108 switches the mode signal MD from the state indicating the other-running mode to the state indicating the self-running mode is set so that the count value CNT2 of the other-running counter 107 is 252 (= MXC-10) ≦ It is assumed that the vertical synchronization signal V1 is not input during CNT2 ≦ 272 (= MXC + 10). The range (value of ± 10) of the count value CNT2 can be set to an appropriate value according to the situation where the synchronization control circuit such as the types and methods of the first and second video signals is applied.
[0074]
Here, the timing at which the vertical synchronizing signal generation circuit 110 outputs the vertical synchronizing signal V4 is set when the count value CNT2 of the counter counter 107 reaches 10 (= initial value + 10). The value of +10 in the count value CNT2 can be set to an appropriate value according to the situation where the synchronization control circuit is applied, such as the first and second video signal systems.
[0075]
Here, the timing at which the internal state determination circuit 108 switches the mode signal MD from the state indicating the free-running mode, the state indicating the phase correction mode 1 and the state indicating the phase correction mode 2 to the state indicating the other-running mode is automatically determined. It is assumed that the immediately preceding vertical synchronization signal V1 or V2 is input while the count value CNT1 of the running counter 106 is (MXC-20) ≦ CNT1 ≦ MXC. The value of −20 in the count value CNT1 can be set to an appropriate value according to the situation where the synchronization control circuit is applied, such as the first and second video signal systems.
[0076]
Further, here, the timing when the internal state determination circuit 108 switches the mode signal MD from the state indicating the free-running mode to the state indicating the other-running mode, the state indicating the phase correction mode 1 and the state indicating the phase correction mode 2 is counted. It was assumed that the value R reached 4. The count value R is not limited to 4, and can be set to an appropriate value according to the situation where the synchronization control circuit is applied.
[0077]
Although the synchronization control circuit applied to the car navigation system has been described here, the synchronization control circuit can also be applied to other systems that switch and display a plurality of videos.
[0078]
Further, the polarities of the waveforms shown in FIGS. 3 to 6 may be reversed.
[0079]
(Second Embodiment)
<Overall configuration of synchronous control circuit>
FIG. 7 is a block diagram showing the overall configuration of the synchronization control circuit according to the second embodiment of the present invention. The synchronization control circuit shown in FIG. 7 includes a determination signal generation circuit 712, an internal state determination circuit 708, and a maximum count number instead of the determination signal generation circuit 112, internal state determination circuit 108, and maximum count number determination circuit 113 shown in FIG. The determination circuit 713 is provided, and the other configuration is the same as that of the synchronization control circuit shown in FIG.
[0080]
The determination signal generation circuit 712 becomes L level when the count value CNT1 of the free-running counter 106 is 0 (initial value) ≦ CNT1 ≦ (3/4) MXC (3/4) and H level when MXC ≦ CNT1 ≦ MXC. The determination signal JS1 is generated and output to the internal state determination circuit 108. The determination signal generation circuit 712 generates a determination signal JS2 that is H level when the count value CNT1 of the free-running counter 106 is an initial value ≦ CNT1 ≦ 10, and is L level when 10 ≦ CNT1 ≦ MXC. The result is output to the determination circuit 108.
[0081]
The internal state determination circuit 708 is a mode signal when the vertical synchronization signal is not input from the selector 104 while the count value CNT2 of the other-run counter 107 is 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10) in the other-run mode. The MD is switched from a state showing the other running mode to a state showing the self-running mode. Further, the internal state determination circuit 708 is configured to output the mode signal MD according to the count value CNT1 of the free-running counter 106 at the time when the immediately preceding vertical synchronization signal is input in a state other than the other running mode, and the state / phase indicating the other running mode. The state is switched to either the state indicating the correction mode 1 or the state indicating the phase correction mode 2. Specifically, when the immediately preceding vertical synchronization signal is input while (MXC-20) ≦ CNT1 ≦ MXC, the mode signal MD is switched to the state indicating the other running mode. When the previous vertical synchronization signal is input during 0 (initial value) ≦ CNT1 ≦ (3/4) MXC, the mode signal MD is switched to the state indicating the phase correction mode 1. (3/4) When the previous vertical synchronization signal is input during MXC ≦ CNT1 ≦ (MXC-20), the mode signal MD is switched to the state indicating the phase correction mode 2. In addition, the internal state determination circuit 708 is the switching signal SW when the previous vertical synchronization signal is input while the count value CNT1 of the free-running counter 106 is 0 (initial value) ≦ CNT1 ≦ 10 in other than the other running mode. Is output to the maximum count number determination circuit 713. Specifically, the switching signal SW is output to the maximum count number determination circuit 713 when the determination signal JS2 at the time when the immediately preceding vertical synchronization signal is input is at the H level. Further, when the vertical synchronization signal is input from the selector 104 during (MXC-20) ≦ CNT1 ≦ MXC in the phase correction mode 1 or the phase correction mode 2, the internal state determination circuit 708 indicates the mode signal MD. Switch to state.
[0082]
The maximum count number determination circuit 713 outputs the maximum count number MXC corresponding to the mode signal MD and the switching signal SW from the internal state determination circuit 708. Specifically, the maximum count number determination circuit 713 indicates 262 (standard value) when the mode signal MD indicates the other running mode or the self-running mode, and 282 (= 262 + 20) when the mode signal MD indicates the phase correction mode 1. When the phase correction mode 2 is indicated, 252 (= 262-10) is output as the maximum count number MXC. When the switching signal SW from the internal state determination circuit 708 is received, the maximum count number MXC is switched to 272 (= 262 + 10).
[0083]
<Phase correction processing when the vertical sync signal is missing>
Next, the operation of the synchronization control circuit shown in FIG. 7 will be described. Here, a phase correction process in the case where the vertical synchronization signal V1 separated from the first video signal is lost due to radio interference or noise in a mountainous area will be described. Here, it is assumed that the user has given an instruction to the user control unit 103 to display the video based on the first video signal on the display. The first video signal is an NTSC television signal, and the horizontal synchronizing signal H1 is input 262 times within one cycle of the vertical synchronizing signal V1.
[0084]
Initially, the synchronous control circuit is assumed to be in the other running mode. That is, the internal state determination circuit 708 sets the mode signal MD to a state indicating the other running mode, and the maximum count number determination circuit 713 sets the maximum count number MXC to 262. Whether or not the vertical synchronization signal V1 from the selector 104 is input to the internal state determination circuit 708 while the count value CNT2 of the counter counter 107 is 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10). Is determined.
[0085]
As shown at time t1 in FIG. 8, since the vertical synchronization signal V1 has been lost, if the vertical synchronization signal V1 is not input even though the count value CNT2 of the other running counter 107 reaches 272 (= 262 + 10), the other running is performed. The counter 107 sets the count value CNT2 to 0 (initial value). The internal state determination circuit 708 switches the mode signal MD from a state indicating the other running mode to a state indicating the self-running mode.
[0086]
When switched to the free-running mode, the internal state determination circuit 708 inputs the immediately preceding vertical synchronization signal V1 while the count value CNT1 of the free-running counter 106 is 242 (= MXC-20) ≦ CNT1 ≦ 262 (= MXC). It is determined whether or not. When the immediately preceding vertical synchronization signal V1 is input during 242 (= MXC-20) ≦ CNT1 ≦ 262 (= MXC), the internal state determination circuit 708 changes the mode signal MD from the state indicating the free-running mode to the other-running mode. Switch to the state indicating. On the other hand, as shown at time t2 in FIGS. 8 and 9, when the immediately preceding vertical synchronization signal V1 is not input during 242 (= MXC−20) ≦ CNT1 ≦ 262 (= MXC), the free-running counter Whether the count value CNT1 of 106 is input during 0 (initial value) ≦ CNT1 ≦ (3/4) MXC or (3/4) is input during MXC ≦ CNT1 ≦ (MXC-20). Specifically, when the determination signal JS1 at the time when the immediately preceding vertical synchronization signal V1 is input is at the L level, it is determined that the signal is input during 0 (initial value) ≦ CNT1 ≦ (3/4) MXC, When it is at the H level, it is determined that the signal is input during (3/4) MXC ≦ CNT1 ≦ (MXC-20).
[0087]
At time t2 in FIG. 8, since the determination signal JS1 at the time when the immediately preceding vertical synchronization signal V1 is input is at the L level, it is determined that the signal is input during 0 (initial value) ≦ CNT1 ≦ (3/4) MXC. Is done. The internal state determination circuit 708 switches the mode signal MD from the state indicating the free-running mode to the state indicating the phase correction mode 1. The maximum count number determination circuit 713 outputs 282 (= 262 + 20) as the maximum count number MXC. When the count value CNT1 reaches 282, the free-running counter 106 sets the count value CNT1 to an initial value. The selector 111 outputs the vertical synchronization signal V3 from the vertical synchronization signal generation circuit 109 as the vertical synchronization signal VD. Therefore, the period of the vertical synchronizing signal VD in the phase correction mode 1 is longer by 20H (1H is one period of the horizontal synchronizing signal) than in the free-running mode. That is, the maximum count number MXC is set to 282 (= 262 + 20), which is larger than 262 in the free-running mode, thereby making the period of the vertical synchronization signal V3 (= VD) longer than in the free-running mode. In this way, the phase of the vertical synchronizing signal V4 is brought close to the phase of the immediately preceding vertical synchronizing signal V3 (= VD).
[0088]
Then, as indicated by a81 in FIG. 8, when the vertical synchronization signal V1 is input when the determination signal JS2 is at the H level, the internal state determination circuit 708 outputs the switching signal SW to the maximum count number determination circuit 713. Upon receiving the switching signal SW, the maximum count number determination circuit 713 switches the maximum count number MXC from 282 (= 262 + 20) to 272 (= 262 + 10).
[0089]
Further, as shown at time t3 in FIG. 8, when the immediately preceding vertical synchronizing signal V1 is input while 252 (= MXC-20) ≦ CNT1 ≦ 272 (= MXC), the internal state determination circuit 708 causes the mode signal MD Is switched from the phase correction mode 1 to the other running mode, and the maximum count number determination circuit 713 sets the maximum count number MXC to 262.
[0090]
On the other hand, at time t2 in FIG. 9, since the determination signal JS1 at the time when the immediately preceding vertical synchronization signal V1 is input is at the H level, during (3/4) MXC ≦ CNT1 ≦ (MXC-20) It is determined that it has been input. Then, the internal state determination circuit 708 switches the mode signal MD from the state indicating the free-running mode to the state indicating the phase correction mode 2. The maximum count number determination circuit 713 outputs 252 (= 262-10) as the maximum count number MXC. The selector 111 outputs the vertical synchronization signal V3 from the vertical synchronization signal generation circuit 109 as the vertical synchronization signal VD. Therefore, the period of the vertical synchronizing signal VD in the phase correction mode 2 is shortened by 10H (1H is one period of the horizontal synchronizing signal) compared with the self-running mode. In other words, the maximum count number MXC is set to 252 (= 262-10) which is smaller than 262 in the free-running mode, thereby making the cycle of the vertical synchronization signal V3 (= VD) shorter than in the free-running mode. . In this way, the phase of the vertical synchronizing signal V4 is brought closer to the phase of the immediately following vertical synchronizing signal V3 (= VD).
[0091]
Then, as shown at time t3 in FIG. 9, when the immediately preceding vertical synchronization signal V1 is input during 232 (= MXC-20) ≦ CNT1 ≦ 252 (= MXC), the internal state determination circuit 708 causes the mode signal MD Is switched from the phase correction mode 2 to the other running mode, and the maximum count number determination circuit 713 sets the maximum count number MXC to 262.
[0092]
<Effect>
In the synchronization control circuit according to the second embodiment of the present invention, in the phase correction mode 1, the immediately preceding vertical synchronization signal V1 or V2 is input while the count value CNT1 of the free-running counter 106 is 0 (initial value) ≦ CNT1 ≦ 10. When this is done, the maximum count number MXC is switched from 282 (= 262 + 20) to 272 (= 262 + 10). That is, when the phase of the input vertical synchronizing signal V1 or V2 approaches the phase of the immediately preceding vertical synchronizing signal VD (= V3) to some extent (here, up to within 10H: 1H is one period of the horizontal synchronizing signal). The degree of approaching the phase of the vertical synchronizing signal V4 to the phase of the immediately preceding vertical synchronizing signal VD (= V3) is reduced. Thereby, the phase of the vertical synchronizing signal V4 can be stably brought close to the phase of the immediately preceding vertical synchronizing signal VD (= V3). As a result, the time required for the phase correction process can be shortened.
[0093]
Unlike the first embodiment, the count value R is not counted here in the free-running mode, so that the time required for the phase correction process can be shortened by this time.
[0094]
<Notes>
Here, in the phase correction mode 1, the maximum count number MXC is switched when the immediately preceding vertical synchronization signal V1 or V2 is input while the count value CNT1 is 0 (initial value) ≦ CNT1 ≦ 10. The range of the count value CNT1 is not limited to this, and can be set to an appropriate value according to the situation where the synchronization control circuit is applied.
[0095]
Here, in the phase correction mode 1, when the immediately preceding vertical synchronization signal V1 or V2 is input while the count value CNT1 is 0 (initial value) ≦ CNT1 ≦ 10, the maximum count number MXC is changed from 282 (= 262 + 20). 272 (= 262 + 10). That is, the maximum count number MXC is decreased by 10. The degree of decreasing the maximum count number MXC is not limited to this, and can be set to an appropriate value according to the situation where the synchronization control circuit is applied.
[0096]
【The invention's effect】
According to the synchronization control circuit of the present invention, the fourth vertical synchronization signal can be smoothly switched in the switching from the second mode to the first mode and in the switching from the first mode to the second mode. That is, the phase correction process can be performed smoothly.
[0097]
Further, in the first mode, the phase of the third vertical synchronizing signal is changed according to the phase of the input first vertical synchronizing signal, and the immediately preceding second vertical synchronizing signal (= fourth vertical synchronizing signal). Or the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that. Therefore, regardless of the phase of the input first vertical synchronization signal, the phase of the third vertical synchronization signal is changed to the one of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before or after it. Compared to a conventional synchronization control circuit that approaches only the phase, the phase of the third vertical synchronization signal can be brought closer to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal). That is, the time required for the phase correction process can be shortened.
[0098]
Further, when the phase of the first vertical synchronizing signal input in the first mode has approached the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before that to some extent, the third vertical synchronizing signal The degree of approaching the phase of the synchronization signal to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before is reduced. As a result, the phase of the third vertical synchronizing signal can be stably brought close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before it. As a result, the time required for the phase correction process can be shortened.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a synchronization control circuit according to a first embodiment of the present invention.
FIG. 2 is a flowchart showing a procedure of phase correction processing by the synchronization control circuit shown in FIG. 1;
FIG. 3 is a time chart at the time of switching from other running mode—self-running mode—other running mode when a vertical synchronization signal is lost;
FIG. 4 is a time chart when switching from a self-running mode—phase correction mode 1—other running mode;
FIG. 5 is a time chart when switching from a self-running mode—phase correction mode 2—other running mode;
FIG. 6 is a time chart for explaining phase correction processing when the display state of the display is switched.
FIG. 7 is a block diagram showing an overall configuration of a synchronous control circuit according to a second embodiment of the present invention.
FIG. 8 is a time chart when switching from a self-running mode—phase correction mode 1—other running mode;
FIG. 9 is a time chart when switching from a self-running mode—phase correction mode 2—other running mode;
FIG. 10 is a block diagram showing an overall configuration of a conventional synchronization control circuit.
11 is a time chart for explaining the operation of the synchronization control circuit shown in FIG. 10;
[Explanation of symbols]
106 Self-propelled counter
107 Other running counter
108,708 Internal state determination circuit
109, 110 Vertical synchronization signal generation circuit
111 selector
112,712 determination signal generation circuit
113,713 Maximum count number determination circuit
V1-V4, VD Vertical synchronization signal
H1, H2 Horizontal sync signal
CNT1, CNT2 count value
MXC maximum count

Claims

第１および第２のモードを有する同期制御回路であって、
映像信号から分離された水平同期信号をカウントし、当該映像信号から分離された第１の垂直同期信号に応答してカウント値を初期値に設定する他走カウンタと、
最大カウント数を決定する決定手段と、
前記映像信号から分離された水平同期信号をカウントし、カウント値が前記最大カウント数に達すると当該カウント値を初期値に設定し、前記第２のモードから前記第１のモードに切り替わると当該カウント値を初期値に設定する自走カウンタと、
前記自走カウンタのカウント値が初期値に設定されるごとに第２の垂直同期信号を出力する第１の垂直同期信号生成回路と、
前記他走カウンタのカウント値が第１の値になるごとに第３の垂直同期信号を出力する第２の垂直同期信号生成回路と、
前記第２の垂直同期信号および前記第３の垂直同期信号を受け、前記第１のモードのときは前記第２の垂直同期信号を第４の垂直同期信号として出力し、前記第２のモードのときは前記第３の垂直同期信号を前記第４の垂直同期信号として出力するセレクタとを備え、
前記同期制御回路は、
前記第２のモードにおいて、前記最大カウント数を含んだ第１の範囲に前記他走カウンタのカウント値がある間に前記第１の垂直同期信号が入力されなかったとき前記第１のモードに切り替わり、
前記第１のモードにおいて、前記自走カウンタのカウント値が第２の値から最大カウント数までの間に前記第１の垂直同期信号が入力されたとき前記第２のモードに切り替わり、
前記決定手段は、
前記第１のモードにおいて、前記自走カウンタのカウント値が初期値から第３の値までの間に前記第１の垂直同期信号が入力されたとき前記最大カウント数を増加させ、前記自走カウンタのカウント値が前記第３の値から前記第２の値までの間に前記第１の垂直同期信号が入力されたとき前記最大カウント数を減少させる
ことを特徴とする同期制御回路。A synchronous control circuit having first and second modes, comprising:
A counter counter that counts the horizontal synchronizing signal separated from the video signal and sets the count value to an initial value in response to the first vertical synchronizing signal separated from the video signal;
A determination means for determining a maximum count;
The horizontal synchronization signal separated from the video signal is counted, and when the count value reaches the maximum count number, the count value is set to an initial value, and when the second mode is switched to the first mode, the count value is counted. A free-running counter that sets the value to the initial value,
A first vertical synchronization signal generating circuit that outputs a second vertical synchronization signal each time the count value of the free-running counter is set to an initial value;
A second vertical synchronization signal generation circuit that outputs a third vertical synchronization signal each time the count value of the other running counter becomes a first value;
The second vertical synchronization signal and the third vertical synchronization signal are received, and in the first mode, the second vertical synchronization signal is output as a fourth vertical synchronization signal. And a selector for outputting the third vertical synchronizing signal as the fourth vertical synchronizing signal.
The synchronization control circuit includes:
In the second mode, when the first vertical synchronization signal is not input while the counter value of the counter counter is in the first range including the maximum count number, the mode is switched to the first mode. ,
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number, the mode is switched to the second mode,
The determining means includes
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between an initial value and a third value, the maximum count is increased, and the free-running counter The synchronization control circuit, wherein when the first vertical synchronization signal is input between the third value and the second value, the maximum count number is decreased.

請求項１に記載の同期制御回路において、
前記第１のモードにおいて前記第１の垂直同期信号が安定した周期で入力されていると判断した後に、前記同期制御回路は前記第２のモードへ切り替わり、前記決定手段は前記最大カウント数を増加または減少させる
ことを特徴とする同期制御回路。The synchronous control circuit according to claim 1,
After determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the synchronization control circuit switches to the second mode, and the determination means increases the maximum count number. Or a synchronization control circuit, wherein the synchronization control circuit is reduced.

請求項１に記載の同期制御回路において、
前記決定手段は、
前記第１のモードにおいて、前記自走カウンタのカウント値が第４の値から前記第３の値までの間に前記第１の垂直同期信号が入力されたとき前記最大カウント数を第５の値だけ増加させ、前記自走カウンタのカウント値が初期値から前記第４の値までの間に前記第１の垂直同期信号が入力されたとき前記最大カウント数を前記第５の値よりも小さい第６の値だけ増加させる
ことを特徴とする同期制御回路。The synchronous control circuit according to claim 1,
The determining means includes
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between the fourth value and the third value, the maximum count is set to a fifth value. When the first vertical synchronization signal is input while the count value of the free-running counter is between the initial value and the fourth value, the maximum count number is smaller than the fifth value. A synchronous control circuit characterized by being increased by a value of 6.