JP3676258B2 - Synchronous control circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は同期制御回路に関し、さらに詳しくは、映像信号から分離された垂直同期信号の位相を補正する同期制御回路に関する。
【0002】
【従来の技術】
近年のカーナビゲーションシステムでは、テレビジョン放送・DVDやCDからの地図情報・GPSからの情報などのさまざまな映像を表示することができる。カーナビゲーションシステムは車内に取り付けられるため、山間部における電波障害やノイズなどによって、映像信号から分離された垂直同期信号が欠落することがある。また、ディスプレイに表示されている地図情報をテレビジョン放送に切り替える場合のようにディスプレイの表示状態を切り替える際に、映像信号から分離された垂直同期信号の位相が大きく異なってしまうことがある。このような垂直同期信号の欠落や位相の乱れによって、ディスプレイを駆動する駆動回路へ入力される垂直同期信号の周期が乱れてしまい、さらには表示画面が乱れてしまう。
【0003】
映像信号から分離された垂直同期信号の欠落や位相の乱れによる表示画面の乱れを防ぐためにカーナビゲーションシステムには図10に示すような同期制御回路が設けられている。図10に示す同期制御回路は、同期分離回路901および902と、ユーザ制御部903と、セレクタ904,905および911と、自走カウンタ906と、他走カウンタ907と、内部状態判定回路908と、垂直同期信号生成回路909および910とを備える。
【0004】
同期分離回路901は、第1の映像信号から垂直同期信号V91および水平同期信号H91を分離する。同期分離回路902は、第2の映像信号から垂直同期信号V92および水平同期信号H92を分離する。
【0005】
ユーザ制御部903は、ディスプレイに第1の映像信号による映像を表示するか第2の映像信号による映像を表示するかのユーザからの指示を受け、指示に応じた選択信号USCを出力する。
【0006】
セレクタ904および905は、第1の映像信号による映像を表示するように選択信号USCが指示しているときは垂直同期信号V91および水平同期信号H91を出力し、第2の映像信号による映像を表示するように選択信号USCが指示しているときは垂直同期信号V92および水平同期信号H92を出力する。
【0007】
自走カウンタ906は、セレクタ905からの水平同期信号をカウントし、内部状態判定回路908からのモード信号MDが他走モードを示す状態から自走モードを示す状態に切り替わったときおよび自走カウンタ906のカウント値CNT91が262に達したときカウント値CNT91を初期値(=0)に設定する。ここでいう他走モードとは、セレクタ904からの垂直同期信号が内部状態判定回路908および他走カウンタ907に安定した周期で入力されている状態をいう。また自走モードとは、セレクタ904からの垂直同期信号が内部状態判定回路908および他走カウンタ907に不安定な周期で入力されている状態をいう。
【0008】
他走カウンタ907は、セレクタ905からの水平同期信号をカウントし、内部状態判定回路908からのモード信号MDが他走モードを示すときは、他走カウンタ907のカウント値CNT92が252(=262−10)≦CNT92≦272(=262+10)の間にセレクタ904から垂直同期信号が入力されたときおよび他走カウンタ907のカウント値CNT92が272に達したとき、内部状態判定回路908からのモード信号MDが自走モードを示すときはセレクタ904から垂直同期信号が入力されたときカウント値CNT2を初期値(=0)に設定する。
【0009】
内部状態判定回路908は、他走モードにおいて他走カウンタ907のカウント値CNT92が272に達したにもかかわらずセレクタ904から垂直同期信号が入力されないときモード信号MDを、他走モードを示す状態から自走モードを示す状態に切り替え、自走モードにおいて他走カウンタ907のカウント値CNT92が252(=262−10)≦CNT92≦272(=262+10)の間にセレクタ904から垂直同期信号が入力されるということが4回連続するとモード信号MDを、自走モードを示す状態から他走モードを示す状態に切り替える。
【0010】
垂直同期信号生成回路909は、自走カウンタ906のカウント値CNT91が初期値になるごとに垂直同期信号V93を出力する。垂直同期信号生成回路910は、他走カウンタ907のカウント値CNT92が初期値になるごとに垂直同期信号V94を出力する。
【0011】
セレクタ911は、内部状態判定回路908からのモード信号MDが自走モードを示すとき垂直同期信号生成回路909からの垂直同期信号V93を垂直同期信号VDとして出力し、内部状態判定回路908からのモード信号MDが他走モードを示すとき垂直同期信号生成回路910からの垂直同期信号V94を垂直同期信号VDとして出力する。セレクタ911からの垂直同期信号VDは、第1の映像信号による映像または第2の映像信号による映像をディスプレイに表示する際に基準となる。
【0012】
次に、第1の映像信号から分離された垂直同期信号V91が山間部における電波障害やノイズなどによって欠落した場合における図10に示した同期信号制御回路の動作について図11を参照しつつ説明する。ここでは第1の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部903に指示が与えられているものとする。また、第1の映像信号はNTSC方式のテレビジョン信号であり、垂直同期信号V91の1周期内に水平同期信号H91が262回
入力されるものとする。
【0013】
時刻t1より前の期間では、他走カウンタ907のカウント値CNT92が252(=262−10)≦CNT92≦272(=262+10)である間にセレクタ904からの垂直同期信号V91が内部状態判定回路908に入力されている。したがって、内部状態判定回路908はモード信号MDを他走モードを示す状態に設定する。セレクタ911は、垂直同期信号生成回路910からの垂直同期信号V94を垂直同期信号VDとして出力する。
【0014】
山間部における電波障害やノイズなどによって垂直同期信号V91の欠落が発生したため、時刻t1において他走カウンタ907のカウント値CNT92が272(=262+10)に達したにもかかわらずセレクタ904からの垂直同期信号V91が入力されないということが起きる。したがって内部状態判定回路908はモード信号MDを自走モードを示す状態に切り替える。他走モードを示す状態から自走モードを示す状態へのモード信号MDの切り替わりに応答して自走カウンタ906および他走カウンタ907はカウント値CNT91およびCNT92を初期値(=0)に設定する。セレクタ911は垂直同期信号生成回路909からの垂直同期信号V93を垂直同期信号VDとして出力する。
【0015】
欠落していた垂直同期信号V91がふたたびセレクタ904から入力されるようになると、内部状態判定回路908は、他走カウンタ907のカウント値CNT92が252(=262−10)≦CNT92≦272(=262+10)である間にセレクタ904から垂直同期信号V91が連続して入力された回数Rをカウントする。
【0016】
連続して入力された回数Rが4に達すると、時刻t2において内部状態判定回路908はモード信号MDを他走モードを示す状態に切り替える。セレクタ911は垂直同期信号生成回路910からの垂直同期信号V94を垂直同期信号VDとして出力する。
【0017】
以上のようにして図10に示した同期制御回路では映像信号から分離された垂直同期信号の欠落による位相の乱れを補正している。
【0018】
【発明が解決しようとする課題】
図10に示した従来の同期制御回路では、図11に示すように、自走モードから他走モードに切り替わった直後の垂直同期信号VDの周期が、自走モードから他走モードに切り替わる直前の垂直同期信号VDと垂直同期信号V91との位相差ΔPだけずれてしまう。このため、映像信号から分離された垂直同期信号が頻繁に乱れてしまうようなときやディスプレイの表示を切り替えるときなどに安定した映像を表示できないことがある。
【0019】
この発明は上記のような問題を解決するためになされたものであり、その目的は、位相補正処理を円滑に行うことができる同期制御回路を提供することである。
【0020】
【課題を解決するための手段】
この発明による同期制御回路は第1のモードおよび第2のモードを有し、他走カウンタと、決定手段と、自走カウンタと、第1の垂直同期信号生成回路と、第2の垂直同期信号生成回路と、セレクタとを備える。他走カウンタは、映像信号から分離された水平同期信号をカウントし、当該映像信号から分離された第1の垂直同期信号に応答してカウント値を初期値に設定する。決定手段は、最大カウント数を決定する。自走カウンタは、映像信号から分離された水平同期信号をカウントし、カウント値が最大カウント数に達すると当該カウント値を初期値に設定する。また自走カウンタは、第2のモードから第1のモードに切り替わるとカウント値を初期値に設定する。第1の垂直同期信号生成回路は、自走カウンタのカウント値が初期値に設定されるごとに第2の垂直同期信号を出力する。第2の垂直同期信号生成回路は、他走カウンタのカウント値が第1の値になるごとに第3の垂直同期信号を出力する。セレクタは、第2の垂直同期信号および第3の垂直同期信号を受け、第1のモードのときは第2の垂直同期信号を第4の垂直同期信号として出力し、第2のモードのときは第3の垂直同期信号を第4の垂直同期信号として出力する。上記同期制御回路は、第2のモードにおいて、最大カウント数を含んだ第1の範囲に他走カウンタのカウント値がある間に第1の垂直同期信号が入力されなかったとき第1のモードに切り替わる。また上記同期制御回路は、第1のモードにおいて、自走カウンタのカウント値が第2の値から最大カウント数までの間に第1の垂直同期信号が入力されたとき第2のモードに切り替わる。上記決定手段は、第1のモードにおいて、自走カウンタのカウント値が初期値から第3の値までの間に第1の垂直同期信号が入力されたとき最大カウント数を増加させ、自走カウンタのカウント値が第3の値から第2の値までの間に第1の垂直同期信号が入力されたとき最大カウント数を減少させる。
【0021】
好ましくは、第1のモードにおいて第1の垂直同期信号が安定した周期で入力されていると判断した後に、上記同期制御回路は第2のモードへ切り替わり、上記決定手段は最大カウント数を増加または減少させる。
【0022】
上記同期制御回路では、第2のモードにおいて他走カウンタのカウント値が第1の範囲にある間に第1の垂直同期信号が入力されると、他走カウンタはカウント値を初期値に設定する。その後 他走カウンタのカウント値が第1の値になると第2の垂直同期信号生成回路は第3の垂直同期信号を出力し、セレクタは第2の垂直同期信号生成回路からの第3の垂直同期信号を第4の垂直同期信号として出力する。第1の垂直同期信号の位相が乱れたために第2のモードにおいて他走カウンタのカウント値が第1の範囲にある間に第1の垂直同期信号が入力されないと、第1のモードに切り替わる。第1のモードに切り替わると自走カウンタはカウント値を初期値に設定する。自走カウンタのカウント値が初期値に設定されると第1の垂直同期信号生成回路は第2の垂直同期信号を出力し、セレクタは第1の垂直同期信号生成回路からの第2の垂直同期信号を第4の垂直同期信号として出力する。
【0023】
このように、第2のモードのときは他走カウンタのカウント値が第1の値に達するのに応答して第4の垂直同期信号を出力し、第1のモードのときは自走カウンタのカウント値が初期値に設定されるのに応答して第4の垂直同期信号を出力するとともに、第2のモードにおいて他走カウンタのカウント値が第1の範囲にある間に第1の垂直同期信号が入力されないと第1のモードに切り替わる。これにより、第2のモードから第1のモードへの切り替えにおける第3の垂直同期信号から第2の垂直同期信号への第4の垂直同期信号の切り替えを円滑に行うことができる。
【0024】
第1のモードにおいて第1の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が第2の値から最大カウント数までの間に第1の垂直同期信号が入力されると第2のモードに切り替わる。自走カウンタのカウント値が第2の値から最大カウント数までの間に第1の垂直同期信号が入力されたときには、第2の垂直同期信号と第3の垂直同期信号との位相差は、他走カウンタのカウント値が第1の値から(最大カウント数−第2の値)に達するまでの間の位相差と他走カウンタのカウント値が初期値から第1の値に達するまでの間の位相差との間に収まっている。したがって、第1のモードから第2のモードへの切り替えにおける第2の垂直同期信号から第3の垂直同期信号への第4の垂直同期信号の切り替えを円滑に行うことができる。
【0025】
第1のモードにおいて第1の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が初期値から第3の値までの間に第1の垂直同期信号が入力されると、決定手段は最大カウント数を増加させる。自走カウンタは、この増加した最大カウント数にカウント値が達すると当該カウント値を初期値に設定する。自走カウンタのカウント値が初期値に設定されると第1の垂直同期信号生成回路は第2の垂直同期信号を出力し、セレクタは第1の垂直同期信号生成回路からの第2の垂直同期信号を第4の垂直同期信号として出力する。ここでの第2の垂直同期信号の周期は、最大カウント数を増加させる以前と比べるとこの増加に応じた分だけ長くなる。このように第2の垂直同期信号の周期を長くすることによって第3の垂直同期信号の位相をその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づける。
【0026】
第1のモードにおいて第1の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が第3の値から第2の値までの間に第1の垂直同期信号が入力されると、決定手段は最大カウント数を減少させる。自走カウンタは、この減少した最大カウント数にカウント値が達すると当該カウント値を初期値に設定する。自走カウンタのカウント値が初期値に設定されると第1の垂直同期信号生成回路は第2の垂直同期信号を出力し、セレクタは第1の垂直同期信号生成回路からの第2の垂直同期信号を第4の垂直同期信号として出力する。ここでの第2の垂直同期信号の周期は、最大カウント数を減少させる以前と比べるとこの減少に応じた分だけ短くなる。このように第2の垂直同期信号の周期を短くすることによって第3の垂直同期信号の位相をその直後の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づける。
【0027】
上述のようにして第3の垂直同期信号の位相をその直前または直後の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づけた結果、自走カウンタのカウント値が第2の値から最大カウント数までの間に第1の垂直同期信号が入力されるようになると、第2のモードに切り替わる。自走カウンタのカウント値が第2の値から最大カウント数までの間に第1の垂直同期信号が入力されたときには、第2の垂直同期信号と第3の垂直同期信号との位相差は、他走カウンタのカウント値が第1の値から(最大カウント数−第2の値)に達するまでの間の位相差と他走カウンタのカウント値が初期値から第1の値に達するまでの間の位相差との間に収まっている。したがって、第1のモードから第2のモードへの切り替えにおける第2の垂直同期信号から第3の垂直同期信号への第4の垂直同期信号の切り替えを円滑に行うことができる。
【0028】
以上のように上記同期制御回路では、第2のモードから第1のモードへの切り替わりおよび第1のモードから第2のモードへの切り替わりにおいて第4の垂直同期信号を円滑に切り替えることができる。すなわち位相補正処理を円滑に行うことができる。
【0029】
また、第1のモードにおいて第1の垂直同期信号が安定した周期で入力されていると判断した後、自走カウンタのカウント値が初期値から第3の値までの間に第1の垂直同期信号が入力されると第2の垂直同期信号の周期を長くすることによって第3の垂直同期信号の位相をその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づける。一方、自走カウンタのカウント値が第3の値から第2の値までの間に第1の垂直同期信号が入力されると第2の垂直同期信号の周期を短くすることによって第3の垂直同期信号の位相をその直後の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づける。すなわち、入力された第1の垂直同期信号の位相に応じて第3の垂直同期信号の位相を、その直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づけたりその直後の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づけたりする。したがって、入力された第1の垂直同期信号の位相にかかわらず第3の垂直同期信号の位相をその直前または直後のいずれか一方の第2の垂直同期信号(=第4の垂直同期信号)の位相にのみ近づける従来の同期制御回路に比べると、第3の垂直同期信号の位相を第2の垂直同期信号(=第4の垂直同期信号)の位相に早く近づけることができる。すなわち位相補正処理に要する時間を短くすることができる。
【0030】
好ましくは、上記決定手段は、第1のモードにおいて、自走カウンタのカウント値が第4の値から第3の値までの間に第1の垂直同期信号が入力されたとき最大カウント数を第5の値だけ増加させ、自走カウンタのカウント値が初期値から第4の値までの間に第1の垂直同期信号が入力されたとき最大カウント数を第5の値よりも小さい第6の値だけ増加させる。
【0031】
上記同期制御回路では、第1のモードにおいて自走カウンタのカウント値が第4の値から第3の値までの間に第1の垂直同期信号が入力されたとき、決定手段は最大カウント数を第5の値だけ増加させる。このように第2の垂直同期信号の周期を長くすることによって第3の垂直同期信号の位相をその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づける。
【0032】
第1のモードにおいて自走カウンタのカウント値が初期値から第4の値までの間に第1の垂直同期信号が入力されたとき最大カウント数を第5の値よりも小さい第6の値だけ増加させる。すなわち、入力された第1の垂直同期信号の位相がその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相にある程度まで近づいたときには、第3の垂直同期信号の位相をその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づける度合いを小さくしている。これにより、第3の垂直同期信号の位相をその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に安定して近づけることができる。この結果、位相補正処理に要する時間を短くすることができる。
【0033】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【0034】
(第1の実施形態)
<同期制御回路の全体構成>
図1は、この発明の第1の実施形態による同期制御回路の全体構成を示すブロック図である。図1に示す同期制御回路はカーナビゲーションシステム(図示せず)に適用され、テレビジョン放送・DVDまたはCDからの地図情報・GPSからの情報などの映像をディスプレイに表示する際の基準となる垂直同期信号VDを生成する回路である。
【0035】
図1に示す同期制御回路は、同期分離回路101および102と、ユーザ制御部103と、セレクタ104,105および111と、自走カウンタ106と、他走カウンタ107と、内部状態判定回路108と、垂直同期信号生成回路109および110と、判定信号生成回路112と、最大カウント数決定回路113とを備える。
【0036】
同期分離回路101は、第1の映像信号から垂直同期信号V1および水平同期信号H1を分離する。同期分離回路102は、第2の映像信号から垂直同期信号V2および水平同期信号H2を分離する。
【0037】
ユーザ制御部103は、カーナビゲーションシステムのディスプレイに第1の映像信号による映像を表示するか第2の映像信号による映像を表示するかのユーザからの指示を受け、指示に応じた選択信号USCを出力する。
【0038】
セレクタ104は、同期分離回路101および102からの垂直同期信号V1およびV2を受け、第1の映像信号による映像を表示するように選択信号USCが指示しているときは垂直同期信号V1を出力し、第2の映像信号による映像を表示するように選択信号USCが指示しているときは垂直同期信号V2を出力する。セレクタ105は、同期分離回路101および102からの水平同期信号H1およびH2を受け、第1の映像信号による映像を表示するように選択信号USCが指示しているときは水平同期信号H1を出力し、第2の映像信号による映像を表示するように選択信号USCが指示しているときは水平同期信号H2を出力する。
【0039】
自走カウンタ106は、セレクタ105からの水平同期信号をカウントし、内部状態判定回路108からのモード信号MDが 他走モードを示す状態から自走モードを示す状態に切り替わったときおよび自走カウンタ906のカウント値CNT1が最大カウント数決定回路113からの最大カウント数MXCに達したときカウント値CNT1を初期値(=0)に設定する。ここでいう他走モードとは、セレクタ104からの垂直同期信号が内部状態判定回路108および他走カウンタ107に安定した周期で入力されている状態をいう。自走モードとは、セレクタ104からの垂直同期信号が内部状態判定回路108および他走カウンタ107に不安定な周期で入力されている状態をいう。
【0040】
他走カウンタ107は、セレクタ105からの水平同期信号をカウントし、内部状態判定回路108からのモード信号MDが他走モードを示す場合においては、カウント値CNT2が252(=262−10)≦CNT2≦272(=262+10)の間にセレクタ104から垂直同期信号が入力されたときおよびカウント値CNT2が272(=262+10)に達したときカウント値CNT2を初期値(=0)に設定し、内部状態判定回路908からのモード信号MDが他走モード以外のモードを示す場合においては、セレクタ104から垂直同期信号が入力されたときおよびカウント値CNT2が272(=262+10)に達したときカウント値CNT2を初期値(=0)に設定する。
【0041】
内部状態判定回路108は、他走モードにおいて他走カウンタ107のカウント値CNT2が252(=262−10)≦CNT2≦272(=262+10)の間にセレクタ104から垂直同期信号が入力されないときモード信号MDを、他走モードを示す状態から自走モードを示す状態に切り替える。また内部状態判定回路108は、自走モードにおいて他走カウンタ107のカウント値CNT2が252(=262−10)≦CNT2≦272(=262+10)の間にセレクタ104から垂直同期信号が入力される、ということが4回連続すると、直前の垂直同期信号が入力された時点における自走カウンタ106のカウント値CNT1に応じてモード信号MDを、他走モードを示す状態・位相補正モード1を示す状態・位相補正モード2を示す状態のいずれかに切り替える。具体的には、(MXC−20)≦CNT1≦MXCの間に直前の垂直同期信号が入力されたときはモード信号MDを他走モードを示す状態に切り替える。CNT1≦(1/2)MXCの間に直前の垂直同期信号が入力されたときはモード信号MDを位相補正モード1を示す状態に切り替える。(1/2)MXC≦CNT1≦(MXC−20)の間に直前の垂直同期信号が入力されたときはモード信号MDを位相補正モード2を示す状態に切り替える。さらに内部状態判定回路108は、位相補正モード1または位相補正モード2において(MXC−20)≦CNT1≦MXCの間にセレクタ104から垂直同期信号が入力されるとモード信号MDを 他走モードを示す状態に切り替える。
【0042】
最大カウント数決定回路113は、内部状態判定回路108からのモード信号MDに応じた最大カウント数MXCを出力する。具体的には、最大カウント数決定回路113は、モード信号MDが他走モードまたは自走モードを示すときは262(規格値)を、位相補正モード1を示すときは272(=262+10)を、位相補正モード2を示すときは252(=262−10)を最大カウント数MXCとして出力する。
【0043】
判定信号生成回路112は、自走カウンタ106のカウント値CNT1が0(初期値)≦CNT1≦(1/2)MXCのときLレベルとなり(1/2)MXC≦CNT1≦MXCのときHレベルとなる判定信号JS1を生成し、これを内部状態判定回路108に出力する。
【0044】
垂直同期信号生成回路109は、自走カウンタ106のカウント値CNT1が0(初期値)になるごとに垂直同期信号V3を出力する。垂直同期信号生成回路110は、他走カウンタ107のカウント値CNT2が10(=初期値+10)になるごとに垂直同期信号V4を出力する。
【0045】
セレクタ111は、内部状態判定回路108からのモード信号MDが自走モード・位相補正モード1・位相補正モード2のいずれかを示すときは垂直同期信号生成回路109からの垂直同期信号V3を垂直同期信号VDとして出力し、内部状態判定回路108からのモード信号MDが他走モードを示すときは垂直同期信号生成回路110からの垂直同期信号V4を垂直同期信号VDとして出力する。セレクタ111からの垂直同期信号VDは、第1の映像信号による映像または第2の映像信号による映像をカーナビゲーションシステムのディスプレイに表示する際の同期信号となる。
【0046】
<垂直同期信号が欠落した場合の位相補正処理>
次に、図1に示した同期制御回路の動作について説明する。まず、第1の映像信号から分離された垂直同期信号V1が山間部における電波障害やノイズなどによって欠落した場合における位相補正処理について説明する。なお、ここでは第1の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部103に指示が与えられているものとする。また、第1の映像信号はNTSC方式のテレビジョン信号であり、垂直同期信号V1の1周期内に水平同期信号H1が262回 入力されるものとする。
【0047】
図2は、図1に示した同期制御回路による位相補正処理の流れを示すフローチャートである。以下、図2を参照しつつ説明する。
【0048】
最初、同期制御回路は他走モードであるものとする。すなわち、内部状態判定回路108はモード信号MDを 他走モードを示す状態に設定し、最大カウント数決定回路113は最大カウント数MXCを262に設定する(ST201)。
【0049】
次いでステップST202において、他走カウンタ107のカウント値CNT2が252(=262−10)≦CNT2≦272(=262+10)である間にセレクタ104からの垂直同期信号V1が内部状態判定回路108に入力されたか否かが判断される。
【0050】
図3の時刻t1より前において示すように、252(=262−10)≦CNT2≦272(=262+10)である間に垂直同期信号V1が入力されると他走カウンタ107はカウント値CNT2を初期値(=0)に設定する。その後 他走カウンタ107のカウント値CNT2が10になると垂直同期信号生成回路110は垂直同期信号V4を出力し、セレクタ111は垂直同期信号生成回路110からの垂直同期信号V4を垂直同期信号VDとして出力する。そしてふたたびステップST201およびST202における処理が繰り返される。
【0051】
一方、図3の時刻t1において示すように、垂直同期信号V1が欠落したため、他走カウンタ107のカウント値CNT2が272(=262+10)に達したにもかかわらず垂直同期信号V1が入力されないとステップST203に進む。これとともに他走カウンタ107はカウント値CNT2を0(初期値)に設定する。そしてステップST203において、内部状態判定回路108はモード信号MDを、他走モードを示す状態から自走モードを示す状態に切り替える。最大カウント数決定回路113は最大カウント数MXCを262に設定する。図3の時刻t1において示すように、他走モードを示す状態から自走モードを示す状態へのモード信号MDの切り替わりに応答して自走カウンタ106はカウント値CNT1を0(初期値)に設定する。垂直同期信号生成回路109は自走カウンタ106のカウント値CNT1が0(初期値)になると垂直同期信号V3を出力し、セレクタ111は垂直同期信号生成回路109からの垂直同期信号V3を垂直同期信号VDとして出力する。
【0052】
この同期制御回路は、他走モードのときは他走カウンタ107のカウント値CNT2が10に達するのに応答して垂直同期信号VDを出力し、自走モードのときは自走カウンタ106のカウント値CNT1が0(初期値)に設定されるのに応答して垂直同期信号VDを出力するとともに、他走カウンタ107のカウント値CNT2が272に達したにもかかわらず垂直同期信号V1が入力されないと他走モードから自走モードに切り替わる。これにより、図3の時刻t1において示すように他走モードから自走モードへの切り替わりによっては垂直同期信号VDの周期は乱れない。
【0053】
次いでステップST204において、図3の時刻t1からt2までにおいて示すように、内部状態判定回路108は、他走カウンタ107のカウント値CNT2が252(=262−10)≦CNT2≦272(=262+10)である間にセレクタ104から垂直同期信号V1が入力される、ということが連続して続いた回数Rをカウントする。そしてカウント値Rが4に達したか否かを判定する。カウント値Rが4に達していないときはステップST203およびST204における処理が繰り返される。一方、図3の時刻t2において示すように、欠落していた垂直同期信号V1がふたたび入力されるようになりカウント値Rが4に達するとステップST205に進む。このようにカウント値Rが4に達したことをもって、垂直同期信号V1が安定した周期で入力されていると判断している。
【0054】
そしてステップST205において、直前の垂直同期信号V1が、自走カウンタ106のカウント値CNT1が242(=MXC−20)≦CNT1≦262(=MXC)の間に入力されたか否かが判定される。
【0055】
図3の時刻t2において示すように、242(=MXC−20)≦CNT1≦262(=MXC)の間に直前の垂直同期信号V1が入力されたときはステップST201に戻る。そしてステップST201において、内部状態判定回路108はモード信号MDを、自走モードを示す状態から他走モードを示す状態に切り替え、最大カウント数決定回路113は最大カウント数MXCを262に設定する。図3の時刻t2において示すように、242(=MXC−20)≦CNT1≦262(=MXC)の間に直前の垂直同期信号V1が入力されたときには垂直同期信号V3と垂直同期信号V4との位相差は±10H(1Hは水平同期信号の1周期)以内に収まっている。したがって、自走モードから他走モードへの切り替わりにおける垂直同期信号VDのV3からV4への切り替わりが円滑に行なわれる。
【0056】
一方、242≦CNT1≦262の間に直前の垂直同期信号V1が入力されていないときはステップST206に進む。
【0057】
そしてステップST206において、直前の垂直同期信号V1が、自走カウンタ106のカウント値CNT1がCNT1≦131(=MXC/2)の間に入力されたか否かが判定される。具体的には、図4の時刻t2において示すように、直前の垂直同期信号V1が入力された時点における判定信号JS1がLレベルであるときは、CNT1≦131(=MXC/2)の間に入力されたと判定され、ステップST207に進む。一方、図5の時刻t2において示すように、直前の垂直同期信号V1が入力された時点における判定信号JS1がHレベルであるときは、CNT1≦131(=MXC/2)の間には入力されなかった、すなわち(1/2)MXC≦CNT1≦(MXC−20)の間に入力されたと判定され、ステップST208に進む。
【0058】
ステップST207において、内部状態判定回路108はモード信号MDを自走モードを示す状態から位相補正モード1を示す状態に切り替える。最大カウント数決定回路113は、272(=262+10)を最大カウント数MXCとして出力する。自走カウンタ106はカウント値CNT1が272に達するとカウント値CNT1を0(初期値)に設定する。セレクタ111は垂直同期信号生成回路109からの垂直同期信号V3を垂直同期信号VDとして出力する。したがって、図4の時刻t2からt3において示すように、位相補正モード1における垂直同期信号VDの周期は自走モードのときと比べて10H(1Hは水平同期信号の1周期)だけ長くなる。すなわち、位相補正モード1では最大カウント数MXCを自走モードのときの262よりも大きい272(=262+10)にし、これにより垂直同期信号V3(=VD)の周期を自走モードのときよりも長くしている。このようにして垂直同期信号V4の位相をその直前の垂直同期信号V3(=VD)の位相に近づけている。ここでは最大カウント数MXCを大きくする度合いを10としたけれどもこの度合いは10に限られない。垂直同期信号V4の位相がその直前の垂直同期信号V3(=VD)の位相に近づく早さはこの度合いを大きくするにつれて早くなる。
【0059】
次いでステップST209において、直前の垂直同期信号V1が、自走カウンタ106のカウント値CNT1が252(=MXC−20)≦CNT1≦272(=MXC)の間に入力されたか否かが判定される。図4の時刻t3において示すように、直前の垂直同期信号V1が252(=MXC−20)≦CNT1≦272(=MXC)の間に入力されたときはステップST201に戻る。直前の垂直同期信号V1が252(=MXC−20)≦CNT1≦272(=MXC)の間に入力されたときには垂直同期信号V3と垂直同期信号V4との位相差は±10H(1Hは水平同期信号の1周期)以内に収まっている。そしてステップST201において、内部状態判定回路108はモード信号MDを、位相補正モード1を示す状態から他走モードを示す状態に切り替え、最大カウント数決定回路113は最大カウント数MXCを262に設定する。252(=MXC−20)≦CNT1≦272(=MXC)の間に直前の垂直同期信号V1が入力されていないときはステップST206に戻る。
【0060】
一方ステップST208では、内部状態判定回路108はモード信号MDを、自走モードを示す状態から位相補正モード2を示す状態に切り替える。最大カウント数決定回路113は、252(=262−10)を最大カウント数MXCとして出力する。自走カウンタ106はカウント値CNT1が252に達するとカウント値CNT1を0(初期値)に設定する。セレクタ111は垂直同期信号生成回路109からの垂直同期信号V3を垂直同期信号VDとして出力する。したがって、図5の時刻t2からt3において示すように、位相補正モード2における垂直同期信号VDの周期は自走モードのときと比べて10H(1Hは水平同期信号の1周期)だけ短くなる。すなわち、位相補正モード2では最大カウント数MXCを自走モードのときの262よりも小さい252(=262−10)にし、これにより垂直同期信号V3(=VD)の周期を自走モードのときよりも短くしている。このようにして垂直同期信号V4の位相をその直後の垂直同期信号V3(=VD)の位相に近づけている。ここでは最大カウント数MXCを小さくする度合いを10としたけれどもこの度合いは10に限られない。垂直同期信号V4の位相がその直後の垂直同期信号V3(=VD)の位相に近づく早さはこの度合いを大きくするにつれて早くなる。
【0061】
次いでステップST209において、直前の垂直同期信号V1が、自走カウンタ106のカウント値CNT1が232(=MXC−20)≦CNT1≦252(=MXC)の間に入力されたか否かが判定される。図5の時刻t3において示すように、直前の垂直同期信号V1が232(=MXC−20)≦CNT1≦252(=MXC)の間に入力されたときはステップST201に戻る。直前の垂直同期信号V1が232(=MXC−20)≦CNT1≦252(=MXC)の間に入力されたときには垂直同期信号V3と垂直同期信号V4との位相差は±10H(1Hは水平同期信号の1周期)以内に収まっている。そしてステップST201において、内部状態判定回路108はモード信号MDを、位相補正モード2を示す状態から他走モードを示す状態に切り替え、最大カウント数決定回路113は最大カウント数MXCを262に設定する。232(=MXC−20)≦CNT1≦252(=MXC)の間に直前の垂直同期信号V1が入力されていないときはステップST206に戻る。
【0062】
図4および図5の時刻t3において示すように、(MXC−20)≦CNT1≦MXCの間に直前の垂直同期信号V1が入力されたときには垂直同期信号V3と垂直同期信号V4との位相差は±10H(1Hは水平同期信号の1周期)以内に収まっている。したがって、位相補正モード1または位相補正モード2から他走モードへの切り替わりにおける垂直同期信号VDのV3からV4への切り替わりが円滑に行なわれる。
【0063】
以上のようにして図1に示した同期制御回路では映像信号から分離された垂直同期信号の欠落による位相の乱れを補正している。
【0064】
<ディスプレイの表示状態を切り替える際の位相補正処理>
次に、ディスプレイに表示する映像を第1の映像信号による映像から第2の映像信号による映像に切り替える際に生じる垂直同期信号の位相乱れを補正する処理について図6を参照しつつ説明する。ここでは第1の映像信号および第2の映像信号はNTSC方式のテレビジョン信号であり、垂直同期信号V1およびV2の1周期内に水平同期信号H1およびH2が262回 入力されるものとする。
【0065】
はじめは、第1の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部103に指示が与えられている。そしてこの指示に応じた選択信号USCをユーザ制御部103は出力し、セレクタ104は同期分離回路101からの垂直同期信号V1を出力している。同期制御回路は他走モードであり、セレクタ111は垂直同期信号生成回路110からの垂直同期信号V4を垂直同期信号VDとして出力している。
【0066】
そして時刻t0において、第2の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部103に指示が与えられる。するとユーザ制御部103はこの指示に応じた選択信号USCに出力を切り替え、セレクタ111は同期分離回路102からの垂直同期信号V2に出力を切り替える。
【0067】
垂直同期信号V1と垂直同期信号V2との位相差のため、時刻t1において、他走カウンタ107のカウント値CNT2が272(=262+10)に達したにもかかわらずセレクタ104から垂直同期信号V2が入力されないということが起きる。よって同期制御回路は他走モードから自走モードに切り替わる。これ以降、図3および図4において説明したのと同様にして自走モード−位相補正モード1−他走モードにおける処理が行なわれる。
【0068】
なお、自走モード−他走モードというように切り替わる場合および自走モード−位相補正モード2−他走モードというように切り替わる場合についても図3および図5において説明したのと同様の処理が行なわれる。
【0069】
<効果>
この発明の第1の実施形態による同期制御回路では、他走モードのときは他走カウンタ107のカウント値CNT2が10(=初期値+10)に達するのに応答して垂直同期信号VDを出力し、自走モードのときは自走カウンタ106のカウント値CNT1が0(初期値)に設定されるのに応答して垂直同期信号VDを出力するとともに、他走カウンタ107のカウント値CNT2が272(=262+10)に達したにもかかわらず垂直同期信号V1が入力されないと他走モードから自走モードに切り替わる。このため、他走モードから自走モードへの切り替わりによっては垂直同期信号VDの周期は乱れない。すなわち他走モードから自走モードへの切り替わりにおける垂直同期信号VDのV4からV3への切り替わりが円滑に行なわれる。また、自走モード・位相補正モード1・位相補正モード2において、自走カウンタ106のカウント値CNT1が(MXC−20)≦CNT1≦MXCの間に直前の垂直同期信号V1またはV2が入力されたときに他走モードに切り替わる。(MXC−20)≦CNT1≦MXCの間に直前の垂直同期信号V1またはV2が入力されたときには垂直同期信号V3と垂直同期信号V4との位相差は±10H(1Hは水平同期信号の1周期)以内に収まっている。したがって、自走モード・位相補正モード1・位相補正モード2から他走モードへの切り替わりにおける垂直同期信号VDのV3からV4への切り替わりが円滑に行なわれる。このように第1の実施形態による同期制御回路では位相補正処理を円滑に行うことができる。
【0070】
また、自走モードにおいてカウント値Rが4に達した後、セレクタ104からの直前の垂直同期信号V1またはV2がCNT1≦(1/2)MXCの間に入力されたときは位相補正モード1に移行し、垂直同期信号VD(=V3)の周期を自走モードのときよりも長くして垂直同期信号V4の位相をその直前の垂直同期信号VD(=V3)の位相に近づける。一方、セレクタ104からの直前の垂直同期信号V1またはV2が(1/2)MXC≦CNT1≦(MXC−20)の間に入力されたときは位相補正モード2に移行し、垂直同期信号VD(=V3)の周期を自走モードのときよりも短くして垂直同期信号V4の位相をその直後の垂直同期信号VD(=V3)の位相に近づける。すなわち、入力された垂直同期信号V1またはV2の位相がその直前および直後の垂直同期信号VD(=V3)のうち直前の垂直同期信号VD(=V3)の位相に近いときは垂直同期信号V4の位相をその直前の垂直同期信号VD(=V3)の位相に近づけ、その直後の垂直同期信号VD(=V3)の位相に近いときは垂直同期信号V4の位相をその直後の垂直同期信号VD(=V3)に近づける。したがって、入力された垂直同期信号V1またはV2の位相にかかわらず垂直同期信号V4の位相をその直前または直後のいずれか一方の垂直同期信号VD(=V3)の位相にのみ近づける従来の同期制御回路に比べると、垂直同期信号V4の位相を垂直同期信号VD(=V3)の位相に早く近づけることができる。すなわち位相補正処理に要する時間を短くすることができる。
【0071】
<なお書き>
なお、ここでは状態判定回路108がモード信号MDを、自走モードを示す状態から位相補正モード1を示す状態に切り替えるか位相補正モード2を示す状態に切り替えるかの境界をCNT1=MXC/2とした。この境界は判定信号JS1のLレベルとHレベルとの境界を決定するものでもある。ここでは位相補正モード1において最大カウント数MXCを大きくする度合いと位相補正モード2において最大カウント数MXCを小さくする度合いとをともに10としているため、垂直同期信号V4の位相がその直前の垂直同期信号V3(=VD)の位相に近づく早さとその直後の垂直同期信号V3(=VD)に近づく早さとが同程度になる。これゆえに上記境界をCNT1=MXC/2としている。したがって、位相補正モード1において最大カウント数MXCを大きくする度合いと位相補正モード2において最大カウント数MXCを小さくする度合いとに応じて上記境界を最適な位置にすることができる。例えば、位相補正モード1において最大カウント数MXCを大きくする度合いが20であり位相補正モード2において最大カウント数MXCを小さくする度合いが10である場合には垂直同期信号V4の位相がその直前の垂直同期信号V3(=VD)の位相に近づく早さはその直後の垂直同期信号V3(VD)に近づく早さの約2倍になる。よって上記境界をCNT1=(2MXC/3)とする、というように定めることができる。さらに、位相補正モード1において最大カウント数MXCを大きくする度合いおよび位相補正モード2において最大カウント数MXCを小さくする度合いならびに上記境界は、垂直同期信号VDを基準としてディスプレイに表示される映像の見た目も考慮して決めることが望ましい。
【0072】
また、ここでは他走モードおよび自走モードにおける最大カウント数MXCを262としたけれどもこの最大カウント数MXCはこれに限られるものではなく第1および第2の映像信号の種類や方式に応じた適切な値にすることができる。
【0073】
また、ここでは内部状態判定回路108がモード信号MDを、他走モードを示す状態から自走モードを示す状態に切り替えるタイミングを、他走カウンタ107のカウント値CNT2が252(=MXC−10)≦CNT2≦272(=MXC+10)の間に垂直同期信号V1が入力されないときとした。このカウント値CNT2の範囲(±10の値)は、第1および第2の映像信号の種類や方式などの同期制御回路が適用される状況に応じて適切な値にすることができる。
【0074】
また、ここでは垂直同期信号生成回路110が垂直同期信号V4を出力するタイミングを他走カウンタ107のカウント値CNT2が10(=初期値+10)に達したときとした。このカウント値CNT2における+10の値は、第1および第2の映像信号の方式など同期制御回路が適用される状況に応じて適切な値にすることができる。
【0075】
また、ここでは内部状態判定回路108がモード信号MDを、自走モードを示す状態・位相補正モード1を示す状態・位相補正モード2を示す状態から他走モードを示す状態に切り替えるタイミングを、自走カウンタ106のカウント値CNT1が(MXC−20)≦CNT1≦MXCの間に直前の垂直同期信号V1またはV2が入力されたときとした。このカウント値CNT1における−20の値は、第1および第2の映像信号の方式など同期制御回路が適用される状況に応じて適切な値にすることができる。
【0076】
また、ここでは内部状態判定回路108がモード信号MDを、自走モードを示す状態から他走モードを示す状態・位相補正モード1を示す状態・位相補正モード2を示す状態に切り替えるタイミングを、カウント値Rが4に達したときとした。このカウント値Rは4に限定されるものではなく同期制御回路が適用される状況に応じて適切な値にすることができる。
【0077】
また、ここではカーナビゲーションシステムに適用される同期制御回路について説明したけれども、複数の映像を切り替えて表示するその他のシステムにもこの同期制御回路を適用することができる。
【0078】
また、図3から図6に示した波形の極性を逆にしてもよい。
【0079】
(第2の実施形態)
<同期制御回路の全体構成>
図7は、この発明の第2の実施形態による同期制御回路の全体構成を示すブロック図である。図7に示す同期制御回路は、図1に示した判定信号生成回路112・内部状態判定回路108・最大カウント数決定回路113に代えて判定信号生成回路712・内部状態判定回路708・最大カウント数決定回路713を備え、その他の構成を図1に示した同期制御回路と同じくする。
【0080】
判定信号生成回路712は、自走カウンタ106のカウント値CNT1が0(初期値)≦CNT1≦(3/4)MXCのときLレベルとなり(3/4)MXC≦CNT1≦MXCのときHレベルとなる判定信号JS1を生成し、これを内部状態判定回路108に出力する。また判定信号生成回路712は、自走カウンタ106のカウント値CNT1が初期値≦CNT1≦10のときHレベルとなり10≦CNT1≦MXCのときLレベルとなる判定信号JS2を生成し、これを内部状態判定回路108に出力する。
【0081】
内部状態判定回路708は、他走モードにおいて他走カウンタ107のカウント値CNT2が252(=262−10)≦CNT2≦272(=262+10)の間にセレクタ104から垂直同期信号が入力されないときモード信号MDを、他走モードを示す状態から自走モードを示す状態に切り替える。また内部状態判定回路708は、他走モード以外のとき、直前の垂直同期信号が入力された時点における自走カウンタ106のカウント値CNT1に応じてモード信号MDを、他走モードを示す状態・位相補正モード1を示す状態・位相補正モード2を示す状態のいずれかに切り替える。具体的には、(MXC−20)≦CNT1≦MXCの間に直前の垂直同期信号が入力されたときはモード信号MDを 他走モードを示す状態に切り替える。0(初期値)≦CNT1≦(3/4)MXCの間に直前の垂直同期信号が入力されたときはモード信号MDを 位相補正モード1を示す状態に切り替える。(3/4)MXC≦CNT1≦(MXC−20)の間に直前の垂直同期信号が入力されたときはモード信号MDを 位相補正モード2を示す状態に切り替える。また内部状態判定回路708は、他走モード以外のとき、自走カウンタ106のカウント値CNT1が0(初期値)≦CNT1≦10の間に直前の垂直同期信号が入力されたときは切り替え信号SWを最大カウント数決定回路713に出力する。具体的には、直前の垂直同期信号が入力された時点における判定信号JS2がHレベルであるとき切り替え信号SWを最大カウント数決定回路713に出力する。さらに内部状態判定回路708は、位相補正モード1または位相補正モード2において(MXC−20)≦CNT1≦MXCの間にセレクタ104から垂直同期信号が入力されるとモード信号MDを 他走モードを示す状態に切り替える。
【0082】
最大カウント数決定回路713は、内部状態判定回路708からのモード信号MDおよび切り替え信号SWに応じた最大カウント数MXCを出力する。具体的には、最大カウント数決定回路713は、モード信号MDが他走モードまたは自走モードを示すときは262(規格値)を、位相補正モード1を示すときは282(=262+20)を、位相補正モード2を示すときは252(=262−10)を最大カウント数MXCとして出力する。そして内部状態判定回路708からの切り替え信号SWを受けると最大カウント数MXCを272(=262+10)に切り替える。
【0083】
<垂直同期信号が欠落した場合の位相補正処理>
次に、図7に示した同期制御回路の動作について説明する。ここでは第1の映像信号から分離された垂直同期信号V1が山間部における電波障害やノイズなどによって欠落した場合における位相補正処理について説明する。なお、ここでは第1の映像信号による映像をディスプレイに表示するようにユーザからユーザ制御部103に指示が与えられているものとする。また、第1の映像信号はNTSC方式のテレビジョン信号であり、垂直同期信号V1の1周期内に水平同期信号H1が262回 入力されるものとする。
【0084】
最初、同期制御回路は他走モードであるものとする。すなわち、内部状態判定回路708はモード信号MDを 他走モードを示す状態に設定し、最大カウント数決定回路713は最大カウント数MXCを262に設定する。そして、他走カウンタ107のカウント値CNT2が252(=262−10)≦CNT2≦272(=262+10)である間にセレクタ104からの垂直同期信号V1が内部状態判定回路708に入力されたか否かが判定される。
【0085】
図8の時刻t1において示すように、垂直同期信号V1が欠落したため、他走カウンタ107のカウント値CNT2が272(=262+10)に達したにもかかわらず垂直同期信号V1が入力されないと、他走カウンタ107はカウント値CNT2を0(初期値)に設定する。そして内部状態判定回路708はモード信号MDを、他走モードを示す状態から自走モードを示す状態に切り替える。
【0086】
自走モードに切り替わると内部状態判定回路708は、直前の垂直同期信号V1が、自走カウンタ106のカウント値CNT1が242(=MXC−20)≦CNT1≦262(=MXC)の間に入力されたか否かを判定する。242(=MXC−20)≦CNT1≦262(=MXC)の間に直前の垂直同期信号V1が入力されたとき内部状態判定回路708はモード信号MDを、自走モードを示す状態から他走モードを示す状態に切り替える。一方、図8および図9の時刻t2において示すように、242(=MXC−20)≦CNT1≦262(=MXC)の間に直前の垂直同期信号V1が入力されなかったときは、自走カウンタ106のカウント値CNT1が0(初期値)≦CNT1≦(3/4)MXCの間に入力されたか(3/4)MXC≦CNT1≦(MXC−20)の間に入力されたかが判定される。具体的には、直前の垂直同期信号V1が入力された時点における判定信号JS1がLレベルであるときは0(初期値)≦CNT1≦(3/4)MXCの間に入力されたと判定され、Hレベルであるときは(3/4)MXC≦CNT1≦(MXC−20)の間に入力されたと判定される。
【0087】
図8の時刻t2では、直前の垂直同期信号V1が入力された時点における判定信号JS1がLレベルであるため、0(初期値)≦CNT1≦(3/4)MXCの間に入力されたと判定される。そして内部状態判定回路708はモード信号MDを 自走モードを示す状態から位相補正モード1を示す状態に切り替える。最大カウント数決定回路713は、282(=262+20)を最大カウント数MXCとして出力する。自走カウンタ106はカウント値CNT1が282に達するとカウント値CNT1を初期値に設定する。セレクタ111は垂直同期信号生成回路109からの垂直同期信号V3を垂直同期信号VDとして出力する。したがって、位相補正モード1における垂直同期信号VDの周期は自走モードのときと比べて20H(1Hは水平同期信号の1周期)だけ長くなる。すなわち、最大カウント数MXCを自走モードのときの262よりも大きい282(=262+20)にし、これにより垂直同期信号V3(=VD)の周期を自走モードのときよりも長くしている。このようにして垂直同期信号V4の位相をその直前の垂直同期信号V3(=VD)の位相に近づけている。
【0088】
そして図8のa81において示すように、判定信号JS2がHレベルであるときに垂直同期信号V1が入力されると内部状態判定回路708は最大カウント数決定回路713に切り替え信号SWを出力する。切り替え信号SWを受けると最大カウント数決定回路713は最大カウント数MXCを282(=262+20)から272(=262+10)に切り替える。
【0089】
さらに図8の時刻t3において示すように、直前の垂直同期信号V1が252(=MXC−20)≦CNT1≦272(=MXC)の間に入力されると、内部状態判定回路708はモード信号MDを位相補正モード1から他走モードに切り替え、最大カウント数決定回路713は最大カウント数MXCを262に設定する。
【0090】
これに対して図9の時刻t2では、直前の垂直同期信号V1が入力された時点における判定信号JS1がHレベルであるため、(3/4)MXC≦CNT1≦(MXC−20)の間に入力されたと判定される。そして内部状態判定回路708はモード信号MDを 自走モードを示す状態から位相補正モード2を示す状態に切り替える。最大カウント数決定回路713は、252(=262−10)を最大カウント数MXCとして出力する。セレクタ111は垂直同期信号生成回路109からの垂直同期信号V3を垂直同期信号VDとして出力する。したがって、位相補正モード2における垂直同期信号VDの周期は自走モードのときと比べて10H(1Hは水平同期信号の1周期)だけ短くなる。すなわち、最大カウント数MXCを自走モードのときの262よりも小さい252(=262−10)にし、これにより垂直同期信号V3(=VD)の周期を自走モードのときよりも短くしている。このようにして垂直同期信号V4の位相をその直後の垂直同期信号V3(=VD)の位相に近づけている。
【0091】
そして図9の時刻t3において示すように、直前の垂直同期信号V1が232(=MXC−20)≦CNT1≦252(=MXC)の間に入力されると、内部状態判定回路708はモード信号MDを位相補正モード2から他走モードに切り替え、最大カウント数決定回路713は最大カウント数MXCを262に設定する。
【0092】
<効果>
この発明の第2の実施形態による同期制御回路では、位相補正モード1において自走カウンタ106のカウント値CNT1が0(初期値)≦CNT1≦10の間に直前の垂直同期信号V1またはV2が入力されたときは最大カウント数MXCを282(=262+20)から272(=262+10)に切り替える。すなわち、入力された垂直同期信号V1またはV2の位相がその直前の垂直同期信号VD(=V3)の位相にある程度まで(ここでは10H以内にまで:1Hは水平同期信号の1周期)近づいたときには、垂直同期信号V4の位相をその直前の垂直同期信号VD(=V3)の位相に近づける度合いを小さくしている。これにより、垂直同期信号V4の位相をその直前の垂直同期信号VD(=V3)の位相に安定して近づけることができる。この結果、位相補正処理に要する時間を短くすることができる。
【0093】
また、第1の実施形態とは異なり、ここでは自走モードにおいてカウント値Rをカウントしないため、この時間の分だけ位相補正処理に要する時間を短くすることができる。
【0094】
<なお書き>
なお、ここでは位相補正モード1においてカウント値CNT1が0(初期値)≦CNT1≦10の間に直前の垂直同期信号V1またはV2が入力されたときに最大カウント数MXCを切り替えている。このカウント値CNT1の範囲はこれに限定されるものではなく同期制御回路が適用される状況に応じて適切な値にすることができる。
【0095】
また、ここでは位相補正モード1においてカウント値CNT1が0(初期値)≦CNT1≦10の間に直前の垂直同期信号V1またはV2が入力されたときに最大カウント数MXCを282(=262+20)から272(=262+10)に切り替えている。すなわち最大カウント数MXCを10だけ小さくしている。この最大カウント数MXCを小さくする度合いはこれに限定されるものではなく同期制御回路が適用される状況に応じて適切な値にすることができる。
【0096】
【発明の効果】
この発明による同期制御回路によれば、第2のモードから第1のモードへの切り替わりおよび第1のモードから第2のモードへの切り替わりにおいて第4の垂直同期信号を円滑に切り替えることができる。すなわち位相補正処理を円滑に行うことができる。
【0097】
また、第1のモードにおいて、入力された第1の垂直同期信号の位相に応じて第3の垂直同期信号の位相を、その直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づけたりその直後の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づけたりする。したがって、入力された第1の垂直同期信号の位相にかかわらず第3の垂直同期信号の位相をその直前または直後のいずれか一方の第2の垂直同期信号(=第4の垂直同期信号)の位相にのみ近づける従来の同期制御回路に比べると、第3の垂直同期信号の位相を第2の垂直同期信号(=第4の垂直同期信号)の位相に早く近づけることができる。すなわち位相補正処理に要する時間を短くすることができる。
【0098】
また、第1のモードにおいて入力された第1の垂直同期信号の位相がその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相にある程度まで近づいたときには、第3の垂直同期信号の位相をその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に近づける度合いを小さくしている。これにより、第3の垂直同期信号の位相をその直前の第2の垂直同期信号(=第4の垂直同期信号)の位相に安定して近づけることができる。この結果、位相補正処理に要する時間を短くすることができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態による同期制御回路の全体構成を示すブロック図である。
【図2】図1に示した同期制御回路による位相補正処理の手順を示すフローチャートである。
【図3】垂直同期信号が欠落した際に、他走モード−自走モード−他走モードと切り替わる際のタイムチャートである。
【図4】自走モード−位相補正モード1−他走モードと切り替わる際のタイムチャートである。
【図5】自走モード−位相補正モード2−他走モードと切り替わる際のタイムチャートである。
【図6】ディスプレイの表示状態を切り替える際の位相補正処理を説明するためのタイムチャートである。
【図7】この発明の第2の実施形態による同期制御回路の全体構成を示すブロック図である。
【図8】自走モード−位相補正モード1−他走モードと切り替わる際のタイムチャートである。
【図9】自走モード−位相補正モード2−他走モードと切り替わる際のタイムチャートである。
【図10】従来の同期制御回路の全体構成を示すブロック図である。
【図11】図10に示した同期制御回路の動作を説明するためのタイムチャートである。
【符号の説明】
106 自走カウンタ
107 他走カウンタ
108,708 内部状態判定回路
109,110 垂直同期信号生成回路
111 セレクタ
112,712 判定信号生成回路
113,713 最大カウント数決定回路
V1−V4,VD 垂直同期信号
H1,H2 水平同期信号
CNT1,CNT2 カウント値
MXC 最大カウント数[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a synchronization control circuit, and more particularly to a synchronization control circuit for correcting the phase of a vertical synchronization signal separated from a video signal.
[0002]
[Prior art]
In recent car navigation systems, it is possible to display various images such as television broadcasts, map information from DVDs and CDs, and information from GPS. Since the car navigation system is installed in the vehicle, the vertical synchronization signal separated from the video signal may be lost due to radio interference or noise in the mountains. In addition, when the display state of the display is switched as in the case where the map information displayed on the display is switched to television broadcasting, the phase of the vertical synchronization signal separated from the video signal may be greatly different. Due to such omission of the vertical synchronization signal and disturbance of the phase, the period of the vertical synchronization signal input to the drive circuit for driving the display is disturbed, and further, the display screen is disturbed.
[0003]
The car navigation system is provided with a synchronization control circuit as shown in FIG. 10 in order to prevent the display screen from being disturbed due to the lack of the vertical synchronizing signal separated from the video signal and the disorder of the phase. The synchronization control circuit shown in FIG. 10 includes
[0004]
The
[0005]
The
[0006]
The
[0007]
The free-running
[0008]
The other-
[0009]
The internal
[0010]
The vertical synchronization
[0011]
The
[0012]
Next, the operation of the synchronization signal control circuit shown in FIG. 10 when the vertical synchronization signal V91 separated from the first video signal is lost due to radio interference or noise in the mountainous area will be described with reference to FIG. . Here, it is assumed that an instruction is given from the user to the
Shall be entered.
[0013]
In a period before time t1, the vertical synchronization signal V91 from the
[0014]
Since the vertical synchronization signal V91 is lost due to radio interference or noise in the mountains, the vertical synchronization signal from the
[0015]
When the missing vertical synchronization signal V91 is input from the
[0016]
When the number R of consecutive inputs reaches 4, the internal
[0017]
As described above, the synchronization control circuit shown in FIG. 10 corrects the phase disturbance due to the lack of the vertical synchronization signal separated from the video signal.
[0018]
[Problems to be solved by the invention]
In the conventional synchronization control circuit shown in FIG. 10, as shown in FIG. 11, the period of the vertical synchronization signal VD immediately after switching from the free-running mode to the other-running mode is just before switching from the free-running mode to the other-running mode. The phase difference ΔP between the vertical synchronization signal VD and the vertical synchronization signal V91 is shifted. For this reason, stable video may not be displayed when the vertical synchronization signal separated from the video signal is frequently disturbed or when the display is switched.
[0019]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a synchronization control circuit capable of smoothly performing phase correction processing.
[0020]
[Means for Solving the Problems]
The synchronization control circuit according to the present invention has a first mode and a second mode, and includes a counter counter, a determination unit, a free-running counter, a first vertical synchronization signal generation circuit, and a second vertical synchronization signal. A generation circuit and a selector are provided. The counter counter counts the horizontal synchronizing signal separated from the video signal, and sets the count value to an initial value in response to the first vertical synchronizing signal separated from the video signal. The determining means determines the maximum count number. The free-running counter counts the horizontal synchronization signal separated from the video signal, and sets the count value to an initial value when the count value reaches the maximum count number. The self-running counter sets the count value to an initial value when the second mode is switched to the first mode. The first vertical synchronization signal generation circuit outputs a second vertical synchronization signal every time the count value of the free-running counter is set to the initial value. The second vertical synchronization signal generation circuit outputs a third vertical synchronization signal every time the count value of the counter counter becomes the first value. The selector receives the second vertical synchronization signal and the third vertical synchronization signal, outputs the second vertical synchronization signal as the fourth vertical synchronization signal in the first mode, and outputs the second vertical synchronization signal in the second mode. The third vertical synchronization signal is output as the fourth vertical synchronization signal. In the second mode, the synchronization control circuit switches to the first mode when the first vertical synchronization signal is not input while the counter value of the counter counter is in the first range including the maximum count number. Switch. Further, in the first mode, the synchronization control circuit switches to the second mode when the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number. In the first mode, the determining means increases the maximum count when the first vertical synchronization signal is input while the count value of the free-running counter is between the initial value and the third value. When the first vertical synchronizing signal is input between the count value of the first and second values, the maximum count number is decreased.
[0021]
Preferably, after determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the synchronization control circuit switches to the second mode, and the determining means increases the maximum count number or Decrease.
[0022]
In the synchronization control circuit, when the first vertical synchronization signal is input while the count value of the other running counter is in the first range in the second mode, the other running counter sets the count value to the initial value. . Thereafter, when the count value of the other running counter becomes the first value, the second vertical synchronizing signal generation circuit outputs the third vertical synchronizing signal, and the selector outputs the third vertical synchronizing signal from the second vertical synchronizing signal generation circuit. The signal is output as a fourth vertical synchronization signal. If the phase of the first vertical synchronizing signal is disturbed and the first vertical synchronizing signal is not input while the count value of the counter counter is in the first range in the second mode, the mode is switched to the first mode. When the mode is switched to the first mode, the free-running counter sets the count value to the initial value. When the count value of the free-running counter is set to the initial value, the first vertical synchronization signal generation circuit outputs the second vertical synchronization signal, and the selector outputs the second vertical synchronization signal from the first vertical synchronization signal generation circuit. The signal is output as a fourth vertical synchronization signal.
[0023]
Thus, in the second mode, the fourth vertical synchronization signal is output in response to the count value of the other running counter reaching the first value, and in the first mode, the free running counter In response to the count value being set to the initial value, the fourth vertical synchronization signal is output, and the first vertical synchronization signal is output while the count value of the counter counter is in the first range in the second mode. When no signal is input, the mode is switched to the first mode. Thereby, it is possible to smoothly switch the fourth vertical synchronization signal from the third vertical synchronization signal to the second vertical synchronization signal in switching from the second mode to the first mode.
[0024]
After determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the first vertical synchronization signal is counted while the count value of the free-running counter is between the second value and the maximum count number. When is input, the mode is switched to the second mode. When the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number, the phase difference between the second vertical synchronization signal and the third vertical synchronization signal is The phase difference until the count value of the counter counter reaches the maximum value (second count) from the first value and the count value of the counter counter reaches the first value from the initial value The phase difference is within the range. Therefore, it is possible to smoothly switch the fourth vertical synchronization signal from the second vertical synchronization signal to the third vertical synchronization signal in switching from the first mode to the second mode.
[0025]
In the first mode, after determining that the first vertical synchronization signal is input at a stable cycle, the first vertical synchronization signal is output while the count value of the free-running counter is between the initial value and the third value. When entered, the decision means increases the maximum count. When the count value reaches the increased maximum count, the self-running counter sets the count value to an initial value. When the count value of the free-running counter is set to the initial value, the first vertical synchronization signal generation circuit outputs the second vertical synchronization signal, and the selector outputs the second vertical synchronization signal from the first vertical synchronization signal generation circuit. The signal is output as a fourth vertical synchronization signal. The period of the second vertical synchronizing signal here is longer by an amount corresponding to this increase than before the maximum count number is increased. In this way, by increasing the period of the second vertical synchronization signal, the phase of the third vertical synchronization signal is brought close to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before it.
[0026]
After determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the first vertical synchronization signal is counted while the count value of the free-running counter is between the third value and the second value. When the signal is input, the determining means decreases the maximum count number. When the count value reaches the reduced maximum count number, the self-running counter sets the count value to an initial value. When the count value of the free-running counter is set to the initial value, the first vertical synchronization signal generation circuit outputs the second vertical synchronization signal, and the selector outputs the second vertical synchronization signal from the first vertical synchronization signal generation circuit. The signal is output as a fourth vertical synchronization signal. Here, the period of the second vertical synchronizing signal is shortened by an amount corresponding to the decrease compared to before the maximum count number is decreased. Thus, by shortening the cycle of the second vertical synchronizing signal, the phase of the third vertical synchronizing signal is brought closer to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that.
[0027]
As described above, as a result of bringing the phase of the third vertical synchronizing signal close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before or after that, the count value of the free-running counter becomes the second value. When the first vertical synchronization signal is input between the value of 1 and the maximum count, the mode is switched to the second mode. When the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number, the phase difference between the second vertical synchronization signal and the third vertical synchronization signal is The phase difference until the count value of the counter counter reaches the maximum value (second count) from the first value and the count value of the counter counter reaches the first value from the initial value The phase difference is within the range. Therefore, it is possible to smoothly switch the fourth vertical synchronization signal from the second vertical synchronization signal to the third vertical synchronization signal in switching from the first mode to the second mode.
[0028]
As described above, the synchronization control circuit can smoothly switch the fourth vertical synchronization signal in switching from the second mode to the first mode and in switching from the first mode to the second mode. That is, the phase correction process can be performed smoothly.
[0029]
In addition, after determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the first vertical synchronization signal is counted while the count value of the free-running counter is between the initial value and the third value. When a signal is input, the phase of the third vertical synchronizing signal is made closer to the phase of the immediately preceding second vertical synchronizing signal (= fourth vertical synchronizing signal) by lengthening the period of the second vertical synchronizing signal. . On the other hand, when the first vertical synchronization signal is input while the count value of the free-running counter is between the third value and the second value, the period of the second vertical synchronization signal is shortened to reduce the third vertical synchronization signal. The phase of the synchronizing signal is brought close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that. That is, according to the phase of the input first vertical synchronization signal, the phase of the third vertical synchronization signal is brought close to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before it. It approaches the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that. Therefore, regardless of the phase of the input first vertical synchronization signal, the phase of the third vertical synchronization signal is changed to the one of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before or after it. Compared to a conventional synchronization control circuit that approaches only the phase, the phase of the third vertical synchronization signal can be brought closer to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal). That is, the time required for the phase correction process can be shortened.
[0030]
Preferably, in the first mode, the determining means sets the maximum count number when the first vertical synchronization signal is input while the count value of the free-running counter is between the fourth value and the third value. When the first vertical synchronizing signal is inputted while the count value of the free-running counter is between the initial value and the fourth value, the maximum count number is increased by a value of 5, and the sixth count is smaller than the fifth value. Increase by value.
[0031]
In the synchronization control circuit, when the first vertical synchronization signal is input during the first mode when the count value of the free-running counter is between the fourth value and the third value, the determining means sets the maximum count number. Increase by a fifth value. In this way, by increasing the period of the second vertical synchronization signal, the phase of the third vertical synchronization signal is brought close to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before it.
[0032]
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between the initial value and the fourth value, the maximum count number is only the sixth value smaller than the fifth value. increase. That is, when the phase of the input first vertical synchronizing signal approaches the phase of the immediately preceding second vertical synchronizing signal (= fourth vertical synchronizing signal) to some extent, the phase of the third vertical synchronizing signal is changed. The degree of approaching the phase of the immediately preceding second vertical synchronization signal (= fourth vertical synchronization signal) is reduced. As a result, the phase of the third vertical synchronizing signal can be stably brought close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before it. As a result, the time required for the phase correction process can be shortened.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
[0034]
(First embodiment)
<Overall configuration of synchronous control circuit>
FIG. 1 is a block diagram showing an overall configuration of a synchronous control circuit according to a first embodiment of the present invention. The synchronization control circuit shown in FIG. 1 is applied to a car navigation system (not shown), and serves as a reference for displaying images such as television broadcasts, map information from DVDs or CDs, and information from GPS on a display. It is a circuit that generates a synchronization signal VD.
[0035]
The synchronization control circuit shown in FIG. 1 includes
[0036]
The
[0037]
The
[0038]
The
[0039]
The free-running counter 106 counts the horizontal synchronization signal from the
[0040]
The other-run counter 107 counts the horizontal synchronization signal from the
[0041]
When the count value CNT2 of the other-run
[0042]
Maximum count
[0043]
The determination
[0044]
The vertical synchronization
[0045]
When the mode signal MD from the internal
[0046]
<Phase correction processing when the vertical sync signal is missing>
Next, the operation of the synchronization control circuit shown in FIG. 1 will be described. First, a phase correction process in the case where the vertical synchronization signal V1 separated from the first video signal is lost due to radio interference or noise in a mountainous area will be described. Here, it is assumed that the user has given an instruction to the
[0047]
FIG. 2 is a flowchart showing the flow of phase correction processing by the synchronization control circuit shown in FIG. Hereinafter, a description will be given with reference to FIG.
[0048]
Initially, the synchronous control circuit is assumed to be in the other running mode. That is, internal
[0049]
Next, in step ST202, the vertical synchronization signal V1 from the
[0050]
As shown before time t1 in FIG. 3, when the vertical synchronization signal V1 is input while 252 (= 262-10) ≦ CNT2 ≦ 272 (= 262 + 10), the
[0051]
On the other hand, as shown at time t1 in FIG. 3, since the vertical synchronization signal V1 has been lost, the step is performed when the vertical synchronization signal V1 is not input even though the count value CNT2 of the
[0052]
This synchronization control circuit outputs a vertical synchronization signal VD in response to the count value CNT2 of the other running counter 107 reaching 10 in the other running mode, and the count value of the
[0053]
Next, in step ST204, as shown from time t1 to time t2 in FIG. 3, the internal
[0054]
Then, in step ST205, it is determined whether or not the immediately preceding vertical synchronization signal V1 is input while the count value CNT1 of the free-running
[0055]
As shown at time t2 in FIG. 3, when the immediately preceding vertical synchronization signal V1 is input during 242 (= MXC−20) ≦ CNT1 ≦ 262 (= MXC), the process returns to step ST201. In step ST201, the internal
[0056]
On the other hand, if the immediately preceding vertical synchronization signal V1 is not input during 242 ≦ CNT1 ≦ 262, the process proceeds to step ST206.
[0057]
In step ST206, it is determined whether or not the immediately preceding vertical synchronization signal V1 has been input while the count value CNT1 of the free-running
[0058]
In step ST207, the internal
[0059]
Next, in step ST209, it is determined whether or not the immediately preceding vertical synchronization signal V1 is input while the count value CNT1 of the free-running
[0060]
On the other hand, in step ST208, internal
[0061]
Next, in step ST209, it is determined whether or not the immediately preceding vertical synchronization signal V1 has been input while the count value CNT1 of the free-running
[0062]
As shown at time t3 in FIGS. 4 and 5, when the immediately preceding vertical synchronization signal V1 is input while (MXC-20) ≦ CNT1 ≦ MXC, the phase difference between the vertical synchronization signal V3 and the vertical synchronization signal V4 is It is within ± 10H (1H is one cycle of the horizontal synchronizing signal). Therefore, the vertical synchronization signal VD is smoothly switched from V3 to V4 when the
[0063]
As described above, the synchronization control circuit shown in FIG. 1 corrects the phase disturbance caused by the lack of the vertical synchronization signal separated from the video signal.
[0064]
<Phase correction processing when switching the display state of the display>
Next, processing for correcting the phase disturbance of the vertical synchronization signal that occurs when the video displayed on the display is switched from the video based on the first video signal to the video based on the second video signal will be described with reference to FIG. Here, the first video signal and the second video signal are NTSC television signals, and the horizontal synchronization signals H1 and H2 are
[0065]
Initially, an instruction is given from the user to the
[0066]
At time t0, the user gives an instruction to the
[0067]
Due to the phase difference between the vertical synchronization signal V1 and the vertical synchronization signal V2, the vertical synchronization signal V2 is input from the
[0068]
Note that the same processing as described in FIG. 3 and FIG. 5 is performed also in the case of switching to the free-running mode-other-running mode and in the case of switching to the free-running mode-phase correction mode 2-other-running mode. .
[0069]
<Effect>
In the synchronization control circuit according to the first embodiment of the present invention, in the other mode, the vertical synchronization signal VD is output in response to the count value CNT2 of the
[0070]
In addition, after the count value R reaches 4 in the free-running mode, the
[0071]
<Notes>
Here, the boundary of whether the
[0072]
Although the maximum count number MXC in the other running mode and the self-running mode is 262 here, the maximum count number MXC is not limited to this and is appropriate according to the types and methods of the first and second video signals. Can be set to any value.
[0073]
Here, the timing at which the internal
[0074]
Here, the timing at which the vertical synchronizing
[0075]
Here, the timing at which the internal
[0076]
Further, here, the timing when the internal
[0077]
Although the synchronization control circuit applied to the car navigation system has been described here, the synchronization control circuit can also be applied to other systems that switch and display a plurality of videos.
[0078]
Further, the polarities of the waveforms shown in FIGS. 3 to 6 may be reversed.
[0079]
(Second Embodiment)
<Overall configuration of synchronous control circuit>
FIG. 7 is a block diagram showing the overall configuration of the synchronization control circuit according to the second embodiment of the present invention. The synchronization control circuit shown in FIG. 7 includes a determination signal generation circuit 712, an internal
[0080]
The determination signal generation circuit 712 becomes L level when the count value CNT1 of the free-running
[0081]
The internal
[0082]
The maximum count
[0083]
<Phase correction processing when the vertical sync signal is missing>
Next, the operation of the synchronization control circuit shown in FIG. 7 will be described. Here, a phase correction process in the case where the vertical synchronization signal V1 separated from the first video signal is lost due to radio interference or noise in a mountainous area will be described. Here, it is assumed that the user has given an instruction to the
[0084]
Initially, the synchronous control circuit is assumed to be in the other running mode. That is, the internal
[0085]
As shown at time t1 in FIG. 8, since the vertical synchronization signal V1 has been lost, if the vertical synchronization signal V1 is not input even though the count value CNT2 of the other running counter 107 reaches 272 (= 262 + 10), the other running is performed. The
[0086]
When switched to the free-running mode, the internal
[0087]
At time t2 in FIG. 8, since the determination signal JS1 at the time when the immediately preceding vertical synchronization signal V1 is input is at the L level, it is determined that the signal is input during 0 (initial value) ≦ CNT1 ≦ (3/4) MXC. Is done. The internal
[0088]
Then, as indicated by a81 in FIG. 8, when the vertical synchronization signal V1 is input when the determination signal JS2 is at the H level, the internal
[0089]
Further, as shown at time t3 in FIG. 8, when the immediately preceding vertical synchronizing signal V1 is input while 252 (= MXC-20) ≦ CNT1 ≦ 272 (= MXC), the internal
[0090]
On the other hand, at time t2 in FIG. 9, since the determination signal JS1 at the time when the immediately preceding vertical synchronization signal V1 is input is at the H level, during (3/4) MXC ≦ CNT1 ≦ (MXC-20) It is determined that it has been input. Then, the internal
[0091]
Then, as shown at time t3 in FIG. 9, when the immediately preceding vertical synchronization signal V1 is input during 232 (= MXC-20) ≦ CNT1 ≦ 252 (= MXC), the internal
[0092]
<Effect>
In the synchronization control circuit according to the second embodiment of the present invention, in the
[0093]
Unlike the first embodiment, the count value R is not counted here in the free-running mode, so that the time required for the phase correction process can be shortened by this time.
[0094]
<Notes>
Here, in the
[0095]
Here, in the
[0096]
【The invention's effect】
According to the synchronization control circuit of the present invention, the fourth vertical synchronization signal can be smoothly switched in the switching from the second mode to the first mode and in the switching from the first mode to the second mode. That is, the phase correction process can be performed smoothly.
[0097]
Further, in the first mode, the phase of the third vertical synchronizing signal is changed according to the phase of the input first vertical synchronizing signal, and the immediately preceding second vertical synchronizing signal (= fourth vertical synchronizing signal). Or the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately after that. Therefore, regardless of the phase of the input first vertical synchronization signal, the phase of the third vertical synchronization signal is changed to the one of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before or after it. Compared to a conventional synchronization control circuit that approaches only the phase, the phase of the third vertical synchronization signal can be brought closer to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal). That is, the time required for the phase correction process can be shortened.
[0098]
Further, when the phase of the first vertical synchronizing signal input in the first mode has approached the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before that to some extent, the third vertical synchronizing signal The degree of approaching the phase of the synchronization signal to the phase of the second vertical synchronization signal (= fourth vertical synchronization signal) immediately before is reduced. As a result, the phase of the third vertical synchronizing signal can be stably brought close to the phase of the second vertical synchronizing signal (= fourth vertical synchronizing signal) immediately before it. As a result, the time required for the phase correction process can be shortened.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a synchronization control circuit according to a first embodiment of the present invention.
FIG. 2 is a flowchart showing a procedure of phase correction processing by the synchronization control circuit shown in FIG. 1;
FIG. 3 is a time chart at the time of switching from other running mode—self-running mode—other running mode when a vertical synchronization signal is lost;
FIG. 4 is a time chart when switching from a self-running mode—
FIG. 5 is a time chart when switching from a self-running mode—
FIG. 6 is a time chart for explaining phase correction processing when the display state of the display is switched.
FIG. 7 is a block diagram showing an overall configuration of a synchronous control circuit according to a second embodiment of the present invention.
FIG. 8 is a time chart when switching from a self-running mode—
FIG. 9 is a time chart when switching from a self-running mode—
FIG. 10 is a block diagram showing an overall configuration of a conventional synchronization control circuit.
11 is a time chart for explaining the operation of the synchronization control circuit shown in FIG. 10;
[Explanation of symbols]
106 Self-propelled counter
107 Other running counter
108,708 Internal state determination circuit
109, 110 Vertical synchronization signal generation circuit
111 selector
112,712 determination signal generation circuit
113,713 Maximum count number determination circuit
V1-V4, VD Vertical synchronization signal
H1, H2 Horizontal sync signal
CNT1, CNT2 count value
MXC maximum count
Claims (3)
映像信号から分離された水平同期信号をカウントし、当該映像信号から分離された第1の垂直同期信号に応答してカウント値を初期値に設定する他走カウンタと、
最大カウント数を決定する決定手段と、
前記映像信号から分離された水平同期信号をカウントし、カウント値が前記最大カウント数に達すると当該カウント値を初期値に設定し、前記第2のモードから前記第1のモードに切り替わると当該カウント値を初期値に設定する自走カウンタと、
前記自走カウンタのカウント値が初期値に設定されるごとに第2の垂直同期信号を出力する第1の垂直同期信号生成回路と、
前記他走カウンタのカウント値が第1の値になるごとに第3の垂直同期信号を出力する第2の垂直同期信号生成回路と、
前記第2の垂直同期信号および前記第3の垂直同期信号を受け、前記第1のモードのときは前記第2の垂直同期信号を第4の垂直同期信号として出力し、前記第2のモードのときは前記第3の垂直同期信号を前記第4の垂直同期信号として出力するセレクタとを備え、
前記同期制御回路は、
前記第2のモードにおいて、前記最大カウント数を含んだ第1の範囲に前記他走カウンタのカウント値がある間に前記第1の垂直同期信号が入力されなかったとき前記第1のモードに切り替わり、
前記第1のモードにおいて、前記自走カウンタのカウント値が第2の値から最大カウント数までの間に前記第1の垂直同期信号が入力されたとき前記第2のモードに切り替わり、
前記決定手段は、
前記第1のモードにおいて、前記自走カウンタのカウント値が初期値から第3の値までの間に前記第1の垂直同期信号が入力されたとき前記最大カウント数を増加させ、前記自走カウンタのカウント値が前記第3の値から前記第2の値までの間に前記第1の垂直同期信号が入力されたとき前記最大カウント数を減少させる
ことを特徴とする同期制御回路。A synchronous control circuit having first and second modes, comprising:
A counter counter that counts the horizontal synchronizing signal separated from the video signal and sets the count value to an initial value in response to the first vertical synchronizing signal separated from the video signal;
A determination means for determining a maximum count;
The horizontal synchronization signal separated from the video signal is counted, and when the count value reaches the maximum count number, the count value is set to an initial value, and when the second mode is switched to the first mode, the count value is counted. A free-running counter that sets the value to the initial value,
A first vertical synchronization signal generating circuit that outputs a second vertical synchronization signal each time the count value of the free-running counter is set to an initial value;
A second vertical synchronization signal generation circuit that outputs a third vertical synchronization signal each time the count value of the other running counter becomes a first value;
The second vertical synchronization signal and the third vertical synchronization signal are received, and in the first mode, the second vertical synchronization signal is output as a fourth vertical synchronization signal. And a selector for outputting the third vertical synchronizing signal as the fourth vertical synchronizing signal.
The synchronization control circuit includes:
In the second mode, when the first vertical synchronization signal is not input while the counter value of the counter counter is in the first range including the maximum count number, the mode is switched to the first mode. ,
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between the second value and the maximum count number, the mode is switched to the second mode,
The determining means includes
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between an initial value and a third value, the maximum count is increased, and the free-running counter The synchronization control circuit, wherein when the first vertical synchronization signal is input between the third value and the second value, the maximum count number is decreased.
前記第1のモードにおいて前記第1の垂直同期信号が安定した周期で入力されていると判断した後に、前記同期制御回路は前記第2のモードへ切り替わり、前記決定手段は前記最大カウント数を増加または減少させる
ことを特徴とする同期制御回路。The synchronous control circuit according to claim 1,
After determining that the first vertical synchronization signal is input in a stable cycle in the first mode, the synchronization control circuit switches to the second mode, and the determination means increases the maximum count number. Or a synchronization control circuit, wherein the synchronization control circuit is reduced.
前記決定手段は、
前記第1のモードにおいて、前記自走カウンタのカウント値が第4の値から前記第3の値までの間に前記第1の垂直同期信号が入力されたとき前記最大カウント数を第5の値だけ増加させ、前記自走カウンタのカウント値が初期値から前記第4の値までの間に前記第1の垂直同期信号が入力されたとき前記最大カウント数を前記第5の値よりも小さい第6の値だけ増加させる
ことを特徴とする同期制御回路。The synchronous control circuit according to claim 1,
The determining means includes
In the first mode, when the first vertical synchronization signal is input while the count value of the free-running counter is between the fourth value and the third value, the maximum count is set to a fifth value. When the first vertical synchronization signal is input while the count value of the free-running counter is between the initial value and the fourth value, the maximum count number is smaller than the fifth value. A synchronous control circuit characterized by being increased by a value of 6.
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