JP3675898B2 - Nonvolatile semiconductor memory device - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、シリコンオンインシュレータ（ＳＯＩ）技術又は埋め込み素子分離技術を用いたフラッシュメモリに好適な不揮発性半導体記憶装置及びその駆動方法に関する。
【０００２】
【従来の技術】
メモリセルトランジスタにフローティングゲートを設け、この中の電荷の量によって情報を蓄えるフラッシュメモリにおいては、１９９２年インターナショナルエレクトロンデバイスミーティング、テクニカルダイジェスト第９９１頁〜第９９３頁(1992,IEDM,TECHNICAL DIGEST,pp.991-993)（以下、従来例１と称する）に記載されるように、書込み及び消去動作は、絶縁膜を通してフローティングゲートへ電子をトンネリングにより放出又は注入して行なっている。この動作は、フローティングゲートと絶縁膜を介して配置されたコントロールゲートに電位を与え、カップリングすなわち容量結合により加えられるフローティングゲートの電位と、基板又はメモリセルトランジスタ（以下、メモリセルと称する）のドレインの電位との電圧差によって行なう。フローティングゲートの電荷の量によって、メモリセルのしきい値電圧が変化し、これを検知して情報を読み出している。メモリセルは２次元的に敷き詰められ、コントロールゲートを行方向に接続するワード線と、メモリセルのドレインを列方向に接続するデータ線とでメモリセルが選択される。
【０００３】
この時、絶縁膜の特性がメモリセル毎に異なるため、一定の時間ワード線と基板又はドレインに電圧を加えて書込み又は消去を行なうと、各メモリセルのしきい値電圧はばらついてしまい、そのばらつきは２Ｖにも達する。情報“１”にしきい値電圧の低い方を、情報“０”にしきい値電圧の高い方を割り当てたとすると、このままでは３．３Ｖ以下の低電圧読出し動作は回路構成が複雑となる。また、しきい値電圧の差をばらつきのマージンを考えて大きく取ると、絶縁膜を通過する電荷量が増加し、メモリセル自身の信頼性を損なってしまう。
【０００４】
このため、１９９４年シンポジウムオンヴィエルエスアイサーキッツ、ダイジェストオブテクニカルペーパーズ第６１頁〜第６２頁(1994 SYMPOSIUM ON VLSI CIRCUITS,DIGEST OF TECHNICAL PAPERS,pp.61-62)（以下、従来例２と称する）に記載されるように、しきい値電圧の低い状態にメモリセルを持っていく動作（以下、書込み動作と称する）の時にビット毎にしきい値電圧の検証を行ない所要のしきい値電圧に達したらドレインの電圧を変えて、以降書込みにくくすることでしきい値電圧のばらつきを１Ｖ以下に抑えている。書込み動作は、ワード線電圧とデータ線から与えられるドレインの電圧との電圧差で行なっている。一方、しきい値電圧の高い状態にメモリセルを持っていく動作（以下、消去動作と称する）では、消去の単位（一度に消去されるメモリセルの個数、例えば４キロビット）を小さくし、消去単位毎に最後のメモリセルが所要のしきい値電圧に達したら消去動作を終了すること（以下、ブロック毎検証と称する）で、チップ全体でのばらつきよりは小さなばらつきとしている。消去動作は、ワード線電圧とメモリセルを納めているウエルの電圧との電圧差で行なっている。
【０００５】
【発明が解決しようとする課題】
しかしながら前述した従来技術によれば、以下の４つの問題点がある。
第１に、書換え可能回数をさらに伸ばそうとすると、消去側も書込み側と同様に狭いしきい値電圧のばらつきを持つことが必要となるが、しきい値電圧のばらつきの改善を図った従来例２であっても、書込み側のしきい値電圧のばらつきは小さいが、消去側のしきい値電圧のばらつきは大きかった。書込み側のしきい値電圧のばらつきよりも消去側のしきい値電圧のばらつきが大きい場合、消去側のしきい値電圧のばらつきの高い方のしきい値電圧と、書込み時のしきい値電圧との差が大きい分、消去時の電圧差が大きくなってしまい、書換えのための移動電荷量も大きくなってしまう。フラッシュメモリセルトランジスタの絶縁膜を通過できる電荷量には上限があるので、消去側のしきい値電圧のばらつきを小さくしなければ、書換え可能回数が減ってしまう。このしきい値電圧のばらつきを小さくするためには、従来のブロック毎検証では不充分であり、消去側も書込み側のようにビット毎検証を行なわなければならないが、従来のデバイスではウエルを分離するには大きな寸法余裕が必要であるので、ビット毎に分離して消去をビット毎検証することは難しいという問題点があった。
【０００６】
第２に、消去時において、各メモリセルの特性にはばらつきがあるので、ワード線電圧とウエル電圧をトンネル電流が流れにくいメモリセルが所定の時間で消去できるように設定すると、トンネル電流が流れやすいメモリセルでは著しく大きなトンネル電流が流れてしまう。このために、このメモリセルの信頼性が低下してしまい書換え可能回数が減ってしまうという問題点があった。
【０００７】
第３に、従来、メモリセルのウエルは多くのメモリセルで共通であるため、他のワード線に接続されるメモリセルが消去されている時、消去しないメモリセルにもウエルに電圧が加わり、しきい値電圧が上昇する、いわゆる消去ディスターブの影響を受けるという問題点があった。この消去ディスターブの問題は、集積度が増してウエル中のワード線数が増えるとともに大きくなる。なお、ウエルに加わる電圧を減らし、その分ワード線電圧を大きくすれば消去ディスターブは小さくなるが、その場合、素子耐圧の問題が生じる。
【０００８】
第４に、従来例１，２では書換えを行なう時、最初書換え単位の全てのメモリセルをまず消去状態とし、その後、ビット毎検証を行ないながら書き込むべきメモリセルに書込みを行なっていた。このため、消去する必要の無いメモリセルまで消去していることになり、過剰なストレスをメモリセルの絶縁膜に与えているという問題点があった。
【０００９】
そこで、本発明の目的は、消去側及び書込み側のしきい値電圧のばらつきを小さくして、書換え回数と信頼性の向上を図った不揮発性半導体記憶装置及びその駆動方法を提供することにある。
【００１０】
また、本発明の他の目的は、素子耐圧の問題を生じさせずに消去ディスターブの影響を軽減して高集積度を可能にする不揮発性半導体記憶装置及びその駆動方法を提供することにある。
【００１１】
更に、書換え時に消去する必要の無いメモリセルまで消去して過剰なストレスをメモリセルの絶縁膜に与えることのない不揮発性半導体記憶装置及びその駆動方法を提供することも本発明の目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る不揮発性半導体記憶装置は、ソースとドレインとフローティングゲートとコントロールゲートを有するメモリセルの該フローティングゲート中の電荷の量で情報を記憶する不揮発性半導体記憶装置において、複数のメモリセルのソースを接続する第１の拡散層と、複数のメモリセルのドレインを接続する第２の拡散層と、第１の拡散層を第１の配線層と接続するスイッチング素子としてのエンハンストメント形の第１のＭＯＳトランジスタすなわち図１のデータ線ｂ１に接続されるトランジスタで言えばトランジスタＭＷ１と、該第１のＭＯＳトランジスタのゲート端子にゲート端子が接続されたデプレッション形のスイッチング素子としての第２のＭＯＳトランジスタすなわちトランジスタＭＰ１と、該第２のＭＯＳトランジスタと直列に接続されると共に第１の配線層と第２の拡散層とを接続するエンハンストメント形のスイッチング素子としての第３のＭＯＳトランジスタすなわちトランジスタＭＤ１と、第１の拡散層と共通ソース線とを接続するエンハンストメント形のスイッチング素子としての第４のＭＯＳトランジスタすなわちトランジスタＭＳ１と、第１の拡散層と接続された前記複数のメモリセルのウエルと、からなる構成を１組とした複数の組を備えると共に、各組のウエル同士が電気的に分離されていることを特徴とするものである。
【００１３】
さらに、前記不揮発性半導体記憶装置において、前記各組を絶縁膜上の各半導体層領域、すなわち図５及び図６で示した実施例で言えば絶縁性基板ＩＫ上のシリコン単結晶からなるＳＯＩ層領域に形成し、各組の第１の拡散層と各半導体層領域とをそれぞれ導電性材料から成る接続部で接続すると共に、各半導体層領域が互いに電気的に絶縁分離されるよう構成するか、或いは、前記不揮発性半導体記憶装置において、前記各組を半導体基板に形成された各ウエル、すなわち図７及び図８で示した実施例で言えば半導体基板Ｋに形成された各ウエルＳＲ１，ＳＲ２にそれぞれ設け、各組の第１の拡散層とウエルとをそれぞれ導電性材料から成る接続部で接続し、かつ、各ウエルが半導体基板上に形成された溝により互いに分離されると共に溝を電気的に絶縁分離する物質で埋め込むよう、すなわち埋込み絶縁分離領域Ｉを形成するように構成すれば好適である。
【００１４】
この場合、前者の導電性材料から成る接続部は第１の拡散層と半導体層領域との界面に形成された溝に導電性材料を埋め込んだ領域、後者の導電性材料から成る接続部は第１の拡散層とウエルとの界面に形成された溝に導電性材料を埋め込んだ領域とすれば好適である。
【００１５】
また、前記導電性材料として、遷移金属元素単体、該遷移金属元素単体の窒化物、該遷移金属元素単体のケイ化物、窒化アルミニウム、コバルトケイ化物、チタンタングステン合金のいずれかを用いることができる。
【００１６】
さらに、前記導電性材料から成る接続部は、金属またはアモルファスシリコンで形成した配線層から構成すれば好適である。
【００１７】
また、前記共通ソース線は、拡散層または金属やアモルファスシリコン等の配線層から構成すればよい。
【００１８】
本発明に係る不揮発性半導体記憶装置の駆動方法は、前記いずれかの不揮発性半導体記憶装置を駆動する方法であって、前記第１のＭＯＳトランジスタをオンさせて第１のパルス電圧を前記第１の配線層、すなわち図１のデータ線ｂ１に接続されるトランジスタを例に図２のタイミングチャートで言えば、信号線ＳＷを電圧ＶＷＰにしてトランジスタＭＷ１をオンさせて電圧値ＶｂＥのパルス電圧をソース配線層を介して前記半導体層領域又はウエルに印加し、第１のパルス電圧と時間的に重なりあう第２のパルス電圧すなわち電圧値ＶＥのパルス電圧をコントロールゲートＣＧ１に印加して第の１パルス電圧と第２のパルス電圧との電圧差によりフローティングゲートへの電子の注入又は放出を行なうパルス電圧印加ステップと、その後、第１のＭＯＳトランジスタをオフにした後、前記第３と第４のＭＯＳトランジスタをオン、すなわち信号線ＳＤを電圧ＶＤＶ、信号線ＳＳを電圧ＶＳＶにしてトランジスタＭＤ１及びＭＳ１をオンさせると共に、前記コントロールゲートＣＧ１に電圧ＶＶ２を印加してメモリセルのしきい値電圧を、このときメモリセルに流れる電流値によって検知する電流値検知ステップとからなり、前記パルス電圧印加ステップと前記電流値検知ステップとを、所定のしきい値電圧を得るまで交互に繰り返し行なってメモリセルに情報を記憶させることを特徴とするものである。
【００１９】
この場合、前記メモリセルの電流値検知ステップにおいて所定のしきい値電圧となったメモリセルに対しては、次のパルス電圧印加ステップにおける前記第１の配線層を介して印加する第１のパルス電圧を、前回の第１のパルス電圧と第２のパルス電圧との電圧差よりも小さくなるように印加し、所定のしきい値電圧になっていないメモリセルに対しては、次のパルス電圧印加ステップにおける前記第１の配線層を介して印加する第１のパルス電圧を、前回の第１のパルス電圧と第２のパルス電圧との電圧差が同じになるように印加すれば好適である。
【００２０】
また、前記不揮発性半導体記憶装置の駆動方法における前記パルス電圧印加ステップと前記電流値検知ステップとの繰り返しが進むと、所定のしきい値電圧が得られていないメモリセルに対して、前記パルス電圧印加ステップにおける前記コントロールゲートに印加する第２のパルス電圧を、前記電圧差が少なくとも１回は大きくなるように印加してもよいし、或いは、前記パルス電圧印加ステップと前記電流値検知ステップとの繰り返しが進むと、所定のしきい値電圧が得られていないメモリセルに対して、前記パルス電圧印加ステップにおける前記第１のパルス電圧と第２のパルス電圧のパルス幅を、少なくとも１回は長くするように印加してもよい。
【００２１】
また、前記パルス電圧印加ステップと前記電流値検知ステップとの繰り返しが進むと、所定のしきい値電圧が得られていないメモリセルに対して、前記パルス電圧印加ステップにおける、前記コントロールゲートに印加する第２のパルス電圧を少なくとも１回は前記電圧差が大きくなるように印加すると共に、前記第１のパルス電圧と第２のパルス電圧のパルス幅を少なくとも１回は長くするように印加することもできる。
【００２２】
また、本発明に係る不揮発性半導体記憶装置の駆動方法は、前記いずれかの不揮発性半導体記憶装置の駆動方法であって、前記第１のＭＯＳトランジスタをオンさせて前記第１の配線層から前記半導体層領域又はウエルに、メモリセルに記憶させたい２値情報に応じた第１の電圧値と第２の電圧値、すなわち図１３で示した実施例で言えばデータ線に第１の電圧値ＶｂＥと第２の電圧値ＶｂＰとを選択的に与える手段を有し、前記第１の配線層の第１の電圧値に対しては前記半導体層領域又はウエルからフローティングゲートへ第１の電流密度での電子の注入が生じ、前記第１の配線層の第２の電圧値に対してはフローティングゲートから前記半導体層領域又はウエルへ第３の電流密度での電子の放出が生じる電圧差を与える第３の電圧値すなわち電圧値ＶＥの第１のパルスと、前記第１の配線層の第１の電圧値に対しては前記半導体層領域又はウエルからフローティングゲートへの第１の電流密度よりも小さい第２の電流密度で電子の注入が生じ、前記第１の配線層の第２の電圧値に対してはフローティングゲートから前記半導体層領域又はウエルへ第３の電流密度よりも小さい第４の電流密度での電子の放出が生じる電圧差を与える第４の電圧値すなわち電圧値ＶＰの第２のパルスと、を連続してコントロールゲートＣＧ１に印加する連続パルス印加ステップと、第１のＭＯＳトランジスタをオフした後、前記第３のＭＯＳトランジスタと第４のＭＯＳトランジスタをオンすると共に、前記コントロールゲートに電圧すなわち電圧値ＶＶ１とＶＶ２を印加してメモリセルのしきい値電圧を、このときメモリセルに流れる電流値によって検知する電流値検知ステップとからなり、前記連続パルス印加ステップと前記電流値検知ステップとを、所定のしきい値電圧を得るまで交互に繰り返し行なってメモリセルに情報を記憶させることを特徴とする。
【００２３】
この場合、前記連続パルス印加ステップと前記電流値検知ステップとの繰り返しが進むと、所定のしきい値電圧が得られていないメモリセルに対して、前記連続パルス印加ステップにおける、前記各電圧差を少なくとも１回は大きくするように駆動してもよいし、或いは、前記連続パルス印加ステップと前記電流値検知ステップとの繰り返しが進むと、所定のしきい値電圧が得られていないメモリセルに対して、前記連続パルス印加ステップにおける、前記第１と第２のパルスのパルス幅を少なくとも１回は長くなるように駆動してもよい。
【００２４】
また、前記連続パルス印加ステップと前記電流値検知ステップとの繰り返しが進むと、所定のしきい値電圧が得られていないメモリセルに対して、前記各電圧差を少なくとも１回は大きくすると共に、前記第１と第２のパルスのパルス幅を少なくとも１回は長くなるように駆動することもできる。
【００２５】
【作用】
本発明では、ウエルをデータ線毎に分離し、ソースとデータ線との間にスイッチングトランジスタを設け、ソースと基板とをこの選択スイッチのメモリセル側で接続したために、ビット毎にウエル電圧を設定することができる。従来の書込み動作ではドレイン電圧をビット毎に設定できたことでビット毎検証ができるのであるから、ビット毎にウエル電圧を設定できることによって消去動作のビット毎制御が可能となる。すなわち、検証は、ドレインとデータ線とを接続するスイッチングトランジスタをオンし、接地した共通ソース線とソースとをスイッチングトランジスタをオンさせて接続することで、ビット毎にメモリセルのしきい値電圧をその流れる電流を検知して行なうことができる。これによって、消去側も書込み側と同様に狭いしきい値電圧のばらつきにすることができ、書換え可能回数を伸ばすことができる。
【００２６】
ビット毎の検証を行ないながらの消去における消去動作用のウエル電圧とワード線電圧を一定時間加えては検証を行なうというサイクルにおいて、開始時のウエル電圧とワード線電圧の電圧差を一定回数後よりも小さく設定する。これによって、トンネル電流の流れやすいメモリセルではこの小さい電圧差でも充分なメモリセル電流が流れるために消去が終わってしまう。ビット毎制御によって、消去が終わったメモリセルにはそれ以降異なるウエル電圧を加えることができる。このため、ワード線電圧を消去動作用のウエル電圧との差が大きくなるように変えてトンネル電流の流れにくいメモリセルの消去を行なっても、消去の終わったメモリセルには大きな電圧差は加わらない。これによって、各メモリセルに消去に必要な最小の電圧差で消去ができるため、メモリセルの信頼性が向上し、書換え可能回数の低減を防止できる。
【００２７】
ウエルをデータ線毎に、かつ、スイッチングトランジスタ毎に分離したため、消去時における或るウエル内の消去しないメモリセルの数は数十個〜百数十個に過ぎない。或るメモリセルに着目すると、従来では、例えば４キロ個−１個のメモリセルが消去される間ウエルに消去用の電圧が加わるのでディスターブを受けていた。これに対して本発明では、たかだか数十個〜百数十個−１個に過ぎないので、消去ディスターブの影響を低減できる。
なお、以上の内容は書込みの時も同様にあてはまる。
【００２８】
さらに、ウエル電圧をデータ線毎に変えることができることにより、書込みも消去もウエル電圧とワード線電圧との電圧差で行なうようにすることができる。例えば、書込み用に５Ｖのウエル電圧、消去用に−５Ｖのウエル電圧としておき、データ線毎に書換える情報に応じてこのうちのどちらかを印加できる。ここで、ワード線にまず例えば５Ｖのパルスを与え、次に例えば−５Ｖのパルスを与える。これによって、書き込みたいメモリセルには、５Ｖのウエル電圧と−５Ｖのワード線電圧が印加される。消去用のワード線電圧５Ｖはウエル電圧と同じであるため影響を与えない。消去したいメモリセルには、−５Ｖのウエル電圧と５Ｖのワード線電圧が印加される。書込み用のワード線電圧−５Ｖはウエル電圧と同じであるため影響を与えない。この後、書込み側のビット毎検証と消去側のビット毎検証を行なう。これによって、従来のように消去する必要の無いメモリセルまで消去する必要がなくなり、過剰なストレスをメモリセルの絶縁膜に与えることがなくなる。
【００２９】
【実施例】
次に、本発明に係る不揮発性半導体記憶装置及びその駆動方法の実施例につき、添付図面を参照しながら以下詳細に説明する。なお、以下の説明において特に断らない限り、信号名は、端子名とその信号が走る信号配線名を兼ねることとし、電源名は、端子名と配線名及び電圧値を兼ねるものとする。
【００３０】
＜実施例１＞
図１は、本発明に係る不揮発性半導体記憶装置の一実施例を示す要部回路図である。図１において、参照符号Ｍ１１〜Ｍｍｎはｍ行ｎ列のメモリセルを、ＣＧ１〜ＣＧｎはｎ本のワード線を、ｂ１〜ｂｍはｍ本のデータ線をそれぞれ示す。メモリセルのドレインはｎ個毎に接続されると共に、ドレイン選択信号線ＳＤで制御されるトランジスタＭＤ１〜ＭＤｍによってそれぞれのデータ線ｂ１〜ｂｍに接続される。メモリセルのソースもｎ個毎に接続されると共に、ウエル選択信号線ＳＷで制御されるトランジスタＭＷ１〜ＭＷｍによってそれぞれのデータ線ｂ１〜ｂｍに接続される。図１の回路を実現するための後述する図５及び図７のレイアウト構成例では、ウエル選択信号線ＳＷはドレイン上を通過するので、トランジスタＭＰ１〜ＭＰｍが形成されるが、これはデプレッション形として常時オンさせている。従って、以下の図面及び説明では、トランジスタＭＰ１〜ＭＰｍのソースとドレインは接続されているものとして省略し、トランジスタＭＤ１〜ＭＤｍが直接メモリセルのドレイン拡散層配線と接続されているものとして取り扱う。
【００３１】
また、メモリセルのソースとウエルは、ソース選択信号線ＳＳで制御されるトランジスタＭＳ１〜ＭＳｍによって共通ソース線ＣＳに接続される。共通ソース線ＣＳをグラウンドとし、信号線ＳＤ及びＳＳを選択すると、この信号線ＳＤ及びＳＳで選択できる各メモリセルでは、ドレインがデータ線と接続され、ソースがグラウンドである共通ソース線ＣＳと接続されたことになる。データ線を所定の電圧にプリチャージし、ワード線を選択すればそのメモリセルの情報に応じた信号がデータ線に現れるため、これをセンスして読出しを行なうことができる。
【００３２】
また、例えばトランジスタＭＤ１，ＭＷ１，ＭＳ１で選択される部分を例に取ると、このｎ個のメモリセルＭ１１〜Ｍ１ｎのウエルは、共通ソース線ＣＳとトランジスタＭＳ１よりもメモリセル側で接続される。この構成をとることにより消去及び書込み両方共ビット毎の制御が可能になり、本実施例では、消去及び書込み後のしきい値電圧ばらつきの狭帯化、消去及び書込み時の低トンネル電流化、ディスターブ時間低減を実現できる。
【００３３】
図２に、本実施例の消去動作の一例を電圧波形のタイミングチャートで示す。この消去動作により、ビット毎に消去時のメモリセルのしきい値電圧を制御できる。以下、このことを説明する。なお、データ線ｂ１〜ｂｍ、ワード線ＣＧ１〜ＣＧｎ及び各制御信号線ＳＤ，ＳＷ，ＳＳ，ＣＳの電圧は、最初０Ｖとする。また、消去動作は消去とビット検証とからなる。
【００３４】
消去時には、信号線ＳＷを高レベルＶＷＰにしてトランジスタＭＷ１〜ＭＷｍをオンさせ、信号線ＳＤとＣＳはそれぞれ低レベルＶＤＰ及びＶＳＰにする。この電圧ＶＤＰ及びＶＳＰはここでは負電圧であり、メモリセルのソースに後述の負電圧ＶｂＥが加わってもトランジスタＭＤ１〜ＭＤｍ，ＭＳ１〜ＭＳｍがオンしないように設定する。
【００３５】
さて、データ線ｂ１〜ｂｍが負電圧ＶｂＥとなると、信号線ＳＷは高レベルＶＷＰでトランジスタＭＷ１〜ＭＷｍがオンしているため、メモリセルトランジスタのソース及びウエルに負電圧ＶｂＥが印加される。ここで、ワード線ＣＧ１〜ＣＧｎのうち、図２の例ではＣＧ１が高レベルＶＥとなると、消去１が始まる。すなわち、メモリセルＭ１１，Ｍ２１〜Ｍｍ１において、カップリングによってフローティングゲートの電圧が高レベルとなり、ウエルの負電圧ＶｂＥとの電圧差によって、ウエルからフローティングゲートへ電子が注入される。これによって、メモリセルのしきい値電圧は上昇する。この電圧関係を時間ｔ１の間続け、ｔ１後に全ての電圧を０Ｖに戻す。
【００３６】
次に、検証１を行なう。まず、信号線ＳＤを高レベルＶＤＶ、信号線ＳＳを高レベルＶＳＶとする。信号線ＳＷは０Ｖのままであり、トランジスタＭＷ１〜ＭＷｍがオフしているため、ウエルはデータ線ｂ１〜ｂｍから電気的に切り離される。その代り、トランジスタＭＳ１〜ＭＳｍがオンしているため、メモリセルＭ１１，Ｍ２１〜Ｍｍ１のソースとウエルは共通ソース線ＣＳと電気的に接続される。この状態で、データ線ｂ１〜ｂｍの電圧をＶＶｂとし、ワード線ＣＧ１の電圧をＶＥよりも低い所定の電圧ＶＶ２とすると、メモリセルのしきい値電圧に応じてデータ線からメモリセルに電流が流れる。この電流を、データ線と接続したアンプ（不図示）によって検知する。消去動作では、メモリセルのしきい値電圧を高い方に持っていっているので、上記ワード線電圧ＶＶ２で、ある一定値以下の電流となったら消去終了である。この検知は、例えばプリチャージしたデータ線をメモリセルの電流で一定時間放電した際に得られる電圧が、アンプのしきい値電圧よりも高いか否かにより行なう。図２では、データ線ｂｍに接続するメモリセルＭｍ１の消去が、この消去１で完了したとした場合の例を示している。このため、検証１の後の消去２ではデータ線ｂｍの電圧は０Ｖのままとなる。この自動的に、消去動作を止める方法は、後述する。
【００３７】
消去２においては、メモリセルＭｍ１のデータ線ｂｍの電圧は０Ｖなので、トランジスタＭＷｍを介して印加されるウエルの電圧は０Ｖであり、ワード線ＣＧ１に電圧ＶＥが加えられてもフローティングゲートとウエルとの電圧差が充分でなく電子の注入は極めて小さい。他のメモリセルでは、消去１と同様に電子の注入が起こる。図２では、この消去２でデータ線ｂ２に接続したメモリセルＭ２１の消去が終了し、消去３でデータ線ｂ１に接続したメモリセルＭ１１の消去が終了する場合を示した。このように、本実施例によればビット毎に消去を制御することができるため、消去後のしきい値電圧のばらつきを狭い範囲に収めることが可能となる。なお、書込み動作も、書込み中のメモリセルのワード線すなわちコントロールゲートと、ウエルとに加わる電圧の極性が消去動作中と逆になるだけで同じである。
【００３８】
図９に、本実施例と従来例によるしきい値電圧の書き込み側及び消去側のばらつき範囲について説明する。同図（ａ）に示すように、先に従来技術で述べた改善された従来例２によれば、書込みについてはビット毎検証が行なえたためにメモリセルのしきい値電圧のばらつきをΔＶ１と小さくできたが、消去についてはウエルが多数のメモリセルで共通であり、検証を行なったとしてもブロック毎の検証しかできないため、しきい値電圧のばらつきはΔＶ２と大きかった。
【００３９】
これに対して本実施例によれば、従来と同様に書込みについてビット毎検証ができることはもちろん、消去についてもビット毎検証ができるので、同図（ｂ）に示すように、書込み側と消去側の両方共メモリセルのしきい値電圧のばらつきをΔＶ１と小さくできた。これにより、消去状態と書込み状態の電圧差が小さくなったので、フローティングゲートの下の絶縁膜を通過する電荷量を小さくできる。絶縁膜を通過できる電荷量には上限があるので、電荷量を小さくできる分、書換え可能回数を伸ばすことができる。
【００４０】
図３は、消去動作の別の例を示す電圧波形のタイミングチャートである。図３に示した駆動方法では、消去時のワード線の電圧、例えばワード線ＣＧ１の消去時の電圧が、図２の場合のように一定の電圧値ＶＥではなく、最初の電圧値はＶＥ１であり、この電圧での消去を一定回数（図３の例では、２回）繰り返した後、ＶＥ１とは異なる電圧値、図３の例ではＶＥ１よりも大きな電圧値ＶＥ２とするものである。図３には示していないが、同様にして、さらに一定回数繰り返す毎に消去時のワード線電圧を変えて行く。同じ電圧の繰り返しの回数は、例えば、電圧値ＶＥ１で２回、電圧値ＶＥ２で３回というように、変えていってもよい。その他の信号の動作は、図２と同じである。
【００４１】
このように図３に示した駆動方法によれば、次のような２つの効果がある。１つは、消去しにくいメモリセルには、より高い電圧を印加できるので高速に消去が可能であるという点である。消去しやすいメモリセルに対しては、低い電圧で１回の消去当りのしきい値電圧の変化量を、例えば０．１Ｖで行なうことができる。消去が、この低い電圧下で終了したメモリセルのウエルの電圧は０Ｖに変化するので、高くなったワード線電圧は影響を与えない。消去しにくいメモリセルにはより高い電圧で消去するが、低い電圧で消去しやすいメモリセルを消去するときのしきい値電圧変化量と同じ程度の変化量、例えば０．１Ｖの変化量となるので、高精度にしきい値電圧を制御できる。従って、この場合も図９（ｂ）で示した書込み側と消去側の両方共メモリセルのしきい値電圧のばらつきはΔＶ１と狭く、図２の場合と同様の結果が得られた。もう１つの効果は、各メモリセルに対して消去に必要な最小の電流での消去が可能となる点である。これについては、図１０を用いて後述する。この場合の書込み動作についても、書込み中のメモリセルのコントロールゲートとウエルに加わる電圧の極性が、消去中と逆になるだけで同じであるので詳細な説明は省略する。
【００４２】
図４は、消去動作のまた別の例を示す電圧波形のタイミングチャートである。図４に示した駆動方法では、ビット毎検証を行なう消去動作において、１回当りの消去のパルス幅をしだいに長くしていく点が図２及び図３の場合と相違する。すなわち、図４に示すようにワード線ＣＧ１に加えられる一定電圧ＶＥのパルスが、最初はパルス幅ｔ１で行なうが、一定回数消去と検証を繰り返した後は、パルス幅ｔ２で行なうものである。
【００４３】
消去しにくいメモリセルにおいては、最初の短いパルス幅ｔ１ではしきい値電圧の変化量が小さく（例えば、０．０１Ｖ）、このパルス幅ｔ１で消去を続けることはしきい値電圧制御の精度を高くはするが、検証の回数が多すぎるために消去が終了するのに長い時間が必要となってしまう。このようなメモリセルに対しては、所定のしきい値電圧制御の精度を満たしていれば、パルス幅を長くして検証の回数を減らして高速に消去を終了する方が有効である。すなわち、短いパルス幅で消去できるメモリセルでは、検証の結果ウエルの電圧が０Ｖとなるので、その後、長いパルス幅となってもこのメモリセルに対しては、これ以上の消去は進まない。
【００４４】
一方、消去しにくいメモリセルについては、消去に必要な電圧を長いパルス幅で印加することにより、しきい値電圧制御の精度は一定のままで検証の回数を減らすことができる。この場合の書込み動作についても、書込み中のメモリセルのコントロールゲートとウエルに加わる電圧の極性が、消去中と逆になるだけで同じであるので詳細な説明は省略する。また、この場合も図９（ｂ）で示した書込み側と消去側の両方共メモリセルのしきい値電圧のばらつきはΔＶ１と狭く、図２の場合と同様の結果が得られた。
【００４５】
なお、図３及び図４で示した駆動方法を交互に、あるいは同時に行っても良いことは言うまでもない。
【００４６】
＜実施例２＞
図５は、本発明に係る不揮発性半導体記憶装置の一実施例を示す要部の平面図であり、図６（ａ），（ｂ），及び（ｃ）はそれぞれ図５中にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線で示した部分の断面図である。回路構成は、図１に示した回路と同じである。
【００４７】
図５及び図６において、参照符号ＦＧは各メモリセルのフローティングゲートであり、コントロールゲートはそれぞれ隣のデータ線の同じ行のコントロールゲートと共通に接続されてｎ本のワード線ＣＧ１〜ＣＧｎとなっている。図６（ｂ）のＢ−Ｂ’線断面図に見るデータ線方向に沿った各列のメモリセルのソースＳ１，Ｓ２とドレインＤ１，Ｄ２は、図５の平面図で分かるようにそれぞれ拡散層のみでｎ個接続している。ソースＳ１，Ｓ２はゲート信号線ＳＳによって駆動されるＭＯＳトランジスタによって、共通ソース線ＣＳに電気的に接続する。また、ドレインＤ１，Ｄ２はゲート信号線ＳＤにより駆動されるＭＯＳトランジスタによって、データ線ｂ１，ｂ２に電気的に各々接続する。以上の構成は、前述した従来技術における従来例１で示された構成をＳＯＩ（シリコンオンインシュレータ）基板上に設けたものである。図５及び図６において、参照符号ＩＫが絶縁性基板を示し、この絶縁性基板ＩＫ上に形成されたシリコン単結晶層（以下、ＳＯＩ層と称する）領域にＭＯＳトランジスタやメモリセル等を形成している。
【００４８】
本実施例の特長は以下の通りである。
第１に、ＳＯＩ層に設けたメモリセルのウエルを、データ線毎にＳＲ１，ＳＲ２と分離し、かつ、信号線ＳＳ及びＳＤで制御されるＭＯＳトランジスタ毎に分離したことである。
【００４９】
第２に、ゲート信号線ＳＳよりもメモリセル側でソースＳ１，Ｓ２とウエルＳＲ１，ＳＲ２とをそれぞれ、図６（ａ）のＡ−Ａ’線断面図に示したように導電性の材料で構成した接続部ＣＢ１，ＣＢ２により接続したことである。この接続部ＣＢ１，ＣＢ２は、ソースとウエルの界面部分に溝を掘り、遷移金属元素単体、或いはその窒化物、もしくはそのケイ化物、窒化アルミニウム、コバルトケイ化物及びチタンタングステン合金のいずれかを堆積させて行なう。
【００５０】
第３に、ゲート信号線ＳＷによって制御されるＭＯＳトランジスタによりメモリセルのソースをデータ線ｂ１，ｂ２と電気的に接続したことである。これによって、データ線ｂ１，ｂ２からウエルＳＲ１，ＳＲ２へ電圧を印加することができ、ビット毎制御が可能となる。ゲート信号線ＳＷはドレインを接続する拡散層上も走るが、ここで形成されるＭＯＳトランジスタはデプレッション形として通常オンさせている。図５では、参照符号ｄｅｐを付して楕円で囲った部分がデプレッション形ＭＯＳトランジスタの主にチャネル領域に当る。
【００５１】
なお、図５でＣ−Ｃ’の線を中心に線対称にメモリセル等を配置した構成を取ることができる。この時のウエルの分割単位は共通ソース線ＣＳから次のＣＳまでとなり、この場合も以下に述べる本発明の特長をすべて実現できる。
【００５２】
図５及び図６の構成によれば、ウエルをデータ線毎に分離したことと、データ線毎のウエルにデータ線から独立に電圧を与えられるようにしたことによって消去も書込みもビット毎に制御することができる。これによって、図９（ｂ）に示したような狭いしきい値電圧分布を実現でき、また図３で示した駆動方法により、図１０を用いて後述するようにメモリセル毎に最小の電流で消去及び書込みを実現することができる。
【００５３】
さらに、例えば、ワード線ＣＧ１を選択してこれに接続されるメモリセルを消去するとすると、１つのウエルの中で構成されたメモリセルはｎ個である。従って、１つのメモリセルは、他のｎ−１個のメモリセルが消去される時にディスターブを受けるが、ｎの値は数十から百数十でありこのディスターブは小さいので、情報が化けてしまうことを低減できる。従来は、１つのメモリセル当たり８キロ個程度のメモリセルが消去されるときのディスターブを受けていた。このディスターブの低減に関しては、図１１を用いて後述する。
【００５４】
またさらに、消去もビット毎に制御できるため、書込みと消去を従来のように大きなフェーズに分ける必要は無く、図１３〜図１８を用いて後述するように書込みと消去をまとまったひとつの動作として行なうことができる。
【００５５】
なお、ソース領域の拡散層とウエルとの接続は、図５及び図６で示した接続部ＣＢ１，ＣＢ２で行なう他に配線層を用いてもよい。また、ＳＯＩ構造のトランジスタとなる各メモリセル（以下、ＳＯＩメモリセルと称する）のウエルは、完全に空乏化していても良いし、部分的に空乏化していても良い。例えば、接続部ＣＢ１から給電したウエル電圧は、ワード線ＣＧｎに接続したＳＯＩメモリセルを通して、例えばワード線ＣＧ２に接続したＳＯＩメモリセルのウエルに給電しなければならないが、完全に空乏化したウエルの場合でもソース又はドレイン領域とウエルとのＰＮ接合の界面を通して電圧を印加できる場合がある。各ＳＯＩメモリセルのソースは拡散層配線で接続しているので、ソースからＰＮ接合を介してウエルに給電することもできる。
【００５６】
また、各ＳＯＩメモリセルはｎチャネル形を示しているが、ｐチャネル形のメモリセルであっても、ウエルＳＲ１，ＳＲ２の導電型を図５及び図６と逆にし、他の拡散層も必要な部分の導電型を逆にすれば本実施例の特長をそのまま実現できることは勿論である。
【００５７】
ここで、図１０を用いて、図３で示した駆動方法によりメモリセル毎に最小の電流で消去できることを説明する。図１０において、メモリセルＭ１１は消去しやすく、メモリセルＭ１２は消去しにくいとする。
【００５８】
従来のウエルが分離されていないメモリセルの駆動方法では、図１０（ａ）に示したようにドレインはオープンにし、ウエルとソースに電圧ＶｂＥを印加すると共に、ワード線ＣＧの電圧を一定電圧ＶＥとする。この一定電圧ＶＥにより消去しにくいメモリセルＭ１２にはトンネル電流Ｊ２が流れるが、消去しやすいメモリセルＭ１１にはトンネル電流Ｊ２よりも大きなトンネル電流Ｊ１が流れてしまう。このような大きなトンネル電流ではメモリセルＭ１１の消去は高速に終了するものの、メモリセルの絶縁膜へのストレスが大きいため信頼性を損なってしまい書換え可能回数が低下してしまう。さらに、全体の消去時間は消去しにくいメモリセルＭ１２で決まってしまうので、このようにメモリセルＭ１１のみ高速に消去できても無意味である。
【００５９】
一方、本実施例の半導体記憶装置に図３に示した駆動方法を適用した場合は、次のようになる。図１０（ｂ）に示したように、ドレインはオープンにし、ステップ１として各メモリセルのウエルとソースに電圧ＶｂＥを印加すると共に、ワード線ＣＧに電圧ＶＥ１を印加する。この電圧ＶＥ１は、消去しやすいメモリセルＭ１１にトンネル電流Ｊ２を流す電圧である。このトンネル電流Ｊ２は、従来方式によるトンネル電流Ｊ１と比べて小さいのでメモリセルの絶縁膜の劣化が小さい。消去しにくいメモリセルＭ１２では、この電圧ＶＥ１ではトンネル電流Ｊ２よりも小さなトンネル電流Ｊ０しか流れない。次に同図（ｃ）に示したように、ステップ２として、ドレインはオープンにしたまま消去しにくいメモリセルＭ１２のウエルとソースに電圧ＶｂＥを印加すると共に、ワード線ＣＧにトンネル電流Ｊ２を流すことができる電圧ＶＥ２を印加する。この時、メモリセルＭ１１では既に消去が終わっているため、ウエルとソースの電圧は０Ｖになっており、小さな電圧差しか絶縁膜に印加されないので消去が進むことは無い。このようにして、各メモリセルに対して所定の時間で消去を終えるのに必要な最小のトンネル電流によって消去を終わらせることができる。
【００６０】
ここで、図１１を用いて本発明に係るデータ線毎にウエルを絶縁分離した構成が、従来よりもディスターブを低減できることを説明する。
図１１において、ワード線ＣＧ１，ＣＧ２は１組の選択トランジスタで選択されるソース及びドレインが共通であるメモリセルのコントロールゲートであり、ワード線ＣＧｋはこれとは別のソース及びドレインに接続するメモリセルのコントロールゲートである。尚、この図では実際のレイアウトとは異なり、分かりやすくするために並べて示してある。
【００６１】
或る選択メモリセルを消去すると非選択メモリセルはディスターブを受け、電流密度Ｊｄで弱く消去されてしまう。従来構成では、図１１（ａ）に示すように、多数のメモリセルでウエルが共通であったため、ひとつのウエル内の全てのメモリセルを順次消去しようとすると、ひとつひとつのメモリセルが消去される時の電流密度Ｊｄの和によって消去したくない特定のメモリセルの情報が化けてしまう恐れがある。
【００６２】
これに対して、本実施例の構成によれば、１組の選択トランジスタで選択される複数のメモリセル毎にウエルを分離して、ビット毎の消去を行なうようにしている。従って、図１１（ｂ）に示すように、１組の選択トランジスタで選択されるワード線ＣＧ１，ＣＧ２に接続されるメモリセル間ではウエルが共通であるためディスターブが加わるが、ワード線ＣＧｋに接続されるメモリセルはウエルが異なるためディスターブを受けない。しかも、ディスターブを受けるウエルを共通とするメモリセルの数は数十個〜百数十個程度であるので影響は小さい。
【００６３】
次に、図１の回路構成を用いた本実施例のＳＯＩ構造の不揮発性半導体記憶装置において、必要なデータ線の電圧を印加するための制御回路の一例を図１２に示す。
図１２において、参照符号ＡＰ１〜ＡＰｍは書込み及び消去の検証を行なうための回路を示し、この回路ＡＰ１〜ＡＰｍの書込み動作と読出し動作については従来例２に記載されている。各回路ＡＰ１〜ＡＰｍにおけるインバータ２段のラッチは、書込み又は消去のデータを格納し、また、読出し時のセンスアンプとしても用いる。従来例と異なり、本実施例ではＳＯＩ構造のトランジスタ（以下、ＳＯＩトランジスタと称する）で構成しているため、このラッチは負電圧をラッチすることができる。従来のバルクのトランジスタでは、レイアウト面積を増大させる３重ウエル等を用いないと負電圧のラッチは不可能だが、ＳＯＩトランジスタ又は後述する埋め込み素子分離トランジスタでは容易に実現できる。
【００６４】
信号ＰＣは、外部からロードされたラッチ内のデータ又はこのラッチをシングルエンドのアンプとして用いたときのセンス結果のデータに応じて、データ線をプリチャージする信号である。また、信号ＳＨはデータ線とラッチ回路とを接続する信号であり、信号ＡＤＷとＡＤＥは、図１２においては、ｍ個のメモリセル（例えば、メモリセルＭ１１〜Ｍｍ１）の全てがそれぞれ書込み又は消去が完了したか否かを判定するための信号である。これらの信号ＰＣ，ＳＨ，ＡＤＷ，ＡＤＥで制御するＳＯＩトランジスタも、ラッチの負電圧に対してオンオフできるように信号電圧を選択する。
【００６５】
書込み時には、オンさせたトランジスタＭＤ１〜ＭＤｍを通してラッチ内の正又は０Ｖの電圧をメモリセルに印加する。消去時には、ラッチ内の負又は０Ｖの電圧を、トランジスタＭＷ１〜ＭＷｍをオンさせてメモリセルに印加する。検証は、トランジスタＭＤ１〜ＭＤｍとＭＳ１〜ＭＳｍをオンさせて、回路ＡＰ１〜ＡＰｍでビット毎に行なう。
【００６６】
書込み時の検証では、メモリセルのしきい値電圧を下げているので、ワード線の電圧を例えば１．５Ｖ程度に設定して、その時に電流が流れるか否かを判定し、所定の電流量になったらそのビットのみ停止する。電流量の判定は、例えば、プリチャージしたデータ線の容量を一定時間メモリセルで放電し、その結果であるデータ線の電圧とセンスアンプのしきい値電圧とで行なえば良い。
【００６７】
消去時の検証では、メモリセルのしきい値電圧を上げているので、ワード線の電圧を例えば３Ｖ程度に設定して、その時に電流が流れるか否かを判定し、所定の電流量よりも小さくなったらそのビットのみ停止する。電流量の判定方法は、書込み時の検証と同じである。
【００６８】
なお、上記の動作は、全体の電圧を正の側にずらし、オフの時に０Ｖになるような修正を行なうことによって、負電圧を用いずに行なうことも可能である。
【００６９】
＜実施例３＞
図７は、本発明に係る不揮発性半導体記憶装置の別の実施例を示す要部の平面図であり、図８（ａ），（ｂ），及び（ｃ）はそれぞれ図７中にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線で示した部分の断面図である。回路構成は、図１に示した回路と同じである。前述した実施例２においてはＳＯＩ構造によりデータ線毎にウエルＳＲ１，ＳＲ２を絶縁分離していたのに対して、本実施例では埋め込み素子分離によりウエルＳＲ１，ＳＲ２を絶縁分離している点が相違する。尚、図７及び図８において、図５及び図６で示した構成部分と同一の構成部分については、同一の参照符号を付している。図８に示すように、ｎチャネル形のトランジスタを例にしており、ｐ型の基板Ｋ中のｐ型ウエルＳＲ１，ＳＲ２を、埋め込み素子分離領域Ｉとｎ型領域Ｌとでデータ線毎に絶縁分離している。埋め込み素子分離領域Ｉは絶縁性の物質で構成しても良いし、ウエルと導電型が逆の物質で構成しても良い。尚、ｐチャネル形のメモリセルを用いる時は、図７及び図８の必要な部分の導電型を逆にすればよい。
【００７０】
本実施例の構造によっても、データ線毎にウエルを分離でき、消去も書込みもビット毎に検証できる。このため、前述したＳＯＩプロセスだけでなく、バイポーラトランジスタなどで広く用いられている埋め込み素子分離を用いても、図１に示した回路構成の本発明に係る不揮発性半導体記憶装置を実現できる。これによって、図９（ｂ）に示したと同様の狭いしきい値電圧分布を実現でき、さらに図３及び図４で説明した駆動方法を用いれば、図１０を用いて説明したようにメモリセル毎に最小の電流で消去することができ、また図１１で述べたように本実施例でもデータ線毎にウエルを分離しているのでディスターブも小さい等の特長を有するフラッシュメモリを実現できる。
【００７１】
またさらに、ビット毎に制御できるため、書込みと消去を従来のように大きなフェーズに分ける必要は無く、図１３〜図１８を用いて後述するように書込みと消去をまとまったひとつの動作として行なうことができる。
【００７２】
また、前述したように図１２の回路構成を用いた場合、回路ＡＰ１〜ＡＰｍにおけるインバータ２段のラッチは、埋め込み素子分離トランジスタで構成しているので負電圧をラッチすることができ、実施例２と同様の動作が可能である。
【００７３】
＜実施例４＞
図１３〜図１８を用いて、本発明に係る不揮発性半導体記憶装置における他の書換え動作の実施例を説明する。本実施例の書換え動作は、これまでの実施例で述べたように大きく消去動作のモードと書込み動作のモードとに分けて行なうものではなく、消去と書込みを同時進行で行なうもの、厳密には消去と書込みを細かく交互に行なうものである。尚、回路構成は図１に示した回路と同じであり、デバイス構造は実施例２又は実施例３で述べたＳＯＩトランジスタ又は埋込み素子分離トランジスタを用いる。
【００７４】
図１３は第１の書換え動作例を示すタイミングチャートである。この第１の書換え動作例では、消去したいメモリセルにはデータ線（図１３の例では、データ線ｂ２）に第１の電圧値として負電圧ＶｂＥを印加し、書込みたいメモリセルにはデータ線（図１３の例では、データ線ｂ１）に第２の電圧値として正電圧ＶｂＰを印加する。信号線ＳＤとＣＳには、それぞれ負電圧ＶＤＰとＶＳＰを印加する。この電圧ＶＤＰとＶＳＰはデータ線に負電圧ＶｂＥが印加されても、信号線ＳＤとＣＳで駆動されるＳＯＩトランジスタがオンしないように選択する。信号線ＳＷには、正電圧ＶＷＰを印加する。
【００７５】
この状態において、ワード線ＣＧ１には、０Ｖから正の電圧である第３の電圧値ＶＥの第１のパルスと負の電圧である第４の電圧値ＶＰの第２のパルスを連続して図のように印加する。このように印加すると、まず第３の電圧値ＶＥの第１のパルスとなったとき、消去したいメモリセルでは、コントロールゲートに正電圧ＶＥ、ウエルに第１の電圧値である負電圧ＶｂＥが印加されるので消去動作が起こる。この時、書き込みたいメモリセルでは、コントロールゲートの電圧が正電圧ＶＥであるけれども、ウエルに印加される電圧も正電圧ＶｂＰであるので極めて小さなディスターブを受けるのみである。なお、第３の電圧値ＶＥと第２の電圧値ＶｂＰを同じ電位に選択しても良い。
【００７６】
次に、ワード線ＣＧ１が負電圧である第４の電圧値ＶＰの第２のパルスとなると、書き込みたいメモリセルでは、コントロールゲートの電圧が負電圧ＶＰ、ウエルに印加される電圧が正電圧ＶｂＰであるので書込み動作が起こる。この時、消去したいメモリセルでは、コントロールゲートの電圧が負電圧ＶＰであるけれども、ウエルに印加される電圧も負電圧ＶｂＥであるので極めて小さなディスターブを受けるのみである。なお、第４の電圧値ＶＰと第１の電圧値ＶｂＥを同じ電位に選択しても良い。このように、ワード線を正と負の連続パルスで駆動することによって、書込みと消去をほとんど同時に行なうことができる。
【００７７】
次に、全ての電圧を０Ｖにした後、検証に移る。この時は、書込み用の検証と消去用の検証を続けて行なう。これは、まずデータ線ｂ１〜ｂｍの電圧をＶＶｂとし、信号線ＳＤを高レベルＶＤＶ、信号線ＳＳを高レベルＶＳＶ、信号線ＳＷを０Ｖとした後、図１３に示したように２段階のワード線電圧を印加すれば良い。すなわち、ワード線ＣＧ１の電圧を最初ＶＶ１として書込みの検証を行ない、その後ＶＶ２のワード線電圧として消去の検証を行なう。検証によって、書込み又は消去が終了するとデータ線電圧は０Ｖとなる。これらに必要な回路構成及び動作は図１６及び図１７を用いて後述する。
【００７８】
次の書込みと消去では、正電圧値ＶＥと負電圧値ＶＰの連続パルスによるディスターブが加わるが、その電圧は本来の書込み又は消去に必要な電圧差の半分であり、しかもウエルはＳＯＩ構造或いは埋込み素子分離領域によって少数のメモリセル毎に分離されているため、ディスターブを受ける回数が少なく問題とはならない。以下、この動作を繰り返す。
【００７９】
図１４は、第２の書換え動作例を示すタイミングチャートである。図１３に示した第１の書換え動作例との違いは、図１３では正と負の電圧を用いたのに対して、正のみの電圧で構成したことである。すなわち、消去したいメモリセルに接続するデータ線（図１４の例では、データ線ｂ２）の第１の電圧値はＶｂＥであり、この図では０Ｖである。書込みたいメモリセルに接続するデータ線（図１４の例では、データ線ｂ１）の第２の電圧値はＶｂＰである。信号線ＳＤ，ＳＷ，ＳＳ，ＣＳの内、信号線ＳＷの電圧のみは、データ線に第２の電圧値ＶｂＰが印加されても信号線ＳＷで制御するトランジスタが完全にオンするような電圧値ＶＷＰとする。他は０Ｖであり、制御されるトランジスタはオフしている。書込み及び消去が終了するとデータ線は電圧値ＶｂＩとなる。
【００８０】
まず、ワード線ＣＧ１の電圧は電圧値ＶＷＩとする。この後、各データ線を上記の電圧値、信号線ＳＤ，ＳＳ，ＣＳを０Ｖ、信号線ＳＷを電圧値ＶＷＰとして、メモリセルに電圧を印加すると共に、ワード線ＣＧ１の電圧を第３の電圧値ＶＥとする。消去したいメモリセルでは、コントロールゲートに第３の電圧値ＶＥが、ウエルに第１の電圧値ＶｂＥである０Ｖが印加されるので消去動作が起こる。一方、書込みたいメモリセルでは、コントロールゲートが第３の電圧値ＶＥに対してウエルが第２の電圧値ＶｂＰであり、両者の電圧差が小さければ小さなディスターブを受けるのみである。
【００８１】
その後、ワード線ＣＧ１は第４の電圧値ＶＰである０Ｖとなる。この時は、書込みたいメモリセルでは、コントロールゲートが０Ｖに対してウエルが第２の電圧値ＶｂＰであり書込み動作が起こる。一方、消去したいメモリセルでは、コントロールゲートが０Ｖに対してウエルが第１の電圧値ＶｂＥであり、この図１４の場合０Ｖであるが両者の電圧差が小さければ小さなディスターブを受けるのみである。
【００８２】
検証の電圧関係及び電圧印加方法は、図１３と同じである。検証の結果、書込み又は消去が終了したメモリセルは、次の書込み及び消去でのデータ線電圧が電圧値ＶｂＩとなる。ワード線ＣＧ１の電圧が電圧値ＶＷＩのときはメモリセルはほとんど影響を受けないが、第３の電圧値ＶＥと第４の電圧値ＶＰの時は、これとデータ線電圧との電圧差分のディスターブを受ける。しかし、図１３の関係と同じであり影響は小さい。
【００８３】
図１５は、第３の書換え動作例を示すタイミングチャートである。第３の書換え動作例では、図１４に示した第２の書換え動作例と同様に正のみの電圧で構成したのに加えて、さらに書込みと消去のステップが進むと共に、ワード線とウエルとの電圧差を大きくしていっている。すなわち、図１５に示したタイムチャートでは、図１４に対して、ワード線ＣＧ１がＶＥ１からＶＥ２，ＶＥ３，ＶＥ４と増加させ、データ線ｂ１の電圧をＶｂＰ１からＶｂＰ２，ＶｂＰ３と増加させる。消去及び書込みが終了したメモリセルに印加するデータ線ｂ２，ｂｍの電圧もＶｂＩ１からＶｂＩ２，ＶｂＩ３，ＶｂＩ４と増加させる。このため、消去時にはＶＥ１−ＶｂＰ１，ＶＥ２−ＶｂＰ２という電圧がメモリセルのコントロールゲートとウエル間に印加され、書込み時にはＶｂＰ１−ＶＰ，ＶｂＰ２−ＶＰという電圧がメモリセルのコントロールゲートとウエル間に印加される。消去及び書込みが終了したメモリセルのコントロールゲートとウエル間には、ＶＥ１−ＶｂＩ１，ＶＥ２−ＶｂＩ２又はＶｂＩ１−ＶＰ，ＶｂＩ２−ＶＰという電圧が印加される。これによって、書込み又は消去のしにくいメモリセルを高速に書込み又は消去したり、トンネル電流を書込み及び消去に必要な最小の量で行なうことができる。他に、書込みと消去のステップが進むと共に書込みと消去のパルス幅を長くしていって検証動作の回数を減らすことも、或いは図１５と同様に電圧をステップが進むと共に増加させて高速に書込み及び消去を行なうと共に、パルス幅を長くしていって検証動作の回数を減らすことも可能である。
【００８４】
ここで、図１６に、図１４で説明した第２の書換え動作例に用いる回路構成の一例を示す。この回路は、ラッチをデータ線毎に２組用意し、ビット毎に書込みか消去かの情報を格納したレジスタＢＦの内容と検証結果とを比較することで所定の書換え動作を実現するものである。尚、図１６には分かりやすくするために一例としてワード線ＣＧ１，ＣＧ２の２本とデータ線ｂ１，ｂ２の２本しか示していないが、図１と同様にｍ行ｎ列のメモリセルであることは言うまでもない。
【００８５】
図１６において、インバータＩ１１とＩ１２で構成されたラッチにはメモリセルに対して、書込み／消去を行なうか否かを記憶させる。インバータＩ１３とＩ１４で構成されたラッチには書込みなのか消去なのかを記憶させる。インバータＩ２１，Ｉ２２はインバータＩ１１，Ｉ１２に対応し、インバータＩ２３，Ｉ２４はインバータＩ１３，Ｉ１４に対応する。レジスタＢＦには、上述のように目的のメモリセルに書込みと消去のどちらを行なうのかの情報が蓄えられている。比較制御回路ＥＤでは、入出力線ＩＯＴ，ＩＯＢからの検証読出し内容とレジスタＢＦの内容とを比較し、一致したら、それ以上書込み／消去が行なわれないように信号線ＥＮＴ，ＥＮＢを介してインバータＩ１１，Ｉ１２からなるラッチやインバータＩ１３，Ｉ１４からなるラッチを書換える。また、インバータＩ１３，Ｉ１４からなるラッチとインバータＩ２３，Ｉ２４からなるラッチは、メモリセルの読出し時のアンプとしても用いる。
【００８６】
参照符号ＶｂＩ，ＶＶ１，ＶＶ２はそれぞれ電圧値ＶｂＩ，ＶＶ１，ＶＶ２のプリチャージ用電源であり、電源ＶｂＩからはノードＮ２が高レベルの時、制御信号ＳＰＣに応じて、データ線ｂ１をこの電圧レベルにプリチャージする。データ線ｂ１が電圧値ＶｂＩにプリチャージされることは、書込み／検証が終了したことを示している。電源ＶＶ１とＶＶ２は検証の時に用いる。ノードＮ３が高レベルの時は消去したいメモリセルであり、制御信号ＥＰＣによってデータ線ｂ１が電圧値ＶＶ１にプリチャージされる。この時、ノードＮ４は低レベルであるので、制御信号ＷＰＣが変化しても、データ線ｂ１は電圧値ＶＶ２にプリチャージされない。一方、ノードＮ４が高レベルの時は書込みたいメモリセルであり、制御信号ＷＰＣによってデータ線ｂ１が電圧値ＶＶ２にプリチャージされる。この時はノードＮ３は低レベルであるので、制御信号ＥＰＣが変化しても、データ線ｂ１は電圧値ＶＶ１にプリチャージされない。また、Ｙ００，Ｙ０１は列選択信号であり、ＳＨはデータ線とラッチ部分を接続するトランジスタＭ１７，Ｍ２７の制御信号である。
【００８７】
図１７のタイミングチャートを用いて図１６の回路の動作を説明する。
最初に、データロードの期間ｔ１０において、レジスタＢＦからデータを各ラッチに転送する。ここでは、列選択信号Ｙ００が切り替わりデータ線ｂ１に対応するラッチに転送する場合のみを示してあり、列選択信号Ｙ０１が切り替わりデータ線ｂ２に対応するラッチに転送する場合は省略してある。所要の個数のデータ線に対応するラッチにデータが転送される。以下の説明でも、転送の動作は列選択信号Ｙ００についてしか示していないが、同様に列選択信号Ｙ０１についても所要の個数の転送が行なわれる。データ転送の結果、ノードＮ１は高レベル、ラッチの反対側のノードＮ２は低レベルとなっている。Ｎ１の高レベルは書込み／消去のモードであることを示す。また、ノードＮ３は低レベル、ラッチの反対側のノードＮ４は高レベルとなっている。ノードＮ４の高レベルは書込み用のデータ線電圧が用意されていることを示す。
【００８８】
期間ｔ１１において、書込み／消去が始まると、まず、ワード線ＣＧ１の電圧が電圧値ＶＷＩのレベルとなる。この電圧値ＶＷＩは書込みを行なうメモリセルに対しても、消去を行なうメモリセルに対しても半選択状態となる電圧である。次に、データ線とラッチ部分を接続する信号ＳＨと、ビット線に中間電位ＶｂＩを給電するための信号ＳＰＣが切り替わる。また、メモリセルまわりでは、ソースとウエルをデータ線と接続するための信号ＳＷが切り替わる。今の状態では、書込み／消去のモードであるノードＮ１が高レベルでノードＮ２が低レベルであるので、トランジスタＭ１９はオフしている。よって、データ線ｂ１に電圧値ＶｂＩは給電されない。そのかわり、トランジスタＭ１５とＭ１６がオンしているので、ノードＮ４の電圧（すなわち，第２の電圧値ＶｂＰ）がノードＮ５を介してデータ線ｂ１に与えられる。この状態で、ワード線ＣＧ１がまず第３の電圧値ＶＥとなり、ついで第４の電圧値ＶＰ（＝０Ｖ）となり、図１４で説明したように書込み／消去の動作となり、この例では書込みが行なわれる。
【００８９】
期間ｔ１２において、各信号ＳＨ，ＳＰＣ，ＷＰＣ，ＥＰＣ，ＳＤ，ＳＷ，ＳＳ，ＣＳ及びデータ線ｂ１，ワード線ＣＧ１は０Ｖとなる。尚、期間ｔ１５，ｔ１７，ｔ２０，ｔ２２においても同様である。
【００９０】
続いて、期間ｔ１３において検証に移る。ここでは、今の書込み／消去動作で書込みが完了した場合を示している。まず、書込みの検証のためのデータ線プリチャージである。ノードＮ４が高レベルのためトランジスタＭ１Ｃがオンしているので、信号ＷＰＣが切り替わると、データ線ｂ１は電圧ＶＣにプリチャージされる。ここで、信号ＳＤをＶＳＤの電位とすれば、メモリセルのドレインにはＶＳＤの電位から、トランジスタＭＤ１のしきい値電圧だけ低い電位が与えられる。ここで、信号ＳＳを切り替えてメモリセルのソース側のトランジスタＭＳ１をオンさせ、ワード線ＣＧ１の電位を図示しない電源により電圧値ＶＶ１にすると、書き込まれたことによってメモリセルのしきい値電圧が低くなっていれば、このワード線電圧ＶＶ１で電流が流れる。ここでは、書込みが完了していたとすると、データ線ｂ１の電荷が引き抜かれる。ここでは、データ線ｂ１の電位が０Ｖに達したとする。
【００９１】
ここで、期間ｔ１４において、信号ＳＨを切り替えると、ノードＮ５，Ｎ４の電位が下がりラッチが切り替ってしまい、ノードＮ３が高レベルとなり、ノードＮ４が低レベルとなる。ここで、列選択信号線Ｙ００が高レベルとなり、レジスタＢＦへこの情報を転送する。比較制御回路ＥＤではレジスタＢＦの中の最初の情報と、新たな情報とを比較する。
【００９２】
再び列選択信号線Ｙ００が高レベルとなった期間ｔ１６における比較転送動作時に、この結果が同じならばノードＮ１とＮ２の電圧は前回と同じとするが、同じでない場合、すなわちこの図１７の例のように書込み／消去が終了した場合には、反転させてノードＮ１を低レベルにノードＮ２を高レベルにする。これによって、トランジスタＭ１５とＭ１６はオフし、トランジスタＭ１９はオンする。また、ノードＮ３とＮ４にはレジスタＢＦ中の最初の情報に対応した電圧、すなわち、ノードＮ３に低レベル、ノードＮ４に高レベルを与える。
【００９３】
次いで、期間ｔ１８において消去の検証に移る。ここでは、まず、信号ＥＰＣが切り替わりトランジスタＭ１０がオンするが、もともと書込みを行ないたいメモリセルであり、ノードＮ３は低レベルであるのでトランジスタＭ１Ａはオフしている。よって、データ線ｂ１はプリチャージされない。また、トランジスタＭ１５，Ｍ１６もオフしている。従って、信号ＳＨが切り替わりトランジスタＭ１７がオンし、ワード線ＣＧ１の電圧が消去検証用に電圧値ＶＶ２となっても、メモリセルのソースもドレインも０Ｖなのでメモリセルには電流は流れない。ラッチの内容も変化しない。
【００９４】
次に、期間ｔ１９において、列選択信号線Ｙ００が高レベルとなり、レジスタＢＦにデータを転送する。比較制御回路ＥＤでレジスタＢＦ中のデータと比較するが、変化していないので、次の期間ｔ２１における比較結果転送では、ノードＮ１〜Ｎ４の電圧関係は変わらないようにする。この時、他のデータ線のノードＮ１，Ｎ２に相当するノードにおいて、全てのノードＮ１に相当するノードが低レベル、すなわち全てのメモリセルにおいて書込み／消去が終了していた場合には、書換え動作を終了する。
【００９５】
図１７では、他にまだ書込み／消去が終了していないメモリセルがあった場合を示している。期間ｔ２３において、信号ＳＨとＳＰＣが高レベルとなるが、トランジスタＭ１５とＭ１６がオフしているので、ノードＮ４からの給電は起こらない。しかし、ノードＮ２が高レベルであり、トランジスタＭ１９がオンしているので、データ線ｂ１は電圧値ＶｂＩのレベルとなる。図１４で説明したように、このデータ線電圧では、メモリセルはディスターブは受けるが書込み／消去は起こらない。このようにして、図１６の回路を用いれば、図１７のような動作で、図１４で説明した第２の書換え動作を実現できる。
【００９６】
尚、図１６の回路を、図１３で説明した正負の電圧を用いる第１の書換え動作例に適用する場合には、デバイス構造をＳＯＩ構造とすると共に、図１６の回路においてラッチの０Ｖ電圧を負電圧になるように電源を変更すれば良く、図１５で説明したデータ線及びワード線電圧をステップが進むにつれて増加する第３の書換え動作例に適用する場合には、図１６の回路においてラッチの正電圧を与える電源及びワード線ドライバ（不図示）の電源を変更すれば良い。
【００９７】
ここで図１８を用いて、第１〜第３の書換え動作例の効果を説明する。図１８において、（ａ−１）〜（ａ−５）は従来の書換え前から書込み動作終了までのメモリセル（以下、単にセルと称する）Ａ〜Ｅのしきい値電圧の状態の変化を示す説明図であり、（ｂ−１）から（ｂ−３）は本発明に係る第１〜第３の書換え動作例による書換え前から書込み動作終了までのセルＡ〜Ｅのしきい値電圧の状態の変化を示す説明図である。
【００９８】
図１８の（ａ−１）及び（ｂ−１）に示したように、書換え前の不揮発性半導体記憶装置、すなわちフラッシュメモリにおいて、セルＡとセルＤが高いしきい値電圧を持ち、セルＢとセルＣとセルＥが低いしきい値電圧を持っていたとする。これを、セルＡとセルＣとセルＥは高いしきい値電圧であり、セルＢとセルＤは低いしきい値電圧となるように書き替えるとする。
【００９９】
従来の動作では、まず、（ａ−２）に示した消去動作を行ない、（ａ−３）に示したようにしきい値電圧の高い状態に揃える。その後、（ａ−４）に示すようにセルＢとセルＤに書込みを行ない、（ａ−５）に示した低いしきい値電圧の状態としていた。このように、従来は書換えのステップが多く、また、この図の（ａ−２）におけるセルＢのようにしきい値電圧が書換えで変わらないものまで一旦消去状態としていたので、いたずらにメモリセルにストレスを加えていた。さらに従来は、図９で説明したように、消去側の検証が比較的大きな単位であるためばらつきも大きかった。
【０１００】
一方、本実施例の書換え動作によれば、図１３〜図１７で説明したように、書換えるセルＣ，Ｄ，Ｅに対して書込み／消去を同時に行なう。このため、図１８の（ｂ−１）〜（ｂ−３）に示したように従来よりも少ないステップで書換えを行なうことができる。また、書換えないセルＢに不必要なストレスを書けることもなく、しかも消去側もビット毎に検証を行なうのでしきい値電圧のばらつきが小さいという効果がある。
【０１０１】
以上、本発明の好適な実施例について説明したが、本発明は前記各実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【０１０２】
【発明の効果】
前述した実施例から明らかなように、本発明に係る不揮発性半導体記憶装置によれば、ウエルをデータ線毎に分離し、ソースとデータ線との間にスイッチングトランジスタを設け、ソースとウエルとをこの選択スイッチのメモリセル側で接続し、ビット毎にウエル電圧を設定するように構成したことにより、消去側も書込み側と同様にビット毎の検証ができる。このため、メモリセルのしきい値電圧のばらつきを狭帯化でき、書換えでの移動電荷量を小さくできる。
【０１０３】
また、本発明に係る不揮発性半導体記憶装置の駆動方法によれば、各メモリセルの消去に必要な最低の電圧で消去ができるため信頼性が向上し、消去時のディスターブも小さくできる。
【０１０４】
さらに、本発明に係る不揮発性半導体記憶装置の駆動方法によれば、書込み／消去を一度に行なうこともできるので、書換えのステップを簡単にできる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１の実施例を示す要部回路図。
【図２】図１に示した不揮発性半導体記憶装置の消去動作の一例を示すタイミングチャート。
【図３】図１に示した不揮発性半導体記憶装置の消去動作の別の例を示すタイミングチャート。
【図４】図１に示した不揮発性半導体記憶装置の消去動作のまた別の例を示すタイミングチャート。
【図５】本発明に係る不揮発性半導体装置の第２の実施例を示す平面図。
【図６】図５中にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に示した部分の各断面図。
【図７】本発明に係る不揮発性半導体装置の第３の実施例を示す平面図。
【図８】図７中にＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に示した部分の各断面図。
【図９】本発明に係る不揮発性半導体記憶装置と従来例とのしきい値電圧のばらつきを示す説明図。
【図１０】本発明に係る不揮発性半導体記憶装置と従来例との消去時のトンネル電流の大きさの違いを示す説明図。
【図１１】本発明に係る不揮発性半導体記憶装置と従来例との消去時のディスターブの影響の違いを示す説明図。
【図１２】図１の回路における書込み及び消去の検証を行なうために接続する制御回路例を示す要部回路図。
【図１３】本発明に係る不揮発性半導体記憶装置の書込み／消去を同時に行なうための第１の書換え動作例を示すタイミングチャート。
【図１４】本発明に係る不揮発性半導体記憶装置の書込み／消去を同時に行なうための第２の書換え動作例を示すタイミングチャート。
【図１５】本発明に係る不揮発性半導体記憶装置の書込み／消去を同時に行なうための第３の書換え動作例を示すタイミングチャート。
【図１６】図１４に示した第２の書換え動作例に用いる回路例を示す要部回路図。
【図１７】図１６に示した回路の動作例を示すタイミングチャート。
【図１８】本発明に係る不揮発性半導体記憶装置の書込み／消去を同時に行なう駆動方法と、従来の駆動方法による書換え動作例の効果を説明する図。
【符号の説明】
ｂ１，ｂ２，ｂｍ…データ線、
ＣＧ１，ＣＧ２，ＣＧｎ…ワード線（コントロールゲート）、
ＦＧ…フローティングゲート、
ＣＢ１，ＣＢ２…接続部、
Ｓ１，Ｓ２…ソース、
Ｄ１，Ｄ２…ドレイン、
ＣＳ…共通ソース線、
ＳＳ…ソース選択信号線、
ＳＷ…ウエル選択信号線、
ＳＤ…ドレイン選択信号線、
ＩＫ…絶縁性基板、
Ｉ…埋め込み素子分離領域、
ＳＲ１，ＳＲ２…絶縁性基板上の分離されたウエル。[0001]
[Industrial application fields]
The present invention relates to a nonvolatile semiconductor memory device suitable for a flash memory using a silicon-on-insulator (SOI) technique or an embedded element isolation technique, and a driving method thereof.
[0002]
[Prior art]
In a flash memory in which a memory cell transistor is provided with a floating gate and information is stored according to the amount of charges in the memory cell transistor, the 1992 International Electron Device Meeting, Technical Digest, pages 991 to 993 (1992, IEDM, TECHNICAL DIGEST, pp. 991-993) (hereinafter referred to as Conventional Example 1), the writing and erasing operations are performed by emitting or injecting electrons through the insulating film to the floating gate by tunneling. In this operation, a potential is applied to the control gate disposed via the floating gate and the insulating film, the potential of the floating gate applied by coupling, that is, capacitive coupling, and the substrate or memory cell transistor (hereinafter referred to as a memory cell). This is done by the voltage difference from the drain potential. The threshold voltage of the memory cell changes depending on the amount of charge in the floating gate, and this is detected to read information. The memory cells are laid out two-dimensionally, and a memory cell is selected by a word line connecting the control gates in the row direction and a data line connecting the drains of the memory cells in the column direction.
[0003]
At this time, since the characteristics of the insulating film differ from one memory cell to another, if a voltage is applied to the word line and the substrate or drain for a certain period of time to perform writing or erasing, the threshold voltage of each memory cell varies. The variation reaches 2V. Assuming that the lower threshold voltage is assigned to information “1” and the higher threshold voltage is assigned to information “0”, the circuit configuration of a low-voltage read operation of 3.3 V or less becomes complicated. Further, if the difference in threshold voltage is made large in consideration of the margin of variation, the amount of charge passing through the insulating film increases and the reliability of the memory cell itself is impaired.
[0004]
Therefore, 1994 Symposium on VLSI CIRCUITS, DIGEST OF TECHNICAL PAPERS, pp.61-62 (hereinafter referred to as Conventional Example 2). ), The threshold voltage is verified for each bit during the operation of bringing the memory cell to a low threshold voltage state (hereinafter referred to as a write operation) to obtain the required threshold voltage. When it reaches, the drain voltage is changed to make writing difficult thereafter, thereby suppressing the variation in threshold voltage to 1 V or less. The write operation is performed by the voltage difference between the word line voltage and the drain voltage applied from the data line. On the other hand, in an operation of bringing a memory cell to a state where the threshold voltage is high (hereinafter referred to as an erasing operation), an erasing unit (the number of memory cells to be erased at one time, for example, 4 kilobits) is reduced and erased When the last memory cell for each unit reaches a required threshold voltage, the erase operation is terminated (hereinafter referred to as block-by-block verification), which results in a variation smaller than that of the entire chip. The erase operation is performed by the voltage difference between the word line voltage and the voltage of the well containing the memory cell.
[0005]
[Problems to be solved by the invention]
However, according to the above-described prior art, there are the following four problems.
First, in order to further increase the number of rewritable times, it is necessary for the erase side to have a narrow threshold voltage variation as in the write side. However, the conventional example is intended to improve the threshold voltage variation. Even in the case of 2, the variation in threshold voltage on the writing side was small, but the variation in threshold voltage on the erasing side was large. If the variation in the threshold voltage on the erase side is larger than the variation in the threshold voltage on the write side, the threshold voltage having the higher variation in the threshold voltage on the erase side and the threshold voltage at the time of writing Therefore, the voltage difference at the time of erasing is increased, and the amount of mobile charge for rewriting is also increased. Flash memory cellt La Since there is an upper limit on the amount of charge that can pass through the insulating film of the transistor, the number of rewritable times decreases unless the variation in threshold voltage on the erase side is reduced. In order to reduce the variation in threshold voltage, the conventional block-by-block verification is insufficient, and the erasure side must perform the bit-by-bit verification as on the write side. However, since a large dimensional margin is required, it is difficult to verify erasure for each bit separately for each bit.
[0006]
Second, since the characteristics of each memory cell vary at the time of erasing, if the word line voltage and the well voltage are set so that a memory cell in which the tunnel current hardly flows can be erased in a predetermined time, the tunnel current flows. A very large tunnel current flows in an easy memory cell. For this reason, there is a problem that the reliability of the memory cell is lowered and the number of rewritable times is reduced.
[0007]
Third, since the well of a memory cell is common to many memory cells, when a memory cell connected to another word line is erased, a voltage is applied to the well even in a memory cell that is not erased, There is a problem in that the threshold voltage increases, which is affected by so-called erase disturbance. The problem of this erase disturb increases as the degree of integration increases and the number of word lines in the well increases. If the voltage applied to the well is reduced and the word line voltage is increased accordingly, the erase disturb is reduced. However, in this case, the problem of device breakdown voltage occurs.
[0008]
Fourth, in the conventional examples 1 and 2, when rewriting is performed, all memory cells in the first rewriting unit are first set in the erased state, and then writing is performed on the memory cells to be written while performing bit-by-bit verification. For this reason, memory cells that do not need to be erased are erased, and there is a problem that excessive stress is applied to the insulating film of the memory cells.
[0009]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a nonvolatile semiconductor memory device and a driving method thereof in which variations in threshold voltages on the erase side and the write side are reduced to improve the number of rewrites and reliability. .
[0010]
Another object of the present invention is to provide a non-volatile semiconductor memory device and a driving method thereof capable of reducing the influence of erase disturb without causing the problem of device breakdown voltage and enabling high integration.
[0011]
It is another object of the present invention to provide a non-volatile semiconductor memory device and a driving method thereof that do not erase memory cells that do not need to be erased during rewriting and do not apply excessive stress to the insulating film of the memory cells.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, a non-volatile semiconductor memory device according to the present invention is a non-volatile semiconductor memory that stores information with the amount of charge in the floating gate of a memory cell having a source, a drain, a floating gate, and a control gate. In the device, a first diffusion layer connecting sources of a plurality of memory cells, a second diffusion layer connecting drains of the plurality of memory cells, and switching connecting the first diffusion layer to the first wiring layer An enhancement type first MOS transistor as an element, that is, a transistor connected to the data line b1 in FIG. 1 is a transistor MW1 and a depletion type having a gate terminal connected to the gate terminal of the first MOS transistor. Second MOS transistor as a switching element, that is, transistor MP1 A third MOS transistor, ie, transistor MD1, as an enhancement type switching element connected in series with the second MOS transistor and connecting the first wiring layer and the second diffusion layer; A configuration comprising a fourth MOS transistor as an enhancement type switching element for connecting the diffusion layer and the common source line, that is, the transistor MS1, and wells of the plurality of memory cells connected to the first diffusion layer. A plurality of sets are provided as one set, and the wells of each set are electrically separated from each other.
[0013]
Further, in the nonvolatile semiconductor memory device, each set is divided into each semiconductor layer region on the insulating film, that is, an SOI layer made of a silicon single crystal on the insulating substrate IK in the embodiment shown in FIGS. The first diffusion layer of each set and each semiconductor layer region are connected to each other by a connection portion made of a conductive material, and each semiconductor layer region is electrically isolated from each other. Alternatively, in the non-volatile semiconductor memory device, each set is well formed on a semiconductor substrate, that is, each well SR1, SR2 formed on a semiconductor substrate K in the embodiment shown in FIGS. The first diffusion layer of each set and the well are connected to each other by a connecting portion made of a conductive material, and the wells are separated from each other by a groove formed on the semiconductor substrate. To embed a material to electrically insulate separation, i.e. it is preferred to configure so as to form a buried isolation region I.
[0014]
In this case, the connection portion made of the former conductive material is the region where the conductive material is embedded in the groove formed at the interface between the first diffusion layer and the semiconductor layer region, and the connection portion made of the latter conductive material is the first connection portion. It is preferable to use a region in which a conductive material is buried in a groove formed at the interface between one diffusion layer and the well.
[0015]
In addition, as the conductive material, any of transition metal element simple substance, nitride of the transition metal element simple substance, silicide of the transition metal element simple substance, aluminum nitride, cobalt silicide, and titanium tungsten alloy can be used.
[0016]
Further, it is preferable that the connecting portion made of the conductive material is composed of a wiring layer made of metal or amorphous silicon.
[0017]
The common source line may be formed of a diffusion layer or a wiring layer such as metal or amorphous silicon.
[0018]
A method for driving a nonvolatile semiconductor memory device according to the present invention is a method for driving any one of the nonvolatile semiconductor memory devices, wherein a first pulse voltage is applied to the first pulse voltage by turning on the first MOS transistor. In the timing chart of FIG. 2, taking the wiring layer of FIG. 1, ie, the transistor connected to the data line b1 of FIG. 1 as an example, the signal line SW is set to the voltage VWP, the transistor MW1 is turned on and the pulse voltage of the voltage value VbE is sourced. A first pulse is applied by applying to the control gate CG1 a second pulse voltage that is temporally overlapped with the first pulse voltage, that is, a pulse voltage having a voltage value VE, applied to the semiconductor layer region or well through the wiring layer. A pulse voltage applying step for injecting or emitting electrons to the floating gate according to a voltage difference between the voltage and the second pulse voltage; After the first MOS transistor is turned off, the third and fourth MOS transistors are turned on, that is, the signal line SD is set to the voltage VDV, the signal line SS is set to the voltage VSV, and the transistors MD1 and MS1 are turned on. The voltage VV2 is applied to CG1 to detect the threshold voltage of the memory cell based on the current value flowing through the memory cell at this time, and the pulse voltage application step and the current value detection step include: Information is stored in the memory cell by repeatedly performing alternately until a predetermined threshold voltage is obtained.
[0019]
In this case, the first pulse applied through the first wiring layer in the next pulse voltage application step to the memory cell having a predetermined threshold voltage in the current value detection step of the memory cell. The voltage is applied so as to be smaller than the voltage difference between the previous first pulse voltage and the second pulse voltage, and the next pulse voltage is applied to a memory cell that does not have a predetermined threshold voltage. It is preferable to apply the first pulse voltage applied through the first wiring layer in the application step so that the voltage difference between the previous first pulse voltage and the second pulse voltage is the same. .
[0020]
Further, when the repetition of the pulse voltage application step and the current value detection step in the method for driving the nonvolatile semiconductor memory device proceeds, the pulse voltage is applied to a memory cell for which a predetermined threshold voltage is not obtained. The second pulse voltage applied to the control gate in the application step may be applied so that the voltage difference becomes large at least once, or the pulse voltage application step and the current value detection step As the repetition proceeds, the pulse width of the first pulse voltage and the second pulse voltage in the pulse voltage application step is increased at least once for the memory cell for which the predetermined threshold voltage is not obtained. You may apply so that it may.
[0021]
In addition, when the repetition of the pulse voltage application step and the current value detection step proceeds, a memory cell for which a predetermined threshold voltage is not obtained is applied to the control gate in the pulse voltage application step. The second pulse voltage may be applied at least once so that the voltage difference increases, and the pulse width of the first pulse voltage and the second pulse voltage may be increased at least once. it can.
[0022]
According to another aspect of the present invention, there is provided a method for driving a nonvolatile semiconductor memory device, the method for driving any one of the nonvolatile semiconductor memory devices, wherein the first MOS transistor is turned on and the first wiring layer is turned on. In the semiconductor layer region or well, the first voltage value and the second voltage value corresponding to the binary information to be stored in the memory cell, that is, the first voltage value on the data line in the embodiment shown in FIG. Means for selectively giving VbE and a second voltage value VbP, and a first current density from the semiconductor layer region or well to the floating gate with respect to the first voltage value of the first wiring layer; Electron injection occurs, and a voltage difference that causes electron emission at a third current density from the floating gate to the semiconductor layer region or well is applied to the second voltage value of the first wiring layer. Third voltage value That is, a second pulse smaller than the first current density from the semiconductor layer region or well to the floating gate is applied to the first pulse of the voltage value VE and the first voltage value of the first wiring layer. Electrons are injected at the current density, and for the second voltage value of the first wiring layer, from the floating gate to the semiconductor layer region or well, the fourth current density is smaller than the third current density. A continuous pulse applying step of continuously applying a fourth voltage value, ie, a second pulse of the voltage value VP, which gives a voltage difference that causes electron emission to the control gate CG1, and after turning off the first MOS transistor The third MOS transistor and the fourth MOS transistor are turned on, and voltages, that is, voltage values VV1 and VV2 are applied to the control gate to set the threshold of the memory cell. The value voltage comprises a current value detection step for detecting the value voltage based on the current value flowing through the memory cell at this time, and the continuous pulse application step and the current value detection step are alternately repeated until a predetermined threshold voltage is obtained. And storing information in the memory cell.
[0023]
In this case, when the repetition of the continuous pulse applying step and the current value detecting step proceeds, the voltage difference in the continuous pulse applying step is determined for a memory cell for which a predetermined threshold voltage is not obtained. The memory cell may be driven to increase at least once, or when the repetition of the continuous pulse applying step and the current value detecting step proceeds, a memory cell for which a predetermined threshold voltage is not obtained. In the continuous pulse applying step, the first and second pulses may be driven so that the pulse width is increased at least once.
[0024]
Further, as the repetition of the continuous pulse applying step and the current value detecting step proceeds, the voltage difference is increased at least once for a memory cell for which a predetermined threshold voltage is not obtained, The first and second pulses may be driven so that the pulse width is increased at least once.
[0025]
[Action]
In the present invention, the well is separated for each data line, a switching transistor is provided between the source and the data line, and the source and the substrate are connected on the memory cell side of the selection switch, so that the well voltage is set for each bit. can do. Since the drain voltage can be set for each bit in the conventional write operation, the verification can be performed for each bit. Therefore, the well voltage can be set for each bit, so that the erase operation can be controlled for each bit. That is, in the verification, the switching transistor that connects the drain and the data line is turned on, and the grounded common source line and the source are connected by turning on the switching transistor. This can be done by detecting the flowing current. As a result, the erase side can have a narrow threshold voltage variation as in the write side, and the number of rewritable times can be increased.
[0026]
In the cycle of verifying by adding the well voltage and the word line voltage for erasing operation for erasing while performing verification for each bit for a certain time, the voltage difference between the well voltage and the word line voltage at the start is determined after a certain number of times. Also set a smaller value. As a result, in a memory cell in which a tunnel current easily flows, a sufficient memory cell current flows even with this small voltage difference, so that erasing ends. By the bit-by-bit control, different well voltages can be applied thereafter to the memory cells that have been erased. For this reason, even if the memory cell erasure is difficult for the tunnel current to flow by changing the word line voltage so that the difference from the well voltage for the erasure operation becomes large, a large voltage difference is applied to the memory cell after erasure. Absent. As a result, each memory cell can be erased with the minimum voltage difference necessary for erasing, so that the reliability of the memory cell is improved and the number of rewritable times can be prevented.
[0027]
Since the well is separated for each data line and for each switching transistor, the number of non-erased memory cells in a certain well at the time of erasure is only tens to hundreds. Focusing on a certain memory cell, conventionally, for example, the erase voltage is applied to the well while 4 kilo memory cells minus 1 memory cell is erased, and thus the memory cell is disturbed. On the other hand, in the present invention, since it is only tens to hundreds tens minus one, the influence of erase disturb can be reduced.
Note that the above description applies to writing as well.
[0028]
Further, since the well voltage can be changed for each data line, writing and erasing can be performed by a voltage difference between the well voltage and the word line voltage. For example, a well voltage of 5V is used for writing and a well voltage of -5V is used for erasing, and either of these can be applied according to information to be rewritten for each data line. Here, first, for example, a pulse of 5 V is applied to the word line, and then, for example, a pulse of −5 V is applied. Thus, a 5V well voltage and a -5V word line voltage are applied to the memory cell to be written. Since the erasing word line voltage 5V is the same as the well voltage, it has no effect. A memory cell to be erased is applied with a well voltage of -5V and a word line voltage of 5V. Since the word line voltage for writing -5V is the same as the well voltage, it has no effect. Thereafter, bit-by-bit verification on the writing side and bit-by-bit verification on the erasing side are performed. As a result, it is not necessary to erase memory cells that do not need to be erased as in the prior art, and excessive stress is not applied to the insulating film of the memory cells.
[0029]
【Example】
Next, embodiments of a nonvolatile semiconductor memory device and a driving method thereof according to the present invention will be described in detail with reference to the accompanying drawings. In the following description, unless otherwise specified, a signal name is assumed to be a terminal name and a signal wiring name on which the signal runs, and a power supply name is assumed to be a terminal name, a wiring name and a voltage value.
[0030]
<Example 1>
FIG. 1 is a principal circuit diagram showing one embodiment of a nonvolatile semiconductor memory device according to the present invention. In FIG. 1, reference symbols M11 to Mmn denote m rows and n columns of memory cells, CG1 to CGn denote n word lines, and b1 to bm denote m data lines, respectively. The drains of the memory cells are connected every n pieces, and are connected to the respective data lines b1 to bm by transistors MD1 to MDm controlled by the drain selection signal line SD. The source of the memory cell is also connected every n pieces, and is connected to the respective data lines b1 to bm by transistors MW1 to MWm controlled by the well selection signal line SW. In the layout configuration examples shown in FIGS. 5 and 7 to be described later for realizing the circuit of FIG. 1, since the well selection signal line SW passes over the drain, transistors MP1 to MPm are formed. Always on. Therefore, in the following drawings and description, the sources and drains of the transistors MP1 to MPm are omitted as being connected, and the transistors MD1 to MDm are handled as being directly connected to the drain diffusion layer wiring of the memory cell.
[0031]
The source and well of the memory cell are connected to the common source line CS by transistors MS1 to MSm controlled by the source selection signal line SS. When the common source line CS is grounded and the signal lines SD and SS are selected, in each memory cell that can be selected by the signal lines SD and SS, the drain is connected to the data line and the source is connected to the common source line CS that is the ground. It will be done. If the data line is precharged to a predetermined voltage and a word line is selected, a signal corresponding to the information in the memory cell appears on the data line, and this can be sensed and read out.
[0032]
Taking, for example, a portion selected by the transistors MD1, MW1, and MS1, the wells of the n memory cells M11 to M1n are connected to the common source line CS on the memory cell side with respect to the transistor MS1. By adopting this configuration, both erasing and writing can be controlled for each bit. In this embodiment, the threshold voltage variation after erasing and writing is narrowed, the tunnel current is reduced during erasing and writing, Disturbance time can be reduced.
[0033]
FIG. 2 is a voltage waveform timing chart showing an example of the erase operation of this embodiment. By this erasing operation, the threshold voltage of the memory cell at the time of erasing can be controlled for each bit. This will be described below. Note that the voltages of the data lines b1 to bm, the word lines CG1 to CGn, and the control signal lines SD, SW, SS, and CS are initially set to 0V. The erase operation consists of erase and bit verification.
[0034]
At the time of erasing, the signal line SW is set to the high level VWP to turn on the transistors MW1 to MWm, and the signal lines SD and CS are set to the low levels VDP and VSP, respectively. The voltages VDP and VSP are negative voltages here, and are set so that the transistors MD1 to MDm and MS1 to MSm are not turned on even when a negative voltage VbE described later is applied to the source of the memory cell.
[0035]
When the data lines b1 to bm become the negative voltage VbE, the signal line SW is at the high level VWP, and the transistors MW1 to MWm are on. Therefore, the negative voltage VbE is applied to the source and well of the memory cell transistor. Here, among the word lines CG1 to CGn, the erase 1 starts when CG1 becomes the high level VE in the example of FIG. In other words, in the memory cells M11, M21 to Mm1, the voltage of the floating gate becomes high due to the coupling, and electrons are injected from the well into the floating gate due to the voltage difference with the negative voltage VbE of the well. As a result, the threshold voltage of the memory cell increases. This voltage relationship is continued for time t1, and after t1, all voltages are returned to 0V.
[0036]
Next, verification 1 is performed. First, the signal line SD is set to the high level VDV, and the signal line SS is set to the high level VSV. Since the signal line SW remains at 0V and the transistors MW1 to MWm are off, the well is electrically disconnected from the data lines b1 to bm. Instead, since the transistors MS1 to MSm are on, the sources and wells of the memory cells M11 and M21 to Mm1 are electrically connected to the common source line CS. In this state, when the voltage of the data lines b1 to bm is set to VVb and the voltage of the word line CG1 is set to a predetermined voltage VV2 lower than VE, current flows from the data line to the memory cell according to the threshold voltage of the memory cell. Flowing. This current is detected by an amplifier (not shown) connected to the data line. In the erase operation, since the threshold voltage of the memory cell is higher, the erase operation is completed when the word line voltage VV2 becomes a current lower than a certain value. This detection is performed, for example, depending on whether or not the voltage obtained when the precharged data line is discharged with the current of the memory cell for a predetermined time is higher than the threshold voltage of the amplifier. FIG. 2 shows an example in which the erasure of the memory cell Mm1 connected to the data line bm is completed by the erasure 1. For this reason, in the erase 2 after the verification 1, the voltage of the data line bm remains 0V. A method for automatically stopping the erase operation will be described later.
[0037]
In erase 2, since the voltage of the data line bm of the memory cell Mm1 is 0V, the voltage of the well applied through the transistor MWm is 0V. Even if the voltage VE is applied to the word line CG1, the floating gate and the well The voltage difference is not sufficient, and the injection of electrons is extremely small. In other memory cells, injection of electrons occurs in the same manner as in erase 1. FIG. 2 shows a case where the erase 2 finishes erasing the memory cell M21 connected to the data line b2, and erase 3 erases the memory cell M11 connected to the data line b1. As described above, according to this embodiment, erasing can be controlled for each bit, so that variations in threshold voltage after erasing can be kept within a narrow range. The write operation is also the same as the polarity of the voltage applied to the word line of the memory cell being written, that is, the control gate, and the well is opposite to that during the erase operation.
[0038]
FIG. 9 illustrates the variation range of the threshold voltage on the writing side and the erasing side according to the present embodiment and the conventional example. As shown in FIG. 6A, according to the improved conventional example 2 described in the prior art, since the bit-by-bit verification can be performed for writing, the variation in the threshold voltage of the memory cell is reduced to ΔV1. However, since the well is common to a large number of memory cells for erasure and only verification can be performed for each block even if verification is performed, the variation in threshold voltage is as large as ΔV2.
[0039]
On the other hand, according to the present embodiment, not only bit-by-bit verification can be performed for writing as in the prior art, but also bit-by-bit verification can be performed for erasing. Therefore, as shown in FIG. In both cases, the variation of the threshold voltage of the memory cell was reduced to ΔV1. As a result, the voltage difference between the erased state and the written state is reduced, so that the amount of charge passing through the insulating film under the floating gate can be reduced. Since there is an upper limit on the amount of charge that can pass through the insulating film, the number of rewritable times can be increased by reducing the amount of charge.
[0040]
FIG. 3 is a voltage waveform timing chart showing another example of the erasing operation. In the driving method shown in FIG. 3, the voltage of the word line at the time of erasing, for example, the voltage at the time of erasing of the word line CG1 is not a constant voltage value VE as in FIG. 2, but the first voltage value is VE1. Yes, after erasing with this voltage is repeated a certain number of times (twice in the example of FIG. 3), the voltage value is different from VE1, and in the example of FIG. 3, the voltage value VE2 is larger than VE1. Although not shown in FIG. 3, the word line voltage at the time of erasing is changed in the same manner every time it is repeated a certain number of times. The number of repetitions of the same voltage may be changed, for example, twice at the voltage value VE1 and three times at the voltage value VE2. The operation of other signals is the same as in FIG.
[0041]
As described above, the driving method shown in FIG. 3 has the following two effects. One is that a higher voltage can be applied to a memory cell that is difficult to erase, so that it can be erased at high speed. For a memory cell that is easy to be erased, the amount of change in threshold voltage per erase at a low voltage can be set at 0.1 V, for example. Since the voltage of the well of the memory cell which has been erased under this low voltage changes to 0 V, the increased word line voltage has no effect. A memory cell that is difficult to erase is erased at a higher voltage, but the amount of change is about the same as the threshold voltage variation when erasing a memory cell that is easy to erase at a low voltage, for example, a variation of 0.1V. Therefore, the threshold voltage can be controlled with high accuracy. Therefore, also in this case, the variation in the threshold voltage of the memory cell on both the write side and the erase side shown in FIG. 9B is as narrow as ΔV1, and the same result as in FIG. 2 was obtained. Another effect is that each memory cell can be erased with a minimum current required for erasing. This will be described later with reference to FIG. Since the polarity of the voltage applied to the control gate and well of the memory cell being written is the same as that during erasing, the write operation in this case is the same, and a detailed description thereof will be omitted.
[0042]
FIG. 4 is a voltage waveform timing chart showing still another example of the erasing operation. The driving method shown in FIG. 4 is different from the case shown in FIGS. 2 and 3 in that the erase pulse width per time is gradually increased in the erase operation for verifying each bit. That is, as shown in FIG. 4, the pulse of the constant voltage VE applied to the word line CG1 is initially performed with the pulse width t1, but after erasing and verifying a predetermined number of times, it is performed with the pulse width t2.
[0043]
In a memory cell that is difficult to erase, the amount of change in threshold voltage is small (for example, 0.01 V) at the first short pulse width t1, and continuing erasing at this pulse width t1 increases the accuracy of threshold voltage control. Although it is high, since the number of verifications is too large, it takes a long time to complete the erasure. For such a memory cell, it is more effective to end the erasure at high speed by increasing the pulse width and reducing the number of verifications if the accuracy of predetermined threshold voltage control is satisfied. In other words, in a memory cell that can be erased with a short pulse width, the voltage of the well becomes 0 V as a result of verification. Therefore, even if the pulse width becomes long after that, no further erasure proceeds for this memory cell.
[0044]
On the other hand, for memory cells that are difficult to erase, by applying a voltage necessary for erasing with a long pulse width, the number of verifications can be reduced while the accuracy of threshold voltage control remains constant. Since the polarity of the voltage applied to the control gate and well of the memory cell being written is the same as that during erasing, the write operation in this case is the same, and a detailed description thereof will be omitted. Also in this case, the variation in the threshold voltage of the memory cells on both the write side and the erase side shown in FIG. 9B is as narrow as ΔV1, and the same result as in FIG. 2 was obtained.
[0045]
Needless to say, the driving methods shown in FIGS. 3 and 4 may be performed alternately or simultaneously.
[0046]
<Example 2>
FIG. 5 is a plan view of an essential part showing an embodiment of a nonvolatile semiconductor memory device according to the present invention. FIGS. 6 (a), 6 (b) and 6 (c) are respectively AA in FIG. It is sectional drawing of the part shown by the 'line, the BB' line, and CC 'line. The circuit configuration is the same as the circuit shown in FIG.
[0047]
5 and 6, reference numeral FG is a floating gate of each memory cell, and the control gates are connected in common to the control gates in the same row of the adjacent data lines to form n word lines CG1 to CGn. ing. Sources S1, S2 and drains D1, D2 of the memory cells in each column along the data line direction seen in the cross-sectional view along the line BB 'in FIG. 6B are diffusion layers as can be seen from the plan view of FIG. Only n are connected. The sources S1 and S2 are electrically connected to the common source line CS by a MOS transistor driven by the gate signal line SS. The drains D1 and D2 are electrically connected to the data lines b1 and b2, respectively, by MOS transistors driven by the gate signal line SD. In the above configuration, the configuration shown in the conventional example 1 in the prior art described above is provided on an SOI (silicon on insulator) substrate. 5 and 6, reference numeral IK indicates an insulating substrate, and a MOS transistor, a memory cell, or the like is formed in a silicon single crystal layer (hereinafter referred to as SOI layer) region formed on the insulating substrate IK. ing.
[0048]
The features of this embodiment are as follows.
First, the well of the memory cell provided in the SOI layer is separated from SR1 and SR2 for each data line and for each MOS transistor controlled by the signal lines SS and SD.
[0049]
Second, the sources S1 and S2 and the wells SR1 and SR2 on the memory cell side with respect to the gate signal line SS are each made of a conductive material as shown in the cross-sectional view along the line AA ′ in FIG. It is that it connected by the comprised connection part CB1, CB2. The connection portions CB1 and CB2 are formed by digging a groove in the interface portion between the source and the well, and depositing any of the transition metal element alone, its nitride, its silicide, aluminum nitride, cobalt silicide and titanium tungsten alloy. To do.
[0050]
Third, the source of the memory cell is electrically connected to the data lines b1 and b2 by the MOS transistor controlled by the gate signal line SW. As a result, a voltage can be applied from the data lines b1 and b2 to the wells SR1 and SR2, and bit-by-bit control is possible. Although the gate signal line SW also runs on the diffusion layer connecting the drain, the MOS transistor formed here is normally turned on as a depletion type. In FIG. 5, a portion enclosed by an ellipse with reference numeral dep mainly corresponds to a channel region of a depletion type MOS transistor.
[0051]
In FIG. 5, it is possible to adopt a configuration in which memory cells and the like are arranged symmetrically about the line CC ′. The well division unit at this time is from the common source line CS to the next CS, and in this case as well, all the features of the present invention described below can be realized.
[0052]
According to the configuration of FIG. 5 and FIG. 6, erasing and writing are controlled for each bit by separating the well for each data line and by allowing voltage to be applied to the well for each data line independently from the data line. can do. As a result, a narrow threshold voltage distribution as shown in FIG. 9B can be realized, and the driving method shown in FIG. 3 can be used with a minimum current for each memory cell as will be described later with reference to FIG. Erasing and writing can be realized.
[0053]
Further, for example, when the word line CG1 is selected and a memory cell connected to the word line CG1 is erased, n memory cells are configured in one well. Therefore, one memory cell is disturbed when the other n-1 memory cells are erased, but the value of n is several tens to several hundreds, and since this disturb is small, information is garbled. Can be reduced. Conventionally, the memory cell is disturbed when about 8 kilo memory cells are erased per memory cell. This reduction in disturbance will be described later with reference to FIG.
[0054]
Furthermore, since erasing can be controlled for each bit, it is not necessary to divide the writing and erasing into large phases as in the prior art. As described later with reference to FIGS. Can be done.
[0055]
Note that the connection between the diffusion layer in the source region and the well is performed by the connection portions CB1 and CB2 shown in FIGS. 5 and 6, and a wiring layer may be used. Further, the well of each memory cell (hereinafter referred to as an SOI memory cell) serving as a transistor having an SOI structure may be completely depleted or partially depleted. For example, the well voltage supplied from the connection portion CB1 must be supplied to the well of the SOI memory cell connected to the word line CG2 through the SOI memory cell connected to the word line CGn. In some cases, a voltage can be applied through the PN junction interface between the source or drain region and the well. Since the source of each SOI memory cell is connected by the diffusion layer wiring, power can be supplied from the source to the well via the PN junction.
[0056]
Although each SOI memory cell shows an n-channel type, even if it is a p-channel type memory cell, the conductivity types of the wells SR1 and SR2 are reversed from those shown in FIGS. 5 and 6, and other diffusion layers are required. It goes without saying that the features of the present embodiment can be realized as they are by reversing the conductivity type of this part.
[0057]
Here, it will be described with reference to FIG. 10 that the memory cell can be erased with a minimum current by the driving method shown in FIG. In FIG. 10, it is assumed that the memory cell M11 is easy to erase and the memory cell M12 is difficult to erase.
[0058]
In the conventional driving method of the memory cell in which the well is not separated, the drain is opened as shown in FIG. 10A, the voltage VbE is applied to the well and the source, and the voltage of the word line CG is set to the constant voltage VE. And The tunnel voltage J2 flows through the memory cell M12 that is difficult to erase due to the constant voltage VE, but a tunnel current J1 larger than the tunnel current J2 flows through the memory cell M11 that is easy to erase. With such a large tunnel current, erasing of the memory cell M11 is completed at a high speed, but since the stress on the insulating film of the memory cell is large, the reliability is impaired and the number of rewritable times is reduced. Further, since the entire erasing time is determined by the memory cell M12 that is difficult to erase, it is meaningless even if only the memory cell M11 can be erased in this way.
[0059]
On the other hand, when the driving method shown in FIG. 3 is applied to the semiconductor memory device of the present embodiment, the operation is as follows. As shown in FIG. 10B, the drain is opened, and in step 1, the voltage VbE is applied to the well and source of each memory cell, and the voltage VE1 is applied to the word line CG. This voltage VE1 is a voltage that causes the tunnel current J2 to flow through the memory cell M11 that is easy to erase. Since the tunnel current J2 is smaller than the tunnel current J1 according to the conventional method, the deterioration of the insulating film of the memory cell is small. In the memory cell M12 that is difficult to erase, only the tunnel current J0 smaller than the tunnel current J2 flows at this voltage VE1. Next, as shown in FIG. 6C, as step 2, the voltage VbE is applied to the well and source of the memory cell M12 that is difficult to erase while the drain is open, and the tunnel current J2 is passed to the word line CG. A voltage VE2 that can be applied is applied. At this time, since erasing has already been completed in the memory cell M11, the voltage of the well and the source is 0 V, and the erasing does not proceed because only a small voltage difference is not applied to the insulating film. In this way, erasing can be completed with the minimum tunnel current required to finish erasing each memory cell in a predetermined time.
[0060]
Here, it will be described with reference to FIG. 11 that the configuration in which the well is insulated and separated for each data line according to the present invention can reduce the disturbance more than the conventional one.
In FIG. 11, word lines CG1 and CG2 are control gates of memory cells having a common source and drain selected by a pair of selection transistors, and a word line CGk is a memory connected to another source and drain. This is the control gate of the cell. In this figure, unlike the actual layout, they are shown side by side for easy understanding.
[0061]
When a certain selected memory cell is erased, the unselected memory cell is disturbed and erased weakly at the current density Jd. In the conventional configuration, as shown in FIG. 11A, since the well is common to many memory cells, each memory cell is erased when all the memory cells in one well are sequentially erased. There is a possibility that information of a specific memory cell that is not desired to be erased may be garbled depending on the sum of current density Jd.
[0062]
On the other hand, according to the configuration of this embodiment, the well is separated for each of a plurality of memory cells selected by one set of selection transistors, and erasure is performed for each bit. Accordingly, as shown in FIG. 11B, disturbance is added because the well is common between the memory cells connected to the word lines CG1 and CG2 selected by one set of selection transistors, but connected to the word line CGk. The memory cells to be processed are not disturbed because the wells are different. In addition, since the number of memory cells having a common well to be disturbed is about several tens to one hundred and several tens, the influence is small.
[0063]
Next, FIG. 12 shows an example of a control circuit for applying a necessary data line voltage in the SOI structure nonvolatile semiconductor memory device of this embodiment using the circuit configuration of FIG.
In FIG. 12, reference numerals AP1 to APm denote circuits for verifying writing and erasing, and the writing operation and reading operation of these circuits AP1 to APm are described in Conventional Example 2. The latches of two stages of inverters in the circuits AP1 to APm store write or erase data and are also used as sense amplifiers at the time of reading. Unlike the conventional example, in this embodiment, it is composed of a transistor having an SOI structure (hereinafter referred to as an SOI transistor), so that this latch can latch a negative voltage. In a conventional bulk transistor, a negative voltage cannot be latched unless a triple well or the like that increases the layout area is used, but it can be easily realized by an SOI transistor or a buried element isolation transistor described later.
[0064]
The signal PC is a signal for precharging the data line according to data in a latch loaded from the outside or data of a sense result when this latch is used as a single-ended amplifier. Further, the signal SH is a signal for connecting the data line and the latch circuit, and the signals ADW and ADE are written or erased in all of the m memory cells (for example, memory cells M11 to Mm1) in FIG. Is a signal for determining whether or not. The SOI transistors controlled by these signals PC, SH, ADW, and ADE also select a signal voltage so that they can be turned on / off with respect to the negative voltage of the latch.
[0065]
At the time of writing, a positive or 0V voltage in the latch is applied to the memory cell through the turned on transistors MD1 to MDm. At the time of erasing, a negative or 0V voltage in the latch is applied to the memory cell by turning on the transistors MW1 to MWm. The verification is performed for each bit by the circuits AP1 to APm by turning on the transistors MD1 to MDm and MS1 to MSm.
[0066]
In verification at the time of writing, since the threshold voltage of the memory cell is lowered, the voltage of the word line is set to about 1.5 V, for example, and it is determined whether or not current flows at that time. When that happens, only that bit stops. The determination of the amount of current may be performed, for example, by discharging the capacity of the precharged data line in the memory cell for a certain time and using the resulting data line voltage and the threshold voltage of the sense amplifier.
[0067]
In verification at the time of erasing, since the threshold voltage of the memory cell is increased, the voltage of the word line is set to about 3 V, for example, and it is determined whether or not current flows at that time. When it gets smaller, only that bit stops. The method for determining the amount of current is the same as the verification at the time of writing.
[0068]
Note that the above operation can be performed without using a negative voltage by shifting the entire voltage to the positive side and making a correction so that it becomes 0 V when it is off.
[0069]
<Example 3>
FIG. 7 is a plan view of an essential part showing another embodiment of the nonvolatile semiconductor memory device according to the present invention. FIGS. 8 (a), 8 (b), and 8 (c) are respectively A- It is sectional drawing of the part shown by the A 'line, the BB' line, and CC 'line. The circuit configuration is the same as the circuit shown in FIG. In the second embodiment described above, the wells SR1 and SR2 are insulated and separated for each data line by the SOI structure, but in this embodiment, the wells SR1 and SR2 are insulated and separated by the buried element separation. To do. 7 and 8, the same components as those shown in FIGS. 5 and 6 are given the same reference numerals. As shown in FIG. 8, an n-channel transistor is taken as an example, and p-type wells SR1 and SR2 in a p-type substrate K are insulated for each data line by the buried element isolation region I and the n-type region L. It is separated. The buried element isolation region I may be made of an insulating material, or may be made of a material having a conductivity type opposite to that of the well. When p-channel memory cells are used, the necessary conductivity types in FIGS. 7 and 8 may be reversed.
[0070]
Even with the structure of this embodiment, the well can be separated for each data line, and erasure and writing can be verified for each bit. For this reason, the nonvolatile semiconductor memory device according to the present invention having the circuit configuration shown in FIG. 1 can be realized not only by the SOI process described above but also by using embedded element isolation widely used in bipolar transistors and the like. As a result, a narrow threshold voltage distribution similar to that shown in FIG. 9B can be realized. Further, if the driving method described with reference to FIGS. 3 and 4 is used, each memory cell as described with reference to FIG. In this embodiment, the well is separated for each data line, so that a flash memory having features such as a small disturbance can be realized.
[0071]
Furthermore, since control can be performed for each bit, it is not necessary to divide writing and erasing into large phases as in the prior art, and writing and erasing are performed as a single operation as described later with reference to FIGS. Can do.
[0072]
Further, as described above, when the circuit configuration of FIG. 12 is used, the latches of the two stages of inverters in the circuits AP1 to APm are configured by embedded element isolation transistors, so that a negative voltage can be latched. The same operation as is possible.
[0073]
<Example 4>
An example of another rewriting operation in the nonvolatile semiconductor memory device according to the present invention will be described with reference to FIGS. The rewrite operation of the present embodiment is not carried out largely in the erase operation mode and the write operation mode as described in the previous embodiments. Erasing and writing are alternately performed finely. The circuit configuration is the same as the circuit shown in FIG. 1, and the device structure uses the SOI transistor or the embedded element isolation transistor described in the second or third embodiment.
[0074]
FIG. 13 is a timing chart showing a first rewrite operation example. In this first rewrite operation example, a negative voltage VbE is applied as a first voltage value to a data line (data line b2 in the example of FIG. 13) for a memory cell to be erased, and a data line is applied to a memory cell to be written. (In the example of FIG. 13, the positive voltage VbP is applied as the second voltage value to the data line b1). Negative voltages VDP and VSP are applied to the signal lines SD and CS, respectively. The voltages VDP and VSP are selected so that the SOI transistors driven by the signal lines SD and CS are not turned on even when the negative voltage VbE is applied to the data line. A positive voltage VWP is applied to the signal line SW.
[0075]
In this state, the first pulse of the third voltage value VE that is a positive voltage from 0 V and the second pulse of the fourth voltage value VP that is a negative voltage are continuously displayed on the word line CG1. Apply as follows. When applied in this way, first, when the first pulse of the third voltage value VE is reached, in the memory cell to be erased, the positive voltage VE is applied to the control gate and the negative voltage VbE, which is the first voltage value, is applied to the well. As a result, an erase operation occurs. At this time, in the memory cell to be written, although the voltage of the control gate is the positive voltage VE, the voltage applied to the well is also the positive voltage VbP, so that only a very small disturbance is received. Note that the third voltage value VE and the second voltage value VbP may be selected to be the same potential.
[0076]
Next, when the word line CG1 becomes the second pulse of the fourth voltage value VP which is a negative voltage, in the memory cell to be written, the voltage of the control gate is the negative voltage VP, and the voltage applied to the well is the positive voltage VbP. Therefore, a write operation occurs. At this time, in the memory cell to be erased, although the voltage of the control gate is the negative voltage VP, since the voltage applied to the well is also the negative voltage VbE, only a very small disturbance is received. Note that the fourth voltage value VP and the first voltage value VbE may be selected to be the same potential. In this manner, writing and erasing can be performed almost simultaneously by driving the word line with positive and negative continuous pulses.
[0077]
Next, after all the voltages are set to 0 V, the process proceeds to verification. At this time, the verification for writing and the verification for erasing are continuously performed. First, the voltage of the data lines b1 to bm is set to VVb, the signal line SD is set to the high level VDV, the signal line SS is set to the high level VSV, and the signal line SW is set to 0 V, and then, as shown in FIG. A word line voltage may be applied. That is, write verification is performed with the voltage of the word line CG1 initially set to VV1, and then erase verification is performed using the word line voltage of VV2. As a result of the verification, when the writing or erasing is completed, the data line voltage becomes 0V. The circuit configuration and operation necessary for these will be described later with reference to FIGS.
[0078]
In the next writing and erasing, disturbance due to the continuous pulse of the positive voltage value VE and the negative voltage value VP is added, but the voltage is half of the voltage difference necessary for the original writing or erasing, and the well has an SOI structure or embedded structure. Since a small number of memory cells are isolated by the element isolation region, the number of times of disturb is small, which is not a problem. Thereafter, this operation is repeated.
[0079]
FIG. 14 is a timing chart showing a second rewrite operation example. The difference from the first rewriting operation example shown in FIG. 13 is that the positive and negative voltages are used in FIG. 13, but only the positive voltage is used. That is, the first voltage value of the data line (data line b2 in the example of FIG. 14) connected to the memory cell to be erased is VbE, which is 0V in this figure. The second voltage value of the data line (data line b1 in the example of FIG. 14) connected to the memory cell to be written is VbP. Of the signal lines SD, SW, SS, CS, only the voltage of the signal line SW is such a voltage value that the transistor controlled by the signal line SW is completely turned on even when the second voltage value VbP is applied to the data line. VWP. The others are 0V, and the controlled transistor is off. When the writing and erasing are finished, the data line becomes the voltage value VbI.
[0080]
First, the voltage of the word line CG1 is set to the voltage value VWI. Thereafter, each data line is set to the above voltage value, the signal lines SD, SS, CS are set to 0 V, the signal line SW is set to the voltage value VWP, and a voltage is applied to the memory cell, and the voltage of the word line CG1 is set to the third voltage. Let it be the value VE. In the memory cell to be erased, the third voltage value VE is applied to the control gate, and 0V, which is the first voltage value VbE, is applied to the well. On the other hand, in the memory cell to be written, the control gate has the third voltage value VE and the well has the second voltage value VbP, and only a small disturbance is received if the voltage difference between the two is small.
[0081]
Thereafter, the word line CG1 becomes 0V which is the fourth voltage value VP. At this time, in the memory cell to be written, the control gate is 0 V and the well is at the second voltage value VbP, and the writing operation occurs. On the other hand, in the memory cell to be erased, the control gate is 0V and the well has the first voltage value VbE. In FIG. 14, the voltage is 0V, but if the voltage difference between the two is small, only a small disturbance is received.
[0082]
The voltage relationship and voltage application method for verification are the same as in FIG. As a result of verification, in the memory cell in which writing or erasing is completed, the data line voltage in the next writing and erasing becomes the voltage value VbI. When the voltage of the word line CG1 is the voltage value VWI, the memory cell is hardly affected, but when the voltage is the third voltage value VE and the fourth voltage value VP, the disturbance of the voltage difference between this and the data line voltage is disturbed. Receive. However, the relationship is the same as in FIG. 13 and the influence is small.
[0083]
FIG. 15 is a timing chart illustrating a third rewrite operation example. In the third rewrite operation example, as in the second rewrite operation example shown in FIG. 14, in addition to the positive voltage, the write and erase steps are further advanced, and the word line and well are connected. The voltage difference is increasing. That is, in the time chart shown in FIG. 15, the word line CG1 is increased from VE1 to VE2, VE3, VE4 and the voltage of the data line b1 is increased from VbP1 to VbP2, VbP3 with respect to FIG. The voltages of the data lines b2 and bm applied to the memory cells that have been erased and written are also increased from VbI1 to VbI2, VbI3, and VbI4. Therefore, voltages VE1-VbP1 and VE2-VbP2 are applied between the control gate and well of the memory cell at the time of erasing, and voltages VbP1-VP and VbP2-VP are applied between the control gate and the well of the memory cell at the time of writing. The A voltage of VE1-VbI1, VE2-VbI2 or VbI1-VP, VbI2-VP is applied between the control gate and well of the memory cell that has been erased and written. This makes it possible to write or erase a memory cell that is difficult to write or erase at a high speed, and to perform a tunnel current with the minimum amount necessary for writing and erasing. In addition, the number of verify operations can be decreased by increasing the write and erase pulse widths as the write and erase steps progress, or the voltage can be increased as the steps progress and the write speed is increased as in FIG. It is also possible to reduce the number of verification operations by increasing the pulse width as well as erasing.
[0084]
Here, FIG. 16 shows an example of a circuit configuration used in the second rewrite operation example described in FIG. In this circuit, two sets of latches are prepared for each data line, and a predetermined rewrite operation is realized by comparing the contents of the register BF storing information on whether writing or erasing for each bit with the verification result. . In FIG. 16, only two word lines CG1 and CG2 and two data lines b1 and b2 are shown as an example for the sake of clarity. However, as in FIG. 1, this is a memory cell of m rows and n columns. Needless to say.
[0085]
In FIG. 16, the latch constituted by inverters I11 and I12 stores whether or not writing / erasing is performed on the memory cell. The latch constituted by the inverters I13 and I14 stores whether it is writing or erasing. Inverters I21 and I22 correspond to inverters I11 and I12, and inverters I23 and I24 correspond to inverters I13 and I14. The register BF stores information on whether writing or erasing is performed on the target memory cell as described above. The comparison control circuit ED compares the verification read contents from the input / output lines IOT and IOB with the contents of the register BF, and if they match, the inverter is connected via the signal lines ENT and ENB to prevent further writing / erasing. The latch composed of I11 and I12 and the latch composed of inverters I13 and I14 are rewritten. Further, the latch composed of the inverters I13 and I14 and the latch composed of the inverters I23 and I24 are also used as an amplifier at the time of reading the memory cell.
[0086]
Reference numerals VbI, VV1, and VV2 are precharge power supplies having voltage values VbI, VV1, and VV2, respectively. When the node N2 is at a high level from the power supply VbI, the voltage level is set to the data line b1 according to the control signal SPC. To precharge. The precharge of the data line b1 to the voltage value VbI indicates that the writing / verification has been completed. The power supplies VV1 and VV2 are used for verification. When the node N3 is at a high level, it is a memory cell to be erased, and the data line b1 is precharged to the voltage value VV1 by the control signal EPC. At this time, since the node N4 is at a low level, even if the control signal WPC changes, the data line b1 is not precharged to the voltage value VV2. On the other hand, when the node N4 is at a high level, it is a memory cell to be written, and the data line b1 is precharged to the voltage value VV2 by the control signal WPC. At this time, since the node N3 is at a low level, even if the control signal EPC changes, the data line b1 is not precharged to the voltage value VV1. Y00 and Y01 are column selection signals, and SH is a control signal for transistors M17 and M27 connecting the data line and the latch portion.
[0087]
The operation of the circuit of FIG. 16 will be described using the timing chart of FIG.
First, in the data load period t10, data is transferred from the register BF to each latch. Here, only the case where the column selection signal Y00 is switched and transferred to the latch corresponding to the data line b1 is shown, and the case where the column selection signal Y01 is transferred to the latch corresponding to the switching data line b2 is omitted. Data is transferred to the latch corresponding to the required number of data lines. In the following description, the transfer operation is shown only for the column selection signal Y00. Similarly, a required number of transfers are also performed for the column selection signal Y01. As a result of the data transfer, the node N1 is at a high level and the node N2 on the opposite side of the latch is at a low level. A high level of N1 indicates a write / erase mode. The node N3 is at a low level, and the node N4 on the opposite side of the latch is at a high level. A high level at the node N4 indicates that a data line voltage for writing is prepared.
[0088]
When writing / erasing is started in the period t11, first, the voltage of the word line CG1 becomes the level of the voltage value VWI. This voltage value VWI is a voltage that is in a half-selected state for both the memory cell to be written and the memory cell to be erased. Next, the signal SH for connecting the data line and the latch portion and the signal SPC for supplying the intermediate potential VbI to the bit line are switched. In addition, around the memory cell, a signal SW for connecting the source and well to the data line is switched. In this state, since the node N1, which is the write / erase mode, is at the high level and the node N2 is at the low level, the transistor M19 is off. Therefore, the voltage value VbI is not supplied to the data line b1. Instead, since the transistors M15 and M16 are on, the voltage at the node N4 (ie, the second voltage value VbP) is applied to the data line b1 via the node N5. In this state, the word line CG1 first becomes the third voltage value VE and then becomes the fourth voltage value VP (= 0V), and the write / erase operation is performed as described with reference to FIG. It is.
[0089]
In the period t12, the signals SH, SPC, WPC, EPC, SD, SW, SS, CS, the data line b1, and the word line CG1 become 0V. The same applies to the periods t15, t17, t20, and t22.
[0090]
Subsequently, verification is performed in a period t13. Here, a case where writing is completed by the current writing / erasing operation is shown. First, data line precharge for verification of writing. Since the node M4 is at a high level, the transistor M1C is turned on. Therefore, when the signal WPC is switched, the data line b1 is precharged to the voltage VC. Here, if the signal SD is set to the potential of VSD, a potential lower than the potential of VSD by the threshold voltage of the transistor MD1 is applied to the drain of the memory cell. Here, when the signal SS is switched to turn on the transistor MS1 on the source side of the memory cell and the potential of the word line CG1 is set to the voltage value VV1 by a power source (not shown), the threshold voltage of the memory cell is lowered due to the writing. If so, current flows at this word line voltage VV1. Here, assuming that writing has been completed, the charge of the data line b1 is extracted. Here, it is assumed that the potential of the data line b1 reaches 0V.
[0091]
Here, when the signal SH is switched in the period t14, the potentials of the nodes N5 and N4 are lowered and the latch is switched, so that the node N3 becomes high level and the node N4 becomes low level. Here, the column selection signal line Y00 becomes high level, and this information is transferred to the register BF. The comparison control circuit ED compares the first information in the register BF with new information.
[0092]
At the time of the comparison transfer operation in the period t16 when the column selection signal line Y00 becomes high level again, if the result is the same, the voltages at the nodes N1 and N2 are the same as the previous time. When the writing / erasing is completed as described above, the node N1 is inverted and the node N2 is set to the high level. As a result, the transistors M15 and M16 are turned off and the transistor M19 is turned on. Further, a voltage corresponding to the first information in the register BF, that is, a low level is applied to the node N3 and a high level is applied to the node N4 to the nodes N3 and N4.
[0093]
Next, the erase verification is performed in a period t18. Here, first, the signal EPC is switched and the transistor M10 is turned on. However, since the memory cell is originally intended to be written, and the node N3 is at a low level, the transistor M1A is turned off. Therefore, the data line b1 is not precharged. The transistors M15 and M16 are also turned off. Therefore, even if the signal SH is switched and the transistor M17 is turned on and the voltage of the word line CG1 becomes the voltage value VV2 for erasure verification, no current flows through the memory cell because the source and drain of the memory cell are 0V. The contents of the latch do not change.
[0094]
Next, in a period t19, the column selection signal line Y00 becomes high level, and data is transferred to the register BF. Although the comparison control circuit ED compares the data in the register BF with no change, in the comparison result transfer in the next period t21, the voltage relationship between the nodes N1 to N4 is kept unchanged. At this time, in the nodes corresponding to the nodes N1 and N2 of the other data lines, if the nodes corresponding to all the nodes N1 are at the low level, that is, the writing / erasing has been completed in all the memory cells, the rewriting operation is performed. Exit.
[0095]
FIG. 17 shows a case where there is another memory cell that has not yet been written / erased. In the period t23, the signals SH and SPC are at a high level. However, since the transistors M15 and M16 are off, power supply from the node N4 does not occur. However, since the node N2 is at the high level and the transistor M19 is on, the data line b1 is at the level of the voltage value VbI. As described with reference to FIG. 14, at this data line voltage, the memory cell is disturbed but not written / erased. Thus, if the circuit of FIG. 16 is used, the second rewriting operation described with reference to FIG. 14 can be realized by the operation of FIG.
[0096]
When the circuit of FIG. 16 is applied to the first rewrite operation example using the positive and negative voltages described in FIG. 13, the device structure is the SOI structure, and the 0V voltage of the latch in the circuit of FIG. The power source may be changed so as to be a negative voltage, and when the data line and word line voltages described with reference to FIG. 15 are applied to the third rewrite operation example that increases as the step proceeds, latching is performed in the circuit of FIG. What is necessary is just to change the power supply which supplies the positive voltage, and the power supply of a word line driver (not shown).
[0097]
Here, the effects of the first to third rewriting operation examples will be described with reference to FIG. In FIG. 18, (a-1) to (a-5) show changes in threshold voltage states of memory cells (hereinafter simply referred to as cells) AE from before the conventional rewrite to the end of the write operation. It is explanatory drawing, (b-1) to (b-3) is the state of the threshold voltage of the cells A to E from before the rewrite to the end of the write operation in the first to third rewrite operation examples according to the present invention. It is explanatory drawing which shows the change of.
[0098]
As shown in FIGS. 18A-1 and 18B-1, in the nonvolatile semiconductor memory device before rewriting, that is, the flash memory, the cell A and the cell D have a high threshold voltage, and the cell B Suppose cell C and cell E have low threshold voltages. This is rewritten so that cells A, C, and E have high threshold voltages, and cells B and D have low threshold voltages.
[0099]
In the conventional operation, first, the erasing operation shown in (a-2) is performed and the threshold voltage is set high as shown in (a-3). After that, as shown in (a-4), writing was performed on the cell B and the cell D, and the state of the low threshold voltage shown in (a-5) was obtained. As described above, conventionally, there are many rewriting steps, and even in the case where the threshold voltage is not changed by rewriting as in the cell B in (a-2) in this figure, the memory cell is inadvertently erased. I was stressed. Further, conventionally, as described with reference to FIG. 9, since the verification on the erasure side is a relatively large unit, the variation is large.
[0100]
On the other hand, according to the rewriting operation of the present embodiment, as described with reference to FIGS. 13 to 17, writing / erasing is simultaneously performed on the cells C, D, and E to be rewritten. For this reason, as shown in (b-1) to (b-3) of FIG. 18, rewriting can be performed with fewer steps than in the prior art. Further, unnecessary stress can not be written in the cell B that is not rewritten, and the erase side performs verification for each bit, so that there is an effect that the variation in threshold voltage is small.
[0101]
The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above embodiments, and various design changes can be made without departing from the spirit of the present invention. .
[0102]
【The invention's effect】
As apparent from the above-described embodiments, according to the nonvolatile semiconductor memory device of the present invention, the well is separated for each data line, a switching transistor is provided between the source and the data line, and the source and the well are separated. Since the connection is made on the memory cell side of the selection switch and the well voltage is set for each bit, the erasing side can be verified for each bit as well as the writing side. For this reason, the variation in the threshold voltage of the memory cell can be narrowed, and the amount of mobile charge in rewriting can be reduced.
[0103]
In addition, according to the method for driving a nonvolatile semiconductor memory device according to the present invention, erasing can be performed with the minimum voltage necessary for erasing each memory cell, so that reliability is improved and disturbance during erasing can be reduced.
[0104]
Furthermore, according to the method for driving a nonvolatile semiconductor memory device according to the present invention, since the writing / erasing can be performed at a time, the rewriting step can be simplified.
[Brief description of the drawings]
FIG. 1 is a principal circuit diagram showing a first embodiment of a nonvolatile semiconductor memory device according to the present invention;
FIG. 2 is a timing chart showing an example of an erase operation of the nonvolatile semiconductor memory device shown in FIG.
FIG. 3 is a timing chart showing another example of the erase operation of the nonvolatile semiconductor memory device shown in FIG. 1;
FIG. 4 is a timing chart showing still another example of the erase operation of the nonvolatile semiconductor memory device shown in FIG.
FIG. 5 is a plan view showing a second embodiment of a nonvolatile semiconductor device according to the present invention.
6 is a cross-sectional view of the portion indicated by the lines AA ′, BB ′, and CC ′ in FIG. 5;
FIG. 7 is a plan view showing a third embodiment of a nonvolatile semiconductor device according to the present invention.
8 is a cross-sectional view of the portion indicated by the lines AA ′, BB ′, and CC ′ in FIG. 7;
FIG. 9 is an explanatory diagram showing variations in threshold voltage between the nonvolatile semiconductor memory device according to the present invention and a conventional example.
FIG. 10 is an explanatory diagram showing a difference in magnitude of a tunnel current at the time of erasure between the nonvolatile semiconductor memory device according to the present invention and a conventional example.
FIG. 11 is an explanatory diagram showing the difference in the disturb effect during erasure between the nonvolatile semiconductor memory device according to the present invention and the conventional example.
12 is a principal circuit diagram showing an example of a control circuit connected to perform writing and erasure verification in the circuit of FIG. 1;
FIG. 13 is a timing chart showing a first rewrite operation example for simultaneously performing write / erase of the nonvolatile semiconductor memory device according to the present invention.
FIG. 14 is a timing chart showing a second rewrite operation example for simultaneously performing write / erase of the nonvolatile semiconductor memory device according to the present invention.
FIG. 15 is a timing chart showing a third rewrite operation example for simultaneously performing write / erase of the nonvolatile semiconductor memory device according to the present invention.
16 is a principal circuit diagram showing a circuit example used in the second rewrite operation example shown in FIG. 14;
FIG. 17 is a timing chart showing an operation example of the circuit shown in FIG. 16;
FIG. 18 is a diagram for explaining the effect of a rewrite operation example according to a driving method for simultaneously performing writing / erasing of a nonvolatile semiconductor memory device according to the present invention and a conventional driving method;
[Explanation of symbols]
b1, b2, bm ... data lines,
CG1, CG2, CGn ... word line (control gate),
FG ... Floating gate,
CB1, CB2 ... connection part,
S1, S2 ... Source,
D1, D2 ... drain,
CS ... Common source line,
SS: Source selection signal line,
SW: Well selection signal line,
SD: drain selection signal line,
IK: Insulating substrate,
I: buried element isolation region,
SR1, SR2 ... Separate wells on an insulating substrate.

Claims (5)

ソースとドレインとフローティングゲートとコントロールゲートを有するメモリセルトランジスタの該フローティングゲート中の電荷の量で情報を記憶する不揮発性半導体記憶装置において、
複数のメモリセルトランジスタのソースを接続する第１の拡散層と、
複数のメモリセルトランジスタのドレインを接続する第２の拡散層と、
第１の拡散層を第１の配線層と接続するスイッチング素子としてのエンハンストメント形の第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのゲート端子にゲート端子が接続されたデプレッション形のスイッチング素子としての第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタと直列に接続されると共に第１の配線層と第２の拡散層とを接続するエンハンストメント形のスイッチング素子としての第３のＭＯＳトランジスタと、
第１の拡散層と共通ソース線とを接続するエンハンストメント形のスイッチング素子としての第４のＭＯＳトランジスタと、
第１の拡散層と接続された前記複数のメモリセルトランジスタのウエルと、
からなる構成を１組とした複数の組を備えると共に、
各組のウエル同士が電気的に分離され、
第１の拡散層とウエルを電気的に接続して、ウエル電位を、前記第１の拡散層と前記第１のＭＯＳトランジスタによって制御することを特徴とする不揮発性半導体記憶装置。In a nonvolatile semiconductor memory device that stores information with the amount of charge in the floating gate of a memory cell transistor having a source, drain, floating gate, and control gate,
A first diffusion layer connecting the sources of the plurality of memory cell transistors;
A second diffusion layer connecting the drains of the plurality of memory cell transistors;
An enhancement type first MOS transistor as a switching element for connecting the first diffusion layer to the first wiring layer;
A second MOS transistor as a depletion type switching element having a gate terminal connected to the gate terminal of the first MOS transistor;
A third MOS transistor as an enhancement type switching element connected in series with the second MOS transistor and connecting the first wiring layer and the second diffusion layer;
A fourth MOS transistor as an enhancement type switching element connecting the first diffusion layer and the common source line;
Wells of the plurality of memory cell transistors connected to the first diffusion layer;
A plurality of sets including one set consisting of
Each set of wells is electrically separated ,
A nonvolatile semiconductor memory device , wherein a first diffusion layer and a well are electrically connected, and a well potential is controlled by the first diffusion layer and the first MOS transistor . ソースとドレインとフローティングゲートとコントロールゲートを有するメモリセルトランジスタの該フローティングゲート中の電荷の量で情報を記憶する不揮発性半導体記憶装置において、
複数のメモリセルトランジスタのソースを接続する第１の拡散層と、
複数のメモリセルトランジスタのドレインを接続する第２の拡散層と、
第１の拡散層を第１の配線層と接続するスイッチング素子としてのエンハンストメント形の第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのゲート端子にゲート端子が接続されたデプレッション形のスイッチング素子としての第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタと直列に接続されると共に第１の配線層と第２の拡散層とを接続するエンハンストメント形のスイッチング素子としての第３のＭＯＳトランジスタと、
第１の拡散層と共通ソース線とを接続するエンハンストメント形のスイッチング素子としての第４のＭＯＳトランジスタと、
からなる構成を絶縁膜上の１つの半導体層領域に１組として形成される複数の組を備え、かつ、
各組の第１の拡散層と各半導体層領域とはそれぞれ導電性材料から成る接続部で接続されると共に、各半導体層領域が互いに電気的に絶縁分離されていることを特徴とする不揮発性半導体記憶装置。In a nonvolatile semiconductor memory device that stores information with the amount of charge in the floating gate of a memory cell transistor having a source, drain, floating gate, and control gate,
A first diffusion layer connecting the sources of the plurality of memory cell transistors;
A second diffusion layer connecting the drains of the plurality of memory cell transistors;
An enhancement type first MOS transistor as a switching element for connecting the first diffusion layer to the first wiring layer;
A second MOS transistor as a depletion type switching element having a gate terminal connected to the gate terminal of the first MOS transistor;
A third MOS transistor as an enhancement type switching element connected in series with the second MOS transistor and connecting the first wiring layer and the second diffusion layer;
A fourth MOS transistor as an enhancement type switching element connecting the first diffusion layer and the common source line;
A plurality of sets formed as one set in one semiconductor layer region on the insulating film, and
The first diffusion layer and each semiconductor layer region of each set are connected to each other by a connecting portion made of a conductive material, and each semiconductor layer region is electrically insulated and separated from each other. Semiconductor memory device. ソースとドレインとフローティングゲートとコントロールゲートを有するメモリセルトランジスタの該フローティングゲート中の電荷の量で情報を記憶する不揮発性半導体記憶装置において、
複数のメモリセルトランジスタのソースを接続する第１の拡散層と、
複数のメモリセルトランジスタのドレインを接続する第２の拡散層と、
第１の拡散層を第１の配線層と接続するスイッチング素子としてのエンハンストメント形の第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのゲート端子にゲート端子が接続されたデプレッション形のスイッチング素子としての第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタと直列に接続されると共に第１の配線層と第２の拡散層とを接続するエンハンストメント形のスイッチング素子としての第３のＭＯＳトランジスタと、
第１の拡散層と共通ソース線とを接続するエンハンストメント形のスイッチング素子としての第４のＭＯＳトランジスタと、
からなる構成を１組とした複数の組を備え、
各組は半導体基板に形成された各ウエルにそれぞれ設けられると共に、各組の第１の拡散層とウエルとはそれぞれ導電性材料から成る接続部で接続され、かつ、各ウエルが半導体基板上に形成された溝により互いに分離されると共に溝を電気的に絶縁分離する物質で埋め込まれていることを特徴とする不揮発性半導体記憶装置。In a nonvolatile semiconductor memory device that stores information with the amount of charge in the floating gate of a memory cell transistor having a source, drain, floating gate, and control gate,
A first diffusion layer connecting the sources of the plurality of memory cell transistors;
A second diffusion layer connecting the drains of the plurality of memory cell transistors;
An enhancement type first MOS transistor as a switching element for connecting the first diffusion layer to the first wiring layer;
A second MOS transistor as a depletion type switching element having a gate terminal connected to the gate terminal of the first MOS transistor;
A third MOS transistor as an enhancement type switching element connected in series with the second MOS transistor and connecting the first wiring layer and the second diffusion layer;
A fourth MOS transistor as an enhancement type switching element connecting the first diffusion layer and the common source line;
It is provided with a plurality of sets with one set consisting of
Each set is provided in each well formed in the semiconductor substrate, and the first diffusion layer and the well in each set are connected to each other by a connection portion made of a conductive material, and each well is formed on the semiconductor substrate. A non-volatile semiconductor memory device, wherein the non-volatile semiconductor memory device is embedded with a material that is separated from each other by the formed grooves and that electrically insulates and separates the grooves. 前記導電性材料から成る接続部は、第１の拡散層と半導体層領域との界面に形成された溝に導電性材料を埋め込んだ領域である請求項２記載の不揮発性半導体記憶装置。  3. The nonvolatile semiconductor memory device according to claim 2, wherein the connection portion made of the conductive material is a region in which a conductive material is embedded in a groove formed at an interface between the first diffusion layer and the semiconductor layer region. 前記導電性材料から成る接続部は、第１の拡散層とウエルとの界面に形成された溝に導電性材料を埋め込んだ領域である請求項３記載の不揮発性半導体記憶装置。  4. The nonvolatile semiconductor memory device according to claim 3, wherein the connection portion made of the conductive material is a region in which a conductive material is buried in a groove formed at an interface between the first diffusion layer and the well.

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