JP3667912B2

JP3667912B2 - Nonvolatile semiconductor memory device and manufacturing method thereof

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Publication number: JP3667912B2
Application number: JP35700396A
Authority: JP
Inventors: 文孝菅谷
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-12-28
Filing date: 1996-12-26
Publication date: 2005-07-06
Anticipated expiration: 2016-12-26
Also published as: JPH09237846A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、複合ゲート構造のメモリトランジスタを含む不揮発性半導体記憶装置およびその製造方法に関し、特に複合ゲート構造のメモリトランジスタを含むＥＥＰＲＯＭやフラッシュメモリのような不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
通常の半導体装置は３〜５Ｖ程度の電源電圧で回路動作を行うが、ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性半導体記憶装置では、内部の動作に１０Ｖ以上の高電圧を使用する場合がある。
【０００３】
例えば、浮遊ゲート型ＥＥＰＲＯＭメモリセルでは、メモリセルトランジスタの浮遊ゲート電極に規定量の電荷が蓄積されているか否かでそのメモリセルトランジスタのしきい値電圧を変化させ、そのしきい値電圧の異なった状態を夫々“０”または“１”のデータに反応させることにより記憶動作を行わせている。
メモリセルのデータの書き換えは、浮遊ゲート電極下のトンネル酸化膜を通じてドレインから浮遊ゲート電極へ電荷を注入、或いは、浮遊ゲート電極からドレイン電荷を引き抜くことにより行う。例えば、メモリセルトランジスタの制御ゲート電極に１５Ｖ、ドレイン拡散層と基板部に夫々０Ｖの電位を与え、ソース拡散層を浮遊状態とすることで、トンネル酸化膜を通じてのＦＮトンネル現象により、ドレイン拡散層から浮遊ゲート電極に電子を注入する。また、制御ゲート電極と基板部の各々に０Ｖ、ドレイン拡散層に１５Ｖの電位を与え、ソース拡散層を浮遊状態とすることで、やはりトンネル酸化膜を通じてのＦＮトンネル現象により、浮遊ゲート電極からドレイン拡散層へ電子を引き抜く。
【０００４】
上述したＦＮトンネル現象は、一般に、ドレイン拡散層の不純物濃度が高いほど高効率である。
【０００５】
一方、メモリセルの書き換えは、トンネル酸化膜に加わる電界が大きいほど効率が良い。即ち、制御ゲート電極或いはドレイン拡散層に印加する電圧が高いほどメモリセルの書き換え速度は向上する。しかし、ドレイン拡散層に高電圧を印加すると、ドレイン拡散層と基板部との間のＰＮ接合領域でアバランシェ現象が発生するため、ドレイン拡散層に印加できる電圧はアバランシェ耐圧により律される。例えば、特開昭６０−１１０１６７号公報に示されるように、アバランシェ耐圧は、ドレインと基板との間のＰＮ接合に大きく依存し、ドレインの不純物濃度が高くなるほどアバランシェ耐圧は低くなる。
【０００６】
また、上記の特開昭６０−１１０１６７号公報に示されているように、ドレインの不純物濃度が高くなると、データの読み出し動作時にドレインと基板との間のＰＮ接合部が高電界になるため、ホットキャリア劣化が大きくなって、信頼性を低下させる。
【０００７】
【発明が解決しようとする課題】
上述のように、従来、ＥＥＰＲＯＭ等の書き換え速度を向上させるために、メモリセルトランジスタのドレイン拡散層を高不純物濃度に形成すると、ドレインと基板との間のＰＮ接合耐圧が低下し、また、ホットキャリア劣化に対する信頼性が低下するという問題があった。逆に、ドレインと基板との間のＰＮ接合耐圧及びホットキャリア劣化に対する信頼性を向上させるために、メモリセルトランジスタのドレイン拡散層を低不純物濃度に形成すると、メモリセルの書き換え速度が低下してしまう。
【０００８】
要するに、従来は、ＥＥＰＲＯＭ等の書き換え速度を向上させることと、ドレインと基板との間のＰＮ接合耐圧及びホットキャリア劣化に対する信頼性を向上させることとは互いにトレードオフの関係にあり、両者を同時に満足させる技術は存在しなかった。
【０００９】
また、特開昭６３−３０１５６６号公報には、パンド間トンネル濃度電流を抑制することによりＥＥＰＲＯＭの信頼性の低下を防止する技術として、ＰＬＤ構造のセルを開示している。しかし、ＰＬＤ構造のセルは、ホットエレクトロン注入により書込みを行うメモリセルであり、また不純物拡散層の形成のためのイオン注入層のマスクとして利用するため、ゲート電極に側壁を設ける必要がある。このため、ＥＥＰＲＯＭの製造における工程数が増加する、という問題がある。
【００１０】
本発明の目的は、書換え速度を高くすることができるとともに、ドレインと基板の間のＰＮ接合の耐圧の低下やホットメルトキャリアの劣化を少なくして、信頼性の高いＥＥＰＲＯＭやフラッシュメモリのような不揮発性半導体記憶装置及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置であって、前記不純物拡散層は、第１の層と、前記第１の層の外側で前記第１の層の少なくとも一部を囲む前記第１の層よりも低不純物濃度の第２の層と、前記第２の層の外側で前記第２の層の少なくとも一部を囲む前記第２の層よりも低不純物濃度の第３の層とが積層されてなり、前記第２及び第３の層は、前記複合ゲート構造の方へ偏倚して形成されており、前記複合ゲート構造の下方部分には前記第１、第２及び第３の層が形成されるとともに、前記ゲート電極の下方部分には前記第１の層のみが形成されている。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は、前記第２の層の不純物の拡散係数より大きな拡散係数をもつ。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてヒ素を含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてアンチモンを含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてビスマスを含む。
本発明の不揮発性半導体記憶装置の一態様においては、前記半導体基板は第１の導電型であり、前記第１、第２、第３の不純物は何れも前記第１の導電型と反対の第２の導電型である。
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置の製造方法であって、前記半導体基板の前記第１の領域の表面上に、間に前記第１の絶縁膜を介して前記浮遊ゲート電極、前記第２の絶縁膜、前記制御ゲート電極の積層を含む前記メモリセルトランジスタの前記複合ゲート構造を形成し、前記半導体基板の前記第１の領域に接近した第２の領域の表面上に、間に前記第３の絶縁膜を介して前記選択トランジスタの前記ゲート電極を形成する工程と、前記選択トランジスタのソースと共通の前記メモリセルトランジスタのドレインを形成すべき前記第３の領域に、前記複合ゲート構造及び前記ゲート電極をマスクに使用して、前記半導体基板の導電型と異なる導電型で互いに異なる拡散係数をもった第２及び第３の不純物を、前記複合ゲート構造の方へ偏倚するように導入し、熱処理を施して前記第２及び第３の不純物を熱拡散して、前記第２の不純物を第２の濃度で含む第２の層と、前記第３の不純物を前記第２の濃度よりも低い第３の濃度で含み、前記第２の層の外側で前記第２の層の少なくとも一部を囲む第３の層とを形成する工程と、前記第３の領域、前記メモリセルトランジスタのソースを形成すべき第４の領域、及び前記選択トランジスタのドレインを形成すべき第５の領域の各々に、前記第３の不純物の導電型と同じ導電型の第１の不純物を導入して、前記第１の不純物を、前記第２及び第３の濃度より高い第１の濃度で含み、前記第２の層が外側で少なくとも一部を囲む第１の層を形成する工程とを有する。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてヒ素を含む。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてアンチモンを含む。
本発明の不揮発性半導体記憶装置の製造方法の一態様においては、前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてビスマスを含む。
【００４４】
【発明の実施の形態】
本発明の第１の実施の形態による１ビットづつ電気的に書き換えが可能なＥＥＰＲＯＭの構造を図１及び図２を参照して説明する。ＥＥＰＲＯＭは半導体基板１の上に行（ｒｏｗｓ）、列（ｃｏｌｕｍｎｓ）のマトリックスに配列された複数のメモリセル５０−各メモリセルはトンネル酸化膜を通してＦＮトンネル現象によりドレイン拡散層から浮遊ゲートに電子を注入、または浮遊ゲートからドレイン拡散層に電子を引き抜くことにより、データの書換えを行うようになったメモリセルトランジスタ３０と選択トランジスタ４０を含む−を含み、Ｆｉｇ．１にはその１つが示される。各メモリセルの構造を図１を参照して説明する。
【００４５】
図１に示すように、１×１０¹⁵ａｔｏｍｓ／ｃｍ³程度の不純物密度でｐ型不純物を含むシリコン基板１（比抵抗１０Ω／ｃｍ²程度）の表面に８０〜１００Åの膜厚のトンネル酸化膜２が形成され、その上に１５００〜２０００Åの膜厚の多結晶シリコン膜からなる浮遊ゲート電極３が形成されている。浮遊ゲート電極３の上には、下から順に、１００〜１５０Åの膜厚のシリコン酸化膜、１００〜１５０Åの膜厚のシリコン窒化膜及び１００〜１５０Åの膜厚のシリコン酸化膜での三層構造（図示せず）で構成されたＯＮＯ膜からなる層間絶縁膜４が形成され、更にその上に１５００〜２０００Åの膜厚の多結晶シリコン膜からなる制御ゲート電極５が形成されている。
【００４６】
浮遊ゲート電極３、層間絶縁膜４及び制御ゲート電極５の積層からなる複合ゲート構造３２の一方の側部３４に近接するシリコン基板１の表面部分には、２．０×１０¹⁰ａｔｏｍｓ／ｃｍ³程度の濃度の主としてヒ素からなるｎ型不純物拡散層６が形成され、複合ゲート構造３２を有するメモリセルトランジスタ３０のソース領域を構成している。
【００４７】
一方、複合ゲート構造３２の他方の側部３２に近接するシリコン基板１の表面部分には、１．０×１０²¹／ｃｍ³ 程度の濃度の主としてヒ素からなるｎ型不純物拡散層７が形成されている。そして、このｎ型不純物拡散層７の外側に、このｎ型不純物拡散層７を包囲するように、５．０×１０ ²⁰ ／ｃｍ ³ の濃度のやはり主としてヒ素からなるｎ型不純物拡散層８が形成され、その一部が、トンネル酸化膜２を介し浮遊ゲート電極３にオーバーラップして対向している。更に、ｎ型不純物拡散層８の外側には、そのｎ型不純物拡散層８を包囲するように、１．０×１０¹⁸／ｃｍ³ 〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³ の濃度の主としてリンからなるｎ型不純物拡散層９が形成され、やはり、その一部が、トンネル酸化膜２を介して浮遊ゲート電極３に対向している。そして、これら３層のｎ型不純物拡散層７、８及び９によりメモリセルトランジスタ３０のドレイン領域が構成されている。図示の如く、不純拡散層７はその一部が半導体基板１の表面の複合ゲート構造の３２の下方部分、およびゲート電極７１の下方部分にまで広がっている。
【００４８】
図１に示すように、上述したメモリセルトランジスタ３０の横には隣接して選択トランジスタ４０が形成されている。即ち、シリコン基板１の表面にトンネル酸化膜２よりも大きい３００〜３５０Åの膜厚ゲート酸化膜１０が形成され、そのゲート酸化膜１０の上に３０００〜３５００Åの膜厚の多結晶シリコン膜からなるゲート電極１１が形成されている。ゲート電極１１を形成する多結晶シリコン膜は２つの膜３′、５′を積層した２層構造でも良い。この選択トランジタのソース領域は、上述した３層のｎ型不純物拡散層７、８及び９からなるメモリセルトランジスタのドレイン領域と共通であり、この３層構造の不純物拡散層により選択トランジスタ４０とメモリセルトランジスタ３０とが互いに電気的に結線されている。そして、選択トランジスタのゲート電極１１の前記３層の不純物拡散層７、８、９からなるドレイン領域に近接する側とは反対の他方の側に接近するシリコン基板１の表面部分に選択トランジスタの領域を構成する２．０×１０²¹／ｃｍ³程度の濃度の主としてヒ素からなるｎ型不純物拡散層１２が形成されている。
【００４９】
この選択トランジスタは、個々のメモリセルトランジスタを選択するためのもので、この選択トランジスタのスイッチング動作により選択されたメモリセルトランジスタの書き換え及び読み出しが行われている。
【００５０】
即ち、本実施形態のＥＥＰＲＯＭは１ビット毎の書き換え（書き込み及び消去）が可能となっている。
【００５１】
なお、図１において、１４は素子分離用のフィールド酸化膜、１５はＢＰＳＧ等の層間絶縁膜、１６は選択トランジスタのドレインに到来するコンタクトホール１７はアルミ配線である。
【００５２】
図２に、本実施形態のＥＥＰＲＯＭメモリセルの平面図を示す。この図２において、符号は図１のものと対応している。また、図１は、図２のＩ−Ｉ線断面図に相当する。
【００５３】
図２において、図１と同じ構成要素は同じ符号で示される。前述の如く、複数のメモリセル５０−各メモリセルはメモリセルトランジスタ３０と選択トランジスタ４０を含む−は半導体基板１の上にＸ方向の行（ｒｏｗｓ）、Ｙ方向の列（ｃｏｌｕｍｎｓ）のマトリックスに配列されており、図２にはその中のＸ方向に隣接した２つのメモリセルが示されている。Ｘ方向に並ぶ複数のメモリセルのメモリセルトランジスタ３０の複合ケート構造３２はほぼ直線状に整列し、それぞれの複合ゲートの構造の制御ゲート電極５を形成する多結晶シリコン膜は連続した１枚の膜を形成している。また、Ｘ方向に並ぶ複数のメモリセルの選択トランジスタ４０のゲート電極１１もほぼ直線状に整列し、かつゲート電極１１を形成する多結晶シリコン膜は連続した１枚の膜を形成している。ゲート電極１１が２つの多結晶シリコン膜３′、４′を含む２層構造の場合は、上層の多結晶シリコン膜４′のみを連続した１枚の膜に形成しても良い。
【００５４】
以上に説明した構造のＥＥＰＲＯＭメモリセルでは、メモリセルトランジスタのドレイン領域を構成する比較的高濃度のｎ型不純物拡散層７及び８によりＦＮトンネリングを高効率的に行うことができて、書き換え速度を高速化することができる。しかも、上述した比較的高濃度のｎ型不純物拡散層７及び８の外側に比較的低濃度のｎ型不純物拡散層９を設けているので、ドレインと基板との間のＰＮ接合が緩和されて耐圧が向上するとともに、ホットキリャア劣化に対する信頼性も向上する。
【００５５】
なお、上述した実施の形態では、３段階に順次濃度が減少する不純物拡散層でメモリセルトランジスタのドレイン領域を構成したが、４段階以上に順次濃度が減少する不純物拡散層でメモリセルトランジスタのドレイン領域を構成しても良い。
【００５６】
なお、上記実施の形態の説明では、不純物拡散層７、８に導入されている不純物は主としてヒ素を含み、不純物拡散層９に導入されている不純物は主としてリンを含むようにしたが、不純物拡散層７、８、９に導入される不純物はヒ素とリンに限定されることなく、不純物拡散層７、８に導入される不純物が、不純物拡散層９に導入される不純物の拡散係数よりも小さな拡散係数をもつようにすればよい。例えば、不純物拡散層９に導入する不純物をリンとする場合、不純物拡散層７、８に導入する不純物として、リンの拡散係数よりも小さな拡散係数をもったアンチモン、ビスマスのような不純物を用いても良い。また、不純物拡散層７に導入する不純物は必ずしも不純物拡散層８に導入される不純物と同じである必要はなく、異なる不純物を拡散してもよい。
【００５７】
次に、図３（Ａ）〜３（Ｄ）を参照して、図１で示した構造の不揮発性半導体記憶装置の製造方法を説明する。
【００５８】
まず、図３（Ａ）に示すように、ｐ型シリコン基板１の上にメモリセルトランジスタと選択トランジスタのゲート構造を夫々形成する。
【００５９】
即ち、まず、図示しないフィールド酸化膜１４（図１及び図２参照）でｐ型シリコン基板１の素子分離を行った後、ｐ型シリコン基板１の表面のメモリセルトランジスタを形成すべき第１記載にトンネル酸化膜２及び、選択トランスタ膜を形成すべき第２領域に、トンネル酸化膜の厚みより大きな厚みのゲート酸化膜１０を形成する。これらの膜厚が異なる２種の酸化膜は、耐酸化マスクを用いた２段階の熱酸化による方法、トンネル酸化膜２を熱酸化法で形成した後、ゲート酸化膜１０をＣＶＤ法で形成する方法、熱酸化法又はＣＶＤ法で形成した膜厚の大きい酸化膜のトンネル酸化膜２の部分のみをエッチングで薄くする方法等により形成することができる。
【００６０】
次に、トンネル酸化膜２及びゲート酸化膜１０の上に基板の全面に、メモリセルトランジスタ３０（複）の浮遊ゲート電極３（複）、及び選択トランジスタのゲート電極１１の下層３′となる第１の第結晶シリコン膜を形成する。そしてメモリセルトランジスタの形成される第１の領域において、Ｘ方向に隣接する２つの浮遊ゲート電極３の間隙３８に相当する部分を通ってＹ方向に延びるストライプ状の部分を除去する。これにより第１の多結晶シリコン膜は、メモリセルトランジスタの形成される第１の領域においてはＸ方向に隣接する浮遊ゲート電極の間隙に相当する部分で分離されたパターンに形成される。次に第２領域をマスクして、第１の領域の全面にＯＮＯ膜からなる層間絶縁膜４を形成する。
【００６１】
次に、第２の領域のマスクを除去して、基板の全面に、後に複合ゲート構造の制御ゲート電極５、及び選択トランジスタのゲート電極１１の上層４′となるべき第２の多結晶シリコン膜を形成する。
【００６２】
その後、第１の領域においては、第１の第結晶シリコン膜、層間絶縁膜、第２の第結晶シリコン膜の積層を図２の符号５で示されるパターン、即ちＸ方向の各行に整列する制御ゲート電極５を連続的に接続する１枚の導電膜のパターンに形成し、第２の領域においては、第１の多結晶シリコン膜３′第２の多結晶シリコン膜４′の積層を図２の符号１１で示されるパターン、即ちＸ方向の各行に整列するゲート電極１１を連続的に接続する１枚の導電膜のパターンに形成する。これにより、第１の領域においては、メモリセルトランジスタ（複）の複合ゲート構造一各、浮遊ゲート、層間絶縁膜、制御ゲートをもつ−が、各行に整列する複合ゲート構造の制御ゲートが互いに電気的に接続された形でつくられ、第２領域においては、選択トランジスタ（複）のゲート電極（各第１の多結晶シリコン膜と第２の多結晶シリコン膜をもつ）が各行に整列するゲート電極が互いに電気的に接続された形でつくられる。
【００６３】
このように、選択トランジスタのゲート電極を２層の多結晶シリコン膜で形成することにより、メモリトランジスタの複合ゲート構造高さと、選択トランジスタのゲート電極の高さの差が殆ど無くなり、後で形成するＢＰＳＧの層間絶縁膜の段差が軽減される。
【００６４】
次に、図３（Ｂ）に示すように、複合ゲート構造３２とゲート電極１１との間のメモリセルトランジスタのドレイン領域（選択トランジスタソース領域）となる部分が開口したパターンにフォトレジスト１３を形成し、このフォトレジスト１３をマスクとして、１．０×１０¹³〜３．０×１０¹³ａｔｏｍｓ／ｃｍ²のドーズ量でリンイオン（Ｐ⁺）を６０〜７０ｋｅＶのエネルギーでｐ型シリコン基板１にイオン中に注入する。そして、更に、５．０×１０¹⁵〜２．０×１０¹⁶／ｃｍ²のドース量でヒ素イオン（Ａｓ⁺）を６０〜１００ｋｅＶのエネルギーでｐ型シリコン基板１にイオン注入する。なお、リンイオンとヒ素イオンのイオン注入の順序は逆であっても良い。
【００６５】
しかる後、図３（Ｃ）に示すように、９００℃程度の温度で１０分間程度熱処理を施し、ｐ型シリコン基板１にイオン注入した不純物を拡散させる。この時、ヒ素に比べてリンの方が拡散速度が大きいために、図示の如く、主としてヒ素を不純物として含有するｎ型不純物拡散層８とその外側に主としてリンを不純物として含有するｎ型不純物拡散層９とが夫々形成される。主としてリンを不純物として含有するｎ型不純物拡散層９の不純物濃度は１×１０¹⁸〜１×１０¹⁹／ｃｍ³であり、主としてヒ素を不純物として含有するｎ型不純物拡散層８の不純物濃度は５×１０²⁰〜２×１０²¹／ｃｍ³である。また、この時、不純物の横方向拡散により、ｎ型不純物拡散層８とｎ型不純物拡散層９は夫々メモリセルトランジスタの浮遊ゲート電極３の下及び選択トランジスタのゲート電極１１の下にも広がる。
【００６６】
次に、図３（Ｄ）に示すように、フォトレジスト１３を除去した後、メモリセルトランジスタの複合ゲート構造３２及び選択トランジスタのゲート電極１１、更にには、フィールド酸化膜（図示されない）をマスクとして、全面に、１．０×１０¹⁵〜５．０×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でヒ素イオン（Ａｓ⁺）を６０〜８０ｋｅＶのエネルギーでイオン注入する。この際、９００℃程度の温度で１０分間程度熱処理を施し、注入した不純物を活性化させる。これにより、図示の如く、メモリセルトランジスタのソース領域となるｎ型不純物拡散層６、ｎ型不純物拡散層８及びｎ型不純物拡散層９とともにメモリセルトランジスタのドレイン領域（選択トランジスタソース領域）を構成するｎ型不純物拡散層７、並びに、選択トランジスタのドレイン領域となるｎ型不純物拡散層１２が夫々形成される。なお、熱処理により不純物拡散層７はその一部が半導体基板１の表面複合ゲート構造３２の下方部分、及びゲート電極１１の下方部分にまで広がる。
【００６７】
この後、詳細な説明は省略するが、ＢＰＳＧ等による層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、更には、アルミ配線形成等の工程を経て、ＥＥＰＲＯＭメモリセルが完成される。
【００６８】
以上に説明した製造方法では、ヒ素とリンの拡散速度の差を利用して、主としてヒ素を不純物として含有するｎ型不純物拡散層８の外側に、それよりも低濃度の主としてリンを不純物として含有するｎ型不純物拡散層９を形成する。従って、比較的高濃度のｎ型不純物拡散層の外側を包囲する形で比較的低濃度のｎ型不純物拡散層が存在する構造を簡便な工程で且つ制御性良く形成することができる。
【００６９】
次に、図４（Ａ）、図４（Ｂ）を参照して、本発明の第２の実施の形態について説明する。なお、図４（Ａ）、図４（Ｂ）において、図３（Ａ）〜図３（Ｄ）と同じ構成要素には同じ符号で表される。
【００７０】
図４（Ａ）に示すように、この第２の実施の形態においては、上述した第１の実施の形態の製造方法の図３（Ｂ）の工程で、フォトレジストによるマスク１３を用いてリンイオン（Ｐ⁺）及びヒ素イオン（Ａｓ⁺）を、夫々、斜めイオン注入法により、メモリセルトランジスタの複合ゲート構造の方へ偏倚させた形でイオン注入する。従って、後の熱処理工程で形成される主としてヒ素を不純物と含有するｎ型不純物拡散層８及び主としてリンを不純物として含有するｎ型不純物拡散層９は夫々メモリセルトランジスタの複合ゲート構造の方へ偏倚した形で形成され、選択トランジスタのゲート電極１１の下には形成されない。
【００７１】
そこで、この状態で、図４（Ｂ）に示すように、第１の実施の形態の図３（Ｄ）の工程におけると同様に、メモリセルトランジスタの複合ゲート構造及び選択トランジスタのゲート電極１１、およびフィールド酸化膜（図示せず）をマスクとして、ｐ型シリコン基板１の表面にほぼ垂直な方向からヒ素イオン（Ａｓ⁺）をイオン注入する。
【００７２】
すると、図示の如く、メモリセルトランジスタのドレイン領域（選択トランジスタのソース領域）は、メモリセルトランジスタの浮遊ゲート電極３に近い側では、最も濃度の高い主としてヒ素を不純物として含有するｎ型不純物拡散層７、次に濃度の高い主としてヒ素を不純物として含有するｎ型不純物拡散層８及び最も濃度の低い主としてリンを不純物として含有するｎ型不純物拡散層９の３層構造となるのに対し、選択トランジスタのゲート電極１１に近い側では、ｎ型不純物拡散層８及び９が実質的に存在しない構造となる。
【００７３】
なお、第２の実施の形態においても、ｎ型不純物の拡散層７の一部は半導体基板１の表面の接合ゲート構造３２の下方部分及びゲート電極１１の下方部分及びゲート電極１１の下方部分まで広がる。
【００７４】
従って、この第２の実施の形態によれば、メモリセルトランジスタの浮遊ゲート電極３に近い側においては、メモリセルトランジスタのドレイン領域を構成する比較的高濃度のｎ型不純物拡散層７及び８によりＦＮトンネリングを高効率に行うことができて、書き換え速度を高速化することができるとともに、それらの比較的高濃度のｎ型不純物拡散層７及び８の外側に存在する比較的低濃度のｎ型不純物拡散層９により、ドレインと基板との間のＰＮ接合における電界が緩和されて耐圧が向上し且つホットキャリア劣化に対する信頼性も向上するという上述した第１の実施の形態と同様の効果を奏する。そして、この第２の実施の形態においては、更に、選択トランジスタのゲート電極１１の下にはｎ型不純物拡散層８及び９が存在しないので、選択トランジスタのチャネル長を確保することができて、その誤動作を防止することができるという効果も奏する。
【００７５】
次に、図５（Ａ）〜図５（Ｄ）を参照して、本発明の第３の実施の形態を説明する。なお、図５（Ａ）〜図５（Ｄ）において、図３（Ａ）〜図３（Ｄ）、図４（Ａ）、図４（Ｂ）と同じ要素については同じ符号で示す。
【００７６】
まず、図５（Ａ）に示すように、上述した第１の実施の形態と同様にして、ｐ型シリコン基板１の上にメモリセルトランジスタの複合ゲート構造３２と選択トランジスタのゲート電極１１を夫々形成する。
【００７７】
次に、図５（Ｂ）に示すように、第１の実施の形態で用いたフォトレジスト１３のマスクを用いず、メモリセルトランジスタの複合ゲート構造及び選択トランジスタのゲート電極１１、およびフィルード酸化膜（図示せず）マスクとして、ｐ型シリコン基板１の全面にリンイオン（Ｐ⁺）及びヒ素イオン（Ａｓ⁺）を夫々イオン注入する。
【００７８】
しかる後、図５（Ｃ）に示すように、上述した第１の実施の形態と同様に、９００℃程度の温度で１０分間程度熱処理を施し、ｐ型シリコン基板１にイオン注入した不純物を拡散させる。これにより、メモリセルトランジスタのドレイン領域（選択トランジスタソース領域）には、第１の実施の形態と同様、主としてヒ素を不純物として含有するｎ型不純物拡散層８とその外側に主としてリンを不純物として含有するｎ型不純物拡散層９とが夫々形成される。また、本実施の形態では、メモリセルトランジスタのソース領域にも、主としてヒ素を不純物として含有するｎ型不純物拡散層１８及びその外側に主としてリンを不純物として含有するｎ型不純物拡散層２０が夫々形成され、更に、選択トランジスタのソース領域にも、主としてヒ素を不純物として含有するｎ型不純物拡散層１９及びその外側に主としてリンを不純物として含有するｎ型不純物拡散層２１が夫々形成される。
【００７９】
しかる後、図５（Ｄ）に示すように、メモリセルトランジスタの複合ゲート構造３２、選択トランジスタのゲート電極１１、及びフィールド酸化膜（図示せず）をマスクとして、ｐ型シリコン基板１の全面にヒ素イオン（Ａｓ⁺）をイオン注入し、更に９００℃程度の温度で１０分間程度熱処理を施して、注入した不純物を活性化させる。これにより、図示の如く、ｎ型不純物拡散層１８及びｎ型不純物拡散層２０とともにメモリセルトランジスタのソース領域となるｎ型不純物拡散層６、ｎ型不純物拡散層８及びｎ型不純物拡散層９とともにメモリセルトランジスタのドレイン領域（選択トランジスタソース領域）を構成するｎ型不純物拡散層７、並びに、ｎ型不純物拡散層１９及びｎ型不純物拡散層２１とともに選択トランジスタのドレイン領域となるｎ型不純物拡散層１２が夫々形成される。
【００８０】
なお、第３の実施の形態においては、ｎ型不純物拡散層７の一部は、半導体基板の複合ゲート構造３２の下方部分、およびゲート電極１１の下方部分にまで広がる。また、ｎ型不純物拡散層６の一部は、半導体基板の表面の複合ゲート構造３２の下方部分にまで広がり、ｎ型不純物拡散層１２の一部は半導体基板の表面のゲート電極の下方部分にまで広がる。
【００８１】
また、第２、第３の実施の形態においても、第１の実施の形態におけると同様に、不純物拡散層７、８に導入される不純物が、不純物拡散層９に導入される不純物の拡散係数よりも小さな拡散係数をもつように、各不純物拡散層に導入する不純物を選択すれば良い。
【００８２】
【発明の効果】
本発明によれば、書き換え速度が向上し、且つ、ドレインと基板との間のＰＮ接合耐圧及びホットキャリア劣化に対する信頼性が向上したＥＥＰＲＯＭ等の不揮発性半導体記憶装置を提供することができる。また、メモリセルトランジスタの複合ゲート構造や選択トランジスタのゲート電極にイオン注入マスクとしてのサイドウォールを形成する必要が無いので、製造工程が簡単になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＥＥＰＲＯＭのメモリセルの概略断面図である。
【図２】本発明の第１の実施の形態によるＥＥＰＲＯＭのメモリセルの配置を示す概略平面図である。
【図３】本発明の第１の実施の形態によるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図４】本発明の第２の実施の形態によるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図５】本発明の第３の実施の形態によるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【符号の説明】
１シリコン基板
２トンネル酸化膜
３浮遊ゲート電極
４層間絶縁膜
５制御ゲート電極
６，７，８，９，１２，１８，１９，２１ｎ型不純物拡散層
１３マスク
１０ゲート酸化膜
１１ゲート電極
３０メモリセルトランジスタ
３２複合ゲート構造
４０選択トランジスタ
５０メモリセル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, a nonvolatile semiconductor memory device including a memory transistor having a composite gate structure, and a manufacturing method thereof, and more particularly, to a nonvolatile semiconductor memory device such as an EEPROM or a flash memory including a memory transistor having a composite gate structure and its manufacture. Regarding the method.
[0002]
[Prior art]
A normal semiconductor device performs a circuit operation with a power supply voltage of about 3 to 5 V, but a nonvolatile semiconductor memory device such as an EEPROM or a flash memory may use a high voltage of 10 V or more for internal operation.
[0003]
For example, in a floating gate type EEPROM memory cell, the threshold voltage of the memory cell transistor is changed depending on whether or not a predetermined amount of charge is accumulated in the floating gate electrode of the memory cell transistor, and the threshold voltage differs. The memory operation is performed by reacting each state to data “0” or “1”.
Data in the memory cell is rewritten by injecting charge from the drain to the floating gate electrode through the tunnel oxide film under the floating gate electrode, or by extracting the drain charge from the floating gate electrode. For example, by applying a potential of 15 V to the control gate electrode of the memory cell transistor and a potential of 0 V to the drain diffusion layer and the substrate portion, respectively, the source diffusion layer is brought into a floating state, whereby the drain diffusion layer is caused by the FN tunnel phenomenon through the tunnel oxide film. Electrons are injected into the floating gate electrode. Further, by applying a potential of 0 V to the control gate electrode and the substrate portion and 15 V to the drain diffusion layer, and making the source diffusion layer in a floating state, the drain from the floating gate electrode to the drain is also caused by the FN tunnel phenomenon through the tunnel oxide film. Extract electrons into the diffusion layer.
[0004]
The above-described FN tunnel phenomenon is generally more efficient as the impurity concentration of the drain diffusion layer is higher.
[0005]
On the other hand, the rewriting of the memory cell is more efficient as the electric field applied to the tunnel oxide film is larger. That is, the higher the voltage applied to the control gate electrode or drain diffusion layer, the higher the rewrite speed of the memory cell. However, when a high voltage is applied to the drain diffusion layer, an avalanche phenomenon occurs in the PN junction region between the drain diffusion layer and the substrate portion. Therefore, the voltage that can be applied to the drain diffusion layer is limited by the avalanche breakdown voltage. For example, as disclosed in JP-A-60-110167, the avalanche breakdown voltage greatly depends on the PN junction between the drain and the substrate, and the avalanche breakdown voltage decreases as the impurity concentration of the drain increases.
[0006]
Further, as shown in the above Japanese Patent Application Laid-Open No. 60-110167, when the impurity concentration of the drain is increased, the PN junction between the drain and the substrate becomes a high electric field during the data read operation. Hot carrier deterioration increases and reliability decreases.
[0007]
[Problems to be solved by the invention]
As described above, conventionally, when the drain diffusion layer of the memory cell transistor is formed at a high impurity concentration in order to improve the rewriting speed of an EEPROM or the like, the PN junction breakdown voltage between the drain and the substrate is reduced, and hot There was a problem that reliability against carrier deterioration was lowered. Conversely, if the drain diffusion layer of the memory cell transistor is formed at a low impurity concentration in order to improve the PN junction breakdown voltage between the drain and the substrate and the reliability against hot carrier degradation, the rewrite speed of the memory cell decreases. End up.
[0008]
In short, conventionally, improving the rewriting speed of an EEPROM or the like and improving the PN junction breakdown voltage between the drain and the substrate and the reliability against hot carrier degradation are in a trade-off relationship with each other. There was no technology to satisfy.
[0009]
Japanese Patent Laid-Open No. 63-301666 discloses a cell having a PLD structure as a technique for preventing a decrease in reliability of an EEPROM by suppressing a tunnel-to-pound tunnel concentration current. However, a cell having a PLD structure is a memory cell in which writing is performed by hot electron implantation, and a gate electrode needs to be provided with a side wall in order to be used as a mask for an ion implantation layer for forming an impurity diffusion layer. For this reason, there exists a problem that the number of processes in manufacture of EEPROM increases.
[0010]
The object of the present invention is to increase the rewriting speed, reduce the decrease in the breakdown voltage of the PN junction between the drain and the substrate, and reduce the deterioration of the hot melt carrier, so that it can be used in a highly reliable EEPROM or flash memory. A non-volatile semiconductor memory device and a manufacturing method thereof are provided.
[0011]
[Means for Solving the Problems]
  The nonvolatile semiconductor memory device of the present invention includes a stack of a floating gate electrode, a second insulating film, and a control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film. A composite gate structure of the memory cell transistor; a gate electrode of a selection transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film; and the semiconductor An impurity diffusion layer formed in a region between the first region and the second region of the substrate and functioning as a common memory cell transistor region and a source region of the selection transistor;Then, by applying a high potential to the impurity diffusion layer as compared with the control gate electrode, the electrons are extracted from the floating gate electrode to the impurity diffusion layer using a tunnel effect, and the data is rewritten. A semiconductor memory device,The impurity diffusion layer isA first layer, a second layer having a lower impurity concentration than the first layer surrounding at least a part of the first layer outside the first layer, and outside the second layer A third layer having a lower impurity concentration than the second layer surrounding at least a part of the second layer is stacked, and the second and third layers are directed toward the composite gate structure. The first, second and third layers are formed in the lower part of the composite gate structure, and only the first layer is formed in the lower part of the gate electrode. Has been.
  In one aspect of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer has a diffusion coefficient larger than the diffusion coefficient of the impurity of the second layer.
In one embodiment of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains arsenic.
In one embodiment of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains antimony.
In one embodiment of the nonvolatile semiconductor memory device of the present invention, the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains bismuth.
In one aspect of the nonvolatile semiconductor memory device of the present invention, the semiconductor substrate has a first conductivity type, and the first, second, and third impurities are all opposite to the first conductivity type. 2 conductivity type.
According to the method of manufacturing the nonvolatile semiconductor memory device of the present invention, the floating gate electrode, the second insulating film, and the control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film. A composite gate structure of the memory cell transistor including a stack; and a gate electrode of a select transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film; And an impurity diffusion layer formed in a region between the first region and the second region of the semiconductor substrate and functioning as a common source region of the selection transistor and a region of the memory cell transistor. By applying a high potential to the impurity diffusion layer compared to the control gate electrode, the electrons are extracted from the floating gate electrode to the impurity diffusion layer using a tunnel effect. A method of manufacturing a nonvolatile semiconductor memory device that rewrites data, wherein the floating gate electrode and the second electrode are formed on the surface of the first region of the semiconductor substrate with the first insulating film interposed therebetween. Forming the composite gate structure of the memory cell transistor including a stack of the insulating film and the control gate electrode, and on the surface of the second region close to the first region of the semiconductor substrate, Forming the gate electrode of the selection transistor through three insulating films, and forming the composite gate structure and the third region in which the drain of the memory cell transistor in common with the source of the selection transistor is to be formed Using the gate electrode as a mask, second and third impurities having different conductivity types and different diffusion coefficients from the conductivity type of the semiconductor substrate are added to the composite gate structure. A second layer containing the second impurity at a second concentration, heat-diffused to thermally diffuse the second and third impurities, and the third layer Forming a third layer containing impurities at a third concentration lower than the second concentration and surrounding at least a portion of the second layer outside the second layer; The third impurity in each of the first region, the fourth region where the source of the memory cell transistor is to be formed, and the fifth region where the drain of the selection transistor is to be formed A first impurity of the same conductivity type as the first conductivity type is introduced, the first impurity is contained at a first concentration higher than the second and third concentrations, and the second layer is at least outside. Forming a first layer surrounding a portion.
In one aspect of the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the third impurity mainly contains phosphorus, and the second impurity mainly contains arsenic.
In one aspect of the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the third impurity mainly contains phosphorus, and the second impurity mainly contains antimony.
In one aspect of the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the third impurity mainly contains phosphorus, and the second impurity mainly contains bismuth.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
A structure of an EEPROM capable of being electrically rewritten bit by bit according to the first embodiment of the present invention will be described with reference to FIGS. The EEPROM is a plurality of memory cells 50 arranged in a matrix of rows and columns on the semiconductor substrate 1-each memory cell passes electrons from the drain diffusion layer to the floating gate by a FN tunnel phenomenon through a tunnel oxide film. Including a memory cell transistor 30 and a select transistor 40 that are adapted to rewrite data by injection or drawing electrons from the floating gate to the drain diffusion layer, and FIG. 1 shows one of them. The structure of each memory cell will be described with reference to FIG.
[0045]
As shown in FIG. 1, 1 × 10¹⁵atoms / cm^ThreeA silicon substrate 1 containing p-type impurities at an impurity density of about 10 (specific resistance 10 Ω / cm²The tunnel oxide film 2 having a thickness of 80 to 100 mm is formed on the surface, and the floating gate electrode 3 made of a polycrystalline silicon film having a thickness of 1500 to 2000 mm is formed thereon. On the floating gate electrode 3, in order from the bottom, a three-layer structure of a silicon oxide film having a thickness of 100 to 150 mm, a silicon nitride film having a thickness of 100 to 150 mm, and a silicon oxide film having a thickness of 100 to 150 mm An interlayer insulating film 4 made of an ONO film (not shown) is formed, and a control gate electrode 5 made of a polycrystalline silicon film having a thickness of 1500 to 2000 mm is further formed thereon.
[0046]
On the surface portion of the silicon substrate 1 adjacent to one side 34 of the composite gate structure 32 formed by stacking the floating gate electrode 3, the interlayer insulating film 4 and the control gate electrode 5, 2.0 × 10^Tenatoms / cm^ThreeAn n-type impurity diffusion layer 6 mainly composed of arsenic having a certain concentration is formed, and constitutes a source region of the memory cell transistor 30 having the composite gate structure 32.
[0047]
  On the other hand, the surface portion of the silicon substrate 1 adjacent to the other side portion 32 of the composite gate structure 32 is 1.0 × 10^{twenty one}/ Cm^Three An n-type impurity diffusion layer 7 mainly made of arsenic having a concentration of about is formed. Then, outside the n-type impurity diffusion layer 7 so as to surround the n-type impurity diffusion layer 7,5.0 × 10 ²⁰ / Cm ^Three Concentration ofAn n-type impurity diffusion layer 8 mainly made of arsenic is formed, and a part of the n-type impurity diffusion layer 8 is opposed to the floating gate electrode 3 through the tunnel oxide film 2. Further, outside the n-type impurity diffusion layer 8, 1.0 × 10 6 so as to surround the n-type impurity diffusion layer 8.¹⁸/ Cm^Three ~ 1x10¹⁹atoms / cm^Three An n-type impurity diffusion layer 9 mainly composed of phosphorus is formed, and a part of the n-type impurity diffusion layer 9 faces the floating gate electrode 3 with the tunnel oxide film 2 interposed therebetween. These three n-type impurity diffusion layers 7, 8 and 9 constitute the drain region of the memory cell transistor 30. As shown in the drawing, a part of the impurity diffusion layer 7 extends to the lower part of the composite gate structure 32 on the surface of the semiconductor substrate 1 and the lower part of the gate electrode 71.
[0048]
As shown in FIG. 1, a selection transistor 40 is formed adjacent to the memory cell transistor 30 described above. That is, a gate oxide film 10 having a thickness of 300 to 350 mm larger than the tunnel oxide film 2 is formed on the surface of the silicon substrate 1, and a polycrystalline silicon film having a thickness of 3000 to 3500 mm is formed on the gate oxide film 10. A gate electrode 11 is formed. The polycrystalline silicon film forming the gate electrode 11 may have a two-layer structure in which two films 3 ′ and 5 ′ are stacked. The source region of this selective transistor is common to the drain region of the memory cell transistor composed of the above-described three layers of n-type impurity diffusion layers 7, 8, and 9. The cell transistor 30 is electrically connected to each other. The region of the selection transistor is formed on the surface portion of the silicon substrate 1 that is close to the other side of the gate electrode 11 of the selection transistor that is opposite to the side that is close to the drain region including the three impurity diffusion layers 7, 8, 9. Composing 2.0 × 10^{twenty one}/ Cm^ThreeAn n-type impurity diffusion layer 12 mainly made of arsenic having a concentration of about is formed.
[0049]
The selection transistor is for selecting individual memory cell transistors, and the memory cell transistor selected by the switching operation of the selection transistor is rewritten and read.
[0050]
In other words, the EEPROM of this embodiment can be rewritten (written and erased) bit by bit.
[0051]
In FIG. 1, 14 is a field oxide film for element isolation, 15 is an interlayer insulating film such as BPSG, 16 is a contact hole 17 coming to the drain of the selection transistor, and aluminum wiring.
[0052]
FIG. 2 shows a plan view of the EEPROM memory cell of the present embodiment. In FIG. 2, the reference numerals correspond to those in FIG. 1 corresponds to a cross-sectional view taken along the line II of FIG.
[0053]
2, the same components as those in FIG. 1 are denoted by the same reference numerals. As described above, a plurality of memory cells 50-each memory cell includes a memory cell transistor 30 and a select transistor 40-are arranged on the semiconductor substrate 1 in a matrix of rows in the X direction and columns in the Y direction. FIG. 2 shows two memory cells adjacent to each other in the X direction. The composite gate structures 32 of the memory cell transistors 30 of a plurality of memory cells arranged in the X direction are substantially linearly aligned, and the polycrystalline silicon film forming the control gate electrode 5 of each composite gate structure is a continuous sheet. A film is formed. Further, the gate electrodes 11 of the select transistors 40 of the plurality of memory cells arranged in the X direction are also aligned substantially linearly, and the polycrystalline silicon film forming the gate electrode 11 forms one continuous film. When the gate electrode 11 has a two-layer structure including two polycrystalline silicon films 3 'and 4', only the upper polycrystalline silicon film 4 'may be formed as one continuous film.
[0054]
In the EEPROM memory cell having the above-described structure, FN tunneling can be performed with high efficiency by the relatively high concentration n-type impurity diffusion layers 7 and 8 constituting the drain region of the memory cell transistor, and the rewrite speed can be increased. The speed can be increased. In addition, since the relatively low concentration n-type impurity diffusion layer 9 is provided outside the above-described relatively high concentration n-type impurity diffusion layers 7 and 8, the PN junction between the drain and the substrate is relaxed. The breakdown voltage is improved, and the reliability against hot carrier deterioration is also improved.
[0055]
In the above-described embodiment, the drain region of the memory cell transistor is configured by the impurity diffusion layer whose concentration decreases in three stages. However, the drain of the memory cell transistor is formed by the impurity diffusion layer whose concentration decreases in four or more stages. An area may be configured.
[0056]
In the description of the above embodiment, the impurity introduced into the impurity diffusion layers 7 and 8 mainly contains arsenic, and the impurity introduced into the impurity diffusion layer 9 mainly contains phosphorus. The impurities introduced into the layers 7, 8, 9 are not limited to arsenic and phosphorus, but the impurities introduced into the impurity diffusion layers 7, 8 are smaller than the diffusion coefficient of the impurities introduced into the impurity diffusion layer 9. What is necessary is just to make it have a diffusion coefficient. For example, when the impurity introduced into the impurity diffusion layer 9 is phosphorus, an impurity such as antimony or bismuth having a diffusion coefficient smaller than that of phosphorus is used as the impurity introduced into the impurity diffusion layers 7 and 8. Also good. The impurity introduced into the impurity diffusion layer 7 is not necessarily the same as the impurity introduced into the impurity diffusion layer 8, and different impurities may be diffused.
[0057]
Next, with reference to FIGS. 3A to 3D, a method for manufacturing the nonvolatile semiconductor memory device having the structure shown in FIG. 1 will be described.
[0058]
First, as shown in FIG. 3A, gate structures of a memory cell transistor and a selection transistor are formed on a p-type silicon substrate 1, respectively.
[0059]
That is, first, after performing element isolation of the p-type silicon substrate 1 with a field oxide film 14 (see FIGS. 1 and 2) (not shown), a memory cell transistor on the surface of the p-type silicon substrate 1 is to be formed. A gate oxide film 10 having a thickness larger than that of the tunnel oxide film is formed in the second region where the tunnel oxide film 2 and the selective transfer film are to be formed. The two kinds of oxide films having different thicknesses are formed by a two-step thermal oxidation method using an oxidation resistant mask, the tunnel oxide film 2 is formed by a thermal oxidation method, and then the gate oxide film 10 is formed by a CVD method. It can be formed by a method, a method of thinning only the tunnel oxide film 2 portion of the oxide film having a large film thickness formed by the method, thermal oxidation method or CVD method.
[0060]
Next, over the entire surface of the substrate on the tunnel oxide film 2 and the gate oxide film 10, the floating gate electrode 3 (compound) of the memory cell transistor 30 (compound) and the lower layer 3 ′ of the gate electrode 11 of the selection transistor A first crystalline silicon film is formed. Then, in the first region where the memory cell transistor is formed, the striped portion extending in the Y direction through the portion corresponding to the gap 38 between the two floating gate electrodes 3 adjacent in the X direction is removed. Thus, the first polycrystalline silicon film is formed in a pattern separated in a portion corresponding to the gap between the floating gate electrodes adjacent in the X direction in the first region where the memory cell transistor is formed. Next, the second region is masked, and an interlayer insulating film 4 made of an ONO film is formed on the entire surface of the first region.
[0061]
Next, the mask of the second region is removed, and the second polycrystalline silicon film to be the upper layer 4 'of the control gate electrode 5 of the composite gate structure and the gate electrode 11 of the selection transistor later is formed on the entire surface of the substrate. Form.
[0062]
Thereafter, in the first region, a control for aligning the stack of the first crystal silicon film, the interlayer insulating film, and the second crystal silicon film in the pattern indicated by reference numeral 5 in FIG. 2, that is, in each row in the X direction. The gate electrode 5 is formed in a pattern of one conductive film that is continuously connected. In the second region, the stack of the first polycrystalline silicon film 3 ′ and the second polycrystalline silicon film 4 ′ is formed as shown in FIG. The gate electrode 11 aligned in each row in the X direction is formed into a pattern of one conductive film that is continuously connected. Thus, in the first region, each of the composite gate structures of the memory cell transistors (multiple), the floating gate, the interlayer insulating film, and the control gate—has been electrically connected to each other. In the second region, the gate electrodes (with each first polysilicon film and second polysilicon film) aligned in each row are formed in the second region. The electrodes are made in an electrically connected manner.
[0063]
Thus, by forming the gate electrode of the selection transistor with a two-layered polycrystalline silicon film, there is almost no difference between the height of the composite gate structure of the memory transistor and the height of the gate electrode of the selection transistor, which will be formed later. The step of the BPSG interlayer insulating film is reduced.
[0064]
Next, as shown in FIG. 3B, a photoresist 13 is formed in a pattern in which a portion to be a drain region (select transistor source region) of the memory cell transistor between the composite gate structure 32 and the gate electrode 11 is opened. Using this photoresist 13 as a mask, 1.0 × 10¹³~ 3.0 × 10¹³atoms / cm²Phosphorus ion (P⁺) Is implanted into the p-type silicon substrate 1 at an energy of 60 to 70 keV. And further 5.0 × 10¹⁵~ 2.0 × 10¹⁶/ Cm²Arsenic ions (As⁺) Is ion-implanted into the p-type silicon substrate 1 at an energy of 60 to 100 keV. Note that the order of phosphorus ion and arsenic ion implantation may be reversed.
[0065]
Thereafter, as shown in FIG. 3C, heat treatment is performed at a temperature of about 900 ° C. for about 10 minutes to diffuse the ions implanted into the p-type silicon substrate 1. At this time, since the diffusion rate of phosphorus is higher than that of arsenic, as shown in the figure, the n-type impurity diffusion layer 8 mainly containing arsenic as an impurity and the n-type impurity diffusion mainly containing phosphorus as an impurity on the outside thereof. Layers 9 are formed respectively. The impurity concentration of the n-type impurity diffusion layer 9 containing mainly phosphorus as an impurity is 1 × 10¹⁸~ 1x10¹⁹/ Cm^ThreeThe impurity concentration of the n-type impurity diffusion layer 8 mainly containing arsenic as an impurity is 5 × 10²⁰~ 2x10^{twenty one}/ Cm^ThreeIt is. At this time, the n-type impurity diffusion layer 8 and the n-type impurity diffusion layer 9 also spread under the floating gate electrode 3 of the memory cell transistor and under the gate electrode 11 of the selection transistor due to the lateral diffusion of impurities.
[0066]
Next, as shown in FIG. 3D, after the photoresist 13 is removed, the composite gate structure 32 of the memory cell transistor, the gate electrode 11 of the selection transistor, and a field oxide film (not shown) are masked. As a whole, 1.0 × 10¹⁵~ 5.0 × 10¹⁵atoms / cm²Arsenic ions (As⁺) At an energy of 60 to 80 keV. At this time, heat treatment is performed at a temperature of about 900 ° C. for about 10 minutes to activate the implanted impurities. As a result, the drain region (select transistor source region) of the memory cell transistor is formed together with the n-type impurity diffusion layer 6, the n-type impurity diffusion layer 8 and the n-type impurity diffusion layer 9 which become the source region of the memory cell transistor, as shown in the figure. The n-type impurity diffusion layer 7 to be formed and the n-type impurity diffusion layer 12 to be the drain region of the selection transistor are formed. Note that a part of the impurity diffusion layer 7 extends to the lower part of the surface composite gate structure 32 of the semiconductor substrate 1 and the lower part of the gate electrode 11 by the heat treatment.
[0067]
Thereafter, although detailed description is omitted, an EEPROM memory cell is completed through steps such as formation of an interlayer insulating film by BPSG or the like, formation of contact holes in the interlayer insulating film, and formation of aluminum wiring. .
[0068]
In the manufacturing method described above, by utilizing the difference in the diffusion rate between arsenic and phosphorus, outside the n-type impurity diffusion layer 8 mainly containing arsenic as an impurity, lower concentration mainly containing phosphorus as an impurity. An n-type impurity diffusion layer 9 is formed. Therefore, a structure in which the relatively low concentration n-type impurity diffusion layer is present so as to surround the outside of the relatively high concentration n-type impurity diffusion layer can be formed in a simple process with good controllability.
[0069]
Next, a second embodiment of the present invention will be described with reference to FIGS. 4 (A) and 4 (B). 4A and 4B, the same components as those in FIGS. 3A to 3D are denoted by the same reference numerals.
[0070]
As shown in FIG. 4A, in the second embodiment, phosphorus ions are formed using a mask 13 made of a photoresist in the step of FIG. 3B of the manufacturing method of the first embodiment described above. (P⁺) And arsenic ions (As⁺Are ion-implanted in the form biased toward the composite gate structure of the memory cell transistor, respectively, by oblique ion implantation. Therefore, the n-type impurity diffusion layer 8 mainly containing arsenic as an impurity and the n-type impurity diffusion layer 9 mainly containing phosphorus as an impurity formed in the subsequent heat treatment process are biased toward the composite gate structure of the memory cell transistor. And is not formed under the gate electrode 11 of the select transistor.
[0071]
Therefore, in this state, as shown in FIG. 4B, as in the step of FIG. 3D of the first embodiment, the composite gate structure of the memory cell transistor and the gate electrode 11 of the selection transistor, And arsenic ions (As) from a direction substantially perpendicular to the surface of the p-type silicon substrate 1 using a field oxide film (not shown) as a mask.⁺) Is ion-implanted.
[0072]
Then, as shown, the drain region of the memory cell transistor (source region of the selection transistor) is an n-type impurity diffusion layer containing mainly arsenic having the highest concentration as an impurity on the side close to the floating gate electrode 3 of the memory cell transistor. 7. The selection transistor has a three-layer structure of an n-type impurity diffusion layer 8 containing mainly arsenic having the next highest concentration as an impurity and an n-type impurity diffusion layer 9 containing mainly phosphorus having the lowest concentration as an impurity. On the side closer to the gate electrode 11, the n-type impurity diffusion layers 8 and 9 are substantially absent.
[0073]
Also in the second embodiment, part of the n-type impurity diffusion layer 7 extends to the lower part of the junction gate structure 32, the lower part of the gate electrode 11, and the lower part of the gate electrode 11 on the surface of the semiconductor substrate 1. spread.
[0074]
Therefore, according to the second embodiment, on the side close to the floating gate electrode 3 of the memory cell transistor, the relatively high concentration n-type impurity diffusion layers 7 and 8 constituting the drain region of the memory cell transistor are used. The FN tunneling can be performed with high efficiency, the rewriting speed can be increased, and the relatively low concentration n-type existing outside the relatively high concentration n-type impurity diffusion layers 7 and 8. The impurity diffusion layer 9 relaxes the electric field at the PN junction between the drain and the substrate, improves the withstand voltage, and improves the reliability against hot carrier deterioration, as well as the first embodiment described above. . In the second embodiment, since the n-type impurity diffusion layers 8 and 9 do not exist under the gate electrode 11 of the selection transistor, the channel length of the selection transistor can be secured. There is also an effect that the malfunction can be prevented.
[0075]
Next, a third embodiment of the present invention will be described with reference to FIGS. 5 (A) to 5 (D). 5A to 5D, the same elements as those in FIGS. 3A to 3D, 4A, and 4B are denoted by the same reference numerals.
[0076]
First, as shown in FIG. 5A, the composite gate structure 32 of the memory cell transistor and the gate electrode 11 of the selection transistor are respectively formed on the p-type silicon substrate 1 in the same manner as in the first embodiment described above. Form.
[0077]
Next, as shown in FIG. 5B, without using the mask of the photoresist 13 used in the first embodiment, the composite gate structure of the memory cell transistor, the gate electrode 11 of the selection transistor, and the filled oxide film As a mask (not shown), phosphorus ions (P⁺) And arsenic ions (As⁺) Are implanted respectively.
[0078]
Thereafter, as shown in FIG. 5C, as in the first embodiment described above, a heat treatment is performed at a temperature of about 900 ° C. for about 10 minutes to diffuse the ions implanted into the p-type silicon substrate 1. Let As a result, in the drain region (select transistor source region) of the memory cell transistor, as in the first embodiment, the n-type impurity diffusion layer 8 mainly containing arsenic as an impurity and the outside mainly containing phosphorus as an impurity are contained. N-type impurity diffusion layers 9 are formed. In the present embodiment, an n-type impurity diffusion layer 18 mainly containing arsenic as an impurity and an n-type impurity diffusion layer 20 mainly containing phosphorus as an impurity are formed outside the source region of the memory cell transistor. In addition, an n-type impurity diffusion layer 19 mainly containing arsenic as an impurity and an n-type impurity diffusion layer 21 mainly containing phosphorus as an impurity are formed in the source region of the selection transistor, respectively.
[0079]
Thereafter, as shown in FIG. 5D, the entire surface of the p-type silicon substrate 1 is formed using the composite gate structure 32 of the memory cell transistor, the gate electrode 11 of the selection transistor, and a field oxide film (not shown) as a mask. Arsenic ion (As⁺) And then heat-treated at a temperature of about 900 ° C. for about 10 minutes to activate the implanted impurities. Thereby, together with the n-type impurity diffusion layer 18, the n-type impurity diffusion layer 8, and the n-type impurity diffusion layer 9, which become the source region of the memory cell transistor, together with the n-type impurity diffusion layer 18 and the n-type impurity diffusion layer 20. The n-type impurity diffusion layer 7 constituting the drain region (selection transistor source region) of the memory cell transistor, and the n-type impurity diffusion layer serving as the drain region of the selection transistor together with the n-type impurity diffusion layer 19 and the n-type impurity diffusion layer 21 12 are formed respectively.
[0080]
In the third embodiment, a part of the n-type impurity diffusion layer 7 extends to a lower part of the composite gate structure 32 of the semiconductor substrate and a lower part of the gate electrode 11. A part of the n-type impurity diffusion layer 6 extends to a lower part of the composite gate structure 32 on the surface of the semiconductor substrate, and a part of the n-type impurity diffusion layer 12 extends to a lower part of the gate electrode on the surface of the semiconductor substrate. Spread to.
[0081]
Also in the second and third embodiments, as in the first embodiment, the impurity introduced into the impurity diffusion layers 7 and 8 has a diffusion coefficient of impurities introduced into the impurity diffusion layer 9. What is necessary is just to select the impurity introduce | transduced into each impurity diffusion layer so that it may have a smaller diffusion coefficient.
[0082]
【The invention's effect】
According to the present invention, it is possible to provide a nonvolatile semiconductor memory device such as an EEPROM having an improved rewrite speed and improved PN junction breakdown voltage between the drain and the substrate and reliability against hot carrier deterioration. Further, since it is not necessary to form a sidewall as an ion implantation mask on the composite gate structure of the memory cell transistor or the gate electrode of the selection transistor, the manufacturing process is simplified.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of an EEPROM memory cell according to a first embodiment of the present invention.
FIG. 2 is a schematic plan view showing an arrangement of memory cells of the EEPROM according to the first embodiment of the invention.
FIG. 3 is a schematic cross-sectional view showing the method of manufacturing the EEPROM according to the first embodiment of the present invention in the order of steps.
FIG. 4 is a schematic cross-sectional view showing the method of manufacturing the EEPROM according to the second embodiment of the present invention in the order of steps.
FIG. 5 is a schematic sectional view showing an EEPROM manufacturing method according to the third embodiment of the present invention in the order of steps.
[Explanation of symbols]
1 Silicon substrate
2 Tunnel oxide film
3 Floating gate electrode
4 Interlayer insulation film
5 Control gate electrode
6, 7, 8, 9, 12, 18, 19, 21 n-type impurity diffusion layer
13 Mask
10 Gate oxide film
11 Gate electrode
30 Memory cell transistor
32 Compound gate structure
40 selection transistor
50 memory cells

Claims

半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、
前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、
前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、
前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置であって、
前記不純物拡散層は、第１の層と、前記第１の層の外側で前記第１の層の少なくとも一部を囲む前記第１の層よりも低不純物濃度の第２の層と、前記第２の層の外側で前記第２の層の少なくとも一部を囲む前記第２の層よりも低不純物濃度の第３の層とが積層されてなり、
前記第２及び第３の層は、前記複合ゲート構造の方へ偏倚して形成されており、前記複合ゲート構造の下方部分には前記第１、第２及び第３の層が形成されるとともに、前記ゲート電極の下方部分には前記第１の層のみが形成されていることを特徴とする不揮発性半導体記憶装置。A composite gate structure of the memory cell transistor including a stack of a floating gate electrode, a second insulating film, and a control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film;
A gate electrode of a select transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film;
An impurity diffusion layer formed in a region between the first region and the second region of the semiconductor substrate and functioning as a region of the memory cell transistor in common with a source region of the selection transistor;
A nonvolatile semiconductor that rewrites data by applying a high potential to the impurity diffusion layer as compared with the control gate electrode, and using the tunnel effect to draw electrons from the floating gate electrode to the impurity diffusion layer. A storage device,
The impurity diffusion layer includes a first layer, a second layer having a lower impurity concentration than the first layer surrounding at least a part of the first layer outside the first layer, and the first layer A third layer having a lower impurity concentration than the second layer surrounding at least a part of the second layer outside the second layer;
The second and third layers are biased toward the composite gate structure, and the first, second, and third layers are formed in a lower portion of the composite gate structure. A non-volatile semiconductor memory device , wherein only the first layer is formed in a lower part of the gate electrode .

前記第３の層の不純物は、前記第２の層の不純物の拡散係数より大きな拡散係数をもつことを特徴とする請求項１に記載の不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 1 , wherein the impurity of the third layer has a diffusion coefficient larger than that of the impurity of the second layer .

前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてヒ素を含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 2 , wherein the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains arsenic.

前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてアンチモンを含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 2 , wherein the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains antimony.

前記第３の層の不純物は主としてリンを含み、前記第２の層の不純物は主としてビスマスを含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 2 , wherein the impurity of the third layer mainly contains phosphorus, and the impurity of the second layer mainly contains bismuth.

前記半導体基板は第１の導電型であり、前記第１、第２、第３の不純物は何れも前記第１の導電型と反対の第２の導電型であることを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。It said semiconductor substrate is a first conductivity type, the first, claim 1 second, characterized in that the third impurity is a second conductivity type opposite to that of both the first conductivity type The non-volatile semiconductor memory device of any one of -5 .

半導体基板の第１の領域の表面上に第１の絶縁膜を介して形成された、浮遊ゲート電極、第２の絶縁膜及び制御ゲート電極の積層を含む前記メモリセルトランジスタの複合ゲート構造と、
前記半導体基板の前記第１の領域に近接した第２の領域の表面上に第３の絶縁膜を介して形成された選択トランジスタのゲート電極と、
前記半導体基板の前記第１の領域と前記第２の領域の間の領域に形成された、前記選択トランジスタのソース領域と共通の前記メモリセルトランジスタの領域として機能する不純物拡散層とを有し、
前記不純物拡散層に前記制御ゲート電極に比較して高電位を与えることで、トンネル効果を利用して前記浮遊ゲート電極から前記不純物拡散層に電子を引き抜くことにより、データの書換えを行う不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の前記第１の領域の表面上に、間に前記第１の絶縁膜を介して前記浮遊ゲート電極、前記第２の絶縁膜、前記制御ゲート電極の積層を含む前記メモリセルトランジスタの前記複合ゲート構造を形成し、前記半導体基板の前記第１の領域に接近した第２の領域の表面上に、間に前記第３の絶縁膜を介して前記選択トランジスタの前記ゲート電極を形成する工程と、
前記選択トランジスタのソースと共通の前記メモリセルトランジスタのドレインを形成すべき前記第３の領域に、前記複合ゲート構造及び前記ゲート電極をマスクに使用して、前記半導体基板の導電型と異なる導電型で互いに異なる拡散係数をもった第２及び第３の不純物を、前記複合ゲート構造の方へ偏倚するように導入し、熱処理を施して前記第２及び第３の不純物を熱拡散して、前記第２の不純物を第２の濃度で含む第２の層と、前記第３の不純物を前記第２の濃度よりも低い第３の濃度で含み、前記第２の層の外側で前記第２の層の少なくとも一部を囲む第３の層とを形成する工程と、
前記第３の領域、前記メモリセルトランジスタのソースを形成すべき第４の領域、及び前記選択トランジスタのドレインを形成すべき第５の領域の各々に、前記第３の不純物の導電型と同じ導電型の第１の不純物を導入して、前記第１の不純物を、前記第２及び第３の濃度より高い第１の濃度で含み、前記第２の層が外側で少なくとも一部を囲む第１の層を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。 A composite gate structure of the memory cell transistor including a stack of a floating gate electrode, a second insulating film, and a control gate electrode formed on the surface of the first region of the semiconductor substrate via the first insulating film;
A gate electrode of a select transistor formed on a surface of a second region adjacent to the first region of the semiconductor substrate via a third insulating film;
An impurity diffusion layer formed in a region between the first region and the second region of the semiconductor substrate and functioning as a region of the memory cell transistor in common with a source region of the selection transistor;
A nonvolatile semiconductor that rewrites data by applying a high potential to the impurity diffusion layer as compared with the control gate electrode, and using the tunnel effect to draw electrons from the floating gate electrode to the impurity diffusion layer. A method for manufacturing a storage device, comprising:
On a surface of said first region of said semiconductor substrate, said floating gate electrode through the first insulating film between said second insulating film, of the memory cell transistor including a lamination of said control gate electrode the composite gate structure is formed on the surface of the second region in proximity to said first region of said semiconductor substrate through said third insulating film to form the gate electrode of the selection transistor during Process,
The third region for forming the drain of the source and the common of the memory cell transistor of the selection transistor, the composite gate structure and the gate electrode by using a mask, different in conductivity type of said semiconductor substrate The second and third impurities having different diffusion coefficients are introduced so as to be biased toward the composite gate structure , heat-treated to thermally diffuse the second and third impurities, and A second layer containing a second impurity at a second concentration; and a third layer containing the third impurity at a third concentration lower than the second concentration, and the second impurity outside the second layer. Forming a third layer surrounding at least a portion of the layer ;
Each of the third region, the fourth region where the source of the memory cell transistor is to be formed, and the fifth region where the drain of the selection transistor is to be formed has the same conductivity type as the third impurity. A first impurity of a type is introduced, the first impurity is contained at a first concentration higher than the second and third concentrations, and the second layer surrounds at least a part on the outside. method of manufacturing a nonvolatile semiconductor memory device characterized by a step of forming a layer.

前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてヒ素を含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。 8. The method of manufacturing a nonvolatile semiconductor memory device according to claim 7 , wherein the third impurity mainly contains phosphorus, and the second impurity mainly contains arsenic.

前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてアンチモンを含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。 8. The method of manufacturing a nonvolatile semiconductor memory device according to claim 7 , wherein the third impurity mainly contains phosphorus, and the second impurity mainly contains antimony.

前記第３の不純物は主としてリンを含み、前記第２の不純物は主としてビスマスを含むことを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。 8. The method of manufacturing a nonvolatile semiconductor memory device according to claim 7 , wherein the third impurity mainly contains phosphorus, and the second impurity mainly contains bismuth.