JP3661792B2 - 超低電圧論理回路にバイアスをかけるための装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般に集積回路デバイスに関し、詳細には集積回路デバイス内の論理回路をバイアスするための装置に関する。さらに詳細には、集積回路デバイス内の超低電圧論理回路をバイアスするための装置に関する。
【0002】
【従来の技術】
金属酸化膜半導体電界効果トランジスタ(MOSFET)は集積回路デバイスで普通に見られる。MOSFETはゲート、ソースおよびドレインを含む。ソースとドレインの間のチャネルを通るチャージ・キャリアの流れは、MOSFETのゲートに電圧を印加することによって制御できる。デプレション・モードのMOSFETは、電圧がゲートに印加されていないときでもゲートの下のドープされたチャネルまたは導通チャネルを含む。エンハンスメント・モードのMOSFETは、対照的に、導通チャネルとして働く反転層を発生するためにゲートからソースへのバイアス電圧を印加することを必要とする。このようなバイアス電圧は閾値電圧Vtとして知られている。ゲートとソースの間の正の電圧が、Nチャネル・エンハンスメント・モードMOSFETに対する強力なチャネルを誘導するために必要である。Pチャネル・エンハンスメント・モードMOSFETについては、ゲート−ソース電圧がPチャネル・エンハンスメント・モードMOSFETの負の閾値電圧以下のマイナスであるとき、電流が流れる。
【0003】
しかし、ゲート電圧が閾値電圧より低くても、一般に閾値下電流(subthreshold current)と呼ばれる電流が依然としてチャネル内に存在し、その値はIDS(VGS)=(W/L)I010-(Vg-Vt)/Sで与えられる。ただし、VGSはソースに対するゲート電圧であり、I0はNチャネルMOSFETでは約300nA、PチャネルMOSFETでは70nAであり、sは閾値下電圧スイング(subthreshold swing)で約80mV/ディケード(decade)であり、Vtは閾値電圧であり、WおよびLはそれぞれMOSFETの電気的な幅および長さである。
【0004】
エンハンスメント・モードMOSFETの閾値電圧は、チャネル長さ、チャネル幅、ドープ、ゲート酸化物厚さなど幾つかの固有ファクタによって決まる。環境温度などの外部ファクタも閾値電圧に強く影響することがある。さらに、閾値電圧は、バイアスが低い正の閾値電圧をもたらすという点でMOSFETの基板またはウェル(あるいは一般に本体として知られる)に印加される電圧によって強く影響される。トランジスタの閾値電圧が低過ぎる場合、実際の供給電圧が所望の供給電圧より大きいとき、トランジスタは許容できない量の漏れ電流を生じることがある。逆に、トランジスタの閾値電圧が高すぎると、トランジスタが完全にオンになる可能性が低くなる。半導体製造プロセスの多くの側面が制御できるものの、依然として集積回路デバイス内の多数のトランジスタすべての間で閾値電圧値の大きな変動がある。
【0005】
相補形金属酸化膜半導体(CMOS)回路によって放出されるスイッチング電力は、Pactive=C×Vdd2×fで与えられる。ただし、Cはスイッチング・ノードのキャパシタンスであり、Vddは電源電圧であり、fはノード・スイッチング周波数である。多くの応用例では、電力供給上の制限により電力を保持するために、あるいは様々な冷却上の制約から加熱を減らすために、スイッチング電力を減らすことが望ましい。そのために、キャパシタンス、周波数、あるいは動作電圧のいずれかを減らすことによってスイッチング電力を減らすことができる。キャパシタンスの減少は、リソグラフの解像度や許容幅などプロセスおよび製造上の制約によってしばしば制限される。周波数はしばしば回路の所望の出力を表し、したがって、それが減少すると論理回路の所望の目的が著しく損なわれることになりかねない。したがって、電源電圧が、依然として活動電力の減少を可能にする重要な変数である。
【0006】
CMOS回路がVdd<Vtで動作する閾値下論理は、速度が重要でない超低電力CMOS回路に使用された手法であり、Vddは約1ボルトまで減らすことができる。原則として、CMOS論理回路はVdd=4ηkT/Qeという低い電圧で安定した動作を維持できる。ただし、hは理想値で、一般に約1.4であり、関係するMOSFETのプロセスの詳細部の影響を受け、kはボルツマン定数であり、Qeは電子の素電荷であり、Tはケルビン単位による周囲温度である。しかし、原則として、CMOS論理回路はNチャネルMOSFETのOFF電流Ioff−NおよびPチャネルMOSFETのOFF電流Ioff−Pがそれぞれ互いにほぼ等しいときにだけ、上記の限度またはその付近で動作できる。
【0007】
CMOSの加工には、N型MOSFETおよびP型MOSFETに独立のドープ・ステップ、ならびに互いに独立なN型MOSFETおよびP型MOSFETのVtおよびIoffの変動をもたらす他のプロセス変数の使用が必要である。したがって、プロセスが名目上Ioff−N=Ioff−Pを提供するように考案されているとしても、ウェハごとに大幅な変動があり、このようなプロセスで製造されるこのような論理回路が機能する最低Vddが制限される。したがって、室温で約4ηkT/Qeまたは約100mVの理論限界に近づくまたはそれに等しいVddの値までCMOS論理回路の動作を可能にするために、適切なNウェルおよび基板バイアスを提供することにより、Ioff−N=Ioff−Pを確実にする実用的な手段を提供することが望ましい。これに照らして、本開示では、幾つかの閾値下論理回路の間で正確な閾値の一致をもたらすための装置を記述する。
【0008】
【発明が解決しようとする課題】
本発明の一目的は、このような条件から利益を得ることができる論理回路についてNチャネル・トランジスタとPチャネル・トランジスタの間のIoff比を予測可能に変動させる装置を提供することである。本発明の他の目的は、何らかの明示的な配線または何らかの従来の相互接続層を使用せずに必要なNウェル・バイアスおよび基板バイアスを分配する装置を提供することである。
【0009】
【課題を解決するための手段】
本発明の好ましい実施形態によれば、集積回路デバイスは、複数のトランジスタと1つのグローバル・ボディ・バイアス回路(global body bias circuit)を含む。グローバル・ボディ・バイアス回路は、電源と第2電源またはグラウンドとの間に直列に接続された第1トランジスタと第2トランジスタを含む。第1トランジスタのゲートおよびソースは第1電源に接続されている。第2トランジスタのゲートおよびソースは第2電源に接続されている。第1トランジスタと第2トランジスタのドレインおよび本体は互いに接続されて、集積回路デバイス内の他のトランジスタの本体に接続された出力を形成する。
【0010】
本発明のすべての目的、特徴、および利点は以下に詳細に示す説明から明らかになるであろう。
【0011】
本発明自体、ならびに好ましい使用モード、その他の目的、ならびにその利点は、例示的実施形態についての以下の詳細な説明を添付の図面と併せて読めば最も良く理解されよう。
【0012】
【発明の実施の形態】
本発明の好ましい実施形態によれば、グローバル・ボディ・バイアス回路は、グローバルNウェル(またはグローバルPウェル)および基板のバイアスを調整することによって論理回路内でNチャネル・トランジスタとPチャネル・トランジスタのIoffを互いに一致させるために利用される。Ioffは、ゲートがソースに結合されたときトランジスタがそのドレインから引き出せる電流量である。
【0013】
ここで図面、特に図1を参照すると、本発明の好ましい実施形態による一出力を有するグローバル・ボディ・バイアス回路の概略図が示されている。図示のように、グローバル・ボディ・バイアス回路10はPチャネル・トランジスタ11と、それと直列に接続されたNチャネル・トランジスタ12を含む。Pチャネル・トランジスタ11のゲートおよびソースは、0.2V〜0.3Vの間の電圧を提供する電源Vddに接続されている。Nチャネル・トランジスタ12のゲートおよびソースはグラウンド(または電源Vss)に接続されている。Pチャネル・トランジスタ11およびNチャネル・トランジスタ12の本体(body)およびドレインは、図5に示した例でさらに説明するように、集積回路デバイス内の他のトランジスタに対して本体バイアスを提供するための出力15を形成するように互いに接続されている。
【0014】
Pチャネル・トランジスタ11とNチャネル・トランジスタ12の幅は、様々な比にすることができるが、等しいことが好ましい。通常、電力を最小限に抑えるため、トランジスタ11および12の幅はキャパシタンスを最小限に抑えるためにプロセス技術によって許容される最小幅に設定される。Pチャネル・トランジスタ11およびNチャネル・トランジスタ12は共にゲート・オフされ、ドレイン電流が等しくなければならないので、出力15における出力電圧は他の論理回路のトランジスタに等しい量のIoffを与えるのに必要な本体バイアスを見出すことができる。
【0015】
トランジスタのウェルへのソース/ドレイン接合部漏れが時にはIoffの量より高いプロセスでは、その代わりに電流(すなわち、VGS=Vdd−VssにおけるIDS)における閾値下電圧を一致させるのが必要なことがあるが、そうするとグローバル・ウェル電圧ジェネレータの待機漏れが増大するが、論理回路についてはそうはならない。これは、図1のNチャネル・トランジスタ12のゲートをVssの代わりにVddに接続し、図1のPチャネル・トランジスタ11のゲートをVddの代わりにVssに接続することによって行われる。結果を図2に示す。
【0016】
ここで図2を参照すると、本発明の別の実施形態による一出力を有するグローバル・ボディ・バイアス回路の概略図が示されている。図示のように、グローバル・ボディ・バイアス回路20は、直列に接続されたPチャネル・トランジスタ21とNチャネル・トランジスタ22を含む。Pチャネル・トランジスタ21のソースとNチャネル・トランジスタ22のゲートは、0.2V〜0.3Vの範囲の電圧を提供する電源Vddに接続されている。Nチャネル・トランジスタ22のソースとPチャネル・トランジスタ21のゲートは、グラウンド(または電源Vss)に接続されている。Pチャネル・トランジスタ21およびNチャネル・トランジスタ22の本体およびドレインは、集積回路デバイス内の他のトランジスタに本体バイアスを与えるために出力25を形成するように互いに接続される。
【0017】
ジェネレータ待機電流を最小限に抑えるために、分圧ネットワークを使用し、ウェル電圧ジェネレータ・トランジスタ・ゲートを、デバイス電流を接合部漏れレベルより高いが、最大閾値下電圧Ionより低く維持する中間電圧に結合することが可能である。Ionは、ゲートが全電圧で駆動されたときトランジスタがそのドレインから引き出す電流量である。
【0018】
ここで図3を参照すると、本発明の好ましい実施形態によるP型基板上に実装されたグローバル・ボディ・バイアス回路10の図が示されている。図示のように、NウェルであるPチャネル・トランジスタ11の本体は、出力15を形成するため、シリサイド層14を介して、P型基板であるNチャネル・トランジスタ12の本体に接続されている。接点を使用する代わりに、シリサイド層14からNウェルおよびP−基板への接続はそれぞれN+拡散およびP+拡散によって行うことが好ましい。このような本体接続の方法は、Pチャネル・トランジスタ11およびNチャネル・トランジスタ12がすべて突合せ式接合部によってP−基板へ局所的に結合できるので殊に魅力的である。
【0019】
同様に、図1のグローバル・ボディ・バイアス回路10など、グローバル・ボディ・バイアス回路から本体バイアスを受け取るすべての論理回路は、図3に示すものと同様の構造を使用できる。ここで図4を参照すると、本発明の好ましい実施形態による基板上に実装されたグローバル・ボディ・バイアス回路を受け取る様々な論理回路の図が示されている。図示のように、シリサイド層24からNウェルおよびP基板への接続はそれぞれN+拡散およびP+拡散によって行うことが好ましい。図3および図4に示す集積回路全体に利用できる共通基板接続を利用すると、相互接続または配線レベルでウェル・バイアスを分散させる必要はなくなる。その結果、高密度で安価な集積回路が得られる。
【0020】
ここで図5を参照すると、本発明の好ましい実施形態による、図1および図2のグローバル・ボディ・バイアス回路10の実装例が示されている。この例で、2入力NANDゲート30はバイアスする必要がある回路である。図示のように、2入力NANDゲート30は、当分野の技術者に周知の方式で接続された2個のPチャネル・トランジスタ31、32および2個のNチャネル・トランジスタ33、34を含む。NANDゲート30に本体バイアスを提供するために、図1および図2のグローバル・ボディ・バイアス回路10の出力15はトランジスタ31〜34の本体に接続されている。
【0021】
トランジスタを図1および図2の本体バイアス回路10で可能なよりも高いIoffの量に設定する際の融通性を高めるためには、2出力を有するグローバル・ボディ・バイアス回路が必要である。ここで図6を参照すると、本発明の好ましい実施形態による2出力を有するグローバル・ボディ・バイアス回路の概略図が示されている。図示のように、グローバル・ボディ・バイアス回路40はPチャネル・トランジスタ41〜43およびNチャネル・トランジスタ44〜46を含む。Pチャネル・トランジスタ41〜43の各ゲートおよびソースは0.2V〜0.3Vの範囲の電圧を提供する電源Vddに接続されている。Nチャネル・トランジスタ44〜46の各ゲートおよびソースはグラウンド(または電源Vss)に接続される。トランジスタ41および44の本体およびドレインはトランジスタ43および45の本体に接続されている。さらに、トランジスタ42の本体およびドレインは、集積回路デバイス内の他のPチャネル・トランジスタに本体バイアスを提供するために出力47を形成するように互いに接続される。同様に、トランジスタ46の本体およびドレインは、図9に示す例でさらに説明するように、同じ集積回路デバイス内の他のNチャネル・トランジスタに本体バイアスを提供するために出力48を形成するように互いに接続される。
【0022】
グローバル・ボディ・バイアス回路40により、論理回路内のPチャネル・トランジスタおよびNチャネル・トランジスタの本体に独立にバイアスをかけることが可能になる。グローバル・ボディ・バイアス回路40により、Ioff−N/Ioff−Pをm/nなどの設定比にプログラムすることも可能となる。Ioff−NはNチャネル・トランジスタのIoffであり、Ioff−PはPチャネル・トランジスタのIoffである。したがって、mおよびnを望むだけ大きく選択することによりIoff−N/Ioff−Pを増加させることができる。グローバル・ボディ・バイアス回路40のこの配置により、適切なときに待機電力がより高くつくという犠牲を払って、より高パフォーマンスの回路をプログラムすることが可能になる。グローバル・ボディ・バイアス回路40には、分離PウェルならびにNウェルが必要である。必要なPウェルおよび必要なNウェルは、本体接点付きのシリコン・オン・インシュレータ(SOI)技術、またはトリプル・ウェル技術を使用して設けることができる。
【0023】
グローバル・ボディ・バイアス回路40は(NウェルとPウェルが互いに独立しているため)少なくともNウェルへの明示的配線を必要とするので、製品設計全体に多数分散するのに十分なほど簡単であり(したがって十分に小さく)、そのためウェル・バイアスに対する配線の負担が軽くなる。さらに、今や様々な回路ブロックが、他の回路ブロックと時間を合わせる必要に応じてパフォーマンスを調節するためにその駆動電流を局所的に上げまたは下げることができる。
【0024】
グローバル・ボディ・バイアス回路40の変形形態を図7および図8に別々に示す。図7のグローバル・ボディ・バイアス回路40aによるとIoffの値をRadjと共に連続的に変化させることができ、一方Ioff−NおよびIoff−Pはn/mの比が固定比に保たれる。したがって、Radjをトランジスタで置き換えた場合、グローバル・ボディ・バイアス回路40aのパフォーマンスおよび待機電力は「オン・ザ・フライ(on the fly)」で変調することができる。グローバル・ボディ・バイアス回路40aはNチャネル・トランジスタを
【数1】
に、Pチャネル・トランジスタを
【数2】
に設定する。ただし、Se=ηkT/Qeであり、Ioff_xはNチャネル・トランジスタxのドレイン電流である。
【0025】
図8のグローバル・ボディ・バイアス回路40bは、不活動期間中に閾値下漏れのエネーブル本体カットオフを有する。グローバル・ボディ・バイアス回路40bはNチャネル・トランジスタを
【数3】
に、Pチャネル・トランジスタを
【数4】
に設定する。ただし、Se=ηkT/Qeであり、Ioff_yはNチャネル・トランジスタyのドレイン電流であり、RnおよびRpはそれぞれNチャネル・トランジスタTnおよびPチャネル・トランジスタTpの有効ソース−ドレイン抵抗であり、Rmは図8のNチャネル・トランジスタTmの有効ソース−ドレイン抵抗である。
【0026】
ここで図9を参照すると、本発明の好ましい実施形態による図6のグローバル・ボディ・バイアス回路40の実装例が示されている。この例で、2入力NANDゲート50はバイアスする必要がある回路である。図示のように、2入力NANDゲート50は、当分野の技術者に周知の方式で接続された、2個のPチャネル・トランジスタ51〜52および2個のNチャネル・トランジスタ53〜54を含む。NANDゲート50に本体バイアスを提供するために、図6のグローバル・ボディ・バイアス回路40の出力47はPチャネル・トランジスタ51〜52の本体に接続され、一方グローバル・ボディ・バイアス回路40の出力48はNチャネル・トランジスタ53〜54の本体に接続されている。
【0027】
以上説明したように、本発明は集積回路内の超低電圧論理回路をバイアスするための装置を提供する。
【0028】
本発明を好ましい実施形態に関して詳細に図示し説明したが、当分野の技術者には、本発明の精神および範囲を逸脱せずに形態および細部の様々な変更が行なえることが理解されよう。
【0029】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0030】
(1)複数のトランジスタと、
前記複数のトランジスタの本体に接続された出力を有する1つのグローバル・ボディ・バイアス回路とを備え、前記グローバル・ボディ・バイアス回路が、第1電源と第2電源の間に直列に接続された第1トランジスタと第2トランジスタを含み、前記第1トランジスタのゲートおよびソースが前記第1電源に接続されており、前記第2トランジスタのゲートおよびソースが前記第2電源に接続されており、前記第1トランジスタと前記第2トランジスタのドレインおよび本体が互いに接続されて前記出力を形成する集積回路デバイス。
(2)前記第1トランジスタがPチャネル・トランジスタであり、前記第2トランジスタがNチャネル・トランジスタである、上記(1)に記載の集積回路デバイス。
(3)前記第1電源が約0.2V〜約0.3Vの範囲の電圧を提供する、上記(1)に記載の集積回路デバイス。
(4)前記第2電源が0Vを提供する、上記(1)に記載の集積回路デバイス。
(5)前記第1トランジスタと前記第2トランジスタの幅が同一である、上記(1)に記載の集積回路デバイス。
(6)前記第1トランジスタと前記第2トランジスタの前記ドレインがシリサイド層を介して互いに接続されている、上記(1)に記載の集積回路デバイス。
(7)複数のトランジスタと、
前記複数のトランジスタの本体に接続された出力を有する1つのグローバル・ボディ・バイアス回路とを備え、前記グローバル・ボディ・バイアス回路が、第1電源と第2電源の間に直列に接続された第1トランジスタと第2トランジスタを含み、前記第1トランジスタのソースと前記第2トランジスタのゲートが前記第1電源に接続されており、前記第2トランジスタのソースと前記第1トランジスタのゲートが前記第2電源に接続されており、前記第1トランジスタと前記第2トランジスタのドレインおよび本体が互いに接続されて前記出力を形成する集積回路デバイス。
(8)前記第1トランジスタがPチャネル・トランジスタであり、前記第2トランジスタがNチャネル・トランジスタである、上記(7)に記載の集積回路デバイス。
(9)前記電源が約0.2V〜約0.3Vの範囲の電圧を提供する、上記(7)に記載の集積回路デバイス。
(10)前記第2電源が0Vを提供する、上記(7)に記載の集積回路デバイス。
(11)前記第1トランジスタと前記第2トランジスタの幅が同一である、上記(7)に記載の集積回路デバイス。
(12)前記第1トランジスタと前記第2トランジスタの前記ドレインがシリサイド層を介して互いに接続されている、上記(7)に記載の集積回路デバイス。
(13)複数のトランジスタと、
第1出力と第2出力を有する1つのグローバル・ボディ・バイアス回路とを備え、前記グローバル・ボディ・バイアス回路が、第1電源と第2電源の間に直列に接続された第1トランジスタと第2トランジスタを含み、前記第1トランジスタのゲートおよびソースが前記第1電源に接続されており、前記第2トランジスタのゲートおよびソースが前記第2電源に接続されており、前記第1トランジスタと前記第2トランジスタのドレインおよび本体が、グローバル・ボディ・バイアス回路の第3トランジスタと第4トランジスタの本体をバイアスするように互いに接続されており、前記第3トランジスタおよび前記第4トランジスタのゲートがそれぞれ前記第1電源および前記第2電源に接続されている集積回路デバイス。
(14)前記第1トランジスタがPチャネル・トランジスタであり、前記第2トランジスタがNチャネル・トランジスタである、上記(13)に記載の集積回路デバイス。
(15)前記第3トランジスタがPチャネル・トランジスタであり、前記第4トランジスタがNチャネル・トランジスタである、上記(13)に記載の集積回路デバイス。
(16)前記第3トランジスタが第2の幅である、上記(13)に記載の集積回路デバイス。
(17)前記第1電源が約0.2V〜約0.3Vの範囲の電圧を提供する、上記(13)に記載の集積回路デバイス。
(18)前記第2電源が0Vを提供する、上記(13)に記載の集積回路デバイス。
(19)前記第1トランジスタと前記第2トランジスタの幅が同一である、上記(13)に記載の集積回路デバイス。
(20)前記第1トランジスタと前記第2トランジスタの前記ドレインがシリサイド層を介して互いに接続されている、上記(13)に記載の集積回路デバイス。
【図面の簡単な説明】
【図1】本発明の好ましい実施形態による一出力を有するグローバル・ボディ・バイアス回路の略図である。
【図2】本発明の別の実施形態による一出力を有するグローバル・ボディ・バイアス回路の略図である。
【図3】本発明の好ましい実施形態による基板上に実装された図1のグローバル・ボディ・バイアス回路の断面図である。
【図4】本発明の好ましい実施形態による基板上に実装された図1のグローバル・ボディ・バイアス・論理回路を受け取る様々な論理回路の断面図である。
【図5】図1からのグローバル・ボディ・バイアス回路の実装例を示す図である。
【図6】本発明の好ましい実施形態による2出力を有するグローバル・ボディ・バイアス回路の略図である。
【図7】追加の入力制御を有する図6のグローバル・ボディ・バイアス回路の略図である。
【図8】追加の入力制御を有する図6のグローバル・ボディ・バイアス回路の略図である。
【図9】図6のグローバル・ボディ・バイアス回路の実装例を示す図である。
【符号の説明】
10、20、40、40a、40b グローバル・ボディ・バイアス回路
11、21、31、32、41、42、43、51、52 Pチャネル・トランジスタ
12、22、33、34、44、45、46、53、54 Nチャネル・トランジスタ
14、24 シリサイド層
15、25、47、48 出力
30、50 2入力NANDゲート
Claims (14)
- 複数のトランジスタと、
前記複数のトランジスタの本体に接続された出力を有する1つのグローバル・ボディ・バイアス回路とを備え、前記グローバル・ボディ・バイアス回路が、第1電源と第2電源の間に直列に接続された第1トランジスタと第2トランジスタを含み、前記第1トランジスタのゲートおよびソースが前記第1電源に接続されており、前記第2トランジスタのゲートおよびソースが前記第2電源に接続されており、前記第1トランジスタと前記第2トランジスタのドレインおよび本体が互いに接続されて前記出力を形成する集積回路デバイス。 - 前記第1トランジスタがPチャネル・トランジスタであり、前記第2トランジスタがNチャネル・トランジスタである、請求項1に記載の集積回路デバイス。
- 前記第1電源が約0.2V〜約0.3Vの範囲の電圧を提供する、請求項1に記載の集積回路デバイス。
- 前記第2電源が0Vを提供する、請求項1に記載の集積回路デバイス。
- 前記第1トランジスタと前記第2トランジスタの幅が同一である、請求項1に記載の集積回路デバイス。
- 前記第1トランジスタと前記第2トランジスタの前記ドレインがシリサイド層を介して互いに接続されている、請求項1に記載の集積回路デバイス。
- 複数のトランジスタと、
第1出力と第2出力を有する1つのグローバル・ボディ・バイアス回路とを備え、前記グローバル・ボディ・バイアス回路が、第1電源と第2電源の間に直列に接続された第1トランジスタと第2トランジスタを含み、前記第1トランジスタのゲートおよびソースが前記第1電源に接続されており、前記第2トランジスタのゲートおよびソースが前記第2電源に接続されており、前記第1トランジスタと前記第2トランジスタのドレインおよび本体が、グローバル・ボディ・バイアス回路の第3トランジスタと第4トランジスタの本体をバイアスするように互いに接続されており、前記第3トランジスタおよび前記第4トランジスタのゲートがそれぞれ前記第1電源および前記第2電源に接続されている集積回路デバイス。 - 前記第1トランジスタがPチャネル・トランジスタであり、前記第2トランジスタがNチャネル・トランジスタである、請求項7に記載の集積回路デバイス。
- 前記第3トランジスタがPチャネル・トランジスタであり、前記第4トランジスタがNチャネル・トランジスタである、請求項7に記載の集積回路デバイス。
- 前記第3トランジスタが第2の幅である、請求項7に記載の集積回路デバイス。
- 前記第1電源が約0.2V〜約0.3Vの範囲の電圧を提供する、請求項7に記載の集積回路デバイス。
- 前記第2電源が0Vを提供する、請求項7に記載の集積回路デバイス。
- 前記第1トランジスタと前記第2トランジスタの幅が同一である、請求項7に記載の集積回路デバイス。
- 前記第1トランジスタと前記第2トランジスタの前記ドレインがシリサイド層を介して互いに接続されている、請求項7に記載の集積回路デバイス。
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