JP3660838B2 - 液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、液晶表示装置の走査信号線駆動手段(ゲートドライバ)に適用して有効な技術に関する。
【0002】
【従来の技術】
画素毎に能動素子(例えば、薄膜トランジスタ)を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧(表示データに対応する階調電圧;以下、階調電圧と称する。)を印加するため、各画素間のクロストークがなく、単純マトリックス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の1つに、TFT(Thin Film Transister)方式の液晶表示パネル(TFT−LCD)と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲートドライバおよびインタフェース部とを備えるTFT方式の液晶表示モジュールが知られている。
なお、このような技術は、例えば、特願平8−86668号に記載されている。
【0003】
【発明が解決しようとする課題】
一般に、TFT方式の液晶表示モジュールでは、1フレーム期間内にゲート信号線(または走査信号線)を順次選択し、その選択されたゲート信号線にゲート電極が接続される薄膜トランジスタをオンとし、画素電極に映像信号電圧を印加することにより、液晶表示パネルに画像が表示される。
このような液晶表示モジュールにおいて、異常信号が印加された場合、あるいは、ゲート選択パルスが異常に生成された場合等で、同一時刻中に複数のゲート信号線が選択されると、例えば、液晶表示パネルの表示画面の上下に同じ画像が表示されるばかりでなく、ゲート駆動電流および液晶駆動電流が正常動作時よりも多く流れることになる。
この過電流から内部回路を保護するために、従来は、電源のシャットダウンなどにより対処していた。
【0004】
しかしながら、この従来の方法では、再表示させるためには電源の再投入が必要であり、その上、このような異常状態が再度発生したときには、その都度再び電源の再投入が必要となり操作が煩わしいという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、正常動作時の走査信号線以外の走査信号線が選択された場合に、電源をシャットダウンさせることなく、過電流により内部回路を保護することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の前記述及び添付図面によって明らかにする。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本願の第1発明は、複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記選択走査電圧を供給する電源ラインに流れる電流値を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に、前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする。
【0006】
また、本願の第2発明は、複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記非選択走査電圧を供給する電源ラインに流れる電流を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に、前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする。
本願の第1発明及び第2発明のいずれかにおいて、前記走査信号線駆動手段に、前記異常動作検出手段からのリセット信号により初期化されるシフトレジスタ回路を設けるとよく、前記電流検出手段を前記電源ラインに直列に接続される抵抗素子とし、前記抵抗素子の両端に生じる電圧が所定の電圧値以上の場合に、前記リセット信号出力手段から前記リセット信号を出力するとよい。
【0007】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施の形態1]
〈本発明が適用される表示装置の基本構成〉
図1は、本発明が適用されるTFT方式の液晶表示モジュールの概略構成を示すブロック図である。
図1に示す液晶表示モジュール(LCM)は、液晶表示パネル(TFT−LCD)10の上側にドレインドライバ130が配置され、また、液晶表示パネル10の側面に、ゲートドライバ140、インタフェース部100が配置される。
インタフェース部100はインタフェース基板に実装され、また、ドレインドライバ130、ゲートドライバ140も、それぞれ専用のTCP(Tape Careeier Package)または直接液晶表示パネルに実装される。
【0008】
〈図1に示す液晶表示パネル10の構成〉
図2は、図1に示す液晶表示パネル10の一例の等価回路を示す図である。
この図2に示すように、液晶表示パネル10は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する2本の信号線(ドレイン信号線(映像信号線または垂直信号線)(D)、またはゲート信号線(走査信号線または水平信号線)(G))と、隣接する2本の信号線(ゲート信号線(G)またはドレイン信号線(D))との交差領域内に配置される。
各画素は薄膜トランジスタ(TFT1,TFT2)を有し、各画素の薄膜トランジスタ(TFT1,TFT2)のソース電極は、画素電極(ITO1)に接続される。
また、画素電極(ITO1)とコモン電極(ITO2)との間に液晶層が設けられるので、画素電極(ITO1)とコモン電極(ITO2)との間には、液晶容量(CLC)が等価的に接続される。
さらに、薄膜トランジスタ(TFT1,TFT2)のソース電極と前段のゲート信号線(G)との間には、付加容量(CADD)が接続される。
【0009】
図3は、図1に示す液晶表示パネル10の他の例の等価回路を示す図である。
図2に示す例では、前段のゲート信号線(G)とソース電極との間に付加容量(CADD)が形成されているが、図3に示す例の等価回路では、共通信号線(COM)とソース電極との間に保持容量(CSTG)が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、全段のゲート信号(G)のパルスが付加容量(CADD)を介して画素電極(ITO1)に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図2、図3において、ARは表示領域であり、また、図2、図3は回路図であるが、実際の幾何学的配置に対応して描かれている。
図2、図3に示す液晶表示パネル10において、列方向に配置された各画素の薄膜トランジスタ(TFT1,TFT2)のドレイン電極は、それぞれドレイン信号線(D)に接続され、各ドレイン信号線(D)は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ130に接続される。
また、行方向に配置された各画素における薄膜トランジスタ(TFT1,TFT2)のゲート電極は、それぞれゲート信号線(G)に接続され、各ゲート信号線(G)は、1水平走査時間、行方向の各画素の薄膜トランジスタ(TFT1,TFT2)のゲート電極に走査駆動電圧(正のバイアス電圧あるいは負のバイアス電圧)を供給するゲートドライバ140に接続される。
【0010】
〈図1に示すインタフェース部100の構成と動作概要〉
図1に示すインタフェース部100は、表示制御装置110と電源回路120とから構成される。
表示制御装置110は、1個の半導体集積回路(LSI)から構成され、コンピュータ本体側から送信されてくるクロック信号(CLK)、ディスプレイタイミング信号(DTMG)、水平同期信号(Hsync)、垂直同期信号(Vsync)の各表示制御信号および表示用データ(R・G・B)を基に、ドレインドライバ130、および、ゲートドライバ140を制御・駆動する。
表示制御装置110は、ディスプレイタイミング信号(DTMG)が入力されると、これを表示開始位置と判断し、スタートパルス(表示データ取込開始信号)を信号線135を介して第1番目のドレインドライバ130に出力し、さらに、受け取った単純1列の表示データを、表示データのバスライン133を介してドレインドライバ130に出力する。
その際、表示制御装置110は、各ドレインドライバ130のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック(CL2)(以下、単に、クロック(CL2)と称する。)を信号線131を介して出力する。
本体コンピュータ側からの表示データは6ビットで、1画素単位、即ち、赤(R)、緑(G)、青(B)の各データを1つの組にして単位時間毎に転送される。
また、第1番目のドレインドライバ130に入力されたスタートパルスにより第1番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が制御される。
この第1番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が終了すると、第1番目のドレインドライバ130からスタートパルスが、第2番目のドレインドライバ130に入力され、第2番目のドレインドライバ130におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ130におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
表示制御装置110は、ディスプレイタイミング信号(DTMG)の入力が終了するか、または、ディスプレイタイミング信号(DTMG)が入力されてから所定の一定時間が過ぎると、1水平分の表示データが終了したものとして、各ドレインドライバ130におけるデータラッチ回路に蓄えていた表示データに基づく階調電圧を、液晶表示パネル10のドレイン信号線(D)に出力するための表示制御信号である出力タイミング制御用クロック(CL1)(以下、単にクロック(CL1)と称する。)を信号線132を介して各ドレインドライバ130に出力する。
【0011】
また、表示制御装置110は、垂直同期信号(Vsync)入力後に、第1番目のディスプレイタイミング信号(DTMG)が入力されると、これを第1番目の表示ラインと判断して信号線142を介してゲートドライバ140にフレーム開始指示信号(FLM)を出力する。
さらに、表示制御装置110は、水平同期信号(Hsync)に基づいて、1水平走査時間毎に、順次液晶表示パネル10の各ゲート信号線(G)に正のバイアス電圧を印加するように、信号線141を介してゲートドライバ140へ1水平走査時間周期のシフトクロックであるクロック(CL3)を出力する。
これにより、液晶表示パネル10の各ゲート信号線(G)に接続された複数の薄膜トランジスタ(TFT)が、1水平走査時間の間導通する。
以上の動作により、液晶表示パネル10に画像が表示される。
【0012】
〈図1に示す電源回路120の構成〉
図1に示す電源回路120は、正電圧生成回路121、負電圧生成回路122、コモン電極(対向電極)電圧生成回路123、ゲート電極電圧生成回路124から構成される。
正電圧生成回路121、負電圧生成回路122は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路121は正極性の5値の階調基準電圧(V”0〜V”4)を、負電圧生成回路122は負極性の5値の階調基準電圧(V”5〜V”9)を出力する。
この正極性の階調基準電圧(V”0〜V”4)、および負極性の階調基準電圧(V”5〜V”9)は、各ドレインドライバ130に供給される。
また、各ドレインドライバ130には、表示制御装置110からの交流化信号(交流化タイミング信号;M)も、信号線134を介して供給される。
コモン電極電圧生成回路123はコモン電極(ITO2)に印加する駆動電圧を、ゲート電極電圧生成回路124は薄膜トランジスタ(TFT)のゲート電極に印加する駆動電圧(正のバイアス電圧および負のバイアス電圧)を生成する。
一般に、液晶層は、長時間同じ電圧(直流電圧)が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、本実施の形態の液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側/負電圧側に変化させるようにしている。
【0013】
〈図1に示すドレインドライバ130の構成〉
図4は、図1に示すドレインドライバ130の一例の概略構成示すブロック図である。
なお、ドレインドライバ130は、1個の半導体集積回路(LSI)から構成される。
同図において、正極性階調電圧生成回路151aは、正電圧生成回路121から入力される正極性の5値の階調基準電圧(V”0〜V”4)に基づいて、正極性の64階調の階調電圧を生成し、電圧バスライン158aを介して出力回路157に出力する。
負極性階調電圧生成回路151bは、負電圧生成回路122から入力される負極性の5値の階調基準電圧(V”5〜V”9)に基づいて、負極性の64階調の階調電圧を生成し、電圧バスライン158bを介して出力回路157に出力する。
また、ドレインドライバ130の制御回路152内のシフトレジスタ回路153は、表示制御装置110から入力されるクロック(CL2)に基づいて、入力レジスタ回路154のデータ取り込み用信号を生成し、入力レジスタ回路154に出力する。
入力レジスタ回路154は、シフトレジスタ回路153から出力されるデータ取り込み用信号に基づき、表示制御装置110から入力されるクロック(CL2)に同期して、各色毎6ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路155は、表示制御装置110から入力されるクロック(CL1)に応じて、入力レジスタ回路154内の表示データをラッチする。
このストレージレジスタ回路155に取り込まれた表示データは、レベルシフト回路156を介して出力回路157に入力される。
出力回路157は、正極性の64階調の階調電圧、あるいは負極性の64階調の階調電圧に基づき、表示データに対応した1つの階調電圧(64階調の中の1つの階調電圧)を選択し、アンプ回路で電流増幅して各ドレイン信号線(D)に出力する。
【0014】
図5は、図4に示す出力回路157の回路構成を示す回路図である。
なお、この図5では、1系統の出力系統のみ、即ち、ドレイン信号線(D)一本当たりの回路構成を示す。
同図に示すように、出力回路157は、デコーダ部260と、アンプ回路部270とで構成される。
なお、図示は省略しているが、デコーダ部260は、階調電圧生成回路151aから電圧バスライン158aを介して出力される正極性の64階調の階調電圧の中から、ストレージレジスタ回路155から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路と、階調電圧生成回路151bから電圧バスライン158bを介して出力される負極性の64階調の階調電圧の中から、ストレージレジスタ回路155から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路とから構成される。
同じく図示は省略しているが、アンプ回路部270は、高電圧用デコーダ回路で生成された正極性の階調電圧が入力される高電圧用アンプ回路と、低電圧用デコーダ回路で生成された負極性の階調電圧が入力される低電圧用アンプ回路とで構成される。
【0015】
〈本発明の実施の形態の液晶表示モジュールの構成〉
図6は、本発明の実施の形態の液晶表示モジュールの概略構成を示すブロック図である。
なお、同図は簡略化した図面であり、同図に示す水平駆動回路(HSC)は、図1に示す各ドレインドライバ130で構成され、垂直駆動回路(VSC)は、図1に示す各ゲートドライバ140で構成される。
また、電源回路120は、外部から電源電圧(VDD)が供給され、この電源電圧(VDD)に基づき、VDD2の電圧、VGHの電圧、VGLの電圧、VREFの電圧およびVCOMの電圧を生成する。
ここで、VREFは、正電圧生成回路121により生成される正極性の階調基準電圧(V”0〜V”4)、および負電圧生成回路122により生成される負極性の階調基準電圧(V”5〜V”9)を表し、VCOMは、コモン電極電圧生成回路123により生成されるコモン電極(ITO2)に印加する駆動電圧を表す。また、DR,DG,DBは表示データである。
VDD2の電圧、VGHの電圧およびVGLの電圧は、過電流処理回路20に入力される。
この過電流処理回路20は、後述する過電流検出部分、判定部分、リセット信号発生部分を持つ回路であり、VDD2の電圧、VGHの電圧およびVGLの電圧は、この過電流処理回路20を経て水平駆動回路(HSC)、垂直駆動回路(VSC)に供給される。
過電流処理回路20から出力されるVGHAの電圧は、薄膜トランジスタ(TFT1,TFT2)をオンするために、薄膜トランジスタ(TFT)のゲート電極に印加される正のバイアス電圧(ゲート駆動用正電源)として使用され、VGLAは、薄膜トランジスタ(TFT1,TFT2)をオフするために、薄膜トランジスタ(TFT)のゲート電極に印加される負のバイアス電圧(ゲート駆動用負電源)として使用される。
VDD2Aの電圧は、ドレインドライバ130内の出力回路157のアンプ回路部(270)の電源電圧として使用される。
また、過電流処理回路20から出力されるリセット信号(RSET)は、垂直駆動回路(VSC)の各ゲートドライバに入力される。
なお、この図6において、交流化タイミング信号(M)は省略している。
【0016】
〈本発明の実施の形態の特徴とする過電流処理回路の構成〉
図7は、本実施の形態の過電流処理回路20の回路構成を示す回路図である。
同図に示すように、VDD2の電圧が供給される電源ラインには、過電流検出用の抵抗(RDD2)が挿入され、同様に、VGHの電圧が供給される電源ラインには過電流検出用の抵抗(RGH)が、VGLの電圧が供給される電源ラインには過電流検出用の抵抗(RGL)が挿入される。
ここで、抵抗(RGH)の高電圧側は、PNPトランジスタ(以下、単に、PNPと称する。)(TGH)のエミツタ端子に、低電位側は、PNP(TGH)のベース端子に接続される。
なお、このPNP(TGH)は、異常電流(過電流)が発生した時に、抵抗(RGH)の両端に発生する電圧によってオンし、正常動作時の電流値の時は、オフする様に設定される。
PNP(TGH)のコレクタ端子は、2素子以上の抵抗(RGHL1,RGHL2)を介して接地電圧(GND)に接続される。
抵抗(RGHLl,RGHL2)の接続部の電圧(VGHL)は、判定回路及びリセット信号発生回路を構成するノア回路(NOR)に入力される。
ここで、抵抗(RGHLl,RGHL2)の各抵抗値は、PNP(TGH)がオフの時に、ノア回路(NOR)に入力される電圧(VGHL)がLowレベル(以下、単に、Lレベルと称する。)、PNP(TGH)がオンの時に、ノア回路(NOR)に入力される電圧(VGHL)がHighレベル(以下、単に、Hレベルと称する。)となるように設定する。
ここでは、ノア回路(NOR)は、VDD2の電圧が供給される電源ラインに流れる過電流、VGHの電圧が供給される電源ラインに流れる過電流、およびVGLの電圧が供給される電源ラインに流れる過電流を検出するために、3入力のノア回路が使用される。
【0017】
また、VDD2の電圧が供給される電源ラインの構成は、VGHの電圧が供給される電源ラインの構成と同じである。
VGLの電圧が供給される電源ラインの構成は、VGLの電圧が負電源であるため、NPNトランジスタ(以下、単に、NPNと称する。)(TGL)を使用し、NPN(TGL)のコレクタ端子と正電源(VDDl)との間に、2素子以上の抵抗(RGLLl,RGLL2)を接続する。
抵抗(RGLLl,RGLL2)の接続点の電圧(VGLL)は、インバータ(INV)を介してノア回路(NOR)に入力される。
ここで、抵抗(RGLLl,RGLL2)の各抵抗値は、VGLの電圧が供給される電源ラインに流れる電流が正常動作時の電流値の時に、NPN(TGL)がオフし、インバータ(INV)に入力される電圧(VGHL)がHレベル、負のバイアス電圧(VGL)が供給される電源ラインに流れる電流が過電流時に、NPN(TGL)がオンし、インバータ(INV)に入力される電圧(VGHL)がLレベルになるように設定する。
また、正電源(VDDl)は、NPN(TGL)がオン、オフすることで、インバータ(INV)の入力レベルを切替えられる電圧が発生できるものとする。
【0018】
ノア回路(NOR)から出力されるリセット信号(REST)は、ゲートドライバ140のリセット端子に入力される。
ゲートドライバ140は、リセット信号(RSET)がHレベルの場合に通常動作を行い、リセット信号(RSET)がLレベルの場合にシフトレジスタ回路のリセットを行う。
【0019】
VGHの電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗(RGH)の両端の電圧は、PNP(TGH)をオンするまでにいたらず、PNP(TGH)はオフし、ノア回路(NOR)に入力される電圧(VGHL)はLレベルとなる。
同様に、VDD2の電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗(RDD2)の両端の電圧は、PNP(TDD2)をオンするまでにいたらず、PNP(TDD2)はオフし、ノア回路(NOR)に入力される電圧(VDD2L)はLレベルとなる。
同様に、VGLの電圧が供給される電源ラインに流れる電流が正常動作時の電流値であれば、抵抗(RGL)の両端の電圧は、NPN(TGL)をオンするまでにいたらず、NPN(TGL)はオフし、電圧(VGLL)はHレベルとなる。
この電圧(VGLL)はインバータ(INV)で反転されてノア回路(NOR)に入力されるので、ノア回路(NOR)に入力される電圧はLレベルとなる。
したがって、ノア回路(NOR)の各入力端子には全てLレベルの信号が印加されるので、ノア回路(NOR)から出力されるリセット信号(RSET)はHレベルとなり、ゲートドライバ140は通常動作を行う。
今、正のバイアス電圧(VGH)が供給される電源ラインに過電流(I)が流れた場合、抵抗(RGH)の両端には、(I×抵抗(RGH))の電圧が発生する。
この電圧が、PNP(TGH)のスレシホールドレベル以上になると、PNP(TGH)がオンし、抵抗(RGHLl,RGHL2)に電流が流れる。
これにより、電圧(VGHL)がHレベルとなり、ノア回路(NOR)から出力されるリセット信号(RSET)はLレベルとなり、ゲートドライバ140内のシフトレジスタ回路が初期化される。
なお、前記説明では、VGHの電圧が供給される電源ラインに過電流が流れる場合について説明したが、VDD2の電圧あるいはVGLの電圧が供給される電源ラインに過電流が流れる場合でも同様である。
【0020】
〈本発明実施の形態のゲートドライバの構成〉
図8は、本実施の形態のゲートドライバ140の概略構成示すブロック図である。
本実施の形態ゲートドライバ140のシフトレジスタ回路161は、フレーム開始指示信号(FLM)あるいは前段からのスタートパルス(キャリー信号)(LIN)が入力されると、表示制御装置110から入力されるクロック(CL3)に基づいて、ゲート信号線(G)を順次選択する走査信号を出力する。
この走査信号は、レベルシフト回路162を介してゲート信号線駆動回路163に入力される。
ゲート信号線駆動回路163は、走査信号により選択されたゲート信号線(G)に(VGHA)の電圧を、また非選択のゲート信号線(G)に(VGLA)の電圧を供給する。
また、シフトレジスタ回路161は、前記したように、リセット信号(RSET)がHレベルの場合に通常動作を行い、リセット信号(RSET)がLレベルの場合にリセット(初期化)される。
通常、TFT方式の液晶表示モジュールでは、ゲート信号線(G)は、線順次駆動方法により駆動されるため、同一時刻中に選択されるゲート信号線(G)は1ラインのみである。
今、例えば、外部入力信号、または、表示制御装置110の誤動作により、フレーム開始指示信号(FLM)が通常以上出力されると、異常パルスを取込んだ垂直駆動回路(VSC)は、同一時刻中に複数のゲート信号線(G)を選択する走査信号を出力する。
これにより、VGH,VGL,VDD2が供給される電源ラインから見ると過負荷状態が発生し、過電流が流れる。
しかしながら、この場合に、前記したように、直ちに過電流処理回路20内のリセット信号発生回路からリツセット信号が垂直駆動回路(VSC)に印加され、これにより垂直走査回路(VSC)内のシフトレジスタ回路161がリセットされるため、ゲート非選択状態になり複数選択状態が解除される。この時点で過電流は流れなくなる。
そして、この後、フレーム開始指示信号(FLM)あるいは前段からのスタートパルス(キャリー信号)(LIN)が入力されると、各ゲートドライバ140は通常動作を行う。
以上説明したように、本実施の形態によれば、電源をシャットダウンさせずに過電流を回避できる。
【0021】
〈本発明の実施の形態の過電流処理回路の他の回路構成〉
図9、図10は、本実施の形態の過電流処理回路の他の回路構成を示す回路図である。
図9(a)に示す過電流処理回路20は、リセットIC(RESIC1,RESIC2)を用いて過電流を検出するようにしたものである。
また、図9(b)に示す過電流処理回路20は、ツェナーダイオード(ZD1,ZD2)を用いて過電流を検出するようにしたものである。
図10(a)に示す過電流処理回路20は、より簡単な回路構成として、単に分割抵抗(R1ないしR4)を用いて過電流を検出するようにしたものである。
また、図10(b)に示す過電流処理回路20は、分割抵抗(R1ないしR4)により分圧された電圧と、分割抵抗(Rf1ないしRf4)により生成される参照電圧(Vref1,Vref2)とを、比較器(COM1,COM2)により比較して過電流を検出するようにしたものである。
また、図9、図10において過電流発生時VDD2,VGHの電圧が低下する仕様の電源であれば、検出抵抗RDD2,RGH,RGLは必ずしも必要でない。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0022】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、正常動作時の走査信号線以外の走査信号線が選択された場合に、電源をシャットダウンさせることなく、過電流により内部回路を保護することが可能となる。
【図面の簡単な説明】
【図1】本発明が適用されるTFT方式の液晶表示モジュールの概略構成を示すブロック図である。
【図2】図1に示す液晶表示パネルの一例の等価回路を示す図である。
【図3】図1に示す液晶表示パネルの他の例の等価回路を示す図である。
【図4】図1に示すドレインドライバの一例の概略構成示すブロック図である。
【図5】図4に示す出力回路の回路構成を示す回路図である。
【図6】本発明の実施の形態の液晶表示モジュールの概略構成を示すブロック図である。
【図7】本発明の実施の形態の過電流処理回路の回路構成を示す回路図である。
【図8】本発明の実施の形態のゲートドライバの概略構成示すブロック図である。
【図9】本発明の実施の形態の過電流処理回路の他の回路構成を示す回路図である。
【図10】本発明の実施の形態の過電流処理回路の他の回路構成を示す回路図である。
【符号の説明】
10…液晶表示パネル(TFT−LCD)、20…過電流処理回路、100…インタフェース部、110…表示制御装置、120…電源回路、121,122…電圧生成回路、123…コモン電極電圧生成回路、124…ゲート電極電圧生成回路、130…ドレインドライバ、131,132,134,135,141,142…信号線、133…表示データのバスライン、140…ゲートドライバ、151a,151b…階調電圧生成回路、152…制御回路、153,161…シフトレジスタ回路、154…入力レジスタ回路、155…ストレージレジスタ回路、156,162…レベルシフト回路、157…出力回路、158a,158b…電圧バスライン、163…ゲート信号線駆動回路、260…デコーダ部、270…アンプ回路部、D…ドレイン信号線(映像信号線または垂直信号線)、G…ゲート信号線(走査信号線または水平信号線)、ITO1…画素電極、ITO2…コモン電極、COM…共通信号線、TFT…薄膜トランジスタ、CLC…液晶容量、CSTG…保持容量、CADD…付加容量、NOR…ノア回路、INV…インバータ、R,Rf,RGH,RDD2,RGL,RD…抵抗、TGH,TDD2…PNPトランジスタ、TGL…NPNトランジスタ、RESIC…リセットIC、ZD…ツェナーダイオード、COM…比較器。
Claims (4)
- 複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、
前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、
前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、
正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、
前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記選択走査電圧を供給する電源ラインに流れる電流値を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする液晶表示装置。 - 複数の画素と、前記複数の画素に選択走査電圧、あるいは非選択走査電圧を印加する複数の走査信号線とを有する液晶表示素子と、
前記各走査信号線に、選択走査電圧あるいは非選択走査電圧を供給する走査信号線駆動手段と、
前記走査信号線駆動手段に前記選択走査電圧および非選択走査電圧を供給する電源回路と、
正常動作時の走査信号線以外の走査信号線が選択された場合に、リセット信号を出力し、前記走査信号線駆動手段を初期化する異常動作検出手段とを備え、
前記異常動作検出手段は、前記電源回路から前記走査信号線駆動手段に前記非選択走査電圧を供給する電源ラインに流れる電流を検出する電流検出手段と、前記電流検出手段により検出された電流値が所定の電流値以上の場合に前記リセット信号を出力するリセット信号出力手段とを有することを特徴とする液晶表示装置。 - 前記走査信号線駆動手段は、前記異常動作検出手段からのリセット信号により初期化されるシフトレジスタ回路を有することを特徴とする請求項1または請求項2に記載の液晶表示装置。
- 前記電流検出手段は、前記電源ラインに直列に接続される抵抗素子であり、
前記リセット信号出力手段は、前記抵抗素子の両端に生じる電圧が所定の電圧値以上の場合に、前記リセット信号を出力することを特徴とする請求項1または請求項2に記載の液晶表示装置。
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