JP3656155B2

JP3656155B2 - Frequency synthesizer using multiple phase-locked loops

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Publication number: JP3656155B2
Application number: JP06957199A
Authority: JP
Inventors: 優小久保
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2005-06-08
Anticipated expiration: 2019-03-16
Also published as: JP2000269810A

Description

【０００１】
【発明の属する技術分野】
本発明は位相同期回路（以下ＰＬＬと表記）を用いた周波数シンセサイザに関し、特に、データ同期やマイクロプロセッサ内部クロック発生のための周波数シンセサイザを半導体集積回路上に集積するときに好適である。
【０００２】
【従来の技術】
ＰＬＬはマイクロプロセッサの内部高速クロックを生成する目的で、比較的低い周波数の基準クロックを入力して、基準クロックに同期した安定な高周波数信号を作成する周波数シンセサイザとして良く知られている。
【０００３】
一般的なＰＬＬの回路構成は、トリケップス社刊岩田穆監修「CMOSアナログ回路設計技術」(1998年11月発行)の227ページから238ページに説明されており、位相比較器、チャージポンプ、ループフィルタ、電圧制御発振器（ＶＣＯ）、および、分周器から構成される。また、ＶＣＯの制御信号制御範囲における中心電圧時の発振周波数が、ＰＬＬの発振周波数（ｆ_vco）の近傍であることが、集積回路製造時の素子バラツキを考慮した場合に有利となることが知られている。図２に特開平８−１３９５９７号に記載されているＶＣＯ発振周波数を決めるＶＣＯバイアス中心電流が発振周波数ｆ_vcoの近傍となるように設定するバイアス設定回路を持つＰＬＬの例を示す。
【０００４】
以下、図２に示す従来例を用いてＰＬＬ動作について説明する。
【０００５】
半導体集積回路の内部、または、外部から与えられる基準信号（ｆ_r）が位相比較器７に一方の入力端子に入力される。また、位相比較器７の他方の入力端子には分周器１１からの信号（ｆ_p）が入力され、位相比較器７においてｆ_rとｆ_pとの間の位相差が検出される。位相比較器７から周波数上昇制御信号(UP)と周波数下降制御信号(DOWN)の２種類の信号が出力され、次段のチャージポンプ８において電流または電圧に変換された位相差信号となり、ループフィルタ９に入力される。ループフィルタ９はＰＬＬの閉ループ安定性を確保するとともに、位相比較器７にて発生するｆ_rの周波数と等しい周波数成分や高周波数の雑音成分を抑圧する機能を持つ。
【０００６】
次に、ループフィルタ９出力（Ｖ_lpf）は、制御端子に印可される電圧に対応して発振周波数を制御できるＶＣＯ１０の制御端子に入力される。さらに、ＶＣＯ１０出力（ｆ_vco）は分周器11において、整数Ｎの分周が行われ、前述した位相比較器7の入力信号（ｆ_p）として接続される。このように、位相比較器７、チャージポンプ８、ループフィルタ９、ＶＣＯ10、分周器１１にて帰還ループを構成することにより、ｆ_rとｆ_pの位相および周波数を一致させることができる。したがって、ＶＣＯ１０出力（ｆ_vco ）はｆ_rに対しＮ倍の発振周波数となる。
【０００７】
さらに、図２に示されるPLLにはVCO１０の制御信号制御範囲の中心電圧での発振周波数が、実際にPLLがロックして安定動作する時の発振周波数の近傍に設定するためのバイアス設定回路12が用いられている。
【０００８】
特開平８−１３９５９７号に記載されているバイアス設定回路１２は、PLLの閉ループ内のVCOを構成する遅延回路と等価な特性を持つ遅延回路をレプリカとして用いて、遅延制御回路(DLL)を用いて動作バイアス電流値を推定する方法である。
【０００９】
次に、図９に示すバイアス設定回路12とＶＣＯ10の構成例（図２中、42の破線で示す部分）を用いて回路動作を説明する。バイアス設定回路12は、ＶＣＯ10を構成する遅延インバータ(35-1〜35-x)と等しい素子定数の遅延インバータ(36-1〜36-y)が所定段数縦続接続されたレプリカ遅延回路43と、レプリカ遅延回路43の制御信号Ｖ_cを生成するための分周器37、論理回路38、チャージポンプ39、電圧電流変換回路(VIC)40により構成される。基準信号ｆ_rは分周器37に入力され、信号処理しやすい周波数に分周される。次に、分周器37出力はレプリカ遅延回路43に入力されるとともに、論理回路38の一方の入力端子に入力される。また、レプリカ遅延回路43出力は論理回路38の他方の入力となる。論理回路38は２つの入力信号の位相差を検出し、その位相差に対応したパルス信号をチャージポンプ３９に出力する。次に、チャージポンプ39出力はＶＩＣ40において電流信号に変換され、一方の出力はレプリカ遅延回路43を構成する遅延インバータ(36-1〜36-y)の制御端子（Ｖ_c）に接続され、他方は、加算器41においてループフィルタ9出力Ｖ_lpfと加算される。さらに、加算結果によりＶＣＯ10を構成する遅延インバータ(35-1〜35-x)の制御端子に接続される。
【００１０】
以上説明したように論理回路38、チャージポンプ39、ＶＩＣ40およびレプリカ遅延回路43は、DLL(Delay Locked Loop:遅延同期回路)構成となるので予め定められた遅延時間を保持するように各遅延インバータ(36-1〜36-y)のバイアス電流が定められる。さらに、バイアス電流を分岐し、ＶＣＯ10を構成する各遅延インバータ(35-1〜35-x)に供給するため、遅延インバータ(35-1〜35-x)と遅延インバータ(36-1〜36-y)との特性が等価であれば、所定の遅延時間を与えることが可能となるので、ＶＣＯ10の発振中心周波数をｆ_rにより設定することができる。
【００１１】
【発明が解決しようとする課題】
従来のPLLはDLLにて得られたVCOバイアス電流を元に、PLLのVCOバイアス電流を推定する構成となっており、回路構成が異なるVCOと遅延回路との遅延時間は完全に一致させることができない点や、DLLでの定常位相誤差に起因したVCOバイアス電流値のオフセット誤差発生等によって所定のVCOバイアス電流値から偏差する点など、不利となる面もあった。
【００１２】
【課題を解決するための手段】
PLLを構成するにあたり、第1のPLLと第2のPLLとの2つのPLLの縦続接続構成に分割するとともに、第1のPLLのVCO動作電流を第2のPLLのVCOバイアス電流として供給する構成とする。また、第2のPLLへのVCOバイアス電流供給方法として、並列に抵抗を挿入したカレントミラー回路を適用し、VCOバイアス電流が供給されている場合でも、VCOの発振周波数の下限として制限する周波数が存在しないように構成することで、PLLのロックが確実に行われるようにした。
【００１３】
【発明の実施の形態】
本発明の詳細な実施形態について、図1、図3〜図８、および、図10を用いて説明する。ここで、図１は本発明に関する全体構成例を示す図面であり、図3〜図8は図1の各ブロック内を説明するための下層図面である。また、図10は本発明を適用したＶＣＯの入力制御信号（Ｖ_lpf1，Ｖ_lpf2）に対する発振周波数の関係を示す図面である。
【００１４】
図1に示す本発明のPLLは、外部より基準信号ｆ_rが入力され、第1の発振周波数（ｆ_vco1）を出力する第1の発振回路１と、ｆ_vco1が入力され、第２の発振周波数（ｆ_vco2）を出力する第2の発振回路２から構成される。また、本実施例は、第1の発振回路から動作電流値を検出する動作電流検出回路を設け、その動作電流値を次段に接続される第2の発振回路でのバイアス電流とするバイアス電流供給回路を用いて構成する。ここで、発振回路を2つの発振回路(1,2)に分割することにより、後段(第2の発振回路2)の入力信号周波数を高く設定できるので、PLLを用いた周波数シンセサイザにおいて問題となる急峻な位相飛び（ジッタ）を低減できる。
【００１５】
図1に示す実施例において、第1の発振回路1は第1のＰＬＬであるＰＬＬ−Ａ３とＶＣＯ動作電流を検出する動作電流検出回路5から構成され、その詳細な構成例を図3に示す。一方、第2の発振回路2は、第2のＰＬＬであるＰＬＬ−Ｂ４とＶＣＯのバイアス電流値を供給するためのバイアス電流供給回路6から構成され、その詳細な構成例を図4に示す。以下、ＶＣＯＡ14の発振中心周波数が200MHz、ＶＣＯＢ17の発振中心周波数が800MHzとした場合として、説明する。
【００１６】
まず、図３を用いて、第1の発振回路1の構成と動作を説明する。
【００１７】
第1の発振回路１は基準信号ｆ_rを一方の入力端子に入力する位相比較器7と、位相比較器7が出力する2種類の制御信号(UP,DOWN)を入力し位相差に相当する電気信号を発生するチャージポンプ８と、チャージポンプ8出力の高周波雑音を抑圧するとともに、閉ループの安定性を確保するためのループフィルタ９と、ループフィルタ9出力（Ｖ_lpf1）を入力し電流信号に変換するＶＩＣ15と、ＶＩＣ15出力（Ｖ_vco1）を入力し、Ｖ_vco1に対応して発振周波数が制御される第１のＶＣＯ（ＶＣＯＡ）14と、ＶＣＯＡ14出力（ｆ_vco1）を入力し所定の分周数にて分周を行う分周器11と、ＶＩＣ15の電流値をモニタしてその電流値に対応した電圧（Ｖ_bias）を出力する動作電流検出回路5から構成され、さらに、分周器11の出力が位相比較器7の他方の入力となるように接続されている。
【００１８】
次に、VIC15と動作電流検出回路5の第1のバイアス回路13(破線にて示す部分)の構成を図5に示す。ここでは第1のバイアス回路13はMOSトランジスタにより実現した場合の回路例を示しているが、他の種類のトランジスタを用いても、同様な回路動作を行う回路を構成できる。
【００１９】
第1のバイアス回路13は、ループフィルタ９出力からのＶ_lpf1が入力され、ゲート電極に接続される第1のトランジスタ19と、一方が第1のトランジスタ19のソース電極に接続され、他方が接地される抵抗23と、第1のトランジスタ１９のドレイン電極に接続されるドレイン電極とゲート電極を有し、ソース電極は電源線に接続される第2のトランジスタ20と、第2のトランジスタ２０とゲート電極とソース電極を共有する第3と第4のトランジスタ21、22と、第3のトランジスタ21のドレイン電極にゲート電極とドレイン電極が接続される第5のトランジスタ24と、第4のトランジスタ22のドレイン電極にゲート電極とドレイン電極が接続される第6のトランジスタ25、および、一方が第5のトランジスタ24のゲート電極に接続され、他方が接地されるキャパシタ44から構成される。
【００２０】
第1のバイアス回路13は、以下のように動作する。
【００２１】
ループフィルタ出力Ｖ_lpf1は第1のトランジスタ19のゲート電極に入力され、トランジスタ19のソース電極に接続される抵抗23とにより構成されるソースフォロワ回路において、電流信号に変換される。このソースフォロワ回路部分が図3におけるVIC15に相当する部分である。
【００２２】
次に、第1のトランジスタ19のドレイン電極は第2のトランジスタ20のドレイン電極に接続されるので、Ｖ_lpf1の電圧値に対して比例した電流が第2のトランジスタ20に流れる。さらに、第2のトランジスタ20と、第3のトランジスタ21、および、第4のトランジスタ22のゲート電極は、それぞれ共通に接続され、カレントミラー回路を構成している。そのため、トランジスタ20に流れる電流と等しい電流が、第3のトランジスタ21、および、第4のトランジスタ22のドレイン電極に流れる。
【００２３】
また、トランジスタ21のドレイン電極はトランジスタ24のドレイン電極とゲート電極に接続され、次に、Ｖ_biasとして図4に示すバイアス電流供給回路12に供給される。したがって、第2の発振回路2のＶＣＯ動作中心電流値がトランジスタ21のドレイン電流値に比例した値により制御できる。
【００２４】
ここで、第1のバイアス回路13においてＶＣＯ動作電流をモニタし、複製した信号を2つのカレントミラー回路により分割して取り出す方式を用いた理由は、Ｖ_biasを平滑化するキャパシタ44を挿入するときに、キャパシタ44がＰＬＬ閉ループの外側に接続される構成とするためである。このように構成することにより、ＰＬＬの閉ループの応答がＶ_bias平滑用キャパシタ44の値に依存しないようにできる。
【００２５】
次に、第4のトランジスタ22のドレイン電極は第6のトランジスタ25のドレイン電極とゲート電極に接続され、電圧信号に変換された後、ＶＣＯＡ１４に対する制御信号として供給され、ＶＣＯＡ１４の発振周波数をＶ_lpf1電圧値に対応した信号（Ｖ_vco1）としてＶＣＯＡ14の制御を行う。
【００２６】
次に、図4を用いて第2の発振回路２の構成と動作について説明する。
【００２７】
第2の発振回路2は、第1の発振回路1の出力であるｆ_vco1を入力として動作し、ｆ_vco1に対してn倍の周波数であるｆ_vco2を生成する。第2の発振回路2は、位相比較器7、チャージポンプ8、ループフィルタ9、第２のＶＣＯ（ＶＣＯＢ）１７、分周器11と第2のバイアス回路16から構成される。ここで第2のバイアス回路16は第1の発振回路1からのバイアス信号であるＶ_biasを元に、所定のバイアス電流を生成するバイアス電流供給回路6とループフィルタ9出力信号Ｖ_lpf2を電流信号に変換した信号との加算を行うＶＩＣ18から構成される。
【００２８】
第2の発振回路2の動作は第1の発振回路と同じPLLであるので、すでに第1の発振回路1において説明した内容と同じであるので、省略する。したがって、ここでは第1の発振回路1と異なる第2のバイアス回路16部分の動作について、説明を行う。
【００２９】
第2のバイアス回路16はVIC18とバイアス電流供給回路6から構成される。図6に第2のバイアス回路16の構成例を示す。
【００３０】
第2のバイアス回路16はループフィルタ9の出力であるＶ_lpf2がゲート電極に入力され、ソース電極が抵抗に接続される第7のトランジスタ26と、一方が第7のトランジスタ26のソース電極に接続され、他方が接地される抵抗27と、第7のトランジスタのドレイン電極にゲート電極とドレイン電極が接続され、ソース電極が電源に接続される第8のトランジスタ28と、第8のトランジスタ28のゲート電極にゲート電極が接続され、しかも、ソース電極が電源に接続される第9のトランジスタ29と、第7のトランジスタ26のソース電極にドレイン電極が接続され、ゲート電極に動作電流検出回路5出力であるＶ_biasが接続され、ソース電極が接地となる第10のトランジスタ30と、第9のトランジスタ29のドレイン電極に対しゲート電極とドレイン電極とが接続され、しかも、ソース電極が接地される第11のトランジスタ31から構成される。
【００３１】
次に、第2のバイアス回路の動作を説明する。
【００３２】
図6において、抵抗27の値は抵抗23の4倍の値、第10のトランジスタ30のサイズは、第5のトランジスタ24のサイズに対して、3/4となるように選択する。これらのサイズは特に指定されることはないので、適用する周波数シンセサイザにおいて、任意に設定可能であるので、他のサイズを用いても問題はない。
【００３３】
ループフィルタ9出力Ｖ_lpf2が入力される第７のトランジスタ26のソース電極には抵抗27と第10のトランジスタ30のドレイン電極が接続されるので、第6のトランジスタのドレイン電極には上記抵抗27に流れる電流値と第10のトランジスタ30に流れる電流値の合成された電流が流れる。第7のトランジスタ26の電流（Ｉ_M26）を数1に示す。ただし、第7のトランジスタ26のソース電極電圧が第10のトランジスタ30の飽和電圧（通常Ｖ_dsatと呼ばれるパラメータ）以上であることが条件である。
【００３４】
【数１】

【００３５】
ここで、Ｒは抵抗23の抵抗値、Ｖ_tはトランジスタ26の閾値電圧、Ｉ_M24は第5のトランジスタ24の電流値、nはVCOA14とVCOB17の発振中心周波数の比を表す。さらに、数１においてＩ_M24は同一のカレントミラー回路からの分岐であるため、Ｉ_M24＝Ｉ_M25である。したがって、数１は数２となる。
【００３６】
【数２】

【００３７】
この実施例のようにn=4の場合、数２の第1項はループフィルタ9出力を電流信号に変換する電圧電流変換機能を示し、第2項はVCOB17を制御する制御電流に対してVCOA14を制御する電流に対して3/4の電流値のオフセット電流がVIC18出力に加算されることが分かる。
【００３８】
したがって、低い発振周波数のPLL-A１4が希望周波数(この実施例では200MHz)に収束することにより、そのバイアス電流をカレントミラー回路により、高い発振周波数のPLL-B2のバイアス回路16に写像し、VCOB17の発振中心周波数を希望周波数(この実施例では800MHz)を設定することができる。
【００３９】
一方、第7のトランジスタ26のソース電極電圧が第10のトランジスタ30のＶ_dsat以下である場合は、第10のトランジスタ30に電流が流れなくなり、抵抗27への電流のみとなるので、Ｉ_M26は数３で示すことができる。
【００４０】
【数３】

【００４１】
数３は、PLL-A1からのバイアス電流制御がない状態を意味する。つまりオフセット電流がなくなるので、VCOB17の制御信号（Ｖ_lpf2）に対する発振周波数（ｆ_vco2）はVCOA14の線と一致する。このように構成することにより、VCOB17の発振周波数の下限における制限がなくなるので、発振希望周波数以下のどの周波数でも発振させることができる。
【００４２】
図10にVCOA14とVCOB17の制御電圧（Ｖ_lpf1，Ｖ_lpf2）に対する発振周波数の関係を示す。ここで、VCOB17は、第1の発振回路1が200MHzに収束していると仮定したときのグラフである。
【００４３】
制御電圧（Ｖ_lpf2）がＶ_t＋Ｖ_dsatよりも低い領域では第10のトランジスタ30がオフとなるため、抵抗27に流れる小さな電流のみであるが、制御電圧（Ｖ_lpf2）がＶ_t＋Ｖ_dsatよりも高い領域では第10のトランジスタ30がオンに遷移し始めるので、制御電圧に対する発振周波数の変化が大きくなる。さらに、Ｖ_lpf2>>Ｖ_t＋Ｖ_dsatの領域ではVCOA14の傾きと同じ特性となる。図10にいて、収束点と示したところが、VCOA14の発振周波数が200MHz、VCOB17の発振周波数が800MHzとなる点である。
【００４４】
次に、図7にVCOA14の構成、図8にVCOB17の構成を示す。ここで、VCOA14とVCOB17の発振中心周波数比nとVCO内の遅延段数との間に反比例関係が成立するように構成する。つまり、VCOA14の発振中心周波数が200MHz、VCOB17の発振中心周波数が800MHzとした本実施例の場合、発振中心周波数比は4となるので、VCOB17の遅延回路段数はVCOA14に対して1/4の段数に設定する。
【００４５】
以下、VCOA14とVCOB17の動作について説明する。ここで、VCOA14の発振中心周波数が200MHz、VCOB17の発振中心周波数が800MHzという場合についての説明を行う。
【００４６】
図7に示すVCOA14は12個の遅延回路(32-1〜32-12)と、差動-シングル信号変換回路３３と、出力を得るための2つのインバータ回路(34-1,34-2)から構成される。12個の遅延回路(32-1〜32-12)は、例えば、第11回回路とシステム(軽井沢)ワークショップ予稿集の297ページから302ページに記載されているような差動増幅回路と正帰還を施したラッチ回路による構成が一般に用いられるが、差動信号への遅延時間が制御信号（Ｖ_c）の電圧に対応して制御可能な回路構成であれば、どのような回路構成でも適用できる。
【００４７】
図7に示す遅延回路(32-1〜32-12)はそれぞれリング状に接続され、初段の遅延回路(32-1)の入力から見て最終段の遅延回路(32-12)の出力が同一極性である、つまり、正帰還となるように接続する。したがって、VCOA14は遅延回路全体の遅延時間に反比例する周波数にて発振する。
【００４８】
一方、図8に示すVCOB17は3個の遅延回路(32-13〜32-15)と差動-シングル信号変換回路３３と出力を得るための2つのインバータ回路(34-1,34-2)から構成される。図7の構成と同様に、遅延回路(32-13〜32-15)はそれぞれリング状に接続され、初段の遅延回路(32-13)の入力から見て最終段の遅延回路(32-15)の出力が同一極性である、つまり、正帰還となるように接続する。そのため、ループ内の遅延時間に対応した発振周波数が得られる。
【００４９】
このように構成した場合、VCOA14とVCOB17とを同一の半導体集積回路内に集積すれば、各々の遅延回路(32-1〜32-15)の遅延特性は概ね等価となることが知られているので、VCOB17の発振中心周波数はVCOA14の発振中心周波数の4倍に設定することができる。
【００５０】
一方、図7と図8に示すような遅延回路段数比がn倍となるVCOを用いた場合、制御信号に対する発振周波数の関係は発振中心周波数比（n分の1）倍されるので、VCOB17の感度(Δf/ΔV)はVCOA14の感度のn倍とる。これは抵抗27の抵抗値を抵抗23に対してn倍化することにより、VCOA14とVCOB17の感度を等しく設定できる。
【００５１】
したがって、以上説明したようにＶ_t＋Ｖ_dsat以上の電圧値に収束点を設定することにより、2つのVCO（VCOA14とVCOB17）の感度(Δf/ΔV)を等しくすることができる。
【００５２】
【発明の効果】
本発明の構成を用いることにより、1GHz近傍の高い周波数をPLLを用いて発振させる場合においても、PLL内のVCO感度を低い発振周波数のPLLと等しく設定できるので、ループの安定化および雑音混入量の低減に効果がある。
【００５３】
また、半導体集積回路上に集積する場合に大きな問題となる集積した素子のバラツキに対する影響が大きくなる高周波VCOに対し、比較的バラツキによる影響を受けにくい低周波数用VCOから高周波用VCOへバイアス電流値を供給することが可能となるので、素子バラツキの存在下においても高周波VCOの特性(感度や発振中心周波数)のバラツキを抑える効果がある。
【００５４】
さらに、周波数シンセサイザを２つのPLL部に2分割することにより、後段のPLLでの位相比較器入力信号の周波数を高く設定できるので、マイコンなどで問題となるクロックの急峻な飛び(ジッタ)の発生を低減する効果が得られる。
【図面の簡単な説明】
【図１】本発明に関する実施例である。
【図２】従来のVCOバイアス設定を有するPLLを説明する図面である。
【図３】第1の発振回路を説明するための図面である。
【図４】第2の発振回路を説明するための図面である。
【図５】動作電流検出回路の構成を説明するための図面である。
【図６】バイアス電流供給回路の構成を説明するための図面である。
【図７】第1のVCO(VCOA)の構成を説明するための図面である。
【図８】第2のVCO(VCOB)の構成を説明するための図面である。
【図９】従来のバイアス電流設定方法を説明するための図面である。
【図１０】 VCOAとVCOBの感度を説明するための図面である。
【符号の説明】
1…第1の発振回路、2…第2の発振回路、3…第1のPLL、4…第2のPLL、5…動作電流検出回路、6…バイアス電流供給回路、7…位相比較器、8…チャージポンプ、9…ループフィルタ、10…VCO、11…分周器、12…バイアス設定回路、13…第1のバイアス回路、14…VCOA、15…第1のVIC、16…第2のバイアス回路、17…VCOB、18…第2のVIC、19…第1のトランジスタ、20…第2のトランジスタ、21…第3のトランジスタ、22…第4のトランジスタ、23…抵抗、24…第5のトランジスタ、25…第6のトランジスタ、26…第7のトランジスタ、27…抵抗、28…第8のトランジスタ、29…第9のトランジスタ、30…第10のトランジスタ、31…第11のトランジスタ、32-1〜32-12…遅延回路、33…差動-シングル信号変換回路、34-1〜2…インバータ、35-1〜35-x…VCO10を構成する遅延インバータ、36-1〜36-y…遅延インバータ、37…分周器、38…論理回路、39…チャージポンプ、40…VIC、41…加算回路、42…バイアス設定回路とVCOの部分、43…レプリカ遅延回路、44…キャパシタ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency synthesizer using a phase synchronization circuit (hereinafter referred to as PLL), and is particularly suitable when integrating a frequency synthesizer for data synchronization and microprocessor internal clock generation on a semiconductor integrated circuit.
[0002]
[Prior art]
The PLL is well known as a frequency synthesizer that inputs a relatively low frequency reference clock and generates a stable high frequency signal synchronized with the reference clock for the purpose of generating an internal high-speed clock of the microprocessor.
[0003]
The general PLL circuit configuration is described on pages 227 to 238 of “CMOS Analog Circuit Design Technology” (published in November 1998), supervised by Satoshi Iwata, published by Trikes, Inc., and includes a phase comparator, charge pump, and loop filter. , A voltage controlled oscillator (VCO), and a frequency divider. In addition, it is known that the fact that the oscillation frequency at the center voltage in the control signal control range of the VCO is in the vicinity of the oscillation frequency (f _vco ) of the PLL is advantageous in consideration of element variations at the time of manufacturing the integrated circuit. It has been. FIG. 2 shows an example of a PLL having a bias setting circuit for setting a VCO bias center current for determining a VCO oscillation frequency described in Japanese Patent Laid-Open No. 8-139597 so as to be in the vicinity of the oscillation frequency f _vco .
[0004]
The PLL operation will be described below using the conventional example shown in FIG.
[0005]
A reference signal (f _r ) given from the inside or the outside of the semiconductor integrated circuit is inputted to one input terminal of the phase comparator 7. Further, to the other input terminal of the phase comparator 7 signals from the frequency divider 11 (f _p) are inputted, the phase difference between f _r and f _p in the phase comparator 7 is detected. Two types of signals, a frequency increase control signal (UP) and a frequency decrease control signal (DOWN), are output from the phase comparator 7 and become a phase difference signal converted into a current or a voltage in the charge pump 8 at the next stage. 9 is input. The loop filter 9 has a function of ensuring closed-loop stability of the PLL and suppressing a frequency component equal to the frequency of _fr generated by the phase comparator 7 and a high-frequency noise component.
[0006]
Next, the output (V _lpf ) of the loop filter 9 is input to the control terminal of the VCO 10 that can control the oscillation frequency in accordance with the voltage applied to the control terminal. Further, the VCO 10 output (f _vco ) is divided by an integer N in the frequency divider 11 and connected as the input signal (f _p ) of the phase comparator 7 described above. Thus, the phase comparator 7, the charge pump 8, a loop filter 9, VCO 10, by a feedback loop at the frequency divider 11, it is possible to match the phase and frequency of f _r and f _p. Thus, VCO 10 output (f _vco) is the oscillation frequency of N times to f _r.
[0007]
Further, the PLL shown in FIG. 2 has a bias setting circuit 12 for setting the oscillation frequency at the center voltage of the control signal control range of the VCO 10 to the vicinity of the oscillation frequency when the PLL is actually locked and stably operates. Is used.
[0008]
The bias setting circuit 12 described in Japanese Patent Application Laid-Open No. 8-139597 uses a delay control circuit (DLL) using a delay circuit having a characteristic equivalent to a delay circuit constituting a VCO in a closed loop of a PLL as a replica. Thus, the operation bias current value is estimated.
[0009]
Next, the circuit operation will be described using the configuration example of the bias setting circuit 12 and the VCO 10 shown in FIG. 9 (the portion indicated by the broken line 42 in FIG. 2). The bias setting circuit 12 includes a replica delay circuit 43 in which delay inverters (36-1 to 36-y) having the same element constant as the delay inverters (35-1 to 35-x) constituting the VCO 10 are connected in cascade. A frequency divider 37 for generating the control signal V _c of the replica delay circuit 43, a logic circuit 38, a charge pump 39, and a voltage-current conversion circuit (VIC) 40 are included. The reference signal _fr is input to the frequency divider 37 and is frequency-divided to a frequency that allows easy signal processing. Next, the output of the frequency divider 37 is input to the replica delay circuit 43 and also input to one input terminal of the logic circuit 38. The output of the replica delay circuit 43 is the other input of the logic circuit 38. The logic circuit 38 detects the phase difference between the two input signals and outputs a pulse signal corresponding to the phase difference to the charge pump 39. Next, the output of the charge pump 39 is converted into a current signal in the VIC 40, and one output is connected to the control terminal (V _c ) of the delay inverter (36-1 to 36-y) constituting the replica delay circuit 43, and the other Is added to the loop filter 9 output V _lpf in the adder 41. Further, the addition result is connected to the control terminal of the delay inverter (35-1 to 35-x) constituting the VCO 10.
[0010]
As described above, the logic circuit 38, the charge pump 39, the VIC 40, and the replica delay circuit 43 have a DLL (Delay Locked Loop) configuration, so that each delay inverter ( A bias current of 36-1 to 36-y) is determined. Further, in order to branch the bias current and supply it to each delay inverter (35-1 to 35-x) constituting the VCO 10, the delay inverter (35-1 to 35-x) and the delay inverter (36-1 to 36-x) are supplied. if the equivalent characteristic of the y), it becomes possible to provide a predetermined delay time can be set by f _r the oscillation center frequency of the VCO 10.
[0011]
[Problems to be solved by the invention]
The conventional PLL is configured to estimate the VCO bias current of the PLL based on the VCO bias current obtained by the DLL, and the delay time of the VCO and the delay circuit with different circuit configurations can be completely matched. There were also disadvantageous points such as the point that it was not possible and the deviation from the predetermined VCO bias current value due to the occurrence of offset error of VCO bias current value due to steady phase error in DLL.
[0012]
[Means for Solving the Problems]
In configuring the PLL, the first PLL and the second PLL are divided into two PLL cascade connections, and the VPL operating current of the first PLL is supplied as the VCO bias current of the second PLL. And In addition, as a method of supplying the VCO bias current to the second PLL, a current mirror circuit with a resistor inserted in parallel is applied, and even when the VCO bias current is supplied, the frequency that is limited as the lower limit of the VCO oscillation frequency is By configuring it so that it does not exist, the PLL was locked.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Detailed embodiments of the present invention will be described with reference to FIGS. 1, 3 to 8, and FIG. 10. Here, FIG. 1 is a drawing showing an example of the overall configuration relating to the present invention, and FIGS. 3 to 8 are lower-layer drawings for explaining the inside of each block of FIG. FIG. 10 is a drawing showing the relationship of the oscillation frequency to the input control signals (V _lpf1 , V _lpf2 ) of the VCO to which the present invention is applied.
[0014]
PLL of the present invention shown in FIG. 1 is input from the reference signal f _r is external, the first oscillation circuit 1 to output a first oscillation frequency _{_(f} vco1), f vco1 is input, a second oscillator The second oscillation circuit 2 is configured to output a frequency (f _vco2 ). In addition, the present embodiment is provided with an operating current detection circuit that detects an operating current value from the first oscillation circuit, and uses the operating current value as a bias current in the second oscillation circuit connected to the next stage. It is configured using a supply circuit. Here, by dividing the oscillation circuit into two oscillation circuits (1, 2), the input signal frequency of the subsequent stage (second oscillation circuit 2) can be set high, which is a problem in a frequency synthesizer using a PLL. Steep phase jump (jitter) can be reduced.
[0015]
In the embodiment shown in FIG. 1, the first oscillation circuit 1 includes a PLL-A3 which is a first PLL and an operating current detection circuit 5 which detects a VCO operating current, and a detailed configuration example is shown in FIG. . On the other hand, the second oscillation circuit 2 includes a PLL-B4 which is a second PLL and a bias current supply circuit 6 for supplying a bias current value of the VCO, and a detailed configuration example is shown in FIG. Hereinafter, the case where the oscillation center frequency of VCOA 14 is 200 MHz and the oscillation center frequency of VCOB 17 is 800 MHz will be described.
[0016]
First, the configuration and operation of the first oscillation circuit 1 will be described with reference to FIG.
[0017]
The first oscillation circuit 1 inputs a reference signal _fr to one input terminal and two kinds of control signals (UP, DOWN) output from the phase comparator 7 and corresponds to a phase difference. The charge pump 8 for generating an electric signal, the high frequency noise of the output of the charge pump 8 are suppressed, and the loop filter 9 for ensuring the stability of the closed loop and the output of the loop filter 9 (V _lpf1 ) are inputted to the current signal. A VIC 15 to be converted and a VIC 15 output (V _vco1 ) are input, and a first VCO (VCOA) 14 whose oscillation frequency is controlled corresponding to V _vco1 and a VCOA 14 output (f _vco1 ) are input, and a predetermined frequency division is performed. A frequency divider 11 that divides the frequency by a number, and an operating current detection circuit 5 that monitors the current value of the VIC 15 and outputs a voltage (V _bias ) corresponding to the current value. Further, the frequency divider 11 To be the other input of phase comparator 7. It is connected.
[0018]
Next, the configuration of the VIC 15 and the first bias circuit 13 (part indicated by a broken line) of the operating current detection circuit 5 is shown in FIG. Here, a circuit example in which the first bias circuit 13 is realized by a MOS transistor is shown, but a circuit that performs the same circuit operation can be configured by using other types of transistors.
[0019]
The first bias circuit 13 receives V _lpf1 from the output of the loop filter 9 and has a first transistor 19 connected to the gate electrode, one connected to the source electrode of the first transistor 19, and the other grounded. Resistor 23, a drain electrode connected to the drain electrode of the first transistor 19 and a gate electrode, a source electrode connected to the power supply line, a second transistor 20, a second transistor 20 and a gate The third and

fourth transistors

21 and 22 sharing the electrode and the source electrode; the fifth transistor 24 whose gate electrode and drain electrode are connected to the drain electrode of the third transistor 21; and the fourth transistor 22 A sixth transistor 25 having a drain electrode connected to the gate electrode and the drain electrode, and a capacitor 44 having one connected to the gate electrode of the fifth transistor 24 and the other grounded Constructed.
[0020]
The first bias circuit 13 operates as follows.
[0021]
The loop filter output V _lpf1 is input to the gate electrode of the first transistor 19 and converted into a current signal in a source follower circuit including a resistor 23 connected to the source electrode of the transistor 19. This source follower circuit portion corresponds to the VIC 15 in FIG.
[0022]
Next, since the drain electrode of the first transistor 19 is connected to the drain electrode of the second transistor 20, a current proportional to the voltage value of V _lpf1 flows through the second transistor 20. Further, the gate electrodes of the second transistor 20, the third transistor 21, and the fourth transistor 22 are connected in common to form a current mirror circuit. Therefore, a current equal to the current flowing through the transistor 20 flows through the drain electrodes of the third transistor 21 and the fourth transistor 22.
[0023]
The drain electrode of the transistor 21 is connected to the drain electrode and the gate electrode of the transistor 24, and is then supplied as V _bias to the bias current supply circuit 12 shown in FIG. Therefore, the VCO operation center current value of the second oscillation circuit 2 can be controlled by a value proportional to the drain current value of the transistor 21.
[0024]
Here, the reason for using the method of monitoring the VCO operating current in the first bias circuit 13 and taking out the duplicated signal by dividing it by two current mirror circuits is that the capacitor 44 for smoothing the V _bias is inserted. The capacitor 44 is connected to the outside of the PLL closed loop. By configuring in this way, the PLL closed loop response can be made independent of the value of the V _bias smoothing capacitor 44.
[0025]
Next, the drain electrode of the fourth transistor 22 is connected to the drain electrode and the gate electrode of the sixth transistor 25, converted into a voltage signal, supplied as a control signal for the VCOA 14, and the oscillation frequency of the _{VCOA 14 is set} to V _lpf1 The VCOA 14 is controlled as a signal (V _vco1 ) corresponding to the voltage value.
[0026]
Next, the configuration and operation of the second oscillation circuit 2 will be described with reference to FIG.
[0027]
Second oscillation circuit 2 operates the f _{VCO 1} first is the output of the oscillator circuit 1 as an input, generates a f _VCO2 is n times the frequency for f _{VCO 1.} The second oscillation circuit 2 includes a phase comparator 7, a charge pump 8, a loop filter 9, a second VCO (VCOB) 17, a frequency divider 11 and a second bias circuit 16. The second bias circuit 16 uses a bias current supply circuit 6 that generates a predetermined bias current and a loop filter 9 output signal V _lpf2 as a current signal based on V _bias that is a bias signal from the first oscillation circuit 1. The VIC 18 performs addition with the signal converted into.
[0028]
Since the operation of the second oscillation circuit 2 is the same PLL as that of the first oscillation circuit, it is the same as the content already described in the first oscillation circuit 1, and thus the description is omitted. Therefore, the operation of the second bias circuit 16 portion different from the first oscillation circuit 1 will be described here.
[0029]
The second bias circuit 16 includes a VIC 18 and a bias current supply circuit 6. FIG. 6 shows a configuration example of the second bias circuit 16.
[0030]
In the second bias circuit 16, V _lpf2, which is the output of the loop filter 9, is input to the gate electrode, the source electrode is connected to the resistor, and one is connected to the source electrode of the seventh transistor 26. The other is grounded, the eighth transistor 28 having the gate electrode and the drain electrode connected to the drain electrode of the seventh transistor, and the source electrode connected to the power source, and the gate of the eighth transistor 28 The gate electrode is connected to the electrode, and the drain electrode is connected to the source electrode of the ninth transistor 29 and the seventh transistor 26 whose source electrode is connected to the power source. A gate electrode and a drain electrode are connected to a drain electrode of a tenth transistor 30 to which a certain V _bias is connected and a source electrode is grounded, and a ninth transistor 29; Also, it is composed of an eleventh transistor 31 whose source electrode is grounded.
[0031]
Next, the operation of the second bias circuit will be described.
[0032]
In FIG. 6, the value of the resistor 27 is four times the value of the resistor 23, and the size of the tenth transistor 30 is selected to be 3/4 of the size of the fifth transistor 24. Since these sizes are not particularly specified, they can be arbitrarily set in the applied frequency synthesizer, and there is no problem even if other sizes are used.
[0033]
Since the resistor 27 and the drain electrode of the tenth transistor 30 are connected to the source electrode of the seventh transistor 26 to which the loop filter 9 output V _lpf2 is input, the drain electrode of the sixth transistor is connected to the resistor 27. A combined current of the flowing current value and the current value flowing through the tenth transistor 30 flows. The current (I _M26 ) of the seventh transistor 26 is shown in _Equation 1. However, the condition is that the source electrode voltage of the seventh transistor 26 is equal to or higher than the saturation voltage (usually a parameter called V _dsat ) of the tenth transistor 30.
[0034]
[Expression 1]

[0035]
Here, R represents the resistance value of the resistor 23, V _t is the threshold voltage of the transistor 26, I _M24 is a current value of the fifth transistor 24, n represents the ratio of the oscillation center frequency of VCOA14 and VCOB17. Further, in _Equation 1, since I _M24 is a branch from the same current mirror circuit, I _M24 = I _M25 . Therefore, Equation 1 becomes Equation 2.
[0036]
[Expression 2]

[0037]
In the case of n = 4 as in this embodiment, the first term of the formula 2 represents a voltage-current conversion function for converting the output of the loop filter 9 into a current signal, and the second term represents VCOA14 with respect to the control current for controlling VCOB17 It can be seen that an offset current having a current value of 3/4 with respect to the current controlling the current is added to the VIC18 output.
[0038]
Therefore, when the low oscillation frequency PLL-A14 converges to the desired frequency (200 MHz in this embodiment), the bias current is mapped to the bias circuit 16 of the high oscillation frequency PLL-B2 by the current mirror circuit, and VCOB17 The desired oscillation frequency (800 MHz in this embodiment) can be set as the oscillation center frequency.
[0039]
On the other hand, when the source electrode voltage of the seventh transistor 26 is less than V _dsat transistor 30 of the first 10, no current flows through the transistor 30 of the 10, only to become current to the resistor 27, I _M26 is This can be expressed by Equation 3.
[0040]
[Equation 3]

[0041]
Equation 3 means that there is no bias current control from the PLL-A1. That is, since the offset current is eliminated, the oscillation frequency (f _vco2 ) for the control signal (V _lpf2 ) of _{VCOB 17} matches the line of VCOA 14. With this configuration, there is no restriction on the lower limit of the oscillation frequency of VCOB 17, and therefore any frequency below the desired oscillation frequency can be oscillated.
[0042]
FIG. 10 shows the relationship of the oscillation frequency to the control voltages (V _lpf1 , V _lpf2 ) of _VCOA14 and _VCOB17 . Here, VCOB17 is a graph when it is assumed that the first oscillation circuit 1 has converged to 200 MHz.
[0043]
In the region where the control voltage (V _lpf2 ) is lower than V _t + V _dsat , the tenth transistor 30 is turned off, so only a small current flows through the resistor 27, but the control voltage (V _lpf2 ) is _lower than V _t + V _dsat . In the higher region, the tenth transistor 30 starts to turn on, and the change in the oscillation frequency with respect to the control voltage becomes large. Further, in the region of V _lpf2 >> V _t + V _dsat , the same characteristic as the slope of VCOA 14 is obtained. In FIG. 10, the convergence point is that the oscillation frequency of VCOA14 is 200 MHz and the oscillation frequency of VCOB17 is 800 MHz.
[0044]
Next, FIG. 7 shows the configuration of VCOA 14 and FIG. 8 shows the configuration of VCOB 17. Here, it is configured such that an inversely proportional relationship is established between the oscillation center frequency ratio n of VCOA14 and VCOB17 and the number of delay stages in the VCO. In other words, in the case of this embodiment in which the oscillation center frequency of VCOA14 is 200 MHz and the oscillation center frequency of VCOB17 is 800 MHz, the oscillation center frequency ratio is 4, so the number of delay circuit stages of VCOB17 is 1/4 of that of VCOA14. Set to.
[0045]
Hereinafter, operations of VCOA 14 and VCOB 17 will be described. Here, the case where the oscillation center frequency of VCOA14 is 200 MHz and the oscillation center frequency of VCOB17 is 800 MHz will be described.
[0046]
The VCOA 14 shown in FIG. 7 includes 12 delay circuits (32-1 to 32-12), a differential-single signal conversion circuit 33, and two inverter circuits (34-1, 34-2) for obtaining an output. Consists of The twelve delay circuits (32-1 to 32-12) are, for example, a differential amplifier circuit as described on pages 297 to 302 of the 11th Circuit and System (Karuizawa) Workshop Proceedings. Although a configuration using a latch circuit with feedback is generally used, any circuit configuration is applicable as long as the delay time to the differential signal can be controlled in accordance with the voltage of the control signal (V _c ). it can.
[0047]
The delay circuits (32-1 to 32-12) shown in FIG. 7 are connected in a ring shape, and the output of the final delay circuit (32-12) is viewed from the input of the first delay circuit (32-1). Connect them so that they have the same polarity, that is, positive feedback. Therefore, VCOA 14 oscillates at a frequency that is inversely proportional to the delay time of the entire delay circuit.
[0048]
On the other hand, the VCOB 17 shown in FIG. 8 includes three delay circuits (32-13 to 32-15), a differential-single signal conversion circuit 33, and two inverter circuits (34-1, 34-2) for obtaining an output. Consists of Similarly to the configuration of FIG. 7, the delay circuits (32-13 to 32-15) are connected in a ring shape, and the final delay circuit (32-15) viewed from the input of the first delay circuit (32-13). ) Are of the same polarity, that is, connected so as to be positive feedback. Therefore, an oscillation frequency corresponding to the delay time in the loop can be obtained.
[0049]
When configured in this way, it is known that if VCOA14 and VCOB17 are integrated in the same semiconductor integrated circuit, the delay characteristics of the respective delay circuits (32-1 to 32-15) are substantially equivalent. Therefore, the oscillation center frequency of VCOB17 can be set to 4 times the oscillation center frequency of VCOA14.
[0050]
On the other hand, when using a VCO with n times the delay circuit stage ratio as shown in FIGS. 7 and 8, the relationship of the oscillation frequency to the control signal is multiplied by the oscillation center frequency ratio (1 / n), so VCOB17 The sensitivity (Δf / ΔV) is n times the sensitivity of VCOA14. This is because the sensitivity of the VCOA 14 and the VCOB 17 can be set equal by multiplying the resistance value of the resistor 27 by n times that of the resistor 23.
[0051]
Therefore, as described above, the sensitivity (Δf / ΔV) of the two VCOs (VCOA14 and VCOB17) can be made equal by setting the convergence point to a voltage value equal to or higher than V _t + V _dsat .
[0052]
【The invention's effect】
By using the configuration of the present invention, even when a high frequency in the vicinity of 1 GHz is oscillated using a PLL, the VCO sensitivity in the PLL can be set equal to the PLL of a low oscillation frequency, so that the loop is stabilized and the amount of noise mixed It is effective in reducing.
[0053]
In addition, the bias current value from the low-frequency VCO to the high-frequency VCO, which is relatively less affected by the variation, is higher than the high-frequency VCO that is greatly affected by the variation of the integrated elements, which is a major problem when integrated on a semiconductor integrated circuit. Therefore, even in the presence of device variations, there is an effect of suppressing variations in characteristics (sensitivity and oscillation center frequency) of the high frequency VCO.
[0054]
Furthermore, by dividing the frequency synthesizer into two PLL parts, the frequency of the phase comparator input signal in the subsequent PLL can be set high, so that a sharp jump (jitter) of the clock that is a problem in a microcomputer or the like occurs. Is obtained.
[Brief description of the drawings]
FIG. 1 is an embodiment relating to the present invention.
FIG. 2 is a diagram illustrating a PLL having a conventional VCO bias setting.
FIG. 3 is a diagram for explaining a first oscillation circuit;
FIG. 4 is a diagram for explaining a second oscillation circuit;
FIG. 5 is a diagram for explaining a configuration of an operating current detection circuit;
FIG. 6 is a drawing for explaining the configuration of a bias current supply circuit;
FIG. 7 is a diagram for explaining the configuration of a first VCO (VCOA).
FIG. 8 is a diagram for explaining a configuration of a second VCO (VCOB).
FIG. 9 is a diagram for explaining a conventional bias current setting method;
FIG. 10 is a diagram for explaining the sensitivity of VCOA and VCOB.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... 1st oscillation circuit, 2 ... 2nd oscillation circuit, 3 ... 1st PLL, 4 ... 2nd PLL, 5 ... Operating current detection circuit, 6 ... Bias current supply circuit, 7 ... Phase comparator, 8 ... Charge pump, 9 ... Loop filter, 10 ... VCO, 11 ... Divider, 12 ... Bias setting circuit, 13 ... First bias circuit, 14 ... VCOA, 15 ... First VIC, 16 ... Second Bias circuit 17 ... VCOB 18 ... second VIC 19 ... first transistor 20 ... second transistor 21 ... third transistor 22 ... fourth transistor 23 ... resistor 24 ... fifth Transistor 25 ... sixth transistor 26 ... seventh transistor 27 ... resistor 28 ... eighth transistor 29 ... ninth transistor 30 ... tenth transistor 31 ... eleventh transistor 32 -1 to 32-12 ... delay circuit, 33 ... differential-single signal conversion circuit, 34-1 to 2 ... inverter, 35-1 to 35-x ... delay inverter constituting VCO10, 36-1 to 36-y ... delayed in Over data, 37 ... divider, 38 ... logic circuit, 39 ... charge pump, 40 ... VIC, 41 ... adder circuit, 42 ... bias setting circuit and a portion of the VCO, 43 ... replica delay circuit, 44 ... capacitor.

Claims

第１及び第２の発振回路を用いて基準信号に対して同期した信号を生成する周波数シンセサイザにおいて、
上記第１の発振回路は、
上記基準信号とフィードバック信号が入力される第１の位相比較器と、
上記第１の位相比較器が出力する信号を入力とし位相差に相当する電気信号を発生する第１のチャージポンプと、
上記第１のチャージポンプからの出力信号の高周波雑音を抑圧するとともに閉ループの安定性を確保するための第１のループフィルタと、
上記第１のループフィルタからの出力電圧を電流に変換する第１の電圧電流変換回路と、
上記第１の電圧電流変換回路からの出力信号を入力とし、出力信号に対応して発振周波数が制御される第１の電圧制御発振回路と、
上記第１の電圧制御発振回路からの出力信号を入力とし、所定の分周比にて分周を行う第１の分周器と、
上記第１の電圧電流変換回路の電流値をモニタしてその電流値に対応した電圧を出力する動作電流検出回路と、を備え、
上記第２の発振回路は、
上記第１の電圧制御発振回路からの出力信号とフィードバック信号が入力される第２の位相比較器と、
上記第２の位相比較器が出力する信号を入力とし位相差に相当する電気信号を発生する第２のチャージポンプと、
上記第２のチャージポンプからの出力信号の高周波雑音を抑圧するとともに閉ループの安定性を確保するための第２のループフィルタと、
上記動作電流検出回路からの出力信号をもとに、所定のバイアス電流を生成するバイアス電流供給回路と、
上記第２のループフィルタ及び上記バイアス電流供給回路からの出力電圧を電流に変換する第２の電圧電流変換回路と、
上記第２の電圧電流変換回路からの出力信号を入力とし、この出力信号に対応して発振周波数が制御される第２の電圧制御発振回路と、
上記第２の電圧制御発振回路からの出力信号を入力とし、所定の分周比にて分周を行う第２の分周器と、を備え、
上記第１の電圧電流変換回路と上記動作電流検出回路からなる第１のバイアス回路は、上記第１のループフィルタからの出力がゲート電極に供給される第１のトランジスタと、該第１のトランジスタのソース電極と接地点との間に接続された第１の抵抗と、ドレイン電極が上記第１のトランジスタのドレイン電極に接続された第２のトランジスタと、該第２のトランジスタとゲート電極が共通接続された２つ以上の第３のトランジスタを有するカレントミラー回路と、を含み、上記カレントミラー回路を構成する一方のトランジスタは上記第１の電圧制御発振器に接続され、他方のトランジスタは上記バイアス電流供給回路に接続され、さらに、信号を平滑するためのキャパシタが上記バイアス電流供給回路への配線に設けられており、
上記第２の電圧電流変換回路と上記バイアス電流供給回路からなる第２のバイアス回路は、上記第２のループフィルタからの出力がゲート電極に供給される第４のトランジスタと、該第４のトランジスタのソース電極と接地点との間に接続された第２の抵抗と、上記動作電流検出回路の出力がゲート電極に供給されドレイン電極が第４のトランジスタのソース電極と上記第２の抵抗の接続点に接続されている第５のトランジスタと、を含み、
上記第２の電圧制御発振回路の発振中心周波数を上記第１の電圧制御発振回路の発振中心周波数のｎ倍とする場合、上記第２の電圧制御発振回路に用いる遅延回路の段数は上記第１の電圧制御発振回路に用いる遅延回路の段数の１／ｎ倍に設定されるとともに、上記第２の抵抗は上記第１の抵抗のｎ倍に設定されていることを特徴とする複数の位相同期回路を用いた周波数シンセサイザ。In a frequency synthesizer that generates a signal synchronized with a reference signal using the first and second oscillation circuits,
The first oscillation circuit includes:
A first phase comparator to which the reference signal and the feedback signal are input;
A first charge pump that receives the signal output from the first phase comparator and generates an electrical signal corresponding to a phase difference;
A first loop filter for suppressing high-frequency noise in the output signal from the first charge pump and ensuring closed-loop stability;
A first voltage-current conversion circuit for converting an output voltage from the first loop filter into a current;
A first voltage-controlled oscillation circuit that receives an output signal from the first voltage-current conversion circuit as an input and controls an oscillation frequency corresponding to the output signal;
A first frequency divider that receives an output signal from the first voltage-controlled oscillation circuit and performs frequency division at a predetermined frequency division ratio;
An operation current detection circuit that monitors a current value of the first voltage-current conversion circuit and outputs a voltage corresponding to the current value;
The second oscillation circuit includes:
A second phase comparator to which an output signal and a feedback signal from the first voltage controlled oscillation circuit are input;
A second charge pump that receives the signal output from the second phase comparator and generates an electrical signal corresponding to a phase difference;
A second loop filter for suppressing high-frequency noise in the output signal from the second charge pump and ensuring closed-loop stability;
A bias current supply circuit for generating a predetermined bias current based on an output signal from the operating current detection circuit;
A second voltage-current conversion circuit for converting an output voltage from the second loop filter and the bias current supply circuit into a current;
A second voltage-controlled oscillation circuit having an output signal from the second voltage-current conversion circuit as an input and an oscillation frequency controlled in response to the output signal;
A second frequency divider that receives the output signal from the second voltage controlled oscillation circuit and performs frequency division at a predetermined frequency division ratio;
A first bias circuit including the first voltage-current conversion circuit and the operating current detection circuit includes a first transistor in which an output from the first loop filter is supplied to a gate electrode, and the first transistor A first resistor connected between the source electrode and the ground point, a second transistor whose drain electrode is connected to the drain electrode of the first transistor, and a gate electrode common to the second transistor A current mirror circuit having two or more connected third transistors, wherein one transistor constituting the current mirror circuit is connected to the first voltage controlled oscillator, and the other transistor is connected to the bias current. A capacitor connected to the supply circuit and for smoothing the signal is provided in the wiring to the bias current supply circuit;
The second bias circuit including the second voltage-current conversion circuit and the bias current supply circuit includes a fourth transistor in which an output from the second loop filter is supplied to a gate electrode, and the fourth transistor A second resistor connected between the source electrode of the transistor and the ground point, an output of the operating current detection circuit is supplied to the gate electrode, and a drain electrode is connected to the source electrode of the fourth transistor and the second resistor. A fifth transistor connected to the point;
When the oscillation center frequency of the second voltage controlled oscillation circuit is n times the oscillation center frequency of the first voltage controlled oscillation circuit, the number of stages of delay circuits used in the second voltage controlled oscillation circuit is A plurality of phase synchronizations, wherein the number of stages of delay circuits used in the voltage controlled oscillation circuit is set to 1 / n times and the second resistance is set to n times the first resistance. A frequency synthesizer using a circuit.