JP3655175B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
最近、記憶媒体として強誘電体膜をキャパシタに用い、スイッチング素子として電界効果トランジスタを用いた記憶装置（強誘電体メモリ）の開発が行われており、一部にはすでに実用化されている。強誘電体メモリは、電圧を切った状態でも、強誘電体が自発分極により電位差を発生させその状態を保っている現象を利用した不揮発性メモリであり、電源を落とした後も記憶内容が失われないという特徴がある。しかも強誘電体膜の膜厚が十部薄い場合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能であるなどの特徴を持つ。
【０００３】
このような特徴をもつ強誘電体メモリであるが、一般に強誘電体膜として使用されているPb(Zr,Ti)O3やSrBi2Ta2O7は低融点金属である鉛やビスマスを主成分として含むために不安定であり、薄膜化が難しい、シリコンプロセス中で劣化してしまう、などの問題点を抱えており、強誘電体メモリ本来の実力を発揮できていない。
【０００４】
これに対して強誘電体膜であるBaTiO3は熱力学的に安定で、薄膜化が可能で、シリコンプロセス中でも劣化しないという特徴がある。しかしながらキュリー温度が低いために強誘電特性が一定でないなど十分ではない。
【０００５】
これに対してBaTiO3を下地に対してエピタキシャル成長させ、かつ下地との格子不整合を利用して歪を導入した場合に、非常に良い強誘電特性が得られる。すなわち、強誘電体材料系として安定なBaTiO3を使用し、下地に対してエピタキシャル成長させたエピタキシャル・キャパシタが作成できれば、理想的な強誘電体メモリが実現できる。
【０００６】
一方DRAMなどに用いられる主にシリコン酸化膜等の常誘電体膜を有するキャパシタの場合には、結晶構造は単結晶でなくても十分なキャパシタ特性を達成できる。したがってDRAMでは半導体基板表面に形成されたトランジスタ上に層間絶縁膜を形成し、この層間絶縁膜上に直接常誘電体キャパシタを形成できるので多層構造化が容易にできる。したがってDRAMは容易に高集積化が可能となる。
【０００７】
しかしながら強誘電体メモリに用いるエピタキシャル・キャパシタの場合には非晶質からなる層間絶縁膜上に直接エピタキシャル成長することはできず、何らかの方法で下地に単結晶Ｓｉ表面を利用することが必須である。例えばトランジスタが形成された面と同じ単結晶Ｓｉ基板表面内にエピタキシャル・キャパシタを形成しメモリセルを構成することができる。もちろんこの場合１ビットのスペースは多層構造とする場合よりも２倍以上占めることとなり、更なる高集積化には向いていない。
【０００８】
以上の点に鑑みて、強誘電体メモリを多層化し、高集積化する提案がいくつかなされている。
【０００９】
その一つとして、予めトランジスタを形成したＳｉ基板上にトランジスタを覆う層間絶縁膜を形成し、トランジスタのソース電極或いはドレイン電極の一方の電極上に開口部（コンタクトホール）を形成し、この開口部内に気相からの選択エピタキシャル成長或いは非晶質からの固相エピタキシャル成長により単結晶Ｓｉストレージノードを形成する。次に、この単結晶Ｓｉストレージノード上にエピタキシャル成長によりエピタキシャル・キャパシタを作成する方法（特開平８−１３９２９２号公報）が提案されている。
【００１０】
この方法によりエピタキシャル・キャパシタを多層化できるので、トランジスタとキャパシタを同一Ｓｉ基板平面上に形成するよりは集積化に適する。しかしながら更に高集積化させる場合には、トランジスタのソース電極或いはドレイン電極の一方の電極上に形成するコンタクトホールを細く形成しなければならず、コンタクトホールの深さと幅のアスペクト比が大きくなり、この中にシリコンを一つの単結晶状に形成するのが困難になるという問題が懸念される。
【００１１】
これを回避するために、成長温度を高温にするほど選択性が高まるというシリコンの選択成長の特性を利用して、より高温成長させて単結晶シリコンを形成することが考えられる。しかしながらトランジスタの耐熱性から基板温度を750から800℃程度以上には上げられず単結晶シリコンを形成するにも限界がある。このような観点から、高いアスペクト比で単結晶Ｓｉトレージノードを選択エピタキシャル成長させるための成長条件は非常に狭く一つのメモリデバイスの中に数十メガ個以上の数のプラグを作製する際の歩留まりを考慮すると解決すべき技術課題が大きいと予想される。
【００１２】
また他の作成法としてエピタキシャル・キャパシタを形成した第一のシリコン基板とトランジスタを形成した第二のシリコン基板を貼り合せる方法（特開平１１−７４４７７号公報）が提案されている。しかしながら基板を貼り合わせる際に伴うトランジスタやエピタキシャル・キャパシタに与える衝撃や、基板を再研磨する場合の精度の問題、各ビット間の特性がばらつく問題などを考慮するとやはり解決すべき技術課題が大きい。
【００１３】
【発明が解決しようとする課題】
本発明者らは、上記問題に鑑み、強誘電体メモリの多層化を行なうにあたり、基板表面に対して垂直方向の導通が得られるように延在するチャネル層を持つ縦型電界効果トランジスタに着目した。
【００１４】
縦型電界効果トランジスタとは、半導体基板上に形成された半導体の柱状部に対して下からソース又はドレインの内の何れか一方として機能する下部ソースドレイン領域、半導体層、ソース又はドレインの内の一方に対し他方として機能する上部ソースドレイン領域が形成され、半導体層の側面にゲート絶縁膜を介してゲート電極が形成されたものである。この縦型電界効果トランジスタは上部ソースドレイン領域から下部ソースドレイン領域或いは下部ソースドレイン領域から上部ソースドレイン領域、すなわち半導体基板に対して垂直方向に電流が流れるチャネル部がある。
【００１５】
このような縦型電界効果トランジスタにおいては単結晶半導体からなる上部ソースドレイン領域が半導体基板の上面に位置しており、この上部ソースドレイン領域の単結晶表面を下地層としてエピタキシャル・キャパシタを形成することで強誘電体メモリの多層化を達成できると考えられる。
【００１６】
しかもこの方法は、最小加工寸法をＦとするとメモリセルサイズは最小のクロスポイントセルである４Ｆ２まで縮小可能であるというメリットもある。そのときのエピタキシャル・キャパシタの面積はＦ２となりもっとも高い集積化を達成できる。
【００１７】
そこで実際に半導体基板に縦型電界効果トランジスタを作成し、単結晶シリコンを表面に有する上部ソースドレイン領域上に、フォトリソグラフィ技術を用いてエピタキシャル・キャパシタを作成し、強誘電体メモリを作成してみた。
【００１８】
図１に、この強誘電体メモリの縦型電界効果トランジスタとエピタキシャル・キャパシタの位置関係を示す。図１（ａ）は平面図、図１（ｂ）は図１（ａ）平面図のＡ−Ａ'断面の断面図である。
【００１９】
図１（ａ）（ｂ）に示すように、この強誘電体メモリは、Ｓｉ基板１上に、半導体の柱状部２が形成されている。この柱状部２の側面にはゲート絶縁膜１３を介してゲート電極３が形成されている。柱状部２とゲート絶縁膜１３の界面付近には、Ｓｉ基板１に対して垂直方向の導通が得られるように延在するチャネル部１１が形成されている。柱状部２上には、ソース又はドレインの内の何れか一方として機能する上部ソースドレイン領域５が形成されている。また柱状部２の下には、ソース又はドレインの一方に対して他方として機能する下部ソースドレイン領域４が形成されている。ゲート電極３と下部ソースドレイン領域４は埋め込み絶縁膜１４（シリコン酸化膜）によって電気的に隔離されている。これらの構造によって縦型電界効果トランジスタを構成している。この縦型電界効果トランジスタは層間絶縁膜１２（非晶質）により埋め込まれている。
【００２０】
単結晶シリコンを表面に有する上部ソースドレイン領域５上には、バリア層７がエピタキシャル成長している。このバリア層７上には、下部キャパシタ電極層８、強誘電体膜９及び上部キャパシタ電極層１０からなるエピタキシャル・キャパシタ６がエピタキシャル成長している。
【００２１】
この強誘電体メモリを作成するにあたって、非晶質の層間絶縁膜１２に囲まれたＦ２の面積の上部ソースドレイン領域５上に、Ｆ２の面積のエピタキシャル・キャパシタ６を最大合わせ誤差３σで形成した場合、上部ソースドレイン領域５のパターンとエピタキシャル・キャパシタ６のパターンが重なるのは図１（ａ）中にハッチングで示した領域のみである。それ以外のキャパシタ６のパターンが上部ソースドレイン領域５に重ならない部分は、非晶質の層間絶縁膜１２上に形成されることとなる。非晶質の層間絶縁膜１２上に形成されたキャパシタ６は下部キャパシタ電極層７、強誘電体膜９及び上部キャパシタ電極層１０がエピタキシャル成長せず多結晶化してしまう。
【００２２】
したがってキャパシタ特性は優れたエピタキシャル・キャパシタ特性（上部ソースドレイン領域４と重なっている領域）と劣った多結晶キャパシタ特性（非晶質層間絶縁膜１２上に形成された領域）の混じったものとなり、残留分極値が小さくリーク電流が大きくなる問題が生じた。
【００２３】
上記問題に鑑み、図１（ｃ）に示すように、前後左右の最大合わせ誤差を考慮してキャパシタ面積を上部ソースドレイン領域５よりも十分小さくして、エピタキシャル成長したエピタキシャル・キャパシタ６を作成した場合、キャパシタ面積は(Ｆ−２×３σ)2のとなる。この場合３σが３０％程度であることを考慮すると、本来Ｆ２の面積を利用できるのが、わずか２０％程度しか利用できず極めて面積利用効率の悪いものであった。
【００２４】
本発明は上記の問題点を解決するためになされたものであり、縦型電界効果型トランジスタの上部ソースドレイン領域上にエピタキシャル・キャパシタを自己整合的に形成することが可能な半導体記憶装置の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、第１の発明は、一主面に単結晶半導体層を有する基板と、
前記基板上に形成され、前記一主面に対して垂直方向の導通が得られるように延在するチャネル部と、
前記チャネル部の導通方向に沿う側表面に形成されたゲート絶縁膜、
及びこのゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル部上に前記単結晶半導体層の表面を有するように形成され、ソース又はドレインの内の何れか一方として機能する一方領域と、
前記チャンネル部下に形成され、前記ソース又はドレインの一方に対し他方として機能する他方領域と、
前記一方領域の前記単結晶半導体層の表面上にエピタキシャル成長された、下部キャパシタ電極層、強誘電体膜及び上部キャパシタ電極層を備えるキャパシタとを具備することを特徴とする半導体記憶装置を提供する。
【００２６】
前記キャパシタの側壁に、これを被服するキャパシタ絶縁側壁とを具備することが好ましい。
【００２７】
エピタキシャル・キャパシタをマスクとして下地の単結晶半導体層をエッチングする際、エピタキシャル・キャパシタの側壁に絶縁膜側壁を設けることでエッチングによる欠陥発生を防止できる。
【００２８】
また、前記一方領域と前記下部キャパシタ電極層間にエピタキシャル成長されたバリア層が形成されていることが好ましい。
【００２９】
上部ソースドレイン領域上に、この上部ソースドレイン領域表面を酸化させないように酸素をブロックするためのバリア層を形成することで、絶縁体化することを防ぐと共に、キャパシタがエピタキシャル成長しやすくすることができる。バリア層としては導電性の立方晶系のものが好ましい。
【００３０】
第２の発明は、 一主面に単結晶半導体層を有する基板と、
前記基板上に選択的に形成され、一主面に対して垂直方向に導通するチャネル部となるよう柱状にされた複数の半導体柱状部と、
前記柱状部の側面に形成されたゲート絶縁膜と、
前記柱状部の側面に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記柱状部の頂部に形成されたソース又はドレインの内の何れか一方として機能する一方領域と、
前記柱状部の基板側に形成され、前記ソース又はドレインの一方に対し他方として機能する他方領域と、
前記一方領域場に形成された、前記柱状部の頂部平面形状と一致する形状の下部キャパシタ電極層、強誘電体膜及び上部キャパシタ電極層とを具備することを特徴とする半導体記憶装置を提供する。
【００３１】
第３の発明は、一主面に単結晶半導体層を有する基板の前記単結晶半導体層の表面上に、下部キャパシタ電極層、誘電体膜及び上部キャパシタ電極層をこの順にエピタキシャル成長する工程と、
前記下部キャパシタ電極層、誘電体膜及び上部キャパシタ電極層を所望の形状にパターニングしてキャパシタを形成する工程と、
前記キャパシタ下の前記単結晶半導体層を残すように前記単結晶半導体層を選択的に除去することにより前記キャパシタ下に半導体の柱状部を形成する工程と、
前記柱状部の側壁にゲート絶縁膜及び、このゲート絶縁膜を介するゲート電極を形成し、前記柱状部の側壁部分をチャネル部とした縦型電界効果トランジスタを形成する工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【００３２】
本発明では、先ず単結晶半導体層表面上に、強誘電体キャパシタをエピタキシャル成長させて、所望のキャパシタ特性を有するエピタキシャル・キャパシタを形成し、このエピタキシャル・キャパシタをマスクとして単結晶半導体層をエッチングして半導体の柱状部を形成し、この柱状部の側面にチャネル部を具備する縦型電界効果トランジスタを形成している。このようにすると縦型電界効果トランジスタの上部ソースドレイン領域とエピタキシャル・キャパシタとが自己整合的に位置合わせできるので、高集積化された半導体メモリを作成できる。
【００３３】
前記単結晶半導体層の表面には予め前記縦型電界効果トランジスタの上部ソース又はドレイン領域となる半導体層が形成されていることが好ましい。
【００３４】
第４の発明は、一主面に単結晶半導体層を有する基板上に、前記基板の一主面に対して垂直方向に導通するチャネル部となる半導体の柱状部を形成する工程と、
前記柱状部の側面にゲート絶縁膜を形成する工程と、
前記柱状部の側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記柱状部の頂部にソース又はドレインの内の何れか一方として機能する一方領域を形成する工程と、
前記柱状部の前記基板側に前記ソース又はドレインの一方に対し他方として機能する他方領域を形成する工程と、
前記一方領域の単結晶半導体面を核としてエピタキシャル半導体層をエピタキシャル成長する工程と、
前記半導体層上に、下部キャパシタ電極層、誘電体膜及び上部キャパシタ電極層をこの順にエピタキシャル成長する工程と、
少なくとも前記下部キャパシタ電極層及び前記エピタキシャル半導体層を一括してパターニングする工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【００３５】
本発明は、縦型電界効果トランジスタにおける上部ソースドレイン領域の表面の単結晶部を核としてエピタキシャル半導体層をエピタキシャル成長させている。このときエピタキシャル半導体層は横方向にもエピタキシャル成長させることで、上部ソースドレイン領域よりも横方向に広がりを持ってエピタキシャル成長膜が形成できる。このエピタキシャル半導体層を下地膜としてエピタキシャル・キャパシタを形成することでパターニングの際に少々の合わせ誤差があっても十分な大きさのエピタキシャル・キャパシタを形成できる。
【００３６】
第３、第４の発明において、前記誘電体膜が強誘電体膜であることが好ましい。
【００３７】
ここで第３の発明では、最初に個々のエピタキシャル・キャパシタを単結晶が表面に出ている半導体基板上に作成した後に、このエピタキシャル・キャパシタをマスクとして、半導体基板をパターニングし半導体柱を形成する。次にこの半導体柱に縦型電界効果トランジスタを作成することによって、上部のエピタキシャル・キャパシタと下部の縦型電界効果トランジスタを自己整合的に形成することが可能となる。したがってＦ２の面積を持つ縦型電界効果トランジスタ上に、同じくＦ２の面積を持つエピタキシャル・キャパシタを形成できるので強誘電体メモリの高集積化が可能となる。
【００３８】
また、第４の発明では、最初に半導体基板上に、縦型電界効果トランジスタを作成し非晶質絶縁膜で埋め込む。次に縦型電界効果トランジスタの上部ソースドレイン領域の単結晶面を表出し、これを核（シード層）として基板全面をエピタキシャル単結晶半導体層で覆う。次にこのエピタキシャル単結晶半導体層上にエピタキシャル成長させたエピタキシャル・キャパシタの層構造を形成し、少なくともエピタキシャル下部キャパシタ電極層と前記エピタキシャル単結晶半導体層を同一のパターンで一括して加工してセルノードを分離絶縁する。こうすることで層間絶縁膜上にもエピタキシャル・キャパシタを形成することが可能となり、一括パターニングによる合わせずれが生じても、Ｆ２の面積を持つエピタキシャル・キャパシタを縦型電界効果トランジスタの上に作成することが可能となる。
【００３９】
なお、縦型電界効果トランジスタの作成方法として、第３の発明ではエピタキシャル・キャパシタをマスクとして半導体の柱状部をパターニングしたあと、縦型電界効果トランジスタを作成しているので、このパターニングされた半導体の柱状部に縦型電界効果トランジスタを作成する方法に限られるが、第４の発明では、柱状部を形成した後にエピタキシャル・キャパシタを形成しているので、柱状部はパターニングして形成するほかに、選択エピタキシャル成長して形成してもよい。
【００４０】
また、第３の発明では、エピタキシャル・キャパシタをマスクとして半導体の柱状部をパターニングし縦型電界効果トランジスタを形成できるので、リソグラフィー工程数が削減される効果も奏する。
【００４１】
また、本発明に使用されるエピタキシャル・キャパシタの誘電体膜としてキャパシタ特性が安定で、エピタキシャル成長が容易なBaTiO３を主成分とする強誘電体膜が望ましい。さらに上部キャパシタ電極層及び下部キャパシタ電極層に、この強誘電体膜と同じペロブスカイト構造を持つ導電性の酸化物例えばSrRuO３やSr(Ti, Nb)O３などの単結晶膜を使用し、電極の格子定数と強誘電体膜の格子定数の差を利用して人工的に歪ませたエピタキシャル歪格子誘電体膜を使用することが望ましい。
【００４２】
この場合、BaTiO３系のエピタキシャル歪格子誘電体膜は、残留分極量が80μC/cm2以上、動作電圧が１Ｖ以下という非常に優れた強誘電体キャパシタを縦型電界効果トランジスタに対して自己整合的に作成することができる。
【００４３】
また、本発明において、(Ba,Sr)TiO3系のエピタキシャル歪格子誘電体膜の常誘電体（Sr、Baの組成比を選ぶことによって常誘電体化させることが可能）を使用することにより、ＤＲＡＭに使用されるキャパシタの常誘電体膜として用いることができる。この場合比誘電率が1000以上、酸化膜の換算膜厚にして０．１ｎｍ以下と非常に優れた常誘電体キャパシタを縦型電界効果トランジスタに自己整合的に作成することも可能となる。
【００４４】
【発明の実施の形態】
以下、本発明の好ましい実施形態について図面を参照して説明する。
【００４５】
（実施形態１）
図２は、本発明の実施形態１にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。
【００４６】
図２中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。
【００４７】
次に、図３、図４を用いてこの半導体記憶装置の製造方法を説明する。図３、図４の(a)-1、(b)-1、(c)-1は図２中Ａ−Ａ'断面図、図３、図4の(a)-2、(b)-2、(c)-2は図２中Ｂ−Ｂ'断面図である。
【００４８】
先ず、図３(a)-1、(a)-2に示すように、第２導電型の不純物領域５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を予め表面に形成した第1導電型のシリコン単結晶基板１をフッ酸でエッチングした後、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この第２導電型の不純物領域５上に(Ti0.9,Al0.1)Nからなるバリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて６００℃である。次に、上部キャパシタ電極層１０上に酸化膜２５及び窒化膜２６を化学的気相成長法（CVD法）により成膜する。
【００４９】
次に、図３(b)-1、(b)-2に示すように、リソグラフィー及び反応性イオンエッチングによりバリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、酸化膜２５、窒化膜２６を半導体基板１上の不純物領域５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。
【００５０】
次に、酸化膜をCVD法により成膜した後、窒化膜２６及び半導体基板１上の不純物領域５を停止層として異方性エッチングしエピタキシャル・キャパシタ６の側壁に酸化膜キャパシタ側壁２７を形成する。
【００５１】
次に、図３(c)-1、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしてシリコン基板１をエッチングし、半導体の柱状部２を形成する。このとき窒化膜２６もいっしょにエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００５２】
次に、エピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしイオンインプランテーション及び熱処理による活性化を行なって第2導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を形成し、さらにこの不純物拡散層４上に埋め込み絶縁膜１４（シリコン酸化膜）を形成する。
【００５３】
次に、図４(a)-１、(a)-２に示すように、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、急速熱酸化（ＲＴＯ）により、半導体の柱状部２のシリコンが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層となる表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成する。次にCVD法により第2導電型の半導体層２８をこのシリコン基板１上に一様に作成する。
【００５４】
次に、図４(b)-１、(b)-２に示すように、異方性エッチングにより第２導電型半導体層２８をエッチバックしてワード線２１（縦型電界効果トランジスタのゲート電極）を作成する。
【００５５】
なおこのとき図４(b)-１に示すＡ−Ａ'断面はメモリセル間の間隔が最小加工寸法Ｆよりやや広く作成してあるためにワード線２１とワード線２１が分離される。一方図４(b)-２に示すＢ−Ｂ'断面のワード線２１はメモリセル間の間隔を最小加工寸法Ｆで作成してあるために半導体の柱状部２間の溝が完全に埋め込まれワード線２１が連続して形成されている。
【００５６】
次に、基板全面に窒化膜からなる層間絶縁膜１２を埋め込み平坦化する。
【００５７】
ここまでの工程でシリコン基板１表面の第2導電型不純物層５（上部ソースドレイン領域）、半導体の柱状部２の下部に形成された第2導電型不純物拡散層４（下部ソースドレイン領域３）、半導体の柱状部２の側壁にゲート絶縁膜１３を介して形成されたゲート電極２１からなる縦型電界効果トランジスタが形成されたことになる。この縦型電界効果トランジスタにおける半導体の柱状部２の側面にはシリコン基板１に対して垂直方向に延在したチャネル部１１が形成される。なお埋め込み絶縁膜１４はゲート電極２１と下部ソースドレイン領域４を電気的に分離するためのものである。
【００５８】
次に、図４(c)-1、(c)-2に示すように、この基板上にＣＶＤ法により酸化膜２９を成膜し、リソグラフィーによりビット線２３形成用のマスクを形成し、窒化膜１２をストッパーとして酸化膜２５及び酸化膜２７の一部を選択エッチングして、エピタキシャル・キャパシタ６の上部キャパシタ電極層１０を露出する。
【００５９】
次に、スパッタによりビット線２３を埋め込み、平坦化後にさらに酸化膜３０を形成する。
【００６０】
このようにして、シリコン基板１面に対して垂直方向に延在するチャネル部１１と、このチャネル部１１にゲート絶縁膜１３を介して形成されたゲート電極２１と、前記チャネル部１１の上下にそれぞれ形成された上部ソースドレイン領域電極５及び下部ソースドレイン領域４を具備する縦型電界効果トランジスタと、前記縦型電界効果トランジスタの上部ソースドレイン領域５上にエピタキシャル成長した下部キャパシタ電極層８、強誘電体膜９及び上部キャパシタ電極層１０を有するエピタキシャル・キャパシタ６とを具備する強誘電体メモリを作成できる。
【００６１】
また、この実施形態１で示したように、1回のリソグラフィー工程によりエピタキシャル・キャパシタと縦型電界効果トランジスタとが自己整合したメモリセルを形成することができる。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができる。
【００６２】
本実施例では、一主面に単結晶半導体層を有する基板として、シリコン単結晶を表面に有するシリコン単結晶基板を用いた。もちろんシリコン基板上に絶縁膜を介してシリコン単結晶層が形成されているいわゆるＳＯＩ基板を用いても良い。
【００６３】
（実施形態２）
図５は、本発明の実施形態２にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。実施形態１との違いは、ワード線２１が縦型電界効果トランジスタの右側を半周囲んで形成している点である。
【００６４】
図５中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。
【００６５】
次に、図６、図７を用いてこの半導体記憶装置の製造方法を説明する。図６、図７の(a)-1、(b)-1、(c)-1は図５中Ａ−Ａ'断面図、図６、図７の(a)-2、(b)-2、(c)-2は図５中Ｂ−Ｂ'断面図である。
【００６６】
先ず、図６(a)-1、(a)-2に示すように、第２導電型の不純物領域５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を予め表面に形成した第1導電型のシリコン単結晶基板１をフッ酸でエッチングした後、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この第２導電型の不純物領域５上に(Ti0.9,Al0.1)Nからなるバリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて６００℃である。次に、上部キャパシタ電極層１０上に酸化膜２５及び窒化膜２６をCVD法により成膜する。
【００６７】
次に、図６(b)-1、(b)-２に示すように、リソグラフィー及び反応性イオンエッチングによりバリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、酸化膜２５、窒化膜２６を半導体基板１上の不純物領域５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。
【００６８】
次に、酸化膜をCVD法により成膜した後、窒化膜２６及び半導体基板１上の不純物領域５を停止層として異方性エッチングしエピタキシャル・キャパシタ６の側壁に酸化膜キャパシタ側壁２７を形成する。
【００６９】
次に、図６(c)-１、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとして半導体基板１をエッチングし、半導体柱２を形成する。このとき窒化膜２６もいっしょにエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００７０】
次にエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしイオンインプランテーション及び熱処理による活性化を行なって第2導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を形成し、さらにこの不純物拡散層４上に埋め込み絶縁層１４（シリコン酸化膜）を形成する。
【００７１】
次に、図７(a)-1、(a)-2に示すように、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、ＲＴＯにより、半導体柱２のシリコンが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層が形成される表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成する。次にCVD法により第2導電型の半導体層２８をこのシリコン基板１上に一様に作成する。
【００７２】
次に、図７（ｂ）に示すように、フォトリソグラフィ工程によりワード線形成用のマスクを形成し、酸化膜２５及び酸化キャパシタ側壁２７をエッチングストッパーとして第2導電型の半導体層２８をエッチバックしてワード線２１（縦型電界効果トランジスタのゲート電極）を作成する。
【００７３】
次に、基板全面に窒化膜からなる層間絶縁膜１２を埋め込み平坦化する。
ここまでの工程でシリコン基板１表面の第2導電型不純物層５（上部ソースドレイン領域）、半導体柱２の下部に形成された第2導電型不純物拡散層４（下部ソースドレイン領域）、半導体の柱状部２の側壁にゲート絶縁膜１３を介して形成されたゲート電極２１からなる縦型電界効果トランジスタが形成されたことになる。この縦型電界効果トランジスタの半導体における柱状部２の側面にはシリコン基板１に対して垂直方向に延在するチャネル部１１が形成される。なお埋め込み絶縁膜１４はゲート電極２１と下部ソースドレイン領域４を電気的に分離するためのものである。
【００７４】
本実施形態では図７(b)-1のＡ−Ａ'断面図及び図５に示すように半導体の柱状部2の右側壁面のみにゲート電極２１が形成されているので、チャネル部１１は柱状部２の右側面のみに形成される。
【００７５】
次に、図７(c)-１、(c)-2に示すように、この基板上にＣＶＤ法により酸化膜２９を成膜し、リソグラフィーによりビット線２３形成用のマスクを形成し、窒化膜１２をストッパーとして酸化膜２５及び酸化膜キャパシタ側壁２７の一部を選択エッチングして、エピタキシャル・キャパシタ６の上部キャパシタ電極層１０を露出する。
【００７６】
次に、スパッタによりビット線２３を埋め込み、平坦化後にさらに酸化膜保護層３０を形成する。
【００７７】
このようにして、シリコン基板１の面に対して垂直方向に延在するチャネル部１１と、このチャネル部１１にゲート絶縁膜１３を介して形成されたゲート電極２１と、前記チャネル部１１の上下にそれぞれ形成された上部ソースドレイン領域電極５及び下部ソースドレイン領域４を具備する縦型電界効果トランジスタと、前記縦型電界効果トランジスタの上部ソースドレイン領域５上にエピタキシャル成長した下部キャパシタ電極層８、強誘電体膜９及び上部キャパシタ電極層１０を具備するキャパシタ６とを具備する強誘電体メモリを作成できる。
【００７８】
また、この実施形態２で示したように、２回のリソグラフィー工程によりエピタキシャル・キャパシタと縦型電界効果トランジスタとが自己整合したメモリセルを形成することができる。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができる。
【００７９】
（実施形態３）
図８は、本発明の実施形態３にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。実施形態１との違いは、ワード線２１が半導体柱２の左右側壁に選択エッチングにより残されたものである。
【００８０】
図８中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。１２は層間絶縁膜である。
【００８１】
次に、図９、図１０を用いてこの半導体記憶装置の製造方法を説明する。図９、図１０の(a)-1、(b)-1、(c)-1は図８中Ａ−Ａ'断面図、図９、図１０の(a)-2、(b)-2、(c)-2は図８中Ｂ−Ｂ'断面図である。
先ず、図９(a)-1、(a)-2に示すように、第２導電型の不純物領域５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を予め表面に形成した第1導電型のシリコン単結晶基板１をフッ酸でエッチングした後、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この第２導電型の不純物領域５上に(Ti0.9,Al0.1)Nからなるバリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて600℃である。次に、上部キャパシタ電極層１０上に酸化膜２５及び窒化膜２６をCVD法により成膜する。
【００８２】
次に、図９(b)-1、(b)-2に示すように、リソグラフィー及び反応性イオンエッチングによりバリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、酸化膜２５、窒化膜２６を半導体基板１上の不純物領域５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。このとき図９(b)-1のＡ−Ａ'断面のほうだけ、すなわちワード線２１方向に残るようにエッチングした。
【００８３】
次に、酸化膜をCVD法により成膜した後、窒化膜２６及び半導体基板１上の不純物領域５を停止層として異方性エッチングしエピタキシャル・キャパシタ６の側壁に酸化膜キャパシタ側壁２７を形成する。
【００８４】
次に、図９(c)-１、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしてシリコン基板１をエッチングし、半導体の柱状部２を形成する。このとき窒化膜２６もいっしょにエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００８５】
次にエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしイオンインプランテーション及び熱処理による活性化を行なって第2導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を形成し、さらにこの不純物拡散層４上に埋め込み絶縁膜１４（シリコン酸化膜）を形成する。
【００８６】
次に、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、ＲＴＯにより、半導体の柱状部２のＳｉが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成した。次にCVD法により第2導電型の半導体層２８をこの半導体基板１上に一様に形成する。
【００８７】
次に、図１０(a)-1、(a)-2に示すように、酸化膜２５及び酸化膜キャパシタ側壁２７をストッパーとして第2導電型の半導体層２８を異方選択エッチングしてワード線２１（縦型電界効果トランジスタのゲート電極）を作成する。
次に、シリコン基板１全面に窒化膜からなる層間絶縁膜１２を埋め込み平坦化し、窒化膜３１をさらにCVD法により成膜した。
ここまでの工程でシリコン基板１表面の第2導電型不純物層５（上部ソースドレイン領域）、半導体の柱状部２の下部に形成された第2導電型不純物拡散層４（下部ソースドレイン領域）、半導体の柱状部２の側壁にゲート絶縁膜１３を介して形成されたゲート電極２１からなる縦型電界効果トランジスタが形成されたことになる。この縦型電界効果トランジスタにおける半導体の柱状部２の側面には半導体基板１に対して垂直方向の導通が得られるチャネル部１１が形成される。なお埋め込み絶縁膜１４はゲート電極２１と下部ソースドレイン領域４を電気的に分離するためのものである。
【００８８】
次に、図１０(b)-1のＢ−Ｂ'断面図に示すように、リソグラフィー及び反応性イオンエッチングによりエピタキシャル・キャパシタ６をビット線２３方向に沿って不純物領域５までエッチングする。さらに酸化膜をCVD法により成膜した後、異方性エッチングにより窒化膜３１及び半導体基板１上の不純物領域５を停止層として、酸化膜キャパシタ側壁３２を形成する。このとき窒化膜３１もエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００８９】
次に、エピタキシャル・キャパシタ６上に残された酸化膜２５及び酸化膜キャパシタ側壁２７、３２をマスクとして、半導体基板１をエッチングして、ビット線２３方向のトレンチを形成し、セルノードを分離する。
【００９０】
次に、図１０(c)-１、(c)-2に示すように、CVD法により窒化膜３２を埋め込み平坦化する。次にCVD法により酸化膜３３を成膜する。次にリソグラフィーによりビット線２３形成用のマスクを形成し、窒化膜３２及び窒化膜１２をストッパーとして酸化膜２５の全部、酸化膜キャパシタ側壁２７、３２、酸化膜３３の一部をエッチングしエピタキシャル・キャパシタ６の上部キャパシタ電極層１０を露出する。
【００９１】
さらにスパッタによりビット線２３を埋め込み平坦化後、窒化膜３４を形成する。
および第４の酸化膜２４の選択エッチングを行なってキャパシタの上部電極１４を露出した。さらにスパッタによりビット線３１を埋め込み，平坦化後にさらに第５の窒化膜２９を形成した。
上述した工程により２回のリソグラフィー工程により４Ｆ２のメモリセル面積およびＦ２のキャパシタ面積を持ち完全に自己整合した強誘電体キャパシタと縦形電界効果型トランジスタからなるメモリセルを形成することができた。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができた。
【００９２】
（実施形態４）
図１１は 本発明の実施形態４にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。本実施形態では最初に半導体基板上に、縦型電界効果トランジスタを作成し非晶質絶縁膜で埋め込む。次に縦型電界効果トランジスタの単結晶上部ソースドレイン領域を表出し、これを核（シード層）として基板全面を単結晶半導体層で覆う。次にこの単結晶半導体層上にエピタキシャル成長させたエピタキシャル・キャパシタの層構造を形成し、少なくともエピタキシャル下部キャパシタ電極層と前記単結晶半導体層を同一のパターンで一括して加工してセルノードを分離絶縁するものである。
【００９３】
図１１中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。
【００９４】
次に、図１２、図１３を用いてこの半導体記憶装置の製造方法を説明する。図１２、図１３の(a)-1、(b)-1、(c)-1は図１１中Ａ−Ａ'断面図、図１２、図１３の(a)-2、(b)-2、(c)-2は図１１中Ｂ−Ｂ'断面図である。
【００９５】
先ず、図１２(a)-1、(a)-2に示すように、第１導電型のシリコン単結晶基板１をリソグラフィー及び反応性イオンエッチングによりパターニングして、半導体の柱状部２を形成する。次に、イオンインプランテーション及び熱処理による活性化を行なって、半導体の柱状部２上に第２導電型の不純物拡散層５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を、半導体の柱状部２間に第２導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を同時に自己整合的に形成する。
【００９６】
次に、半導体の柱状部２間の不純物拡散層４上に、埋め込み絶縁膜１４（シリコン酸化膜）を形成する。
【００９７】
次に、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、ＲＴＯにより、半導体柱２のシリコンが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層が形成される表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成した。
【００９８】
次に図１２(b)-1、(b)-2に示すように、CVD法により第2導電型の半導体層をこの半導体基板１上に一様に形成する。異方性エッチングによりこの半導体層をエッチバックしてワード線２１（後に縦型電界効果トランジスタのゲート電極になる）を作成する。
【００９９】
なおこのとき図１２(b)-1に示すＡ−Ａ'断面はメモリセル間の間隔が最小加工寸法Ｆよりやや広く作成してあるためにワード線２１とワード線２１が分離される。一方図１２(b)-2に示すＢ−Ｂ'断面のワード線２１はメモリセル間の間隔を最小加工寸法Ｆで作成してあるために半導体の柱状部２間の溝が完全に埋め込まれワード線２１が連続して形成されている。次に層間絶縁膜１２（酸化膜）により半導体の柱状部２を埋め込み平坦化する。
【０１００】
ここまでの工程で、半導体の柱状部２上に形成された第2導電型不純物拡散層５（上部ソースドレイン領域）、半導体の柱状部２間に形成された第2導電型不純物拡散層４（下部ソースドレイン領域）、半導体柱２側壁に形成されたゲート絶縁膜１３、半導体の柱状部２の側面に延在するチャネル部１１からなる縦形電界効果型トランジスタが形成されたことになる。
【０１０１】
次に、図１２(c)-１、(c)-2に示すように、上部ソースドレイン領域５の表面をフッ酸でエッチングした後に、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、シリコン基板１全面に第２導電型の非晶質シリコン層を形成し、500℃の熱処理により、上部ソースドレイン領域５のシリコン単結晶面を核（シード層）として、上部ソースドレイン領域５と非晶質シリコン層との界面から、この非晶質シリコン層を固相エピタキシャル成長させて単結晶シリコン層３５を作成し平坦化する。
【０１０２】
次に、図１３(a)-1、(a)-2に示すように、単結晶シリコン層３５の表面をフッ酸でエッチングした後に、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この単結晶シリコン層３５上に(Ti0.9,Al0.1)Nからなる下部バリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０、(Ti0.9,Al0.1)Nからなる上部バリア層３６を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて６００℃である。次に、上部バリア層３６上に酸化膜２５及び窒化膜２６をCVD法により成膜する。
【０１０３】
次に、図１３(b)-1、(b)-2に示すように、リソグラフィー及び反応性イオンエッチングにより下部バリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、上部バリア層３６、酸化膜２５、窒化膜２６を半導体基板１上の単結晶シリコン層３５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。
【０１０４】
さらに酸化膜をCVD法により成膜した後、窒化膜２６及び単結晶シリコン層３５を停止層として異方性エッチングにより、酸化膜キャパシタ側壁を形成する。
【０１０５】
次に、図１３(c)-１、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとして単結晶シリコン層３５を選択的にエッチングし、下部キャパシタ電極層８、下部バリア層７、単結晶シリコン層１６及び上部ソースドレイン領域５からなるセルノードを分離絶縁する。このとき窒化膜２６もいっしょにエッチングされる。
【０１０６】
次に、ＣＶＤ法に酸化膜３７を成膜し、化学的機械的研磨法（ＣＭＰ）により(Ti,Al)N上部バリア層３６をストッパーとしてこの面が表面に出るまで研磨し平坦化する。次に、ＣＶＤ法により窒化膜３７を成膜し、リソグラフィーによりビット線形成用のマスクを形成し、酸化膜３６をストッパーとして窒化膜３７を選択エッチングする。さらにスパッタによりビット線２３を埋め込み、平坦化する。さらに窒化膜３４を形成し保護膜とした。
【０１０７】
上述した工程では、２回のリソグラフィー工程により自己整合した強誘電体キャパシタと縦形電界効果型トランジスタからなるメモリセルを形成することができる。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができる。
【０１０８】
（実施形態５）
実施形態１から実施形態４では、強誘電体キャパシタの強誘電体膜としてBaTiO３系のエピタキシャル歪格子誘電体膜を使用し、メモリセル面積がおよそ４Ｆ２、キャパシタ面積がＦ２の半導体メモリを作成した。
【０１０９】
この場合でも、加工技術の進展に連れて、例えば加工寸法Ｆが０．１μｍ以下になった場合はメモリセルに必要な蓄積電荷量が足りなくなる恐れがある。具体的には安定な読み出しを保証するためのメモリセルに必要な電荷量が20 fCであると仮定すると、80μC/cm2の残留分極値を持つ強誘電体キャパシタを使用しても0.1μｍ２のキャパシタ面積では8 fCにしかならず安定な読み出し動作ができなくなる恐れがある。
【０１１０】
そこで、本実施形態では、実施形態１から実施形態４に示したメモリセルを用いて、加工寸法Ｆが０．１μｍ以下になった場合でも安定動作可能な強誘電体メモリの回路構成について説明する。
【０１１１】
図１４は、このような強誘電体メモリの回路図である。
【０１１２】
各メモリセルＭ０、Ｍ１、Ｍ２は、強誘電体キャパシタＣＭ０、ＣＭ１、ＣＭ２の下部電極が縦型電界効果トランジスタＱｒ０、Ｑｒ１、Ｑｒ２と接続され、上部キャパシタ電極層がサブビット線ＳＢＬに接続されている。サブビット線ＳＢＬの一端は増幅用トランジスタＱREADのゲート電極に接続されている。増幅用トランジスタＱREADの出力を読み出し線ＳＬに接続する。
【０１１３】
このようなサブブロックを後で説明する図１５のようにマトリックス状に並べて半導体メモリを構成する。こうすることで、サブビット線ＳＢＬにぶらさがるメモリセルの個数を少なくできるので、サブブロック化しない通常のビット線の容量よりもはるかに小さくなり、各メモリセルのＭ０、Ｍ１、Ｍ２の蓄積電荷は、増幅用トランジスタＱREADがＯＮになった後に読み出し線ＳＬを通して読み取る。
【０１１４】
したがって各メモリセルＭ０、Ｍ１、Ｍ２に要求される蓄積電荷量がはるかに小さくても、サブビット線ＳＢＬに接続するメモリセル数が少ないので、増幅用トランジスタＱREADによって読み出し可能となる。
【０１１５】
また逆に各メモリセルＭ０、Ｍ１、Ｍ２の蓄積電荷量に応じてサブビット線ＳＢＬに接続するメモリセル数を調節することにより、最適なサブビット線容量に調節することで最適な呼び出し信号を得ることが可能である。
【０１１６】
また、増幅用トランジスタＱREADの構造としては、各メモリセルＭ０、Ｍ１、Ｍ２に使用した縦型電界効果トランジスタを使用するとメモリセルプロセスやメモリセルレイアウトの点で最適である。
【０１１７】
このように実施形態１から実施形態４で説明したBaTiO３系のエピタキシャル歪格子誘電体膜を使用した強誘電体キャパシタと縦型電界効果トランジスタを接続したメモリセルを、本実施形態で説明したサブビット線ＳＢＬと増幅用トランジスタＱREADを使用したメモリ回路を使用することで、初めて４Ｇｂ〜１６Ｇｂの超高集積半導体記憶装置の作成が初めて可能になる。
【０１１８】
図１５は、図１４で説明したメモリセルのサブブロックを６個マトリックス上に配置した強誘電メモリ回路図である。
【０１１９】
図１５に示すように、複数個の縦型電界効果トランジスタQM0， QM1， QM2，……，QM15と、これら縦型電解トランジスタQM0， QM1， QM2，……，QM15の上部ソースドレイン領域に下部キャパシタ電極層が接続された複数個の強誘電体キャパシタCM0， CM1， CM2， CM3，……，CM15とからなるメモリセルがサブビット線ＳＢＬに接続されたサブブロックがマトリックス状に接続されている。
【０１２０】
各縦型電界効果トランジスタQM0， QM1， QM2，……，QM15の下部ソースドレイン領域はプレート電極に接続され接地されている。各強誘電体キャパシタCM0， CM1， CM2，……，CM15の上部キャパシタ電極層はそれぞれのブロックのサブビット線ＳＢＬに接続されている。
【０１２１】
ここで各メモリセルは実施形態１から実施形態４で説明したように、各強誘電体キャパシタCM0， CM1， CM2，……，CM15が、それぞれエピタキシャル成長された下部キャパシタ電極層、強誘電体膜、上部キャパシタ電極層から構成され、それぞれ縦型電界効果トランジスタ上に自己整合的に形成されたものである。
【０１２２】
またここでは、各サブビット線ＳＢＬに１６個のメモリセルが接続されている場合を説明しているが、強誘電体キャパシタの残留分極値に応じてサブビット線に接続するメモリセル数を適宜増減できるのは言うまでもない。
【０１２３】
それぞれのサブビット線ＳＢＬの一端はそれぞれ増幅用トランジスタQRのゲート電極に接続されている。各増幅用トランジスタQRの下部ソースドレイン領域はプレート電極に接続され接地されている。上部ソースドレイン領域は読み出し線ＳＬに接続されている。ここでサブビット線ＳＢＬには補助容量ＣSBLが接続されている。
【０１２４】
また、それぞれのサブビット線ＳＬの他端はサブブロック選択用トランジスタQBSの一方のソースドレイン電極に接続されており、サブブロック選択用トランジスタQBSの他方のソースドレイン電極はビット線ＢＬに接続されている。
【０１２５】
そしてそれぞれのサブビット線ＳＢＬに接続されたメモリセル列を複数個マトリックス状に配置し、１個の読み出し線ＳＬを中心として右にサブブロック群[A]、左にサブブロック群Bとして、２個に対称配列している。
【０１２６】
サブブロック群Aのサブブロックに属する縦型電界効果トランジスタQM0， QM1， QM2，……，QM15の各ゲート電極にはワード線WL0A， WL1A， WL2A， ……，WL15Aが接続されている。また、サブブロック群Bのサブブロックに属する縦型電界効果トランジスタQM0， QM1， QM2，……，QM15の各ゲート電極にはワード線WL0B， WL1B， WL2B，……，WL15Bが接続されている。
【０１２７】
また、それぞれのサブブロック群Aの選択用トランジスタQBSの各ゲート電極にはサブブロック選択線BSAが接続され、サブブロック群Bの選択用トランジスタQBSの各ゲート電極にはサブブロック選択線BSBが接続されている。
【０１２８】
サブブロック群Aに属する各ワード線WL0A， WL1A， WL2A，……，WL15Aは、ローデコーダＡに接続されている。また、サブブロック群Bに属する各ワード線WL0B， WL1B， WL2B，……，WL15Bは、ローデコーダＢに接続されている。また、それぞれのサブブロック群に属するサブブロックの対称配置されたサブブロックのサブブロック選択用トランジスタQBSのソースドレイン電極は共通のビット線BL0，BL1，…に接続され、カラムデコーダに接続されている。
【０１２９】
このような接続関係にある強誘電体メモリにおいて、サブブロック群Aに属するビット線BLx (x=0，1)とワード線WLyA (y=0，1，2，…，15)の交点で示される座標（X,Y）メモリセルを選択する場合について説明する。
【０１３０】
先ずBSAのワード線を“1（ハイレベル）"としてサブブロック選択用トランジスタQBSをオンにし、 次にワード線WLy Aを“1（ハイレベル）"としてY座標のメモリセルの縦型電界効果トランジスタQMyをオンにする。次に、電位一定（例えば1/2VCC）のプレート電極PEに対してビット線BLxに電位を加えることで座標（X,Y）に位置するメモリセルを選択できる。
【０１３１】
同様にサブブロックBに属するビット線BLx (x=0，1)とワード線WLyB (y=0，1，2，…，15)の交点で示される所望の記憶セルを選択する場合について説明する。
【０１３２】
先ずBSBのワード線を“1（ハイレベル）"としてサブブロック選択トランジスタQBSをオンにし、次にワード線WLy Bを“1（ハイレベル）"として選択用トランジスタQMyをオンにする。次に、電位一定（例えば1/2VCC）のプレート電極PEに対してビット線BLxに電位を加えることで座標（X,Y）に位置するメモリセルを選択できる。
【０１３３】
図１６に示すタイミングチャートに基づいて、図１５で説明した強誘電体メモリの読み出し／書き込み手順を説明する。
【０１３４】
先ず、図１６（a）に示すように、読み出し時には、サブブロック選択用ワード線BSをオンにし、サブブロック選択用トランジスタQBSをオンにする。次に、ビット線BLXに一定の電圧を与え、サブビット線SBLに読み出し電圧を加える。次に、サブブロック選択用トランジスタQBSをオフにして、サブビット線SBLをフローティング状態にしてプリチャージを行なう。 次に、ビット線BLXを復帰させる。
【０１３５】
次に、ワード線WLyを選択することにより、ワード線WLyに接続する縦型電界効果トランジスタQMyをオン状態にする。こうして縦型電界効果トランジスタQMyに接続された記憶用強誘電体キャパシタCMyにプリチャージされたサブビット線SBLが電気的に接続される。そしてプリチャージされた電圧を記憶用強誘電体キャパシタCMyに加えて反転させる。このとき記憶用強誘電体キャパシタCMyにあらかじめ記憶させてあった分極方向の違いにより、サブビット線SBLはハイかローの異なる電位を示す。これを１か０として増幅用トランジスタQREADで読み出して読み出し線SLに出力する。最後にワード線WLyを切る。このようにして座標（X,Y）のメモリセルの情報を読み出すことができる。次にサブブロック選択用ワード線BSがオンとなりサブビット線がショートされる。次に、サブブロック選択用ワード線BS及びワード線WLｙが切られて読み出し終了となる。
【０１３６】
次に、図１６（b）を用いて、書き込み時について説明する。
【０１３７】
先ず、サブブロック選択用ワード線BSをオンにし、サブブロック選択用トランジスタQBSをオンにする。次に、ビット線BLを記憶させたい方法（１か０）により、メモリセルの強誘電体膜を極性反転させるに必要な電圧を引火することによって、サブビット線SBLに書き込み電圧を印加する。次に、ワード線WLyを選択することにより、ワード線WLyに接続する縦型電界効果トランジスタQMyをオン状態にする。こうして強誘電体キャパシタCMyとサブビット線SBLが電気的に接続され、情報に応じた電圧が印加されて、強誘電体の極性が決定される。次にワード線WLyが切られてセルが切り離される。次に、ビット線が復帰される。次に、サブブロック選択用ワード線BSが切られてブロックが切り離されて書き込み終了となる。
【０１３８】
図１７は図１５で説明した強誘電体メモリの平面図及び断面図である。
【０１３９】
図１７（ａ）は、図１７（ｂ）のＡ−Ａ'で切った平面図、図１７（ｂ）は図１８（ａ）のＢ−Ｂ'で切った断面図を示す。ぞれぞれの記号は図１５に用いた記号と同一である。
【０１４０】
ビット線ＢＬに接続された１個のブロック内にサブブロックが２個設置され、各サブブロック内には16個のメモリセル、サブブロック選択用トランジスタQBS及び増幅用トランジスタQREADが含まれる。
【０１４１】
また、各選択用トランジスタQM0， QM1， QM2，……，QM15は縦形電界効果型トランジスタである。各選択用トランジスタQM0， QM1， QM2，……，QM15の上部ソースドレイン領域上には下部キャパシタ電極層LE、強誘電体膜FE及び上部キャパシタ電極層TEからなる強誘電体キャパシタCM0， CM1， CM2，……，CM15が形成されている。またサブビット線SBLの一端が接続されている増幅用トランジスタQREADも縦形電界効果型トランジスタでありサブビット線SBLの他端に接続されているサブブロック選択用トランジスタQBSは通常の平面型電界効果型トランジスタである。
【０１４２】
本実施形態では、メモリセルのワード線方向の幅は2Fでビット線方向の長さは2.3Fであるから面積は4.6F2ブロックあたりの記憶セル以外の領域は16F2であるからメモリセル１個当たり(4.6+16/32)F2になる。
【０１４３】
また、本実施形態では強誘電体キャパシタとして60?C/cm2の残留分極を持つものを使用したため各サブビット線に８個の記憶セルを接続しても安定に動作することが分かった。したがって１個当たり5.1F2の寸法になった。
【０１４４】
このような回路構成により非常に高集積化された不揮発性メモリの動作が確認できた。
【０１４５】
【発明の効果】
以上詳述したように本発明によれば縦形トランジスタの上部ソースドレイン領域上にエピタキシャル・キャパシタを自己整合的に作成することができるため、両者の面積がほぼ一致し最小４Ｆ２の面積のメモリセルを作成することが可能になる。
【図面の簡単な説明】
【図１】 縦形電界効果型トランジスタを基板上に形成後、フォトリソグラフィによりエピタキシャル強誘電体キャパシタを形成した強誘電体メモリを説明するもので（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'線に沿う断面図、（ｃ）は平面図。
【図２】 本発明の実施形態１に係る強誘電体メモリセルの平面図。
【図３】 本発明の実施形態１に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図2のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図2のＢ−Ｂ'線に沿う断面図。
【図４】 本発明の実施形態１に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図2のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図2のＢ−Ｂ'線に沿う断面図。
【図５】 本発明の実施形態２に係る強誘電体メモリセルの平面図。
【図６】 本発明の実施形態２に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図５のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図５のＢ−Ｂ'線に沿う断面図。
【図７】 本発明の実施形態２に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図５のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図５のＢ−Ｂ'線に沿う断面図。
【図８】 本発明の実施形態３に係る強誘電体メモリセルの平面図。
【図９】 本発明の実施形態３に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図８のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図８のＢ−Ｂ'線に沿う断面図。
【図１０】 本発明の実施形態３に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図８のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図８のＢ−Ｂ'線に沿う断面図。
【図１１】 本発明の実施形態４に係る強誘電体メモリセルの平面図。
【図１２】 本発明の実施形態４に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図１１のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図１１のＢ−Ｂ'線に沿う断面図。
【図１３】 本発明の実施形態４に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図１１のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図１１のＢ−Ｂ'線に沿う断面図。
【図１４】 本発明の実施形態５に係る強誘電体メモリセルのサブブロック回路図。
【図１５】 本発明の実施形態５に係る強誘電体メモリセルをマトリックス状に配置した回路図。
【図１６】 本発明の実施形態５に係る強誘電体メモリの読み出し／書き込みシークエンスを示すタイミングチャート。
【図１７】 本発明の実施形態５に係る強誘電体メモリの平面図及び断面図で（ａ）は（ｂ）におけるＡ−Ａ'線に添って切り取った平面図、（ｂ）は（ａ）におけるＢ−Ｂ'線に沿って切り取った断面図。
【符号の説明】
１・・・半導体基板
２・・・半導体の柱状部
３・・・ゲート電極
４・・・下部ソースドレイン領域
５・・・上部ソースドレイン領域
６・・・エピタキシャル・キャパシタ
７・・・バリア層
８・・・下部キャパシタ電極層
９・・・強誘電体膜
１０・・・上部キャパシタ電極層
１１・・・チャネル部
１２・・・層間絶縁膜
１３・・・ゲート絶縁膜
１４・・・埋め込み絶縁膜
２１・・・ワード線
２２・・・エピタキシャル・キャパシタ領域
２３・・・ビット線
２５・・・酸化膜
２６・・・窒化膜
２７・・・キャパシタ側壁
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
最近、記憶媒体として強誘電体膜をキャパシタに用い、スイッチング素子として電界効果トランジスタを用いた記憶装置（強誘電体メモリ）の開発が行われており、一部にはすでに実用化されている。強誘電体メモリは、電圧を切った状態でも、強誘電体が自発分極により電位差を発生させその状態を保っている現象を利用した不揮発性メモリであり、電源を落とした後も記憶内容が失われないという特徴がある。しかも強誘電体膜の膜厚が十部薄い場合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能であるなどの特徴を持つ。
【０００３】
このような特徴をもつ強誘電体メモリであるが、一般に強誘電体膜として使用されているPb(Zr,Ti)O3やSrBi2Ta2O7は低融点金属である鉛やビスマスを主成分として含むために不安定であり、薄膜化が難しい、シリコンプロセス中で劣化してしまう、などの問題点を抱えており、強誘電体メモリ本来の実力を発揮できていない。
【０００４】
これに対して強誘電体膜であるBaTiO3は熱力学的に安定で、薄膜化が可能で、シリコンプロセス中でも劣化しないという特徴がある。しかしながらキュリー温度が低いために強誘電特性が一定でないなど十分ではない。
【０００５】
これに対してBaTiO3を下地に対してエピタキシャル成長させ、かつ下地との格子不整合を利用して歪を導入した場合に、非常に良い強誘電特性が得られる。すなわち、強誘電体材料系として安定なBaTiO3を使用し、下地に対してエピタキシャル成長させたエピタキシャル・キャパシタが作成できれば、理想的な強誘電体メモリが実現できる。
【０００６】
一方DRAMなどに用いられる主にシリコン酸化膜等の常誘電体膜を有するキャパシタの場合には、結晶構造は単結晶でなくても十分なキャパシタ特性を達成できる。したがってDRAMでは半導体基板表面に形成されたトランジスタ上に層間絶縁膜を形成し、この層間絶縁膜上に直接常誘電体キャパシタを形成できるので多層構造化が容易にできる。したがってDRAMは容易に高集積化が可能となる。
【０００７】
しかしながら強誘電体メモリに用いるエピタキシャル・キャパシタの場合には非晶質からなる層間絶縁膜上に直接エピタキシャル成長することはできず、何らかの方法で下地に単結晶Ｓｉ表面を利用することが必須である。例えばトランジスタが形成された面と同じ単結晶Ｓｉ基板表面内にエピタキシャル・キャパシタを形成しメモリセルを構成することができる。もちろんこの場合１ビットのスペースは多層構造とする場合よりも２倍以上占めることとなり、更なる高集積化には向いていない。
【０００８】
以上の点に鑑みて、強誘電体メモリを多層化し、高集積化する提案がいくつかなされている。
【０００９】
その一つとして、予めトランジスタを形成したＳｉ基板上にトランジスタを覆う層間絶縁膜を形成し、トランジスタのソース電極或いはドレイン電極の一方の電極上に開口部（コンタクトホール）を形成し、この開口部内に気相からの選択エピタキシャル成長或いは非晶質からの固相エピタキシャル成長により単結晶Ｓｉストレージノードを形成する。次に、この単結晶Ｓｉストレージノード上にエピタキシャル成長によりエピタキシャル・キャパシタを作成する方法（特開平８−１３９２９２号公報）が提案されている。
【００１０】
この方法によりエピタキシャル・キャパシタを多層化できるので、トランジスタとキャパシタを同一Ｓｉ基板平面上に形成するよりは集積化に適する。しかしながら更に高集積化させる場合には、トランジスタのソース電極或いはドレイン電極の一方の電極上に形成するコンタクトホールを細く形成しなければならず、コンタクトホールの深さと幅のアスペクト比が大きくなり、この中にシリコンを一つの単結晶状に形成するのが困難になるという問題が懸念される。
【００１１】
これを回避するために、成長温度を高温にするほど選択性が高まるというシリコンの選択成長の特性を利用して、より高温成長させて単結晶シリコンを形成することが考えられる。しかしながらトランジスタの耐熱性から基板温度を750から800℃程度以上には上げられず単結晶シリコンを形成するにも限界がある。このような観点から、高いアスペクト比で単結晶Ｓｉトレージノードを選択エピタキシャル成長させるための成長条件は非常に狭く一つのメモリデバイスの中に数十メガ個以上の数のプラグを作製する際の歩留まりを考慮すると解決すべき技術課題が大きいと予想される。
【００１２】
また他の作成法としてエピタキシャル・キャパシタを形成した第一のシリコン基板とトランジスタを形成した第二のシリコン基板を貼り合せる方法（特開平１１−７４４７７号公報）が提案されている。しかしながら基板を貼り合わせる際に伴うトランジスタやエピタキシャル・キャパシタに与える衝撃や、基板を再研磨する場合の精度の問題、各ビット間の特性がばらつく問題などを考慮するとやはり解決すべき技術課題が大きい。
【００１３】
【発明が解決しようとする課題】
本発明者らは、上記問題に鑑み、強誘電体メモリの多層化を行なうにあたり、基板表面に対して垂直方向の導通が得られるように延在するチャネル層を持つ縦型電界効果トランジスタに着目した。
【００１４】
縦型電界効果トランジスタとは、半導体基板上に形成された半導体の柱状部に対して下からソース又はドレインの内の何れか一方として機能する下部ソースドレイン領域、半導体層、ソース又はドレインの内の一方に対し他方として機能する上部ソースドレイン領域が形成され、半導体層の側面にゲート絶縁膜を介してゲート電極が形成されたものである。この縦型電界効果トランジスタは上部ソースドレイン領域から下部ソースドレイン領域或いは下部ソースドレイン領域から上部ソースドレイン領域、すなわち半導体基板に対して垂直方向に電流が流れるチャネル部がある。
【００１５】
このような縦型電界効果トランジスタにおいては単結晶半導体からなる上部ソースドレイン領域が半導体基板の上面に位置しており、この上部ソースドレイン領域の単結晶表面を下地層としてエピタキシャル・キャパシタを形成することで強誘電体メモリの多層化を達成できると考えられる。
【００１６】
しかもこの方法は、最小加工寸法をＦとするとメモリセルサイズは最小のクロスポイントセルである４Ｆ２まで縮小可能であるというメリットもある。そのときのエピタキシャル・キャパシタの面積はＦ２となりもっとも高い集積化を達成できる。
【００１７】
そこで実際に半導体基板に縦型電界効果トランジスタを作成し、単結晶シリコンを表面に有する上部ソースドレイン領域上に、フォトリソグラフィ技術を用いてエピタキシャル・キャパシタを作成し、強誘電体メモリを作成してみた。
【００１８】
図１に、この強誘電体メモリの縦型電界効果トランジスタとエピタキシャル・キャパシタの位置関係を示す。図１（ａ）は平面図、図１（ｂ）は図１（ａ）平面図のＡ−Ａ'断面の断面図である。
【００１９】
図１（ａ）（ｂ）に示すように、この強誘電体メモリは、Ｓｉ基板１上に、半導体の柱状部２が形成されている。この柱状部２の側面にはゲート絶縁膜１３を介してゲート電極３が形成されている。柱状部２とゲート絶縁膜１３の界面付近には、Ｓｉ基板１に対して垂直方向の導通が得られるように延在するチャネル部１１が形成されている。柱状部２上には、ソース又はドレインの内の何れか一方として機能する上部ソースドレイン領域５が形成されている。また柱状部２の下には、ソース又はドレインの一方に対して他方として機能する下部ソースドレイン領域４が形成されている。ゲート電極３と下部ソースドレイン領域４は埋め込み絶縁膜１４（シリコン酸化膜）によって電気的に隔離されている。これらの構造によって縦型電界効果トランジスタを構成している。この縦型電界効果トランジスタは層間絶縁膜１２（非晶質）により埋め込まれている。
【００２０】
単結晶シリコンを表面に有する上部ソースドレイン領域５上には、バリア層７がエピタキシャル成長している。このバリア層７上には、下部キャパシタ電極層８、強誘電体膜９及び上部キャパシタ電極層１０からなるエピタキシャル・キャパシタ６がエピタキシャル成長している。
【００２１】
この強誘電体メモリを作成するにあたって、非晶質の層間絶縁膜１２に囲まれたＦ２の面積の上部ソースドレイン領域５上に、Ｆ２の面積のエピタキシャル・キャパシタ６を最大合わせ誤差３σで形成した場合、上部ソースドレイン領域５のパターンとエピタキシャル・キャパシタ６のパターンが重なるのは図１（ａ）中にハッチングで示した領域のみである。それ以外のキャパシタ６のパターンが上部ソースドレイン領域５に重ならない部分は、非晶質の層間絶縁膜１２上に形成されることとなる。非晶質の層間絶縁膜１２上に形成されたキャパシタ６は下部キャパシタ電極層７、強誘電体膜９及び上部キャパシタ電極層１０がエピタキシャル成長せず多結晶化してしまう。
【００２２】
したがってキャパシタ特性は優れたエピタキシャル・キャパシタ特性（上部ソースドレイン領域４と重なっている領域）と劣った多結晶キャパシタ特性（非晶質層間絶縁膜１２上に形成された領域）の混じったものとなり、残留分極値が小さくリーク電流が大きくなる問題が生じた。
【００２３】
上記問題に鑑み、図１（ｃ）に示すように、前後左右の最大合わせ誤差を考慮してキャパシタ面積を上部ソースドレイン領域５よりも十分小さくして、エピタキシャル成長したエピタキシャル・キャパシタ６を作成した場合、キャパシタ面積は(Ｆ−２×３σ)2のとなる。この場合３σが３０％程度であることを考慮すると、本来Ｆ２の面積を利用できるのが、わずか２０％程度しか利用できず極めて面積利用効率の悪いものであった。
【００２４】
本発明は上記の問題点を解決するためになされたものであり、縦型電界効果型トランジスタの上部ソースドレイン領域上にエピタキシャル・キャパシタを自己整合的に形成することが可能な半導体記憶装置の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、第１の発明は、一主面に単結晶半導体層を有する基板と、
前記基板上に形成され、前記一主面に対して垂直方向の導通が得られるように延在するチャネル部と、
前記チャネル部の導通方向に沿う側表面に形成されたゲート絶縁膜、
及びこのゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル部上に前記単結晶半導体層の表面を有するように形成され、ソース又はドレインの内の何れか一方として機能する一方領域と、
前記チャンネル部下に形成され、前記ソース又はドレインの一方に対し他方として機能する他方領域と、
前記一方領域の前記単結晶半導体層の表面上にエピタキシャル成長された、下部キャパシタ電極層、強誘電体膜及び上部キャパシタ電極層を備えるキャパシタとを具備することを特徴とする半導体記憶装置を提供する。
【００２６】
前記キャパシタの側壁に、これを被服するキャパシタ絶縁側壁とを具備することが好ましい。
【００２７】
エピタキシャル・キャパシタをマスクとして下地の単結晶半導体層をエッチングする際、エピタキシャル・キャパシタの側壁に絶縁膜側壁を設けることでエッチングによる欠陥発生を防止できる。
【００２８】
また、前記一方領域と前記下部キャパシタ電極層間にエピタキシャル成長されたバリア層が形成されていることが好ましい。
【００２９】
上部ソースドレイン領域上に、この上部ソースドレイン領域表面を酸化させないように酸素をブロックするためのバリア層を形成することで、絶縁体化することを防ぐと共に、キャパシタがエピタキシャル成長しやすくすることができる。バリア層としては導電性の立方晶系のものが好ましい。
【００３０】
第２の発明は、 一主面に単結晶半導体層を有する基板と、
前記基板上に選択的に形成され、一主面に対して垂直方向に導通するチャネル部となるよう柱状にされた複数の半導体柱状部と、
前記柱状部の側面に形成されたゲート絶縁膜と、
前記柱状部の側面に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記柱状部の頂部に形成されたソース又はドレインの内の何れか一方として機能する一方領域と、
前記柱状部の基板側に形成され、前記ソース又はドレインの一方に対し他方として機能する他方領域と、
前記一方領域場に形成された、前記柱状部の頂部平面形状と一致する形状の下部キャパシタ電極層、強誘電体膜及び上部キャパシタ電極層とを具備することを特徴とする半導体記憶装置を提供する。
【００３１】
第３の発明は、一主面に単結晶半導体層を有する基板の前記単結晶半導体層の表面上に、下部キャパシタ電極層、誘電体膜及び上部キャパシタ電極層をこの順にエピタキシャル成長する工程と、
前記下部キャパシタ電極層、誘電体膜及び上部キャパシタ電極層を所望の形状にパターニングしてキャパシタを形成する工程と、
前記キャパシタ下の前記単結晶半導体層を残すように前記単結晶半導体層を選択的に除去することにより前記キャパシタ下に半導体の柱状部を形成する工程と、
前記柱状部の側壁にゲート絶縁膜及び、このゲート絶縁膜を介するゲート電極を形成し、前記柱状部の側壁部分をチャネル部とした縦型電界効果トランジスタを形成する工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【００３２】
本発明では、先ず単結晶半導体層表面上に、強誘電体キャパシタをエピタキシャル成長させて、所望のキャパシタ特性を有するエピタキシャル・キャパシタを形成し、このエピタキシャル・キャパシタをマスクとして単結晶半導体層をエッチングして半導体の柱状部を形成し、この柱状部の側面にチャネル部を具備する縦型電界効果トランジスタを形成している。このようにすると縦型電界効果トランジスタの上部ソースドレイン領域とエピタキシャル・キャパシタとが自己整合的に位置合わせできるので、高集積化された半導体メモリを作成できる。
【００３３】
前記単結晶半導体層の表面には予め前記縦型電界効果トランジスタの上部ソース又はドレイン領域となる半導体層が形成されていることが好ましい。
【００３４】
第４の発明は、一主面に単結晶半導体層を有する基板上に、前記基板の一主面に対して垂直方向に導通するチャネル部となる半導体の柱状部を形成する工程と、
前記柱状部の側面にゲート絶縁膜を形成する工程と、
前記柱状部の側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記柱状部の頂部にソース又はドレインの内の何れか一方として機能する一方領域を形成する工程と、
前記柱状部の前記基板側に前記ソース又はドレインの一方に対し他方として機能する他方領域を形成する工程と、
前記一方領域の単結晶半導体面を核としてエピタキシャル半導体層をエピタキシャル成長する工程と、
前記半導体層上に、下部キャパシタ電極層、誘電体膜及び上部キャパシタ電極層をこの順にエピタキシャル成長する工程と、
少なくとも前記下部キャパシタ電極層及び前記エピタキシャル半導体層を一括してパターニングする工程とを具備することを特徴とする半導体記憶装置の製造方法を提供する。
【００３５】
本発明は、縦型電界効果トランジスタにおける上部ソースドレイン領域の表面の単結晶部を核としてエピタキシャル半導体層をエピタキシャル成長させている。このときエピタキシャル半導体層は横方向にもエピタキシャル成長させることで、上部ソースドレイン領域よりも横方向に広がりを持ってエピタキシャル成長膜が形成できる。このエピタキシャル半導体層を下地膜としてエピタキシャル・キャパシタを形成することでパターニングの際に少々の合わせ誤差があっても十分な大きさのエピタキシャル・キャパシタを形成できる。
【００３６】
第３、第４の発明において、前記誘電体膜が強誘電体膜であることが好ましい。
【００３７】
ここで第３の発明では、最初に個々のエピタキシャル・キャパシタを単結晶が表面に出ている半導体基板上に作成した後に、このエピタキシャル・キャパシタをマスクとして、半導体基板をパターニングし半導体柱を形成する。次にこの半導体柱に縦型電界効果トランジスタを作成することによって、上部のエピタキシャル・キャパシタと下部の縦型電界効果トランジスタを自己整合的に形成することが可能となる。したがってＦ２の面積を持つ縦型電界効果トランジスタ上に、同じくＦ２の面積を持つエピタキシャル・キャパシタを形成できるので強誘電体メモリの高集積化が可能となる。
【００３８】
また、第４の発明では、最初に半導体基板上に、縦型電界効果トランジスタを作成し非晶質絶縁膜で埋め込む。次に縦型電界効果トランジスタの上部ソースドレイン領域の単結晶面を表出し、これを核（シード層）として基板全面をエピタキシャル単結晶半導体層で覆う。次にこのエピタキシャル単結晶半導体層上にエピタキシャル成長させたエピタキシャル・キャパシタの層構造を形成し、少なくともエピタキシャル下部キャパシタ電極層と前記エピタキシャル単結晶半導体層を同一のパターンで一括して加工してセルノードを分離絶縁する。こうすることで層間絶縁膜上にもエピタキシャル・キャパシタを形成することが可能となり、一括パターニングによる合わせずれが生じても、Ｆ２の面積を持つエピタキシャル・キャパシタを縦型電界効果トランジスタの上に作成することが可能となる。
【００３９】
なお、縦型電界効果トランジスタの作成方法として、第３の発明ではエピタキシャル・キャパシタをマスクとして半導体の柱状部をパターニングしたあと、縦型電界効果トランジスタを作成しているので、このパターニングされた半導体の柱状部に縦型電界効果トランジスタを作成する方法に限られるが、第４の発明では、柱状部を形成した後にエピタキシャル・キャパシタを形成しているので、柱状部はパターニングして形成するほかに、選択エピタキシャル成長して形成してもよい。
【００４０】
また、第３の発明では、エピタキシャル・キャパシタをマスクとして半導体の柱状部をパターニングし縦型電界効果トランジスタを形成できるので、リソグラフィー工程数が削減される効果も奏する。
【００４１】
また、本発明に使用されるエピタキシャル・キャパシタの誘電体膜としてキャパシタ特性が安定で、エピタキシャル成長が容易なBaTiO３を主成分とする強誘電体膜が望ましい。さらに上部キャパシタ電極層及び下部キャパシタ電極層に、この強誘電体膜と同じペロブスカイト構造を持つ導電性の酸化物例えばSrRuO３やSr(Ti, Nb)O３などの単結晶膜を使用し、電極の格子定数と強誘電体膜の格子定数の差を利用して人工的に歪ませたエピタキシャル歪格子誘電体膜を使用することが望ましい。
【００４２】
この場合、BaTiO３系のエピタキシャル歪格子誘電体膜は、残留分極量が80μC/cm2以上、動作電圧が１Ｖ以下という非常に優れた強誘電体キャパシタを縦型電界効果トランジスタに対して自己整合的に作成することができる。
【００４３】
また、本発明において、(Ba,Sr)TiO3系のエピタキシャル歪格子誘電体膜の常誘電体（Sr、Baの組成比を選ぶことによって常誘電体化させることが可能）を使用することにより、ＤＲＡＭに使用されるキャパシタの常誘電体膜として用いることができる。この場合比誘電率が1000以上、酸化膜の換算膜厚にして０．１ｎｍ以下と非常に優れた常誘電体キャパシタを縦型電界効果トランジスタに自己整合的に作成することも可能となる。
【００４４】
【発明の実施の形態】
以下、本発明の好ましい実施形態について図面を参照して説明する。
【００４５】
（実施形態１）
図２は、本発明の実施形態１にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。
【００４６】
図２中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。
【００４７】
次に、図３、図４を用いてこの半導体記憶装置の製造方法を説明する。図３、図４の(a)-1、(b)-1、(c)-1は図２中Ａ−Ａ'断面図、図３、図4の(a)-2、(b)-2、(c)-2は図２中Ｂ−Ｂ'断面図である。
【００４８】
先ず、図３(a)-1、(a)-2に示すように、第２導電型の不純物領域５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を予め表面に形成した第1導電型のシリコン単結晶基板１をフッ酸でエッチングした後、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この第２導電型の不純物領域５上に(Ti0.9,Al0.1)Nからなるバリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて６００℃である。次に、上部キャパシタ電極層１０上に酸化膜２５及び窒化膜２６を化学的気相成長法（CVD法）により成膜する。
【００４９】
次に、図３(b)-1、(b)-2に示すように、リソグラフィー及び反応性イオンエッチングによりバリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、酸化膜２５、窒化膜２６を半導体基板１上の不純物領域５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。
【００５０】
次に、酸化膜をCVD法により成膜した後、窒化膜２６及び半導体基板１上の不純物領域５を停止層として異方性エッチングしエピタキシャル・キャパシタ６の側壁に酸化膜キャパシタ側壁２７を形成する。
【００５１】
次に、図３(c)-1、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしてシリコン基板１をエッチングし、半導体の柱状部２を形成する。このとき窒化膜２６もいっしょにエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００５２】
次に、エピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしイオンインプランテーション及び熱処理による活性化を行なって第2導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を形成し、さらにこの不純物拡散層４上に埋め込み絶縁膜１４（シリコン酸化膜）を形成する。
【００５３】
次に、図４(a)-１、(a)-２に示すように、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、急速熱酸化（ＲＴＯ）により、半導体の柱状部２のシリコンが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層となる表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成する。次にCVD法により第2導電型の半導体層２８をこのシリコン基板１上に一様に作成する。
【００５４】
次に、図４(b)-１、(b)-２に示すように、異方性エッチングにより第２導電型半導体層２８をエッチバックしてワード線２１（縦型電界効果トランジスタのゲート電極）を作成する。
【００５５】
なおこのとき図４(b)-１に示すＡ−Ａ'断面はメモリセル間の間隔が最小加工寸法Ｆよりやや広く作成してあるためにワード線２１とワード線２１が分離される。一方図４(b)-２に示すＢ−Ｂ'断面のワード線２１はメモリセル間の間隔を最小加工寸法Ｆで作成してあるために半導体の柱状部２間の溝が完全に埋め込まれワード線２１が連続して形成されている。
【００５６】
次に、基板全面に窒化膜からなる層間絶縁膜１２を埋め込み平坦化する。
【００５７】
ここまでの工程でシリコン基板１表面の第2導電型不純物層５（上部ソースドレイン領域）、半導体の柱状部２の下部に形成された第2導電型不純物拡散層４（下部ソースドレイン領域３）、半導体の柱状部２の側壁にゲート絶縁膜１３を介して形成されたゲート電極２１からなる縦型電界効果トランジスタが形成されたことになる。この縦型電界効果トランジスタにおける半導体の柱状部２の側面にはシリコン基板１に対して垂直方向に延在したチャネル部１１が形成される。なお埋め込み絶縁膜１４はゲート電極２１と下部ソースドレイン領域４を電気的に分離するためのものである。
【００５８】
次に、図４(c)-1、(c)-2に示すように、この基板上にＣＶＤ法により酸化膜２９を成膜し、リソグラフィーによりビット線２３形成用のマスクを形成し、窒化膜１２をストッパーとして酸化膜２５及び酸化膜２７の一部を選択エッチングして、エピタキシャル・キャパシタ６の上部キャパシタ電極層１０を露出する。
【００５９】
次に、スパッタによりビット線２３を埋め込み、平坦化後にさらに酸化膜３０を形成する。
【００６０】
このようにして、シリコン基板１面に対して垂直方向に延在するチャネル部１１と、このチャネル部１１にゲート絶縁膜１３を介して形成されたゲート電極２１と、前記チャネル部１１の上下にそれぞれ形成された上部ソースドレイン領域電極５及び下部ソースドレイン領域４を具備する縦型電界効果トランジスタと、前記縦型電界効果トランジスタの上部ソースドレイン領域５上にエピタキシャル成長した下部キャパシタ電極層８、強誘電体膜９及び上部キャパシタ電極層１０を有するエピタキシャル・キャパシタ６とを具備する強誘電体メモリを作成できる。
【００６１】
また、この実施形態１で示したように、1回のリソグラフィー工程によりエピタキシャル・キャパシタと縦型電界効果トランジスタとが自己整合したメモリセルを形成することができる。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができる。
【００６２】
本実施例では、一主面に単結晶半導体層を有する基板として、シリコン単結晶を表面に有するシリコン単結晶基板を用いた。もちろんシリコン基板上に絶縁膜を介してシリコン単結晶層が形成されているいわゆるＳＯＩ基板を用いても良い。
【００６３】
（実施形態２）
図５は、本発明の実施形態２にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。実施形態１との違いは、ワード線２１が縦型電界効果トランジスタの右側を半周囲んで形成している点である。
【００６４】
図５中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。
【００６５】
次に、図６、図７を用いてこの半導体記憶装置の製造方法を説明する。図６、図７の(a)-1、(b)-1、(c)-1は図５中Ａ−Ａ'断面図、図６、図７の(a)-2、(b)-2、(c)-2は図５中Ｂ−Ｂ'断面図である。
【００６６】
先ず、図６(a)-1、(a)-2に示すように、第２導電型の不純物領域５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を予め表面に形成した第1導電型のシリコン単結晶基板１をフッ酸でエッチングした後、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この第２導電型の不純物領域５上に(Ti0.9,Al0.1)Nからなるバリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて６００℃である。次に、上部キャパシタ電極層１０上に酸化膜２５及び窒化膜２６をCVD法により成膜する。
【００６７】
次に、図６(b)-1、(b)-２に示すように、リソグラフィー及び反応性イオンエッチングによりバリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、酸化膜２５、窒化膜２６を半導体基板１上の不純物領域５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。
【００６８】
次に、酸化膜をCVD法により成膜した後、窒化膜２６及び半導体基板１上の不純物領域５を停止層として異方性エッチングしエピタキシャル・キャパシタ６の側壁に酸化膜キャパシタ側壁２７を形成する。
【００６９】
次に、図６(c)-１、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとして半導体基板１をエッチングし、半導体柱２を形成する。このとき窒化膜２６もいっしょにエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００７０】
次にエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしイオンインプランテーション及び熱処理による活性化を行なって第2導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を形成し、さらにこの不純物拡散層４上に埋め込み絶縁層１４（シリコン酸化膜）を形成する。
【００７１】
次に、図７(a)-1、(a)-2に示すように、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、ＲＴＯにより、半導体柱２のシリコンが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層が形成される表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成する。次にCVD法により第2導電型の半導体層２８をこのシリコン基板１上に一様に作成する。
【００７２】
次に、図７（ｂ）に示すように、フォトリソグラフィ工程によりワード線形成用のマスクを形成し、酸化膜２５及び酸化キャパシタ側壁２７をエッチングストッパーとして第2導電型の半導体層２８をエッチバックしてワード線２１（縦型電界効果トランジスタのゲート電極）を作成する。
【００７３】
次に、基板全面に窒化膜からなる層間絶縁膜１２を埋め込み平坦化する。
ここまでの工程でシリコン基板１表面の第2導電型不純物層５（上部ソースドレイン領域）、半導体柱２の下部に形成された第2導電型不純物拡散層４（下部ソースドレイン領域）、半導体の柱状部２の側壁にゲート絶縁膜１３を介して形成されたゲート電極２１からなる縦型電界効果トランジスタが形成されたことになる。この縦型電界効果トランジスタの半導体における柱状部２の側面にはシリコン基板１に対して垂直方向に延在するチャネル部１１が形成される。なお埋め込み絶縁膜１４はゲート電極２１と下部ソースドレイン領域４を電気的に分離するためのものである。
【００７４】
本実施形態では図７(b)-1のＡ−Ａ'断面図及び図５に示すように半導体の柱状部2の右側壁面のみにゲート電極２１が形成されているので、チャネル部１１は柱状部２の右側面のみに形成される。
【００７５】
次に、図７(c)-１、(c)-2に示すように、この基板上にＣＶＤ法により酸化膜２９を成膜し、リソグラフィーによりビット線２３形成用のマスクを形成し、窒化膜１２をストッパーとして酸化膜２５及び酸化膜キャパシタ側壁２７の一部を選択エッチングして、エピタキシャル・キャパシタ６の上部キャパシタ電極層１０を露出する。
【００７６】
次に、スパッタによりビット線２３を埋め込み、平坦化後にさらに酸化膜保護層３０を形成する。
【００７７】
このようにして、シリコン基板１の面に対して垂直方向に延在するチャネル部１１と、このチャネル部１１にゲート絶縁膜１３を介して形成されたゲート電極２１と、前記チャネル部１１の上下にそれぞれ形成された上部ソースドレイン領域電極５及び下部ソースドレイン領域４を具備する縦型電界効果トランジスタと、前記縦型電界効果トランジスタの上部ソースドレイン領域５上にエピタキシャル成長した下部キャパシタ電極層８、強誘電体膜９及び上部キャパシタ電極層１０を具備するキャパシタ６とを具備する強誘電体メモリを作成できる。
【００７８】
また、この実施形態２で示したように、２回のリソグラフィー工程によりエピタキシャル・キャパシタと縦型電界効果トランジスタとが自己整合したメモリセルを形成することができる。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができる。
【００７９】
（実施形態３）
図８は、本発明の実施形態３にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。実施形態１との違いは、ワード線２１が半導体柱２の左右側壁に選択エッチングにより残されたものである。
【００８０】
図８中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。１２は層間絶縁膜である。
【００８１】
次に、図９、図１０を用いてこの半導体記憶装置の製造方法を説明する。図９、図１０の(a)-1、(b)-1、(c)-1は図８中Ａ−Ａ'断面図、図９、図１０の(a)-2、(b)-2、(c)-2は図８中Ｂ−Ｂ'断面図である。
先ず、図９(a)-1、(a)-2に示すように、第２導電型の不純物領域５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を予め表面に形成した第1導電型のシリコン単結晶基板１をフッ酸でエッチングした後、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この第２導電型の不純物領域５上に(Ti0.9,Al0.1)Nからなるバリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて600℃である。次に、上部キャパシタ電極層１０上に酸化膜２５及び窒化膜２６をCVD法により成膜する。
【００８２】
次に、図９(b)-1、(b)-2に示すように、リソグラフィー及び反応性イオンエッチングによりバリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、酸化膜２５、窒化膜２６を半導体基板１上の不純物領域５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。このとき図９(b)-1のＡ−Ａ'断面のほうだけ、すなわちワード線２１方向に残るようにエッチングした。
【００８３】
次に、酸化膜をCVD法により成膜した後、窒化膜２６及び半導体基板１上の不純物領域５を停止層として異方性エッチングしエピタキシャル・キャパシタ６の側壁に酸化膜キャパシタ側壁２７を形成する。
【００８４】
次に、図９(c)-１、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしてシリコン基板１をエッチングし、半導体の柱状部２を形成する。このとき窒化膜２６もいっしょにエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００８５】
次にエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとしイオンインプランテーション及び熱処理による活性化を行なって第2導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を形成し、さらにこの不純物拡散層４上に埋め込み絶縁膜１４（シリコン酸化膜）を形成する。
【００８６】
次に、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、ＲＴＯにより、半導体の柱状部２のＳｉが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成した。次にCVD法により第2導電型の半導体層２８をこの半導体基板１上に一様に形成する。
【００８７】
次に、図１０(a)-1、(a)-2に示すように、酸化膜２５及び酸化膜キャパシタ側壁２７をストッパーとして第2導電型の半導体層２８を異方選択エッチングしてワード線２１（縦型電界効果トランジスタのゲート電極）を作成する。
次に、シリコン基板１全面に窒化膜からなる層間絶縁膜１２を埋め込み平坦化し、窒化膜３１をさらにCVD法により成膜した。
ここまでの工程でシリコン基板１表面の第2導電型不純物層５（上部ソースドレイン領域）、半導体の柱状部２の下部に形成された第2導電型不純物拡散層４（下部ソースドレイン領域）、半導体の柱状部２の側壁にゲート絶縁膜１３を介して形成されたゲート電極２１からなる縦型電界効果トランジスタが形成されたことになる。この縦型電界効果トランジスタにおける半導体の柱状部２の側面には半導体基板１に対して垂直方向の導通が得られるチャネル部１１が形成される。なお埋め込み絶縁膜１４はゲート電極２１と下部ソースドレイン領域４を電気的に分離するためのものである。
【００８８】
次に、図１０(b)-1のＢ−Ｂ'断面図に示すように、リソグラフィー及び反応性イオンエッチングによりエピタキシャル・キャパシタ６をビット線２３方向に沿って不純物領域５までエッチングする。さらに酸化膜をCVD法により成膜した後、異方性エッチングにより窒化膜３１及び半導体基板１上の不純物領域５を停止層として、酸化膜キャパシタ側壁３２を形成する。このとき窒化膜３１もエッチングされる。酸化膜キャパシタ側壁２７によってエッチング時にエピタキシャル・キャパシタに与える影響を抑えることができる。
【００８９】
次に、エピタキシャル・キャパシタ６上に残された酸化膜２５及び酸化膜キャパシタ側壁２７、３２をマスクとして、半導体基板１をエッチングして、ビット線２３方向のトレンチを形成し、セルノードを分離する。
【００９０】
次に、図１０(c)-１、(c)-2に示すように、CVD法により窒化膜３２を埋め込み平坦化する。次にCVD法により酸化膜３３を成膜する。次にリソグラフィーによりビット線２３形成用のマスクを形成し、窒化膜３２及び窒化膜１２をストッパーとして酸化膜２５の全部、酸化膜キャパシタ側壁２７、３２、酸化膜３３の一部をエッチングしエピタキシャル・キャパシタ６の上部キャパシタ電極層１０を露出する。
【００９１】
さらにスパッタによりビット線２３を埋め込み平坦化後、窒化膜３４を形成する。
および第４の酸化膜２４の選択エッチングを行なってキャパシタの上部電極１４を露出した。さらにスパッタによりビット線３１を埋め込み，平坦化後にさらに第５の窒化膜２９を形成した。
上述した工程により２回のリソグラフィー工程により４Ｆ２のメモリセル面積およびＦ２のキャパシタ面積を持ち完全に自己整合した強誘電体キャパシタと縦形電界効果型トランジスタからなるメモリセルを形成することができた。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができた。
【００９２】
（実施形態４）
図１１は 本発明の実施形態４にかかる半導体記憶装置の平面図である。ここでは強誘電体キャパシタと縦形電界効果型トランジスタを使用したメモリセルを２×２個分のみ示した。本実施形態では最初に半導体基板上に、縦型電界効果トランジスタを作成し非晶質絶縁膜で埋め込む。次に縦型電界効果トランジスタの単結晶上部ソースドレイン領域を表出し、これを核（シード層）として基板全面を単結晶半導体層で覆う。次にこの単結晶半導体層上にエピタキシャル成長させたエピタキシャル・キャパシタの層構造を形成し、少なくともエピタキシャル下部キャパシタ電極層と前記単結晶半導体層を同一のパターンで一括して加工してセルノードを分離絶縁するものである。
【００９３】
図１１中、２１はワード線、２３は、ワード線２１に直交するビット線である。ワード線２１とビット線２３の交差する位置には、強誘電体エピタキシャル・キャパシタ２２及びその下に縦型電界効果トランジスタが形成されている。
【００９４】
次に、図１２、図１３を用いてこの半導体記憶装置の製造方法を説明する。図１２、図１３の(a)-1、(b)-1、(c)-1は図１１中Ａ−Ａ'断面図、図１２、図１３の(a)-2、(b)-2、(c)-2は図１１中Ｂ−Ｂ'断面図である。
【００９５】
先ず、図１２(a)-1、(a)-2に示すように、第１導電型のシリコン単結晶基板１をリソグラフィー及び反応性イオンエッチングによりパターニングして、半導体の柱状部２を形成する。次に、イオンインプランテーション及び熱処理による活性化を行なって、半導体の柱状部２上に第２導電型の不純物拡散層５（後に縦型電界効果トランジスタの上部ソースドレイン領域になる）を、半導体の柱状部２間に第２導電型の不純物拡散層４（後に縦型電界効果トランジスタの下部ソースドレイン領域になる）を同時に自己整合的に形成する。
【００９６】
次に、半導体の柱状部２間の不純物拡散層４上に、埋め込み絶縁膜１４（シリコン酸化膜）を形成する。
【００９７】
次に、酸素雰囲気中或いは水蒸気雰囲気中で、１０５０℃、ＲＴＯにより、半導体柱２のシリコンが表出している側壁に犠牲酸化膜を形成し、フッ酸でエッチングして除去することによりトランジスタのチャネル層が形成される表面に存在した加工損傷層を除去した後、改めて８００℃におけるボックス酸化によりゲート絶縁膜１３を形成した。
【００９８】
次に図１２(b)-1、(b)-2に示すように、CVD法により第2導電型の半導体層をこの半導体基板１上に一様に形成する。異方性エッチングによりこの半導体層をエッチバックしてワード線２１（後に縦型電界効果トランジスタのゲート電極になる）を作成する。
【００９９】
なおこのとき図１２(b)-1に示すＡ−Ａ'断面はメモリセル間の間隔が最小加工寸法Ｆよりやや広く作成してあるためにワード線２１とワード線２１が分離される。一方図１２(b)-2に示すＢ−Ｂ'断面のワード線２１はメモリセル間の間隔を最小加工寸法Ｆで作成してあるために半導体の柱状部２間の溝が完全に埋め込まれワード線２１が連続して形成されている。次に層間絶縁膜１２（酸化膜）により半導体の柱状部２を埋め込み平坦化する。
【０１００】
ここまでの工程で、半導体の柱状部２上に形成された第2導電型不純物拡散層５（上部ソースドレイン領域）、半導体の柱状部２間に形成された第2導電型不純物拡散層４（下部ソースドレイン領域）、半導体柱２側壁に形成されたゲート絶縁膜１３、半導体の柱状部２の側面に延在するチャネル部１１からなる縦形電界効果型トランジスタが形成されたことになる。
【０１０１】
次に、図１２(c)-１、(c)-2に示すように、上部ソースドレイン領域５の表面をフッ酸でエッチングした後に、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、シリコン基板１全面に第２導電型の非晶質シリコン層を形成し、500℃の熱処理により、上部ソースドレイン領域５のシリコン単結晶面を核（シード層）として、上部ソースドレイン領域５と非晶質シリコン層との界面から、この非晶質シリコン層を固相エピタキシャル成長させて単結晶シリコン層３５を作成し平坦化する。
【０１０２】
次に、図１３(a)-1、(a)-2に示すように、単結晶シリコン層３５の表面をフッ酸でエッチングした後に、ただちに脱気した超々純水で洗浄して表面を水素ターミネーションする。次に、この単結晶シリコン層３５上に(Ti0.9,Al0.1)Nからなる下部バリア層７、SrRuO3からなる下部キャパシタ電極層８、BaTiO3からなる強誘電体膜９、SrRuO3からなる上部キャパシタ電極層１０、(Ti0.9,Al0.1)Nからなる上部バリア層３６を順にスパッタ法によりエピタキシャル成長する。基板温度はすべて６００℃である。次に、上部バリア層３６上に酸化膜２５及び窒化膜２６をCVD法により成膜する。
【０１０３】
次に、図１３(b)-1、(b)-2に示すように、リソグラフィー及び反応性イオンエッチングにより下部バリア層７、下部キャパシタ電極層８、強誘電体膜９、上部キャパシタ電極層１０、上部バリア層３６、酸化膜２５、窒化膜２６を半導体基板１上の単結晶シリコン層３５までパターニングし、個々のエピタキシャル・キャパシタ６を形成する。
【０１０４】
さらに酸化膜をCVD法により成膜した後、窒化膜２６及び単結晶シリコン層３５を停止層として異方性エッチングにより、酸化膜キャパシタ側壁を形成する。
【０１０５】
次に、図１３(c)-１、(c)-2に示すように、個々のエピタキシャル・キャパシタ６が含まれる酸化膜２５及び酸化膜キャパシタ側壁２７をマスクとして単結晶シリコン層３５を選択的にエッチングし、下部キャパシタ電極層８、下部バリア層７、単結晶シリコン層１６及び上部ソースドレイン領域５からなるセルノードを分離絶縁する。このとき窒化膜２６もいっしょにエッチングされる。
【０１０６】
次に、ＣＶＤ法に酸化膜３７を成膜し、化学的機械的研磨法（ＣＭＰ）により(Ti,Al)N上部バリア層３６をストッパーとしてこの面が表面に出るまで研磨し平坦化する。次に、ＣＶＤ法により窒化膜３７を成膜し、リソグラフィーによりビット線形成用のマスクを形成し、酸化膜３６をストッパーとして窒化膜３７を選択エッチングする。さらにスパッタによりビット線２３を埋め込み、平坦化する。さらに窒化膜３４を形成し保護膜とした。
【０１０７】
上述した工程では、２回のリソグラフィー工程により自己整合した強誘電体キャパシタと縦形電界効果型トランジスタからなるメモリセルを形成することができる。さらに1回のリソグラフィー工程によってメモリセルとビット線を接続することができる。
【０１０８】
（実施形態５）
実施形態１から実施形態４では、強誘電体キャパシタの強誘電体膜としてBaTiO３系のエピタキシャル歪格子誘電体膜を使用し、メモリセル面積がおよそ４Ｆ２、キャパシタ面積がＦ２の半導体メモリを作成した。
【０１０９】
この場合でも、加工技術の進展に連れて、例えば加工寸法Ｆが０．１μｍ以下になった場合はメモリセルに必要な蓄積電荷量が足りなくなる恐れがある。具体的には安定な読み出しを保証するためのメモリセルに必要な電荷量が20 fCであると仮定すると、80μC/cm2の残留分極値を持つ強誘電体キャパシタを使用しても0.1μｍ２のキャパシタ面積では8 fCにしかならず安定な読み出し動作ができなくなる恐れがある。
【０１１０】
そこで、本実施形態では、実施形態１から実施形態４に示したメモリセルを用いて、加工寸法Ｆが０．１μｍ以下になった場合でも安定動作可能な強誘電体メモリの回路構成について説明する。
【０１１１】
図１４は、このような強誘電体メモリの回路図である。
【０１１２】
各メモリセルＭ０、Ｍ１、Ｍ２は、強誘電体キャパシタＣＭ０、ＣＭ１、ＣＭ２の下部電極が縦型電界効果トランジスタＱｒ０、Ｑｒ１、Ｑｒ２と接続され、上部キャパシタ電極層がサブビット線ＳＢＬに接続されている。サブビット線ＳＢＬの一端は増幅用トランジスタＱREADのゲート電極に接続されている。増幅用トランジスタＱREADの出力を読み出し線ＳＬに接続する。
【０１１３】
このようなサブブロックを後で説明する図１５のようにマトリックス状に並べて半導体メモリを構成する。こうすることで、サブビット線ＳＢＬにぶらさがるメモリセルの個数を少なくできるので、サブブロック化しない通常のビット線の容量よりもはるかに小さくなり、各メモリセルのＭ０、Ｍ１、Ｍ２の蓄積電荷は、増幅用トランジスタＱREADがＯＮになった後に読み出し線ＳＬを通して読み取る。
【０１１４】
したがって各メモリセルＭ０、Ｍ１、Ｍ２に要求される蓄積電荷量がはるかに小さくても、サブビット線ＳＢＬに接続するメモリセル数が少ないので、増幅用トランジスタＱREADによって読み出し可能となる。
【０１１５】
また逆に各メモリセルＭ０、Ｍ１、Ｍ２の蓄積電荷量に応じてサブビット線ＳＢＬに接続するメモリセル数を調節することにより、最適なサブビット線容量に調節することで最適な呼び出し信号を得ることが可能である。
【０１１６】
また、増幅用トランジスタＱREADの構造としては、各メモリセルＭ０、Ｍ１、Ｍ２に使用した縦型電界効果トランジスタを使用するとメモリセルプロセスやメモリセルレイアウトの点で最適である。
【０１１７】
このように実施形態１から実施形態４で説明したBaTiO３系のエピタキシャル歪格子誘電体膜を使用した強誘電体キャパシタと縦型電界効果トランジスタを接続したメモリセルを、本実施形態で説明したサブビット線ＳＢＬと増幅用トランジスタＱREADを使用したメモリ回路を使用することで、初めて４Ｇｂ〜１６Ｇｂの超高集積半導体記憶装置の作成が初めて可能になる。
【０１１８】
図１５は、図１４で説明したメモリセルのサブブロックを６個マトリックス上に配置した強誘電メモリ回路図である。
【０１１９】
図１５に示すように、複数個の縦型電界効果トランジスタQM0， QM1， QM2，……，QM15と、これら縦型電解トランジスタQM0， QM1， QM2，……，QM15の上部ソースドレイン領域に下部キャパシタ電極層が接続された複数個の強誘電体キャパシタCM0， CM1， CM2， CM3，……，CM15とからなるメモリセルがサブビット線ＳＢＬに接続されたサブブロックがマトリックス状に接続されている。
【０１２０】
各縦型電界効果トランジスタQM0， QM1， QM2，……，QM15の下部ソースドレイン領域はプレート電極に接続され接地されている。各強誘電体キャパシタCM0， CM1， CM2，……，CM15の上部キャパシタ電極層はそれぞれのブロックのサブビット線ＳＢＬに接続されている。
【０１２１】
ここで各メモリセルは実施形態１から実施形態４で説明したように、各強誘電体キャパシタCM0， CM1， CM2，……，CM15が、それぞれエピタキシャル成長された下部キャパシタ電極層、強誘電体膜、上部キャパシタ電極層から構成され、それぞれ縦型電界効果トランジスタ上に自己整合的に形成されたものである。
【０１２２】
またここでは、各サブビット線ＳＢＬに１６個のメモリセルが接続されている場合を説明しているが、強誘電体キャパシタの残留分極値に応じてサブビット線に接続するメモリセル数を適宜増減できるのは言うまでもない。
【０１２３】
それぞれのサブビット線ＳＢＬの一端はそれぞれ増幅用トランジスタQRのゲート電極に接続されている。各増幅用トランジスタQRの下部ソースドレイン領域はプレート電極に接続され接地されている。上部ソースドレイン領域は読み出し線ＳＬに接続されている。ここでサブビット線ＳＢＬには補助容量ＣSBLが接続されている。
【０１２４】
また、それぞれのサブビット線ＳＬの他端はサブブロック選択用トランジスタQBSの一方のソースドレイン電極に接続されており、サブブロック選択用トランジスタQBSの他方のソースドレイン電極はビット線ＢＬに接続されている。
【０１２５】
そしてそれぞれのサブビット線ＳＢＬに接続されたメモリセル列を複数個マトリックス状に配置し、１個の読み出し線ＳＬを中心として右にサブブロック群[A]、左にサブブロック群Bとして、２個に対称配列している。
【０１２６】
サブブロック群Aのサブブロックに属する縦型電界効果トランジスタQM0， QM1， QM2，……，QM15の各ゲート電極にはワード線WL0A， WL1A， WL2A， ……，WL15Aが接続されている。また、サブブロック群Bのサブブロックに属する縦型電界効果トランジスタQM0， QM1， QM2，……，QM15の各ゲート電極にはワード線WL0B， WL1B， WL2B，……，WL15Bが接続されている。
【０１２７】
また、それぞれのサブブロック群Aの選択用トランジスタQBSの各ゲート電極にはサブブロック選択線BSAが接続され、サブブロック群Bの選択用トランジスタQBSの各ゲート電極にはサブブロック選択線BSBが接続されている。
【０１２８】
サブブロック群Aに属する各ワード線WL0A， WL1A， WL2A，……，WL15Aは、ローデコーダＡに接続されている。また、サブブロック群Bに属する各ワード線WL0B， WL1B， WL2B，……，WL15Bは、ローデコーダＢに接続されている。また、それぞれのサブブロック群に属するサブブロックの対称配置されたサブブロックのサブブロック選択用トランジスタQBSのソースドレイン電極は共通のビット線BL0，BL1，…に接続され、カラムデコーダに接続されている。
【０１２９】
このような接続関係にある強誘電体メモリにおいて、サブブロック群Aに属するビット線BLx (x=0，1)とワード線WLyA (y=0，1，2，…，15)の交点で示される座標（X,Y）メモリセルを選択する場合について説明する。
【０１３０】
先ずBSAのワード線を“1（ハイレベル）"としてサブブロック選択用トランジスタQBSをオンにし、 次にワード線WLy Aを“1（ハイレベル）"としてY座標のメモリセルの縦型電界効果トランジスタQMyをオンにする。次に、電位一定（例えば1/2VCC）のプレート電極PEに対してビット線BLxに電位を加えることで座標（X,Y）に位置するメモリセルを選択できる。
【０１３１】
同様にサブブロックBに属するビット線BLx (x=0，1)とワード線WLyB (y=0，1，2，…，15)の交点で示される所望の記憶セルを選択する場合について説明する。
【０１３２】
先ずBSBのワード線を“1（ハイレベル）"としてサブブロック選択トランジスタQBSをオンにし、次にワード線WLy Bを“1（ハイレベル）"として選択用トランジスタQMyをオンにする。次に、電位一定（例えば1/2VCC）のプレート電極PEに対してビット線BLxに電位を加えることで座標（X,Y）に位置するメモリセルを選択できる。
【０１３３】
図１６に示すタイミングチャートに基づいて、図１５で説明した強誘電体メモリの読み出し／書き込み手順を説明する。
【０１３４】
先ず、図１６（a）に示すように、読み出し時には、サブブロック選択用ワード線BSをオンにし、サブブロック選択用トランジスタQBSをオンにする。次に、ビット線BLXに一定の電圧を与え、サブビット線SBLに読み出し電圧を加える。次に、サブブロック選択用トランジスタQBSをオフにして、サブビット線SBLをフローティング状態にしてプリチャージを行なう。 次に、ビット線BLXを復帰させる。
【０１３５】
次に、ワード線WLyを選択することにより、ワード線WLyに接続する縦型電界効果トランジスタQMyをオン状態にする。こうして縦型電界効果トランジスタQMyに接続された記憶用強誘電体キャパシタCMyにプリチャージされたサブビット線SBLが電気的に接続される。そしてプリチャージされた電圧を記憶用強誘電体キャパシタCMyに加えて反転させる。このとき記憶用強誘電体キャパシタCMyにあらかじめ記憶させてあった分極方向の違いにより、サブビット線SBLはハイかローの異なる電位を示す。これを１か０として増幅用トランジスタQREADで読み出して読み出し線SLに出力する。最後にワード線WLyを切る。このようにして座標（X,Y）のメモリセルの情報を読み出すことができる。次にサブブロック選択用ワード線BSがオンとなりサブビット線がショートされる。次に、サブブロック選択用ワード線BS及びワード線WLｙが切られて読み出し終了となる。
【０１３６】
次に、図１６（b）を用いて、書き込み時について説明する。
【０１３７】
先ず、サブブロック選択用ワード線BSをオンにし、サブブロック選択用トランジスタQBSをオンにする。次に、ビット線BLを記憶させたい方法（１か０）により、メモリセルの強誘電体膜を極性反転させるに必要な電圧を引火することによって、サブビット線SBLに書き込み電圧を印加する。次に、ワード線WLyを選択することにより、ワード線WLyに接続する縦型電界効果トランジスタQMyをオン状態にする。こうして強誘電体キャパシタCMyとサブビット線SBLが電気的に接続され、情報に応じた電圧が印加されて、強誘電体の極性が決定される。次にワード線WLyが切られてセルが切り離される。次に、ビット線が復帰される。次に、サブブロック選択用ワード線BSが切られてブロックが切り離されて書き込み終了となる。
【０１３８】
図１７は図１５で説明した強誘電体メモリの平面図及び断面図である。
【０１３９】
図１７（ａ）は、図１７（ｂ）のＡ−Ａ'で切った平面図、図１７（ｂ）は図１８（ａ）のＢ−Ｂ'で切った断面図を示す。ぞれぞれの記号は図１５に用いた記号と同一である。
【０１４０】
ビット線ＢＬに接続された１個のブロック内にサブブロックが２個設置され、各サブブロック内には16個のメモリセル、サブブロック選択用トランジスタQBS及び増幅用トランジスタQREADが含まれる。
【０１４１】
また、各選択用トランジスタQM0， QM1， QM2，……，QM15は縦形電界効果型トランジスタである。各選択用トランジスタQM0， QM1， QM2，……，QM15の上部ソースドレイン領域上には下部キャパシタ電極層LE、強誘電体膜FE及び上部キャパシタ電極層TEからなる強誘電体キャパシタCM0， CM1， CM2，……，CM15が形成されている。またサブビット線SBLの一端が接続されている増幅用トランジスタQREADも縦形電界効果型トランジスタでありサブビット線SBLの他端に接続されているサブブロック選択用トランジスタQBSは通常の平面型電界効果型トランジスタである。
【０１４２】
本実施形態では、メモリセルのワード線方向の幅は2Fでビット線方向の長さは2.3Fであるから面積は4.6F2ブロックあたりの記憶セル以外の領域は16F2であるからメモリセル１個当たり(4.6+16/32)F2になる。
【０１４３】
また、本実施形態では強誘電体キャパシタとして60?C/cm2の残留分極を持つものを使用したため各サブビット線に８個の記憶セルを接続しても安定に動作することが分かった。したがって１個当たり5.1F2の寸法になった。
【０１４４】
このような回路構成により非常に高集積化された不揮発性メモリの動作が確認できた。
【０１４５】
【発明の効果】
以上詳述したように本発明によれば縦形トランジスタの上部ソースドレイン領域上にエピタキシャル・キャパシタを自己整合的に作成することができるため、両者の面積がほぼ一致し最小４Ｆ２の面積のメモリセルを作成することが可能になる。
【図面の簡単な説明】
【図１】 縦形電界効果型トランジスタを基板上に形成後、フォトリソグラフィによりエピタキシャル強誘電体キャパシタを形成した強誘電体メモリを説明するもので（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'線に沿う断面図、（ｃ）は平面図。
【図２】 本発明の実施形態１に係る強誘電体メモリセルの平面図。
【図３】 本発明の実施形態１に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図2のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図2のＢ−Ｂ'線に沿う断面図。
【図４】 本発明の実施形態１に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図2のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図2のＢ−Ｂ'線に沿う断面図。
【図５】 本発明の実施形態２に係る強誘電体メモリセルの平面図。
【図６】 本発明の実施形態２に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図５のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図５のＢ−Ｂ'線に沿う断面図。
【図７】 本発明の実施形態２に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図５のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図５のＢ−Ｂ'線に沿う断面図。
【図８】 本発明の実施形態３に係る強誘電体メモリセルの平面図。
【図９】 本発明の実施形態３に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図８のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図８のＢ−Ｂ'線に沿う断面図。
【図１０】 本発明の実施形態３に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図８のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図８のＢ−Ｂ'線に沿う断面図。
【図１１】 本発明の実施形態４に係る強誘電体メモリセルの平面図。
【図１２】 本発明の実施形態４に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図１１のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図１１のＢ−Ｂ'線に沿う断面図。
【図１３】 本発明の実施形態４に係る強誘電体メモリセルの工程を説明する断面図で、(a)-1,(b)-1,(c)-1は図１１のＡ−Ａ'線に沿う断面図、(a)-2,(b)-2,(c)-2は図１１のＢ−Ｂ'線に沿う断面図。
【図１４】 本発明の実施形態５に係る強誘電体メモリセルのサブブロック回路図。
【図１５】 本発明の実施形態５に係る強誘電体メモリセルをマトリックス状に配置した回路図。
【図１６】 本発明の実施形態５に係る強誘電体メモリの読み出し／書き込みシークエンスを示すタイミングチャート。
【図１７】 本発明の実施形態５に係る強誘電体メモリの平面図及び断面図で（ａ）は（ｂ）におけるＡ−Ａ'線に添って切り取った平面図、（ｂ）は（ａ）におけるＢ−Ｂ'線に沿って切り取った断面図。
【符号の説明】
１・・・半導体基板
２・・・半導体の柱状部
３・・・ゲート電極
４・・・下部ソースドレイン領域
５・・・上部ソースドレイン領域
６・・・エピタキシャル・キャパシタ
７・・・バリア層
８・・・下部キャパシタ電極層
９・・・強誘電体膜
１０・・・上部キャパシタ電極層
１１・・・チャネル部
１２・・・層間絶縁膜
１３・・・ゲート絶縁膜
１４・・・埋め込み絶縁膜
２１・・・ワード線
２２・・・エピタキシャル・キャパシタ領域
２３・・・ビット線
２５・・・酸化膜
２６・・・窒化膜
２７・・・キャパシタ側壁
Claims (5)
- 基板の一主面に設けられた単結晶半導体層の面に第1の不純物領域を形成し、縦型電界効果トランジスタの一方のソースまたはドレインのいずれかを形成する工程と、
前記第1の不純物領域上に下部キャパシタ電極層、強誘電体膜および上部キャパシタ電極からなる積層膜をこの順序でエピタキシャル成長する工程と、
前記下部キャパシタ電極層、強誘電体膜および上部キャパシタ電極を所要の形状にパターニングし、複数のキャパシタを形成する工程と、
前記複数のキャパシタ下の単結晶半導体層を残して前記単結晶半導体層を選択的に除去し、複数のキャパシタ下に単結晶半導体柱状部を形成する工程と、
前記複数の柱状部の側壁にゲート絶縁膜を形成して前記柱状部をチャネル部とし、前記柱状部のそれぞれの下部に隣接する位置の前記単結晶半導体層に第２の不純物領域を形成して他方のソースまたはドレイン領域とした縦型電界効果トランジスタを形成する工程と、
を具備してなる半導体記憶装置の製造方法。 - 前記複数の単結晶半導体柱状部の形成工程は、
ビット線の延長方向に相互に隣接する単結晶半導体柱状部間の間隔は、ワード線の延長方向に相互に隣接する単結晶半導体柱状部間の間隔よりも大きく設定する工程を含み、前記ワード線は前記ビット線と実質的に直角に交差することを特徴とする請求項１記載の半導体記憶装置の製造方法。 - 前記積層膜をエピタキシャル成長する前に、第１の不純物層にバリア層を生成する工程を含むことを特徴とする請求項１記載の半導体記憶装置の製造方法。
- 複数のキャパシタを形成後、複数のキャパシタのそれぞれの側壁に層間絶縁膜を形成する工程を含むことを特徴とする請求項１記載の半導体記憶装置の製造方法。
- 複数の縦型電界効果トランジスタの形成工程は、複数のキャパシタとともに複数の縦型電界効果トランジスタを自己整合的に形成する工程を含むことを特徴とする請求項１記載の半導体記憶装置の製造方法。
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