JP3654393B2 - Data receiving apparatus and method - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データ受信装置および方法に関し、特に、誤り訂正符号として、パンクチャド符号が用いられ、符号系列に対してビット拡散が行われ、かつ、多値多位相方式でデジタル変調されて伝送されたデータを受信し、復号することができるようにしたデータ受信装置および方法に関する。
【０００２】
【従来の技術】
米国においては、デジタル放送が既に開始されている。ヨーロッパでも、デジタルテレビ放送を導入するために、標準化組織Digital Video Broadcasting(DVB)が結成され、その標準方式がまとめられようとしている。このデジタル放送については、例えば、日経エレクトロニクス１９９６．１．１５（ｎｏ．６５３）ページ１３９乃至１５１に、「ディジタル放送，米国についで欧州も実用へ」として紹介されている。
【０００３】
ディジタル放送を行う場合、その消費電力ができるだけ少なくなるようにすることが望まれる。このような電力制限の厳しいこのような通信路においては、一般的に、誤り訂正符号を用いて符号化利得を得て電力の低減が図られている。この様なシステムにおいては、送信側で誤り訂正符号化を行い、受信側で誤り訂正復号を行うのが一般的である。特に信号電力対雑音電力比（Ｃ／Ｎ比）の小さい通信路においては、畳み込み符号が有利であり、この符号はビタビ復号法を用いることにより、容易に軟判定復号を行うことができ、高利得を得ることができる。
【０００４】
さらに、畳み込み符号化器の符号出力の系列を、ある一定の規則に従って、間引くことにより、同一の復号器を用いて、複数の符号化率を容易に実現できるパンクチャド符号が知られている。また、パンクチャド符号化器の符号出力の系列をある一定の規則に従って、ビット毎に拡散することによって、伝送路上で重畳される雑音に対する耐性を向上させることができる。
【０００５】
図６は、ＤＶＢの地上波テレビジョン放送のための規格ＤＶＢ−Ｔにおいて提案されている送信装置の構成例を表している。この装置では、パンクチャド畳み込み符号、ビット拡散、ＱＰＳＫ変調方式が用いられている。
【０００６】
すなわち、図６の例においては、情報源１より出力された１ビットシリアルデータは、畳み込み符号化器２に入力され、パンクチャド符号の母符号系列Ｘ，Ｙが生成される。この例では、符号化率が１／２とされている。Ｘ，Ｙは、それぞれ１ビットの符号系列を表している。
【０００７】
この符号系列Ｘ，Ｙは、ビット消去回路３に入力され、所定の規則に従って、ビット消去処理が行われるようになされている。ビット消去回路３より出力されたシリアル化されたパンクチャド符号系列は、直並列変換器４に入力され、１系列のデータから２系列のデータに変換されるようになされている。
【０００８】
直並列変換器４より出力された２系列のデータｘ，ｙは、ビット拡散回路５−１，５−２にそれぞれ入力され、ビットの順番が拡散（交錯）されるビット拡散処理が行われるようになされている。ビット拡散回路５−１，５−２より出力されたビット拡散後のデータｘ’，ｙ’は、信号点割り当て回路６に入力され、伝送路上のシンボルへ割り当てられる。信号点割り当て回路６は、相互に直交する同相成分（Ｉ成分）と直交成分（Ｑ成分）で表される信号点の座標データＩ’，Ｑ’を出力する。
【０００９】
シンボル拡散回路７は、信号点割り当て回路６より出力された座標データＩ’，Ｑ’により規定されるシンボルの順番を拡散するシンボル拡散処理を実行し、拡散後のシンボルのＩ成分とＱ成分を出力する。変調器８は、例えば、OFDM(Orthogonal Frequency Division Multiplex)方式で、Ｉ成分とＱ成分をデジタル変調し、アンテナ９を介して電波で出力するようになされている。
【００１０】
図７は、畳み込み符号化器２の構成例を表している。但し、この構成例は、ＤＶＢ−Ｔで規定されているものではなく、畳み込み処理の説明のための原理的構成を示すものである。この例においては、情報源１より出力された１ビットのシリアルデータが端子２１から入力され、遅延回路２２，２３により、それぞれ１クロック分ずつ順次遅延された後、加算器２４と２５に出力されている。加算器２４にはまた、端子２１の出力と遅延回路２２の出力とが供給されており、加算器２４は、これらのデータを加算（排他的論理和演算）した後、端子２６からデータＸとして出力するようになされている。また、加算器２５は、端子２１の出力と遅延回路２３の出力を加算（排他的論理和演算）して、端子２７からデータＹとして出力するようになされている。
【００１１】
すなわち、この実施例においては、１ビットの入力に対して、遅延回路２２と２３の内部状態から定まる２ビットの母符号が出力されることになる。この例の場合、拘束長が３、内部遅延素子が２、状態数が４、符号化率が１／２となる。
【００１２】
図８は、この畳み込み符号化器２の状態遷移図を表している。この畳み込み符号化器２の状態遷移は、次のようになる。
【００１３】
すなわち、例えば、状態００（遅延素子２２の出力と遅延素子２３の出力が共に０の状態）において、端子２１から０が入力されると、端子２６，２７から、（ＸＹ）＝（００）が出力され、状態００に遷移する。状態００から１が入力されると、（ＸＹ）＝（１１）が出力され、状態は１０に遷移する。状態０１から０が入力されると、（ＸＹ）＝（１１）が出力され、状態００に遷移する。状態０１から１が入力されると、（ＸＹ）＝（００）が出力され、状態１０に遷移する。
【００１４】
他の状態においても、図８に示すように、０または１の入力に対して、図示した出力が出され、図示した状態に遷移する。
【００１５】
ビット消去回路３では、ある規則に従って、母符号系列（ＸＹ）から適当な位置のデータを消去することによって、結果として符号化率を変えることができる。以下に、例えば、
Ｘ：１０
Ｙ：１１
のような消去マップに従ってビットが消去される場合について説明する。
【００１６】
消去マップの１に対応するビットは伝送され、０に対応するビットは伝送されない（消去される）。消去マップによれば、ある時点での畳み込み符号化器２の出力Ｘ（＝Ｘ１）とＹ（＝Ｙ１）は、Ｘ１Ｙ１の順で伝送され、次の時点では、畳み込み符号化器２の出力Ｘ（＝Ｘ２）は消去されて伝送されず、Ｙ（＝Ｙ２）のみ伝送されることになる。すなわち、この２つの時点で伝送されるビットは、Ｘ１Ｙ１Ｙ２となる。この操作で畳み込み符号化器２に入力されるビット数は２ビット、ビット消去回路３から出力されるビット数は３ビットとなるので、符号化率Ｒは２／３となる。この操作は２単位時間ごとに繰り返される。
【００１７】
直並列変換器４では、入力される１系列のデータＸ１，Ｙ１，Ｙ２，・・・が２系列のデータ（ｘ，ｙ）に変換される。
【００１８】
ビット拡散回路５−１，５−２は、入力データ系列ｘ，ｙの順番を所定の規則に従って入れ替えることによって、ビットを拡散する。このとき、一般にビット拡散器５−１と５−２の拡散方法は異なるものとされる。
【００１９】
以下にビット拡散の例を示す。Ｍビットの入力データを１ブロックとし、適当な数値ｓを定める。ビット拡散は、Ｍビットの入力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）から、
拡散後のＭビットの出力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）への置換を意味する。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００２０】
ビット拡散回路５−１，５−２で異なるｓを用いることによって、同じアルゴリズムで異なるビット拡散回路を構成することができる。
【００２１】
信号点割り当て回路６では、入力されたデータ（ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図９に示すように、ＱＰＳＫ方式に従って行われる。すなわち、
（ｘ’，ｙ’）＝（０，０）のとき、（Ｉ’，Ｑ’）＝（１／√２，１／√２）、
（ｘ’，ｙ’）＝（０，１）のとき、（Ｉ’，Ｑ’）＝（１／√２，−１／√２）、
（ｘ’，ｙ’）＝（１，０）のとき、（Ｉ’，Ｑ’）＝（−１／√２，１／√２）、
（ｘ’，ｙ’）＝（１，１）のとき、（Ｉ’，Ｑ’）＝（−１／√２，−１／√２）
のように割り当てが行われる。
【００２２】
シンボル拡散回路７は、（Ｉ’，Ｑ’）で表されるシンボルＳ’の順番を所定の規則に従って入れ替えることによって、シンボルの拡散を行い、シンボルＳ（Ｉ，Ｑ）を得るものであり、これによって、伝送路上で受けたバースト的な誤りを拡散することができる。
【００２３】
具体的な例（ＤＶＢ−Ｔとは異なる）を示すと、Ｎ−１個のシンボルを拡散の単位ブロックとして、Ｎ未満の、Ｎと互いに素な数Ｇを定めたとき、拡散は、拡散前のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）から
拡散後のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）への置換として実行される。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００２４】
変調器８では、入力されるシンボルＳのＩ成分とＱ成分に従って、搬送波を変調し、アンテナ９を介して送信する。
【００２５】
図１０は、図６の送信装置より送信されたデータを受信する受信装置の構成例を表している。復調器３２は、アンテナ３１を介して受信した電波を復調し、Ｉ成分信号とＱ成分信号を出力する。シンボル逆拡散回路３３は、図６のシンボル拡散回路７におけるシンボル拡散処理と逆の処理、すなわち、シンボル拡散回路７において入れ替えたシンボルの順番を元の順番に戻す処理を行い、Ｉ信号成分Ｉ’とＱ信号成分Ｑ’を出力する。
【００２６】
ビット逆拡散回路３４−１，３４−２は、シンボル逆拡散回路３３より出力されたＩ’信号とＱ’信号に対して、図６のビット拡散回路５−１，５−２において変更したビットの順番を、元の順番に戻す処理を実行する。
【００２７】
ビット逆拡散回路３４−１，３４−２より出力されたＩ’信号成分に対応するデータｘと、Ｑ’信号成分に対応するデータｙは、並直列変換器３５に入力され、２系列のデータ（ｘ，ｙ）から１系列のデータに変換され、ビット挿入回路３６に供給される。
【００２８】
ビット挿入回路３６においては、図６のビット消去回路３におけるビット消去処理と反対に、ビット挿入処理が行われる。ビット挿入回路３６により、ビットが挿入されたＩ信号成分のデータｘとＱ信号成分のデータｙは、ビタビ復号器３７に入力され、ビタビ復号され、再生情報３８として出力されるようになされている。
【００２９】
次に、その動作について説明する。
【００３０】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、各シンボルのＩ成分とＱ成分のデータが得られる。このＩ成分とＱ成分のデータは、シンボル逆拡散回路３３に入力され、そこで、シンボル拡散回路７における場合と逆の操作が行なわれ、逆拡散されたデータＩ’とＱ’が得られる。
【００３１】
すなわち、この逆拡散の操作は、シンボル拡散回路７で用いた場合と同じ値Ｎ，Ｇを用いて表すと、逆拡散前のシンボルを要素とするベクトル
（Ｓ１，Ｓ２，・・・，Ｓｎ，・・・，ＳＮ−１）を、
逆拡散後のシンボルを要素とするベクトル
（Ｓ’１，Ｓ’２，・・・，Ｓ’ｋ，・・・，Ｓ’Ｎ−１）へ置換する処理となる。このとき、Ｓｎ＝Ｓ’ｋ（ｎ＝Ｇ＾ｋ mod Ｎ）である。
【００３２】
シンボル逆拡散回路３３から供給されたＩ成分データＩ’と、Ｑ成分データＱ’は、それぞれビット逆拡散回路３４−１，３４−２に供給される。
【００３３】
ビット逆拡散回路３４−１，３４−２は、それぞれ、ビット拡散回路５−１，５−２に対応し、それぞれ、ビット拡散回路５−１，５−２と逆の操作を行う。
【００３４】
すなわち、Ｍ個の入力データを１ブロックとし、適当な数値ｓを定め、Ｍ個の入力系列からなるベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｎ，・・・，Ｂ’Ｍ−１）から、
逆拡散後のＭ個の出力系列からなるベクトル
（Ｂ０，Ｂ１，・・・，Ｂｋ，・・・，ＢＭ−１）が求められる。このとき、Ｂ’ｎ＝Ｂｋ（ｎ＝ｋ＋ｓ mod Ｍ）である。
【００３５】
ここで、ビット逆拡散回路３４−１，３４−２のビット逆拡散で用いる数値ｓは、それぞれ、ビット拡散回路５−１，５−２で用いる数値ｓと同じ値を用いる。
【００３６】
こうしてビット逆拡散されたデータ系列（ｘ，ｙ）は、次段の並直列変換器３５に供給され、そこで直並列変換器４と逆の操作が行なわれ、２系列のデータ（ｘ，ｙ）から１系列のデータに変換される。
【００３７】
ビット挿入回路３６では、ビット消去回路３と逆の操作が行われる。すなわち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いたビット消去回路３の処理に対応して、ビット挿入回路３６は、
Ｘ１，Ｙ１，Ｙ２（いまの場合、ｘ１，ｙ１，ｙ２）
の順で入力されるデータに対して、消去されているデータＸ２（ｘ２）に相当する位置で任意のダミーデータ（ここでは０とする）を挿入して、
Ｘデータとして、Ｘ１（ｘ１），０を、
Ｙデータとして、Ｙ１（ｙ１），Ｙ２（ｙ２）を、
この順で出力する。また、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【００３８】
ビタビ復号器３７では、畳み込み符号化器２の状態遷移（図８）に従ってビタビ復号を行う。図１１にビタビ復号器３７の例を示す。入力端子６２−１，６２−２には、ビット挿入回路３６より出力されたデータＸ，Ｙが、それぞれ入力される。これらのデータＸ，Ｙは、ブランチメトリック演算回路６３−１乃至６３−４に入力されている。ブランチメトリック演算回路６３−１においては、入力データ（Ｘ，Ｙ）と図９に示した座標点（１／√２，１／√２）との距離を、ブランチメトリックとして演算する。同様に、ブランチメトリック演算回路６３−２乃至６３−４においては、入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２），（−１／√２，１／√２）または（−１／√２，−１／√２）との距離が演算されるようになされている。
【００３９】
ブランチメトリック演算回路６３−１，６３−４の出力（ブランチメトリック）ＢＭ００は、ＡＣＳ（Add Compare Select）回路６４−１に入力されている。同様に、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−２に入力され、ブランチメトリック演算回路６３−１の出力（ブランチメトリック）ＢＭ００とブランチメトリック演算回路６３−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路６４−３に入力され、ブランチメトリック演算回路６３−２の出力（ブランチメトリック）ＢＭ０１とブランチメトリック演算回路６３−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路６４−４に入力されている。
【００４０】
ＡＣＳ回路６４−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路６４−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路６４−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【００４１】
ＡＣＳ回路６４−１乃至６４−４は、入力された一方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算するとともに、他方のブランチメトリックＢＭとそれに対応するステートメトリックＳＭを加算する。そして、２つの加算結果を比較し、その比較結果に対応して、小さい方の加算値をステートメトリック記憶装置６６−１乃至６６−４に、新たなステートメトリックＳＭとして出力するとともに、その選択結果を表す信号ＳＥＬ００乃至ＳＥＬ１１をパスメモリ６５に出力している。パスメモリ６５にはまた、ステートメトリック記憶装置６６−１乃至６６−４に記憶されている、ステートメトリックＳＭ００乃至ＳＭ１１が入力されている。
【００４２】
ステートメトリック記憶装置６６−１乃至６６−４は、端子６１から入力される信号によりリセットされるようになされている。パスメモリ６５は、端子６７から復号結果を出力するようになされている。
【００４３】
次に、その動作について説明する。
【００４４】
ブランチメトリック演算回路６３−１では、入力データ（Ｘ，Ｙ）と座標点（１／√２，１／√２）との距離がブランチメトリックＢＭ００として計算される。同様にブランチメトリック演算回路６３−２では入力データ（Ｘ，Ｙ）と座標点（１／√２，−１／√２）との距離、ブランチメトリック演算回路６３−３では入力データ（Ｘ，Ｙ）と座標点（−１／√２，１／√２）との距離、ブランチメトリック演算回路６３−４では入力データ（Ｘ，Ｙ）と座標点（−１／√２，−１／√２）との距離が、ブランチメトリックＢＭ０１，ＢＭ１０，ＢＭ１１としてそれぞれ計算される。なお、ここでは、前段のビット挿入回路３６から供給される挿入フラグに従って、挿入されたダミーデータに関する距離計算は省略される。すなわち、挿入されたビットと比較すべき座標との距離は、すべて同じ（例えば０）とされる。
【００４５】
ＡＣＳ回路６４−１では畳み込み符号化器２の状態遷移に従って次の２つの式が計算され、尤度の大きい方、すなわち、計算結果の小さい方が選択され、その選択情報ＳＥＬは後段のパスメモリ６５に、その計算結果ＳＭはステートメトリック記憶装置６６−１に、それぞれ供給される。
【００４６】
ＳＭ００＋ＢＭ００ （１）
ＳＭ０１＋ＢＭ１１ （２）
【００４７】
ここで、ＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、ブランチメトリック演算回路６３−１の演算結果、ＢＭ１１は、ブランチメトリック演算回路６３−４の演算結果を、それぞれ表している。
【００４８】
式（１）の計算結果の方が小さければＳＥＬ００＝０が、式（２）の計算結果の方が小さければＳＥＬ００＝１が、後段のパスメモリ６５に供給される。そして、前者の場合、ＳＭ００＋ＢＭ００が、後者の場合、ＳＭ０１＋ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【００４９】
この計算を図８にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（２）のようになる。計算結果のうち小さいほうが新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【００５０】
同様の動作が、ＡＣＳ回路６４−２乃至６４−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【００５１】
パスメモリ６５では、図８の状態遷移図に従って、ＡＣＳ回路６４−１乃至６４−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。
【００５２】
図１２は、ブランチメトリック演算回路６３−１の構成例を表している。端子６２−１より入力されたデータＸは、減算回路５１に入力され、発生回路５２が出力する１／√２が減算されるようになされている。減算回路５１の出力は、乗算回路５３に分岐して入力され、乗算される（すなわち、自乗される）ようになされている。セレクタ２０３は、乗算回路５３の出力と、発生回路２０２の出力の供給を受け、端子２０１を介してＸに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０２が発生する０を選択し、その他のとき、乗算回路５３の出力を選択し、加算回路５４に出力する。
【００５３】
同様に、端子６２−２より入力されたデータＹが、減算回路５５に入力され、発生回路５６が出力する１／√２が減算されるようになされている。減算回路５５の出力は、乗算回路５７に分岐して入力され、乗算（自乗）されるようになされている。セレクタ２０６は、乗算回路５７の出力と、発生回路２０５の出力の供給を受け、端子２０４を介してＹに対するダミーフラグがビット挿入回路３６より入力されたとき、発生回路２０５が発生する０を選択し、その他のとき、乗算回路５７の出力を選択し、加算回路５４に出力している。加算回路５４は、セレクタ２０３の出力と、セレクタ２０６の出力とを加算し、ブランチメトリックＢＭ００として出力するようになされている。
【００５４】
すなわち、この例においては、フラグが入力されていないとき、減算回路５１が、Ｘ−１／√２を出力し、これが乗算回路５３において自乗され、乗算回路５３から（Ｘ−１／√２）²が出力される。同様に、減算回路５５が、Ｙ−１／√２を出力し、この値が乗算回路５７により自乗され、乗算回路５７は（Ｙ−１／√２）²を出力する。加算回路５４は、乗算回路５３の出力と乗算回路５７の出力の加算値（Ｘ−１／√２）²＋（Ｙ−１／√２）²をブランチメトリックＢＭ００として出力する。一方、Ｘのダミーフラグが入力されたとき、セレクタ２０３は、０を出力するので、加算回路５４の出力は、（Ｙ−１／√２）²となり、Ｙのダミーデータが入力されたとき、セレクタ２０６は０を出力するので、加算回路５４の出力は、（Ｘ−１／√２）²となる。
【００５５】
ブランチメトリック演算回路６３−２乃至６３−４においても、図１２に示した場合と同様の構成の回路により、同様の演算が行われる。但し、ブランチメトリック演算回路６３−２においては、発生回路５２の出力は１／√２、発生回路５６の出力は−１／√２とされる。また、ブランチメトリック演算回路６３−３においては、発生回路５２と５６の出力は、それぞれ−１／√２と１／√２とされ、ブランチメトリック演算回路６３−４においては、それぞれ−１／√２と−１／√２とされる。
【００５６】
図１３にパスメモリ６５のブロック図を示す。端子７１−１乃至７１−４には、ＡＣＳ回路６４−１乃至６４−４より出力された選択情報ＳＥＬ００乃至ＳＥＬ１１が入力されている。これらの選択情報ＳＥＬ００乃至ＳＥＬ１１は、それぞれ２入力１出力のセレクタ７３−１乃至７３−４に制御信号として入力されている。また、セレクタ７３−１には、２つの入力として、端子７２−１から固定データ０が入力されている。同様に、セレクタ７３−２乃至７３−４には、端子７２−２乃至７２−４から、それぞれ２入力として固定データ０，１または１が入力されている。
【００５７】
セレクタ７３−１乃至７３−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１に対応して、２つの入力のうちの一方を選択し、後段のレジスタ８１−１乃至８１−４に出力する。但し、この第１列目のセレクタ７３−１乃至７３−４には、上述したように、端子７２−１乃至７２−４から２入力として同一のデータが入力されているため、レジスタ８１−１乃至８１−４には、それぞれ０，０，１または１が記憶されることになる。
【００５８】
以下、同様に、ｎ列（図１３の例の場合、４列）のセレクタとレジスタからなる構成が設けられている。すなわち、第２列目においては、セレクタ７４−１乃至７４−４とレジスタ８２−１乃至８２−４が設けられている。セレクタ７４−１には、前列のレジスタ８１−１の出力とレジスタ８１−２の出力が供給されている。セレクタ７４−２には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力され、セレクタ７４−３には、レジスタ８１−１の出力とレジスタ８１−２の出力が入力され、セレクタ７４−４には、レジスタ８１−３の出力とレジスタ８１−４の出力が入力されている。そして、セレクタ７４−１乃至７４−４は、選択情報ＳＥＬ００乃至ＳＥＬ１１の値に対応して、２入力のうちの一方を選択し、後段のレジスタ８２−１乃至８２−４に出力する処理を行う。例えば、レジスタ７４−１は、選択情報ＳＥＬ００が０であるとき、レジスタ８１−１の出力を選択し、選択情報ＳＥＬ００が１であるとき、レジスタ８１−２の出力を選択し、出力するようになされている。
【００５９】
最終列のレジスタ８４−１乃至８４−４の出力は、４入力１出力のセレクタ８５に入力されている。
【００６０】
最小値比較回路８８には、端子８７−１乃至８７−４から、図１１のステートメトリック記憶装置６６−１乃至６６−４より出力されたステートメトリックＳＭ００乃至ＳＭ１１が入力されている。最小値比較回路８８は、４つのステートメトリックの大きさを比較し、最小のものを選択する。そして、ステートメトリックＳＭ００が最小であったとき、データ００を出力し、ステートメトリックＳＭ０１が最小であったとき、データ０１を出力し、ステートメトリックＳＭ１０が最小であったとき、データ１０を出力し、ステートメトリックＳＭ１１が最小であったとき、データ１１を出力する。セレクタ８５は、最小値比較回路８８からの入力が００であるとき、レジスタ８４−１の出力を選択し、０１であるとき、レジスタ８４−２の出力を選択し、１０であるとき、レジスタ８４−３の出力を選択し、１１であるとき、レジスタ８４−４の出力を選択し、端子８６から復号結果として出力するようになされている。端子７２−１乃至７２−４の固定値は、それぞれの状態に対応する復号情報を意味する。
【００６１】
このような、パスメモリ６５の結線は、図８の状態遷移図に基づいている。パスメモリ６５の構成のうち、最上行は状態００に、第２行目は状態０１に、第３行目は状態１０に、最下行は状態１１に、それぞれ対応する。また、第１列目は復号情報の取り込みを行う。図８によれば、状態００に到達するパスは、状態００と状態０１からの２本存在する。それぞれのパスに対応する入力ビットすなわち復号情報は、いずれの場合も０である。そこで、状態００（最上行）における第１列では、選択情報ＳＥＬ００によってそれに対応する復号情報０が選択されるように、セレクタ７３−１の入力端子が配線されている。
【００６２】
第１列目においては、状態０１、状態１０、状態１１に対しても同様にして結線されている。
【００６３】
第２列目以降においては、復号系列の選択、伝搬および記憶が行われる。図８によれば、状態００に到達するパスは、状態００、状態０１からの２本存在する。そこで、状態００における第２列では、選択情報ＳＥＬ００によって、それに対応する状態からのデータが選択されるように、セレクタ７４−１の入力端子が配線されている。
【００６４】
第２列目以降においても、同様に結線されている。さらに、第２行乃至第３行の状態０１、状態１０、状態１１においても同様にして結線されている。
【００６５】
パスメモリ６５の最終列では、記憶された４つの復号データから、最も尤度の大きいパスに対応するデータが最終的な復号データとして出力される。「最も尤度の大きいパス」とは、４つのステートメトリックＳＭ００乃至ＳＭ１１のうち、最小の値を持つものに対応するパスであり、セレクタ８５で、その時点におけるステートメトリックの最小値に対応するパス、すなわち、最も尤度の大きいパスが選択されることになる。
【００６６】
【発明が解決しようとする課題】
ところで、近年、高速（高ビットレート）の伝送が叫ばれる中、前述のデジタルデータ伝送システムの変調方式を、ＱＰＳＫから１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等に拡張することが考えられる。こうすると、伝送できるビット数は、ＱＰＳＫの２ビットに対してそれぞれ、４ビット、６ビット、または８ビットとなり、ＱＰＳＫに対して２倍、３倍、６倍に増加することになる。
【００６７】
図１４に１６ＱＡＭによるデータ送信装置のブロック図を示す。図１４において、図６における場合と対応する部分には、同一の符号を付してある。すなわち、この例においては、直並列変換器４において、ビット消去回路３より出力されたシリアルデータが、４ビットを単位とするデータｕ，ｖ，ｘ，ｙに変換される。そして、各データ毎に、ビット拡散回路９１−１乃至９１−４において、ビット拡散処理が行われ、データｕ’，ｖ’，ｘ’，ｙ’として、信号点割り当て回路６に供給されるようになされている。その他の構成は、図６における場合と同様である。
【００６８】
すなわち、この例においては、直並列変換器４において、１系列のデータが１６ＱＡＭに対応する４系列のデータ（ｕ，ｖ，ｘ，ｙ）に変換され、それぞれがビット拡散回路９１−１乃至９１−４において、所定の規則に従って、ビットの順番を入れ替えることにより、ビット拡散処理が行われる。その処理は、図６におけるビット拡散回路５−１，５−２における処理と同様の処理であり、それぞれが異なる数値ｓを用いて、異なるビット拡散処理を実行する。
【００６９】
信号点割り当て回路６では、入力された４ビットのデータ（ｕ’，ｖ’，ｘ’，ｙ’）を伝送路上のシンボルへ割り当てる。割り当ては、例えば図１５に従って行われる。すなわち、例えば、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，０）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，３／√１０）、
（ｕ’，ｖ’，ｘ’，ｙ’）＝（０，０，０，１）のとき、
（Ｉ’，Ｑ’）＝（３／√１０，１／√１０）、
のように割り当てが行われる。
【００７０】
他の入力に関しても同様に割り当てが行われる。
【００７１】
以下、図６における場合と同様の処理が行われ、データが送信される。
【００７２】
図１４に示す送信装置で、図１５に示すような１６ＱＡＭ方式で信号点割り当てを行い、送信したデータを受信する場合、受信装置は、図１０に対応して、図１６に示すように構成することが考えられる。しかしながら、実際には、図１６に示すように構成することはできない。
【００７３】
すなわち、上述したように、シンボル逆拡散回路３３に復調器３２より入力されるデータ（Ｉ，Ｑ）のそれぞれの成分Ｉ，Ｑは、ＱＰＳＫ方式の場合、それぞれが１ビットを表していたが、１６ＱＡＭ方式の場合、それぞれが２ビットを表すことになる。例えば、図１５に示す信号点配置の場合、Ｉは、第１ビット目と第３ビット目のデータを表し、Ｑは、第２ビット目と第４ビット目のデータを表している。例えば、Ｉは、１／√１０，３／√１０といった１つの値であり、Ｑも同様に１つの値である。従って、これを図１６に示すように、ｕ’，ｖ’に分割したり、ｘ’，ｙ’に分割することはできない。その結果、１６ＱＡＭ方式の場合におけるデータ受信装置は、やはり図１０に示すように構成されることになる。
【００７４】
その結果、図１０のビット挿入回路３６において行われる処理は、次のようなものとなる。
【００７５】
すなわち、いま、ビット挿入回路３６に、図１７（Ａ）に示すように、ｘ１，ｙ１，ｘ２，ｙ２，ｘ３，ｙ３，・・・のようにデータが入力されたとすると、同図（Ｂ）に示すように、ｘ１，ｙ１が、データＸ１，Ｙ１として出力され、次にダミーデータｄが、データＸ２として出力され、データｘ２が、データＹ２として出力される。また、同様に、データｙ２，ｘ３が、データＸ３，Ｙ３として出力された後、ダミーデータｄが、データＸ４として出力され、次に、データｙ３が、データＹ４として出力される。
【００７６】
しかしながら、この処理は、図１４のビット消去回路３における処理と逆の処理を実行していることにはならない。すなわち、ビット消去回路３において行っていたビット消去（ビット操作）処理は、１ビット単位で行っていたものである。これに対して、図１７（Ｂ）に示すデータｘ１，ｙ２などは、それぞれが２ビットのデータに対応しているものであり、その後に１ビットのダミーデータｄを挿入し、さらにその次に２ビットのデータｘ２を出力すると、結局、元のデータ配列とは全く異なるデータ配列が出力されてしまうことになる。
【００７７】
その結果、ビット挿入回路３６の出力を、ビタビ復号器３７でビタビ復号すると、復号結果は、成分が若干劣化するといった類のものではなく、全く復号が不可能となる。
【００７８】
これに対して、例えば図１６に示すデータ受信装置のシンボル逆拡散回路３３において、硬判定を行うようにすれば、図１６に示すように、（Ｉ，Ｑ）から、ｕ’，ｖ’，ｘ’，ｙ’を生成することができる。すなわち、この場合、（Ｉ，Ｑ）の座標と図１５に示す各信号点との距離が計算され、（Ｉ，Ｑ）が最も距離の短い信号点に対応されるので、この信号点から、ｕ’，ｖ’，ｘ’，ｙ’を生成することが可能である。しかしながら、このような硬判定を行うと、正確なデータの復号が困難になる。
【００７９】
本発明は、このような状況に鑑みてなされたものであり、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭなどの多値多位相変調方式でパンクチャドの誤り訂正復号を伝送した場合においても、データを正確に復号化することができるようにするものである。
【００８０】
【課題を解決するための手段】
請求項１に記載のデータ受信装置は、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段とを備えることを特徴とする。
請求項３に記載のデータ受信装置は、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段とを備えることを特徴とする。
【００８１】
請求項３に記載のデータ受信方法は、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップとを備えることを特徴とする。
請求項５に記載のデータ受信方法は、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップとを備えることを特徴とする。
【００８２】
請求項１に記載のデータ受信装置においては、メトリック計算手段が、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。例えば、メトリック計算手段が、受信信号を構成するシンボルのＩ成分とＱ成分から、その受信信号を構成するビットに対する条件付き事後確率を計算し、その結果からメトリックを計算する。
請求項３に記載のデータ受信装置においては、メトリック計算手段が、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。
【００８３】
請求項３に記載のデータ受信方法においては、メトリック計算ステップが、受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。例えば、メトリック計算ステップが、受信信号を構成するシンボルのＩ成分とＱ成分から、その受信信号を構成するビットに対する条件付き事後確率を計算し、その結果からメトリックを計算する。
請求項５に記載のデータ受信方法においては、メトリック計算ステップが、受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算する。
【００８４】
【発明の実施の形態】
図１は、データ送信装置の構成例を示している。この図において、図１４と同一の部分には同一の符号が付してある。ビット操作回路１００は、図１４に示すビット消去回路３、直並列変換器４、およびビット拡散回路９１−１乃至９１−４と同様の処理を行うようになされている。また、図１４に示すシンボル拡散回路７は、この構成例においては除外されている。なお、図１の構成の基本的な動作は、図１４の場合と同様であるので、その説明は省略する。
【００８５】
図２は、本発明のデータ受信装置の実施例を表している。図２において、従来の図１０に示す場合と対応する部分には、同一の符号を付してある。図２の実施例においては、シンボル逆拡散回路３３が除外され、メトリック計算回路１０２が新たに追加されている。また、図１０におけるビット逆拡散回路３４−１，３４−２、並直列変換器３５、および、ビット挿入回路３６がビット逆操作回路１０３としてまとめられている。その他の構成は、図１０における場合と同様である。
【００８６】
復調器３２より出力されたＩ信号とＱ信号は、メトリック計算回路１０２に入力され、第１乃至第４ビットに対応するメトリックが計算されるようになされている。メトリック計算回路１０２より出力されたデータ（メトリック）ｕ，ｖ，ｘ，ｙは、ビット逆操作回路１０３に入力され、図１０に示すビット逆拡散回路３４−１，３４−２、並直列変換器３５、および、ビット挿入回路３６と同様の処理が施される。そして、得られたデータＸ，Ｙはビタビ復号器３７に入力されてビタビ復号が施された後、再生情報３８として出力される。
【００８７】
メトリック計算回路１０２は、図３に示すように構成される。
【００８８】
この図に示すように、図２の復調器３２から出力されたＩ信号とＱ信号は、ｎ個の確率計算回路１１１−１乃至１１１−ｎに入力される。いまの場合、図１５に示すように、１６ＱＡＭで信号点割り当て処理が行われているので、このｎは１６とされる。確率計算回路１１１−１は、図１５に示す１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率Ｐ（Ｓ００００∩Ｒ）が計算される。以下、同様に、確率計算回路１１１−２においては、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ０００１∩Ｒ）が計算され、確率計算回路１１１−３においては、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ００１０∩Ｒ）が計算される。そして、確率計算回路１１１−１６においては、１６ＱＡＭの１１１１に対応するシンボルＳ１１１１が送信され、受信信号Ｒが受信される確率Ｐ（Ｓ１１１１∩Ｒ）が計算される。
【００８９】
加算回路１１２−１は、第１のビットが０であるシンボル、すなわち、Ｓ００００，Ｓ０００１，Ｓ００１０，Ｓ００１１，Ｓ０１００，Ｓ０１０１，Ｓ０１１０，Ｓ０１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。また、加算回路１１２−２乃至１１２−４は、それぞれ第２ビット乃至第４ビットが０であるシンボルに対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算するようになされている。
【００９０】
これに対して、加算回路１１３は、１６ＱＡＭの全てのシンボル、すなわち、Ｓ００００乃至Ｓ１１１１に対する確率を計算する確率計算回路１１１−ｉの出力の入力を受け、その和を演算する。
【００９１】
割算回路１１４−１乃至１１４−４は、それぞれ、加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力で除算し、その結果を、それぞれ、データ（メトリック）ｕ，ｖ，ｘ，ｙとして出力するようになされている。
【００９２】
図４は、図２に示すビタビ復号器３７の構成例を表している。この実施例においては、入力端子６２−１にデータＸ（メトリック）が入力され、入力端子６２−２にデータＹ（メトリック）が入力されるようになされている。また、入力端子６２−３，６２−４には、ＸダミーフラグとＹダミーフラグがそれぞれ入力されている。
【００９３】
反転回路１３１−１，１３１−２は、それぞれデータＸとデータＹの全てのビットを反転し、出力するようになされている。発生回路１２３−１，１２３−２は、データ１を発生し、出力するようになされている。セレクタ１２０−１，１２０−２は、Ｘダミーフラグに応じて入力を切り換え、入力されたデータを出力するようになされている。また、セレクタ１２０−３，１２０−４も同様に、Ｙダミーフラグに応じて入力を切り換え、入力されたデータを出力するようになされている。
【００９４】
反転回路１３１−１，１３１−２の動作は、次の通りである。すなわち、Ｉ成分を構成するビットが０である場合に対するメトリックＭＩ₀と、Ｉ成分を構成するビットが１である場合に対するメトリックＭＩ₁の間には、理論的に次の式に示す関係が成立する。
ＭＩ₁＝１−ＭＩ₀ （３）
【００９５】
メトリックＭＩ₀，ＭＩ₁が４ビットの２進数で表されるものとすると、確率１（メトリックの最大値）は１１１１で表される。このとき式（３）は次のように表すことができる。
ＭＩ₁＝１１１１−ＭＩ₀ （４）
【００９６】
この演算は、次式より簡略化して求めることができる。
ＭＩ₁＝−［ＭＩ₀］ （５）
【００９７】
ここで、−［ＭＩ₀］は、ＭＩ₀のすべてのビットの値を反転させたものを意味する。反転回路１３１−１は、メトリックＭＩ₀に対応するデータＸから、この式（５）の演算を行い、ＭＩ₁を求めるものである。
【００９８】
同様に、反転回路１３１−２において、入力端子６２−２より入力された、Ｑ成分を構成するビットが０である場合に対するメトリックＭＱ₀に対応するデータＹのすべてのビットを反転させて、−［ＭＱ₀］を演算することにより、Ｑ成分を構成するビットが１である場合に対するメトリックＭＱ₁を求めることができる。
【００９９】
従って、これらの処理により、４つのメトリックＭＩ₀，ＭＩ₁，ＭＱ₀，ＭＱ₁が求められたことになる。
【０１００】
乗算回路１２１−１は、セレクタ１２０−１より出力されたデータＸ０（メトリックＭＩ₀）と、セレクタ１２０−３より出力されたデータＹ０（メトリックＭＱ₀）を乗算し、乗算結果をブランチメトリックＢＭ００として出力するようになされている。乗算回路１２１−２は、セレクタ１２０−１より出力されたデータＸ０（メトリックＭＩ₀）と、セレクタ１２０−４より出力されたデータＹ１（メトリックＭＩ₁）を乗算し、乗算結果をブランチメトリックＢＭ０１として出力している。同様に、乗算回路１２１−３は、セレクタ１２０−２より出力されたデータＸ１（メトリックＭＱ₁）と、セレクタ１２０−３より出力されたデータＹ０（メトリックＭＱ₀）を乗算し、乗算結果をブランチメトリックＢＭ１０として出力し、乗算回路１２１−４は、セレクタ１２０−２より出力されたデータＸ１（メトリックＭＩ₁）と、セレクタ１２０−４から出力されたデータＹ１（メトリックＭＱ₁）とを乗算し、その乗算結果をブランチメトリックＢＭ１１として出力するようになされている。
【０１０１】
乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１は、ＡＣＳ（Accumulate Compare Select）回路１２２−１に入力されている。同様に、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−２に入力され、乗算回路１２１−１の出力（ブランチメトリック）ＢＭ００と、乗算回路１２１−４の出力（ブランチメトリック）ＢＭ１１が、ＡＣＳ回路１２２−３に入力され、乗算回路１２１−２の出力（ブランチメトリック）ＢＭ０１と、乗算回路１２１−３の出力（ブランチメトリック）ＢＭ１０が、ＡＣＳ回路１２２−４に入力されている。
【０１０２】
ＡＣＳ回路１２２−１にはまた、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−２には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。同様に、ＡＣＳ回路１２２−３には、ステートメトリック記憶装置６６−１の出力（ステートメトリック）ＳＭ００とステートメトリック記憶装置６６−２の出力（ステートメトリック）ＳＭ０１が入力されており、ＡＣＳ回路１２２−４には、ステートメトリック記憶装置６６−３の出力（ステートメトリック）ＳＭ１０とステートメトリック記憶装置６６−４の出力（ステートメトリック）ＳＭ１１が入力されている。
【０１０３】
その他の構成は、図１１における場合と同様である。
【０１０４】
次に、図２に示す実施例の動作について説明する。
【０１０５】
アンテナ３１で受けた受信信号は、復調器３２で復調されて、シンボルのＩ成分とＱ成分のデータに変換される。
【０１０６】
メトリック計算回路１０２では、入力のＩ成分とＱ成分から、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックを計算し（その計算方法の詳細は後述する）、その結果をそれぞれｕ，ｖ，ｘ，ｙとしてビット逆操作回路１０３に供給する。
【０１０７】
メトリック計算回路１０２の演算結果ｕ，ｖ，ｘ，ｙは、後段のビット逆操作回路１０３に入力され、ビット逆拡散処理、並直列変換処理、および、ビット挿入処理が施され、得られた２系列のデータＸ，Ｙがビタビ復号器３７に供給される。また、ビット逆操作回路１０３は、ビット挿入処理が実行された位置を示す挿入フラグをビタビ復号器３７に対して出力する。
【０１０８】
ビタビ復号器３７は、ビット逆操作回路１０３から供給されるデータＸ，Ｙと、挿入フラグを参照して、元の再生情報３８を復号して出力する。
【０１０９】
次に、メトリック計算回路１０２におけるメトリック計算について説明する。ここにおけるメトリックとは、次式によって規定される、所定の受信信号を受信したときに、その受信信号を構成するビットに対する条件付き事後確率を意味する。
Ｐ（ｂｉ＝０｜Ｒ）＝Ｐ（ｂｉ＝０∩Ｒ）／Ｐ（Ｒ） （６）
【０１１０】
ここで、Ｐ（ｂｉ＝０｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）（Ｉｒ＝Ｉ：Ｑｒ＝Ｑ）を受信したとき、送信シンボルのｉビット目が０である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝０∩Ｒ）は、ｉビット目が０であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１１１】
同様に、次式（７）によって、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝Ｐ（ｂｉ＝１∩Ｒ）／Ｐ（Ｒ） （７）
【０１１２】
ここで、Ｐ（ｂｉ＝１｜Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を、Ｐ（Ｒ）は、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信する確率を、Ｐ（ｂｉ＝１∩Ｒ）は、ｉビット目が１であるシンボルが送信され、受信信号Ｒ（Ｉｒ，Ｑｒ）が受信される確率を、それぞれ表している。
【０１１３】
また、次式（８）によっても、受信信号Ｒ（Ｉｒ，Ｑｒ）を受信したとき、送信シンボルのｉビット目が１である条件付き事後確率を求めることができる。
Ｐ（ｂｉ＝１｜Ｒ）＝１−Ｐ（ｂｉ＝０｜Ｒ） （８）
【０１１４】
メトリック計算回路１０２では、入力のＩ成分ＩｒとＱ成分Ｑｒから、１６ＱＡＭを構成する第１乃至第４のビットに対するメトリックをそれぞれ計算し、
第１のビットに対するメトリックＰ（ｂ１＝０｜Ｒ）をｕ、
第２のビットに対するメトリックＰ（ｂ２＝０｜Ｒ）をｖ、
第３のビットに対するメトリックＰ（ｂ３＝０｜Ｒ）をｘ、
第４のビットに対するメトリックＰ（ｂ４＝０｜Ｒ）をｙ
として出力する。
【０１１５】
各々のメトリックの計算は、前述の式（６）に従って行われる。すなわち、

【０１１６】
ここで、Ｐ（Ｓ_j∩Ｒ）は、シンボルＳ_jが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓ_j∩Ｒ）は、ｉ番目のビットが０であるすべてのシンボルＳ_jについての確率Ｐ（Ｓ_j∩Ｒ）の和を表している。
【０１１７】
一方、Ｐ（Ｓ_k∩Ｒ）は、シンボルＳ_kが送信され、受信信号Ｒが受信される確率を表し、ΣＰ（Ｓ_k∩Ｒ）は、１６ＱＡＭで定義されるすべてのシンボルＳ_kについての確率Ｐ（Ｓ_k∩Ｒ）の和を表している。
【０１１８】
図３に示すメトリック計算回路１０２において、確率計算回路１１１−１は、Ｐ（Ｓ００００∩Ｒ）、すなわち、１６ＱＡＭの００００に対応するシンボルＳ００００が送信され、受信信号Ｒを受信する確率を計算する。
【０１１９】
確率計算回路１１１−２は、Ｐ（Ｓ０００１∩Ｒ）、すなわち、１６ＱＡＭの０００１に対応するシンボルＳ０００１が送信され、受信信号Ｒを受信する確率を計算する。
【０１２０】
確率計算回路１１１−３は、Ｐ（Ｓ００１０∩Ｒ）、すなわち、１６ＱＡＭの００１０に対応するシンボルＳ００１０が送信され、受信信号Ｒを受信する確率を計算する。
【０１２１】
以下、同様にして、１６ＱＡＭの残りのシンボルに対しても、それぞれ確率を計算し、全部で１６個の確率の計算結果を得る。
【０１２２】
加算回路１１２−１は、ｉ＝１の場合の式（１１）の分子を計算する回路で、第１のビットが０のシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
に対する確率の和を求める。
【０１２３】
また、加算回路１１２−２乃至１１２−４は、それぞれ、第２乃至第４ビットが０のシンボルに対する確率の和を求める。例えば、加算回路１１２−２は、各々のシンボルに対する確率の計算結果の中から、第２のビットが０であるすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
に対する確率の計算結果を選択し、これらを加算することにより、第２ビットが０に対する確率の和を計算する。
【０１２４】
なお、第３ビットと第４ビットについても加算回路１１２−３，１１２−４において同様の処理が実行される。
【０１２５】
加算回路１１３は、式（１１）の分母を計算するブロックで、１６ＱＡＭすべてのシンボル、すなわち、
Ｓ００００、Ｓ０００１、Ｓ００１０、Ｓ００１１、
Ｓ０１００、Ｓ０１０１、Ｓ０１１０、Ｓ０１１１、
Ｓ１０００、Ｓ１００１、Ｓ１０１０、Ｓ１０１１、
Ｓ１１００、Ｓ１１０１、Ｓ１１１０、Ｓ１１１１、
に対する確率の和を求める。
【０１２６】
割算回路１１４−１乃至１１４−４は、それぞれ、加算回路１１２−１乃至１１２−４の出力を加算回路１１３の出力で割り算する計算器であり、式（１１）を計算する。即ち、割算回路１１４−１は、ｉ＝１の場合の式（１１）の値（＝Ｐ（ｂ１＝０｜Ｒ））を計算し、データ（メトリック）ｕとして出力する。また、割算回路１１４−２乃至１１４−４は、それぞれ、Ｐ（ｂ２＝０｜Ｒ），Ｐ（ｂ３＝０｜Ｒ），Ｐ（ｂ４＝０｜Ｒ）の値を計算し、データ（メトリック）ｖ，ｘ，ｙとして出力する。
【０１２７】
なお、確率計算回路１１１−１乃至１１１−１６における計算方法として、伝送路によって様々な計算法が考えられるが、ガウス伝送路を仮定した場合には、例えば、確率計算回路１１１−１において、以下のように確率を計算することができる。
Ｐ（Ｓ００００∩Ｒ）
＝（１／（２π）^1/2σ）ｅｘｐ（−（||Ｓ００００−Ｒ||²）／（２σ²）
） （１２）
【０１２８】
ここで、σは伝送路の雑音電力の１／２の平方根を表す。すなわち、２σ²が伝送路の雑音電力を表す。||Ｓ００００−Ｒ||は、シンボルＳ００００とＲとのユークリッド距離である。
【０１２９】
確率計算回路１１１−２乃至１１１−１６においても、同様にして、確率を計算することができる。
【０１３０】
続いて、ビット逆操作回路１０３の動作について説明する。ビット逆操作回路１０３は、前述のように、ビット逆拡散処理、並直列変換処理、ビット挿入処理を入力データに対して施すようになされている。そこで、先ず、ビット逆拡散処理について説明する。
【０１３１】
ビット逆操作回路１０３は、シンボルとしての座標（ＩとＱの組み合わせ）を保持したまま、図１４の第１のビットのビット拡散回路９１−１と逆の操作を行なう。すなわち、Ｂｉ（Ｉ，Ｑ）を１つの組として、図１４のビット拡散回路９１−１に対応する、Ｍ組のＢｉのデータを要素とするベクトル
（Ｂ０，Ｂ１，・・・，Ｂｎ，・・・，ＢＭ−１）が、
Ｂ’ｉ（Ｉ’，Ｑ’）を１つの組として、Ｍ組のＢ’ｉを要素とするベクトル
（Ｂ’０，Ｂ’１，・・・，Ｂ’ｋ，・・・，Ｂ’Ｍ−１）へ置換される。
【０１３２】
このとき、Ｂｎ＝Ｂ’ｋ（ｎ＝ｋ＋ｓ mod Ｍ）であり、ｓはビット拡散回路９１−１で用いられたものと同一の値とされる。
【０１３３】
また、第２乃至第４のビットに対しても同様の処理が実行され、シンボルの座標を保持したまま逆拡散処理が行われる。このとき、第２乃至第４のビットに対するビット拡散処理において用いる数値ｓは、それぞれ、ビット拡散回路９１−２乃至９１−４で用いる数値ｓと同じ値を用いる。
【０１３４】
こうしてビット逆拡散処理が施された結果得られた４系列のデータは、図１４に示す直並列変換器４と逆の処理が施され、１系列のデータに変換される。そして、図１４のビット消去回路３において実行された処理と逆の操作により、ビットが挿入される。即ち、前述の例の消去マップ
Ｘ：１０
Ｙ：１１
を用いて、
ｕ１，ｖ１，ｘ１，ｙ１，ｕ２，ｖ２，ｘ２，ｙ２・・・
の順で入力されるデータに対して、３ビットを周期として、最後の３ビット目の直前に、任意のダミーデータ（ここでは０）を挿入して、
データＸとして、ｕ１，０，ｙ１，０，ｘ２，・・・
データＹとして、ｖ１，ｘ１，ｕ２，ｖ２，ｙ２，・・・
を、この順で出力するとともに、ダミーデータを挿入した位置を示す挿入フラグをビタビ復号器３７に供給する。
【０１３５】
次に、ビタビ復号器３７の動作について説明する。
【０１３６】
入力端子６２−１に入力されたデータＸは、セレクタ１２０−１に入力されるとともに、反転回路１３１−１に入力される。反転回路１３１−１は、データＸを反転し、セレクタ１２０−２に供給する。セレクタ１２０−１は、入力端子６２−３に入力されたＸダミーフラグが立っている場合は、発生回路１２３−１から出力される１を選択し、データＸ０として出力する。また、Ｘダミーフラグが立っていない場合は、入力端子６２−１から入力されるデータＸ（ＭＩ₀）を選択し、データＸ０として出力する。また、セレクタ１２０−２は、Ｘダミーフラグが立っている場合は、発生回路１２３−１から出力される１を選択し、Ｘダミーフラグが立っていない場合は、反転回路１３１−１によってビットが全て判定されたデータＸ（ＭＩ₁）を選択し、データＸ１として出力する。
【０１３７】
入力端子６２−２に入力されたデータＹは、セレクタ１２０−３に入力されるとともに、反転回路１３１−２に入力される。反転回路１３１−２は、データＹを反転し、セレクタ１２０−４に供給する。セレクタ１２０−３は、入力端子６２−４に入力されたＹダミーフラグが立っている場合は、発生回路１２３−２から出力される１を選択し、データＹ０として出力する。また、Ｙダミーフラグが立っていない場合は、入力端子６２−２から入力されるデータＹ（ＭＱ₀）を選択し、データＹ０として出力する。また、セレクタ１２０−４は、Ｙダミーフラグが立っている場合は、発生回路１２３−２から出力される１を選択し、Ｙダミーフラグが立っていない場合は、反転回路１３１−２によってビットが全て反転されたデータＹ（ＭＱ₁）を選択し、データＹ１として出力する。
【０１３８】
乗算回路１２１−１は、セレクタ１２０−１から出力されたデータＸ０と、セレクタ１２０−３から出力されたデータＹ０とを乗算し、ブランチメトリックＢＭ００として出力する。すなわち、乗算回路１２１−１では、Ｉ成分を構成するビットの値が０である場合に対するメトリックに対応するデータＸ０と、Ｑ成分を構成するビットの値が０である場合に対するメトリックに対応するデータＹ０の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ００として出力する。このブランチメトリックＢＭ００は、畳み込み符号化器２の符号出力００に対応している。
【０１３９】
同様にして、乗算回路１２１−２は、セレクタ１２０−１から出力されたデータＸ０と、セレクタ１２０−４から出力されたデータＹ１とを乗算し、ブランチメトリックＢＭ０１として出力する。すなわち、乗算回路１２１−２は、Ｉ成分を構成するビットの値が０である場合に対するメトリックデータＸ０と、Ｑ成分を構成するビットの値が１である場合に対するメトリックデータＹ１の積（Ｉ成分を構成する第１のビットが０であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ０１として出力する。このブランチメトリックＢＭ０１は、畳み込み符号化器２の符号出力０１に対応している。
【０１４０】
乗算回路１２１−３は、セレクタ１２０−２から出力されたデータＸ１と、セレクタ１２０−３から出力されたデータＹ０とを乗算し、ブランチメトリックＢＭ１０として出力する。すなわち、乗算回路１２１−３は、Ｉ成分を構成するビットの値が１である場合に対するメトリックデータＸ１と、Ｑ成分を構成するビットの値が０である場合に対するメトリックデータＹ０の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが０である確率）を計算し、ブランチメトリックＢＭ１０として出力する。このブランチメトリックＢＭ１０は、畳み込み符号化器２の符号出力１０に対応する。
【０１４１】
また、乗算回路１２１−４は、セレクタ１２０−２から出力されたデータＸ１と、セレクタ１２０−４から出力されたデータＹ１とを乗算し、ブランチメトリックＢＭ１１として出力する。すなわち、乗算回路１２１−４においては、Ｉ成分を構成するビットの値が１である場合に対するメトリックデータＸ１と、Ｑ成分を構成するビットの値が１である場合に対するメトリックデータＹ１の積（Ｉ成分を構成する第１のビットが１であり、かつ、Ｑ成分を構成する第２のビットが１である確率）を計算し、ブランチメトリックＢＭ１１として出力する。このブランチメトリックＢＭ１１は、畳み込み符号化器２の符号出力１１に対応している。
【０１４２】
ＡＣＳ回路１２２−１は、畳み込み符号化器２の状態遷移（図８）に従って、次の２つの式の計算を行う。
ＳＭ００×ＢＭ００ （１３）
ＳＭ０１×ＢＭ１１ （１４）
【０１４３】
ここでＳＭ００は、１単位時間前のステートメトリック記憶装置６６−１の値、ＳＭ０１は、１単位時間前のステートメトリック記憶装置６６−２の値、ＢＭ００は、乗算回路１２１−１の演算結果、ＢＭ１１は、乗算回路１２１−４の演算結果をそれぞれ表している。
【０１４４】
そして、ＡＣＳ回路１２１−１は、尤度の大きい方、すなわち、上記式（１３）と式（１４）のうち、計算結果の大きい方を選択し、その選択情報ＳＥＬ００を後段のパスメモリ６５に出力するとともに、式（１３）と式（１４）を計算して得られた結果のうち大きい方を、後段のステートメトリック記憶装置６６−１に供給し、記憶させる。すなわち式（１３）の計算結果の方が大きければ、ＳＥＬ００＝０とし、式（１４）の計算結果の方が大きければ、ＳＥＬ００＝１とする。また、前者の場合、ＳＭ００×ＢＭ００が、後者の場合、ＳＭ０１×ＢＭ１１が、それぞれステートメトリック記憶装置６６−１に、新たなステートメトリックＳＭ００として記憶される。
【０１４５】
この計算を図８にそって説明する。状態００に到達するパスは２本あり、１本目は状態００で０が入力され、００を出力するパスで、比較される計算式は式（１３）のようになり、２本目は状態０１で０が入力され、１１を出力するパスで、比較される計算式は式（１４）のようになる。計算結果のうち大きい方が新たなステートメトリックＳＭ００としてステートメトリック記憶装置６６−１に供給される。
【０１４６】
同様の動作が、ＡＣＳ回路１２２−２乃至１２２−４においても行われる。なお、ステートメトリック記憶装置６６−１乃至６６−４は、システムが動作する初期段階で０にリセットされる。この制御は図には示していない制御装置から端子６１を介して行われる。
【０１４７】
パスメモリ６５では、図８の状態遷移図に従って、ＡＣＳ回路１２２−１乃至１２２−４からの選択情報ＳＥＬ００乃至ＳＥＬ１１を用いて、入力データすなわち復号データの選択、記憶、伝搬を行う。このパスメモリ６５は、図１３に示した場合と同様に構成され、その動作も同様であるので、その説明は省略する。
【０１４８】
図５は、図２に示すメトリック計算回路１０２の他の構成の一例を示すブロック図である。
【０１４９】
この実施例は、入力されたアナログ信号を対応するディジタル信号に変換するＡ／Ｄ変換器１４０−１，１４０−２、および、ディジタル化されたデータをメトリックに変換するためのＲＯＭ（Read Only Memory）により構成されている。
【０１５０】
次に、この実施例の動作について説明する。
【０１５１】
復調器３２により復調されたＩ成分とＱ成分は、それぞれ、Ａ／Ｄ変換器１４０−１，１４０−２に入力される。Ａ／Ｄ変換器１４０−１，１４０−２は、入力されたＩ成分とＱ成分を、対応するディジタルデータに変換して出力する。
【０１５２】
ＲＯＭ１４１−１乃至１４１−４は、ディジタル化されたＩ成分とＱ成分をアドレスデータとした場合に、指定されるアドレスに格納されているデータを、それぞれ、データ（メトリック）ｕ，ｖ，ｘ，ｙとして出力する。
【０１５３】
即ち、ＲＯＭ１４１−１には、受信信号の送信シンボルの第１ビットが０である条件付き事後確率のデータが格納されており、例えば、ディジタル化されたＩ成分のデータを上位アドレスとし、Ｑ成分のデータを下位アドレスとした場合に指定されるデータが出力される。なお、Ｉ成分とＱ成分の組み合わせにより指定されるデータは、式（６）または式（１１）より求めることができる。
【０１５４】
また、ＲＯＭ１４１−２乃至１４２−４には、それぞれ、第２ビット乃至第４ビットが０である条件付き事後確率のデータが格納されており、前述の場合と同様に、ディジタル化されたＩ成分とＱ成分をアドレスデータとみなした場合に指定されるデータが読み出され、それぞれ、データｖ，ｘ，ｙとして出力されることになる。
【０１５５】
なお、Ｉ成分とＱ成分がディジタルデータである場合には、Ａ／Ｄ変換器１４０−１，１４０−２は省略することができる。
【０１５６】
以上のような構成によれば、図３の場合と比較して、簡単な回路によりメトリック計算回路１０２を構成することが可能となる。
【０１５７】
以上のように、いずれの実施例においても、データのビット毎にビットに対するメトリックを計算し、得られたデータに対して送信側で施されるのとは逆のビット操作を施すようにしたので、誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、かつ、１６ＱＡＭ方式でデータ変調して伝送されたデータを軟判定処理することができ、その結果、受信したデータを座標上最も近いシンボルとして硬判定処理する場合に較べて、正確に復号処理を行うことができる。
【０１５８】
上記実施例においては、１６ＱＡＭ方式でデータを変調し、復調するようにしたが、このほか、６４ＱＡＭ、２５６ＱＡＭなどの、Ｉ成分とＱ成分が、それぞれ２以上のビットに対応する多値多位相変調方式を採用する場合においても、本発明は適用することが可能である。
【０１５９】
また、上記実施例においては、ビット操作回路１００において、ビット拡散処理、直並列変化処理、および、ビット消去処理を実行し、また、ビット逆操作回路１０３において、ビット逆拡散処理、並直列変換処理、および、ビット挿入処理を実行するようにしたが、本発明は、このような場合のみに限定されるものではないことは勿論である。
【０１６０】
【発明の効果】
以上の如く、請求項１に記載のデータ受信装置および請求項３に記載のデータ受信方法によれば、受信信号を構成するビットに対する条件付き事後確率を計算し、得られた事後確率から、受信信号を構成するシンボルの各ビット毎にメトリックを計算するようにしたので、メトリックを簡単に生成することが可能となる。
【図面の簡単な説明】
【図１】データ送信装置の構成例を示すブロック図である。
【図２】本発明のデータ受信装置の実施例の構成を示すブロック図である。
【図３】図２に示すメトリック計算回路１０２の構成例を示すブロック図である。
【図４】図２に示すビタビ復号器３７の構成例を示すブロック図である。
【図５】図２に示すメトリック計算回路１０２の他の構成例を示すブロック図である。
【図６】従来のデータ送信装置の構成例を示すブロック図である。
【図７】図６の畳み込み符号化器の構成例を示すブロック図である。
【図８】図７の畳み込み符号化器の状態遷移を説明する図である。
【図９】ＱＰＳＫの信号点配置を説明する図である。
【図１０】従来のデータ受信装置の構成例を示すブロック図である。
【図１１】図１０のビタビ復号器の構成例を示すブロック図である。
【図１２】図１１のブランチメトリック演算回路の構成例を示すブロック図である。
【図１３】図１１のパスメモリの構成例を示すブロック図である。
【図１４】１６ＱＡＭを用いた場合のデータ送信装置の構成例を示すブロック図である。
【図１５】１６ＱＡＭの信号点配置を説明する図である。
【図１６】図１４の装置で送信したデータを受信するデータ受信装置の構成例を示す図である。
【図１７】図１６の実施例の動作を説明する図である。
【符号の説明】
３２ 復調器， ３７ ビタビ復号器， ３８ 再生情報， １０２ メトリック計算回路， １０３ ビット逆操作回路， １１１−１乃至１１１−１６ 確率計算回路， １１２，１１３ 加算回路， １１４ 割算回路[0001]
BACKGROUND OF THE INVENTION
TECHNICAL FIELD The present invention relates to a data receiving apparatus and method, and in particular, a punctured code is used as an error correction code, bit spreading is performed on a code sequence, and digital modulation is performed using a multi-value multiphase system. The present invention relates to a data receiving apparatus and method capable of receiving and decoding received data.
[0002]
[Prior art]
In the United States, digital broadcasting has already started. In Europe, a standardization organization Digital Video Broadcasting (DVB) has been formed to introduce digital television broadcasting, and the standard system is being compiled. This digital broadcasting is introduced, for example, in Nikkei Electronics 1996.1.15 (no. 653) pages 139 to 151 as “Digital broadcasting, Europe will be put into practical use after the United States”.
[0003]
When performing digital broadcasting, it is desirable to reduce the power consumption as much as possible. In such a communication channel with severe power limitation, generally, an encoding gain is obtained using an error correction code to reduce power. In such a system, error correction coding is generally performed on the transmission side, and error correction decoding is performed on the reception side. In particular, a convolutional code is advantageous in a communication channel with a small signal power to noise power ratio (C / N ratio), and this code can easily perform soft decision decoding by using the Viterbi decoding method. Gain can be obtained.
[0004]
Further, there is known a punctured code that can easily realize a plurality of coding rates using the same decoder by thinning out a code output sequence of a convolutional encoder according to a certain rule. Further, by spreading the code output sequence of the punctured encoder for each bit according to a certain rule, it is possible to improve resistance to noise superimposed on the transmission path.
[0005]
FIG. 6 shows a configuration example of a transmitting apparatus proposed in the standard DVB-T for DVB terrestrial television broadcasting. In this apparatus, a punctured convolutional code, bit spreading, and a QPSK modulation method are used.
[0006]
That is, in the example of FIG. 6, the 1-bit serial data output from the information source 1 is input to the convolutional encoder 2, and the punctured code mother code sequences X and Y are generated. In this example, the coding rate is ½. X and Y each represent a 1-bit code sequence.
[0007]
The code sequences X and Y are input to the bit erasure circuit 3 so that bit erasure processing is performed according to a predetermined rule. The serialized punctured code sequence output from the bit erasure circuit 3 is input to the serial / parallel converter 4 so as to be converted from one series of data to two series of data.
[0008]
The two series of data x and y output from the serial / parallel converter 4 are input to the bit spreading circuits 5-1 and 5-2, respectively, so that bit spreading processing is performed in which the order of bits is spread (interlaced). Has been made. Bit spread data x 'and y' output from the bit spreading circuits 5-1 and 5-2 are input to the signal point assignment circuit 6 and assigned to symbols on the transmission path. The signal point assignment circuit 6 outputs coordinate data I ′ and Q ′ of signal points represented by an in-phase component (I component) and a quadrature component (Q component) that are orthogonal to each other.
[0009]
The symbol spreading circuit 7 executes symbol spreading processing for spreading the order of symbols defined by the coordinate data I ′ and Q ′ output from the signal point assigning circuit 6, and obtains the I and Q components of the spread symbols. Output. The modulator 8 is configured to digitally modulate the I component and the Q component by, for example, an OFDM (Orthogonal Frequency Division Multiplex) method, and output the radio wave via the antenna 9.
[0010]
FIG. 7 illustrates a configuration example of the convolutional encoder 2. However, this configuration example is not defined by DVB-T, and shows a principle configuration for explaining the convolution process. In this example, 1-bit serial data output from the information source 1 is input from the terminal 21 and sequentially delayed by one clock by the delay circuits 22 and 23 and then output to the adders 24 and 25. ing. The adder 24 is also supplied with the output of the terminal 21 and the output of the delay circuit 22. The adder 24 adds these data (exclusive OR operation) and then outputs the data as data X from the terminal 26. It is designed to output. The adder 25 adds the output of the terminal 21 and the output of the delay circuit 23 (exclusive OR operation) and outputs the result as data Y from the terminal 27.
[0011]
That is, in this embodiment, for a 1-bit input, a 2-bit mother code determined from the internal state of the delay circuits 22 and 23 is output. In this example, the constraint length is 3, the internal delay element is 2, the number of states is 4, and the coding rate is 1/2.
[0012]
FIG. 8 shows a state transition diagram of the convolutional encoder 2. The state transition of the convolutional encoder 2 is as follows.
[0013]
That is, for example, when 0 is input from the terminal 21 in the state 00 (the output of the delay element 22 and the output of the delay element 23 are both 0), (XY) = (00) is output from the terminals 26 and 27. Is output and transitions to state 00. When 1 is input from state 00, (XY) = (11) is output and the state transitions to 10. When 0 is input from state 01, (XY) = (11) is output and the state transitions to state 00. When 1 is input from the state 01, (XY) = (00) is output, and the state transitions to the state 10.
[0014]
Also in other states, as shown in FIG. 8, the illustrated output is output with respect to the input of 0 or 1, and the state transits to the illustrated state.
[0015]
The bit erasing circuit 3 can change the coding rate as a result by erasing data at an appropriate position from the mother code sequence (XY) according to a certain rule. Below, for example,
X: 10
Y: 11
A case where bits are erased according to the erase map as described above will be described.
[0016]
The bit corresponding to 1 in the erasure map is transmitted, and the bit corresponding to 0 is not transmitted (erased). According to the erasure map, the outputs X (= X1) and Y (= Y1) of the convolutional encoder 2 at a certain time are transmitted in the order of X1Y1, and at the next time, the output X of the convolutional encoder 2 is transmitted. (= X2) is erased and not transmitted, and only Y (= Y2) is transmitted. That is, the bits transmitted at these two times are X1Y1Y2. With this operation, the number of bits input to the convolutional encoder 2 is 2 bits, and the number of bits output from the bit erasure circuit 3 is 3 bits, so that the coding rate R is 2/3. This operation is repeated every two unit times.
[0017]
In the serial-parallel converter 4, the input one series of data X1, Y1, Y2,... Is converted into two series of data (x, y).
[0018]
The bit spreading circuits 5-1 and 5-2 spread the bits by changing the order of the input data series x and y according to a predetermined rule. At this time, generally, the spreading methods of the bit spreaders 5-1 and 5-2 are different.
[0019]
An example of bit diffusion is shown below. An M-bit input data is defined as one block, and an appropriate numerical value s is determined. Bit spread is a vector consisting of an M-bit input sequence
From (B0, B1, ..., Bk, ..., BM-1),
Vector consisting of M-bit output sequence after spreading
Meaning substitution to (B′0, B′1,..., B′n,..., B′M−1). At this time, B′n = Bk (n = k + s mod M).
[0020]
By using different s in the bit spreading circuits 5-1 and 5-2, different bit spreading circuits can be configured with the same algorithm.
[0021]
The signal point assignment circuit 6 assigns the input data (x ′, y ′) to symbols on the transmission path. The assignment is performed according to the QPSK method, for example, as shown in FIG. That is,
When (x ′, y ′) = (0, 0), (I ′, Q ′) = (1 / √2, 1 / √2),
When (x ′, y ′) = (0, 1), (I ′, Q ′) = (1 / √2, −1 / √2),
When (x ′, y ′) = (1, 0), (I ′, Q ′) = (− 1 / √2, 1 / √2),
When (x ′, y ′) = (1, 1), (I ′, Q ′) = (− 1 / √2, −1 / √2)
Allocation is performed as follows.
[0022]
The symbol spreading circuit 7 performs symbol spreading by replacing the order of the symbols S ′ represented by (I ′, Q ′) according to a predetermined rule to obtain the symbols S (I, Q). As a result, burst errors received on the transmission line can be diffused.
[0023]
When a specific example (different from DVB-T) is shown, when N−1 symbols are used as a unit block of spreading and a number G that is less than N and relatively prime to N is determined, spreading is performed before spreading. Vector whose elements are symbols
From (S'1, S'2, ..., S'k, ..., S'N-1)
A vector whose elements are the symbols after spreading
It is executed as a replacement to (S1, S2,..., Sn,..., SN-1). At this time, Sn = S′k (n = G ^ k mod N).
[0024]
In the modulator 8, the carrier wave is modulated according to the I component and Q component of the input symbol S and transmitted via the antenna 9.
[0025]
FIG. 10 illustrates a configuration example of a receiving apparatus that receives data transmitted from the transmitting apparatus in FIG. The demodulator 32 demodulates the radio wave received via the antenna 31 and outputs an I component signal and a Q component signal. The symbol despreading circuit 33 performs a process reverse to the symbol spreading process in the symbol spreading circuit 7 of FIG. And Q signal component Q ′.
[0026]
The bit despreading circuits 34-1 and 34-2 are the bits changed in the bit spreading circuits 5-1 and 5-2 of FIG. 6 with respect to the I ′ signal and the Q ′ signal output from the symbol despreading circuit 33. The process of returning the order to the original order is executed.
[0027]
The data x corresponding to the I ′ signal component output from the bit despreading circuits 34-1 and 34-2 and the data y corresponding to the Q ′ signal component are input to the parallel-serial converter 35, and two series of data (X, y) is converted into one series of data and supplied to the bit insertion circuit 36.
[0028]
In the bit insertion circuit 36, a bit insertion process is performed opposite to the bit erase process in the bit erase circuit 3 of FIG. The bit insertion circuit 36 inputs the bit I data component data x and the Q signal component data y to the Viterbi decoder 37, which is Viterbi decoded and output as reproduction information 38. .
[0029]
Next, the operation will be described.
[0030]
The received signal received by the antenna 31 is demodulated by the demodulator 32 to obtain I component and Q component data of each symbol. The data of the I component and the Q component are input to the symbol despreading circuit 33, where the reverse operation to that in the symbol spreading circuit 7 is performed, and despread data I 'and Q' are obtained.
[0031]
That is, when the despreading operation is expressed using the same values N and G as those used in the symbol spreading circuit 7, a vector whose elements are symbols before despreading
(S1, S2,..., Sn,..., SN-1)
A vector whose elements are symbols after despreading
(S′1, S′2,..., S′k,..., S′N−1). At this time, Sn = S′k (n = G ^ k mod N).
[0032]
The I component data I 'and Q component data Q' supplied from the symbol despreading circuit 33 are supplied to the bit despreading circuits 34-1 and 34-2, respectively.
[0033]
The bit despreading circuits 34-1 and 34-2 correspond to the bit spreading circuits 5-1 and 5-2, respectively, and perform operations reverse to those of the bit spreading circuits 5-1 and 5-2, respectively.
[0034]
That is, M input data is set as one block, an appropriate numerical value s is determined, and a vector composed of M input sequences
(B'0, B'1, ..., B'n, ..., B'M-1)
Vector consisting of M output sequences after despreading
(B0, B1,..., Bk,..., BM-1) are obtained. At this time, B′n = Bk (n = k + s mod M).
[0035]
Here, the numerical value s used in the bit despreading of the bit despreading circuits 34-1 and 34-2 is the same value as the numerical value s used in the bit spreading circuits 5-1 and 5-2, respectively.
[0036]
The data sequence (x, y) that has been bit-despread in this way is supplied to the parallel-to-serial converter 35 of the next stage, where the reverse operation of the serial-to-parallel converter 4 is performed, and two series of data (x, y). To one series of data.
[0037]
In the bit insertion circuit 36, an operation reverse to that of the bit erasure circuit 3 is performed. That is, the erase map in the previous example
X: 10
Y: 11
In response to the processing of the bit erasing circuit 3 using
X1, Y1, Y2 (in this case, x1, y1, y2)
For the data input in this order, arbitrary dummy data (here, 0) is inserted at a position corresponding to the erased data X2 (x2),
As X data, X1 (x1), 0 is
As Y data, Y1 (y1), Y2 (y2) are
Output in this order. Further, an insertion flag indicating the position where the dummy data is inserted is supplied to the Viterbi decoder 37.
[0038]
The Viterbi decoder 37 performs Viterbi decoding according to the state transition of the convolutional encoder 2 (FIG. 8). FIG. 11 shows an example of the Viterbi decoder 37. Data X and Y output from the bit insertion circuit 36 are input to the input terminals 62-1 and 62-2, respectively. These data X and Y are input to the branch metric calculation circuits 63-1 to 63-4. In the branch metric calculation circuit 63-1, the distance between the input data (X, Y) and the coordinate point (1 / √2, 1 / √2) shown in FIG. 9 is calculated as a branch metric. Similarly, in the branch metric calculation circuits 63-2 to 63-4, input data (X, Y) and coordinate points (1 / √2, −1 / √2), (−1 / √2, 1 / √). 2) or (−1 / √2, −1 / √2) is calculated.
[0039]
The outputs (branch metrics) BM00 of the branch metric calculation circuits 63-1 and 63-4 are input to an ACS (Add Compare Select) circuit 64-1. Similarly, the output (branch metric) BM01 of the branch metric calculation circuit 63-2 and the output (branch metric) BM10 of the branch metric calculation circuit 63-3 are input to the ACS circuit 64-2, and the branch metric calculation circuit 63-1. Output (branch metric) BM00 and the output (branch metric) BM11 of the branch metric calculation circuit 63-4 are input to the ACS circuit 64-3, and the output (branch metric) BM01 and branch metric of the branch metric calculation circuit 63-2 The output (branch metric) BM10 of the arithmetic circuit 63-3 is input to the ACS circuit 64-4.
[0040]
The ACS circuit 64-1 is also supplied with the output (state metric) SM00 of the state metric storage device 66-1 and the output (state metric) SM01 of the state metric storage device 66-2. The output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4 are input. Similarly, the output (state metric) SM00 of the state metric storage device 66-1 and the output (state metric) SM01 of the state metric storage device 66-2 are input to the ACS circuit 64-3, and the ACS circuit 64- 4, the output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4 are input.
[0041]
The ACS circuits 64-1 to 64-4 add one input branch metric BM and the corresponding state metric SM, and add the other branch metric BM and the corresponding state metric SM. Then, the two addition results are compared, and the smaller addition value corresponding to the comparison result is output to the state metric storage devices 66-1 to 66-4 as a new state metric SM, and the selection result Are output to the path memory 65. State metrics SM00 to SM11 stored in the state metric storage devices 66-1 to 66-4 are also input to the path memory 65.
[0042]
The state metric storage devices 66-1 to 66-4 are reset by a signal input from the terminal 61. The path memory 65 is configured to output a decoding result from a terminal 67.
[0043]
Next, the operation will be described.
[0044]
In the branch metric calculation circuit 63-1, the distance between the input data (X, Y) and the coordinate point (1 / √2, 1 / √2) is calculated as the branch metric BM00. Similarly, in the branch metric calculation circuit 63-2, the distance between the input data (X, Y) and the coordinate point (1 / √2, −1 / √2), and in the branch metric calculation circuit 63-3, the input data (X, Y). ) And the coordinate point (−1 / √2, 1 / √2), the branch metric calculation circuit 63-4 uses the input data (X, Y) and the coordinate point (−1 / √2, −1 / √2). ) Are calculated as branch metrics BM01, BM10, and BM11, respectively. Here, the distance calculation for the inserted dummy data is omitted according to the insertion flag supplied from the bit insertion circuit 36 at the preceding stage. That is, the distance between the inserted bit and the coordinate to be compared is all the same (for example, 0).
[0045]
The ACS circuit 64-1 calculates the following two expressions according to the state transition of the convolutional encoder 2, and selects the one with the highest likelihood, that is, the one with the smaller calculation result. In 65, the calculation result SM is supplied to the state metric storage device 66-1.
[0046]
SM00 + BM00 (1)
SM01 + BM11 (2)
[0047]
Here, SM00 is a value of the state metric storage device 66-1 one unit time ago, SM01 is a value of the state metric storage device 66-2 one unit time ago, and BM00 is a value of the branch metric calculation circuit 63-1. The calculation result, BM11, represents the calculation result of the branch metric calculation circuit 63-4.
[0048]
If the calculation result of Expression (1) is smaller, SEL00 = 0 is supplied to the subsequent path memory 65, and if the calculation result of Expression (2) is smaller, SEL00 = 1 is supplied. In the former case, SM00 + BM00 is stored, and in the latter case, SM01 + BM11 is stored as a new state metric SM00 in the state metric storage device 66-1.
[0049]
This calculation will be described with reference to FIG. There are two paths that reach state 00. The first is a path that receives 0 in state 00 and outputs 00, and the calculation expression to be compared is as shown in equation (1), and the second is in state 01. In a path in which 0 is input and 11 is output, a calculation expression to be compared is as shown in Expression (2). The smaller of the calculation results is supplied as new state metric SM00 to state metric storage device 66-1.
[0050]
Similar operations are performed in the ACS circuits 64-2 to 64-4. Note that the state metric storage devices 66-1 to 66-4 are reset to 0 at the initial stage when the system operates. This control is performed via a terminal 61 from a control device (not shown).
[0051]
The path memory 65 selects, stores, and propagates input data, that is, decoded data, using the selection information SEL00 to SEL11 from the ACS circuits 64-1 to 64-4 according to the state transition diagram of FIG.
[0052]
FIG. 12 illustrates a configuration example of the branch metric calculation circuit 63-1. Data X input from the terminal 62-1 is input to the subtraction circuit 51, and 1 / √2 output from the generation circuit 52 is subtracted. The output of the subtracting circuit 51 is branched and input to the multiplying circuit 53 and is multiplied (that is, squared). The selector 203 receives the output of the multiplication circuit 53 and the output of the generation circuit 202, and selects 0 generated by the generation circuit 202 when a dummy flag for X is input from the bit insertion circuit 36 via the terminal 201. In other cases, the output of the multiplier circuit 53 is selected and output to the adder circuit 54.
[0053]
Similarly, the data Y input from the terminal 62-2 is input to the subtraction circuit 55, and 1 / √2 output from the generation circuit 56 is subtracted. The output of the subtracting circuit 55 is branched and input to the multiplying circuit 57, and is multiplied (squared). The selector 206 receives the output of the multiplication circuit 57 and the output of the generation circuit 205, and selects 0 generated by the generation circuit 205 when a dummy flag for Y is input from the bit insertion circuit 36 through the terminal 204. At other times, the output of the multiplication circuit 57 is selected and output to the addition circuit 54. The adder circuit 54 adds the output of the selector 203 and the output of the selector 206 and outputs the result as a branch metric BM00.
[0054]
That is, in this example, when the flag is not input, the subtracting circuit 51 outputs X−1 / √2, which is squared by the multiplying circuit 53, and from the multiplying circuit 53 (X−1 / √2).²Is output. Similarly, the subtraction circuit 55 outputs Y−1 / √2, and this value is squared by the multiplication circuit 57, and the multiplication circuit 57 is (Y−1 / √2).²Is output. The adder circuit 54 is an addition value (X−1 / √2) of the output of the multiplier circuit 53 and the output of the multiplier circuit 57.²+ (Y-1 / √2)²Is output as the branch metric BM00. On the other hand, when the X dummy flag is input, the selector 203 outputs 0, so the output of the adder circuit 54 is (Y-1 / √2).²When the dummy data of Y is input, the selector 206 outputs 0, so that the output of the adder circuit 54 is (X−1 / √2)²It becomes.
[0055]
In the branch metric calculation circuits 63-2 to 63-4, the same calculation is performed by a circuit having the same configuration as that shown in FIG. However, in the branch metric calculation circuit 63-2, the output of the generation circuit 52 is 1 / √2, and the output of the generation circuit 56 is −1 / √2. In the branch metric calculation circuit 63-3, the outputs of the generation circuits 52 and 56 are -1 / √2 and 1 / √2, respectively. In the branch metric calculation circuit 63-4, -1 / √√ respectively. 2 and -1 / √2.
[0056]
FIG. 13 shows a block diagram of the path memory 65. The selection information SEL00 to SEL11 output from the ACS circuits 64-1 to 64-4 is input to the terminals 71-1 to 71-4. These selection information SEL00 to SEL11 are input as control signals to the two-input one-output selectors 73-1 to 73-4, respectively. The selector 73-1 receives fixed data 0 from the terminal 72-1 as two inputs. Similarly, fixed data 0, 1 or 1 is input to the selectors 73-2 to 73-4 as two inputs from the terminals 72-2 to 72-4, respectively.
[0057]
The selectors 73-1 to 73-4 select one of the two inputs corresponding to the selection information SEL00 to SEL11 and output the selected input to the subsequent registers 81-1 to 81-4. However, since the same data is input to the first column selectors 73-1 to 73-4 as two inputs from the terminals 72-1 to 72-4 as described above, the register 81-1 Through 81-4, 0, 0, 1 or 1 is stored, respectively.
[0058]
Hereinafter, similarly, a configuration including selectors and registers of n columns (four columns in the case of FIG. 13) is provided. That is, in the second column, selectors 74-1 to 74-4 and registers 82-1 to 82-4 are provided. The selector 74-1 is supplied with the output of the register 81-1 and the output of the register 81-2 in the previous row. The selector 74-2 receives the output of the register 81-3 and the output of the register 81-4. The selector 74-3 receives the output of the register 81-1 and the output of the register 81-2. -4 receives the output of the register 81-3 and the output of the register 81-4. Then, the selectors 74-1 to 74-4 select one of the two inputs corresponding to the values of the selection information SEL00 to SEL11, and perform processing to output to the subsequent registers 82-1 to 82-4. . For example, the register 74-1 selects the output of the register 81-1 when the selection information SEL00 is 0, and selects and outputs the output of the register 81-2 when the selection information SEL00 is 1. Has been made.
[0059]
The outputs of the registers 84-1 to 84-4 in the final column are input to the selector 85 having four inputs and one output.
[0060]
State metrics SM00 to SM11 output from the state metric storage devices 66-1 to 66-4 in FIG. 11 are input to the minimum value comparison circuit 88 from terminals 87-1 to 87-4. The minimum value comparison circuit 88 compares the sizes of the four state metrics and selects the smallest one. When the state metric SM00 is minimum, the data 00 is output. When the state metric SM01 is minimum, the data 01 is output. When the state metric SM10 is minimum, the data 10 is output. When the state metric SM11 is minimum, the data 11 is output. The selector 85 selects the output of the register 84-1 when the input from the minimum value comparison circuit 88 is 00, selects the output of the register 84-2 when it is 01, and selects the register 84 when it is 10. -3 is selected. When the output is 11, the output of the register 84-4 is selected and output from the terminal 86 as a decoding result. The fixed values of the terminals 72-1 to 72-4 mean the decoding information corresponding to each state.
[0061]
Such connection of the path memory 65 is based on the state transition diagram of FIG. In the configuration of the path memory 65, the top row corresponds to the state 00, the second row corresponds to the state 01, the third row corresponds to the state 10, and the bottom row corresponds to the state 11. In the first column, decoding information is fetched. According to FIG. 8, there are two paths from state 00 and state 01 to reach state 00. The input bit corresponding to each path, that is, the decoding information is 0 in all cases. Therefore, in the first column in the state 00 (top row), the input terminal of the selector 73-1 is wired so that the corresponding decoding information 0 is selected by the selection information SEL00.
[0062]
In the first column, connection is made in the same manner for the state 01, the state 10 and the state 11.
[0063]
In the second and subsequent columns, selection, propagation, and storage of decoded sequences are performed. According to FIG. 8, there are two paths from state 00 and state 01 to reach state 00. Therefore, in the second column in the state 00, the input terminal of the selector 74-1 is wired so that the data from the corresponding state is selected by the selection information SEL00.
[0064]
In the second and subsequent rows, the wiring is similarly performed. Further, in the state 01, the state 10, and the state 11 in the second to third rows, the wiring is similarly performed.
[0065]
In the last column of the path memory 65, data corresponding to the path with the highest likelihood is output as final decoded data from the four stored decoded data. The “maximum likelihood path” is a path corresponding to the one having the minimum value among the four state metrics SM00 to SM11. The selector 85 uses the path corresponding to the minimum value of the state metric at that time. That is, the path with the highest likelihood is selected.
[0066]
[Problems to be solved by the invention]
By the way, in recent years, while high-speed (high bit rate) transmission is screamed, it is conceivable to expand the modulation method of the digital data transmission system from QPSK to 16QAM, 64QAM, 256QAM, and the like. In this way, the number of bits that can be transmitted is 4 bits, 6 bits, or 8 bits for 2 bits of QPSK, respectively, and increases 2 times, 3 times, and 6 times that of QPSK.
[0067]
FIG. 14 shows a block diagram of a 16QAM data transmission apparatus. In FIG. 14, parts corresponding to those in FIG. 6 are denoted by the same reference numerals. That is, in this example, the serial / parallel converter 4 converts the serial data output from the bit erasure circuit 3 into data u, v, x, y in units of 4 bits. Then, bit diffusion processing is performed for each data in the bit diffusion circuits 91-1 to 91-4, and the data is supplied to the signal point assignment circuit 6 as data u ′, v ′, x ′, y ′. Has been made. Other configurations are the same as those in FIG.
[0068]
That is, in this example, in the serial-parallel converter 4, one series of data is converted into four series of data (u, v, x, y) corresponding to 16QAM, and the respective bit spreading circuits 91-1 to 91 are used. In -4, bit diffusion processing is performed by changing the order of bits according to a predetermined rule. The processing is the same as the processing in the bit spreading circuits 5-1 and 5-2 in FIG. 6, and different bit spreading processing is executed using different numerical values s.
[0069]
The signal point assignment circuit 6 assigns the input 4-bit data (u ′, v ′, x ′, y ′) to the symbols on the transmission path. The assignment is performed according to FIG. 15, for example. That is, for example,
When (u ′, v ′, x ′, y ′) = (0, 0, 0, 0),
(I ', Q') = (3 / √10, 3 / √10),
When (u ′, v ′, x ′, y ′) = (0, 0, 0, 1),
(I ', Q') = (3 / √10, 1 / √10),
Allocation is performed as follows.
[0070]
Similar assignments are made for other inputs.
[0071]
Thereafter, the same processing as in FIG. 6 is performed, and data is transmitted.
[0072]
When the transmitting apparatus shown in FIG. 14 performs signal point assignment by the 16QAM system as shown in FIG. 15 and receives the transmitted data, the receiving apparatus is configured as shown in FIG. 16 corresponding to FIG. It is possible. However, actually, it cannot be configured as shown in FIG.
[0073]
That is, as described above, the components I and Q of the data (I and Q) input from the demodulator 32 to the symbol despreading circuit 33 each represent 1 bit in the case of the QPSK system. In the case of the 16QAM system, each represents 2 bits. For example, in the case of the signal point arrangement shown in FIG. 15, I represents the data of the first bit and the third bit, and Q represents the data of the second bit and the fourth bit. For example, I is one value such as 1 / √10, 3 / √10, and Q is also one value. Therefore, as shown in FIG. 16, it cannot be divided into u 'and v' or divided into x 'and y'. As a result, the data receiving apparatus in the case of the 16QAM system is also configured as shown in FIG.
[0074]
As a result, the processing performed in the bit insertion circuit 36 of FIG. 10 is as follows.
[0075]
That is, when data is input to the bit insertion circuit 36 as shown in FIG. 17A, as shown in FIG. 17A, x1, y1, x2, y2, x3, y3,. , X1 and y1 are output as data X1 and Y1, then dummy data d is output as data X2, and data x2 is output as data Y2. Similarly, after data y2 and x3 are output as data X3 and Y3, dummy data d is output as data X4, and then data y3 is output as data Y4.
[0076]
However, this process does not execute the reverse process of the process in the bit erasing circuit 3 of FIG. That is, the bit erasure (bit operation) processing performed in the bit erasure circuit 3 is performed in units of 1 bit. On the other hand, the data x1, y2, etc. shown in FIG. 17B each correspond to 2-bit data, after which 1-bit dummy data d is inserted, and then When 2-bit data x2 is output, a data array that is completely different from the original data array is output.
[0077]
As a result, when the output of the bit insertion circuit 36 is Viterbi-decoded by the Viterbi decoder 37, the decoding result is not such that the components are slightly deteriorated, and decoding is impossible at all.
[0078]
On the other hand, if a hard decision is made in the symbol despreading circuit 33 of the data receiving apparatus shown in FIG. 16, for example, from (I, Q), u ′, v ′, x ′ and y ′ can be generated. That is, in this case, the distance between the coordinates of (I, Q) and each signal point shown in FIG. 15 is calculated, and (I, Q) corresponds to the signal point with the shortest distance. It is possible to generate u ′, v ′, x ′, and y ′. However, if such a hard decision is made, accurate data decoding becomes difficult.
[0079]
The present invention has been made in view of such a situation. Even when punctured error correction decoding is transmitted by multi-level multi-phase modulation schemes such as 16QAM, 64QAM, and 256QAM, the data is accurately decoded. It is something that can be done.
[0080]
[Means for Solving the Problems]
  The data receiving device according to claim 1, wherein a conditional posterior probability is calculated for the bits constituting the received signal.And calculatedMetric calculation means for calculating a metric for each bit of the symbols constituting the received signal from the posterior probability.
  4. The data receiving apparatus according to claim 3, wherein a conditional posterior probability for the bits constituting the received signal is stored, and a metric for calculating a metric for each bit of the symbols constituting the received signal from the stored posterior probability. And a calculating means.
[0081]
  The data reception method according to claim 3, wherein a conditional posterior probability is calculated for the bits constituting the received signal.And calculatedAnd a metric calculation step of calculating a metric for each bit of the symbols constituting the received signal from the posterior probability.
  6. The data reception method according to claim 5, wherein a conditional posterior probability for bits constituting a received signal is stored, and a metric for calculating a metric for each bit of a symbol constituting the received signal from the stored posterior probability. And a calculation step.
[0082]
  In the data receiving device according to claim 1,Metric calculation meansConditional posterior probabilities for the bits that make up the received signalCalculated, calculatedFrom the posterior probability, a metric for each bit of the symbols that make up the received signalCalculateFor example,Metric calculation meansFrom the I and Q components of the symbols that make up the received signal, calculate the conditional posterior probabilities for the bits that make up the received signal,The metric is calculated from the result.
  The data reception device according to claim 3, wherein the metric calculation means stores a conditional posterior probability for the bits constituting the received signal, and for each bit of the symbols constituting the received signal from the stored posterior probabilities. Calculate the metric.
[0083]
  In the data receiving method according to claim 3,Metric calculation stepConditional posterior probabilities for the bits that make up the received signalCalculated, calculatedFrom the posterior probability, a metric for each bit of the symbols that make up the received signalCalculateFor example,Metric calculation stepFrom the I and Q components of the symbols that make up the received signal, calculate the conditional posterior probabilities for the bits that make up the received signal,The metric is calculated from the result.
  6. The data reception method according to claim 5, wherein the metric calculation step stores a conditional posterior probability for the bits constituting the received signal, and for each bit of the symbols constituting the received signal from the stored posterior probabilities. Calculate the metric.
[0084]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a configuration example of the data transmission apparatus. In this figure, the same parts as those in FIG. 14 are denoted by the same reference numerals. The bit operation circuit 100 performs the same processing as the bit erasure circuit 3, the serial-parallel converter 4, and the bit diffusion circuits 91-1 to 91-4 shown in FIG. Further, the symbol spreading circuit 7 shown in FIG. 14 is excluded in this configuration example. Since the basic operation of the configuration in FIG. 1 is the same as that in FIG. 14, the description thereof is omitted.
[0085]
FIG. 2 shows an embodiment of the data receiving apparatus of the present invention. In FIG. 2, the same reference numerals are given to portions corresponding to those shown in FIG. In the embodiment of FIG. 2, the symbol despreading circuit 33 is excluded and a metric calculation circuit 102 is newly added. Further, the bit despreading circuits 34-1 and 34-2, the parallel-serial converter 35, and the bit insertion circuit 36 in FIG. Other configurations are the same as those in FIG.
[0086]
The I signal and Q signal output from the demodulator 32 are input to the metric calculation circuit 102, and the metrics corresponding to the first to fourth bits are calculated. Data (metric) u, v, x, y output from the metric calculation circuit 102 is input to the bit inverse operation circuit 103, and the bit despreading circuits 34-1 and 34-2 and parallel-serial converter shown in FIG. 35 and the same processing as the bit insertion circuit 36 is performed. The obtained data X and Y are input to the Viterbi decoder 37 and subjected to Viterbi decoding, and then output as reproduction information 38.
[0087]
The metric calculation circuit 102 is configured as shown in FIG.
[0088]
As shown in this figure, the I signal and the Q signal output from the demodulator 32 of FIG. 2 are input to n probability calculation circuits 111-1 to 111-n. In this case, as shown in FIG. 15, since signal point assignment processing is performed with 16QAM, n is set to 16. The probability calculation circuit 111-1 transmits a symbol S0000 corresponding to 0000 of 16QAM shown in FIG. 15, and calculates a probability P (S0000０R) of receiving the reception signal R. Similarly, in the probability calculation circuit 111-2, the probability P (S0001∩R) that the symbol S0001 corresponding to 0001 of 16QAM is transmitted and the received signal R is received is calculated, and the probability calculation circuit 111-3. , The probability P (S0010∩R) that the symbol S0010 corresponding to 0010 of 16QAM is transmitted and the received signal R is received is calculated. Then, the probability calculation circuit 111-16 transmits a symbol S1111 corresponding to 16QAM 1111 and calculates a probability P (S1111∩R) that the received signal R is received.
[0089]
The adder circuit 112-1 receives the input of the output of the probability calculation circuit 111-i that calculates the probabilities for the symbols whose first bits are 0, that is, S0000, S0001, S0010, S0011, S0100, S0101, S0110, S0111. And calculate the sum. Also, the adder circuits 112-2 to 112-4 receive the input of the output of the probability calculation circuit 111-i that calculates the probabilities for the symbols whose second bit to fourth bit are 0, and calculate the sum thereof. Has been made.
[0090]
On the other hand, the adder circuit 113 receives the input of the output of the probability calculation circuit 111-i for calculating the probabilities for all symbols of 16QAM, that is, S0000 to S1111 and calculates the sum thereof.
[0091]
The division circuits 114-1 to 114-4 divide the outputs of the adder circuits 112-1 to 112-4 by the outputs of the adder circuit 113, respectively, and the results are data (metric) u, v, x, respectively. , Y are output.
[0092]
FIG. 4 shows a configuration example of the Viterbi decoder 37 shown in FIG. In this embodiment, data X (metric) is input to the input terminal 62-1 and data Y (metric) is input to the input terminal 62-2. Further, the X dummy flag and the Y dummy flag are respectively input to the input terminals 62-3 and 62-4.
[0093]
The inversion circuits 131-1 and 131-2 invert all the bits of the data X and data Y and output them. The generation circuits 123-1 and 123-2 generate data 1 and output it. The selectors 120-1 and 120-2 switch inputs according to the X dummy flag and output the input data. Similarly, the selectors 120-3 and 120-4 switch inputs according to the Y dummy flag and output the input data.
[0094]
The operation of the inverting circuits 131-1 and 131-2 is as follows. That is, the metric MI for the case where the bits constituting the I component are 0₀And the metric MI for the case where the bit constituting the I component is 1₁In theory, the following relationship is established.
MI₁= 1-MI₀    (3)
[0095]
Metric MI₀, MI₁Is represented by a 4-bit binary number, probability 1 (the maximum value of the metric) is represented by 1111. At this time, the expression (3) can be expressed as follows.
MI₁= 1111-MI₀    (4)
[0096]
This calculation can be obtained by simplifying from the following equation.
MI₁=-[MI₀] (5)
[0097]
Where-[MI₀] Is MI₀Means the inverted value of all bits. The inverting circuit 131-1 has a metric MI₀Is calculated from the data X corresponding to, and MI₁Is what you want.
[0098]
Similarly, in the inverting circuit 131-2, the metric MQ when the bit constituting the Q component input from the input terminal 62-2 is 0.₀Invert all bits of data Y corresponding to-[MQ₀], The metric MQ for the case where the bit constituting the Q component is 1₁Can be requested.
[0099]
Therefore, by these processes, four metrics MI₀, MI₁, MQ₀, MQ₁Is required.
[0100]
The multiplication circuit 121-1 outputs the data X 0 (metric MI) output from the selector 120-1.₀) And data Y0 (metric MQ) output from the selector 120-3₀) And the multiplication result is output as a branch metric BM00. The multiplier circuit 121-2 receives the data X0 (metric MI) output from the selector 120-1.₀) And data Y1 (metric MI) output from the selector 120-4₁) And the multiplication result is output as the branch metric BM01. Similarly, the multiplication circuit 121-3 receives the data X1 (metric MQ) output from the selector 120-2.₁) And data Y0 (metric MQ) output from the selector 120-3₀) And outputs the multiplication result as a branch metric BM10. The multiplication circuit 121-4 outputs the data X1 (metric MI) output from the selector 120-2.₁) And data Y1 (metric MQ) output from the selector 120-4₁) And the result of the multiplication is output as a branch metric BM11.
[0101]
The output (branch metric) BM00 of the multiplication circuit 121-1 and the output (branch metric) BM11 of the multiplication circuit 121-4 are input to an ACS (Accumulate Compare Select) circuit 122-1. Similarly, the output (branch metric) BM01 of the multiplication circuit 121-2 and the output (branch metric) BM10 of the multiplication circuit 121-3 are input to the ACS circuit 122-2, and the output (branch metric) of the multiplication circuit 121-1. ) BM00 and the output (branch metric) BM11 of the multiplication circuit 121-4 are input to the ACS circuit 122-3, and the output (branch metric) BM01 of the multiplication circuit 121-2 and the output (branch) of the multiplication circuit 121-3 Metric) BM10 is input to ACS circuit 122-4.
[0102]
The ACS circuit 122-1 is also supplied with the output (state metric) SM00 of the state metric storage device 66-1 and the output (state metric) SM01 of the state metric storage device 66-2. The output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4 are input. Similarly, the output (state metric) SM00 of the state metric storage device 66-1 and the output (state metric) SM01 of the state metric storage device 66-2 are input to the ACS circuit 122-3, and the ACS circuit 122- 4, the output (state metric) SM10 of the state metric storage device 66-3 and the output (state metric) SM11 of the state metric storage device 66-4 are input.
[0103]
Other configurations are the same as those in FIG.
[0104]
Next, the operation of the embodiment shown in FIG. 2 will be described.
[0105]
The received signal received by the antenna 31 is demodulated by the demodulator 32 and converted into I component and Q component data of the symbol.
[0106]
The metric calculation circuit 102 calculates metrics for the first to fourth bits constituting 16QAM from the input I component and Q component (details of the calculation method will be described later), and the results are respectively represented by u, v, x and y are supplied to the bit reverse operation circuit 103.
[0107]
The calculation results u, v, x, and y of the metric calculation circuit 102 are input to the bit reverse operation circuit 103 in the subsequent stage, and are obtained by performing bit despreading processing, parallel-serial conversion processing, and bit insertion processing. The series of data X and Y is supplied to the Viterbi decoder 37. Further, the bit reverse operation circuit 103 outputs an insertion flag indicating the position where the bit insertion processing is executed to the Viterbi decoder 37.
[0108]
The Viterbi decoder 37 refers to the data X and Y supplied from the bit reverse operation circuit 103 and the insertion flag, and decodes and outputs the original reproduction information 38.
[0109]
Next, metric calculation in the metric calculation circuit 102 will be described. The metric here means a conditional posterior probability with respect to the bits constituting the received signal when a predetermined received signal is received, which is defined by the following equation.
P (bi = 0 | R) = P (bi = 0∩R) / P (R) (6)
[0110]
Here, P (bi = 0 | R) is a conditional posterior probability that the i-th bit of the transmission symbol is 0 when the reception signal R (Ir, Qr) (Ir = I: Qr = Q) is received. , P (R) is the probability of receiving the received signal R (Ir, Qr), and P (bi = 0∩R) is a symbol whose i-th bit is 0, and the received signal R (Ir, Qr) ) Are respectively received.
[0111]
Similarly, the conditional posterior probability that the i-th bit of the transmission symbol is 1 can be obtained when the reception signal R (Ir, Qr) is received by the following equation (7).
P (bi = 1 | R) = P (bi = 1∩R) / P (R) (7)
[0112]
Here, P (bi = 1 | R) is the conditional posterior probability that the i-th bit of the transmission symbol is 1 when the received signal R (Ir, Qr) is received, and P (R) is the received signal. The probability of receiving R (Ir, Qr), P (bi = 1∩R), is the probability that the symbol whose i-th bit is 1 is transmitted and the received signal R (Ir, Qr) is received, respectively. Represents.
[0113]
The conditional posterior probability that the i-th bit of the transmission symbol is 1 can be obtained when the received signal R (Ir, Qr) is received also by the following equation (8).
P (bi = 1 | R) = 1-P (bi = 0 | R) (8)
[0114]
The metric calculation circuit 102 calculates the metrics for the first to fourth bits constituting 16QAM from the input I component Ir and Q component Qr,
The metric P (b1 = 0 | R) for the first bit is u,
The metric P (b2 = 0 | R) for the second bit is v,
The metric P (b3 = 0 | R) for the third bit is x,
The metric P (b4 = 0 | R) for the fourth bit is y
Output as.
[0115]
Calculation of each metric is performed according to the above-described equation (6). That is,

[0116]
Where P (S_j∩R) is the symbol S_jRepresents the probability that the received signal R is received and ΣP (S_j∩R) means all symbols S whose i-th bit is 0_jThe probability P (S_jRepresents the sum of (R).
[0117]
On the other hand, P (S_k∩R) is the symbol S_kRepresents the probability that the received signal R is received and ΣP (S_k∩R) means all symbols S defined in 16QAM_kThe probability P (S_kRepresents the sum of (R).
[0118]
In the metric calculation circuit 102 shown in FIG. 3, the probability calculation circuit 111-1 calculates the probability that P (S0000ＲR), that is, the symbol S0000 corresponding to 0000 of 16QAM is transmitted and the reception signal R is received.
[0119]
The probability calculation circuit 111-2 calculates a probability that a symbol S0001 corresponding to P (S0001∩R), that is, 0001 of 16QAM is transmitted and the reception signal R is received.
[0120]
The probability calculation circuit 111-3 calculates a probability that a symbol S0010 corresponding to P (S0010∩R), that is, 0010 of 16QAM is transmitted and the reception signal R is received.
[0121]
Similarly, the probabilities are calculated for the remaining 16QAM symbols, and a total of 16 probability calculation results are obtained.
[0122]
The adder circuit 112-1 is a circuit that calculates the numerator of the equation (11) when i = 1, and a symbol whose first bit is 0, that is,
S0000, S0001, S0010, S0011,
S0100, S0101, S0110, S0111,
Find the sum of the probabilities for.
[0123]
In addition, the adder circuits 112-2 to 112-4 obtain the sum of probabilities for symbols whose second to fourth bits are 0, respectively. For example, the adder circuit 112-2 selects all the symbols whose second bits are 0 from the calculation results of the probabilities for the respective symbols, that is,
S0000, S0001, S0010, S0011,
S1000, S1001, S1010, S1011,
The calculation result of the probability with respect to is selected and added to calculate the sum of the probability with respect to the second bit being 0.
[0124]
Note that the same processing is executed in the adder circuits 112-3 and 112-4 for the third bit and the fourth bit.
[0125]
The adder circuit 113 is a block for calculating the denominator of the equation (11), and all 16QAM symbols, that is,
S0000, S0001, S0010, S0011,
S0100, S0101, S0110, S0111,
S1000, S1001, S1010, S1011,
S1100, S1101, S1110, S1111,
Find the sum of the probabilities for.
[0126]
The division circuits 114-1 to 114-4 are calculators that divide the outputs of the addition circuits 112-1 to 112-4 by the outputs of the addition circuit 113, respectively, and calculate Expression (11). That is, the division circuit 114-1 calculates the value (= P (b1 = 0 | R)) of the equation (11) when i = 1, and outputs it as data (metric) u. The division circuits 114-2 to 114-4 calculate the values of P (b2 = 0 | R), P (b3 = 0 | R), and P (b4 = 0 | R), respectively, and the data ( Metric) Output as v, x, y.
[0127]
Note that various calculation methods are conceivable as calculation methods in the probability calculation circuits 111-1 to 111-16 depending on the transmission path. When a Gaussian transmission path is assumed, for example, in the probability calculation circuit 111-1, The probability can be calculated as follows.
P (S0000∩R)
= (1 / (2π)^1/2σ) exp (-(|| S0000-R ||²) / (2σ²)
(12)
[0128]
Here, σ represents the square root of ½ of the noise power of the transmission line. That is, 2σ²Represents the noise power of the transmission line. || S0000-R || is the Euclidean distance between the symbols S0000 and R.
[0129]
The probability calculation circuits 111-2 to 111-16 can similarly calculate the probability.
[0130]
Next, the operation of the bit reverse operation circuit 103 will be described. As described above, the bit inverse operation circuit 103 performs bit despreading processing, parallel-serial conversion processing, and bit insertion processing on input data. First, the bit despreading process will be described.
[0131]
The bit reverse operation circuit 103 performs the reverse operation of the bit diffusion circuit 91-1 for the first bit in FIG. 14 while maintaining the coordinates (a combination of I and Q) as symbols. In other words, Bi (I, Q) is a set of vectors, and M sets of Bi data corresponding to the bit spreading circuit 91-1 in FIG.
(B0, B1, ..., Bn, ..., BM-1)
A vector having B′i (I ′, Q ′) as one set and M sets of B′i as elements.
(B'0, B'1, ..., B'k, ..., B'M-1).
[0132]
At this time, Bn = B′k (n = k + s mod M), and s is set to the same value as that used in the bit spreading circuit 91-1.
[0133]
A similar process is performed on the second to fourth bits, and the despreading process is performed while maintaining the coordinates of the symbols. At this time, the numerical value s used in the bit diffusion processing for the second to fourth bits is the same as the numerical value s used in the bit diffusion circuits 91-2 to 91-4, respectively.
[0134]
The four series of data obtained as a result of the bit despreading process are subjected to the reverse process of the serial-parallel converter 4 shown in FIG. 14 and converted into one series of data. Then, a bit is inserted by an operation reverse to the processing executed in the bit erasing circuit 3 of FIG. That is, the erase map in the previous example
X: 10
Y: 11
Using,
u1, v1, x1, y1, u2, v2, x2, y2...
Arbitrary dummy data (0 in this case) is inserted immediately before the last 3 bits with a period of 3 bits for the data input in this order,
As data X, u1, 0, y1, 0, x2, ...
As data Y, v1, x1, u2, v2, y2, ...
Are supplied in this order, and an insertion flag indicating the position where the dummy data is inserted is supplied to the Viterbi decoder 37.
[0135]
Next, the operation of the Viterbi decoder 37 will be described.
[0136]
The data X input to the input terminal 62-1 is input to the selector 120-1 and also input to the inverting circuit 131-1. The inverting circuit 131-1 inverts the data X and supplies it to the selector 120-2. When the X dummy flag input to the input terminal 62-3 is set, the selector 120-1 selects 1 output from the generation circuit 123-1 and outputs it as data X0. When the X dummy flag is not set, the data X (MI₀) Is selected and output as data X0. Further, when the X dummy flag is set, the selector 120-2 selects 1 output from the generation circuit 123-1, and when the X dummy flag is not set, the selector 120-2 sets the bit by the inverting circuit 131-1. All data X (MI₁) Is selected and output as data X1.
[0137]
The data Y input to the input terminal 62-2 is input to the selector 120-3 and also input to the inverting circuit 131-2. The inverting circuit 131-2 inverts the data Y and supplies it to the selector 120-4. When the Y dummy flag input to the input terminal 62-4 is set, the selector 120-3 selects 1 output from the generation circuit 123-2 and outputs it as data Y0. If the Y dummy flag is not raised, the data Y (MQ) input from the input terminal 62-2 is displayed.₀) Is selected and output as data Y0. The selector 120-4 selects 1 output from the generation circuit 123-2 when the Y dummy flag is set, and the inverting circuit 131-2 sets the bit when the Y dummy flag is not set. All inverted data Y (MQ₁) Is selected and output as data Y1.
[0138]
The multiplication circuit 121-1 multiplies the data X0 output from the selector 120-1 and the data Y0 output from the selector 120-3, and outputs the result as a branch metric BM00. That is, in the multiplication circuit 121-1, data X0 corresponding to the metric for the case where the value of the bit constituting the I component is 0, and data corresponding to the metric for the case where the value of the bit constituting the Q component is 0. The product of Y0 (the probability that the first bit constituting the I component is 0 and the second bit constituting the Q component is 0) is calculated and output as the branch metric BM00. The branch metric BM00 corresponds to the code output 00 of the convolutional encoder 2.
[0139]
Similarly, the multiplication circuit 121-2 multiplies the data X0 output from the selector 120-1 and the data Y1 output from the selector 120-4, and outputs the result as a branch metric BM01. That is, the multiplication circuit 121-2 is the product of the metric data X0 when the value of the bit constituting the I component is 0 and the metric data Y1 when the value of the bit constituting the Q component is 1 (I component) (The probability that the first bit configuring the Q component is 0 and the second bit configuring the Q component is 1) is calculated and output as the branch metric BM01. This branch metric BM01 corresponds to the code output 01 of the convolutional encoder 2.
[0140]
The multiplication circuit 121-3 multiplies the data X1 output from the selector 120-2 and the data Y0 output from the selector 120-3, and outputs the result as the branch metric BM10. That is, the multiplication circuit 121-3 calculates the product (I component) of the metric data X1 when the bit value constituting the I component is 1 and the metric data Y0 when the bit value constituting the Q component is 0. (The probability that the first bit constituting 1 is 1 and the second bit constituting Q component is 0) is calculated and output as branch metric BM10. This branch metric BM 10 corresponds to the code output 10 of the convolutional encoder 2.
[0141]
The multiplication circuit 121-4 multiplies the data X1 output from the selector 120-2 and the data Y1 output from the selector 120-4, and outputs the result as the branch metric BM11. That is, in the multiplication circuit 121-4, the product of the metric data X1 for the case where the value of the bit constituting the I component is 1 and the metric data Y1 for the case where the value of the bit constituting the Q component is 1 (I (Probability that the first bit constituting the component is 1 and the second bit constituting the Q component is 1) is calculated and output as the branch metric BM11. This branch metric BM11 corresponds to the code output 11 of the convolutional encoder 2.
[0142]
The ACS circuit 122-1 calculates the following two expressions according to the state transition of the convolutional encoder 2 (FIG. 8).
SM00 × BM00 (13)
SM01 × BM11 (14)
[0143]
Here, SM00 is the value of the state metric storage device 66-1 one unit time ago, SM01 is the value of the state metric storage device 66-2 one unit time ago, and BM00 is the calculation result of the multiplication circuit 121-1. BM11 represents the calculation result of the multiplication circuit 121-4.
[0144]
Then, the ACS circuit 121-1 selects the one with the higher likelihood, that is, the one with the larger calculation result from the above formulas (13) and (14), and sends the selection information SEL 00 to the path memory 65 in the subsequent stage. In addition to outputting, the larger one of the results obtained by calculating Expression (13) and Expression (14) is supplied to the subsequent state metric storage device 66-1 and stored therein. That is, if the calculation result of Expression (13) is larger, SEL00 = 0, and if the calculation result of Expression (14) is larger, SEL00 = 1. In the former case, SM00 × BM00 is stored, and in the latter case, SM01 × BM11 is stored as a new state metric SM00 in the state metric storage device 66-1.
[0145]
This calculation will be described with reference to FIG. There are two paths that reach state 00. The first is a path that receives 0 in state 00 and outputs 00, and the calculation expression to be compared is as shown in equation (13), and the second is in state 01. In a path in which 0 is input and 11 is output, a calculation expression to be compared is as shown in Expression (14). The larger one of the calculation results is supplied as new state metric SM00 to state metric storage device 66-1.
[0146]
Similar operations are performed in the ACS circuits 122-2 to 122-4. Note that the state metric storage devices 66-1 to 66-4 are reset to 0 at the initial stage when the system operates. This control is performed via a terminal 61 from a control device (not shown).
[0147]
The path memory 65 selects, stores, and propagates input data, that is, decoded data, using selection information SEL00 to SEL11 from the ACS circuits 122-1 to 122-4 in accordance with the state transition diagram of FIG. The path memory 65 is configured in the same manner as in the case shown in FIG. 13, and the operation thereof is also the same.
[0148]
FIG. 5 is a block diagram showing an example of another configuration of the metric calculation circuit 102 shown in FIG.
[0149]
In this embodiment, A / D converters 140-1 and 140-2 for converting an input analog signal into a corresponding digital signal, and a ROM (Read Only Memory) for converting digitized data into metrics. ).
[0150]
Next, the operation of this embodiment will be described.
[0151]
The I component and Q component demodulated by the demodulator 32 are input to the A / D converters 140-1 and 140-2, respectively. The A / D converters 140-1 and 140-2 convert the input I component and Q component into corresponding digital data and output them.
[0152]
The ROMs 141-1 to 141-4 store data stored at specified addresses as data (metric) u, v, x, respectively, when digitized I and Q components are used as address data. Output as y.
[0153]
That is, the ROM 141-1 stores conditional posterior probability data in which the first bit of the transmission symbol of the received signal is 0. For example, the digitized I component data is used as the upper address, and the Q component The specified data is output when this data is the lower address. Note that the data specified by the combination of the I component and the Q component can be obtained from Equation (6) or Equation (11).
[0154]
The ROMs 141-2 to 142-4 store data of conditional posterior probabilities in which the second bit to the fourth bit are 0, respectively. As in the case described above, the digitized I component is stored. When the Q component is regarded as address data, data designated is read out and output as data v, x, and y, respectively.
[0155]
When the I component and the Q component are digital data, the A / D converters 140-1 and 140-2 can be omitted.
[0156]
According to the above configuration, the metric calculation circuit 102 can be configured with a simple circuit as compared with the case of FIG.
[0157]
As described above, in any of the embodiments, a bit metric is calculated for each bit of data, and the bit operation opposite to that performed on the transmission side is performed on the obtained data. In addition, a convolutional code is used as an error correction code, bit manipulation is performed on the code sequence, and data transmitted after data modulation in the 16QAM system can be subjected to soft decision processing. As a result, received data As compared with the case where the hard decision process is performed with the symbol closest to the coordinates, the decoding process can be performed more accurately.
[0158]
In the above embodiment, the data is modulated and demodulated by the 16QAM system. In addition to this, multilevel multiphase modulation in which the I component and the Q component each correspond to two or more bits such as 64QAM and 256QAM. Even when the method is adopted, the present invention can be applied.
[0159]
In the above embodiment, the bit manipulation circuit 100 executes bit spreading processing, serial / parallel change processing, and bit erasing processing, and the bit inverse manipulation circuit 103 performs bit despreading processing and parallel-serial conversion processing. Although the bit insertion processing is executed, the present invention is not limited to such a case.
[0160]
【The invention's effect】
As described above, according to the data receiving device according to claim 1 and the data receiving method according to claim 3, the conditional posterior probability for the bits constituting the received signal is calculated, and the received posterior probability is obtained from the obtained posterior probability. Since the metric is calculated for each bit of the symbols constituting the signal, the metric can be easily generated.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a data transmission device.
FIG. 2 is a block diagram showing a configuration of an embodiment of a data receiving apparatus of the present invention.
3 is a block diagram illustrating a configuration example of a metric calculation circuit 102 illustrated in FIG. 2. FIG.
4 is a block diagram showing a configuration example of a Viterbi decoder 37 shown in FIG.
FIG. 5 is a block diagram showing another configuration example of the metric calculation circuit 102 shown in FIG. 2;
FIG. 6 is a block diagram illustrating a configuration example of a conventional data transmission apparatus.
7 is a block diagram illustrating a configuration example of a convolutional encoder in FIG. 6. FIG.
FIG. 8 is a diagram for explaining state transition of the convolutional encoder in FIG. 7;
FIG. 9 is a diagram for explaining signal point arrangement of QPSK;
FIG. 10 is a block diagram illustrating a configuration example of a conventional data receiving apparatus.
11 is a block diagram illustrating a configuration example of the Viterbi decoder of FIG. 10;
12 is a block diagram illustrating a configuration example of a branch metric arithmetic circuit in FIG. 11. FIG.
13 is a block diagram illustrating a configuration example of the path memory in FIG. 11. FIG.
FIG. 14 is a block diagram illustrating a configuration example of a data transmission apparatus when 16QAM is used.
FIG. 15 is a diagram for explaining 16QAM signal point arrangement;
16 is a diagram illustrating a configuration example of a data receiving device that receives data transmitted by the device in FIG. 14;
FIG. 17 is a diagram for explaining the operation of the embodiment of FIG. 16;
[Explanation of symbols]
32 demodulator, 37 Viterbi decoder, 38 reproduction information, 102 metric calculation circuit, 103-bit inverse operation circuit, 111-1 to 111-16 probability calculation circuit, 112, 113 addition circuit, 114 division circuit

Claims (5)

誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、
受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段
を備えることを特徴とするデータ受信装置。In a data receiving apparatus that uses a convolutional code as an error correction code, performs a bit operation on a code sequence, and receives data that is digitally modulated and transmitted in a multi-level multi-phase scheme,
A data receiving apparatus comprising: metric calculating means for calculating a conditional posterior probability for bits constituting a received signal and calculating a metric for each bit of symbols constituting the received signal from the calculated posterior probability . 前記メトリック計算手段は、所定の伝送シンボルが送信された場合に、前記受信信号が受信される確率を全ての前記伝送シンボルについて計算し、得られた確率のうち、メトリック計算の対象となるビットの値が０または１の伝送シンボルに対するもののみを加算して得られた値を、全ての伝送シンボルに対する確率を加算した値で除算することにより、前記事後確率を求める
ことを特徴とする請求項１に記載のデータ受信装置。 The metric calculation means calculates a probability that the received signal is received for all the transmission symbols when a predetermined transmission symbol is transmitted, and among the obtained probabilities, a bit of a metric calculation target bit is calculated. The posterior probability is obtained by dividing a value obtained by adding only those for transmission symbols having a value of 0 or 1 by a value obtained by adding the probabilities for all transmission symbols. The data receiving apparatus according to 1. 誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信装置において、In a data receiving apparatus that uses a convolutional code as an error correction code, performs a bit operation on a code sequence, and receives data that is digitally modulated and transmitted in a multi-level multi-phase scheme,
受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している前記事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算手段Metric calculation means for storing conditional posterior probabilities for bits constituting a received signal and calculating a metric for each bit of symbols constituting the received signal from the stored posterior probabilities
を備えることを特徴とするデータ受信装置。A data receiving apparatus comprising: 誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、
受信信号を構成するビットに対する条件付き事後確率を計算し、計算した事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップ
を備えることを特徴とするデータ受信方法。In a data reception method in which a convolutional code is used as an error correction code, bit manipulation is performed on a code sequence, and digitally modulated and transmitted data in a multi-level multi-phase method is received.
A data reception method comprising: a metric calculation step of calculating a conditional posterior probability for the bits constituting the received signal, and calculating a metric for each bit of the symbols constituting the received signal from the calculated posterior probability . 誤り訂正符号として畳み込み符号が用いられ、符号系列に対してビット操作が行われ、多値多位相方式でデジタル変調されて伝送されたデータを受信するデータ受信方法において、In a data reception method in which a convolutional code is used as an error correction code, bit manipulation is performed on a code sequence, and digitally modulated and transmitted data in a multi-level multi-phase method is received.
受信信号を構成するビットに対する条件付き事後確率を記憶し、記憶している前記事後確率から、前記受信信号を構成するシンボルの各ビット毎にメトリックを計算するメトリック計算ステップA metric calculation step of storing conditional posterior probabilities for the bits constituting the received signal and calculating a metric for each bit of the symbols constituting the received signal from the stored posterior probabilities
を備えることを特徴とするデータ受信方法。A data receiving method comprising:

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