JP3652281B2 - 薄膜電子部品および基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜電子部品および基板に関し、例えば、薄膜コンデンサ、薄膜インダクタ、薄膜ＬＣフィルタ、薄膜抵抗、薄膜ＲＣフィルタ等に好適に用いられる高周波用途の薄膜電子部品および基板に関するものである。
【０００２】
【従来技術】
近年、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に、大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は２００ＭＨｚから１ＧＨｚ、チップ間バスのクロック周波数も７５ＭＨｚから１３３ＭＨｚという具合に高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
動作周波数が高くなるにつれ、素子の持つ抵抗やインダクタンスがロジック回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させてしまい。結果として、ロジック回路上のエラーを引き起こしてしまう。特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。今後、さらに素子数の増大と動作周波数の増加が促進されると、実装部分の抵抗、インダクタンス成分も無視できなくなり、ロジック回路エラーの一要因となってくる。
【０００６】
また、素子数の増大に伴う実装精度の向上や、部品実装に伴うリフロー耐性の向上等、前述した受動素子自身の電気的な特性だけではなく、実装に関する特性（実装精度、実装信頼性）も高いレベルで要求されるようになってきている。
【０００７】
コンデンサの接続部のインダクタンスを低減させる手法に関して、ＵＳＰ４，４３９，８１３に、ＴｉＷ、Ｔａ及びＡｌ、Ｃｕからなる下部電極からの電気信号を最短距離で得るため、絶縁層、上側電極及び保護層に貫通孔を設け、この貫通孔内壁にＣｒ／Ｃｕ／ＡｕからなるＢＬＭ層を形成した後、このＢＬＭ層上に半田バンプを形成した薄膜コンデンサが開示されている。
【０００８】
図５は、この公報に開示されたコンデンサを示すもので、支持基板３１上に、下側電極３３、絶縁体層３５、上側電極３７、保護層３９が順次積層されており、下側電極３３には、保護層３９に形成された貫通孔を介して外部端子４１が接続されており、上側電極３７には、保護層３９に形成された貫通孔を介して外部端子４３が接続され、外部端子４３は、絶縁体層３５上に形成されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような薄膜コンデンサでは、下側電極３３上に、スパッタリング法、蒸着法、ゾルゲル法等により、絶縁体層３５が形成され、下側電極３３が高温プロセスを経るために、支持基板３１と下側電極３３との密着強度が劣化し、この下側電極３３を介して支持基板３１に固着されていた半田バンプからなる外部端子４１、４３を、母基板の電極上に接合した場合、支持基板３１から外部端子４１、４３が剥離しやすく、薄膜コンデンサの母基板への接合強度が低く、何らかの衝撃により薄膜コンデンサが脱落するという問題があった。
【００１０】
即ち、下側電極３３を介して支持基板３１に設けられる、半田バンプからなる外部端子４１、４３に過剰な負荷がかかり、剥離する場合、外部端子強度が最大限発揮される時の半田バンプの破壊ではなく、例えば、支持基板３１と下側電極３３の界面で破壊が起こり、元来半田バンプの持つ強度が最大限発揮されず、実装信頼性が低下する問題があった。
【００１１】
また、支持基板３１と下側電極３３との間に密着層を形成することも考えられるが、前記高温プロセスのために密着層が拡散または移動し、密着層としての機能を十分に果たせず、支持基板３１と下側電極３３の密着強度が劣化するという問題があった。
【００１２】
本発明は、外部端子の支持基板への接合強度を向上できる薄膜電子部品および基板を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の薄膜電子部品は、支持基板と、該支持基板上の一部に形成された下側電極と、前記支持基板上に形成され、前記下側電極上および前記支持基板上にそれぞれ貫通孔が形成された絶縁体層と、該絶縁体層の上面から前記支持基板上の貫通孔の底面の前記支持基板の上面に連続して形成された上側電極と、前記絶縁体層の上面から前記下側電極上の貫通孔の底面の前記下側電極に形成されたその貫通孔より小径の貫通孔内の前記支持基板の上面に連続して形成され、前記下側電極と電気的に接続された接続電極と、前記絶縁体層の前記下側電極上の貫通孔内の前記接続電極上および前記絶縁体層の前記支持基板上の貫通孔内の前記上側電極上に設けられた外部端子とを具備することを特徴とするものである。
【００１４】
言い換えれば、支持基板と、該支持基板上に形成された下側電極と、前記支持基板上に形成され、前記下側電極上および前記支持基板上にそれぞれ貫通孔が形成された絶縁体層と、該絶縁体層の上面から前記支持基板上の貫通孔の底面の前記支持基板の上面に連続して形成された上側電極と、前記絶縁体層の上面から前記下側電極上の貫通孔の底面の前記下側電極に形成されたその貫通孔より小径の貫通孔内の前記支持基板の上面に連続して形成され、前記下側電極と電気的に接続された接続電極と、前記絶縁体層の前記下側電極上の貫通孔内の前記接続電極上および前記絶縁体層の前記支持基板上の貫通孔内の前記上側電極上に設けられた外部端子とを具備するとともに、前記接続電極が、前記絶縁体層の上面から前記下側電極が形成されていない部分を介して前記支持基板の上面に連続して設けられていることになる。さらに言い換えれば、絶縁体層に形成された貫通孔内が、絶縁体層が形成されていない絶縁体層非形成領域となり、前記絶縁体層非形成領域内の接続電極が、前記絶縁体層の上面から前記下側電極が形成されていない部分（下側電極の貫通孔）を介して前記支持基板の上面に連続して設けられているものである。
【００１５】
このような構成を採用することにより、スパッタリング法、蒸着法、ゾルゲル法等により絶縁体層が形成され、下側電極が高温プロセスを経て形成されたとしても、絶縁体層の上面から絶縁体層の下側電極上の貫通孔の底面の下側電極に形成された貫通孔内の支持基板の上面に連続して設けられる接続電極が、絶縁体層形成後に形成されるため、下側電極の貫通孔内の支持基板の上面に直接設けられた接続電極と支持基板の上面との接合強度が向上し、接続電極を介して下側電極に電気的に接続された外部端子の支持基板への接合強度を向上でき、実装信頼性を向上できる。
【００１６】
また、本発明の薄膜電子部品では、接続電極と下側電極とが、前記絶縁体層の前記下側電極上の貫通孔の底面の内周部において重畳していることが望ましい。このような構成を採用することにより、接続電極と下側電極とを確実に電気的に接続することができる。
【００１７】
さらに、本発明の薄膜電子部品では、接続電極と下側電極との重畳面積は、前記絶縁体層の前記下側電極上の貫通孔の断面積の１〜１０％であることが望ましい。このような構成を採用することにより、外部端子の支持基板への接合強度を向上できるとともに、接続電極と下側電極との電気的接続を確保できる。
【００１８】
本発明の基板は、上記した薄膜電子部品を、その外部端子を介して基体の表面に設けてなるものである。このような基板では、外部端子と支持基板との接合強度が高いため、外部端子を介して基体に接合された薄膜電子部品と基体との接合強度を向上できる。
【００１９】
【発明の実施の形態】
図１は、薄膜コンデンサからなる薄膜電子部品を示すもので、この薄膜コンデンサは、図１に示すように、支持基板１上の一部に、絶縁体層３（誘電体薄膜）と下側電極５、上側電極７を有する薄膜素子Ａが複数設けられて構成されている。下側電極５、上側電極７はＡｕから構成され、絶縁体層３は下側電極５の一部、上側電極７の一部により挟持されて、薄膜素子Ａ（容量素子）が構成されている。
【００２０】
そして、薄膜素子Ａ、および絶縁体層３が形成されていない絶縁体層非形成領域Ｂ等、全体が保護層９により被覆され、この保護層９には、薄膜素子Ａを形成する下側電極５に電気的に接続される半田バンプからなる外部端子１１ａ、上側電極７に電気的に接続される半田バンプからなる外部端子１１ｂが突出して設けられている。
【００２１】
下側電極５には、絶縁体層３の上面および絶縁体層非形成領域Ｂ内に形成された接続電極１３が電気的に接続され、接続電極１３の上面には半田バリア層１５、この半田バリア層１５の上面には半田密着層１７が形成され、この半田密着層１７には外部端子１１ａが形成されている。これにより、外部端子１１ａが、接続電極１３を介して下側電極５に電気的に接続されている。
【００２２】
外部端子１１ａが形成される絶縁体層非形成領域Ｂは、絶縁体層３に形成された貫通孔２３の内部に該当し、接続電極１３は、絶縁体層３の上面の一部と貫通孔２３の底面に形成され、これらが連続して形成されている。
【００２３】
尚、接続電極１３は、上側電極７と同時に形成されるが、外部端子１１ａの周りに環状に金属層が形成されていない部分を形成することにより、上側電極７とは絶縁されている。
【００２４】
また、下側電極５と同時に形成される金属層１９には、絶縁体層３の上面および絶縁体層非形成領域Ｂ内に形成された上側電極７が電気的に接続され、絶縁体層非形成領域Ｂおよびその近傍の上側電極７の上面には半田バリア層１５、この半田バリア層１５の上面には半田密着層１７が形成され、この半田密着層１７には外部端子１１ｂが形成されている。これにより、外部端子１１ｂが、上側電極７を介して金属層１９に電気的に接続されている。
【００２５】
外部端子１１ｂが形成される絶縁体層非形成領域Ｂは、絶縁体層３に形成された貫通孔２３の内部に該当し、上側電極７の一部が、貫通孔２３の底面に形成されている。
【００２６】
尚、金属層１９は、下側電極５と同時に形成されるが、外部端子１１ｂの周りに環状に金属層が形成されていない部分を形成することにより、下側電極５とは絶縁されている。
【００２７】
そして、本発明では、貫通孔２３の底面に形成された接続電極１３が、下側電極５が形成されていない部分２１を介して支持基板１に設けられている。絶縁体層非形成領域Ｂは、図２に示すように、絶縁体層３に断面円形状の貫通孔２３を形成することにより形成されており、この貫通孔２３よりも小径の貫通孔２５を下側電極５に形成し、この下側電極５の貫通孔２５内に接続電極１３を形成することにより、接続電極１３が支持基板１に当接している。また、絶縁体層非形成領域Ｂの内周部において、即ち、貫通孔２３の底面の内周部において、接続電極１３と下側電極５とが重畳している。重畳部を図１、図２に符号ｘで示す。
【００２８】
絶縁体層非形成領域Ｂにおける接続電極１３と下側電極５の重畳面積は、絶縁体層非形成領域Ｂの面積（貫通孔２３の断面積）の１〜１０％とされている。
【００２９】
また、絶縁体層非形成領域Ｂ内の上側電極７が、金属層１９が形成されていない部分２７を介して支持基板１に設けられている。この場合も同様に、絶縁体層非形成領域Ｂは、図２に示すように、絶縁体層３に断面円形状の貫通孔２３を形成することにより形成されており、この貫通孔２３よりも小径の貫通孔２８を金属層１９に形成し、この金属層１９の貫通孔２８内に上側電極７を形成することにより、上側電極７が支持基板１に当接している。また、絶縁体層非形成領域Ｂの内周部において、上側電極７と金属層１９とが重畳している。
【００３０】
また、絶縁体層３は、絶縁体層非形成領域Ｂを除く全面に、下側電極（金属層１９も含む）５は、貫通孔２５、２８および環状にエッチングされた部分を除いて全面に形成され、上側電極（金属層１３も含む）７は、環状にエッチングされた部分を除いて全面に形成されている。
【００３１】
絶縁体層非形成領域Ｂにおける上側電極７と金属層１９の重畳面積は、絶縁体層非形成領域Ｂの面積の１〜１０％とされている。
【００３２】
接続電極１３と下側電極５との重畳面積、上側電極７と金属層１９との重畳面積を貫通孔２３の断面積の１〜１０％としたのは、１０％よりも大きいと、接続電極１３、上側電極７の支持基板１への当接面積が減少し、高温プロセスを経て、支持基板１との密着強度が劣化した下側電極５、金属層１９の影響が大きくなり、外部端子１１ａ、１１ｂの支持基板１への密着強度が劣化しやすいからである。一方、１％よりも少ない場合、接続電極１３、金属層１９と下側電極５、上側電極７の重畳面積が小さくなり、両電極間で部分的に電気的接続の欠陥が発生し、薄膜電子部品の電気的特性を劣化させる恐れがあるからである。
【００３３】
薄膜素子Ａの誘電体薄膜を構成する絶縁体層３は、高周波領域において高い比誘電率を有するペロブスカイト型酸化物結晶からなる誘電体でよく、例えばＰｂ（Ｍｇ，Ｎｂ）Ｏ3系、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3−ＰｂＴｉＯ3系、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3系、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3−Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3系、（Ｐｂ，Ｌａ）ＺｒＴｉＯ3系、ＢａＴｉＯ3系、（Ｓｒ，Ｂａ）ＴｉＯ3系、あるいはこれに他の添加物を添加したり、置換した化合物であってもよく、特に限定されるものではない。
【００３４】
また、絶縁体層３の膜厚は、高容量と絶縁性を確保するため０．３〜１．０μｍが望ましい。これは０．３μｍよりも薄い場合には被覆性が良好でなく、絶縁性が低下する場合があり、１．０μｍよりも厚い場合には、容量が小さくなる傾向があるからである。絶縁体層３の膜厚は０．４〜０．８μｍが望ましい。
【００３５】
Ａｕからなる下側電極５、上側電極７、接続電極１３および金属層１９の膜厚は、高周波領域でのインピーダンスと膜の被覆性を考慮すると０．３〜０．５μｍが望ましい。下側電極５、上側電極７、接続電極１３および金属層１９の膜厚が０．３μｍよりも薄い場合には、一部に被覆されない部分が発生する虞があるからであり、また０．５μｍよりも厚い場合は、高周波領域における導体の表皮効果を考慮すると導体層の抵抗は殆ど変化しないからである。
【００３６】
ここで、支持基板１としては、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ3単結晶、表面酸化シリコン、ガラス、石英等から選択されるもので特に限定されない。
【００３７】
半田バリア層１５は、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、およびこれらの金属から選ばれる２種以上からなる合金のうちいずれかからなり、スパッタ、蒸着、メッキ等で形成可能であれば良い。半田バリア層１５の厚みは、半田バリアとしての機能を発現するためには０．３μｍ以上の厚みであれば良い。
【００３８】
また、半田密着層１７は半田濡れ性の良好な材料であることが望ましく、前記材料として、Ｎｉ−Ｃｒ、Ａｕ等があり、特にＡｕが望ましい。更に、半田バリア層１５と、Ａｕからなる接続電極１３および上側電極７との密着性を向上させるため、これらの間に公知の密着材料であるＴｉやＣｒを介在させても良い。
【００３９】
保護層９は、薄膜コンデンサの表面を保護するためのものであり、例えば、Ｓｉ3Ｎ4、ＳｉＯ2、ポリイミド樹脂およびＢＣＢ（ベンゾシクロブテン）等から構成されている。
【００４０】
半田バンプからなる外部端子１１ａ、１１ｂは、Ｐｂ、Ｓｎ、Ａｇ、Ｉｎ、Ｃｕ、Ｂｉ、ＳｂおよびＺｎのうち少なくとも２種以上の金属からなることが望ましく、薄膜電子部品の用途に応じて、融点及び共晶温度の異なる材料を選択すればよい。また、外部端子１１ａ、１１ｂはスクリーン印刷、ボールマウンター等の公知の技術を用いて形成される。なお、図１では、絶縁体層３の厚みにたいして外部端子１１ａ、１１ｂの大きさは、それほど変わらないように記載したが、実際には絶縁体層３の厚みに対して外部端子１１ａ、１１ｂは非常に大きい。
【００４１】
本発明の薄膜コンデンサでは、支持基板１上面に、ＤＣスパッタ法によりＡｕ膜を形成し、フォトリソグラフィ技術を用いて、外部端子１１ａが形成される位置に貫通孔２５を形成し、外部端子１１ｂが形成される位置の周囲に絶縁体層３の貫通孔２３、および絶縁体層３の貫通孔２３の内部で貫通孔２３よりも径の小さい貫通孔２８を形成する。
【００４２】
支持基板１上に、例えば、ゾルゲル法にて合成したＰｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3−ＰｂＴｉＯ3−ＰｂＺｒＯ3塗布溶液をスピンコート法を用いて塗布し、乾燥させた後、熱処理、焼成を行い、絶縁体層３を形成する。その後フォトリソグラフィ技術を用いて、絶縁体層非形成領域Ｂとなる位置の絶縁体層３に貫通孔２３を形成し、その底面内周部に下側電極５または金属層１９が露出し、中央部に貫通孔２５、２８が位置するようにする。
【００４３】
次に、絶縁体層３の上面および絶縁体層非形成領域ＢにＡｕ膜を形成し、フォトリソグラフィ技術を用いて、上側電極７および接続電極１３を形成し、上側電極７および接続電極１３の表面に、半田バリア層１５、半田密着層１７を形成する。
【００４４】
この後、光感光性ＢＣＢを塗布し、露光、現像を行い、半田密着層１７が露出するように、貫通孔を有する保護層９を形成する。
【００４５】
この後、スクリーン印刷を用いて、加工された半田密着層１７の上に、例えばＰｂ、Ｓｎからなる共晶半田ペーストを転写し、リフローを行い、半田バンプからなる外部端子１１ａ、１１ｂを形成することにより、本発明の薄膜コンデンサが得られる。
【００４６】
以上のように構成された薄膜コンデンサでは、絶縁体層３形成後に形成される接続電極１３、上側電極７が直接、若しくは接続電極１３、上側電極７の一部を構成する密着層を介して支持基板１に当接しているため、接続電極１３、上側電極７は絶縁体層３形成時の高温プロセスを経ることがなく、接続電極１３、上側電極７と支持基板１との密着性が劣化しない。そのため、半田密着層１７、半田バリア層１５及び接続電極１３または上側電極７を介して支持基板１に設けられる半田バンプからなる外部端子１１ａ、１１ｂは、その強度を最大限発揮することができ、実装信頼性が向上する。
【００４７】
尚、本発明での下側電極５、上側電極７の材料は低抵抗であり、かつ高温での耐酸化性及び誘電体材料との反応の小さいＡｕからなる材料であるが、支持基板１との密着性を挙げるために、両電極５、７と支持基板１との間にＴｉやＣｒに代表される密着層を介在しても良い。この場合、密着層は電極５、７の一部を構成する。
【００４８】
また、上記例では、外部端子１１ｂを、金属層１９に形成された貫通孔２８内の上側電極７を介して支持基板１に設けた例について説明したが、必ずしも金属層１９を形成する必要はなく、金属層１９と上側電極７を重畳させる必要もない。
【００４９】
ここでは、本発明を、図１に示した薄膜コンデンサに適用した例について説明したが、本発明では上記例に限定されるものではなく、例えば、薄膜インダクタ、薄膜ＬＣフィルタ、薄膜抵抗、薄膜ＲＣフィルタ、あるいは薄膜コンデンサ、薄膜インダクタ、薄膜ＬＣフィルタ、薄膜抵抗、薄膜ＲＣフィルタを複合した薄膜複合部品に適用しても良い。
【００５０】
また、上記例では、一層の絶縁体層を電極で挟持した単板型を示したが、複数の絶縁体層と電極層とを交互に積層した薄膜コンデンサであっても良い。
【００５１】
さらに、本発明の薄膜電子部品では、半田バンプからなる外部端子１１ａ、１１ｂを設けた例について説明したが、本発明は上記例に限定されるものではなく、要旨を変更しない範囲で変更できる。
【００５２】
例えば、半田バンプを形成しない場合には、図３に示すように、保護層９の貫通孔内に露出した半田密着層１７が外部端子となる。尚、図３は、半田バンプからなる外部端子を設けない以外は、図１と同一であるため同一符号を付した。
【００５３】
この場合には、母基板に実装する段階で導電性部材により、母基板の表面電極と半田密着層１７が接続される。導電性部材としては、形状的には、バンプ状、箔状、板状、ワイヤ、ペースト状等があり、特に限定されるものではなく、複数の形状を組合せても良い。また、材質は、Ｐｂ、Ｓｎ、Ａｕ、Ｃｕ、Ｐｔ、Ｐｄ、Ａｇ、Ａｌ、Ｎｉ、Ｂｉ、Ｉｎ、Ｓｂ、Ｚｎなどがあり、導電性のものであれば良く、複数の材料を組合せても良い。導電性樹脂であっても良い。
【００５４】
尚、半田密着層１７が形成されない場合や、半田密着層１７の上面に金属層が形成される場合には、保護層９の貫通孔内に露出した層が外部端子となる。
【００５５】
【実施例】
電極および半田バリア層および半田密着層の形成はＤＣスパッタ法を、誘電体薄膜（絶縁体層）はゾルゲル法にて作製した。
【００５６】
まず、アルミナからなる支持基板上にＴｉからなる３ｎｍの密着層を形成し、この密着層の上面に、０．３μｍのＡｕ層を形成し、密着層とＡｕ層からなる下側電極とした。
【００５７】
フォトリソグラフィ技術を用いて、薄膜コンデンサとなる下側電極パターンに加え、上側電極に設けられる外部端子の周りに環状に下側電極のない部分（金属層）を形成するように、かつ、次に形成される誘電体薄膜の貫通孔（絶縁体層非形成領域）の底面内周部に下側電極、金属層が露出し、中央部には貫通孔が形成されるように、下側電極をパターン加工した。
【００５８】
加工された下側電極に、ゾルゲル法にて合成したＰｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3−ＰｂＴｉＯ3−ＰｂＺｒＯ3塗布溶液をスピンコート法を用いて塗布し、乾燥させた後、３８０℃で熱処理、８１５℃で焼成を行い、膜厚０．７μｍのＰｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3−ＰｂＴｉＯ3−ＰｂＺｒＯ3からなる誘電体薄膜を形成した。その後フォトリソグラフィ技術を用いて、誘電体薄膜に貫通孔を形成し、その底面内周部に下側電極層、金属層が露出するようにした。
【００５９】
次に、誘電体薄膜の上面、貫通孔の底面に、膜厚３０ｎｍのＴｉからなる密着層を形成し、この密着層上に、膜厚０．３μｍのＡｕ膜を形成し、フォトリソグラフィ技術を用いて、Ａｕ膜および密着層を加工し、上側電極、接続電極を形成した。
【００６０】
この後、膜厚２．０μｍのＮｉからなる半田バリア層を形成し、この後、膜厚０．１μｍの半田密着層Ａｕを形成し、直径１２０μｍの形状にフォトリソグラフィを用いて加工した。
【００６１】
この後、光感光性ＢＣＢを塗布し、露光、現像を行い、Ａｕからなる半田密着層が露出するように、直径約１００μｍ、深さ４μｍの貫通孔を有する保護層を形成した。
【００６２】
最後に、スクリーン印刷を用いて、加工された半田密着層の上にＰｂが９５重量％、Ｓｎが５重量％からなる高温半田ペーストを転写し、リフローを行い、半田バンプからなる外部端子を形成し、図１に示したような薄膜コンデンサを得た。
【００６３】
得られた薄膜コンデンサの有効電極面積は１．４ｍｍ2であり、周波数１ｋＨｚでの静電容量は約４０ｎＦであった。
【００６４】
また、接続電極と支持基板の当接面積の効果を調べるために、下側電極のパターンを変化させた以外は、上記と同様にして、絶縁体層非形成領域の面積（貫通孔の断面積）に対する、接続電極と下側電極との重畳面積の割合を変化させ、該重畳面積の異なる薄膜コンデンサを得た。
【００６５】
得られた薄膜コンデンサの半田バンプからなる外部端子に過剰な負荷をかけて、意図的に外部端子を剥離した際の、破壊モードを観察し、その結果を図４に示した。
【００６６】
図４において、薄膜破壊とは破壊モードの一つであり、例えば、支持基板と接続電極との界面で破壊が起きていることを意味する。同様にして、半田破壊とは、半田バンプそのものが破壊していることを意味する。半田バンプの持つ強度が最大限発揮されている際の破壊モードは半田破壊であり、理想的な破壊モードと言える。この結果によると、重畳面積が大きくなると、破壊モードが薄膜破壊のものが増加しており、重畳面積が１０％以下では、外部端子の９０％以上で半田破壊が起きていることが判る。
【００６７】
また、比較例として、従来のように、絶縁体層に形成された貫通孔内の下側電極に貫通孔を形成することなく、絶縁体層の貫通孔底面に全面に下側電極を形成し、その下側電極の上面に接続電極を形成した場合には、図４に示される傾向から薄膜破壊であり、下側電極が、高温プロセスを経るために、支持基板と下側電極との密着強度が劣化し、この下側電極を介して支持基板に固着されていた半田バンプからなる外部端子を、母基板の電極上に接合した場合、支持基板から外部端子が剥離しやすく、薄膜コンデンサの母基板（基体）への接合強度が低いことが理解される。
【００６８】
【発明の効果】
本発明によれば、絶縁体層形成後にその絶縁体層の上面から貫通孔内の支持基板の上面に連続して形成される接続電極が、その貫通孔内の下側電極の貫通孔内において直接支持基板の上面に設けられるため、高温プロセスを経た下側電極を介することがなく、接続電極と支持基板の上面との密着強度が劣化することがない。また、上側電極も、絶縁体層形成後にその絶縁体層の上面から支持基板上の貫通孔内の支持基板の上面に連続して形成されるため、上側電極と支持基板の上面との密着強度が劣化することもない。そのため、例えば、半田密着層、半田バリア層および接続電極または上側電極を介して支持基板上に設けられている半田バンプからなる外部端子の密着強度が良好で、外部端子の持つ強度を最大限発揮することができる。
【図面の簡単な説明】
【図１】本発明の薄膜電子部品を示す概略断面図である。
【図２】接続電極と下側電極との重畳状態、上側電極と金属層の重畳状態を示す説明図である。
【図３】半田密着層が外部端子となる場合の本発明の薄膜電子部品を示す断面図である。
【図４】貫通孔の断面積に対する、接続電極と下側電極との重畳面積の割合による破壊モードの割合を示すグラフである。
【図５】従来の薄膜電子部品を示す概略断面図である。
【符号の説明】
１・・・支持基板
３・・・絶縁体層
５・・・下側電極
７・・・上側電極
１１ａ、１１ｂ・・・外部端子
１３・・・接続電極
２１、２７・・・下側電極が形成されていない部分
２３・・・貫通孔
【発明の属する技術分野】
本発明は薄膜電子部品および基板に関し、例えば、薄膜コンデンサ、薄膜インダクタ、薄膜ＬＣフィルタ、薄膜抵抗、薄膜ＲＣフィルタ等に好適に用いられる高周波用途の薄膜電子部品および基板に関するものである。
【０００２】
【従来技術】
近年、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に、大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は２００ＭＨｚから１ＧＨｚ、チップ間バスのクロック周波数も７５ＭＨｚから１３３ＭＨｚという具合に高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
動作周波数が高くなるにつれ、素子の持つ抵抗やインダクタンスがロジック回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させてしまい。結果として、ロジック回路上のエラーを引き起こしてしまう。特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。今後、さらに素子数の増大と動作周波数の増加が促進されると、実装部分の抵抗、インダクタンス成分も無視できなくなり、ロジック回路エラーの一要因となってくる。
【０００６】
また、素子数の増大に伴う実装精度の向上や、部品実装に伴うリフロー耐性の向上等、前述した受動素子自身の電気的な特性だけではなく、実装に関する特性（実装精度、実装信頼性）も高いレベルで要求されるようになってきている。
【０００７】
コンデンサの接続部のインダクタンスを低減させる手法に関して、ＵＳＰ４，４３９，８１３に、ＴｉＷ、Ｔａ及びＡｌ、Ｃｕからなる下部電極からの電気信号を最短距離で得るため、絶縁層、上側電極及び保護層に貫通孔を設け、この貫通孔内壁にＣｒ／Ｃｕ／ＡｕからなるＢＬＭ層を形成した後、このＢＬＭ層上に半田バンプを形成した薄膜コンデンサが開示されている。
【０００８】
図５は、この公報に開示されたコンデンサを示すもので、支持基板３１上に、下側電極３３、絶縁体層３５、上側電極３７、保護層３９が順次積層されており、下側電極３３には、保護層３９に形成された貫通孔を介して外部端子４１が接続されており、上側電極３７には、保護層３９に形成された貫通孔を介して外部端子４３が接続され、外部端子４３は、絶縁体層３５上に形成されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような薄膜コンデンサでは、下側電極３３上に、スパッタリング法、蒸着法、ゾルゲル法等により、絶縁体層３５が形成され、下側電極３３が高温プロセスを経るために、支持基板３１と下側電極３３との密着強度が劣化し、この下側電極３３を介して支持基板３１に固着されていた半田バンプからなる外部端子４１、４３を、母基板の電極上に接合した場合、支持基板３１から外部端子４１、４３が剥離しやすく、薄膜コンデンサの母基板への接合強度が低く、何らかの衝撃により薄膜コンデンサが脱落するという問題があった。
【００１０】
即ち、下側電極３３を介して支持基板３１に設けられる、半田バンプからなる外部端子４１、４３に過剰な負荷がかかり、剥離する場合、外部端子強度が最大限発揮される時の半田バンプの破壊ではなく、例えば、支持基板３１と下側電極３３の界面で破壊が起こり、元来半田バンプの持つ強度が最大限発揮されず、実装信頼性が低下する問題があった。
【００１１】
また、支持基板３１と下側電極３３との間に密着層を形成することも考えられるが、前記高温プロセスのために密着層が拡散または移動し、密着層としての機能を十分に果たせず、支持基板３１と下側電極３３の密着強度が劣化するという問題があった。
【００１２】
本発明は、外部端子の支持基板への接合強度を向上できる薄膜電子部品および基板を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の薄膜電子部品は、支持基板と、該支持基板上の一部に形成された下側電極と、前記支持基板上に形成され、前記下側電極上および前記支持基板上にそれぞれ貫通孔が形成された絶縁体層と、該絶縁体層の上面から前記支持基板上の貫通孔の底面の前記支持基板の上面に連続して形成された上側電極と、前記絶縁体層の上面から前記下側電極上の貫通孔の底面の前記下側電極に形成されたその貫通孔より小径の貫通孔内の前記支持基板の上面に連続して形成され、前記下側電極と電気的に接続された接続電極と、前記絶縁体層の前記下側電極上の貫通孔内の前記接続電極上および前記絶縁体層の前記支持基板上の貫通孔内の前記上側電極上に設けられた外部端子とを具備することを特徴とするものである。
【００１４】
言い換えれば、支持基板と、該支持基板上に形成された下側電極と、前記支持基板上に形成され、前記下側電極上および前記支持基板上にそれぞれ貫通孔が形成された絶縁体層と、該絶縁体層の上面から前記支持基板上の貫通孔の底面の前記支持基板の上面に連続して形成された上側電極と、前記絶縁体層の上面から前記下側電極上の貫通孔の底面の前記下側電極に形成されたその貫通孔より小径の貫通孔内の前記支持基板の上面に連続して形成され、前記下側電極と電気的に接続された接続電極と、前記絶縁体層の前記下側電極上の貫通孔内の前記接続電極上および前記絶縁体層の前記支持基板上の貫通孔内の前記上側電極上に設けられた外部端子とを具備するとともに、前記接続電極が、前記絶縁体層の上面から前記下側電極が形成されていない部分を介して前記支持基板の上面に連続して設けられていることになる。さらに言い換えれば、絶縁体層に形成された貫通孔内が、絶縁体層が形成されていない絶縁体層非形成領域となり、前記絶縁体層非形成領域内の接続電極が、前記絶縁体層の上面から前記下側電極が形成されていない部分（下側電極の貫通孔）を介して前記支持基板の上面に連続して設けられているものである。
【００１５】
このような構成を採用することにより、スパッタリング法、蒸着法、ゾルゲル法等により絶縁体層が形成され、下側電極が高温プロセスを経て形成されたとしても、絶縁体層の上面から絶縁体層の下側電極上の貫通孔の底面の下側電極に形成された貫通孔内の支持基板の上面に連続して設けられる接続電極が、絶縁体層形成後に形成されるため、下側電極の貫通孔内の支持基板の上面に直接設けられた接続電極と支持基板の上面との接合強度が向上し、接続電極を介して下側電極に電気的に接続された外部端子の支持基板への接合強度を向上でき、実装信頼性を向上できる。
【００１６】
また、本発明の薄膜電子部品では、接続電極と下側電極とが、前記絶縁体層の前記下側電極上の貫通孔の底面の内周部において重畳していることが望ましい。このような構成を採用することにより、接続電極と下側電極とを確実に電気的に接続することができる。
【００１７】
さらに、本発明の薄膜電子部品では、接続電極と下側電極との重畳面積は、前記絶縁体層の前記下側電極上の貫通孔の断面積の１〜１０％であることが望ましい。このような構成を採用することにより、外部端子の支持基板への接合強度を向上できるとともに、接続電極と下側電極との電気的接続を確保できる。
【００１８】
本発明の基板は、上記した薄膜電子部品を、その外部端子を介して基体の表面に設けてなるものである。このような基板では、外部端子と支持基板との接合強度が高いため、外部端子を介して基体に接合された薄膜電子部品と基体との接合強度を向上できる。
【００１９】
【発明の実施の形態】
図１は、薄膜コンデンサからなる薄膜電子部品を示すもので、この薄膜コンデンサは、図１に示すように、支持基板１上の一部に、絶縁体層３（誘電体薄膜）と下側電極５、上側電極７を有する薄膜素子Ａが複数設けられて構成されている。下側電極５、上側電極７はＡｕから構成され、絶縁体層３は下側電極５の一部、上側電極７の一部により挟持されて、薄膜素子Ａ（容量素子）が構成されている。
【００２０】
そして、薄膜素子Ａ、および絶縁体層３が形成されていない絶縁体層非形成領域Ｂ等、全体が保護層９により被覆され、この保護層９には、薄膜素子Ａを形成する下側電極５に電気的に接続される半田バンプからなる外部端子１１ａ、上側電極７に電気的に接続される半田バンプからなる外部端子１１ｂが突出して設けられている。
【００２１】
下側電極５には、絶縁体層３の上面および絶縁体層非形成領域Ｂ内に形成された接続電極１３が電気的に接続され、接続電極１３の上面には半田バリア層１５、この半田バリア層１５の上面には半田密着層１７が形成され、この半田密着層１７には外部端子１１ａが形成されている。これにより、外部端子１１ａが、接続電極１３を介して下側電極５に電気的に接続されている。
【００２２】
外部端子１１ａが形成される絶縁体層非形成領域Ｂは、絶縁体層３に形成された貫通孔２３の内部に該当し、接続電極１３は、絶縁体層３の上面の一部と貫通孔２３の底面に形成され、これらが連続して形成されている。
【００２３】
尚、接続電極１３は、上側電極７と同時に形成されるが、外部端子１１ａの周りに環状に金属層が形成されていない部分を形成することにより、上側電極７とは絶縁されている。
【００２４】
また、下側電極５と同時に形成される金属層１９には、絶縁体層３の上面および絶縁体層非形成領域Ｂ内に形成された上側電極７が電気的に接続され、絶縁体層非形成領域Ｂおよびその近傍の上側電極７の上面には半田バリア層１５、この半田バリア層１５の上面には半田密着層１７が形成され、この半田密着層１７には外部端子１１ｂが形成されている。これにより、外部端子１１ｂが、上側電極７を介して金属層１９に電気的に接続されている。
【００２５】
外部端子１１ｂが形成される絶縁体層非形成領域Ｂは、絶縁体層３に形成された貫通孔２３の内部に該当し、上側電極７の一部が、貫通孔２３の底面に形成されている。
【００２６】
尚、金属層１９は、下側電極５と同時に形成されるが、外部端子１１ｂの周りに環状に金属層が形成されていない部分を形成することにより、下側電極５とは絶縁されている。
【００２７】
そして、本発明では、貫通孔２３の底面に形成された接続電極１３が、下側電極５が形成されていない部分２１を介して支持基板１に設けられている。絶縁体層非形成領域Ｂは、図２に示すように、絶縁体層３に断面円形状の貫通孔２３を形成することにより形成されており、この貫通孔２３よりも小径の貫通孔２５を下側電極５に形成し、この下側電極５の貫通孔２５内に接続電極１３を形成することにより、接続電極１３が支持基板１に当接している。また、絶縁体層非形成領域Ｂの内周部において、即ち、貫通孔２３の底面の内周部において、接続電極１３と下側電極５とが重畳している。重畳部を図１、図２に符号ｘで示す。
【００２８】
絶縁体層非形成領域Ｂにおける接続電極１３と下側電極５の重畳面積は、絶縁体層非形成領域Ｂの面積（貫通孔２３の断面積）の１〜１０％とされている。
【００２９】
また、絶縁体層非形成領域Ｂ内の上側電極７が、金属層１９が形成されていない部分２７を介して支持基板１に設けられている。この場合も同様に、絶縁体層非形成領域Ｂは、図２に示すように、絶縁体層３に断面円形状の貫通孔２３を形成することにより形成されており、この貫通孔２３よりも小径の貫通孔２８を金属層１９に形成し、この金属層１９の貫通孔２８内に上側電極７を形成することにより、上側電極７が支持基板１に当接している。また、絶縁体層非形成領域Ｂの内周部において、上側電極７と金属層１９とが重畳している。
【００３０】
また、絶縁体層３は、絶縁体層非形成領域Ｂを除く全面に、下側電極（金属層１９も含む）５は、貫通孔２５、２８および環状にエッチングされた部分を除いて全面に形成され、上側電極（金属層１３も含む）７は、環状にエッチングされた部分を除いて全面に形成されている。
【００３１】
絶縁体層非形成領域Ｂにおける上側電極７と金属層１９の重畳面積は、絶縁体層非形成領域Ｂの面積の１〜１０％とされている。
【００３２】
接続電極１３と下側電極５との重畳面積、上側電極７と金属層１９との重畳面積を貫通孔２３の断面積の１〜１０％としたのは、１０％よりも大きいと、接続電極１３、上側電極７の支持基板１への当接面積が減少し、高温プロセスを経て、支持基板１との密着強度が劣化した下側電極５、金属層１９の影響が大きくなり、外部端子１１ａ、１１ｂの支持基板１への密着強度が劣化しやすいからである。一方、１％よりも少ない場合、接続電極１３、金属層１９と下側電極５、上側電極７の重畳面積が小さくなり、両電極間で部分的に電気的接続の欠陥が発生し、薄膜電子部品の電気的特性を劣化させる恐れがあるからである。
【００３３】
薄膜素子Ａの誘電体薄膜を構成する絶縁体層３は、高周波領域において高い比誘電率を有するペロブスカイト型酸化物結晶からなる誘電体でよく、例えばＰｂ（Ｍｇ，Ｎｂ）Ｏ3系、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3−ＰｂＴｉＯ3系、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3系、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3−Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3系、（Ｐｂ，Ｌａ）ＺｒＴｉＯ3系、ＢａＴｉＯ3系、（Ｓｒ，Ｂａ）ＴｉＯ3系、あるいはこれに他の添加物を添加したり、置換した化合物であってもよく、特に限定されるものではない。
【００３４】
また、絶縁体層３の膜厚は、高容量と絶縁性を確保するため０．３〜１．０μｍが望ましい。これは０．３μｍよりも薄い場合には被覆性が良好でなく、絶縁性が低下する場合があり、１．０μｍよりも厚い場合には、容量が小さくなる傾向があるからである。絶縁体層３の膜厚は０．４〜０．８μｍが望ましい。
【００３５】
Ａｕからなる下側電極５、上側電極７、接続電極１３および金属層１９の膜厚は、高周波領域でのインピーダンスと膜の被覆性を考慮すると０．３〜０．５μｍが望ましい。下側電極５、上側電極７、接続電極１３および金属層１９の膜厚が０．３μｍよりも薄い場合には、一部に被覆されない部分が発生する虞があるからであり、また０．５μｍよりも厚い場合は、高周波領域における導体の表皮効果を考慮すると導体層の抵抗は殆ど変化しないからである。
【００３６】
ここで、支持基板１としては、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ3単結晶、表面酸化シリコン、ガラス、石英等から選択されるもので特に限定されない。
【００３７】
半田バリア層１５は、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、およびこれらの金属から選ばれる２種以上からなる合金のうちいずれかからなり、スパッタ、蒸着、メッキ等で形成可能であれば良い。半田バリア層１５の厚みは、半田バリアとしての機能を発現するためには０．３μｍ以上の厚みであれば良い。
【００３８】
また、半田密着層１７は半田濡れ性の良好な材料であることが望ましく、前記材料として、Ｎｉ−Ｃｒ、Ａｕ等があり、特にＡｕが望ましい。更に、半田バリア層１５と、Ａｕからなる接続電極１３および上側電極７との密着性を向上させるため、これらの間に公知の密着材料であるＴｉやＣｒを介在させても良い。
【００３９】
保護層９は、薄膜コンデンサの表面を保護するためのものであり、例えば、Ｓｉ3Ｎ4、ＳｉＯ2、ポリイミド樹脂およびＢＣＢ（ベンゾシクロブテン）等から構成されている。
【００４０】
半田バンプからなる外部端子１１ａ、１１ｂは、Ｐｂ、Ｓｎ、Ａｇ、Ｉｎ、Ｃｕ、Ｂｉ、ＳｂおよびＺｎのうち少なくとも２種以上の金属からなることが望ましく、薄膜電子部品の用途に応じて、融点及び共晶温度の異なる材料を選択すればよい。また、外部端子１１ａ、１１ｂはスクリーン印刷、ボールマウンター等の公知の技術を用いて形成される。なお、図１では、絶縁体層３の厚みにたいして外部端子１１ａ、１１ｂの大きさは、それほど変わらないように記載したが、実際には絶縁体層３の厚みに対して外部端子１１ａ、１１ｂは非常に大きい。
【００４１】
本発明の薄膜コンデンサでは、支持基板１上面に、ＤＣスパッタ法によりＡｕ膜を形成し、フォトリソグラフィ技術を用いて、外部端子１１ａが形成される位置に貫通孔２５を形成し、外部端子１１ｂが形成される位置の周囲に絶縁体層３の貫通孔２３、および絶縁体層３の貫通孔２３の内部で貫通孔２３よりも径の小さい貫通孔２８を形成する。
【００４２】
支持基板１上に、例えば、ゾルゲル法にて合成したＰｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3−ＰｂＴｉＯ3−ＰｂＺｒＯ3塗布溶液をスピンコート法を用いて塗布し、乾燥させた後、熱処理、焼成を行い、絶縁体層３を形成する。その後フォトリソグラフィ技術を用いて、絶縁体層非形成領域Ｂとなる位置の絶縁体層３に貫通孔２３を形成し、その底面内周部に下側電極５または金属層１９が露出し、中央部に貫通孔２５、２８が位置するようにする。
【００４３】
次に、絶縁体層３の上面および絶縁体層非形成領域ＢにＡｕ膜を形成し、フォトリソグラフィ技術を用いて、上側電極７および接続電極１３を形成し、上側電極７および接続電極１３の表面に、半田バリア層１５、半田密着層１７を形成する。
【００４４】
この後、光感光性ＢＣＢを塗布し、露光、現像を行い、半田密着層１７が露出するように、貫通孔を有する保護層９を形成する。
【００４５】
この後、スクリーン印刷を用いて、加工された半田密着層１７の上に、例えばＰｂ、Ｓｎからなる共晶半田ペーストを転写し、リフローを行い、半田バンプからなる外部端子１１ａ、１１ｂを形成することにより、本発明の薄膜コンデンサが得られる。
【００４６】
以上のように構成された薄膜コンデンサでは、絶縁体層３形成後に形成される接続電極１３、上側電極７が直接、若しくは接続電極１３、上側電極７の一部を構成する密着層を介して支持基板１に当接しているため、接続電極１３、上側電極７は絶縁体層３形成時の高温プロセスを経ることがなく、接続電極１３、上側電極７と支持基板１との密着性が劣化しない。そのため、半田密着層１７、半田バリア層１５及び接続電極１３または上側電極７を介して支持基板１に設けられる半田バンプからなる外部端子１１ａ、１１ｂは、その強度を最大限発揮することができ、実装信頼性が向上する。
【００４７】
尚、本発明での下側電極５、上側電極７の材料は低抵抗であり、かつ高温での耐酸化性及び誘電体材料との反応の小さいＡｕからなる材料であるが、支持基板１との密着性を挙げるために、両電極５、７と支持基板１との間にＴｉやＣｒに代表される密着層を介在しても良い。この場合、密着層は電極５、７の一部を構成する。
【００４８】
また、上記例では、外部端子１１ｂを、金属層１９に形成された貫通孔２８内の上側電極７を介して支持基板１に設けた例について説明したが、必ずしも金属層１９を形成する必要はなく、金属層１９と上側電極７を重畳させる必要もない。
【００４９】
ここでは、本発明を、図１に示した薄膜コンデンサに適用した例について説明したが、本発明では上記例に限定されるものではなく、例えば、薄膜インダクタ、薄膜ＬＣフィルタ、薄膜抵抗、薄膜ＲＣフィルタ、あるいは薄膜コンデンサ、薄膜インダクタ、薄膜ＬＣフィルタ、薄膜抵抗、薄膜ＲＣフィルタを複合した薄膜複合部品に適用しても良い。
【００５０】
また、上記例では、一層の絶縁体層を電極で挟持した単板型を示したが、複数の絶縁体層と電極層とを交互に積層した薄膜コンデンサであっても良い。
【００５１】
さらに、本発明の薄膜電子部品では、半田バンプからなる外部端子１１ａ、１１ｂを設けた例について説明したが、本発明は上記例に限定されるものではなく、要旨を変更しない範囲で変更できる。
【００５２】
例えば、半田バンプを形成しない場合には、図３に示すように、保護層９の貫通孔内に露出した半田密着層１７が外部端子となる。尚、図３は、半田バンプからなる外部端子を設けない以外は、図１と同一であるため同一符号を付した。
【００５３】
この場合には、母基板に実装する段階で導電性部材により、母基板の表面電極と半田密着層１７が接続される。導電性部材としては、形状的には、バンプ状、箔状、板状、ワイヤ、ペースト状等があり、特に限定されるものではなく、複数の形状を組合せても良い。また、材質は、Ｐｂ、Ｓｎ、Ａｕ、Ｃｕ、Ｐｔ、Ｐｄ、Ａｇ、Ａｌ、Ｎｉ、Ｂｉ、Ｉｎ、Ｓｂ、Ｚｎなどがあり、導電性のものであれば良く、複数の材料を組合せても良い。導電性樹脂であっても良い。
【００５４】
尚、半田密着層１７が形成されない場合や、半田密着層１７の上面に金属層が形成される場合には、保護層９の貫通孔内に露出した層が外部端子となる。
【００５５】
【実施例】
電極および半田バリア層および半田密着層の形成はＤＣスパッタ法を、誘電体薄膜（絶縁体層）はゾルゲル法にて作製した。
【００５６】
まず、アルミナからなる支持基板上にＴｉからなる３ｎｍの密着層を形成し、この密着層の上面に、０．３μｍのＡｕ層を形成し、密着層とＡｕ層からなる下側電極とした。
【００５７】
フォトリソグラフィ技術を用いて、薄膜コンデンサとなる下側電極パターンに加え、上側電極に設けられる外部端子の周りに環状に下側電極のない部分（金属層）を形成するように、かつ、次に形成される誘電体薄膜の貫通孔（絶縁体層非形成領域）の底面内周部に下側電極、金属層が露出し、中央部には貫通孔が形成されるように、下側電極をパターン加工した。
【００５８】
加工された下側電極に、ゾルゲル法にて合成したＰｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3−ＰｂＴｉＯ3−ＰｂＺｒＯ3塗布溶液をスピンコート法を用いて塗布し、乾燥させた後、３８０℃で熱処理、８１５℃で焼成を行い、膜厚０．７μｍのＰｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3−ＰｂＴｉＯ3−ＰｂＺｒＯ3からなる誘電体薄膜を形成した。その後フォトリソグラフィ技術を用いて、誘電体薄膜に貫通孔を形成し、その底面内周部に下側電極層、金属層が露出するようにした。
【００５９】
次に、誘電体薄膜の上面、貫通孔の底面に、膜厚３０ｎｍのＴｉからなる密着層を形成し、この密着層上に、膜厚０．３μｍのＡｕ膜を形成し、フォトリソグラフィ技術を用いて、Ａｕ膜および密着層を加工し、上側電極、接続電極を形成した。
【００６０】
この後、膜厚２．０μｍのＮｉからなる半田バリア層を形成し、この後、膜厚０．１μｍの半田密着層Ａｕを形成し、直径１２０μｍの形状にフォトリソグラフィを用いて加工した。
【００６１】
この後、光感光性ＢＣＢを塗布し、露光、現像を行い、Ａｕからなる半田密着層が露出するように、直径約１００μｍ、深さ４μｍの貫通孔を有する保護層を形成した。
【００６２】
最後に、スクリーン印刷を用いて、加工された半田密着層の上にＰｂが９５重量％、Ｓｎが５重量％からなる高温半田ペーストを転写し、リフローを行い、半田バンプからなる外部端子を形成し、図１に示したような薄膜コンデンサを得た。
【００６３】
得られた薄膜コンデンサの有効電極面積は１．４ｍｍ2であり、周波数１ｋＨｚでの静電容量は約４０ｎＦであった。
【００６４】
また、接続電極と支持基板の当接面積の効果を調べるために、下側電極のパターンを変化させた以外は、上記と同様にして、絶縁体層非形成領域の面積（貫通孔の断面積）に対する、接続電極と下側電極との重畳面積の割合を変化させ、該重畳面積の異なる薄膜コンデンサを得た。
【００６５】
得られた薄膜コンデンサの半田バンプからなる外部端子に過剰な負荷をかけて、意図的に外部端子を剥離した際の、破壊モードを観察し、その結果を図４に示した。
【００６６】
図４において、薄膜破壊とは破壊モードの一つであり、例えば、支持基板と接続電極との界面で破壊が起きていることを意味する。同様にして、半田破壊とは、半田バンプそのものが破壊していることを意味する。半田バンプの持つ強度が最大限発揮されている際の破壊モードは半田破壊であり、理想的な破壊モードと言える。この結果によると、重畳面積が大きくなると、破壊モードが薄膜破壊のものが増加しており、重畳面積が１０％以下では、外部端子の９０％以上で半田破壊が起きていることが判る。
【００６７】
また、比較例として、従来のように、絶縁体層に形成された貫通孔内の下側電極に貫通孔を形成することなく、絶縁体層の貫通孔底面に全面に下側電極を形成し、その下側電極の上面に接続電極を形成した場合には、図４に示される傾向から薄膜破壊であり、下側電極が、高温プロセスを経るために、支持基板と下側電極との密着強度が劣化し、この下側電極を介して支持基板に固着されていた半田バンプからなる外部端子を、母基板の電極上に接合した場合、支持基板から外部端子が剥離しやすく、薄膜コンデンサの母基板（基体）への接合強度が低いことが理解される。
【００６８】
【発明の効果】
本発明によれば、絶縁体層形成後にその絶縁体層の上面から貫通孔内の支持基板の上面に連続して形成される接続電極が、その貫通孔内の下側電極の貫通孔内において直接支持基板の上面に設けられるため、高温プロセスを経た下側電極を介することがなく、接続電極と支持基板の上面との密着強度が劣化することがない。また、上側電極も、絶縁体層形成後にその絶縁体層の上面から支持基板上の貫通孔内の支持基板の上面に連続して形成されるため、上側電極と支持基板の上面との密着強度が劣化することもない。そのため、例えば、半田密着層、半田バリア層および接続電極または上側電極を介して支持基板上に設けられている半田バンプからなる外部端子の密着強度が良好で、外部端子の持つ強度を最大限発揮することができる。
【図面の簡単な説明】
【図１】本発明の薄膜電子部品を示す概略断面図である。
【図２】接続電極と下側電極との重畳状態、上側電極と金属層の重畳状態を示す説明図である。
【図３】半田密着層が外部端子となる場合の本発明の薄膜電子部品を示す断面図である。
【図４】貫通孔の断面積に対する、接続電極と下側電極との重畳面積の割合による破壊モードの割合を示すグラフである。
【図５】従来の薄膜電子部品を示す概略断面図である。
【符号の説明】
１・・・支持基板
３・・・絶縁体層
５・・・下側電極
７・・・上側電極
１１ａ、１１ｂ・・・外部端子
１３・・・接続電極
２１、２７・・・下側電極が形成されていない部分
２３・・・貫通孔
Claims (4)
- 支持基板と、該支持基板上の一部に形成された下側電極と、前記支持基板上に形成され、前記下側電極上および前記支持基板上にそれぞれ貫通孔が形成された絶縁体層と、該絶縁体層の上面から前記支持基板上の貫通孔の底面の前記支持基板の上面に連続して形成された上側電極と、前記絶縁体層の上面から前記下側電極上の貫通孔の底面の前記下側電極に形成されたその貫通孔より小径の貫通孔内の前記支持基板の上面に連続して形成され、前記下側電極と電気的に接続された接続電極と、前記絶縁体層の前記下側電極上の貫通孔内の前記接続電極上および前記絶縁体層の前記支持基板上の貫通孔内の前記上側電極上に設けられた外部端子とを具備することを特徴とする薄膜電子部品。
- 前記接続電極と前記下側電極とが、前記絶縁体層の前記下側電極上の貫通孔の底面の内周部において重畳していることを特徴とする請求項１記載の薄膜電子部品。
- 前記接続電極と前記下側電極との重畳面積は、前記絶縁体層の前記下側電極上の貫通孔の断面積の１〜１０％であることを特徴とする請求項２記載の薄膜電子部品。
- 請求項１乃至３のうちいずれかに記載の薄膜電子部品を、その外部端子を介して基体の表面に設けてなることを特徴とする基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197241A JP3652281B2 (ja) | 2000-06-30 | 2001-06-28 | 薄膜電子部品および基板 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199129 | 2000-06-30 | ||
| JP2000-199129 | 2000-11-30 | ||
| JP2000364770 | 2000-11-30 | ||
| JP2000-364770 | 2000-11-30 | ||
| JP2001197241A JP3652281B2 (ja) | 2000-06-30 | 2001-06-28 | 薄膜電子部品および基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231577A JP2002231577A (ja) | 2002-08-16 |
| JP3652281B2 true JP3652281B2 (ja) | 2005-05-25 |
Family
ID=27343933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001197241A Expired - Fee Related JP3652281B2 (ja) | 2000-06-30 | 2001-06-28 | 薄膜電子部品および基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3652281B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623439A (zh) * | 2011-01-28 | 2012-08-01 | 精材科技股份有限公司 | 电容耦合器封装结构 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079801A (ja) | 2002-08-19 | 2004-03-11 | Fujitsu Ltd | コンデンサ装置及びその製造方法 |
| JP5355363B2 (ja) * | 2009-11-30 | 2013-11-27 | 新光電気工業株式会社 | 半導体装置内蔵基板及びその製造方法 |
-
2001
- 2001-06-28 JP JP2001197241A patent/JP3652281B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623439A (zh) * | 2011-01-28 | 2012-08-01 | 精材科技股份有限公司 | 电容耦合器封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231577A (ja) | 2002-08-16 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041014 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041215 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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