JP3651409B2 - 半導体集積装置及び電子機器 - Google Patents
半導体集積装置及び電子機器 Download PDFInfo
- Publication number
- JP3651409B2 JP3651409B2 JP2001143632A JP2001143632A JP3651409B2 JP 3651409 B2 JP3651409 B2 JP 3651409B2 JP 2001143632 A JP2001143632 A JP 2001143632A JP 2001143632 A JP2001143632 A JP 2001143632A JP 3651409 B2 JP3651409 B2 JP 3651409B2
- Authority
- JP
- Japan
- Prior art keywords
- impedance
- pad
- transistor
- semiconductor integrated
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
- H04L25/0282—Provision for current-mode coupling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置と、これを含む電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインタフェース規格として、ＵＳＢ（Universal Serial Bus）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタ等の周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や、論理層回路の一部についてのインタフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）も策定されている。
【０００５】
さて、このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Full Speed）モードに加えて、ＨＳ（High Speed）モードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブ等のストレージ機器に最適なインタフェースを提供できるようになる。
【０００６】
ＵＳＢ２．０では、ＨＳモードによるデータ転送をカレントドライバにより行う旨が規定されている。しかしながら、その構成については具体的に規定されておらず、動作の安定化のためにはカレントドライバからの電流を定常的に流しておくことが望ましい点に言及されているに過ぎない。
【０００７】
このように、例えばＵＳＢ２．０で規定されるＨＳモードのカレントドライバで差動対の信号線を駆動する場合、どのように構成すれば、規定された高速なデータ転送と動作の安定性とを両立させることができるかが重要な課題となっている。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、差動対の信号線を介し安定して高速なデータ転送を実現するための半導体集積装置と、これを含む電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために本発明は、差動対を構成する第１及び第２の信号線を電流駆動する半導体集積装置であって、前記第１及び第２の信号線に接続され、信号出力期間において排他的に電流駆動される第１及び第２のパッドと、信号出力期間以外において電流駆動される第３のパッドとを含み、前記第１乃至３のパッドは並んで配列され、前記第３のパッドは、前記第１及び第２のパッドの間に配置されていることを特徴とする。
【００１０】
ここで、パッドとは、例えば半導体集積装置の外縁部に沿って配置された接続端子としての電極をいう。各パッドは、パッケージの各端子に対応付けられ、電気的に接続される。
【００１１】
本発明によれば、信号出力期間において排他的に電流駆動される第１及び第２の信号線に接続された第１及び第２のパッドの間に、信号出力期間以外である非信号出力期間に電流駆動される第３のパッドを配置するようにしたので、非信号出力期間に駆動される第３のパッドに接続される配線や素子等に蓄積される電荷の移動に着目した場合、信号出力期間に駆動される第１及び第２のパッドに接続される配線や素子等と同等の距離を保つことが容易となる。したがって、第３のパッドが駆動される非信号出力期間から信号出力期間への切り替わりに伴う電荷の移動を均等化することができ、切り替わり後に最初に出力される第１及び第２の信号線のいずれかに出力される信号の波形を等価なものにすることができるようになる。この結果、電流駆動により差動対の信号線に高速な信号出力を行う半導体集積装置の動作の安定化をも図ることができる。
【００１２】
また本発明は、第１の電源と所与のノードとの間に接続された電流源と、信号出力期間に、前記ノードを第１及び第２のパッドのいずれか一方と電気的に接続する第１及び第２のトランジスタと、信号出力期間以外に、前記ノードを前記第３のパッドと電気的に接続する第３のトランジスタとを含むことを特徴とする。
【００１３】
本発明によれば、差動対を構成する第１及び第２の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第１及び第２のスイッチトランジスタを排他的に制御して、送信すべき信号線に対して電流を供給するようにしている。更に、当該ノードには、信号出力期間以外でオンする第３のトランジスタを接続し、信号出力期間以外では電流源からの電流を第３のトランジスタ経由で流すように構成している。これにより、信号出力期間以外に電流源の電流経路がなくなることによるノードの電圧上昇を回避することができるので、非信号出力期間から信号出力期間に切り替わった最初の送信信号のレベルが異常に高くなってしまうといった問題を解決し、電流駆動による送信動作の安定化を図ることができる。
【００１４】
例えば、送信のたびに動作開始及び動作制御を行うことができないような高速な信号送信を電流駆動で行う場合には、高速な信号送信と動作の安定性とを両立させることができる。
【００１５】
なお電流源は、定電流源であってもよい。
【００１６】
また本発明は、前記第１及び第２の信号線がそれぞれ所与のインピーダンスＺ０で終端されている場合に、前記第１のトランジスタと前記第１のパッドとを接続する第１の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第１の負荷素子と、前記第２のトランジスタと前記第２のパッドとを接続する第２の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第２の負荷素子とを含み、前記第１のトランジスタは、前記ノードと前記第１のパッドとの間に挿入され、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第２のトランジスタは、前記ノードと前記第２のパッドとの間に挿入され、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のトランジスタは、前記ノードと前記第３のパッドとの間に挿入され、オンした場合にインピーダンスＺ０と同等のインピーダンスを有することを特徴とする。
【００１７】
ここで、所与のインピーダンスＺ０は、任意のインピーダンスの値を取り得る。
【００１８】
本発明では、差動対を構成する第１及び第２の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第１及び第２のトランジスタを排他的に制御して、送信すべき信号線に接続された第１及び第２のパッドに対して電流を供給するようにしている。更に、当該ノードには、信号出力期間以外でオンする第３のトランジスタを接続し、信号出力期間以外では電流源からの電流を第３のトランジスタ経由で第３のパッドに流すように構成している。更に、第１及び第２の信号線が、それぞれ所与のインピーダンスＺ０で終端されている場合に、第１のトランジスタがオンした場合にインピーダンスＺ０／２と同等、第２のトランジスタがオンした場合にインピーダンスＺ０／２と同等、第３のインピーダンスがオンした場合にインピーダンスＺ０と同等となるように各トランジスタを構成している。また、第１の送信信号線と第２の電源との間にインピーダンスＺ０と同等のインピーダンスを有する第１の負荷素子を接続し、第２の送信信号線と第２の電源との間にインピーダンスＺ０と同等のインピーダンスを有する第２の負荷素子とを接続している。
【００１９】
これにより、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、信号出力期間及び非信号出力期間において、第１〜第３のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第１〜第３のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号出力期間に出力される信号の波形を等価なものとすることができる。
【００２０】
また本発明は、前記第３のトランジスタと前記第３のパッドとの間に接続され、インピーダンスＺ０／２と同等のインピーダンスを有する第３の負荷素子を含み、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有することを特徴とする。
【００２１】
本発明によれば、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、この第３のトランジスタと第３のパッドとの間にインピーダンスＺ０／２の第３の負荷素子を接続するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、上記発明と同様の効果をえることができる。その上、所与のノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。
【００２２】
また本発明は、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のパッドは、外部でインピーダンスＺ０／２と同等のインピーダンスで終端されることを特徴とする。
【００２３】
本発明においても、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、外部において第３のパッドにインピーダンスＺ０／２の第３の負荷素子を接続するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、上記発明と同様の効果をえることができる。その上、所与のノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができると共に、装置内に負荷素子を設ける必要がなくなるので、送信回路の小型化、低コスト化を図ることができるようになる。
【００２４】
また本発明は、前記第３のトランジスタと前記第３のパッドとを接続する第３の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第４の負荷素子を含み、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のパッドは、外部でインピーダンスＺ０と同等のインピーダンスで終端されることを特徴とする。
【００２５】
本発明においても、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、第３の送信信号線と第２の電源との間にインピーダンスＺ０と同等のインピーダンスを有する第４の負荷素子を接続し、外部において第３のパッドをインピーダンスＺ０で終端するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、信号出力期間及び非信号出力期間において、第１〜第３のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第１〜第３のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号出力期間に出力される信号の波形を等価なものとすることができる。また、ノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。また、各パッドに接続されるトランジスタ及び配線について同様の構成をなしているため、セルの流用、レイアウト配置等設計工数の削減と共に、特性を容易に揃えることができる。
【００２６】
また本発明は、前記第３のトランジスタと第２の電源との間に挿入され、インピーダンスＺ０／２と同等のインピーダンスを有する第５の負荷素子を含み、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のパッドが省略されていることを特徴とする。
【００２７】
本発明においても、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、第３のパッドを省略して第３の送信信号線と第２の電源との間にインピーダンスＺ０／２を有する第５の負荷素子で終端するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、信号出力期間及び非信号出力期間において、第１〜第３のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第１〜第３のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号出力期間に出力される信号の波形を等価なものとすることができる。また、ノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。また、第３のパッドの削減により、回路規模の縮小化及び低コスト化を実現することができるようになる。
【００２８】
また本発明は、前記第１乃至３のトランジスタのうち少なくとも１つは、ｎ型ＭＯＳトランジスタであることを特徴とする。
【００２９】
本発明によれば、各トランジスタのゲート端子に入力されるゲート信号のアクティブ方向と、各トランジスタを介して送信される送信信号のアクティブ方向とを同一とすることができるので、ｐ型ＭＯＳトランジスタに比べて、素子面積の縮小化が図れると共に、送信信号に相加されるノイズを除去することができ、信頼性の高い送信信号を生成することができるようになる。
【００３０】
また本発明は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含み第２のセルは、各パッドに接続される配線及びトランジスタに寄生される負荷がほぼ同等になるように配置され、前記電流源は、前記第１及び第２のセルに隣接して配置されることを特徴とする。
【００３１】
また本発明は、前記第３の負荷素子は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする。
【００３２】
また本発明は、前記第４の負荷素子は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする。
【００３３】
また本発明は、前記第５の負荷素子は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする。
【００３４】
このように本発明によれば、半導体集積装置内で配置される差動対で構成される第１及び第２の信号線への経路の間に、負荷バランスを調整するための各負荷素子を配置することで、レイアウト配置の効率を向上させることも可能となる。
【００３５】
また本発明は、前記第１乃至３のパッドは、接続されるボンディングワイヤの長さの差がより少なくなる位置に配置されることを特徴とする。
【００３６】
本発明によれば、ノードから見た出力インピーダンスを３経路とも同等に保つことができるので、出力される信号のレベルの品質を向上させることができる。
【００３７】
また本発明は、差動対を構成する第１及び第２の信号線を介して送信される信号は、ＵＳＢ（Universal Serial Bus）規格で規定された信号であることを特徴とする。
【００３８】
この場合に所与のインタフェース規格として、ＵＳＢ２．０規格やＵＳＢ２．０規格を更に発展させた規格を用いることができる。
【００３９】
また本発明に係る電子機器は、上記いずれか記載の半導体集積装置と、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００４０】
本発明によれば、高速なデータ転送かつ動作の安定したデータ転送制御装置を電子機器に組み込むことができるため、電子機器の性能を向上させることができる。
【００４１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００４２】
１． ＵＳＢ２．０
ＵＳＢ２．０によれば、ＵＳＢ１．１又はＵＳＢ２．０対応の複数の周辺機器は、ハブ装置を介在させて、バスを管理するホスト装置としてのパーソナルコンピュータに接続することができる。
【００４３】
このようなホスト装置には、ＵＳＢ２．０に対応したホストコントローラが搭載される。ホストコントローラは、接続されている機器がＵＳＢ１．１対応かＵＢＳ２．０対応かを判断して、バスを介したデータ転送を制御する。
【００４４】
またハブ装置には、例えばＵＳＢ２．０に対応したハブコントローラが搭載される。ハブコントローラは、接続される周辺機器がＵＳＢ１．１対応かＵＳＢ２．０対応かを判断して、バス転送方式を制御する。
【００４５】
また、周辺機器にも、ＵＳＢ１．１又はＵＳＢ２．０に対応したデバイスコントローラが搭載される。例えば、デバイスコントローラがＵＳＢ２．０に対応する場合、このデバイスコントローラは、ＵＳＢ１．１及びＵＳＢ２．０のインタフェース規格に対応した物理層回路と、搭載される周辺機器に応じたデータ転送制御を行う論理層回路とを含む。
【００４６】
本発明に係る半導体集積装置は、上述した物理層回路を含むホストコントローラ、ハブコントローラ及びデバイスコントローラ（広義には、データ転送制御装置）に適用することができる。なお、本発明に係る半導体集積装置は、差動対の信号線に信号を出力するものであれば、ＵＳＢ２．０により規定された各種コントローラへの適用に限定されるものではない。
【００４７】
２． 半導体集積装置（データ転送制御装置）
図１に、本発明に係る半導体集積装置が適用されたデータ転送制御装置の構成の一例を示す。
【００４８】
このデータ転送制御装置は、論理層回路と物理層回路を含む。
【００４９】
論理層回路は、データハンドラ回路１０、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。物理層回路は、アナログフロントエンド回路４０を含む。なお、このデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。
【００５０】
データハンドラ回路（広義には、データ転送を行うための所与の回路）１０は、ＵＳＢ２．０に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路は、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理等を行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路１０は、ＳＩＥ（Serial Interface Engine）に接続される。
【００５１】
ＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御等のエンドポイント処理を行うためのエンドポイントロジックとを含む。
【００５２】
ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受信を行うためのロジック回路である。
【００５３】
ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full Speed）でのデータの送受信を行うためのロジック回路である。
【００５４】
アナログフロントエンド回路４０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、ＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動対の信号によりデータが送受信される。
【００５５】
このデータ転送制御装置は、その他にＨＳ回路２０で用いる４８０ＭＨｚのクロックや、装置内部及びＳＩＥで用いる６０ＭＨｚのクロックを生成するクロック回路（図示せず）、アナログフロントエンド回路４０の各種制御信号を生成する制御回路（図示せず）を含む。
【００５６】
ＨＳ回路２０は、ＤＬＬ（Delay Line PLL）回路２２、エラスティシティバッファ（elasticity buffer）２４を含む。
【００５７】
ＤＬＬ回路２２は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。
【００５８】
エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００５９】
ＵＳＢ２．０では、ＨＳモードとＦＳモードが、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００６０】
ＨＳモードでは、ＨＳ回路２０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６１】
ＦＳモードでは、ＦＳ回路３０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６２】
このため、アナログフロントエンド回路４０では、差動対の送受信信号であるＤＰ、ＤＭをＨＳモードで送受信するためのＨＳモード用ドライバ及びレシーバ、ＦＳモードで送受信するためのＦＳモード用ドライバ及びレシーバが別個に設けられている。
【００６３】
より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動データレシーバ４４、ＳＥ（Single Ended）＿ＤＰレシーバ４６、ＳＥ＿ＤＭレシーバ４８、ＨＳカレントドライバ（広義には、送信回路）５０、低速用ＨＳ＿ＳＱ（SQuelch）＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４、ＨＳ差動データレシーバ５６を含む。
【００６４】
ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動対の送信信号を、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。
【００６５】
ＦＳ差動データレシーバ４４は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動データレシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。
【００６６】
ＳＥ＿ＤＰレシーバ４６は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＰを増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。
【００６７】
ＳＥ＿ＤＭレシーバ４８は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＭを増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。
【００６８】
ＨＳカレントドライバ５０は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅し、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＨＳカレントドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。
【００６９】
低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＤＰ及びＤＭの差動対の受信信号の有無を精度良く検出し、信号検出結果としてＨＳ＿ＳＱ＿Ｌを出力する。この低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＨＳ＿ＳＱ＿Ｌ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒにより省電力制御される。
【００７０】
高速用ＨＳ＿ＳＱ回路５４は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱをＨＳ回路２０に対して出力する。この高速用ＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御される。
【００７１】
ＨＳ差動データレシーバ５６は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。このＨＳ差動データレシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。
【００７２】
差動対の送受信信号ＤＰ、ＤＭのうちＤＰは、ＳＷＡ及びプルアップ抵抗Ｒｐｕを介して、電源電圧３．３Ｖに（電気的に）接続される。また、差動対の送受信信号のうちＤＭは、ＳＷＢに接続される。ＳＷＡ及びＳＷＢは、ＲｐｕＥｎｂにより制御される。負荷バランスを考慮すると、ＤＭについても、ＳＷＢを介してプルアップ抵抗Ｒｐｕと同等の抵抗を接続するようにしてもよい。ＲｐｕＥｎｂは、ＦＳモードのとき、少なくともＳＷＡによりＤＰをプルアップ抵抗Ｒｐｕに接続させる。
【００７３】
このようにデータ転送制御装置は、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。
【００７４】
２．１ 送受信系の構成
図２に、図１に示したデータ転送制御装置を用いて、ＨＳモードでデータ転送を行う場合の送受信系の構成要部の一例を示す。
【００７５】
ＨＳモードでデータ転送を行う場合、上述した物理層回路を含む送信側データ転送制御装置６０-Tと、受信側データ転送制御装置６０-Rとが、差動対の送受信信号ＤＰ、ＤＭが伝送される差動対の信号線（広義には、第１及び第２の信号線）６２-1、６２-2を介して接続される。
【００７６】
上述したように、ＵＳＢ２．０によれば、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバは、それぞれ別個に設けられている。そのため、各モードにおけるドライバ及びレシーバは、差動対の信号線（第１及び第２の信号線６２-1、６２-2）に共通接続されている。
【００７７】
送信側のデータ転送制御装置６０-Tのアナログフロントエンド回路は、少なくともＦＳドライバ４２-T、ＨＳカレントドライバ５０-Tを含む。受信側のデータ転送制御装置６０-Rのアナログフロントエンド回路は、少なくともＦＳドライバ４２-R、ＨＳ差動データレシーバ５６-Rを含む。
【００７８】
ＵＳＢ２．０では、ＨＳモードのデータ転送時における出力インピーダンスＺ０（４５Ω±１０％）が規定されており、第１及び第２の信号線６２-1、６２-2それぞれには、データ転送制御装置内にこの出力インピーダンスと等価のインピーダンスＲｓを有するターミネーション用抵抗が接続されている。
【００７９】
このターミネーション用抵抗は、ＦＳドライバに接続される。従って、ＨＳモードにおいてＦＳドライバが「０」をドライブすることによって、このターミネーション用抵抗が、ＨＳモードにおける信号線の終端抵抗として活用されることになる。
【００８０】
ＦＳドライバ４２-Tは、例えば図１に示すＦＳ＿ＯｕｔＤｉｓによる出力制御によって、第１及び第２の信号線６２-1、６２-2に「０」をドライブする。この結果、送信側のデータ転送制御装置６０-T内において、第１及び第２の信号線６２-1、６２-2が、ターミネーション用抵抗を介してプルダウンされる。
【００８１】
また、ＨＳカレントドライバ５０-Tは、例えば図１に示すＨＳ＿ＯｕｔＤｉｓによる出力制御、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂによる駆動電流の供給制御によって、図示しないＨＳ回路からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅する。
【００８２】
一方、ＦＳドライバ４２-Rは、例えば図１に示すＦＳ＿ＯｕｔＤｉｓによる出力制御によって、第１及び第２の信号線６２-1、６２-2に「０」をドライブする。この結果、受信側のデータ転送制御装置６０-R内において、第１及び第２の信号線６２-1、６２-2が、ターミネーション用抵抗を介してプルダウンされる。
【００８３】
また、ＨＳ差動データレシーバ５６-Rは、例えば図１に示すＨＳ＿ＲｘＥｎｂによる出力制御によって、第１及び第２の信号線６２-1、６２-2の差動対の受信信号を増幅して、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。
【００８４】
このように送信側のデータ転送制御装置６０-TのＨＳカレントドライバ５０-Tは、送信側及び受信側においてそれぞれターミネーション用抵抗で終端された第１及び第２の信号線６２-1、６２-2を、送信信号に応じて電流駆動する。
【００８５】
３． 送信回路
３．１ 電流経路
図３に、このようなＨＳカレントドライバの構成の概要を示す。
【００８６】
ＨＳカレントドライバ５０は、第１の電源ＡＶＤＤとノードＮＤとの間に接続された電流源７０と、ノードＮＤに一端が接続されたスイッチ素子ＳＷ１〜ＳＷ３とを含む。スイッチ素子ＳＷ１の他端は、ＤＰ端子（広義には、接続端子）７２に接続される。スイッチ素子ＳＷ２の他端は、ＤＭ端子７４に接続される。スイッチ素子ＳＷ３の他端は、ＤＡ端子７６に接続される。ＤＡ端子７６は、回路内部若しくは回路外部で第２の電源ＡＶＳＳに接続される。
【００８７】
ＨＳカレントドライバが半導体集積装置に集積化された場合、ＤＰ端子７２としてＤＰパッド、ＤＭ端子７４としてＤＭパッド、ＤＡ端子７６としてＤＡパッド（若しくは、ＡＶＳＳパッド）のいずれかと電流源７０とを電気的に接続するようになっている。ここで、パッドは、例えば半導体集積装置の外縁部に沿って配置された接続端子としての電極をいい、各パッドは、パッケージの各端子に対応付けられ、電気的に接続される。
【００８８】
このようなＨＳカレントドライバ５０は、スイッチ素子ＳＷ１〜ＳＷ３を排他的に制御することで、電流源７０からの電流がＤＰ端子７２、ＤＭ端子７４及びＤＡ端子７６のうちいずれか１つに流れ込むようになっている。
【００８９】
より具体的には、ＤＰ「１」を送信する場合、ＨＳカレントドライバ５０は、ＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２及びＳＷ３をオフにして、ＤＰ端子７２に電流源７０からの電流を流す。
【００９０】
ＤＭ「１」を送信する場合、ＨＳカレントドライバ５０は、ＨＳ＿ＤＭｏｕによりスイッチ素子ＳＷ２をオン、スイッチ素子ＳＷ１及びスイッチＳＷ３をオフにして、ＤＭ端子７４に電流源７０からの電流を流す。
【００９１】
ＤＰ「１」若しくはＤＭ「１」の信号送信期間（広義には、信号出力期間）以外の非信号送信期間（広義には、非信号出力期間）では、ＨＳカレントドライバ５０は、ＨＳ＿ＯｕｔＤｉｓによりスイッチ素子ＳＷ３をオン、スイッチ素子ＳＷ１及びＳＷ２をオフにして、ＤＡ端子７６に電流源７０からの電流を流す。
【００９２】
こうすることで、非信号送信期間において電流源７０からの電流経路を設けない場合に、ノードＮＤの電圧上昇が発生することを回避することができる。
【００９３】
図４に、ＨＳカレントドライバによって送信される差動対の送信信号の波形の一例を示す。
【００９４】
図３に示したように、ＨＳカレントドライバ５０は、図示しないＨＳ回路から両エッジが揃った状態で排他的に論理動作するＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔが供給される。
【００９５】
一般的に、電流源７０の動作開始及び動作停止の制御は可能である。しかしながら、電流源７０の動作の安定化に時間を要するため、ＨＳモードのような高速転送を行う場合に、送信のたびに電流源７０の動作開始及び動作停止を行うことは困難である。そこで、動作安定のためには、電流源７０は、定常的に電流を流すことが必要となる。
【００９６】
このように定常的に電流源７０によって電流が供給される場合において、非信号送信期間におけるスイッチ素子ＳＷ３を介した電流経路を設けないとき、定常的に流れる電流源７０からの電流によって、ノードＮＤの電圧が上昇する。
【００９７】
このとき、図４のＴ１に示すＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオンすると、ＤＰの電圧が規定されたレベルＬＶ０を越える。すなわち、非信号送信期間から信号送信期間になった最初のＴ１におけるＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧が高くなってしまうという問題が生じる。このＤＰの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【００９８】
ＤＭについても同様で、Ｔ１に続くＴ２において、ＨＳ＿ＤＭｏｕｔによりスイッチ素子ＳＷ２をオンすると、ＤＭの電圧が規定されたレベルＬＶ０を超えてしまう場合がある。このＤＭの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【００９９】
そこで、図３では、非信号送信期間に、スイッチ素子ＳＷ３を介して電流源７０からの電流をＤＡ端子に流すことにより、非信号送信期間におけるノードＮＤの電圧上昇を回避し、非信号送信期間から信号送信期間になった最初の送信信号の出力レベルが規格外になることを防止し、動作の安定化を図る。
【０１００】
３．２ インピーダンス
ところで、ＨＳカレントドライバ５０により第１及び第２の信号線６２-1、６２-2を電流駆動する場合、ノードＮＤから受信端側のインピーダンスにより、送信信号レベルが決まる。
【０１０１】
ここで、ノードＮＤからスイッチ素子ＳＷ１及び第１の信号線６２-1を介した受信端までのインピーダンスをＺｐ、ノードＮＤからスイッチ素子ＳＷ２及び第２の信号線６２-2を介した受信端までのインピーダンスをＺｍ、ノードＮＤからスイッチ素子ＳＷ３及びＤＡ端子７４を介して第２の電源ＡＶＳＳまでのインピーダンスをＺａとする。
【０１０２】
非信号送信期間においてＤＡ端子への電流経路が設けられている場合であっても、「Ｚｐ：Ｚｍ：Ｚａ＝１：１：α（ただし、１＜α）」のとき、ＤＡ端子への電流経路のインピーダンスが高い分だけノードＮＤの電圧が上昇する。このとき、図４のＴ３に示すＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオンすると、ＤＰの電圧が規定されたレベルＬＶ０を越える場合がある。すなわち、非信号送信期間から信号送信期間になった最初のＴ３におけるＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧が高くなってしまうという問題が生じる。このＤＰの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０３】
ＤＭについても同様で、Ｔ３に続くＴ４において、ＨＳ＿ＤＭｏｕｔによりスイッチ素子ＳＷ２をオンすると、ＤＭの電圧が規定されたレベルＬＶ０を超えてしまう場合がある。このＤＭの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０４】
また、非信号送信期間においてＤＡ端子への電流経路が設けられている場合であっても、「Ｚｐ：Ｚｍ：Ｚａ＝１：１：β（０＜β＜１）」のとき、ＤＡ端子への電流経路のインピーダンスが低いため、ノードＮＤの電圧が下降する。このとき、図４のＴ３に示すＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオンすると、ＤＰの電圧が規定されたレベルＬＶ０に達しない。すなわち、非信号送信期間から信号送信期間になった最初のＴ３におけるＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧が低くなってしまい、受信端で正常に送信信号が検出されなくなるおそれが発生するという問題が生じる。このＤＰの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０５】
ＤＭについても同様で、Ｔ３に続くＴ４において、ＨＳ＿ＤＭｏｕｔによりスイッチ素子ＳＷ２をオンすると、ＤＭの電圧が規定されたレベルＬＶ０に達しない場合がある。このＤＭの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０６】
このように、ノードＮＤからの各電流経路のインピーダンスが揃っていない場合、各経路を介して出力される信号レベルが揃わなくなるばかりでなく、ノードＮＤの電圧の変動も生じてしまう。
【０１０７】
第１及び第２の信号線６２-1、６２-2は、上述したように送信側及び受信側のターミネーション用抵抗と信号線の抵抗とにより規定されたインピーダンスＺ０となる。そこで、図３では、各電流経路のインピーダンスを同等とするため、非信号送信期間にスイッチ素子ＳＷ３を介して電流源７０からの電流をＤＡ端子に流す経路のインピーダンスが、上述のインピーダンスと同等となるようにしている。
【０１０８】
３．３ レイアウト配置
また、このようなデータ転送制御装置において、少なくともＨＳカレントドライバにより駆動される第１及び第２の信号線６２-1、６２-2への電流経路は、対称性が維持されることが望ましい。こうすることで、ＤＰ端子及びＤＭ端子への経路の負荷バランスを保つことができ、その結果信号送信期間に第１及び第２の信号線６２-1、６２-2に出力される信号波形を同等とすることができるようになる。
【０１０９】
また、非信号送信期間に電流源７０からの電流をＤＡ端子に流すためのスイッチ素子ＳＷ３は、信号送信期間に電流源７０からの電流を流すためのスイッチ素子ＳＷ１及びＳＷ２と等距離にあることが望ましい。こうすることで、信号送信期間と非信号送信期間との切り替え時において、ノードＮＤの電荷の移動を、スイッチ素子ＳＷ１及びＳＷ２において同等とすることができる。その結果、非信号送信期間から信号送信期間に切り替わった最初の信号が、スイッチ素子ＳＷ１及びＳＷ２のいずれを介して出力される場合も、その信号波形を等価なものにすることができる。
【０１１０】
そのため、データ転送制御装置（半導体集積装置）では、信号送信期間に電流経路が形成される２経路（ＳＷ１、ＳＷ２）のレイアウト配置について、対称となるように構成し、差動対で構成される第１及び第２の信号線への経路に寄生される抵抗成分及び容量成分等の負荷がプロセス変動に関わらず同等となるようにしている。これにより、差動対で動作する送受信信号に付加されるノイズは、精度良く相殺される。
【０１１１】
更に、例えば差動対の信号線への各経路のレイアウトを行う場合、各経路をセル化して両セル同士をミラー配置する。そして、信号送信期間以外に電流経路が形成される１経路（ＳＷ３）については、両セルの間に配置し、非信号送信期間から信号送信期間の切り替え時におけるＤＰ及びＤＭの信号波形が等価になるようにすると共に、レイアウト配置の効率を向上させる。
【０１１２】
３．４ パッド位置
更にまた、差動対を構成する第１及び第２の信号線６２-1、６２-2が接続されるＤＰ端子７２、ＤＭ端子７４が、半導体基板上にＤＰパッド及びＤＭパッドとして設けられる場合、対応するパッケージの端子までの負荷バランスが同等となるように基板上のほぼ中央部に両パッドが配置されることが望ましい。
【０１１３】
こうすることで、ＤＰ及びＤＭパッドからボンディングワイヤを介して対応するパッケージの端子までに寄生される負荷の軽減と、負荷バランスの維持とを図り、信号波形を等価にすることによる信号送受信の信頼性の向上を図ることができる。
【０１１４】
例えば図５（Ａ）に示すように半導体基板７８上のコーナー部近傍にＤＰパッド７２、ＤＭパッド７４、ＤＡパッド７６を配置した場合、パッケージングによるリードの長さまでを考慮すると、パッドとパッケージの端子までに寄生される負荷がその分大きくなってしまう。また、ＤＰパッド７２及びＤＭパッド７４について、ボンディングワイヤ及びリードの長さの差で負荷バランスが失われる場合もある。
【０１１５】
これに対して、図５（Ｂ）に示すように半導体基板７８上の中央部付近にＤＰパッド７２、ＤＭパッド７４、ＤＡパッド７６を配置した場合、図５（Ａ）の場合に比べて、パッケージングによるリードの長さが短くなるため、パッドとパッケージの端子までに寄生される負荷を小さくすることができる。しかも、ＤＰパッド７２及びＤＭパッド７４について、ボンディングワイヤ及びリードの長さの差がなくなり、負荷バランスを同等に保つことができる。
【０１１６】
また、上述したようにＤＰパッド及びＤＭパッドのみならず、ＤＡパッドについても負荷バランスを考慮する必要があるため、これらに接続される信号線の負荷バランスが同等となるような位置に３パッドを配置することが望ましい。
【０１１７】
以上のようにＨＳカレントドライバを構成することで、例えばＨＳモードによるデータ転送を実現することができる。また、これに必要とされる電流源の動作を安定させ、高速なデータ転送の安定化を図ることができる。
【０１１８】
３．５ 送信回路の構成例
以下では、このようなＨＳカレントドライバに適用可能な送信回路とこの送信回路を含むデータ転送制御装置について具体的に説明する。
【０１１９】
＜第１の実施形態＞
図６に、本発明の第１の実施形態における送信回路の構成例を示す。
【０１２０】
第１の実施形態における送信回路５０は、データ転送制御装置６０-1において、ＵＳＢ２．０で規定された信号の送信を行う。このデータ転送制御装置６０-1は、ＤＰ端子７２、ＤＭ端子７４、ＤＡ端子７６を含む。
【０１２１】
ＤＰ端子７２は、差動対の信号線を構成する第１の信号線６２-1に電気的に接続される。ＤＭ端子７４は、差動対の信号線を構成する第２の信号線６２-2に電気的に接続される。ＤＡ端子７６は、第２の電源ＡＶＳＳに電気的に接続される。
【０１２２】
送信回路５０は、定電流源８０、スイッチ素子ＳＷ１としてのｎ型ＭＯＳトランジスタ８２-P、スイッチ素子ＳＷ２としてのｎ型ＭＯＳトランジスタ８２-M、スイッチ素子ＳＷ３としてのｎ型ＭＯＳトランジスタ８２-Aを含む。
【０１２３】
定電流源８０は、電流源制御信号ＣＩ６０によって動作制御される。定電流源８０は、この電流源制御信号ＣＩ６０の電流値に応じた所与の定電流値の電流をノードＮＤに供給する。
【０１２４】
ノードＮＤは、ｎ型ＭＯＳトランジスタ８２-P、８２-M、８２-Aの各ソース端子に接続される。
【０１２５】
ｎ型ＭＯＳトランジスタ８２-Pは、ドレイン端子にＤＰ端子７２が接続され、ゲート端子にＨＳ回路からのＨＳ＿ＤＰｏｕｔが供給される。
【０１２６】
ｎ型ＭＯＳトランジスタ８２-Mは、ドレイン端子にＤＭ端子７４が接続され、ゲート端子にＨＳ回路からのＨＳ＿ＤＭｏｕｔが供給される。
【０１２７】
ｎ型ＭＯＳトランジスタ８２-Aは、ドレイン端子にＤＡ端子７６が接続され、ゲート端子にＨＳ回路からのＨＳ＿ＯｕｔＤｉｓが供給される。
【０１２８】
ｎ型ＭＯＳトランジスタ８２-Pのドレイン端子とＤＰ端子７２とを電気的に接続する第１の送信信号線８４-Pは、上述したようにＦＳドライバのターミネーション用抵抗によって終端される。そのため、図６では、模式的に第１の送信信号線８４-Pと第２の電源ＡＶＳＳとの間に、インピーダンスＲｓを有する抵抗素子が接続されている。
【０１２９】
ｎ型ＭＯＳトランジスタ８２-Mのドレイン端子とＤＭ端子７４とを電気的に接続する第２の送信信号線８４-Mは、上述したようにＦＳドライバのターミネーション用抵抗によって終端される。そのため、図６では、模式的に第２の送信信号線８４-Mと第２の電源ＡＶＳＳとの間に、インピーダンスＲｓを有する抵抗素子が接続されている。
【０１３０】
第１の実施形態ではｎ型ＭＯＳトランジスタ８２-P、８２-MがそれぞれＨＳ＿ＤＰｏｕｔ、ＨＳ＿ＤＭｏｕｔによりオンされたときのインピーダンスが、Ｒｓ／２となるような形状で形成されている。
【０１３１】
また、ｎ型ＭＯＳトランジスタ８２-Aは、ＨＳ＿ＯｕｔＤｉｓによりオンされたときのインピーダンスがＲｓとなるような形状で形成されている。
【０１３２】
ここで、ｎ型ＭＯＳトランジスタ８２-Pのチャネル幅をＷｐ、ｎ型ＭＯＳトランジスタ８２-Mのチャネル幅をＷｍ、ｎ型ＭＯＳトランジスタ８２-Aのチャネル幅をＷａとする。例えば、各トランジスタのチャネル長Ｌを一定にして、チャネル幅Ｗｐ（Ｗｍ）でインピーダンスＲｓ／２を実現し、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：０．５」に調整することによって、容易に上述したインピーダンスを有するトランジスタを実現することができる。
【０１３３】
定電流源８０は、ｐ型ＭＯＳトランジスタ８６-1〜８６-4を含み、２段構成されたカレントミラー回路である。
【０１３４】
すなわち、ｐ型ＭＯＳトランジスタ８６-1は、ソース端子に第１の電源ＡＶＤＤが接続され、ドレイン端子にｐ型ＭＯＳトランジスタ８６-2のソース端子が接続される。ｐ型ＭＯＳトランジスタ８６-1のゲート端子及びドレイン端子は、接続されている。ｐ型ＭＯＳトランジスタ８６-2のゲート端子及びドレイン端子は、接続されている。
【０１３５】
ｐ型ＭＯＳトランジスタ８６-2のドレイン端子には、電流源制御信号ＣＩ６０が供給される。
【０１３６】
一方、ｐ型ＭＯＳトランジスタ８６-3は、ソース端子に第１の電源ＡＶＤＤが接続され、ドレイン端子にｐ型ＭＯＳトランジスタ８６-4のソース端子が接続される。ｐ型ＭＯＳトランジスタ８６-3のゲート端子及びドレイン端子は、接続されている。ｐ型ＭＯＳトランジスタ８６-4のゲート端子及びドレイン端子は、接続されている。
【０１３７】
ｐ型ＭＯＳトランジスタ８６-4のドレイン端子は、ノードＮＤに接続される。
【０１３８】
このような定電流源８０では、２段のカレントミラー構成により、安定した定電流値の電流を生成することができる。この定電流源８０は、電流源制御信号ＣＩ６０で供給される電流値に対して、所与のミラー比率倍の定電流値の電流をノードＮＤに供給する。
【０１３９】
上述した構成の送信回路において、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、８２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１４０】
すなわち、ＤＰ「１」を送信する場合、ＨＳ＿ＤＰｏｕｔによりｎ型ＭＯＳトランジスタ８２-Pをオンすることにより、ノードＮＤに供給される定電流でノードＮＤから見たインピーダンスＲｓを駆動することになる。
【０１４１】
ＤＭ「１」を送信する場合、ＨＳ＿ＤＭｏｕｔによりｎ型ＭＯＳトランジスタ８２-Mをオンすることにより、ノードＮＤに供給される定電流でノードＮＤから見たインピーダンスＲｓを駆動することになる。
【０１４２】
また、ＤＰ及びＤＭに「０」を送信する非信号送信期間では、ｎ型ＭＯＳトランジスタ８２-Aをオンすることにより、ノードＮＤに供給される定電流でノードＮＤから見たインピーダンスＲｓを駆動することになる。
【０１４３】
従って、このインピーダンスＲｓを、ＵＳＢ２．０で規定されるＨＳカレントドライバの出力インピーダンスに調整することによって、ＨＳモードによるデータ転送を実現することができる。
【０１４４】
図７に、第１の実施形態における送信回路によって送信される差動対の送信信号の波形の一例を示す。
【０１４５】
上述したように第１の実施形態における送信回路は、非信号送信期間における定電流源の電流経路を設け、ノードＮＤからの電流経路のインピーダンスを全て同等とするように構成されている。これにより、非信号送信期間から信号送信期間への最初のＴ１０のＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧は、本来の送信期間で出力されるべきレベルＬＶ０で出力され、規格外の信号レベルが出力されることがなくなる。
【０１４６】
更に、図６に示すように、第１の実施形態ではスイッチ素子としてｎ型ＭＯＳトランジスタを用いていることを特徴としている。
【０１４７】
図８に、スイッチ素子としてｎ型ＭＯＳトランジスタを用いた場合とｐ型ＭＯＳトランジスタを用いた場合における送信信号の波形の概要を模式的に示す。
【０１４８】
図８（Ａ）に示すように、スイッチ素子としてｎ型ＭＯＳトランジスタを用いた場合、ゲート端子に供給されるゲート信号（例えば、図６ではＨＳ＿ＤＰｏｕｔ、ＨＳ＿ＤＭｏｕｔ、ＨＳＯｕｔＤｉｓ）のアクティブ方向と、ゲート信号がアクティブになったときにｎ型ＭＯＳトランジスタのソース端子及びドレイン端子を介して出力される送信信号（例えば、図６ではＤＰ、ＤＭ）のアクティブ方向とが同一方向となる。
【０１４９】
これに対して、図８（Ｂ）に示すように、スイッチ素子としてｐ型ＭＯＳトランジスタを用いた場合、ゲート端子に供給されるゲート信号のアクティブ方向と、ｎ型ＭＯＳトランジスタのソース端子及びドレイン端子を介して出力される送信信号のアクティブ方向とが相反する方向となる。この場合、ゲート信号が論理レベル「Ｌ」になってから、ｐ型ＭＯＳトランジスタのソース端子及びドレイン端子間に電流が流れるため、送信信号に負方向のノイズが相加される可能性が生ずる。
【０１５０】
このため、図８（Ａ）に示すように、ｎ型ＭＯＳトランジスタをスイッチ素子として用いることによって、ｐ型ＭＯＳトランジスタに比べて素子面積の縮小化が図れると共に、送信信号に相加されるノイズを除去することができ、信頼性の高い送信信号を生成することができるようになる。
【０１５１】
図９に、第１の実施形態における送信回路５０を含むデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す。
【０１５２】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。
【０１５３】
第１の実施形態における送信回路５０を含むデータ転送制御装置６０-1は、半導体基板上で集積化される。このデータ転送制御装置６０-1では、基板外縁部に沿ってパッドが配列されている。ここでは、第２の電源ＡＶＳＳパッドの間に、ＤＰパッド７２とＤＭパッド７４とが配置され、その間にＤＡパッド７６が配置されている。
【０１５４】
ＤＰパッド７２は、所与の配線層で第１のセルＣＬ-Pと電気的に接続される。
【０１５５】
ＤＭパッド７４は、所与の配線層で第２のセルＣＬ-Mと電気的に接続される。
【０１５６】
第１及び第２のセルＣＬ-P、ＣＬ-Mは、差動対の第１及び第２の信号線６２-1、６２-2への電流経路を形成するトランジスタ、抵抗素子、スイッチ素子及びこれらを電気的に接続する配線がセル化されたものである。第１及び第２のセルＣＬ-P、ＣＬ-Mは、少なくとも配線層がミラー配置されている。
【０１５７】
第１のセルＣＬ-Pは、ノードＮＤから第１の信号線６２-1に接続されるＤＰパッド７２への電流経路がセル化されている。
【０１５８】
より具体的には、第１のセルＣＬ-Pは、ｎ型ＭＯＳトランジスタ８２-Pの配置領域ＴＲＰ、ＦＳドライバ４２のＤＰを駆動する駆動回路４２-Pの配置領域ＦＳＰ、入力保護回路の配置領域ＧＣＤ、第１の電源３．３Ｖに接続されるプルアップ抵抗の配置領域ＲＡ、プルアップ抵抗と第１の信号線６２-1とを接続するためのスイッチ素子ＳＷＡの配置領域ＳＷＰを含む。配置領域ＦＳＰと、第１の送信信号線８４-Pの配線層とは、インピーダンスＲｓを有する抵抗素子が形成された抵抗素子配置領域を介して電気的に接続される。また、第１の送信信号線８４-Pの配線層は、入力保護回路の配置領域ＧＣＤを介して、配置領域ＴＲＰとＤＰパッド７２とを電気的に接続している。
【０１５９】
一方、第２のセルＣＬ-Mは、ｎ型ＭＯＳトランジスタ８２-Mの配置領域ＴＲＭ、ＦＳドライバ４２のＤＭを駆動する駆動回路４２-Mの配置領域ＦＳＭ、入力保護回路の配置領域ＧＣＤ、第１の電源３．３Ｖに接続されるプルアップ抵抗の配置領域ＲＢ、プルアップ抵抗と第２の信号線６２-2とを接続するためのスイッチ素子ＳＷＢの配置領域ＳＷＭを含む。配置領域ＦＳＭと、第２の送信信号線８４-Mの配線層とは、インピーダンスＲｓを有する抵抗素子が形成された抵抗素子配置領域を介して電気的に接続される。また、第２の送信信号線８４-Mの配線層は、入力保護回路の配置領域ＧＣＤを介して、配置領域ＴＲＭとＤＭパッド７４とを電気的に接続している。
【０１６０】
ＤＡパッド７６は、ＤＰパッド７２とＤＭパッド７４との間に配置される。ＤＡパッド７６とｎ型ＭＯＳトランジスタ８２-Aの配置領域ＴＲＡは、パッドの配列方向とほぼ垂直の方向に配置される所与の配線層で電気的に接続される。
【０１６１】
また、ノードＮＤに定電流値の電流を供給する定電流源８０の配置領域ＣＣＧは、第１及び第２のセルＣＬ-M、ＣＬ-Pの対称性を維持するため、第２のセルＣＬ-Mと隣接する領域に配置される。
【０１６２】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路に寄生される抵抗成分及び容量成分等は、プロセス変動に関わらず同等の負荷を有し、差動対で動作する送受信信号ＤＰ、ＤＭに付加されるノイズは、精度良く相殺される。
【０１６３】
また、ｎ型ＭＯＳトランジスタ８２-Aを介した信号送信期間以外に形成される電流経路について、差動対で構成される第１及び第２の信号線への経路の間に配置することにより、レイアウト配置の効率を向上させることも可能となる。
【０１６４】
＜第２の実施形態＞
図１０に、本発明の第２の実施形態における送信回路の構成例を示す。
【０１６５】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０１６６】
第２の実施形態における送信回路１００は、データ転送制御装置６０-2において、ＵＳＢ２．０で規定された信号の送信を行う。
【０１６７】
第２の実施形態における送信回路１００が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１０２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０１６８】
また、第２の実施形態における送信回路１００が第１の実施形態における送信回路５０と異なる第２の点は、ｎ型ＭＯＳトランジスタ１０２-Aのドレイン端子とＤＡ端子７６との間にインピーダンスがＲｓ／２の抵抗素子１０４が挿入されている点である。
【０１６９】
すなわち、送信回路１００では、ｎ型ＭＯＳトランジスタ１０２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１０２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、インピーダンスＲｓ／２の抵抗素子１０４を、ｎ型ＭＯＳトランジスタ１０２-Aのドレイン端子とＤＡ端子７６との間に挿入している。
【０１７０】
このように構成することにより、ノードＮＤからＤＡ端子７６への電流経路のインピーダンスはＲｓとなって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１０２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１７１】
このような構成の第２の実施形態における送信回路１００の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０１７２】
従って、第２の実施形態における送信回路１００は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、抵抗素子１０４として、第１及び第２の送信信号線８４-M、８４-Pに接続されるターミネーション用抵抗と同一構成の抵抗素子を並列に接続して構成した場合、プロセス変動による各抵抗素子の抵抗値の変動を吸収することができる。
【０１７３】
図１１に、第２の実施形態における送信回路１００を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０１７４】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０１７５】
第２の実施形態におけるデータ転送制御装置６０-2は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１０２-Aの配置領域ＴＲＡの大きさが約半分となる一方、インピーダンスＲｓ／２を有する抵抗成分を有する抵抗素子配置領域が、配置領域ＴＲＡとＤＡパッド７６との間に形成される。そして、ＤＡパッド７６とｎ型ＭＯＳトランジスタ１０２-Aの配置領域ＴＲＡは、当該抵抗素子配置領域を介してパッドの配列方向とほぼ垂直の方向に配置される所与の配線層で電気的に接続される。
【０１７６】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０１７７】
＜第３の実施形態＞
図１２に、本発明の第３の実施形態における送信回路の構成例を示す。
【０１７８】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０１７９】
第３の実施形態における送信回路１２０は、データ転送制御装置６０-3において、ＵＳＢ２．０で規定された信号の送信を行う。
【０１８０】
第３の実施形態における送信回路１２０が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１２２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０１８１】
また、第３の実施形態における送信回路１２０が第１の実施形態における送信回路５０と異なる第２の点は、データ転送制御装置外部においてＤＡ端子７６にインピーダンスがＲｓ／２の抵抗素子が接続される点である。
【０１８２】
すなわち、送信回路１２０では、ｎ型ＭＯＳトランジスタ１２２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１２２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、装置外部において、ＤＡ端子７６にインピーダンスＲｓ／２の抵抗素子が接続されるようにしている。
【０１８３】
このように構成することにより、ノードＮＤからＤＡ端子７６への電流経路のインピーダンスはＲｓ／２となって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１２２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１８４】
このような構成の第３の実施形態における送信回路１２０の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０１８５】
従って、第３の実施形態における送信回路１２０は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、第２の実施形態と異なり、装置内に抵抗素子１０４を設ける必要がなくなり、送信回路の小型化、低コスト化を図ることができるようになる。
【０１８６】
図１３に、第３の実施形態における送信回路１２０を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０１８７】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０１８８】
第３の実施形態におけるデータ転送制御装置６０-3は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１２２-Aの配置領域ＴＲＡの大きさが約半分となり、その分他の素子の配置の自由度が向上する。
【０１８９】
この場合においても、第１の実施形態と同様に、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０１９０】
＜第４の実施形態＞
図１４に、本発明の第４の実施形態における送信回路の構成例を示す。
【０１９１】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０１９２】
第４の実施形態における送信回路１４０は、データ転送制御装置６０-4において、ＵＳＢ２．０で規定された信号の送信を行う。
【０１９３】
第４の実施形態における送信回路１４０が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１４２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０１９４】
また、第４の実施形態における送信回路１４０が第１の実施形態における送信回路５０と異なる第２の点は、ｎ型ＭＯＳトランジスタ１４２-Aのドレイン端子とＤＡ端子７６とを電気的に接続する第３の送信信号線８４-Aと、第２の電源ＡＶＳＳとの間にインピーダンスＲｓを有する抵抗素子が接続されている点である。
【０１９５】
更に、第４の実施形態における送信回路１４０が第１の実施形態における送信回路５０と異なる第３の点は、データ転送制御装置外部においてＤＡ端子７６にインピーダンスＲｓを有する抵抗素子が接続される点である。
【０１９６】
すなわち、送信回路１４０では、ｎ型ＭＯＳトランジスタ１４２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１４２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、第３の送信信号線８４-Aと第２の電源ＡＶＳＳとの間にインピーダンスＲｓの抵抗素子が接続され、ＤＡ端子７６もインピーダンスＲｓの抵抗素子で終端されるようにしている。
【０１９７】
このように構成することにより、ノードＮＤからＤＡ端子７６への電流経路のインピーダンスはＲｓ／２となって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１４２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１９８】
このような構成の第４の実施形態における送信回路１４０の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０１９９】
従って、第４の実施形態における送信回路１４０は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、ＤＡ端子について、ＤＰ端子及びＤＭ端子と同様の構成をすることができるので、セルの流用、レイアウト配置等設計工数の削減と共に、特性を容易に揃えることができる。
【０２００】
図１５に、第４の実施形態における送信回路１４０を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０２０１】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０２０２】
第４の実施形態におけるデータ転送制御装置６０-4は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１４２-Aの配置領域ＴＲＡの大きさが約半分となる一方、インピーダンスＲｓを有する抵抗成分を有する抵抗素子配置領域が、配置領域ＴＲＡとＤＡパッド７６との間に形成される。そして、第３の送信信号線８４-Aの配線層が、第２の電源ＡＶＳＳとの間でこの抵抗成分が電気的に接続される。ＤＡパッド７６とｎ型ＭＯＳトランジスタ１４２-Aの配置領域ＴＲＡは、当該抵抗素子配置領域を介してパッドの配列方向とほぼ垂直の方向に配置される第３の送信信号線８４-Aの配線層で電気的に接続される。
【０２０３】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０２０４】
＜第５の実施形態＞
図１６に、本発明の第５の実施形態における送信回路の構成例を示す。
【０２０５】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０２０６】
第５の実施形態における送信回路１６０は、データ転送制御装置６０-5において、ＵＳＢ２．０で規定された信号の送信を行う。
【０２０７】
第５の実施形態における送信回路１６０が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１６２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０２０８】
また、第５の実施形態における送信回路１６０が第１の実施形態における送信回路５０と異なる第２の点は、ｎ型ＭＯＳトランジスタ１６２-Aと第２の電源ＡＶＳＳとの間にインピーダンスがＲｓ／２の抵抗素子が挿入されている点である。
【０２０９】
更に、第５の実施形態における送信回路１６０が第１の実施形態における送信回路５０と異なる第３の点は、ＤＡ端子が省略されている点である。
【０２１０】
すなわち、送信回路１６０では、ｎ型ＭＯＳトランジスタ１６２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１６２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、インピーダンスＲｓ／２の抵抗素子を、ｎ型ＭＯＳトランジスタ１６２-Aのドレイン端子と第２の電源ＡＶＳＳとの間に接続する一方、ＤＡ端子自体を省略するようにしている。
【０２１１】
このように構成することにより、ノードＮＤからｎ型ＭＯＳトランジスタ１６２-Aへの電流経路のインピーダンスはＲｓとなって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１６２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０２１２】
このような構成の第５の実施形態における送信回路１６０の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０２１３】
従って、第５の実施形態における送信回路１６０は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、スイッチ素子ＳＷ３として用いたｎ型ＭＯＳトランジスタ１６２-Aのドレイン端子を、装置内部で第２の電源ＡＶＳＳに接続するようにしたので、端子を削減することができ、装置の低コスト化を図ることができる。
【０２１４】
図１７に、第５の実施形態における送信回路１６０を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０２１５】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０２１６】
第５の実施形態におけるデータ転送制御装置６０-5は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１６２-Aの配置領域ＴＲＡの大きさが約半分となる一方、一端が第２の電源ＡＶＳＳと電気的に接続されるインピーダンスＲｓ／２を有する抵抗成分を有する抵抗素子配置領域が形成され、ＤＡパッド７６が省略される。
【０２１７】
そして、ｎ型ＭＯＳトランジスタ１６２-Aの配置領域ＴＲＡは、当該抵抗素子配置領域と、パッドの配列方向とほぼ垂直の方向に配置される所与の配線層で電気的に接続される。
【０２１８】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０２１９】
４． 電子機器
次に、第１〜第５の実施形態における送信回路を含むデータ転送制御装置（広義には、半導体集積装置）が適用された電子機器の例について説明する。
【０２２０】
例えば図１８（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１９（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御等を行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォント等が格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０２２１】
ＵＳＢを介してパーソナルコンピュータ等の他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダ等からなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０２２２】
図１８（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１９（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御等を行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラム等が格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０２２３】
光源、光電変換器等からなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータ等の他のデバイスに送信する。
【０２２４】
図１８（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１９（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御等を行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラム等が格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０２２５】
レーザ、モータ、光学系等からなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理等の所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータ等の他のデバイスに送信する。
【０２２６】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０２２７】
なお、図１８（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０２２８】
第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送を実現できるようになる。従って、ユーザがパーソナルコンピュータ等によりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０２２９】
また、第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、製造コストが安い通常の半導体プロセスでも、ＨＳモードでのデータ転送が可能なデータ転送制御装置を製造できるようになる。従って、データ転送制御装置の低コスト化を図れ、電子機器の低コスト化も図れるようになる。また、データ転送の信頼性を向上でき、電子機器の信頼性も向上できるようになる。
【０２３０】
また、第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、データ転送制御装置の高性能を維持しながらも、電子機器を製造する多様なユーザの要望に応えることが可能となり、電子機器の付加価値を高めることができる。
【０２３１】
なお第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサ等種々のものを考えることができる。
【０２３２】
なお、本発明は上述した実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２３３】
また、本発明は、ＵＳＢ２．０のインタフェース（データ転送）に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格のインタフェースにも本発明は適用できる。
【図面の簡単な説明】
【図１】本発明に係る送信回路が適用されるデータ転送制御装置の構成の一例を示す構成図である。
【図２】ＨＳモードでデータ転送を行う場合の送受信系の構成要部の一例を示す構成図である。
【図３】ＨＳカレントドライバの構成の概要を示す構成図である。
【図４】ＨＳカレントドライバによって送信される差動対の送信信号の波形の一例を示す説明図である。
【図５】図５（Ａ）は、基板のコーナー部近傍にパッドを配置した場合の負荷バランスを説明するための説明図である。図５（Ｂ）は、基板の中央部付近にパッドを配置した場合の負荷バランスを説明するための説明図である。
【図６】第１の実施形態における送信回路の構成例を示す構成図である。
【図７】第１の実施形態における送信回路によって送信される差動対の送信信号の波形の一例を示す説明図である。
【図８】図８（Ａ）は、スイッチ素子としてｎ型ＭＯＳトランジスタを用いた場合の送信信号の波形の概要を模式的に示す説明図である。図８（Ｂ）は、スイッチ素子としてｐ型ＭＯＳトランジスタを用いた場合の送信信号の波形の概要を模式的に示す説明図である。
【図９】第１の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１０】第２の実施形態における送信回路の構成例を示す構成図である。
【図１１】第２の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１２】第３の実施形態における送信回路の構成例を示す構成図である。
【図１３】第３の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１４】第４の実施形態における送信回路の構成例を示す構成図である。
【図１５】第４の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１６】第５の実施形態における送信回路の構成例を示す構成図である。
【図１７】第５の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１８】図１８（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図１９】図１９（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０ データハンドラ回路
２０ ＨＳ回路
２２ ＤＬＬ回路
２４ エラスティシティバッファ
３０ ＦＳ回路
４０ アナログフロントエンド回路
４２、４２-R、４２-T ＦＳドライバ
４４ ＦＳ差動データレシーバ
４６ ＳＥ＿ＤＰレシーバ
４８ ＳＥ＿ＤＭレシーバ
５０、５０-T、１００、１２０、１４０、１６０ ＨＳカレントドライバ
５２ 低速用ＨＳ＿ＳＱ＿Ｌ回路
５４ 高速用ＨＳ＿ＳＱ＿Ｌ回路
５６、５６-R ＨＳ差動データレシーバ
６０、６０-1〜６０-5、５００ データ転送制御装置（半導体集積装置）
６０-R 受信側データ転送制御装置
６０-T 送信側データ転送制御装置
６２-1 第１の信号線
６２-2 第２の信号線
７０ 電流源
７２ ＤＰ端子（パッド）
７４ ＤＭ端子（パッド）
７６ ＤＡ端子（パッド）
８０ 定電流源
８２-P、８２-M、８２-A、１０２-A、１２２-A、１４２-A、１６２-A ｎ型ＭＯＳトランジスタ
８４-P 第１の送信信号線
８４-M 第２の送信信号線
８４-A 第３の送信信号線
８６-1〜８６-4 ｐ型ＭＯＳトランジスタ
１０２ トランジスタ
１０４ 抵抗素子
ＳＷ１〜ＳＷ３ スイッチ素子
【発明の属する技術分野】
本発明は、半導体集積装置と、これを含む電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインタフェース規格として、ＵＳＢ（Universal Serial Bus）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタ等の周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や、論理層回路の一部についてのインタフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）も策定されている。
【０００５】
さて、このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Full Speed）モードに加えて、ＨＳ（High Speed）モードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブ等のストレージ機器に最適なインタフェースを提供できるようになる。
【０００６】
ＵＳＢ２．０では、ＨＳモードによるデータ転送をカレントドライバにより行う旨が規定されている。しかしながら、その構成については具体的に規定されておらず、動作の安定化のためにはカレントドライバからの電流を定常的に流しておくことが望ましい点に言及されているに過ぎない。
【０００７】
このように、例えばＵＳＢ２．０で規定されるＨＳモードのカレントドライバで差動対の信号線を駆動する場合、どのように構成すれば、規定された高速なデータ転送と動作の安定性とを両立させることができるかが重要な課題となっている。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、差動対の信号線を介し安定して高速なデータ転送を実現するための半導体集積装置と、これを含む電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために本発明は、差動対を構成する第１及び第２の信号線を電流駆動する半導体集積装置であって、前記第１及び第２の信号線に接続され、信号出力期間において排他的に電流駆動される第１及び第２のパッドと、信号出力期間以外において電流駆動される第３のパッドとを含み、前記第１乃至３のパッドは並んで配列され、前記第３のパッドは、前記第１及び第２のパッドの間に配置されていることを特徴とする。
【００１０】
ここで、パッドとは、例えば半導体集積装置の外縁部に沿って配置された接続端子としての電極をいう。各パッドは、パッケージの各端子に対応付けられ、電気的に接続される。
【００１１】
本発明によれば、信号出力期間において排他的に電流駆動される第１及び第２の信号線に接続された第１及び第２のパッドの間に、信号出力期間以外である非信号出力期間に電流駆動される第３のパッドを配置するようにしたので、非信号出力期間に駆動される第３のパッドに接続される配線や素子等に蓄積される電荷の移動に着目した場合、信号出力期間に駆動される第１及び第２のパッドに接続される配線や素子等と同等の距離を保つことが容易となる。したがって、第３のパッドが駆動される非信号出力期間から信号出力期間への切り替わりに伴う電荷の移動を均等化することができ、切り替わり後に最初に出力される第１及び第２の信号線のいずれかに出力される信号の波形を等価なものにすることができるようになる。この結果、電流駆動により差動対の信号線に高速な信号出力を行う半導体集積装置の動作の安定化をも図ることができる。
【００１２】
また本発明は、第１の電源と所与のノードとの間に接続された電流源と、信号出力期間に、前記ノードを第１及び第２のパッドのいずれか一方と電気的に接続する第１及び第２のトランジスタと、信号出力期間以外に、前記ノードを前記第３のパッドと電気的に接続する第３のトランジスタとを含むことを特徴とする。
【００１３】
本発明によれば、差動対を構成する第１及び第２の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第１及び第２のスイッチトランジスタを排他的に制御して、送信すべき信号線に対して電流を供給するようにしている。更に、当該ノードには、信号出力期間以外でオンする第３のトランジスタを接続し、信号出力期間以外では電流源からの電流を第３のトランジスタ経由で流すように構成している。これにより、信号出力期間以外に電流源の電流経路がなくなることによるノードの電圧上昇を回避することができるので、非信号出力期間から信号出力期間に切り替わった最初の送信信号のレベルが異常に高くなってしまうといった問題を解決し、電流駆動による送信動作の安定化を図ることができる。
【００１４】
例えば、送信のたびに動作開始及び動作制御を行うことができないような高速な信号送信を電流駆動で行う場合には、高速な信号送信と動作の安定性とを両立させることができる。
【００１５】
なお電流源は、定電流源であってもよい。
【００１６】
また本発明は、前記第１及び第２の信号線がそれぞれ所与のインピーダンスＺ０で終端されている場合に、前記第１のトランジスタと前記第１のパッドとを接続する第１の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第１の負荷素子と、前記第２のトランジスタと前記第２のパッドとを接続する第２の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第２の負荷素子とを含み、前記第１のトランジスタは、前記ノードと前記第１のパッドとの間に挿入され、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第２のトランジスタは、前記ノードと前記第２のパッドとの間に挿入され、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のトランジスタは、前記ノードと前記第３のパッドとの間に挿入され、オンした場合にインピーダンスＺ０と同等のインピーダンスを有することを特徴とする。
【００１７】
ここで、所与のインピーダンスＺ０は、任意のインピーダンスの値を取り得る。
【００１８】
本発明では、差動対を構成する第１及び第２の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第１及び第２のトランジスタを排他的に制御して、送信すべき信号線に接続された第１及び第２のパッドに対して電流を供給するようにしている。更に、当該ノードには、信号出力期間以外でオンする第３のトランジスタを接続し、信号出力期間以外では電流源からの電流を第３のトランジスタ経由で第３のパッドに流すように構成している。更に、第１及び第２の信号線が、それぞれ所与のインピーダンスＺ０で終端されている場合に、第１のトランジスタがオンした場合にインピーダンスＺ０／２と同等、第２のトランジスタがオンした場合にインピーダンスＺ０／２と同等、第３のインピーダンスがオンした場合にインピーダンスＺ０と同等となるように各トランジスタを構成している。また、第１の送信信号線と第２の電源との間にインピーダンスＺ０と同等のインピーダンスを有する第１の負荷素子を接続し、第２の送信信号線と第２の電源との間にインピーダンスＺ０と同等のインピーダンスを有する第２の負荷素子とを接続している。
【００１９】
これにより、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、信号出力期間及び非信号出力期間において、第１〜第３のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第１〜第３のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号出力期間に出力される信号の波形を等価なものとすることができる。
【００２０】
また本発明は、前記第３のトランジスタと前記第３のパッドとの間に接続され、インピーダンスＺ０／２と同等のインピーダンスを有する第３の負荷素子を含み、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有することを特徴とする。
【００２１】
本発明によれば、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、この第３のトランジスタと第３のパッドとの間にインピーダンスＺ０／２の第３の負荷素子を接続するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、上記発明と同様の効果をえることができる。その上、所与のノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。
【００２２】
また本発明は、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のパッドは、外部でインピーダンスＺ０／２と同等のインピーダンスで終端されることを特徴とする。
【００２３】
本発明においても、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、外部において第３のパッドにインピーダンスＺ０／２の第３の負荷素子を接続するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、上記発明と同様の効果をえることができる。その上、所与のノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができると共に、装置内に負荷素子を設ける必要がなくなるので、送信回路の小型化、低コスト化を図ることができるようになる。
【００２４】
また本発明は、前記第３のトランジスタと前記第３のパッドとを接続する第３の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第４の負荷素子を含み、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のパッドは、外部でインピーダンスＺ０と同等のインピーダンスで終端されることを特徴とする。
【００２５】
本発明においても、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、第３の送信信号線と第２の電源との間にインピーダンスＺ０と同等のインピーダンスを有する第４の負荷素子を接続し、外部において第３のパッドをインピーダンスＺ０で終端するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、信号出力期間及び非信号出力期間において、第１〜第３のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第１〜第３のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号出力期間に出力される信号の波形を等価なものとすることができる。また、ノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。また、各パッドに接続されるトランジスタ及び配線について同様の構成をなしているため、セルの流用、レイアウト配置等設計工数の削減と共に、特性を容易に揃えることができる。
【００２６】
また本発明は、前記第３のトランジスタと第２の電源との間に挿入され、インピーダンスＺ０／２と同等のインピーダンスを有する第５の負荷素子を含み、前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、前記第３のパッドが省略されていることを特徴とする。
【００２７】
本発明においても、第３のトランジスタがオンした場合のインピーダンスが、インピーダンスＺ０／２と同等となるように構成し、第３のパッドを省略して第３の送信信号線と第２の電源との間にインピーダンスＺ０／２を有する第５の負荷素子で終端するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第１〜第３のトランジスタを介した各経路がそれぞれインピーダンスＺ０で終端されることになる。したがって、信号出力期間及び非信号出力期間において、第１〜第３のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第１〜第３のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号出力期間に出力される信号の波形を等価なものとすることができる。また、ノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。また、第３のパッドの削減により、回路規模の縮小化及び低コスト化を実現することができるようになる。
【００２８】
また本発明は、前記第１乃至３のトランジスタのうち少なくとも１つは、ｎ型ＭＯＳトランジスタであることを特徴とする。
【００２９】
本発明によれば、各トランジスタのゲート端子に入力されるゲート信号のアクティブ方向と、各トランジスタを介して送信される送信信号のアクティブ方向とを同一とすることができるので、ｐ型ＭＯＳトランジスタに比べて、素子面積の縮小化が図れると共に、送信信号に相加されるノイズを除去することができ、信頼性の高い送信信号を生成することができるようになる。
【００３０】
また本発明は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含み第２のセルは、各パッドに接続される配線及びトランジスタに寄生される負荷がほぼ同等になるように配置され、前記電流源は、前記第１及び第２のセルに隣接して配置されることを特徴とする。
【００３１】
また本発明は、前記第３の負荷素子は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする。
【００３２】
また本発明は、前記第４の負荷素子は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする。
【００３３】
また本発明は、前記第５の負荷素子は、前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする。
【００３４】
このように本発明によれば、半導体集積装置内で配置される差動対で構成される第１及び第２の信号線への経路の間に、負荷バランスを調整するための各負荷素子を配置することで、レイアウト配置の効率を向上させることも可能となる。
【００３５】
また本発明は、前記第１乃至３のパッドは、接続されるボンディングワイヤの長さの差がより少なくなる位置に配置されることを特徴とする。
【００３６】
本発明によれば、ノードから見た出力インピーダンスを３経路とも同等に保つことができるので、出力される信号のレベルの品質を向上させることができる。
【００３７】
また本発明は、差動対を構成する第１及び第２の信号線を介して送信される信号は、ＵＳＢ（Universal Serial Bus）規格で規定された信号であることを特徴とする。
【００３８】
この場合に所与のインタフェース規格として、ＵＳＢ２．０規格やＵＳＢ２．０規格を更に発展させた規格を用いることができる。
【００３９】
また本発明に係る電子機器は、上記いずれか記載の半導体集積装置と、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００４０】
本発明によれば、高速なデータ転送かつ動作の安定したデータ転送制御装置を電子機器に組み込むことができるため、電子機器の性能を向上させることができる。
【００４１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００４２】
１． ＵＳＢ２．０
ＵＳＢ２．０によれば、ＵＳＢ１．１又はＵＳＢ２．０対応の複数の周辺機器は、ハブ装置を介在させて、バスを管理するホスト装置としてのパーソナルコンピュータに接続することができる。
【００４３】
このようなホスト装置には、ＵＳＢ２．０に対応したホストコントローラが搭載される。ホストコントローラは、接続されている機器がＵＳＢ１．１対応かＵＢＳ２．０対応かを判断して、バスを介したデータ転送を制御する。
【００４４】
またハブ装置には、例えばＵＳＢ２．０に対応したハブコントローラが搭載される。ハブコントローラは、接続される周辺機器がＵＳＢ１．１対応かＵＳＢ２．０対応かを判断して、バス転送方式を制御する。
【００４５】
また、周辺機器にも、ＵＳＢ１．１又はＵＳＢ２．０に対応したデバイスコントローラが搭載される。例えば、デバイスコントローラがＵＳＢ２．０に対応する場合、このデバイスコントローラは、ＵＳＢ１．１及びＵＳＢ２．０のインタフェース規格に対応した物理層回路と、搭載される周辺機器に応じたデータ転送制御を行う論理層回路とを含む。
【００４６】
本発明に係る半導体集積装置は、上述した物理層回路を含むホストコントローラ、ハブコントローラ及びデバイスコントローラ（広義には、データ転送制御装置）に適用することができる。なお、本発明に係る半導体集積装置は、差動対の信号線に信号を出力するものであれば、ＵＳＢ２．０により規定された各種コントローラへの適用に限定されるものではない。
【００４７】
２． 半導体集積装置（データ転送制御装置）
図１に、本発明に係る半導体集積装置が適用されたデータ転送制御装置の構成の一例を示す。
【００４８】
このデータ転送制御装置は、論理層回路と物理層回路を含む。
【００４９】
論理層回路は、データハンドラ回路１０、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。物理層回路は、アナログフロントエンド回路４０を含む。なお、このデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。
【００５０】
データハンドラ回路（広義には、データ転送を行うための所与の回路）１０は、ＵＳＢ２．０に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路は、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理等を行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路１０は、ＳＩＥ（Serial Interface Engine）に接続される。
【００５１】
ＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御等のエンドポイント処理を行うためのエンドポイントロジックとを含む。
【００５２】
ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受信を行うためのロジック回路である。
【００５３】
ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full Speed）でのデータの送受信を行うためのロジック回路である。
【００５４】
アナログフロントエンド回路４０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、ＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動対の信号によりデータが送受信される。
【００５５】
このデータ転送制御装置は、その他にＨＳ回路２０で用いる４８０ＭＨｚのクロックや、装置内部及びＳＩＥで用いる６０ＭＨｚのクロックを生成するクロック回路（図示せず）、アナログフロントエンド回路４０の各種制御信号を生成する制御回路（図示せず）を含む。
【００５６】
ＨＳ回路２０は、ＤＬＬ（Delay Line PLL）回路２２、エラスティシティバッファ（elasticity buffer）２４を含む。
【００５７】
ＤＬＬ回路２２は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。
【００５８】
エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００５９】
ＵＳＢ２．０では、ＨＳモードとＦＳモードが、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００６０】
ＨＳモードでは、ＨＳ回路２０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６１】
ＦＳモードでは、ＦＳ回路３０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６２】
このため、アナログフロントエンド回路４０では、差動対の送受信信号であるＤＰ、ＤＭをＨＳモードで送受信するためのＨＳモード用ドライバ及びレシーバ、ＦＳモードで送受信するためのＦＳモード用ドライバ及びレシーバが別個に設けられている。
【００６３】
より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動データレシーバ４４、ＳＥ（Single Ended）＿ＤＰレシーバ４６、ＳＥ＿ＤＭレシーバ４８、ＨＳカレントドライバ（広義には、送信回路）５０、低速用ＨＳ＿ＳＱ（SQuelch）＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４、ＨＳ差動データレシーバ５６を含む。
【００６４】
ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動対の送信信号を、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。
【００６５】
ＦＳ差動データレシーバ４４は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動データレシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。
【００６６】
ＳＥ＿ＤＰレシーバ４６は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＰを増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。
【００６７】
ＳＥ＿ＤＭレシーバ４８は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＭを増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。
【００６８】
ＨＳカレントドライバ５０は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅し、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＨＳカレントドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。
【００６９】
低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＤＰ及びＤＭの差動対の受信信号の有無を精度良く検出し、信号検出結果としてＨＳ＿ＳＱ＿Ｌを出力する。この低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＨＳ＿ＳＱ＿Ｌ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒにより省電力制御される。
【００７０】
高速用ＨＳ＿ＳＱ回路５４は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱをＨＳ回路２０に対して出力する。この高速用ＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御される。
【００７１】
ＨＳ差動データレシーバ５６は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。このＨＳ差動データレシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。
【００７２】
差動対の送受信信号ＤＰ、ＤＭのうちＤＰは、ＳＷＡ及びプルアップ抵抗Ｒｐｕを介して、電源電圧３．３Ｖに（電気的に）接続される。また、差動対の送受信信号のうちＤＭは、ＳＷＢに接続される。ＳＷＡ及びＳＷＢは、ＲｐｕＥｎｂにより制御される。負荷バランスを考慮すると、ＤＭについても、ＳＷＢを介してプルアップ抵抗Ｒｐｕと同等の抵抗を接続するようにしてもよい。ＲｐｕＥｎｂは、ＦＳモードのとき、少なくともＳＷＡによりＤＰをプルアップ抵抗Ｒｐｕに接続させる。
【００７３】
このようにデータ転送制御装置は、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。
【００７４】
２．１ 送受信系の構成
図２に、図１に示したデータ転送制御装置を用いて、ＨＳモードでデータ転送を行う場合の送受信系の構成要部の一例を示す。
【００７５】
ＨＳモードでデータ転送を行う場合、上述した物理層回路を含む送信側データ転送制御装置６０-Tと、受信側データ転送制御装置６０-Rとが、差動対の送受信信号ＤＰ、ＤＭが伝送される差動対の信号線（広義には、第１及び第２の信号線）６２-1、６２-2を介して接続される。
【００７６】
上述したように、ＵＳＢ２．０によれば、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバは、それぞれ別個に設けられている。そのため、各モードにおけるドライバ及びレシーバは、差動対の信号線（第１及び第２の信号線６２-1、６２-2）に共通接続されている。
【００７７】
送信側のデータ転送制御装置６０-Tのアナログフロントエンド回路は、少なくともＦＳドライバ４２-T、ＨＳカレントドライバ５０-Tを含む。受信側のデータ転送制御装置６０-Rのアナログフロントエンド回路は、少なくともＦＳドライバ４２-R、ＨＳ差動データレシーバ５６-Rを含む。
【００７８】
ＵＳＢ２．０では、ＨＳモードのデータ転送時における出力インピーダンスＺ０（４５Ω±１０％）が規定されており、第１及び第２の信号線６２-1、６２-2それぞれには、データ転送制御装置内にこの出力インピーダンスと等価のインピーダンスＲｓを有するターミネーション用抵抗が接続されている。
【００７９】
このターミネーション用抵抗は、ＦＳドライバに接続される。従って、ＨＳモードにおいてＦＳドライバが「０」をドライブすることによって、このターミネーション用抵抗が、ＨＳモードにおける信号線の終端抵抗として活用されることになる。
【００８０】
ＦＳドライバ４２-Tは、例えば図１に示すＦＳ＿ＯｕｔＤｉｓによる出力制御によって、第１及び第２の信号線６２-1、６２-2に「０」をドライブする。この結果、送信側のデータ転送制御装置６０-T内において、第１及び第２の信号線６２-1、６２-2が、ターミネーション用抵抗を介してプルダウンされる。
【００８１】
また、ＨＳカレントドライバ５０-Tは、例えば図１に示すＨＳ＿ＯｕｔＤｉｓによる出力制御、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂによる駆動電流の供給制御によって、図示しないＨＳ回路からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅する。
【００８２】
一方、ＦＳドライバ４２-Rは、例えば図１に示すＦＳ＿ＯｕｔＤｉｓによる出力制御によって、第１及び第２の信号線６２-1、６２-2に「０」をドライブする。この結果、受信側のデータ転送制御装置６０-R内において、第１及び第２の信号線６２-1、６２-2が、ターミネーション用抵抗を介してプルダウンされる。
【００８３】
また、ＨＳ差動データレシーバ５６-Rは、例えば図１に示すＨＳ＿ＲｘＥｎｂによる出力制御によって、第１及び第２の信号線６２-1、６２-2の差動対の受信信号を増幅して、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。
【００８４】
このように送信側のデータ転送制御装置６０-TのＨＳカレントドライバ５０-Tは、送信側及び受信側においてそれぞれターミネーション用抵抗で終端された第１及び第２の信号線６２-1、６２-2を、送信信号に応じて電流駆動する。
【００８５】
３． 送信回路
３．１ 電流経路
図３に、このようなＨＳカレントドライバの構成の概要を示す。
【００８６】
ＨＳカレントドライバ５０は、第１の電源ＡＶＤＤとノードＮＤとの間に接続された電流源７０と、ノードＮＤに一端が接続されたスイッチ素子ＳＷ１〜ＳＷ３とを含む。スイッチ素子ＳＷ１の他端は、ＤＰ端子（広義には、接続端子）７２に接続される。スイッチ素子ＳＷ２の他端は、ＤＭ端子７４に接続される。スイッチ素子ＳＷ３の他端は、ＤＡ端子７６に接続される。ＤＡ端子７６は、回路内部若しくは回路外部で第２の電源ＡＶＳＳに接続される。
【００８７】
ＨＳカレントドライバが半導体集積装置に集積化された場合、ＤＰ端子７２としてＤＰパッド、ＤＭ端子７４としてＤＭパッド、ＤＡ端子７６としてＤＡパッド（若しくは、ＡＶＳＳパッド）のいずれかと電流源７０とを電気的に接続するようになっている。ここで、パッドは、例えば半導体集積装置の外縁部に沿って配置された接続端子としての電極をいい、各パッドは、パッケージの各端子に対応付けられ、電気的に接続される。
【００８８】
このようなＨＳカレントドライバ５０は、スイッチ素子ＳＷ１〜ＳＷ３を排他的に制御することで、電流源７０からの電流がＤＰ端子７２、ＤＭ端子７４及びＤＡ端子７６のうちいずれか１つに流れ込むようになっている。
【００８９】
より具体的には、ＤＰ「１」を送信する場合、ＨＳカレントドライバ５０は、ＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２及びＳＷ３をオフにして、ＤＰ端子７２に電流源７０からの電流を流す。
【００９０】
ＤＭ「１」を送信する場合、ＨＳカレントドライバ５０は、ＨＳ＿ＤＭｏｕによりスイッチ素子ＳＷ２をオン、スイッチ素子ＳＷ１及びスイッチＳＷ３をオフにして、ＤＭ端子７４に電流源７０からの電流を流す。
【００９１】
ＤＰ「１」若しくはＤＭ「１」の信号送信期間（広義には、信号出力期間）以外の非信号送信期間（広義には、非信号出力期間）では、ＨＳカレントドライバ５０は、ＨＳ＿ＯｕｔＤｉｓによりスイッチ素子ＳＷ３をオン、スイッチ素子ＳＷ１及びＳＷ２をオフにして、ＤＡ端子７６に電流源７０からの電流を流す。
【００９２】
こうすることで、非信号送信期間において電流源７０からの電流経路を設けない場合に、ノードＮＤの電圧上昇が発生することを回避することができる。
【００９３】
図４に、ＨＳカレントドライバによって送信される差動対の送信信号の波形の一例を示す。
【００９４】
図３に示したように、ＨＳカレントドライバ５０は、図示しないＨＳ回路から両エッジが揃った状態で排他的に論理動作するＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔが供給される。
【００９５】
一般的に、電流源７０の動作開始及び動作停止の制御は可能である。しかしながら、電流源７０の動作の安定化に時間を要するため、ＨＳモードのような高速転送を行う場合に、送信のたびに電流源７０の動作開始及び動作停止を行うことは困難である。そこで、動作安定のためには、電流源７０は、定常的に電流を流すことが必要となる。
【００９６】
このように定常的に電流源７０によって電流が供給される場合において、非信号送信期間におけるスイッチ素子ＳＷ３を介した電流経路を設けないとき、定常的に流れる電流源７０からの電流によって、ノードＮＤの電圧が上昇する。
【００９７】
このとき、図４のＴ１に示すＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオンすると、ＤＰの電圧が規定されたレベルＬＶ０を越える。すなわち、非信号送信期間から信号送信期間になった最初のＴ１におけるＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧が高くなってしまうという問題が生じる。このＤＰの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【００９８】
ＤＭについても同様で、Ｔ１に続くＴ２において、ＨＳ＿ＤＭｏｕｔによりスイッチ素子ＳＷ２をオンすると、ＤＭの電圧が規定されたレベルＬＶ０を超えてしまう場合がある。このＤＭの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【００９９】
そこで、図３では、非信号送信期間に、スイッチ素子ＳＷ３を介して電流源７０からの電流をＤＡ端子に流すことにより、非信号送信期間におけるノードＮＤの電圧上昇を回避し、非信号送信期間から信号送信期間になった最初の送信信号の出力レベルが規格外になることを防止し、動作の安定化を図る。
【０１００】
３．２ インピーダンス
ところで、ＨＳカレントドライバ５０により第１及び第２の信号線６２-1、６２-2を電流駆動する場合、ノードＮＤから受信端側のインピーダンスにより、送信信号レベルが決まる。
【０１０１】
ここで、ノードＮＤからスイッチ素子ＳＷ１及び第１の信号線６２-1を介した受信端までのインピーダンスをＺｐ、ノードＮＤからスイッチ素子ＳＷ２及び第２の信号線６２-2を介した受信端までのインピーダンスをＺｍ、ノードＮＤからスイッチ素子ＳＷ３及びＤＡ端子７４を介して第２の電源ＡＶＳＳまでのインピーダンスをＺａとする。
【０１０２】
非信号送信期間においてＤＡ端子への電流経路が設けられている場合であっても、「Ｚｐ：Ｚｍ：Ｚａ＝１：１：α（ただし、１＜α）」のとき、ＤＡ端子への電流経路のインピーダンスが高い分だけノードＮＤの電圧が上昇する。このとき、図４のＴ３に示すＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオンすると、ＤＰの電圧が規定されたレベルＬＶ０を越える場合がある。すなわち、非信号送信期間から信号送信期間になった最初のＴ３におけるＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧が高くなってしまうという問題が生じる。このＤＰの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０３】
ＤＭについても同様で、Ｔ３に続くＴ４において、ＨＳ＿ＤＭｏｕｔによりスイッチ素子ＳＷ２をオンすると、ＤＭの電圧が規定されたレベルＬＶ０を超えてしまう場合がある。このＤＭの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０４】
また、非信号送信期間においてＤＡ端子への電流経路が設けられている場合であっても、「Ｚｐ：Ｚｍ：Ｚａ＝１：１：β（０＜β＜１）」のとき、ＤＡ端子への電流経路のインピーダンスが低いため、ノードＮＤの電圧が下降する。このとき、図４のＴ３に示すＨＳ＿ＤＰｏｕｔによりスイッチ素子ＳＷ１をオンすると、ＤＰの電圧が規定されたレベルＬＶ０に達しない。すなわち、非信号送信期間から信号送信期間になった最初のＴ３におけるＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧が低くなってしまい、受信端で正常に送信信号が検出されなくなるおそれが発生するという問題が生じる。このＤＰの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０５】
ＤＭについても同様で、Ｔ３に続くＴ４において、ＨＳ＿ＤＭｏｕｔによりスイッチ素子ＳＷ２をオンすると、ＤＭの電圧が規定されたレベルＬＶ０に達しない場合がある。このＤＭの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧ＬＶ０に近付く。
【０１０６】
このように、ノードＮＤからの各電流経路のインピーダンスが揃っていない場合、各経路を介して出力される信号レベルが揃わなくなるばかりでなく、ノードＮＤの電圧の変動も生じてしまう。
【０１０７】
第１及び第２の信号線６２-1、６２-2は、上述したように送信側及び受信側のターミネーション用抵抗と信号線の抵抗とにより規定されたインピーダンスＺ０となる。そこで、図３では、各電流経路のインピーダンスを同等とするため、非信号送信期間にスイッチ素子ＳＷ３を介して電流源７０からの電流をＤＡ端子に流す経路のインピーダンスが、上述のインピーダンスと同等となるようにしている。
【０１０８】
３．３ レイアウト配置
また、このようなデータ転送制御装置において、少なくともＨＳカレントドライバにより駆動される第１及び第２の信号線６２-1、６２-2への電流経路は、対称性が維持されることが望ましい。こうすることで、ＤＰ端子及びＤＭ端子への経路の負荷バランスを保つことができ、その結果信号送信期間に第１及び第２の信号線６２-1、６２-2に出力される信号波形を同等とすることができるようになる。
【０１０９】
また、非信号送信期間に電流源７０からの電流をＤＡ端子に流すためのスイッチ素子ＳＷ３は、信号送信期間に電流源７０からの電流を流すためのスイッチ素子ＳＷ１及びＳＷ２と等距離にあることが望ましい。こうすることで、信号送信期間と非信号送信期間との切り替え時において、ノードＮＤの電荷の移動を、スイッチ素子ＳＷ１及びＳＷ２において同等とすることができる。その結果、非信号送信期間から信号送信期間に切り替わった最初の信号が、スイッチ素子ＳＷ１及びＳＷ２のいずれを介して出力される場合も、その信号波形を等価なものにすることができる。
【０１１０】
そのため、データ転送制御装置（半導体集積装置）では、信号送信期間に電流経路が形成される２経路（ＳＷ１、ＳＷ２）のレイアウト配置について、対称となるように構成し、差動対で構成される第１及び第２の信号線への経路に寄生される抵抗成分及び容量成分等の負荷がプロセス変動に関わらず同等となるようにしている。これにより、差動対で動作する送受信信号に付加されるノイズは、精度良く相殺される。
【０１１１】
更に、例えば差動対の信号線への各経路のレイアウトを行う場合、各経路をセル化して両セル同士をミラー配置する。そして、信号送信期間以外に電流経路が形成される１経路（ＳＷ３）については、両セルの間に配置し、非信号送信期間から信号送信期間の切り替え時におけるＤＰ及びＤＭの信号波形が等価になるようにすると共に、レイアウト配置の効率を向上させる。
【０１１２】
３．４ パッド位置
更にまた、差動対を構成する第１及び第２の信号線６２-1、６２-2が接続されるＤＰ端子７２、ＤＭ端子７４が、半導体基板上にＤＰパッド及びＤＭパッドとして設けられる場合、対応するパッケージの端子までの負荷バランスが同等となるように基板上のほぼ中央部に両パッドが配置されることが望ましい。
【０１１３】
こうすることで、ＤＰ及びＤＭパッドからボンディングワイヤを介して対応するパッケージの端子までに寄生される負荷の軽減と、負荷バランスの維持とを図り、信号波形を等価にすることによる信号送受信の信頼性の向上を図ることができる。
【０１１４】
例えば図５（Ａ）に示すように半導体基板７８上のコーナー部近傍にＤＰパッド７２、ＤＭパッド７４、ＤＡパッド７６を配置した場合、パッケージングによるリードの長さまでを考慮すると、パッドとパッケージの端子までに寄生される負荷がその分大きくなってしまう。また、ＤＰパッド７２及びＤＭパッド７４について、ボンディングワイヤ及びリードの長さの差で負荷バランスが失われる場合もある。
【０１１５】
これに対して、図５（Ｂ）に示すように半導体基板７８上の中央部付近にＤＰパッド７２、ＤＭパッド７４、ＤＡパッド７６を配置した場合、図５（Ａ）の場合に比べて、パッケージングによるリードの長さが短くなるため、パッドとパッケージの端子までに寄生される負荷を小さくすることができる。しかも、ＤＰパッド７２及びＤＭパッド７４について、ボンディングワイヤ及びリードの長さの差がなくなり、負荷バランスを同等に保つことができる。
【０１１６】
また、上述したようにＤＰパッド及びＤＭパッドのみならず、ＤＡパッドについても負荷バランスを考慮する必要があるため、これらに接続される信号線の負荷バランスが同等となるような位置に３パッドを配置することが望ましい。
【０１１７】
以上のようにＨＳカレントドライバを構成することで、例えばＨＳモードによるデータ転送を実現することができる。また、これに必要とされる電流源の動作を安定させ、高速なデータ転送の安定化を図ることができる。
【０１１８】
３．５ 送信回路の構成例
以下では、このようなＨＳカレントドライバに適用可能な送信回路とこの送信回路を含むデータ転送制御装置について具体的に説明する。
【０１１９】
＜第１の実施形態＞
図６に、本発明の第１の実施形態における送信回路の構成例を示す。
【０１２０】
第１の実施形態における送信回路５０は、データ転送制御装置６０-1において、ＵＳＢ２．０で規定された信号の送信を行う。このデータ転送制御装置６０-1は、ＤＰ端子７２、ＤＭ端子７４、ＤＡ端子７６を含む。
【０１２１】
ＤＰ端子７２は、差動対の信号線を構成する第１の信号線６２-1に電気的に接続される。ＤＭ端子７４は、差動対の信号線を構成する第２の信号線６２-2に電気的に接続される。ＤＡ端子７６は、第２の電源ＡＶＳＳに電気的に接続される。
【０１２２】
送信回路５０は、定電流源８０、スイッチ素子ＳＷ１としてのｎ型ＭＯＳトランジスタ８２-P、スイッチ素子ＳＷ２としてのｎ型ＭＯＳトランジスタ８２-M、スイッチ素子ＳＷ３としてのｎ型ＭＯＳトランジスタ８２-Aを含む。
【０１２３】
定電流源８０は、電流源制御信号ＣＩ６０によって動作制御される。定電流源８０は、この電流源制御信号ＣＩ６０の電流値に応じた所与の定電流値の電流をノードＮＤに供給する。
【０１２４】
ノードＮＤは、ｎ型ＭＯＳトランジスタ８２-P、８２-M、８２-Aの各ソース端子に接続される。
【０１２５】
ｎ型ＭＯＳトランジスタ８２-Pは、ドレイン端子にＤＰ端子７２が接続され、ゲート端子にＨＳ回路からのＨＳ＿ＤＰｏｕｔが供給される。
【０１２６】
ｎ型ＭＯＳトランジスタ８２-Mは、ドレイン端子にＤＭ端子７４が接続され、ゲート端子にＨＳ回路からのＨＳ＿ＤＭｏｕｔが供給される。
【０１２７】
ｎ型ＭＯＳトランジスタ８２-Aは、ドレイン端子にＤＡ端子７６が接続され、ゲート端子にＨＳ回路からのＨＳ＿ＯｕｔＤｉｓが供給される。
【０１２８】
ｎ型ＭＯＳトランジスタ８２-Pのドレイン端子とＤＰ端子７２とを電気的に接続する第１の送信信号線８４-Pは、上述したようにＦＳドライバのターミネーション用抵抗によって終端される。そのため、図６では、模式的に第１の送信信号線８４-Pと第２の電源ＡＶＳＳとの間に、インピーダンスＲｓを有する抵抗素子が接続されている。
【０１２９】
ｎ型ＭＯＳトランジスタ８２-Mのドレイン端子とＤＭ端子７４とを電気的に接続する第２の送信信号線８４-Mは、上述したようにＦＳドライバのターミネーション用抵抗によって終端される。そのため、図６では、模式的に第２の送信信号線８４-Mと第２の電源ＡＶＳＳとの間に、インピーダンスＲｓを有する抵抗素子が接続されている。
【０１３０】
第１の実施形態ではｎ型ＭＯＳトランジスタ８２-P、８２-MがそれぞれＨＳ＿ＤＰｏｕｔ、ＨＳ＿ＤＭｏｕｔによりオンされたときのインピーダンスが、Ｒｓ／２となるような形状で形成されている。
【０１３１】
また、ｎ型ＭＯＳトランジスタ８２-Aは、ＨＳ＿ＯｕｔＤｉｓによりオンされたときのインピーダンスがＲｓとなるような形状で形成されている。
【０１３２】
ここで、ｎ型ＭＯＳトランジスタ８２-Pのチャネル幅をＷｐ、ｎ型ＭＯＳトランジスタ８２-Mのチャネル幅をＷｍ、ｎ型ＭＯＳトランジスタ８２-Aのチャネル幅をＷａとする。例えば、各トランジスタのチャネル長Ｌを一定にして、チャネル幅Ｗｐ（Ｗｍ）でインピーダンスＲｓ／２を実現し、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：０．５」に調整することによって、容易に上述したインピーダンスを有するトランジスタを実現することができる。
【０１３３】
定電流源８０は、ｐ型ＭＯＳトランジスタ８６-1〜８６-4を含み、２段構成されたカレントミラー回路である。
【０１３４】
すなわち、ｐ型ＭＯＳトランジスタ８６-1は、ソース端子に第１の電源ＡＶＤＤが接続され、ドレイン端子にｐ型ＭＯＳトランジスタ８６-2のソース端子が接続される。ｐ型ＭＯＳトランジスタ８６-1のゲート端子及びドレイン端子は、接続されている。ｐ型ＭＯＳトランジスタ８６-2のゲート端子及びドレイン端子は、接続されている。
【０１３５】
ｐ型ＭＯＳトランジスタ８６-2のドレイン端子には、電流源制御信号ＣＩ６０が供給される。
【０１３６】
一方、ｐ型ＭＯＳトランジスタ８６-3は、ソース端子に第１の電源ＡＶＤＤが接続され、ドレイン端子にｐ型ＭＯＳトランジスタ８６-4のソース端子が接続される。ｐ型ＭＯＳトランジスタ８６-3のゲート端子及びドレイン端子は、接続されている。ｐ型ＭＯＳトランジスタ８６-4のゲート端子及びドレイン端子は、接続されている。
【０１３７】
ｐ型ＭＯＳトランジスタ８６-4のドレイン端子は、ノードＮＤに接続される。
【０１３８】
このような定電流源８０では、２段のカレントミラー構成により、安定した定電流値の電流を生成することができる。この定電流源８０は、電流源制御信号ＣＩ６０で供給される電流値に対して、所与のミラー比率倍の定電流値の電流をノードＮＤに供給する。
【０１３９】
上述した構成の送信回路において、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、８２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１４０】
すなわち、ＤＰ「１」を送信する場合、ＨＳ＿ＤＰｏｕｔによりｎ型ＭＯＳトランジスタ８２-Pをオンすることにより、ノードＮＤに供給される定電流でノードＮＤから見たインピーダンスＲｓを駆動することになる。
【０１４１】
ＤＭ「１」を送信する場合、ＨＳ＿ＤＭｏｕｔによりｎ型ＭＯＳトランジスタ８２-Mをオンすることにより、ノードＮＤに供給される定電流でノードＮＤから見たインピーダンスＲｓを駆動することになる。
【０１４２】
また、ＤＰ及びＤＭに「０」を送信する非信号送信期間では、ｎ型ＭＯＳトランジスタ８２-Aをオンすることにより、ノードＮＤに供給される定電流でノードＮＤから見たインピーダンスＲｓを駆動することになる。
【０１４３】
従って、このインピーダンスＲｓを、ＵＳＢ２．０で規定されるＨＳカレントドライバの出力インピーダンスに調整することによって、ＨＳモードによるデータ転送を実現することができる。
【０１４４】
図７に、第１の実施形態における送信回路によって送信される差動対の送信信号の波形の一例を示す。
【０１４５】
上述したように第１の実施形態における送信回路は、非信号送信期間における定電流源の電流経路を設け、ノードＮＤからの電流経路のインピーダンスを全て同等とするように構成されている。これにより、非信号送信期間から信号送信期間への最初のＴ１０のＨＳ＿ＤＰｏｕｔで出力されるＤＰの電圧は、本来の送信期間で出力されるべきレベルＬＶ０で出力され、規格外の信号レベルが出力されることがなくなる。
【０１４６】
更に、図６に示すように、第１の実施形態ではスイッチ素子としてｎ型ＭＯＳトランジスタを用いていることを特徴としている。
【０１４７】
図８に、スイッチ素子としてｎ型ＭＯＳトランジスタを用いた場合とｐ型ＭＯＳトランジスタを用いた場合における送信信号の波形の概要を模式的に示す。
【０１４８】
図８（Ａ）に示すように、スイッチ素子としてｎ型ＭＯＳトランジスタを用いた場合、ゲート端子に供給されるゲート信号（例えば、図６ではＨＳ＿ＤＰｏｕｔ、ＨＳ＿ＤＭｏｕｔ、ＨＳＯｕｔＤｉｓ）のアクティブ方向と、ゲート信号がアクティブになったときにｎ型ＭＯＳトランジスタのソース端子及びドレイン端子を介して出力される送信信号（例えば、図６ではＤＰ、ＤＭ）のアクティブ方向とが同一方向となる。
【０１４９】
これに対して、図８（Ｂ）に示すように、スイッチ素子としてｐ型ＭＯＳトランジスタを用いた場合、ゲート端子に供給されるゲート信号のアクティブ方向と、ｎ型ＭＯＳトランジスタのソース端子及びドレイン端子を介して出力される送信信号のアクティブ方向とが相反する方向となる。この場合、ゲート信号が論理レベル「Ｌ」になってから、ｐ型ＭＯＳトランジスタのソース端子及びドレイン端子間に電流が流れるため、送信信号に負方向のノイズが相加される可能性が生ずる。
【０１５０】
このため、図８（Ａ）に示すように、ｎ型ＭＯＳトランジスタをスイッチ素子として用いることによって、ｐ型ＭＯＳトランジスタに比べて素子面積の縮小化が図れると共に、送信信号に相加されるノイズを除去することができ、信頼性の高い送信信号を生成することができるようになる。
【０１５１】
図９に、第１の実施形態における送信回路５０を含むデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す。
【０１５２】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。
【０１５３】
第１の実施形態における送信回路５０を含むデータ転送制御装置６０-1は、半導体基板上で集積化される。このデータ転送制御装置６０-1では、基板外縁部に沿ってパッドが配列されている。ここでは、第２の電源ＡＶＳＳパッドの間に、ＤＰパッド７２とＤＭパッド７４とが配置され、その間にＤＡパッド７６が配置されている。
【０１５４】
ＤＰパッド７２は、所与の配線層で第１のセルＣＬ-Pと電気的に接続される。
【０１５５】
ＤＭパッド７４は、所与の配線層で第２のセルＣＬ-Mと電気的に接続される。
【０１５６】
第１及び第２のセルＣＬ-P、ＣＬ-Mは、差動対の第１及び第２の信号線６２-1、６２-2への電流経路を形成するトランジスタ、抵抗素子、スイッチ素子及びこれらを電気的に接続する配線がセル化されたものである。第１及び第２のセルＣＬ-P、ＣＬ-Mは、少なくとも配線層がミラー配置されている。
【０１５７】
第１のセルＣＬ-Pは、ノードＮＤから第１の信号線６２-1に接続されるＤＰパッド７２への電流経路がセル化されている。
【０１５８】
より具体的には、第１のセルＣＬ-Pは、ｎ型ＭＯＳトランジスタ８２-Pの配置領域ＴＲＰ、ＦＳドライバ４２のＤＰを駆動する駆動回路４２-Pの配置領域ＦＳＰ、入力保護回路の配置領域ＧＣＤ、第１の電源３．３Ｖに接続されるプルアップ抵抗の配置領域ＲＡ、プルアップ抵抗と第１の信号線６２-1とを接続するためのスイッチ素子ＳＷＡの配置領域ＳＷＰを含む。配置領域ＦＳＰと、第１の送信信号線８４-Pの配線層とは、インピーダンスＲｓを有する抵抗素子が形成された抵抗素子配置領域を介して電気的に接続される。また、第１の送信信号線８４-Pの配線層は、入力保護回路の配置領域ＧＣＤを介して、配置領域ＴＲＰとＤＰパッド７２とを電気的に接続している。
【０１５９】
一方、第２のセルＣＬ-Mは、ｎ型ＭＯＳトランジスタ８２-Mの配置領域ＴＲＭ、ＦＳドライバ４２のＤＭを駆動する駆動回路４２-Mの配置領域ＦＳＭ、入力保護回路の配置領域ＧＣＤ、第１の電源３．３Ｖに接続されるプルアップ抵抗の配置領域ＲＢ、プルアップ抵抗と第２の信号線６２-2とを接続するためのスイッチ素子ＳＷＢの配置領域ＳＷＭを含む。配置領域ＦＳＭと、第２の送信信号線８４-Mの配線層とは、インピーダンスＲｓを有する抵抗素子が形成された抵抗素子配置領域を介して電気的に接続される。また、第２の送信信号線８４-Mの配線層は、入力保護回路の配置領域ＧＣＤを介して、配置領域ＴＲＭとＤＭパッド７４とを電気的に接続している。
【０１６０】
ＤＡパッド７６は、ＤＰパッド７２とＤＭパッド７４との間に配置される。ＤＡパッド７６とｎ型ＭＯＳトランジスタ８２-Aの配置領域ＴＲＡは、パッドの配列方向とほぼ垂直の方向に配置される所与の配線層で電気的に接続される。
【０１６１】
また、ノードＮＤに定電流値の電流を供給する定電流源８０の配置領域ＣＣＧは、第１及び第２のセルＣＬ-M、ＣＬ-Pの対称性を維持するため、第２のセルＣＬ-Mと隣接する領域に配置される。
【０１６２】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路に寄生される抵抗成分及び容量成分等は、プロセス変動に関わらず同等の負荷を有し、差動対で動作する送受信信号ＤＰ、ＤＭに付加されるノイズは、精度良く相殺される。
【０１６３】
また、ｎ型ＭＯＳトランジスタ８２-Aを介した信号送信期間以外に形成される電流経路について、差動対で構成される第１及び第２の信号線への経路の間に配置することにより、レイアウト配置の効率を向上させることも可能となる。
【０１６４】
＜第２の実施形態＞
図１０に、本発明の第２の実施形態における送信回路の構成例を示す。
【０１６５】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０１６６】
第２の実施形態における送信回路１００は、データ転送制御装置６０-2において、ＵＳＢ２．０で規定された信号の送信を行う。
【０１６７】
第２の実施形態における送信回路１００が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１０２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０１６８】
また、第２の実施形態における送信回路１００が第１の実施形態における送信回路５０と異なる第２の点は、ｎ型ＭＯＳトランジスタ１０２-Aのドレイン端子とＤＡ端子７６との間にインピーダンスがＲｓ／２の抵抗素子１０４が挿入されている点である。
【０１６９】
すなわち、送信回路１００では、ｎ型ＭＯＳトランジスタ１０２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１０２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、インピーダンスＲｓ／２の抵抗素子１０４を、ｎ型ＭＯＳトランジスタ１０２-Aのドレイン端子とＤＡ端子７６との間に挿入している。
【０１７０】
このように構成することにより、ノードＮＤからＤＡ端子７６への電流経路のインピーダンスはＲｓとなって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１０２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１７１】
このような構成の第２の実施形態における送信回路１００の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０１７２】
従って、第２の実施形態における送信回路１００は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、抵抗素子１０４として、第１及び第２の送信信号線８４-M、８４-Pに接続されるターミネーション用抵抗と同一構成の抵抗素子を並列に接続して構成した場合、プロセス変動による各抵抗素子の抵抗値の変動を吸収することができる。
【０１７３】
図１１に、第２の実施形態における送信回路１００を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０１７４】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０１７５】
第２の実施形態におけるデータ転送制御装置６０-2は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１０２-Aの配置領域ＴＲＡの大きさが約半分となる一方、インピーダンスＲｓ／２を有する抵抗成分を有する抵抗素子配置領域が、配置領域ＴＲＡとＤＡパッド７６との間に形成される。そして、ＤＡパッド７６とｎ型ＭＯＳトランジスタ１０２-Aの配置領域ＴＲＡは、当該抵抗素子配置領域を介してパッドの配列方向とほぼ垂直の方向に配置される所与の配線層で電気的に接続される。
【０１７６】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０１７７】
＜第３の実施形態＞
図１２に、本発明の第３の実施形態における送信回路の構成例を示す。
【０１７８】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０１７９】
第３の実施形態における送信回路１２０は、データ転送制御装置６０-3において、ＵＳＢ２．０で規定された信号の送信を行う。
【０１８０】
第３の実施形態における送信回路１２０が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１２２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０１８１】
また、第３の実施形態における送信回路１２０が第１の実施形態における送信回路５０と異なる第２の点は、データ転送制御装置外部においてＤＡ端子７６にインピーダンスがＲｓ／２の抵抗素子が接続される点である。
【０１８２】
すなわち、送信回路１２０では、ｎ型ＭＯＳトランジスタ１２２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１２２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、装置外部において、ＤＡ端子７６にインピーダンスＲｓ／２の抵抗素子が接続されるようにしている。
【０１８３】
このように構成することにより、ノードＮＤからＤＡ端子７６への電流経路のインピーダンスはＲｓ／２となって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１２２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１８４】
このような構成の第３の実施形態における送信回路１２０の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０１８５】
従って、第３の実施形態における送信回路１２０は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、第２の実施形態と異なり、装置内に抵抗素子１０４を設ける必要がなくなり、送信回路の小型化、低コスト化を図ることができるようになる。
【０１８６】
図１３に、第３の実施形態における送信回路１２０を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０１８７】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０１８８】
第３の実施形態におけるデータ転送制御装置６０-3は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１２２-Aの配置領域ＴＲＡの大きさが約半分となり、その分他の素子の配置の自由度が向上する。
【０１８９】
この場合においても、第１の実施形態と同様に、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０１９０】
＜第４の実施形態＞
図１４に、本発明の第４の実施形態における送信回路の構成例を示す。
【０１９１】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０１９２】
第４の実施形態における送信回路１４０は、データ転送制御装置６０-4において、ＵＳＢ２．０で規定された信号の送信を行う。
【０１９３】
第４の実施形態における送信回路１４０が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１４２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０１９４】
また、第４の実施形態における送信回路１４０が第１の実施形態における送信回路５０と異なる第２の点は、ｎ型ＭＯＳトランジスタ１４２-Aのドレイン端子とＤＡ端子７６とを電気的に接続する第３の送信信号線８４-Aと、第２の電源ＡＶＳＳとの間にインピーダンスＲｓを有する抵抗素子が接続されている点である。
【０１９５】
更に、第４の実施形態における送信回路１４０が第１の実施形態における送信回路５０と異なる第３の点は、データ転送制御装置外部においてＤＡ端子７６にインピーダンスＲｓを有する抵抗素子が接続される点である。
【０１９６】
すなわち、送信回路１４０では、ｎ型ＭＯＳトランジスタ１４２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１４２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、第３の送信信号線８４-Aと第２の電源ＡＶＳＳとの間にインピーダンスＲｓの抵抗素子が接続され、ＤＡ端子７６もインピーダンスＲｓの抵抗素子で終端されるようにしている。
【０１９７】
このように構成することにより、ノードＮＤからＤＡ端子７６への電流経路のインピーダンスはＲｓ／２となって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１４２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０１９８】
このような構成の第４の実施形態における送信回路１４０の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０１９９】
従って、第４の実施形態における送信回路１４０は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、ＤＡ端子について、ＤＰ端子及びＤＭ端子と同様の構成をすることができるので、セルの流用、レイアウト配置等設計工数の削減と共に、特性を容易に揃えることができる。
【０２００】
図１５に、第４の実施形態における送信回路１４０を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０２０１】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０２０２】
第４の実施形態におけるデータ転送制御装置６０-4は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１４２-Aの配置領域ＴＲＡの大きさが約半分となる一方、インピーダンスＲｓを有する抵抗成分を有する抵抗素子配置領域が、配置領域ＴＲＡとＤＡパッド７６との間に形成される。そして、第３の送信信号線８４-Aの配線層が、第２の電源ＡＶＳＳとの間でこの抵抗成分が電気的に接続される。ＤＡパッド７６とｎ型ＭＯＳトランジスタ１４２-Aの配置領域ＴＲＡは、当該抵抗素子配置領域を介してパッドの配列方向とほぼ垂直の方向に配置される第３の送信信号線８４-Aの配線層で電気的に接続される。
【０２０３】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０２０４】
＜第５の実施形態＞
図１６に、本発明の第５の実施形態における送信回路の構成例を示す。
【０２０５】
ただし、図６に示した第１の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【０２０６】
第５の実施形態における送信回路１６０は、データ転送制御装置６０-5において、ＵＳＢ２．０で規定された信号の送信を行う。
【０２０７】
第５の実施形態における送信回路１６０が第１の実施形態における送信回路５０と異なる第１の点は、スイッチ素子ＳＷ３として適用されたｎ型ＭＯＳトランジスタ１６２-Aの形状がｎ型ＭＯＳトランジスタ８２-Aの形状と異なる点である。
【０２０８】
また、第５の実施形態における送信回路１６０が第１の実施形態における送信回路５０と異なる第２の点は、ｎ型ＭＯＳトランジスタ１６２-Aと第２の電源ＡＶＳＳとの間にインピーダンスがＲｓ／２の抵抗素子が挿入されている点である。
【０２０９】
更に、第５の実施形態における送信回路１６０が第１の実施形態における送信回路５０と異なる第３の点は、ＤＡ端子が省略されている点である。
【０２１０】
すなわち、送信回路１６０では、ｎ型ＭＯＳトランジスタ１６２-Aの形状をｎ型ＭＯＳトランジスタ８２-P、８２-Mと同一形状とし、「Ｗｐ：Ｗｍ：Ｗａ＝１：１：１」となるように構成することによって、ｎ型ＭＯＳトランジスタ１６２-AがＨＳ＿ＯｕｔＤｉｓによりオンされたときのオン抵抗のインピーダンスがＲｓ／２となるようにしている。更に、インピーダンスＲｓ／２の抵抗素子を、ｎ型ＭＯＳトランジスタ１６２-Aのドレイン端子と第２の電源ＡＶＳＳとの間に接続する一方、ＤＡ端子自体を省略するようにしている。
【０２１１】
このように構成することにより、ノードＮＤからｎ型ＭＯＳトランジスタ１６２-Aへの電流経路のインピーダンスはＲｓとなって、ノードＮＤから見たｎ型ＭＯＳトランジスタ８２-P、８２-M、１６２-Aを介した電流経路のインピーダンスは、全てＲｓと同等となる。
【０２１２】
このような構成の第５の実施形態における送信回路１６０の動作は、第１の実施形態における送信回路５０の動作と同様のため説明を省略する。
【０２１３】
従って、第５の実施形態における送信回路１６０は、第１の実施形態における送信回路５０と同様の効果を奏すると共に、ノードＮＤに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードＮＤに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、スイッチ素子ＳＷ３として用いたｎ型ＭＯＳトランジスタ１６２-Aのドレイン端子を、装置内部で第２の電源ＡＶＳＳに接続するようにしたので、端子を削減することができ、装置の低コスト化を図ることができる。
【０２１４】
図１７に、第５の実施形態における送信回路１６０を含むデータ転送制御装置のレイアウト配置の一例を模式的に示す。
【０２１５】
ただし、図６に示す送信回路５０と同一部分には同一符号を付し、適宜説明を省略する。また、図９に示すデータ転送制御装置６０-1と同一部分には同一符号を付し、適宜説明を省略する。
【０２１６】
第５の実施形態におけるデータ転送制御装置６０-5は、第１の実施形態に比べて、ｎ型ＭＯＳトランジスタ１６２-Aの配置領域ＴＲＡの大きさが約半分となる一方、一端が第２の電源ＡＶＳＳと電気的に接続されるインピーダンスＲｓ／２を有する抵抗成分を有する抵抗素子配置領域が形成され、ＤＡパッド７６が省略される。
【０２１７】
そして、ｎ型ＭＯＳトランジスタ１６２-Aの配置領域ＴＲＡは、当該抵抗素子配置領域と、パッドの配列方向とほぼ垂直の方向に配置される所与の配線層で電気的に接続される。
【０２１８】
このようにレイアウト配置することにより、差動対で構成される第１及び第２の信号線への経路の対称性を維持できると共に、レイアウト配置の効率を向上させることも可能となる。
【０２１９】
４． 電子機器
次に、第１〜第５の実施形態における送信回路を含むデータ転送制御装置（広義には、半導体集積装置）が適用された電子機器の例について説明する。
【０２２０】
例えば図１８（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１９（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御等を行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォント等が格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０２２１】
ＵＳＢを介してパーソナルコンピュータ等の他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダ等からなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０２２２】
図１８（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１９（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御等を行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラム等が格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０２２３】
光源、光電変換器等からなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータ等の他のデバイスに送信する。
【０２２４】
図１８（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１９（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御等を行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラム等が格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０２２５】
レーザ、モータ、光学系等からなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理等の所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータ等の他のデバイスに送信する。
【０２２６】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０２２７】
なお、図１８（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０２２８】
第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送を実現できるようになる。従って、ユーザがパーソナルコンピュータ等によりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０２２９】
また、第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、製造コストが安い通常の半導体プロセスでも、ＨＳモードでのデータ転送が可能なデータ転送制御装置を製造できるようになる。従って、データ転送制御装置の低コスト化を図れ、電子機器の低コスト化も図れるようになる。また、データ転送の信頼性を向上でき、電子機器の信頼性も向上できるようになる。
【０２３０】
また、第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、データ転送制御装置の高性能を維持しながらも、電子機器を製造する多様なユーザの要望に応えることが可能となり、電子機器の付加価値を高めることができる。
【０２３１】
なお第１〜第５の実施形態における送信回路のいずれかを含むデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサ等種々のものを考えることができる。
【０２３２】
なお、本発明は上述した実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２３３】
また、本発明は、ＵＳＢ２．０のインタフェース（データ転送）に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格のインタフェースにも本発明は適用できる。
【図面の簡単な説明】
【図１】本発明に係る送信回路が適用されるデータ転送制御装置の構成の一例を示す構成図である。
【図２】ＨＳモードでデータ転送を行う場合の送受信系の構成要部の一例を示す構成図である。
【図３】ＨＳカレントドライバの構成の概要を示す構成図である。
【図４】ＨＳカレントドライバによって送信される差動対の送信信号の波形の一例を示す説明図である。
【図５】図５（Ａ）は、基板のコーナー部近傍にパッドを配置した場合の負荷バランスを説明するための説明図である。図５（Ｂ）は、基板の中央部付近にパッドを配置した場合の負荷バランスを説明するための説明図である。
【図６】第１の実施形態における送信回路の構成例を示す構成図である。
【図７】第１の実施形態における送信回路によって送信される差動対の送信信号の波形の一例を示す説明図である。
【図８】図８（Ａ）は、スイッチ素子としてｎ型ＭＯＳトランジスタを用いた場合の送信信号の波形の概要を模式的に示す説明図である。図８（Ｂ）は、スイッチ素子としてｐ型ＭＯＳトランジスタを用いた場合の送信信号の波形の概要を模式的に示す説明図である。
【図９】第１の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１０】第２の実施形態における送信回路の構成例を示す構成図である。
【図１１】第２の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１２】第３の実施形態における送信回路の構成例を示す構成図である。
【図１３】第３の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１４】第４の実施形態における送信回路の構成例を示す構成図である。
【図１５】第４の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１６】第５の実施形態における送信回路の構成例を示す構成図である。
【図１７】第５の実施形態におけるデータ転送制御装置（半導体集積装置）のレイアウト配置の一例を模式的に示す説明図である。
【図１８】図１８（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図１９】図１９（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０ データハンドラ回路
２０ ＨＳ回路
２２ ＤＬＬ回路
２４ エラスティシティバッファ
３０ ＦＳ回路
４０ アナログフロントエンド回路
４２、４２-R、４２-T ＦＳドライバ
４４ ＦＳ差動データレシーバ
４６ ＳＥ＿ＤＰレシーバ
４８ ＳＥ＿ＤＭレシーバ
５０、５０-T、１００、１２０、１４０、１６０ ＨＳカレントドライバ
５２ 低速用ＨＳ＿ＳＱ＿Ｌ回路
５４ 高速用ＨＳ＿ＳＱ＿Ｌ回路
５６、５６-R ＨＳ差動データレシーバ
６０、６０-1〜６０-5、５００ データ転送制御装置（半導体集積装置）
６０-R 受信側データ転送制御装置
６０-T 送信側データ転送制御装置
６２-1 第１の信号線
６２-2 第２の信号線
７０ 電流源
７２ ＤＰ端子（パッド）
７４ ＤＭ端子（パッド）
７６ ＤＡ端子（パッド）
８０ 定電流源
８２-P、８２-M、８２-A、１０２-A、１２２-A、１４２-A、１６２-A ｎ型ＭＯＳトランジスタ
８４-P 第１の送信信号線
８４-M 第２の送信信号線
８４-A 第３の送信信号線
８６-1〜８６-4 ｐ型ＭＯＳトランジスタ
１０２ トランジスタ
１０４ 抵抗素子
ＳＷ１〜ＳＷ３ スイッチ素子
Claims (15)
- 差動対を構成する第１及び第２の信号線を電流駆動する半導体集積装置であって、
前記第１及び第２の信号線に接続され、信号出力期間において排他的に電流駆動される第１及び第２のパッドと、
信号出力期間以外において電流駆動される第３のパッドと、
を含み、
前記第１乃至３のパッドは並んで配列され、
前記第３のパッドは、前記第１及び第２のパッドの間に配置されていることを特徴とする半導体集積装置。 - 請求項１において、
第１の電源と所与のノードとの間に接続された電流源と、
信号出力期間に、前記ノードを第１及び第２のパッドのいずれか一方と電気的に接続する第１及び第２のトランジスタと、
信号出力期間以外に、前記ノードを前記第３のパッドと電気的に接続する第３のトランジスタと、
を含むことを特徴とする半導体集積装置。 - 請求項２において、
前記第１及び第２の信号線がそれぞれ所与のインピーダンスＺ０で終端されている場合に、
前記第１のトランジスタと前記第１のパッドとを接続する第１の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第１の負荷素子と、
前記第２のトランジスタと前記第２のパッドとを接続する第２の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第２の負荷素子と、
を含み、
前記第１のトランジスタは、前記ノードと前記第１のパッドとの間に挿入され、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、
前記第２のトランジスタは、前記ノードと前記第２のパッドとの間に挿入され、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、
前記第３のトランジスタは、前記ノードと前記第３のパッドとの間に挿入され、オンした場合にインピーダンスＺ０と同等のインピーダンスを有することを特徴とする半導体集積装置。 - 請求項３において、
前記第３のトランジスタと前記第３のパッドとの間に接続され、インピーダンスＺ０／２と同等のインピーダンスを有する第３の負荷素子を含み、
前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有することを特徴とする半導体集積装置。 - 請求項３において、
前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、
前記第３のパッドは、外部でインピーダンスＺ０／２と同等のインピーダンスで終端されることを特徴とする半導体集積装置。 - 請求項３において、
前記第３のトランジスタと前記第３のパッドとを接続する第３の送信信号線と、第２の電源との間に接続され、インピーダンスＺ０と同等のインピーダンスを有する第４の負荷素子を含み、
前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、
前記第３のパッドは、外部でインピーダンスＺ０と同等のインピーダンスで終端されることを特徴とする半導体集積装置。 - 請求項３において、
前記第３のトランジスタと第２の電源との間に挿入され、インピーダンスＺ０／２と同等のインピーダンスを有する第５の負荷素子を含み、
前記第３のトランジスタは、オンした場合にインピーダンスＺ０／２と同等のインピーダンスを有し、
前記第３のパッドが省略されていることを特徴とする半導体集積装置。 - 請求項２乃至７のいずれかにおいて、
前記第１乃至３のトランジスタのうち少なくとも１つは、ｎ型ＭＯＳトランジスタであることを特徴とする半導体集積装置。 - 請求項２乃至８のいずれかにおいて、
前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含み第２のセルは、各パッドに接続される配線及びトランジスタに寄生される負荷がほぼ同等になるように配置され、
前記電流源は、前記第１及び第２のセルに隣接して配置されることを特徴とする半導体集積装置。 - 請求項４において、
前記第３の負荷素子は、
前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする半導体集積装置。 - 請求項６において、
前記第４の負荷素子は、
前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする半導体集積装置。 - 請求項７において、
前記第５の負荷素子は、
前記第１のパッドに接続される前記第１のトランジスタを含む第１のセルと、前記第２のパッドに接続される前記第２のトランジスタを含む第２のセルとの間の空き領域に配置されることを特徴とする半導体集積装置。 - 請求項１乃至１２のいずれかにおいて、
前記第１乃至３のパッドは、
接続されるボンディングワイヤの長さの差がより少なくなる位置に配置されることを特徴とする半導体集積装置。 - 請求項２乃至１３のいずれかにおいて、
差動対を構成する第１及び第２の信号線を介して送信される信号は、ＵＳＢ（Universal Serial Bus）規格で規定された信号であることを特徴とする半導体集積装置。 - 請求項１乃至１４いずれか記載の半導体集積装置と、
前記半導体集積装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143632A JP3651409B2 (ja) | 2001-05-14 | 2001-05-14 | 半導体集積装置及び電子機器 |
| TW091109825A TW569094B (en) | 2001-05-14 | 2002-05-10 | Semiconductor integrated device and electronic machine |
| US10/142,030 US6762619B2 (en) | 2001-05-14 | 2002-05-10 | Semiconductor integrated device and electronic equipment |
| CNB021193843A CN1251096C (zh) | 2001-05-14 | 2002-05-14 | 数据传送控制装置及电子机器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143632A JP3651409B2 (ja) | 2001-05-14 | 2001-05-14 | 半導体集積装置及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002344543A JP2002344543A (ja) | 2002-11-29 |
| JP3651409B2 true JP3651409B2 (ja) | 2005-05-25 |
Family
ID=18989745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143632A Expired - Lifetime JP3651409B2 (ja) | 2001-05-14 | 2001-05-14 | 半導体集積装置及び電子機器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6762619B2 (ja) |
| JP (1) | JP3651409B2 (ja) |
| CN (1) | CN1251096C (ja) |
| TW (1) | TW569094B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3651410B2 (ja) * | 2001-05-14 | 2005-05-25 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
| US7343175B2 (en) * | 2003-05-16 | 2008-03-11 | Sierra Wireless, Inc. | Peak current control in wireless network interface devices |
| WO2004109676A1 (ja) * | 2003-06-05 | 2004-12-16 | Fujitsu Limited | 情報記録再生装置および方法 |
| JP4826058B2 (ja) * | 2004-01-07 | 2011-11-30 | セイコーエプソン株式会社 | マクロセル、集積回路装置、及び電子機器 |
| JP3778291B2 (ja) | 2004-05-24 | 2006-05-24 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
| JP3726911B2 (ja) | 2004-05-24 | 2005-12-14 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
| JP4945999B2 (ja) * | 2005-10-24 | 2012-06-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4945998B2 (ja) * | 2005-10-24 | 2012-06-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP2008028442A (ja) * | 2006-07-18 | 2008-02-07 | Ricoh Co Ltd | 電流駆動型差動ドライバを備える半導体装置及び電流駆動差動ドライバの動作制御方法 |
| US7417469B2 (en) * | 2006-11-13 | 2008-08-26 | International Business Machines Corporation | Compensation for leakage current from dynamic storage node variation by the utilization of an automatic self-adaptive keeper |
| US8106699B2 (en) * | 2008-07-29 | 2012-01-31 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US7804334B2 (en) * | 2008-07-29 | 2010-09-28 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US7772887B2 (en) * | 2008-07-29 | 2010-08-10 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US8138814B2 (en) | 2008-07-29 | 2012-03-20 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| US8593203B2 (en) * | 2008-07-29 | 2013-11-26 | Qualcomm Incorporated | High signal level compliant input/output circuits |
| TWI705666B (zh) * | 2015-06-15 | 2020-09-21 | 日商新力股份有限公司 | 傳送裝置、接收裝置、通信系統 |
| US9759808B2 (en) * | 2015-11-12 | 2017-09-12 | Texas Instruments Incorporated | Buffer sample size control for variable chirp radar |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US112755A (en) * | 1871-03-14 | Island | ||
| US112778A (en) * | 1871-03-21 | Improvement in devices for transporting eggs | ||
| US112779A (en) * | 1871-03-21 | Improvement in pneumatic telegraphs | ||
| US6362644B1 (en) * | 2000-08-01 | 2002-03-26 | Semiconductor Components Industries Llc | Programmable termination for integrated circuits |
| TW520518B (en) * | 2001-11-16 | 2003-02-11 | Via Tech Inc | Circuit having self-compensation terminal resistor |
-
2001
- 2001-05-14 JP JP2001143632A patent/JP3651409B2/ja not_active Expired - Lifetime
-
2002
- 2002-05-10 US US10/142,030 patent/US6762619B2/en not_active Expired - Lifetime
- 2002-05-10 TW TW091109825A patent/TW569094B/zh not_active IP Right Cessation
- 2002-05-14 CN CNB021193843A patent/CN1251096C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1385795A (zh) | 2002-12-18 |
| US6762619B2 (en) | 2004-07-13 |
| US20020173090A1 (en) | 2002-11-21 |
| CN1251096C (zh) | 2006-04-12 |
| TW569094B (en) | 2004-01-01 |
| JP2002344543A (ja) | 2002-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3651409B2 (ja) | 半導体集積装置及び電子機器 | |
| JP3651410B2 (ja) | 送信回路、データ転送制御装置及び電子機器 | |
| US7961532B2 (en) | Bimodal memory controller | |
| JP7155353B2 (ja) | メモリカード | |
| JP3485106B2 (ja) | 集積回路装置 | |
| US7627845B2 (en) | Macrocell, integrated circuit device, and electronic instrument | |
| JP4586664B2 (ja) | 半導体装置及び電子機器 | |
| US7495474B2 (en) | Integrated circuit device and electronic instrument | |
| JP3778291B2 (ja) | 送信回路、データ転送制御装置及び電子機器 | |
| US6833738B2 (en) | Signal reception circuit, data transfer control device and electronic equipment | |
| US20060056215A1 (en) | Method for increasing frequency yield of memory chips through on-chip or on-module termination | |
| JP4595730B2 (ja) | 半導体装置及び電子機器 | |
| JP3678169B2 (ja) | 信号検出回路、データ転送制御装置及び電子機器 | |
| US10754807B2 (en) | Circuit device, electronic device, and cable harness | |
| JP2005086662A (ja) | 半導体装置 | |
| US8307228B2 (en) | Integrated network chip and electronic device | |
| JP4692503B2 (ja) | 半導体装置及び電子機器 | |
| JP2002351588A (ja) | 信号受信回路、半導体装置およびシステム | |
| JP4792691B2 (ja) | 集積回路装置及び電子機器 | |
| TWI236127B (en) | Input/output structure and integrated circuit using the same | |
| JP2005085994A (ja) | 半導体集積回路及びその半導体集積回路を使用した光ディスク記録装置 | |
| TW200423539A (en) | Power supply decoupling for parallel terminated transmission line |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050214 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3651409 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |