JP3643588B2 - Liquid crystal display - Google Patents

Description

本発明は液晶表示装置およびその製造方法に係り、特に、いわゆる横電界方式と称される液晶表示装置およびその製造方法に関する。   The present invention relates to a liquid crystal display device and a manufacturing method thereof, and more particularly to a liquid crystal display device called a so-called lateral electric field method and a manufacturing method thereof.

近年、いわゆる横電界方式と称される液晶表示装置が知られるようになってきた。これに対して従前の液晶表示装置は対比的に縦電界方式と称されるものである。   In recent years, a so-called lateral electric field type liquid crystal display device has been known. On the other hand, the conventional liquid crystal display device is called a vertical electric field system in contrast.

すなわち、縦電界方式と称されるものは、液晶層を介して互いに対向配置される透明基板のそれぞれに電極を備え、これら各電極によって透明基板と垂直方向に電界を発生させることによって該液晶層の光透過率を変化させる構成となっている。   That is, what is referred to as a vertical electric field method includes an electrode on each of transparent substrates arranged opposite to each other with a liquid crystal layer interposed therebetween, and an electric field is generated in a direction perpendicular to the transparent substrate by these electrodes. The light transmittance is changed.

これに対して、横電界方式と称されるものは、液晶層を介して互いに対向配置される透明基板のうち一方または両方の透明基板に一対の電極（画素電極および対向電極）を備え、これら各電極によって透明基板と平行な方向に電界を発生させることによって該液晶層の光透過率を変化させる構成となっている。   On the other hand, what is referred to as a lateral electric field system includes a pair of electrodes (pixel electrode and counter electrode) on one or both of transparent substrates that are arranged to face each other with a liquid crystal layer interposed therebetween. Each electrode is configured to change the light transmittance of the liquid crystal layer by generating an electric field in a direction parallel to the transparent substrate.

横電界方式の液晶表示装置は、その表示面に対して大きな角度方向から該表示面を観察しても鮮明な画像が得られ、いわゆる広視野角で画像認識できるという効果を備えるものである。   A horizontal electric field type liquid crystal display device has an effect that a clear image can be obtained even when the display surface is observed from a large angle direction with respect to the display surface, and the image can be recognized with a so-called wide viewing angle.

なお、このような液晶表示装置は、たとえば特許出願公表平５−５０５２４７公報あるいは特開平６−１６０８７８号公報等の文献に詳述されている。   Such a liquid crystal display device is described in detail in documents such as Japanese Patent Application Publication No. 5-505247 or Japanese Patent Application Laid-Open No. 6-160878.

このような構成からなる液晶表示装置において、通常、その画素電極と対向電極はそれぞれ比較的抵抗値の小さな金属層によって形成されているとともに、各画素に相当する領域にそれぞれ複数備えられ、かつそれらを交互に配置させて構成されたものであった。   In the liquid crystal display device having such a configuration, the pixel electrode and the counter electrode are usually formed by a metal layer having a relatively small resistance value, and are provided in a plurality of regions corresponding to each pixel, respectively. Were arranged alternately.

しかし、このような構成において、各画素あたりのいわゆる開口率（光を透過する開口領域の割合）が小さくなってしまいその改善策が要望されるに至った。   However, in such a configuration, a so-called aperture ratio per pixel (ratio of an aperture region through which light is transmitted) becomes small, and an improvement measure has been demanded.

表示画面を明るくするため、消費電力の大きな明るいバックライトを必要とするからである。   This is because a bright backlight with high power consumption is required to brighten the display screen.

また、金属層からなる電極は、表示面側からの観察の際において光反射を惹起せしめる要因となり、これにより、該表示面に観察者側の光景等が写ってしまうという弊害が認められるに至った。   In addition, the electrode made of a metal layer becomes a factor that causes light reflection during observation from the display surface side, which leads to an adverse effect that the scene on the viewer side is reflected on the display surface. It was.

本発明は、このような事情に基づいてなされたものであり、その目的は、開口率の向上を図った液晶表示装置およびその製造方法を提供することにある。   The present invention has been made based on such circumstances, and an object of the present invention is to provide a liquid crystal display device with improved aperture ratio and a method for manufacturing the same.

また、本発明の他の目的は、表示面における光反射の減少を図った液晶表示装置およびその製造方法を提供することにある。   Another object of the present invention is to provide a liquid crystal display device that reduces light reflection on the display surface and a method for manufacturing the same.

また、本発明の他の目的は、コントラストの良好な表示を図った液晶表示装置およびその製造方法を提供することにある。   Another object of the present invention is to provide a liquid crystal display device and a method for manufacturing the same, which can display with good contrast.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

すなわち、液晶層を介して互いに対向して配置される透明基板のうち、その一方のまたは両方の透明基板の液晶層側の面に画素電極と対向電極とが備えられ、これら画素電極と対向電極との間の電圧印加によって透明基板と平行に電界を発生させる液晶表示装置において、前記画素電極と対向電極との間の電圧無印加によって一方の透明基板から前記液晶を介して他方の透明基板への光透過を遮蔽する液晶の配向状態および偏光板の偏光状態が設定されているとともに、前記画素電極と対向電極とのうち少なくともいずれかが透明導電膜で構成されていることを特徴とするものである。   That is, of the transparent substrates disposed opposite to each other with the liquid crystal layer interposed therebetween, a pixel electrode and a counter electrode are provided on the surface of one or both of the transparent substrates on the liquid crystal layer side. In a liquid crystal display device that generates an electric field in parallel with the transparent substrate by applying a voltage between the pixel electrode and the counter electrode, no voltage is applied between the pixel electrode and the counter electrode from one transparent substrate to the other transparent substrate. A liquid crystal alignment state and a polarization state of a polarizing plate that block light transmission are set, and at least one of the pixel electrode and the counter electrode is made of a transparent conductive film It is.

このように構成された液晶表示装置は、画素電極と対向電極とのうち少なくともいずれかが透明導電膜で構成されていることから、従来全く光を透過させない金属層で構成されたものと比べて各画素当たりの開口率を向上させることができるようになる。   Since the liquid crystal display device configured in this way is composed of a transparent conductive film, at least one of the pixel electrode and the counter electrode is compared with a conventional liquid crystal display device configured with a metal layer that does not transmit light at all. The aperture ratio per pixel can be improved.

また、透明導電膜は金属層と比較して光の反射率は極めて小さいことから、表示面に観察者側の光景等が写ってしまうというようなことはなくなる。   In addition, since the transparent conductive film has an extremely low light reflectance as compared with the metal layer, a scene on the viewer's side is not reflected on the display surface.

さらに、このように構成された液晶表示装置は、画素電極と対向電極との間の電圧無印加によって一方の透明基板から前記液晶を介して他方の透明基板への光透過を遮蔽する液晶の配向状態および偏光板の偏光状態が設定されたいわゆるノーマリブラックモードとなっているものである。このことは、上記電極を透明導電膜で構成しても、その部分において光を透過することがなくなるので極めて良質の黒表示を達成できコントラストの向上を図ることができるようになる。   Further, the liquid crystal display device configured as described above is an alignment of liquid crystal that shields light transmission from one transparent substrate to the other transparent substrate by applying no voltage between the pixel electrode and the counter electrode. This is a so-called normally black mode in which the state and the polarization state of the polarizing plate are set. This means that even if the electrode is made of a transparent conductive film, light is not transmitted through that portion, so that a very good black display can be achieved and the contrast can be improved.

仮に、電圧印加時に黒を表示しなければならないノーマリホワイトモードにした場合、その電圧印加時には上記電極部分において光を完全に遮断できなくなるので、その部分の透過光が黒表示の透過率を押し上げる結果、良質な黒を表示できなくなってしまう。   If a normally white mode where black must be displayed when a voltage is applied is applied, light cannot be completely blocked at the electrode portion when the voltage is applied, and the transmitted light at that portion increases the transmittance for black display. As a result, high quality black cannot be displayed.

以上説明したことから明らかなように、本発明による液晶表示装置およびその製造方法によれば、開口率の向上を図ることができるようになる。   As is clear from the above description, according to the liquid crystal display device and the manufacturing method thereof according to the present invention, the aperture ratio can be improved.

また、表示面における光反射の減少を図ることができるようになる。   In addition, it is possible to reduce light reflection on the display surface.

さらに、コントラストの良好な表示を図ることができるようになる。   In addition, display with good contrast can be achieved.

本発明、本発明の更に他の目的及び本発明の更に他の特徴は図面を参照した以下の説明から明らかとなるであろう。   The present invention, other objects of the present invention, and other features of the present invention will become apparent from the following description with reference to the drawings.

（参考例１）
《アクティブ・マトリクス液晶表示装置》
以下、アクティブ・マトリクス方式のカラー液晶表示装置に本発明を適用した参考例を説明する。なお、以下説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 ( Reference Example 1 )
<Active matrix liquid crystal display device>
A reference example in which the present invention is applied to an active matrix type color liquid crystal display device will be described below. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.

《マトリクス部（画素部）の平面構成》
図１は本発明のアクティブ・マトリクス方式カラー液晶表示装置の一画素とその周辺を示す平面図、である。（図の斜線部分は透明導電膜ｇ２を示す。）
図１に示すように、各画素は走査信号線（ゲート信号線または水平信号線）ＧＬと、対向電圧信号線（対向電極配線）ＣＬと、隣接する２本の映像信号線（ドレイン信号線または垂直信号線）ＤＬとの交差領域内（４本の信号線で囲まれた領域内）に配置されている。各画素は薄膜トランジスタＴＦＴ、蓄積容量Ｃstg、画素電極ＰＸおよび対向電極ＣＴを含む。走査信号線ＧＬ、対向電圧信号線ＣＬは図では左右方向に延在し、上下方向に複数本配置されている。映像信号線ＤＬは上下方向に延在し、左右方向に複数本配置されている。画素電極ＰＸはソース電極ＳＤ１を介して薄膜トランジスタＴＦＴと接続され、対向電極ＣＴは対向電圧信号線ＣＬと一体になっている。 << Planar structure of matrix part (pixel part) >>
FIG. 1 is a plan view showing one pixel of an active matrix type color liquid crystal display device of the present invention and its periphery. (The hatched portion in the figure indicates the transparent conductive film g2.)
As shown in FIG. 1, each pixel includes a scanning signal line (gate signal line or horizontal signal line) GL, a counter voltage signal line (counter electrode line) CL, and two adjacent video signal lines (drain signal line or line). The vertical signal line (DL) is arranged in a region intersecting with DL (in a region surrounded by four signal lines). Each pixel includes a thin film transistor TFT, a storage capacitor Cstg, a pixel electrode PX, and a counter electrode CT. The scanning signal lines GL and the counter voltage signal lines CL extend in the left-right direction in the figure, and a plurality of scanning signal lines GL and counter-voltage signal lines CL are arranged in the up-down direction. The video signal lines DL extend in the vertical direction, and a plurality of video signal lines DL are arranged in the horizontal direction. The pixel electrode PX is connected to the thin film transistor TFT via the source electrode SD1, and the counter electrode CT is integrated with the counter voltage signal line CL.

映像信号線ＤＬに沿って上下に隣接する２画素では、図１Ａ線で折曲げたとき、平面構成が重なり合う構成となっている。これは、対向電圧信号線ＣＬを映像信号線ＤＬに沿って上下に隣接する２画素で共通化し、対向電圧信号線ＣＬの電極幅を拡大することにより、対向電圧信号線ＣＬの抵抗を低減するためである。これにより、外部回路から左右方向の各画素の対向電極ＣＴへ対向電圧を十分に供給することが容易になる。   Two pixels that are vertically adjacent to each other along the video signal line DL have a configuration in which the planar configuration overlaps when bent along the line of FIG. 1A. This is to reduce the resistance of the counter voltage signal line CL by making the counter voltage signal line CL common to two pixels vertically adjacent along the video signal line DL and expanding the electrode width of the counter voltage signal line CL. Because. Thereby, it becomes easy to sufficiently supply the counter voltage from the external circuit to the counter electrode CT of each pixel in the horizontal direction.

画素電極ＰＸと対向電極ＣＴは互いに対向し、各画素電極ＰＸと対向電極ＣＴとの間の電界により液晶ＬＣの光学的な状態を制御し、表示を制御する。画素電極ＰＸと対向電極ＣＴは櫛歯状に構成され、それぞれ、図の上下方向に長細い電極となっている。   The pixel electrode PX and the counter electrode CT face each other, and the optical state of the liquid crystal LC is controlled by the electric field between each pixel electrode PX and the counter electrode CT, thereby controlling display. The pixel electrode PX and the counter electrode CT are formed in a comb-teeth shape, and are each an elongated electrode in the vertical direction of the figure.

１画素内の対向電極ＣＴの本数Ｏ（櫛歯の本数）は、画素電極ＰＸの本数（櫛歯の本数）ＰとＯ＝Ｐ＋１の関係を必ず持つように構成する（本実施例では、Ｏ＝３、Ｐ＝２）。これは、対向電極ＣＴと画素電極ＰＸを交互に配置し、かつ、対向電極ＣＴを映像信号線ＤＬに必ず隣接させるためである。これにより、対向電極ＣＴと画素電極ＰＸの間の電界が、映像信号線ＤＬから発生する電界から影響を受けないように、対向電極ＣＴで映像信号線ＤＬからの電気力線をシールドすることができる。対向電極ＣＴは、後述の対向電圧信号線ＣＬにより常に外部から電位を供給されているため、電位は安定している。そのため、映像信号線ＤＬに隣接しても、電位の変動がほとんどない。また、これにより、画素電極ＰＸの映像信号線ＤＬからの幾何学的な位置が遠くなるので、画素電極ＰＸと映像信号線ＤＬの間の寄生容量が大幅に減少し、画素電極電位Ｖsの映像信号電圧による変動も抑制できる。これらにより、上下方向に発生するクロストーク（縦スミアと呼ばれる画質不良）を抑制することができる。   The number O (number of comb teeth) of the counter electrode CT in one pixel is configured to have a relation of the number of pixel electrodes PX (number of comb teeth) P and O = P + 1 (in this embodiment, O). = 3, P = 2). This is because the counter electrodes CT and the pixel electrodes PX are alternately arranged, and the counter electrodes CT are necessarily adjacent to the video signal lines DL. Thus, the electric field lines from the video signal line DL can be shielded by the counter electrode CT so that the electric field between the counter electrode CT and the pixel electrode PX is not affected by the electric field generated from the video signal line DL. it can. Since the counter electrode CT is always supplied with a potential from the outside by a counter voltage signal line CL, which will be described later, the potential is stable. Therefore, there is almost no potential variation even when adjacent to the video signal line DL. As a result, the geometric position of the pixel electrode PX from the video signal line DL becomes far away, so that the parasitic capacitance between the pixel electrode PX and the video signal line DL is greatly reduced, and the video of the pixel electrode potential Vs. Variations due to signal voltage can also be suppressed. As a result, crosstalk (image quality failure called vertical smear) that occurs in the vertical direction can be suppressed.

画素電極ＰＸと対向電極ＣＴの電極幅はそれぞれ６μｍとする。これは、液晶層の厚み方向に対して、液晶層全体に十分な電界を印加するために、後述の液晶層の厚み３.９μｍよりも十分大きく設定し、かつ開口率を大きくするためにできるだけ細くする。また、映像信号線ＤＬの電極幅は断線を防止するために、画素電極ＰＸと対向電極ＣＴに比較して若干広く８μｍとする。ここで、映像信号線ＤＬの電極幅が、隣接する対向電極ＣＴの電極幅の２倍以下になるように設定する。または、映像信号線ＤＬの電極幅が歩留りの生産性から決まっている場合には、映像信号線ＤＬに隣接する対向電極ＣＴの電極幅を映像信号線ＤＬの電極幅の１／２以上にする。これは、映像信号線ＤＬから発生する電気力線をそれぞれ両脇の対向電極ＣＴで吸収するためであり、ある電極幅から発生する電気力線を吸収するには、それと同一幅以上の電極幅を持つ電極が必要である。したがって、映像信号線ＤＬの電極の半分（４μｍずつ）から発生する電気力線をそれぞれ両脇の対向電極ＣＴが吸収すればよいため、映像信号線ＤＬに隣接する対向電極ＣＴの電極幅が１／２以上とする。これにより、映像信号の影響により発生するクロストークを、特に上下方向に発生するクロストーク（縦方向のクロストーク）を防止する。   The electrode width of the pixel electrode PX and the counter electrode CT is 6 μm. In order to apply a sufficient electric field to the entire liquid crystal layer with respect to the thickness direction of the liquid crystal layer, the thickness is set to be sufficiently larger than the thickness 3.9 μm of the liquid crystal layer, which will be described later, and as much as possible to increase the aperture ratio. Make it thinner. Further, the electrode width of the video signal line DL is set to 8 μm which is slightly wider than the pixel electrode PX and the counter electrode CT in order to prevent disconnection. Here, the electrode width of the video signal line DL is set to be not more than twice the electrode width of the adjacent counter electrode CT. Alternatively, when the electrode width of the video signal line DL is determined from the productivity of the yield, the electrode width of the counter electrode CT adjacent to the video signal line DL is set to ½ or more of the electrode width of the video signal line DL. . This is because the electric lines of force generated from the video signal line DL are absorbed by the counter electrodes CT on both sides, and in order to absorb the electric lines of force generated from a certain electrode width, an electrode width equal to or larger than that is used. An electrode with is required. Therefore, the counter electrode CT adjacent to the video signal line DL has an electrode width of 1 because the counter electrode CT on both sides only has to absorb the electric lines of force generated from half of the electrodes of the video signal line DL (4 μm each). / 2 or more. This prevents crosstalk that occurs due to the influence of the video signal, particularly crosstalk that occurs in the vertical direction (vertical crosstalk).

走査信号線ＧＬは末端側の画素（後述の走査電極端子ＧＴＭの反対側）のゲート電極ＧＴに十分に走査電圧が印加するだけの抵抗値を満足するように電極幅を設定する。また、対向電圧信号線ＣＬも末端側の画素（後述の共通バスラインＣＢの反対側）の対向電極ＣＴに十分に対向電圧が印加できるだけの抵抗値を満足するように電極幅を設定する。   The scanning signal line GL sets the electrode width so as to satisfy a resistance value sufficient to apply a scanning voltage to the gate electrode GT of the pixel on the terminal side (opposite side of a scanning electrode terminal GTM described later). In addition, the counter voltage signal line CL also sets the electrode width so as to satisfy a resistance value sufficient to apply the counter voltage to the counter electrode CT of the pixel on the terminal side (opposite side of the common bus line CB described later).

一方、画素電極ＰＸと対向電極ＣＴの間の電極間隔は、用いる液晶材料によって変える。これは、液晶材料によって最大透過率を達成する電界強度が異なるため、電極間隔を液晶材料に応じて設定し、用いる映像信号駆動回路（信号側ドライバ）の耐圧で設定される信号電圧の最大振幅の範囲で、最大透過率が得られるようにするためである。後述の液晶材料を用いると電極間隔は、１６μｍとなる。   On the other hand, the electrode interval between the pixel electrode PX and the counter electrode CT varies depending on the liquid crystal material used. This is because the electric field strength that achieves the maximum transmittance differs depending on the liquid crystal material, so the electrode spacing is set according to the liquid crystal material, and the maximum amplitude of the signal voltage set by the withstand voltage of the video signal drive circuit (signal side driver) to be used This is because the maximum transmittance can be obtained within the above range. When a liquid crystal material described later is used, the electrode interval is 16 μm.

《マトリクス部（画素部）の断面構成》
図２は図１の３−３切断線における断面を示す図、図３は図１の４−４切断線における薄膜トランジスタＴＦＴの断面図、図４は図１の５−５切断線における蓄積容量Ｃstgの断面を示す図である。図２〜図４に示すように、液晶層ＬＣを基準にして下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタＴＦＴ、蓄積容量Ｃstgおよび電極群が形成され、上部透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用ブラックマトリクスパターンＢＭが形成されている。 << Cross-sectional structure of matrix part (pixel part) >>
2 is a cross-sectional view taken along the line 3-3 in FIG. 1, FIG. 3 is a cross-sectional view of the thin film transistor TFT along the line 4-4 in FIG. 1, and FIG. 4 is a storage capacitor Cstg along the line 5-5 in FIG. FIG. 2 to 4, a thin film transistor TFT, a storage capacitor Cstg, and an electrode group are formed on the lower transparent glass substrate SUB1 side with respect to the liquid crystal layer LC, and a color filter FIL, on the upper transparent glass substrate SUB2 side. A light blocking black matrix pattern BM is formed.

また、透明ガラス基板ＳＵＢ１、ＳＵＢ２のそれぞれの内側（液晶ＬＣ側）の表面には、液晶の初期配向を制御する配向膜ＯＲＩ、ＯＲＩ２が設けられており、透明ガラス基板ＳＵＢ１、ＳＵＢ２のそれぞれの外側の表面には、偏光軸が直交して配置された（クロスニコル配置）偏光板が設けられている。   In addition, alignment films ORI and ORI2 for controlling the initial alignment of the liquid crystal are provided on the inner surfaces (liquid crystal LC side) of the transparent glass substrates SUB1 and SUB2, and the outer surfaces of the transparent glass substrates SUB1 and SUB2. Is provided with a polarizing plate in which the polarization axes are arranged orthogonally (crossed Nicols arrangement).

《ＴＦＴ基板》
まず、下側透明ガラス基板ＳＵＢ１側（ＴＦＴ基板）の構成を詳しく説明する。 << TFT substrate >>
First, the configuration of the lower transparent glass substrate SUB1 side (TFT substrate) will be described in detail.

《薄膜トランジスタＴＦＴ》
薄膜トランジスタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加すると、ソース−ドレイン間のチャネル抵抗が小さくなり、バイアスを零にすると、チャネル抵抗は大きくなるように動作する。 << Thin Film Transistor TFT >>
The thin film transistor TFT operates such that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and the drain decreases, and when the bias is set to zero, the channel resistance increases.

薄膜トランジスタＴＦＴは、図３に示すように、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsic、導電型決定不純物がドープされていない）非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。なお、ソース、ドレインは本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路ではその極性は動作中反転するので、ソース、ドレインは動作中入れ替わると理解されたい。しかし、以下の説明では、便宜上一方をソース、他方をドレインと固定して表現する。   As shown in FIG. 3, the thin film transistor TFT includes a gate electrode GT, a gate insulating film GI, an i-type semiconductor layer made of i-type (intrinsic, intrinsic, non-doped with conductivity type determining impurities) amorphous silicon (Si). It has AS, a pair of source electrode SD1, and drain electrode SD2. It should be understood that the source and drain are originally determined by the bias polarity between them, and the polarity is inverted during operation in the circuit of this liquid crystal display device, so that the source and drain are interchanged during operation. However, in the following description, for convenience, one is fixed as a source and the other is fixed as a drain.

《ゲート電極ＧＴ》
ゲート電極ＧＴは走査信号線ＧＬと連続して形成されており、走査信号線ＧＬの一部の領域がゲート電極ＧＴとなるように構成されている。ゲート電極ＧＴは薄膜トランジスタＴＦＴの能動領域を超える部分であり、ｉ型半導体層ＡＳを完全に覆うよう（下方からみて）それより大き目に形成されている。これにより、ゲート電極ＧＴの役割のほかに、ｉ型半導体層ＡＳに外光やバックライト光が当たらないように工夫されている。本例では、ゲート電極ＧＴは、単層の導電膜ｇ１で形成されている。導電膜ｇ１としては例えばスパッタで形成されたアルミニウム（Ａｌ）膜が用いられ、その上にはＡｌの陽極酸化膜ＡＯＦが設けられている。 << Gate electrode GT >>
The gate electrode GT is formed continuously with the scanning signal line GL, and a part of the scanning signal line GL is configured to be the gate electrode GT. The gate electrode GT is a portion that exceeds the active region of the thin film transistor TFT, and is formed larger than the i-type semiconductor layer AS (as viewed from below). Thus, in addition to the role of the gate electrode GT, the i-type semiconductor layer AS is devised so that external light and backlight light do not strike. In this example, the gate electrode GT is formed of a single-layer conductive film g1. As the conductive film g1, for example, an aluminum (Al) film formed by sputtering is used, and an Al anodic oxide film AOF is provided thereon.

《走査信号線ＧＬ》
走査信号線ＧＬは導電膜ｇ１で構成されている。この走査信号線ＧＬの導電膜ｇ１はゲート電極ＧＴの導電膜ｇ１と同一製造工程で形成され、かつ一体に構成されている。この走査信号線ＧＬにより、外部回路からゲート電圧Ｖgをゲート電極ＧＴに供給する。また、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設けられている。なお、映像信号線ＤＬと交差する部分は映像信号線ＤＬとの短絡の確率を小さくするため細くし、また、短絡しても、レーザートリミングで切り離すことができるように二股にしている。 << Scanning signal line GL >>
The scanning signal line GL is composed of a conductive film g1. The conductive film g1 of the scanning signal line GL is formed in the same manufacturing process as that of the conductive film g1 of the gate electrode GT and is integrally formed. Through this scanning signal line GL, a gate voltage Vg is supplied from an external circuit to the gate electrode GT. An Al anodic oxide film AOF is also provided on the scanning signal line GL. Note that a portion that intersects with the video signal line DL is thinned to reduce the probability of short circuit with the video signal line DL, and is also bifurcated so that it can be separated by laser trimming even if short-circuited.

《対向電極ＣＴ》
対向電極ＣＴはゲート電極ＧＴおよび走査信号線ＧＬと同層の導電膜ｇ１で構成されている。また、対向電極ＣＴ上にもＡｌの陽極酸化膜ＡＯＦが設けられている。対向電極ＣＴには対向電圧Ｖcomが印加されるように構成されている。本実施例では、対向電圧Ｖcomは映像信号線ＤＬに印加される最小レベルの駆動電圧Ｖｄminと最大レベルの駆動電圧Ｖｄmaxとの中間直流電位から、薄膜トランジスタ素子ＴＦＴをオフ状態にするときに発生するフィードスルー電圧ΔＶs分だけ低い電位に設定されるが、映像信号駆動回路で使用される集積回路の電源電圧を約半分に低減したい場合は、交流電圧を印加すれば良い。 << Counter electrode CT >>
The counter electrode CT is composed of a conductive film g1 in the same layer as the gate electrode GT and the scanning signal line GL. An Al anodic oxide film AOF is also provided on the counter electrode CT. A counter voltage Vcom is applied to the counter electrode CT. In this embodiment, the counter voltage Vcom is a feed generated when the thin film transistor element TFT is turned off from an intermediate DC potential between the minimum level drive voltage Vdmin and the maximum level drive voltage Vdmax applied to the video signal line DL. Although the potential is set lower by the through voltage ΔVs, an AC voltage may be applied when it is desired to reduce the power supply voltage of the integrated circuit used in the video signal driving circuit to about half.

《対向電圧信号線ＣＬ》
対向電圧信号線ＣＬは導電膜ｇ１で構成されている。この対向電圧信号線ＣＬの導電膜ｇ１はゲート電極ＧＴ、走査信号線ＧＬおよび対向電極ＣＴの導電膜ｇ１と同一製造工程で形成され、かつ対向電極ＣＴと一体に構成されている。この対向電圧信号線ＣＬにより、外部回路から対向電圧Ｖcomを対向電極ＣＴに供給する。また、対向電圧信号線ＣＬ上にもＡｌの陽極酸化膜ＡＯＦが設けられている。なお、映像信号線ＤＬと交差する部分は、走査信号線ＧＬと同様に映像信号線ＤＬとの短絡の確率を小さくするため細くし、また、短絡しても、レーザートリミングで切り離すことができるように二股にしている。 << Counter voltage signal line CL >>
The counter voltage signal line CL is composed of a conductive film g1. The conductive film g1 of the counter voltage signal line CL is formed in the same manufacturing process as the conductive film g1 of the gate electrode GT, the scanning signal line GL, and the counter electrode CT, and is configured integrally with the counter electrode CT. The counter voltage signal line CL supplies the counter voltage Vcom from the external circuit to the counter electrode CT. An Al anodic oxide film AOF is also provided on the counter voltage signal line CL. It should be noted that the portion that intersects with the video signal line DL is made thin in order to reduce the probability of short circuit with the video signal line DL in the same manner as the scanning signal line GL, and can be separated by laser trimming even if short-circuited. You are bifurcated.

《絶縁膜ＧＩ》
絶縁膜ＧＩは、薄膜トランジスタＴＦＴにおいて、ゲート電極ＧＴと共に半導体層ＡＳに電界を与えるためのゲート絶縁膜として使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査信号線ＧＬの上層に形成されている。絶縁膜ＧＩとしては例えばプラズマＣＶＤで形成された窒化シリコン膜が選ばれ、１２００〜２７００Åの厚さに（本実施例では、２４００Å程度）形成される。ゲート絶縁膜ＧＩは、マトリクス部ＡＲの全体を囲むように形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを露出するよう除去されている。絶縁膜ＧＩは走査信号線ＧＬおよび対向電圧信号線ＣＬと映像信号線ＤＬの電気的絶縁にも寄与している。 <Insulating film GI>
The insulating film GI is used as a gate insulating film for applying an electric field to the semiconductor layer AS together with the gate electrode GT in the thin film transistor TFT. The insulating film GI is formed above the gate electrode GT and the scanning signal line GL. For example, a silicon nitride film formed by plasma CVD is selected as the insulating film GI, and is formed to a thickness of 1200 to 2700 mm (in this embodiment, about 2400 mm). The gate insulating film GI is formed so as to surround the entire matrix part AR, and the peripheral part is removed so as to expose the external connection terminals DTM and GTM. The insulating film GI also contributes to electrical insulation between the scanning signal line GL and the counter voltage signal line CL and the video signal line DL.

《ｉ型半導体層ＡＳ》
ｉ型半導体層ＡＳは、非晶質シリコンで、２００〜２２００Åの厚さに（本実施例では、２０００Å程度の膜厚）で形成される。層ｄ０はオーミックコンタクト用のリン（Ｐ）をドープしたＮ(＋)型非晶質シリコン半導体層であり、下側にｉ型半導体層ＡＳが存在し、上側に導電層ｄ１（ｄ２）が存在するところのみに残されている。 << i-type semiconductor layer AS >>
The i-type semiconductor layer AS is made of amorphous silicon and has a thickness of 200 to 2200 mm (in this embodiment, a film thickness of about 2000 mm). Layer d0 is an N (+) type amorphous silicon semiconductor layer doped with phosphorus (P) for ohmic contact, i-type semiconductor layer AS is present on the lower side, and conductive layer d1 (d2) is present on the upper side. It is left only in place.

ｉ型半導体層ＡＳは走査信号線ＧＬおよび対向電圧信号線ＣＬと映像信号線ＤＬとの交差部（クロスオーバ部）の両者間にも設けられている。この交差部のｉ型半導体層ＡＳは交差部における走査信号線ＧＬおよび対向電圧信号線ＣＬと映像信号線ＤＬとの短絡を低減する。   The i-type semiconductor layer AS is also provided between both the scanning signal line GL and the intersection (crossover portion) of the counter voltage signal line CL and the video signal line DL. This crossing portion i-type semiconductor layer AS reduces a short circuit between the scanning signal line GL and the counter voltage signal line CL and the video signal line DL at the crossing portion.

《ソース電極ＳＤ１、ドレイン電極ＳＤ２》
ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれは、Ｎ(＋)型半導体層ｄ０に接触する導電膜ｄ１とその上に形成された導電膜ｄ２とから構成されている。 << Source electrode SD1, drain electrode SD2 >>
Each of the source electrode SD1 and the drain electrode SD2 includes a conductive film d1 in contact with the N (+) type semiconductor layer d0 and a conductive film d2 formed thereon.

導電膜ｄ１はスパッタで形成したクロム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本実施例では、６００Å程度）で形成される。Ｃｒ膜は膜厚を厚く形成するとストレスが大きくなるので、２０００Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ(＋)型半導体層ｄ０との接着性を良好にし、導電膜ｄ２のＡｌがＮ(＋)型半導体層ｄ０に拡散することを防止する（いわゆるバリア層の）目的で使用される。導電膜ｄ１として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ_２、ＴｉＳｉ_２、ＴａＳｉ_２、ＷＳｉ_２）膜を用いてもよい。 The conductive film d1 uses a chromium (Cr) film formed by sputtering, and is formed to a thickness of 500 to 1000 mm (in this embodiment, about 600 mm). The Cr film is formed in a range that does not exceed a thickness of about 2000 mm because stress increases as the film thickness increases. The Cr film is used for the purpose of improving the adhesion with the N (+) type semiconductor layer d0 and preventing Al of the conductive film d2 from diffusing into the N (+) type semiconductor layer d0 (so-called barrier layer). The As the conductive film d1, a refractory metal (Mo, Ti, Ta, W) film or a refractory metal silicide (MoSi ₂ , TiSi ₂ , TaSi ₂ , WSi ₂ ) film may be used in addition to the Cr film.

導電膜ｄ２はＡｌのスパッタリングで３０００〜５０００Åの厚さに（本実施例では、４０００Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレスが小さく、厚い膜厚に形成することが可能で、ソース電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層ＡＳに起因する段差乗り越えを確実にする（ステップカバーレッジを良くする）働きがある。   The conductive film d2 is formed to a thickness of 3000 to 5000 mm (in this embodiment, about 4000 mm) by sputtering of Al. The Al film has less stress than the Cr film and can be formed to have a thick film thickness. The resistance value of the source electrode SD1, the drain electrode SD2 and the video signal line DL can be reduced, and the gate electrode GT or i-type semiconductor can be formed. There is a function to ensure overcoming of the level difference due to the layer AS (to improve step coverage).

導電膜ｄ１、導電膜ｄ２を同じマスクパターンでパターニングした後、同じマスクを用いて、あるいは導電膜ｄ１、導電膜ｄ２をマスクとして、Ｎ(＋)型半導体層ｄ０が除去される。つまり、ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０は導電膜ｄ１、導電膜ｄ２以外の部分がセルフアラインで除去される。このとき、Ｎ(＋)型半導体層ｄ０はその厚さ分は全て除去されるようエッチングされるので、ｉ型半導体層ＡＳも若干その表面部分がエッチングされるが、その程度はエッチング時間で制御すればよい。   After patterning the conductive film d1 and the conductive film d2 with the same mask pattern, the N (+) type semiconductor layer d0 is removed using the same mask or using the conductive film d1 and the conductive film d2 as a mask. That is, the N (+) type semiconductor layer d0 remaining on the i type semiconductor layer AS is removed by self-alignment except for the conductive film d1 and the conductive film d2. At this time, since the N (+) type semiconductor layer d0 is etched so that the entire thickness thereof is removed, the surface portion of the i type semiconductor layer AS is also slightly etched, but the degree is controlled by the etching time. do it.

《映像信号線ＤＬ》
映像信号線ＤＬはソース電極ＳＤ１、ドレイン電極ＳＤ２と同層の導電膜ｄ１、導電膜ｄ２で構成されている。また、映像信号線ＤＬはドレイン電極ＳＤ２と一体に形成されている。 << Video signal line DL >>
The video signal line DL includes a conductive film d1 and a conductive film d2 in the same layer as the source electrode SD1 and the drain electrode SD2. The video signal line DL is formed integrally with the drain electrode SD2.

《画素電極ＰＸ》
画素電極ＰＸは、本実施例では特に透明導電層ｇ２で形成されている。この透明導電膜ｇ２はスパッタリングで形成された透明導電膜（Indium-Tin-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２０００Åの厚さに（本実施例では、１４００Å程度の膜厚）形成される。 << Pixel electrode PX >>
In the present embodiment, the pixel electrode PX is particularly formed of the transparent conductive layer g2. The transparent conductive film g2 is made of a transparent conductive film (Indium-Tin-Oxide ITO: Nesa film) formed by sputtering, and is formed to a thickness of 1000 to 2000 mm (in this embodiment, a film thickness of about 1400 mm). .

このように、画素電極ＰＸを透明導電層ｇ２によって構成することにより、その部分の透過光による白表示を行う際の最大透過率を向上させることができ、たとえば画素電極ＰＸを不透明な材料層で形成する場合と比較して、より明るい表示を行うことができるようになる。   Thus, by configuring the pixel electrode PX with the transparent conductive layer g2, it is possible to improve the maximum transmittance when performing white display by the transmitted light of the portion, for example, the pixel electrode PX is made of an opaque material layer. Brighter display can be performed as compared with the case of forming.

また、透明導電層は金属層と比較して光の反射率は極めて小さいことから、表示面に観察者側の光景等が写ってしまうというようなことはなくなる。   In addition, since the transparent conductive layer has an extremely low light reflectance as compared with the metal layer, a scene on the viewer's side is not reflected on the display surface.

さらに、後述するように、画素電極ＰＸと対向電極ＣＴとの間の電圧無印加時には、液晶分子は初期の配向状態を保ち、その状態で黒表示をするように偏光板の配置を構成するようにしている（ノーマリブラックモード）ので、該画素電極ＰＸを透明導電層ｇ２で構成しても、その部分の光を全く透過することがなく、したがって、良質な黒を表示することができるようになる。   Further, as will be described later, when no voltage is applied between the pixel electrode PX and the counter electrode CT, the liquid crystal molecules maintain the initial alignment state, and the arrangement of the polarizing plates is configured to display black in that state. (Normally black mode), even if the pixel electrode PX is composed of the transparent conductive layer g2, it does not transmit the light of that portion at all, so that high quality black can be displayed. become.

このことにより、最大透過率を向上させることができるとともに、充分なコントラスト比の向上を達成させることができる。   As a result, the maximum transmittance can be improved and a sufficient improvement in contrast ratio can be achieved.

《蓄積容量Ｃstg》
画素電極ＰＸは、薄膜トランジスタＴＦＴと接続される端部と反対側の端部において、対向電圧信号線ＣＬと重なるように形成されている。この重ね合わせは、図４からも明らかなように、画素電極ＰＸを一方の電極ＰＬ２とし、対向電圧信号ＣＬを他方の電極ＰＬ１とする蓄積容量（静電容量素子）Ｃstgを構成する。この蓄積容量Ｃstgの誘電体膜は、薄膜トランジスタＴＦＴのゲート絶縁膜として使用される絶縁膜ＧＩおよび陽極酸化膜ＡＯＦで構成されている。 << Storage capacity Cstg >>
The pixel electrode PX is formed so as to overlap the counter voltage signal line CL at the end opposite to the end connected to the thin film transistor TFT. As is apparent from FIG. 4, this superposition forms a storage capacitor (capacitance element) Cstg having the pixel electrode PX as one electrode PL2 and the counter voltage signal CL as the other electrode PL1. The dielectric film of the storage capacitor Cstg is composed of an insulating film GI used as a gate insulating film of the thin film transistor TFT and an anodic oxide film AOF.

図１に示すように平面的には蓄積容量Ｃstgは対向電圧信号線ＣＬの導電膜ｇ１の幅を広げた部分に形成されている。   As shown in FIG. 1, in a plan view, the storage capacitor Cstg is formed in a portion where the width of the conductive film g1 of the counter voltage signal line CL is increased.

《保護膜ＰＳＶ１》
薄膜トランジスタＴＦＴ上には保護膜ＰＳＶ１が設けられている。保護膜ＰＳＶ１は主に薄膜トランジスタＴＦＴを湿気等から保護するために形成されており、透明性が高くしかも耐湿性の良いものを使用する。保護膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒化シリコン膜で形成されており、１μｍ程度の膜厚で形成する。 << Protective film PSV1 >>
A protective film PSV1 is provided on the thin film transistor TFT. The protective film PSV1 is formed mainly to protect the thin film transistor TFT from moisture and the like, and a film having high transparency and good moisture resistance is used. The protective film PSV1 is formed of, for example, a silicon oxide film or a silicon nitride film formed by a plasma CVD apparatus, and is formed with a film thickness of about 1 μm.

保護膜ＰＳＶ１は、マトリクス部ＡＲの全体を囲むように形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを露出するよう除去されている。保護膜ＰＳＶ１とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護効果を考え厚くされ、後者はトランジスタの相互コンダクタンスｇｍが考慮されて薄くされる。従って、保護効果の高い保護膜ＰＳＶ１は周辺部もできるだけ広い範囲に亘って保護するようゲート絶縁膜ＧＩよりも大きく形成されている。   The protective film PSV1 is formed so as to surround the entire matrix part AR, and the peripheral part is removed so as to expose the external connection terminals DTM and GTM. Regarding the thickness relationship between the protective film PSV1 and the gate insulating film GI, the former is thickened considering the protective effect, and the latter is thinned considering the mutual conductance gm of the transistor. Therefore, the protective film PSV1 having a high protective effect is formed larger than the gate insulating film GI so as to protect the peripheral portion over as wide a range as possible.

《カラーフィルタ基板》
次に、図１、図２に戻り、上側透明ガラス基板ＳＵＢ２側（カラーフィルタ基板）の構成を詳しく説明する。 <Color filter substrate>
Next, returning to FIGS. 1 and 2, the configuration of the upper transparent glass substrate SUB2 side (color filter substrate) will be described in detail.

《遮光膜ＢＭ》
上部透明ガラス基板ＳＵＢ２側には、不要な間隙部（画素電極ＰＸと対向電極ＣＴの間以外の隙間）からの透過光が表示面側に出射して、コントラスト比等を低下させないように遮光膜ＢＭ（いわゆるブラックマトリクス）を形成している。遮光膜ＢＭは、外部光またはバックライト光がｉ型半導体層ＡＳに入射しないようにする役割も果たしている。すなわち、薄膜トランジスタＴＦＴのｉ型半導体層ＡＳは上下にある遮光膜ＢＭおよび大き目のゲート電極ＧＴによってサンドイッチにされ、外部の自然光やバックライト光が当たらなくなる。 << Light shielding film BM >>
A light shielding film is provided on the upper transparent glass substrate SUB2 side so that transmitted light from an unnecessary gap (gap other than between the pixel electrode PX and the counter electrode CT) is emitted to the display surface side and the contrast ratio or the like is not lowered. A BM (so-called black matrix) is formed. The light shielding film BM also serves to prevent external light or backlight light from entering the i-type semiconductor layer AS. That is, the i-type semiconductor layer AS of the thin film transistor TFT is sandwiched by the upper and lower light shielding films BM and the large gate electrode GT, and is not exposed to external natural light or backlight light.

遮光膜ＢＭは光に対する遮蔽性を有し、かつ、画素電極ＰＸと対向電極ＣＴの間の電界に影響を与えないように絶縁性の高い膜で形成されており、本実施例では黒色の顔料をレジスト材に混入し、１.２μm程度の厚さで形成している。   The light shielding film BM has a light shielding property and is formed of a highly insulating film so as not to affect the electric field between the pixel electrode PX and the counter electrode CT. Is mixed with a resist material to a thickness of about 1.2 μm.

遮光膜ＢＭは各画素の周囲に格子状に形成され、この格子で１画素の有効表示領域が仕切られている。従って、各画素の輪郭が遮光膜ＢＭによってはっきりとする。つまり、遮光膜ＢＭはブラックマトリクスとｉ型半導体層ＡＳに対する遮光との２つの機能をもつ。   The light shielding film BM is formed in a grid around each pixel, and an effective display area of one pixel is partitioned by this grid. Therefore, the outline of each pixel is clarified by the light shielding film BM. That is, the light shielding film BM has two functions of black matrix and light shielding for the i-type semiconductor layer AS.

遮光膜ＢＭは周辺部にも額縁状に形成され、そのパターンはドット状に複数の開口を設けた図１に示すマトリクス部のパターンと連続して形成されている。周辺部の遮光膜ＢＭは、シール部ＳＬの外側に延長され、パソコン等の実装機に起因する反射光等の漏れ光がマトリクス部に入り込むのを防いでいる。他方、この遮光膜ＢＭは基板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内側に留められ、基板ＳＵＢ２の切断領域を避けて形成されている。   The light shielding film BM is also formed in a frame shape in the peripheral portion, and the pattern is formed continuously with the pattern of the matrix portion shown in FIG. The light shielding film BM at the peripheral portion extends outside the seal portion SL, and prevents leakage light such as reflected light caused by a mounting machine such as a personal computer from entering the matrix portion. On the other hand, the light-shielding film BM is retained about 0.3 to 1.0 mm from the edge of the substrate SUB2, and is formed so as to avoid the cutting region of the substrate SUB2.

《カラーフィルタＦＩＬ》
カラーフィルタＦＩＬは画素に対向する位置に赤、緑、青の繰り返しでストライプ状に形成される。カラーフィルタＦＩＬは遮光膜ＢＭのエッジ部分と重なるように形成されている。 <Color filter FIL>
The color filter FIL is formed in stripes by repeating red, green, and blue at positions facing the pixels. The color filter FIL is formed so as to overlap the edge portion of the light shielding film BM.

カラーフィルタＦＩＬは次のように形成することができる。まず、上部透明ガラス基板ＳＵＢ２の表面にアクリル系樹脂等の染色基材を形成し、フォトリソグラフィ技術で赤色フィルタ形成領域以外の染色基材を除去する。この後、染色基材を赤色染料で染め、固着処理を施し、赤色フィルタＲを形成する。つぎに、同様な工程を施すことによって、緑色フィルタＧ、青色フィルタＢを順次形成する。   The color filter FIL can be formed as follows. First, a dye base material such as an acrylic resin is formed on the surface of the upper transparent glass substrate SUB2, and the dye base material other than the red filter forming region is removed by a photolithography technique. Thereafter, the dyeing substrate is dyed with a red dye, and a fixing process is performed to form a red filter R. Next, a green filter G and a blue filter B are sequentially formed by performing the same process.

《オーバーコート膜ＯＣ》
オーバーコート膜ＯＣはカラーフィルタＦＩＬの染料の液晶ＬＣへの漏洩の防止、および、カラーフィルタＦＩＬ、遮光膜ＢＭによる段差の平坦化のために設けられている。オーバーコート膜ＯＣはたとえばアクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成されている。 << Overcoat film OC >>
The overcoat film OC is provided for preventing leakage of the dye of the color filter FIL to the liquid crystal LC, and for flattening a step by the color filter FIL and the light shielding film BM. The overcoat film OC is formed of a transparent resin material such as an acrylic resin or an epoxy resin.

《液晶層および偏向板》
次に、液晶層、配向膜、偏光板等について説明する。 <Liquid crystal layer and deflection plate>
Next, a liquid crystal layer, an alignment film, a polarizing plate, etc. are demonstrated.

《液晶層》
液晶材料ＬＣとしては、誘電率異方性Δεが正でその値が１３．２、屈折率異方性Δｎが０．０８１（５８９ｎｍ、２０℃）のネマティック液晶を用いる。液晶層の厚み（ギャップ）は、３．９μｍとし、リタデーションΔｎ・ｄは０．３１６とする。このリタデーションΔｎ・ｄの値により、後述の配向膜と偏光板と組み合わせ、液晶分子がラビング方向から電界方向に４５°回転したとき最大透過率を得ることができ、可視光の範囲内で波長依存性がほとんどない透過光を得ることができる。 <Liquid crystal layer>
As the liquid crystal material LC, nematic liquid crystal having a positive dielectric anisotropy Δε, a value of 13.2, and a refractive index anisotropy Δn of 0.081 (589 nm, 20 ° C.) is used. The thickness (gap) of the liquid crystal layer is 3.9 μm, and the retardation Δn · d is 0.316. With this retardation Δn · d value, the maximum transmittance can be obtained when the liquid crystal molecules are rotated 45 ° from the rubbing direction to the electric field direction in combination with an alignment film and a polarizing plate, which will be described later, and are wavelength dependent within the visible light range. Transmitted light with almost no property can be obtained.

なお、液晶層の厚み（ギャップ）は、ポリマビーズで制御している。   The thickness (gap) of the liquid crystal layer is controlled by polymer beads.

また、液晶材料ＬＣは、特に限定したものではなく、誘電率異方性Δεは負でもよい。また、誘電率異方性Δεは、その値が大きいほうが、駆動電圧が低減できる。また、屈折率異方性Δｎは小さいほうが、液晶層の厚み（ギャップ）を厚くでき、液晶の封入時間が短縮され、かつギャップばらつきを少なくすることができる。   The liquid crystal material LC is not particularly limited, and the dielectric anisotropy Δε may be negative. Further, as the dielectric anisotropy Δε is larger, the driving voltage can be reduced. Further, when the refractive index anisotropy Δn is small, the thickness (gap) of the liquid crystal layer can be increased, the liquid crystal sealing time can be shortened, and the gap variation can be reduced.

《配向膜》
配向膜ＯＲＩとしては、ポリイミドを用いる。ラビング方向ＲＤＲは上下基板で互いに平行にし、かつ印加電界方向ＥＤＲとのなす角度は７５°とする。図２０にその関係を示す。 《Alignment film》
As the alignment film ORI, polyimide is used. The rubbing direction RDR is parallel to each other on the upper and lower substrates, and the angle formed with the applied electric field direction EDR is 75 °. FIG. 20 shows the relationship.

なお、ラビング方向ＲＤＲと印加電界方向ＥＤＲとのなす角度は、液晶材料の誘電率異方性Δεが正であれば、４５℃以上９０℃未満、誘電率異方性Δεが負であれば、０°を超え４５°以下でなければならない。   The angle formed between the rubbing direction RDR and the applied electric field direction EDR is 45 ° C. or more and less than 90 ° C. if the dielectric anisotropy Δε of the liquid crystal material is positive, and if the dielectric anisotropy Δε is negative, Must be greater than 0 ° and less than 45 °.

《偏光板》
偏光板ＰＯＬとしては、日東電工社製Ｇ１２２０ＤＵを用い、下側の偏光板ＰＯＬ１の偏光透過軸ＭＡＸ１をラビング方向ＲＤＲと一致させ、上側の偏向板ＰＯＬ２の偏光透過軸ＭＡＸ２を、それに直交させる。図１９にその関係を示す。これにより、本発明の画素に印加される電圧（画素電極ＰＸと対向電極ＣＴの間の電圧）を増加させるに伴い、透過率が上昇するノーマリクローズ特性を得ることができ、また、電圧無印加時には、良質な黒表示ができる。 "Polarizer"
As the polarizing plate POL, G1220DU manufactured by Nitto Denko Corporation is used, the polarizing transmission axis MAX1 of the lower polarizing plate POL1 is made to coincide with the rubbing direction RDR, and the polarizing transmission axis MAX2 of the upper deflecting plate POL2 is made orthogonal thereto. FIG. 19 shows the relationship. As a result, a normally closed characteristic in which the transmittance increases as the voltage applied to the pixel of the present invention (the voltage between the pixel electrode PX and the counter electrode CT) increases can be obtained. When it is added, a good quality black display can be achieved.

《マトリクス周辺の構成》
図５は上下のガラス基板ＳＵＢ１，ＳＵＢ２を含む表示パネルＰＮＬのマトリクス（ＡＲ）周辺の要部平面を示す図である。また、図６は、左側に走査回路が接続されるべき外部接続端子ＧＴＭ付近の断面を、右側に外部接続端子が無いところのシール部付近の断面を示す図である。 <Configuration around the matrix>
FIG. 5 is a view showing a principal plane around the matrix (AR) of the display panel PNL including the upper and lower glass substrates SUB1 and SUB2. FIG. 6 is a diagram showing a cross section near the external connection terminal GTM to which the scanning circuit is to be connected on the left side, and a cross section near the seal portion where there is no external connection terminal on the right side.

このパネルの製造では、小さいサイズであればスループット向上のため１枚のガラス基板で複数個分のデバイスを同時に加工してから分割し、大きいサイズであれば製造設備の共用のためどの品種でも標準化された大きさのガラス基板を加工してから各品種に合ったサイズに小さくし、いずれの場合も一通りの工程を経てからガラスを切断する。図５、図６は後者の例を示すもので、図５、図６の両図とも上下基板ＳＵＢ１，ＳＵＢ２の切断後を表しており、ＬＮは両基板の切断前の縁を示す。いずれの場合も、完成状態では外部接続端子群Ｔｇ，Ｔｄおよび端子ＣＯＴ（添字略）が存在する（図で上辺と左辺の）部分はそれらを露出するように上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ１よりも内側に制限されている。端子群Ｔｇ，Ｔｄはそれぞれ後述する走査回路接続用端子ＧＴＭ、映像信号回路接続用端子ＤＴＭとそれらの引出配線部を集積回路チップＣＨＩが搭載されたテープキャリアパッケージＴＣＰ（図１６、図１７）の単位に複数本まとめて名付けたものである。各群のマトリクス部から外部接続端子部に至るまでの引出配線は、両端に近づくにつれ傾斜している。これは、パッケージＴＣＰの配列ピッチ及び各パッケージＴＣＰにおける接続端子ピッチに表示パネルＰＮＬの端子ＤＴＭ，ＧＴＭを合わせるためである。また、対向電極端子ＣＯＴは、対向電極ＣＴに対向電圧を外部回路から与えるための端子である。マトリクス部の対向電圧信号線ＣＬは、走査回路用端子ＧＴＭの反対側（図では右側）に引き出し、各対向電圧信号線を共通バスラインＣＢで一纏めにして、対向電極端子ＣＯＴに接続している。   In the manufacture of this panel, if small size divided from simultaneously processing a plurality fraction of the device in one glass substrate for improving throughput, standardized any breed for shared manufacturing facilities if large size After processing the glass substrate of the size, it is reduced to a size suitable for each type, and in any case, the glass is cut after going through one process. FIGS. 5 and 6 show the latter example, and both of FIGS. 5 and 6 show the upper and lower substrates SUB1 and SUB2 after cutting, and LN indicates an edge before the cutting of both substrates. In any case, the size of the upper substrate SUB2 is lower so that the external connection terminal groups Tg, Td and the terminal COT (subscript omitted) are present in the completed state (the upper side and the left side in the drawing) are exposed. It is limited to the inside of the substrate SUB1. The terminal groups Tg and Td are respectively a scanning circuit connection terminal GTM and a video signal circuit connection terminal DTM, which will be described later, and a lead carrier portion of a tape carrier package TCP (FIGS. 16 and 17) on which an integrated circuit chip CHI is mounted. Multiple units are named collectively. The lead-out wiring from the matrix portion of each group to the external connection terminal portion is inclined as it approaches both ends. This is because the terminals DTM and GTM of the display panel PNL are matched with the arrangement pitch of the package TCP and the connection terminal pitch in each package TCP. The counter electrode terminal COT is a terminal for applying a counter voltage to the counter electrode CT from an external circuit. The counter voltage signal line CL of the matrix portion is drawn to the opposite side (right side in the figure) of the scanning circuit terminal GTM, and the counter voltage signal lines are grouped together by a common bus line CB and connected to the counter electrode terminal COT. .

透明ガラス基板ＳＵＢ１、ＳＵＢ２の間にはその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣを封止するようにシールパターンＳＬが形成される。シール材は例えばエポキシ樹脂から成る。   A seal pattern SL is formed between the transparent glass substrates SUB1 and SUB2 so as to seal the liquid crystal LC along the edge except for the liquid crystal sealing inlet INJ. The sealing material is made of, for example, an epoxy resin.

配向膜ＯＲＩ１、ＯＲＩ２の層は、シールパターンＳＬの内側に形成される。偏光板ＰＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ１、上部透明ガラス基板ＳＵＢ２の外側の表面に構成されている。液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパターンＳＬで仕切られた領域に封入されている。下部配向膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。   The layers of the alignment films ORI1 and ORI2 are formed inside the seal pattern SL. The polarizing plates POL1 and POL2 are formed on the outer surfaces of the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2, respectively. The liquid crystal LC is sealed in a region partitioned by a seal pattern SL between the lower alignment film ORI1 and the upper alignment film ORI2 that set the direction of liquid crystal molecules. The lower alignment film ORI1 is formed on the protective film PSV1 on the lower transparent glass substrate SUB1 side.

この液晶表示装置は、下部透明ガラス基板ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキシ樹脂などで封止し、上下基板を切断することによって組み立てられる。   In this liquid crystal display device, various layers are separately stacked on the lower transparent glass substrate SUB1 side and the upper transparent glass substrate SUB2 side, and a seal pattern SL is formed on the substrate SUB2 side, so that the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2 are formed. And the liquid crystal LC is injected from the opening INJ of the sealing material SL, the injection port INJ is sealed with an epoxy resin or the like, and the upper and lower substrates are cut.

《ゲート端子部》
図７は表示マトリクスの走査信号線ＧＬからその外部接続端子ＧＴＭまでの接続構造を示す図であり、（Ａ）は平面であり（Ｂ）は（Ａ）のＢ−Ｂ切断線における断面を示している。なお、同図は図５下方付近に対応し、斜め配線の部分は便宜状一直線状で表した。 <Gate terminal section>
7A and 7B are diagrams showing a connection structure from the scanning signal line GL of the display matrix to the external connection terminal GTM. FIG. 7A is a plane, and FIG. 7B is a cross section taken along the line BB in FIG. ing. The figure corresponds to the lower part of FIG. 5 and the diagonal wiring portion is represented by a straight line for convenience.

ＡＯはホトレジスト直接描画の境界線、言い換えれば選択的陽極酸化のホトレジストパターンである。従って、このホトレジストは陽極酸化後除去され、図に示すパターンＡＯは完成品としては残らないが、ゲート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選択的に形成されるのでその軌跡が残る。平面図において、ホトレジストの境界線ＡＯを基準にして左側はレジストで覆い陽極酸化をしない領域、右側はレジストから露出され陽極酸化される領域である。陽極酸化されたＡＬ層ｇ１は表面にその酸化物Ａｌ_２Ｏ_３膜ＡＯＦが形成され下方の導電部は体積が減少する。勿論、陽極酸化はその導電部が残るように適切な時間、電圧などを設定して行われる。 AO is a boundary line of direct photoresist writing, in other words, a selective anodizing photoresist pattern. Therefore, the photoresist is removed after anodic oxidation, and the pattern AO shown in the figure does not remain as a finished product. However, since the oxide film AOF is selectively formed on the gate wiring GL as shown in the cross-sectional view, the locus thereof is changed. Remains. In the plan view, on the basis of the boundary line AO of the photoresist, the left side is a region covered with resist and not anodized, and the right side is a region exposed from the resist and anodized. The anodized AL layer g1 is formed with the oxide Al ₂ O ₃ film AOF on the surface, and the volume of the lower conductive portion is reduced. Of course, the anodic oxidation is performed by setting an appropriate time and voltage so that the conductive portion remains.

図中ＡＬ層ｇ１は、判り易くするためハッチを施してあるが、陽極化成されない領域は櫛状にパターニングされている。これは、Ａｌ層の幅が広いと表面にホイスカが発生するので、１本１本の幅は狭くし、それらを複数本並列に束ねた構成とすることにより、ホイスカの発生を防ぎつつ、断線の確率や導電率の犠牲を最低限に押さえる狙いである。   In the figure, the AL layer g1 is hatched for easy understanding, but the region that is not anodized is patterned in a comb shape. This is because whisker is generated on the surface when the width of the Al layer is wide, so that the width of each one is narrowed, and a configuration in which a plurality of them are bundled in parallel prevents disconnection of whiskers. The aim is to minimize the sacrifice of the probability and conductivity.

ゲート端子ＧＴＭはＡｌ層ｇ１と、更にその表面を保護し、かつ、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋｅｇｅ）との接続の信頼性を向上させるための透明導電層ｇ２とで構成されている。この透明導電膜ｇ２は画素電極ＰＸと同一工程で形成された透明導電膜ＩＴＯを用いている。またＡｌ層ｇ１上及びその側面部に形成された導電層ｄ１及びｄ２は、Ａｌ層と透明導電層ｇ２との接続不良を補うために、Ａｌ層と透明導電層ｇ２の両方に接続性の良いＣｒ層ｄ１を接続し、接続抵抗の低減を図るためのものであり、導電層ｄ２は導電層ｄ１と同一マスク形成しているために残っているものである。   The gate terminal GTM is composed of an Al layer g1 and a transparent conductive layer g2 for protecting the surface of the Al layer g1 and improving the reliability of connection with TCP (Tape Carrier Package). This transparent conductive film g2 uses a transparent conductive film ITO formed in the same process as the pixel electrode PX. In addition, the conductive layers d1 and d2 formed on the Al layer g1 and on the side surfaces thereof have good connectivity to both the Al layer and the transparent conductive layer g2 in order to compensate for poor connection between the Al layer and the transparent conductive layer g2. The Cr layer d1 is connected to reduce the connection resistance, and the conductive layer d2 remains because the same mask is formed as the conductive layer d1.

平面図において、ゲート絶縁膜ＧＩはその境界線よりも右側に、保護膜ＰＳＶ１もその境界線よりも右側に形成されており、左端に位置する端子部ＧＴＭはそれらから露出し外部回路との電気的接触ができるようになっている。図では、ゲート線ＧＬとゲート端子の一つの対のみが示されているが、実際はこのような対が図７に示すように上下に複数本並べられ端子群Ｔｇ（図５）が構成され、ゲート端子の左端は、製造過程では、基板の切断領域を越えて延長され配線ＳＨｇ（図示せず）によって短絡される。製造過程におけるこのような短絡線ＳＨｇは陽極化成時の給電と、配向膜ＯＲＩ１のラビング時等の静電破壊防止に役立つ。   In the plan view, the gate insulating film GI is formed on the right side of the boundary line, and the protective film PSV1 is formed on the right side of the boundary line. The terminal portion GTM located at the left end is exposed from them and is electrically connected to the external circuit. Contact is made. In the figure, only one pair of the gate line GL and the gate terminal is shown, but actually, a plurality of such pairs are arranged vertically as shown in FIG. 7 to form a terminal group Tg (FIG. 5). In the manufacturing process, the left end of the gate terminal extends beyond the cutting region of the substrate and is short-circuited by the wiring SHg (not shown). Such a short-circuit line SHg in the manufacturing process is useful for feeding power during anodization and preventing electrostatic breakdown during rubbing of the alignment film ORI1.

《ドレイン端子ＤＴＭ》
図８は映像信号線ＤＬからその外部接続端子ＤＴＭまでの接続を示す図であり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ−Ｂ切断線における断面を示す。なお、同図は図５右上付近に対応し、図面の向きは便宜上変えてあるが右端方向が基板ＳＵＢ１の上端部に該当する。 << Drain terminal DTM >>
8A and 8B are diagrams showing the connection from the video signal line DL to the external connection terminal DTM. FIG. 8A is a plan view, and FIG. 8B is a cross section taken along the line BB in FIG. This figure corresponds to the vicinity of the upper right of FIG. 5 and the direction of the drawing is changed for convenience, but the right end corresponds to the upper end of the substrate SUB1.

ＴＳＴｄは検査端子でありここには外部回路は接続されないが、プローブ針等を接触できるよう配線部より幅が広げられている。同様に、ドレイン端子ＤＴＭも外部回路との接続ができるよう配線部より幅が広げられている。外部接続ドレイン端子ＤＴＭは上下方向に配列され、ドレイン端子ＤＴＭは、図５に示すように端子群Ｔｄ（添字省略）を構成し基板ＳＵＢ１の切断線を越えて更に延長され、製造過程中は静電破壊防止のためその全てが互いに配線ＳＨｄ（図示せず）によって短絡される。検査端子ＴＳＴｄは図８に示すように一本置きの映像信号線ＤＬに形成される。   TSTd is an inspection terminal, to which no external circuit is connected, but is wider than the wiring portion so that a probe needle or the like can be contacted. Similarly, the drain terminal DTM is also wider than the wiring portion so that it can be connected to an external circuit. The external connection drain terminals DTM are arranged in the vertical direction, and the drain terminals DTM constitute a terminal group Td (subscript omitted) as shown in FIG. 5 and are further extended beyond the cutting line of the substrate SUB1. All of them are short-circuited to each other by wiring SHd (not shown) in order to prevent electric breakdown. The inspection terminals TSTd are formed on every other video signal line DL as shown in FIG.

ドレイン接続端子ＤＴＭは透明導電層ｇ２単層で形成されており、ゲート絶縁膜ＧＩを除去した部分で映像信号線ＤＬと接続されている。この透明導電膜ｇ２はゲート端子ＧＴＭの時と同様に画素電極ＰＸと同一工程で形成された透明導電膜ＩＴＯを用いている。ゲート絶縁膜ＧＩの端部上に形成された半導体層ＡＳはゲート絶縁膜ＧＩの縁をテーパ状にエッチングするためのものである。ドレイン端子ＤＴＭ上では外部回路との接続を行うため保護膜ＰＳＶ１は勿論のこと取り除かれている。   The drain connection terminal DTM is formed of a single layer of the transparent conductive layer g2, and is connected to the video signal line DL at a portion where the gate insulating film GI is removed. The transparent conductive film g2 is made of the transparent conductive film ITO formed in the same process as the pixel electrode PX as in the case of the gate terminal GTM. The semiconductor layer AS formed on the end portion of the gate insulating film GI is for etching the edge of the gate insulating film GI in a tapered shape. Needless to say, the protective film PSV1 is removed on the drain terminal DTM in order to connect to an external circuit.

マトリクス部からドレイン端子部ＤＴＭまでの引出配線は、映像信号線ＤＬと同じレベルの層ｄ１，ｄ２が保護膜ＰＳＶ１の途中まで構成されており、保護膜ＰＳＶ１の中で透明導電膜ｇ２と接続されている。これは、電触し易いＡｌ層ｄ２を保護膜ＰＳＶ１やシールパターンＳＬでできるだけ保護する狙いである。   In the lead-out wiring from the matrix portion to the drain terminal portion DTM, the layers d1 and d2 at the same level as the video signal line DL are formed partway through the protective film PSV1, and are connected to the transparent conductive film g2 in the protective film PSV1. ing. This is intended to protect the Al layer d2 that is easily contacted as much as possible with the protective film PSV1 and the seal pattern SL.

《対向電極端子ＣＴＭ》
図９は対向電圧信号線ＣＬからその外部接続端子ＣＴＭまでの接続を示す図であり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ−Ｂ切断線における断面を示す。なお、同図は図５左上付近に対応する。 << Counter electrode terminal CTM >>
FIG. 9 is a diagram showing the connection from the counter voltage signal line CL to the external connection terminal CTM. FIG. 9A shows the plane, and FIG. 9B shows a cross section taken along the line BB in FIG. This figure corresponds to the vicinity of the upper left of FIG.

各対向電圧信号線ＣＬは共通バスラインＣＢで一纏めして対向電極端子ＣＴＭに引き出されている。共通バスラインＣＢは導電層ｇ１の上に導電層ｄ１、導電層ｄ２を積層した構造となっている。これは、共通バスラインＣＢの抵抗を低減し、対向電圧が外部回路から各対向電圧信号線ＣＬに十分に供給されるようにするためである。本構造では、特に新たに導電層を負荷することなく、共通バスラインの抵抗を下げられるのが特徴である。共通バスラインＣＢの導電層ｇ１は導電層ｄ１、導電層ｄ２と電気的に接続されるように、陽極化成はされていない。また、ゲート絶縁膜ＧＩからも露出している。   Each counter voltage signal line CL is brought together by a common bus line CB and drawn to the counter electrode terminal CTM. The common bus line CB has a structure in which a conductive layer d1 and a conductive layer d2 are stacked on the conductive layer g1. This is to reduce the resistance of the common bus line CB so that the counter voltage is sufficiently supplied from the external circuit to each counter voltage signal line CL. This structure is characterized in that the resistance of the common bus line can be lowered without particularly loading a conductive layer. The conductive layer g1 of the common bus line CB is not anodized so as to be electrically connected to the conductive layer d1 and the conductive layer d2. The gate insulating film GI is also exposed.

対向電極端子ＣＴＭは、導電層ｇ１の上に透明導電層ｇ２が積層された構造になっている。この透明導電膜ｇ２は他の端子の時と同様に画素電極ＰＸと同一工程で形成された透明導電膜ＩＴＯを用いている。透明導電層ｇ２により、その表面を保護し、電食等を防ぐために耐久性のよい透明導電層ｇ２で、導電層ｇ１を覆っている。   The counter electrode terminal CTM has a structure in which a transparent conductive layer g2 is laminated on a conductive layer g1. This transparent conductive film g2 uses the transparent conductive film ITO formed in the same process as the pixel electrode PX as in the case of the other terminals. The transparent conductive layer g2 covers the conductive layer g1 with a transparent conductive layer g2 having good durability in order to protect the surface and prevent electrolytic corrosion and the like.

《表示装置全体等価回路》
表示マトリクス部の等価回路とその周辺回路の結線図を図１０に示す。同図は回路図ではあるが、実際の幾何学的配置に対応して描かれている。ＡＲは複数の画素を二次元状に配列したマトリクス・アレイである。 << Equivalent circuit for the entire display device >>
FIG. 10 shows a connection diagram of an equivalent circuit of the display matrix portion and its peripheral circuits. Although this figure is a circuit diagram, it is drawn corresponding to the actual geometric arrangement. AR is a matrix array in which a plurality of pixels are arranged two-dimensionally.

図中、Ｘは映像信号線ＤＬを意味し、添字Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応して付加されている。Ｙは走査信号線ＧＬを意味し、添字１，２，３，…，ｅｎｄは走査タイミングの順序に従って付加されている。   In the figure, X means a video signal line DL, and subscripts G, B, and R are added corresponding to green, blue, and red pixels, respectively. Y means the scanning signal line GL, and subscripts 1, 2, 3,..., End are added according to the order of scanning timing.

走査信号線Ｙ（添字省略）は垂直走査回路Ｖに接続されており、映像信号線Ｘ（添字省略）は映像信号駆動回路Ｈに接続されている。   The scanning signal line Y (subscript omitted) is connected to the vertical scanning circuit V, and the video signal line X (subscript omitted) is connected to the video signal driving circuit H.

ＳＵＰは１つの電圧源から複数の分圧した安定化された電圧源を得るための電源回路やホスト（上位演算処理装置）からのＣＲＴ（陰極線管）用の情報をＴＦＴ液晶表示装置用の情報に交換する回路を含む回路である。   SUP uses CRT (cathode ray tube) information from a power supply circuit or host (high-order processing unit) to obtain a plurality of stabilized voltage sources divided from one voltage source, and information for TFT liquid crystal display devices. This is a circuit including a circuit to be replaced.

《駆動方法》
図１１に本発明の液晶表示装置の駆動波形を示す。対向電圧をＶchとＶclの２値の交流矩型波にし、それに同期させて走査信号Ｖg(i-1)、Ｖg(i)の非選択電圧を１走査期間ごとに、ＶglhとＶgllの２値で変化させる。対向電圧の振幅値と非選択電圧の振幅値は同一にする。映像信号電圧は、液晶層に印加したい電圧から、対向電圧の振幅の１／２を差し引いた電圧である。 <Driving method>
FIG. 11 shows a driving waveform of the liquid crystal display device of the present invention. The counter voltage is changed to a binary AC wave of two values of Vch and Vcl, and the non-selection voltage of the scanning signals Vg (i-1) and Vg (i) is set to binary values of Vglh and Vgll every scanning period in synchronization with the counter voltage. Change with. The amplitude value of the counter voltage and the amplitude value of the non-selection voltage are the same. The video signal voltage is a voltage obtained by subtracting 1/2 of the amplitude of the counter voltage from the voltage to be applied to the liquid crystal layer.

対向電圧は直流でもよいが、交流化することで映像信号電圧の最大振幅を低減でき、映像信号駆動回路（信号側ドライバ）に耐圧の低いものを用いることが可能になる。   The counter voltage may be a direct current, but by making it an alternating current, the maximum amplitude of the video signal voltage can be reduced, and a video signal drive circuit (signal side driver) having a low withstand voltage can be used.

《蓄積容量Ｃstgの働き》
蓄積容量Ｃstgは、画素に書き込まれた（薄膜トランジスタＴＦＴがオフした後の）映像情報を、長く蓄積するために設ける。本発明で用いている電界を基板面と平行に印加する方式では、電界を基板面に垂直に印加する方式と異なり、画素電極と対向電極で構成される容量（いわゆる液晶容量）がほとんど無いため、蓄積容量Ｃstgが映像情報を画素に蓄積することができない。したがって、電界を基板面と平行に印加する方式では、蓄積容量Ｃstgは必須の構成要素である。 <Function of storage capacity Cstg>
The storage capacitor Cstg is provided for storing video information (after the thin film transistor TFT is turned off) written in the pixel for a long time. The method of applying the electric field used in the present invention in parallel to the substrate surface differs from the method of applying the electric field perpendicular to the substrate surface because there is almost no capacitance (so-called liquid crystal capacitance) composed of the pixel electrode and the counter electrode. The storage capacitor Cstg cannot store the video information in the pixel. Therefore, the storage capacitor Cstg is an indispensable component in the method in which the electric field is applied parallel to the substrate surface.

また、蓄積容量Ｃstgは、薄膜トランジスタＴＦＴがスイッチングするとき、画素電極電位Ｖsに対するゲート電位変化ΔＶgの影響を低減するようにも働く。この様子を式で表すと、次のようになる。   The storage capacitor Cstg also works to reduce the influence of the gate potential change ΔVg on the pixel electrode potential Vs when the thin film transistor TFT is switched. This situation can be expressed as follows.

〔数１〕
ΔＶs＝{Ｃgs/(Ｃgs+Ｃstg+Ｃpix)}×ΔＶg
ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極ＧＴとソース電極ＳＤ１との間に形成される寄生容量、Ｃpixは画素電極ＰＸと対向電極ＣＴとの間に形成される容量、ΔＶsはΔＶgによる画素電極電位の変化分いわゆるフィードスルー電圧を表わす。この変化分ΔＶsは液晶ＬＣに加わる直流成分の原因となるが、保持容量Ｃstgを大きくすればする程、その値を小さくすることができる。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命を向上し、液晶表示画面の切り替え時に前の画像が残るいわゆる焼き付きを低減することができる。 [Equation 1]
ΔVs = {Cgs / (Cgs + Cstg + Cpix)} × ΔVg
Here, Cgs is a parasitic capacitance formed between the gate electrode GT and the source electrode SD1 of the thin film transistor TFT, Cpix is a capacitance formed between the pixel electrode PX and the counter electrode CT, and ΔVs is a pixel electrode potential by ΔVg. This represents a so-called feedthrough voltage. This change ΔVs causes a direct current component applied to the liquid crystal LC, but the value can be reduced as the storage capacitor Cstg is increased. Reduction of the direct current component applied to the liquid crystal LC can improve the life of the liquid crystal LC and reduce the so-called burn-in in which the previous image remains when the liquid crystal display screen is switched.

前述したように、ゲート電極ＧＴはｉ型半導体層ＡＳを完全に覆うよう大きくされている分、ソース電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面積が増え、従って寄生容量Ｃgsが大きくなり、画素電極電位Ｖsはゲート（走査）信号Ｖgの影響を受け易くなるという逆効果が生じる。しかし、蓄積容量Ｃstgを設けることによりこのデメリットも解消することができる。   As described above, since the gate electrode GT is enlarged so as to completely cover the i-type semiconductor layer AS, the overlap area with the source electrode SD1 and the drain electrode SD2 is increased, and thus the parasitic capacitance Cgs is increased. The potential Vs has the adverse effect of being easily affected by the gate (scanning) signal Vg. However, this disadvantage can be eliminated by providing the storage capacitor Cstg.

《製造方法》
つぎに、上述した液晶表示装置の基板ＳＵＢ１側の製造方法について図１２〜図１４を参照して説明する。なお同図において、中央の文字は工程名の略称であり、左側は図３に示す薄膜トランジスタＴＦＴ部分、右側は図７に示すゲート端子付近の断面形状でみた加工の流れを示す。工程Ｂ、工程Ｄを除き工程Ａ〜工程Ｉは各写真処理に対応して区分けしたもので、各工程のいずれの断面図も写真処理後の加工が終わりホトレジストを除去した段階を示している。なお、写真処理とは本説明ではホトレジストの塗布からマスクを使用した選択露光を経てそれを現像するまでの一連の作業を示すものとし、繰り返しの説明は避ける。以下区分けした工程に従って、説明する。 "Production method"
Next, a manufacturing method on the substrate SUB1 side of the liquid crystal display device described above will be described with reference to FIGS. In the figure, the central letter is an abbreviation of the process name, the left side shows the thin film transistor TFT portion shown in FIG. 3, and the right side shows the processing flow as seen in the cross-sectional shape near the gate terminal shown in FIG. Processes A to I, excluding process B and process D, are divided corresponding to each photographic process, and any cross-sectional view of each process shows a stage where the processing after the photographic process is finished and the photoresist is removed. In this description, photographic processing refers to a series of operations from photoresist application to selective exposure using a mask and development, and repeated description is avoided. This will be described in accordance with the divided steps.

工程Ａ、図１２
ＡＮ６３５ガラス（商品名）からなる下部透明ガラス基板ＳＵＢ１上に膜厚が３０００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等からなる導電膜ｇ１をスパッタリングにより設ける。写真処理後、リン酸と硝酸と氷酢酸との混酸液で導電膜ｇ１を選択的にエッチングする。それによって、ゲート電極ＧＴ、走査信号線ＧＬ、対向電極ＣＴ、対向電圧信号線ＣＬ、電極ＰＬ１、ゲート端子ＧＴＭ、共通バスラインＣＢの第１導電層、対向電極端子ＣＴＭの第１導電層、ゲート端子ＧＴＭを接続する陽極酸化バスラインＳＨｇ（図示せず）および陽極酸化バスラインＳＨｇに接続された陽極酸化パッド（図示せず）を形成する。 Process A, FIG.
On the lower transparent glass substrate SUB1 made of AN635 glass (trade name), a conductive film g1 made of Al—Pd, Al—Si, Al—Ta, Al—Ti—Ta or the like having a thickness of 3000 μm is provided by sputtering. After the photographic processing, the conductive film g1 is selectively etched with a mixed acid solution of phosphoric acid, nitric acid, and glacial acetic acid. Thereby, the gate electrode GT, the scanning signal line GL, the counter electrode CT, the counter voltage signal line CL, the electrode PL1, the gate terminal GTM, the first conductive layer of the common bus line CB, the first conductive layer of the counter electrode terminal CTM, the gate An anodized bus line SHg (not shown) for connecting the terminal GTM and an anodized pad (not shown) connected to the anodized bus line SHg are formed.

工程Ｂ、図１２
直接描画による陽極酸化マスクＡＯの形成後、３％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調整した溶液をエチレングリコール液で１：９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成電流密度が０.５ｍＡ／ｃｍ^２になるように調整する（定電流化成）。次に所定のＡｌ_２Ｏ_３膜厚が得られるのに必要な化成電圧１２５Ｖに達するまで陽極酸化を行う。その後この状態で数１０分保持することが望ましい（定電圧化成）。これは均一なＡｌ_２Ｏ_３膜を得る上で大事なことである。それによって、導電膜ｇ１を陽極酸化され、ゲート電極ＧＴ、走査信号線ＧＬ、対向電極ＣＴ、対向電圧信号線ＣＬおよび電極ＰＬ１上に膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される。 Process B, FIG.
After the formation of the anodic oxidation mask AO by direct drawing, the substrate SUB1 was placed in an anodic oxidation solution consisting of a solution prepared by diluting 3% tartaric acid to pH 6.25 ± 0.05 with ammonia in an ethylene glycol solution 1: 9. It is immersed and adjusted so that the formation current density is 0.5 mA / cm ² (constant current formation). Next, anodic oxidation is performed until the formation voltage of 125 V necessary for obtaining a predetermined Al ₂ O ₃ film thickness is reached. Thereafter, it is desirable to maintain this state for several tens of minutes (constant voltage formation). This is important for obtaining a uniform Al ₂ O ₃ film. Thereby, the conductive film g1 is anodized, and an anodic oxide film AOF having a thickness of 1800 mm is formed on the gate electrode GT, the scanning signal line GL, the counter electrode CT, the counter voltage signal line CL, and the electrode PL1.

工程Ｃ、図１２
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が２２００Åの窒化Ｓｉ膜を設け、プラズマＣＶＤ装置にシランガス、水素ガスを導入して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたのち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設ける。 Process C, FIG.
Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to provide a Si nitride film having a thickness of 2200 mm, and silane gas and hydrogen gas are introduced into the plasma CVD apparatus to form an i-type amorphous film with a thickness of 2000 mm. After providing the Si film, hydrogen gas and phosphine gas are introduced into the plasma CVD apparatus to provide an N (+) type amorphous Si film having a thickness of 300 mm.

工程Ｄ、図１３
写真処理後、ドライエッチングガスとしてＳＦ_６、ＣＣｌ_４を使用してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を選択的にエッチングすることにより、ｉ型半導体層ＡＳの島を形成する。 Process D, FIG. 13
After the photographic processing, the N (+) type amorphous Si film and the i type amorphous Si film are selectively etched using SF ₆ and CCl ₄ as dry etching gases, thereby forming the i type semiconductor layer AS. Form an island.

工程Ｅ、図１３
写真処理後、ドライエッチングガスとしてＳＦ_６を使用して、窒化Ｓｉ膜を選択的にエッチングする。 Process E, FIG. 13
After the photo processing, the Si nitride film is selectively etched using SF ₆ as a dry etching gas.

工程Ｆ、図１３
膜厚が１４００ÅのＩＴＯ膜からなる透明導電膜ｇ２をスパッタリングにより設ける。写真処理後、エッチング液として塩酸と硝酸との混酸液で透明導電膜ｇ２を選択的にエッチングすることにより、ゲート端子ＧＴＭの最上層、ドレイン端子ＤＴＭおよび対向電極端子ＣＴＭの第２導電層を形成する。 Process F, FIG. 13
A transparent conductive film g2 made of an ITO film having a thickness of 1400 mm is provided by sputtering. After the photo processing, the transparent conductive film g2 is selectively etched with a mixed acid solution of hydrochloric acid and nitric acid as an etching solution, thereby forming the uppermost layer of the gate terminal GTM, the drain terminal DTM, and the second conductive layer of the counter electrode terminal CTM. To do.

工程Ｇ、図１４
膜厚が６００ÅのＣｒからなる導電膜ｄ１をスパッタリングにより設け、さらに膜厚が４０００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等からなる導電膜ｄ２をスパッタリングにより設ける。写真処理後、導電膜ｄ２を工程Ｂと同様な液でエッチングし、導電膜ｄ１を工程Ａと同様な液でエッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ２、画素電極ＰＸ、電極ＰＬ２、共通バスラインＣＢの第２導電層、第３導電層およびドレイン端子ＤＴＭを短絡するバスラインＳＨｄ（図示せず）を形成する。つぎに、ドライエッチング装置にＣＣｌ_４、ＳＦ_６を導入して、Ｎ(＋)型非晶質Ｓｉ膜をエッチングすることにより、ソースとドレイン間のＮ(＋)型半導体層ｄ０を選択的に除去する。 Process G, FIG.
A conductive film d1 made of Cr having a thickness of 600 に よ り is provided by sputtering, and a conductive film d2 made of Al-Pd, Al-Si, Al-Ta, Al-Ti-Ta, etc. having a thickness of 4000 に よ り is provided by sputtering. After the photographic processing, the conductive film d2 is etched with the same liquid as in the process B, the conductive film d1 is etched with the same liquid as in the process A, and the video signal line DL, the source electrode SD1, the drain electrode SD2, the pixel electrode PX, the electrode A bus line SHd (not shown) that short-circuits PL2, the second conductive layer of the common bus line CB, the third conductive layer, and the drain terminal DTM is formed. Next, by introducing CCl ₄ and SF ₆ into the dry etching apparatus and etching the N (+) type amorphous Si film, the N (+) type semiconductor layer d0 between the source and the drain is selectively formed. Remove.

工程Ｈ、図１４
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設ける。写真処理後、ドライエッチングガスとしてＳＦ_６を使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチングすることによって、保護膜ＰＳＶ１を形成する。 Process H, FIG. 14
Ammonia gas, silane gas, and nitrogen gas are introduced into the plasma CVD apparatus to provide a 1 μm-thick Si nitride film. After the photographic processing, the protective film PSV1 is formed by selectively etching the Si nitride film by a photolithography technique using SF ₆ as a dry etching gas.

《表示パネルＰＮＬと駆動回路基板ＰＣＢ１》
図１５は、図５等に示した表示パネルＰＮＬに映像信号駆動回路Ｈと垂直走査回路Ｖを接続した状態を示す上面図である。 << Display Panel PNL and Drive Circuit Board PCB1 >>
FIG. 15 is a top view showing a state in which the video signal driving circuit H and the vertical scanning circuit V are connected to the display panel PNL shown in FIG.

ＣＨＩは表示パネルＰＮＬを駆動させる駆動ＩＣチップ（下側の５個は垂直走査回路側の駆動ＩＣチップ、左の１０個ずつは映像信号駆動回路側の駆動ＩＣチップ）である。ＴＣＰは図１６、図１７で後述するように駆動用ＩＣチップＣＨＩがテープ・オートメイティド・ボンディング法（ＴＡＢ）により実装されたテープキャリアパッケージ、ＰＣＢ１は上記ＴＣＰやコンデンサ等が実装された駆動回路基板で、映像信号駆動回路用と走査信号駆動回路用の２つに分割されている。ＦＧＰはフレームグランドパッドであり、シールドケースＳＨＤに切り込んで設けられたバネ状の破片が半田付けされる。ＦＣは下側の駆動回路基板ＰＣＢ１と左側の駆動回路基板ＰＣＢ１を電気的に接続するフラットケーブルである。フラットケーブルＦＣとしては図に示すように、複数のリード線（りん青銅の素材にＳｎ鍍金を施したもの）をストライプ状のポリエチレン層とポリビニルアルコール層とでサンドイッチして支持したものを使用する。   CHI is a driving IC chip for driving the display panel PNL (the lower five are driving IC chips on the vertical scanning circuit side, and the left ten are driving IC chips on the video signal driving circuit side). As will be described later with reference to FIGS. 16 and 17, TCP is a tape carrier package in which a driving IC chip CHI is mounted by a tape automated bonding method (TAB), and PCB1 is a driving circuit in which the above TCP, capacitor, and the like are mounted. The substrate is divided into two for a video signal driving circuit and for a scanning signal driving circuit. FGP is a frame ground pad, and a spring-shaped piece cut into the shield case SHD is soldered. FC is a flat cable that electrically connects the lower drive circuit board PCB1 and the left drive circuit board PCB1. As shown in the figure, a flat cable FC is used in which a plurality of lead wires (phosphor bronze material Sn plated) are sandwiched and supported by a striped polyethylene layer and a polyvinyl alcohol layer.

《ＴＣＰの接続構造》
図１６は走査信号駆動回路Ｖや映像信号駆動回路Ｈを構成する、集積回路チップＣＨＩがフレキシブル配線基板に搭載されたテープキャリアパッケージＴＣＰの断面構造を示す図であり、図１７はそれを液晶表示パネルの、本例では走査信号回路用端子ＧＴＭに接続した状態を示す要部断面図である。 << TCP connection structure >>
FIG. 16 is a diagram showing a cross-sectional structure of a tape carrier package TCP that constitutes the scanning signal driving circuit V and the video signal driving circuit H and in which an integrated circuit chip CHI is mounted on a flexible wiring board. FIG. It is principal part sectional drawing which shows the state connected to the terminal GTM for scanning signal circuits in this example of the panel.

同図において、ＴＴＢは集積回路ＣＨＩの入力端子・配線部であり、ＴＴＭは集積回路ＣＨＩの出力端子・配線部であり、例えばＣｕから成り、それぞれの内側の先端部（通称インナーリード）には集積回路ＣＨＩのボンディングパッドＰＡＤがいわゆるフェースダウンボンディング法により接続される。端子ＴＴＢ，ＴＴＭの外側の先端部（通称アウターリード）はそれぞれ半導体集積回路チップＣＨＩの入力及び出力に対応し、半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回路ＳＵＰに、異方性導電膜ＡＣＦによって液晶表示パネルＰＮＬに接続される。パッケージＴＣＰは、その先端部がパネルＰＮＬ側の接続端子ＧＴＭを露出した保護膜ＰＳＶ１を覆うようにパネルに接続されており、従って、外部接続端子ＧＴＭ（ＤＴＭ）は保護膜ＰＳＶ１かパッケージＴＣＰの少なくとも一方で覆われるので電触に対して強くなる。   In the figure, TTB is an input terminal / wiring part of the integrated circuit CHI, and TTM is an output terminal / wiring part of the integrated circuit CHI, which is made of, for example, Cu, and each inner tip (commonly called inner lead) Bonding pads PAD of the integrated circuit CHI are connected by a so-called face-down bonding method. The outer tips (commonly referred to as outer leads) of the terminals TTB and TTM correspond to the input and output of the semiconductor integrated circuit chip CHI, respectively, and the CRT / TFT conversion circuit / power supply circuit SUP is connected to the anisotropic conductive film ACF by soldering or the like. Is connected to the liquid crystal display panel PNL. The package TCP is connected to the panel so that the tip thereof covers the protective film PSV1 exposing the connection terminal GTM on the panel PNL side. Therefore, the external connection terminal GTM (DTM) is at least the protective film PSV1 or the package TCP. On the other hand, since it is covered, it is strong against electric contact.

ＢＦ１はポリイミド等からなるベースフィルムであり、ＳＲＳは半田付けの際半田が余計なところへつかないようにマスクするためのソルダレジスト膜である。シールパターンＳＬの外側の上下ガラス基板の隙間は洗浄後エポキシ樹脂ＥＰＸ等により保護され、パッケージＴＣＰと上側基板ＳＵＢ２の間には更にシリコーン樹脂ＳＩＬが充填され保護が多重化されている。   BF1 is a base film made of polyimide or the like, and SRS is a solder resist film for masking so that the solder does not stick to an extra portion during soldering. The gap between the upper and lower glass substrates outside the seal pattern SL is protected by an epoxy resin EPX after cleaning, and a silicone resin SIL is further filled between the package TCP and the upper substrate SUB2 to multiplex the protection.

《駆動回路基板ＰＣＢ２》
駆動回路基板ＰＣＢ２は、ＩＣ、コンデンサ、抵抗等の電子部品が搭載されている。この駆動回路基板ＰＣＢ２には、１つの電圧源から複数の分圧した安定化された電圧源を得るための電源回路や、ホスト（上位演算処理装置）からのＣＲＴ（陰極線管）用の情報をＴＦＴ液晶表示装置用の情報に変換する回路を含む回路ＳＵＰが搭載されている。ＣＪは外部と接続される図示しないコネクタが接続されるコネクタ接続部である。 << Drive circuit board PCB2 >>
The drive circuit board PCB2 is mounted with electronic components such as an IC, a capacitor, and a resistor. The drive circuit board PCB2 is provided with a power supply circuit for obtaining a plurality of stabilized voltage sources divided from one voltage source and information for a CRT (cathode ray tube) from a host (high-order processing unit). A circuit SUP including a circuit for converting into information for a TFT liquid crystal display device is mounted. CJ is a connector connecting portion to which a connector (not shown) connected to the outside is connected.

駆動回路基板ＰＣＢ１と駆動回路基板ＰＣＢ２とはフラットケーブルＦＣにより電気的に接続されている。   The drive circuit board PCB1 and the drive circuit board PCB2 are electrically connected by a flat cable FC.

《液晶表示モジュールの全体構成》
図１８は、液晶表示モジュールＭＤＬの各構成部品を示す分解斜視図である。 <Overall configuration of liquid crystal display module>
FIG. 18 is an exploded perspective view showing each component of the liquid crystal display module MDL.

ＳＨＤは金属板から成る枠状のシールドケース（メタルフレーム）、ＬＣＷはその表示窓、ＰＮＬは液晶表示パネル、ＳＰＢは光拡散板、ＬＣＢは導光体、ＲＭは反射板、ＢＬはバックライト蛍光管、ＬＣＡはバックライトケースであり、図に示すような上下の配置関係で各部材が積み重ねられてモジュールＭＤＬが組み立てられる。   SHD is a frame-shaped shield case (metal frame) made of a metal plate, LCW is a display window thereof, PNL is a liquid crystal display panel, SPB is a light diffusion plate, LCB is a light guide, RM is a reflector, and BL is backlight fluorescence. Tubes and LCAs are backlight cases, and the modules MDL are assembled by stacking the members in a vertical arrangement as shown in the figure.

モジュールＭＤＬは、シールドケースＳＨＤに設けられた爪とフックによって全体が固定されるようになっている。   The module MDL is fixed in its entirety by claws and hooks provided in the shield case SHD.

バックライトケースＬＣＡはバックライト蛍光管ＢＬ、光拡散板ＳＰＢ、導光体ＬＣＢ、反射板ＲＭを収納する形状になっており、導光体ＬＣＢの側面に配置されたバックライト蛍光管ＢＬの光を、導光体ＬＣＢ、反射板ＲＭ、光拡散板ＳＰＢにより表示面で一様なバックライトにし、液晶表示パネルＰＮＬ側に出射する。   The backlight case LCA is configured to accommodate the backlight fluorescent tube BL, the light diffusion plate SPB, the light guide LCB, and the reflection plate RM, and the light of the backlight fluorescent tube BL disposed on the side surface of the light guide LCB. Is converted into a uniform backlight on the display surface by the light guide LCB, the reflection plate RM, and the light diffusion plate SPB, and emitted to the liquid crystal display panel PNL side.

バックライト蛍光管ＢＬにはインバータ回路基板ＰＣＢ３が接続されており、バックライト蛍光管ＢＬの電源となっている。   An inverter circuit board PCB3 is connected to the backlight fluorescent tube BL and serves as a power source for the backlight fluorescent tube BL.

以上、本実施例では、上述したように画素電極ＰＸを透明導電層ｇ２によって構成することにより、白表示を行うときの最大透過率を約３０％程度（本実施例の場合３１．８％）と大幅に向上させることができるようになる。また、端子の信頼性を向上するためのＩＴＯ膜も同時に形成することができ、信頼性と生産性を両立させることができる。   As described above, in this embodiment, the pixel electrode PX is formed of the transparent conductive layer g2 as described above, so that the maximum transmittance when performing white display is about 30% (31.8% in this embodiment). And will be able to greatly improve. In addition, an ITO film for improving the reliability of the terminal can be formed at the same time, so that both reliability and productivity can be achieved.

（参考例２）
本実施例は下記の要件を除けば、参考例１と同一である。図２０に画素の平面図を示す。図の斜線部分は透明導電膜ｇ２を示す。 ( Reference Example 2 )
This example is the same as Reference Example 1 except for the following requirements. FIG. 20 shows a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film g2.

《画素電極ＰＸ》
本実施例では、画素電極ＰＸはソース電極ＳＤ１、ドレイン電極ＳＤ２と同層の導電膜ｄ１、導電膜ｄ２で構成されている。また、画素電極ＰＸはソース電極ＳＤ１と一体に形成されている。 << Pixel electrode PX >>
In this embodiment, the pixel electrode PX is composed of the conductive film d1 and the conductive film d2 in the same layer as the source electrode SD1 and the drain electrode SD2. Further, the pixel electrode PX is formed integrally with the source electrode SD1.

《対向電極ＣＴ》
本実施例では、対向電極ＣＴを透明導電膜ｇ２で構成する。この透明導電膜ｇ２は実施例１と同様、スパッタリングで形成された透明導電膜（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ ＩＴＯ：ネサ膜）からなり、１０００〜２０００Åの厚さに（本実施例では、１４００Å程度の膜厚）形成される。 << Counter electrode CT >>
In this embodiment, the counter electrode CT is composed of a transparent conductive film g2. This transparent conductive film g2 is made of a transparent conductive film (Indium-Tin-Oxide ITO: Nesa film) formed by sputtering as in Example 1, and has a thickness of 1000 to 2000 mm (in this example, about 1400 mm). Film thickness).

《対向電圧信号線ＣＬ》
対向電圧信号線ＣＬは透明導電膜ｇ２で構成されて、かつ対向電極ＣＴと一体に構成されている。 << Counter voltage signal line CL >>
The counter voltage signal line CL is composed of the transparent conductive film g2 and is configured integrally with the counter electrode CT.

《ゲート端子部》
本参考例では、ゲート端子ＧＴＭのＡｌ層ｇ１の表面を保護し、かつＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋｅｇｅ）との接続の信頼性を向上させるための透明導電層ｇ２を対向電極ＣＴと同一工程で形成する。構成は参考例１と何ら変わりなく、図７に示す通りである。 <Gate terminal section>
In this reference example , the transparent conductive layer g2 for protecting the surface of the Al layer g1 of the gate terminal GTM and improving the reliability of connection with TCP (Tape Carrier Package) is formed in the same process as the counter electrode CT. . The configuration is the same as in Reference Example 1 and is as shown in FIG.

《ドレイン端子ＤＴＭ》
本参考例では、ドレイン接続端子ＤＴＭの透明導電層ｇ２にゲート端子ＧＴＭの時と同様に対向電極ＣＴと同一工程で形成された透明導電膜ＩＴＯを用いている。構成は層の上下関係が参考例１と少し異なるが、本質的ではないので図は省略する。 << Drain terminal DTM >>
In this reference example , a transparent conductive film ITO formed in the same process as the counter electrode CT is used for the transparent conductive layer g2 of the drain connection terminal DTM, as in the case of the gate terminal GTM. Although the structure is slightly different from the reference example 1 in terms of the vertical relationship of the layers, the figure is omitted because it is not essential.

《対向電極端子ＣＴＭ》
対向電極端子ＣＴＭの導電層ｇ１の上の透明導電層ｇ２は他の端子の時と同様に対向電極ＣＴと同一工程で形成された透明導電膜ＩＴＯを用いている。構成は参考例１と何ら変わりはなく、図９に示す通りである。 << Counter electrode terminal CTM >>
The transparent conductive layer g2 on the conductive layer g1 of the counter electrode terminal CTM uses the transparent conductive film ITO formed in the same process as the counter electrode CT as in the case of the other terminals. The configuration is the same as in Reference Example 1 and is as shown in FIG.

《製造方法》
本参考例では、参考例１の工程Ｂと工程Ｃの間に工程Ｆが入る順番になる。工程の順序としては図１２から図１５のＡからＨが、Ａ−Ｂ−Ｆ−Ｃ−Ｄ−Ｅ−Ｇ−Ｈの順になる。マスクパターンは、走査信号線ＧＬ、走査電極ＧＴと対向電圧信号線ＣＬが分離し、各端子の透明導電層ｇ２と対向電圧信号線ＣＬのパターンが同一マスクに形成される。 "Production method"
In this reference example , the order of the process F enters between the process B and the process C of the reference example 1 . As the order of the steps, A to H in FIGS. 12 to 15 are in the order of A-B-F-C-D-E-G-H. As for the mask pattern, the scanning signal line GL, the scanning electrode GT, and the counter voltage signal line CL are separated, and the pattern of the transparent conductive layer g2 of each terminal and the counter voltage signal line CL is formed in the same mask.

このように、対向電極ＣＴを透明導電層ｇ２によって構成することによっても参考例１において説明した効果を奏するようになる。この場合、最大透過率を約１６％程度（本参考例では１５．９％）に向上させることができるようになる。 As described above, the effect described in the reference example 1 is also achieved by configuring the counter electrode CT with the transparent conductive layer g2. In this case, the maximum transmittance can be improved to about 16% (in this reference example , 15.9%).

また、本参考例では対向電極をＴＦＴを有する基板側に構成したが、Ｃ／Ｆ（カラーフィルタ）を有する基板に構成しても同様な効果が得られ、本発明の範中に含まれる。ただし、製造方法、対向電極端子ＣＴＭの構造は異なる。 In this reference example , the counter electrode is configured on the substrate side having the TFT. However, the same effect can be obtained even if the counter electrode is configured on the substrate having the C / F (color filter), and is included in the scope of the present invention. However, the manufacturing method and the structure of the counter electrode terminal CTM are different.

（参考例３）
本参考例は下記の要件を除けば、参考例１および参考例２と同一である。図２１に画素の平面図を示す。図の斜線部分は透明導電膜ｇ２を示す。 ( Reference Example 3 )
This reference example is the same as Reference Example 1 and Reference Example 2 except for the following requirements. FIG. 21 shows a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film g2.

《対向電極ＣＴ》
本参考例では、対向電極ＣＴを透明導電膜ｇ２で構成する。この透明導電膜ｇ２は参考例１と同様にスパッタリングで形成された透明導電膜（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ ＩＴＯ：ネサ膜）からなり、１０００〜２０００Åの厚さに（本参考例では、１４００Å程度の膜厚）形成される。 << Counter electrode CT >>
In this reference example , the counter electrode CT is composed of a transparent conductive film g2. This transparent conductive film g2 is made of a transparent conductive film (Indium-Tin-Oxide ITO: Nesa film) formed by sputtering as in Reference Example 1, and has a thickness of 1000 to 2000 mm (in this reference example , about 1400 mm). Film thickness).

《対向電圧信号線ＣＬ》
対向電圧信号線ＣＬは透明導電膜ｇ２で構成されて、かつ対向電極ＣＴと一体に構成されている。 << Counter voltage signal line CL >>
The counter voltage signal line CL is composed of the transparent conductive film g2 and is configured integrally with the counter electrode CT.

《製造方法》
本参考例では、参考例１の工程Ｂと工程Ｃの間に工程Ｆが追加される順番になる。工程の順序としては図１２から図１５のＡからＨが、Ａ−Ｂ−Ｆ−Ｃ−Ｄ−Ｅ−Ｆ−Ｇ−Ｈの順になる。マスクパターンは、走査信号線ＧＬ、走査電極ＧＴと対向電圧信号線ＣＬのパターンが独立したマスクに形成される。 "Production method"
In this reference example , the process F is added in the order of the process B and the process C of the reference example 1 . As the order of the steps, A to H in FIGS. 12 to 15 are in the order of A-B-F-C-D-E-F-G-H. The mask pattern is formed in a mask in which the pattern of the scanning signal line GL, the scanning electrode GT, and the counter voltage signal line CL is independent.

このように、画素電極ＰＸと対向電極ＣＴのいずれをも透明導電層ｇ２によって構成することにより、参考例１および参考例２に示したと同様の効果を奏することになる。この場合、白表示を行うときの最大透過率は参考例１および参考例２以上の値となり、約５０％程度（本参考例では４７．７％）に向上させることができるようになる。 Thus, by forming both the pixel electrode PX and the counter electrode CT with the transparent conductive layer g2, the same effects as those shown in the reference example 1 and the reference example 2 can be obtained. In this case, the maximum transmittance when performing white display is a value higher than that of Reference Example 1 and Reference Example 2 , and can be improved to about 50% (47.7% in the present Reference Example ).

（参考例４）
本参考例は下記の要件を除けば、参考例１および参考例３と同一である。図２２に画素の平面図を示す。図の斜線部分は透明導電膜ｇ２を示す。 ( Reference Example 4 )
This Reference Example is the same as Reference Example 1 and Reference Example 3 except for the following requirements. FIG. 22 shows a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film g2.

《対向電圧信号線ＣＬ》
対向電圧信号線ＣＬは導電膜ｇ１で構成する。本参考例では、導電膜ｇ１にＣｒを用いる。また、対向電圧信号線ＣＬと対向電極ＣＴとを接続するために、陽極化成を行わない。また、ゲート絶縁膜ＧＩにスルーホールＰＨを形成する。また、導電膜ｇ１はＣｒ以外にも、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ａｌまたはそれらの合金、もしくは、それらを積層したクラッド構造で形成してもよい。 << Counter voltage signal line CL >>
The counter voltage signal line CL is composed of the conductive film g1. In this reference example , Cr is used for the conductive film g1. Further, anodization is not performed in order to connect the counter voltage signal line CL and the counter electrode CT. Further, a through hole PH is formed in the gate insulating film GI. In addition to Cr, the conductive film g1 may be formed of Ta, Ti, Mo, W, Al, an alloy thereof, or a clad structure in which they are laminated.

《製造方法》
本参考例では、参考例１の工程Ｂが削除される。また、工程Ｅ時にスルーホールＰＨを形成し、工程Ｆ時に画素電極ＰＸと対向電極ＣＴを同一マスクで同時に形成する。 "Production method"
In this reference example , the process B of the reference example 1 is deleted. Further, the through hole PH is formed during the process E, and the pixel electrode PX and the counter electrode CT are simultaneously formed using the same mask during the process F.

本参考例では、参考例１および参考例３に示した効果に加え、対向電圧信号線ＣＬの抵抗を低減することにより、対向電極間の電圧の伝わりを円滑にし、電圧の歪みを低減することができ、水平方向に発生するクロストーク（横スミア）を低減できる。 In this reference example , in addition to the effects shown in Reference Example 1 and Reference Example 3 , by reducing the resistance of the counter voltage signal line CL, the voltage between the counter electrodes can be smoothly transmitted and the distortion of the voltage can be reduced. And crosstalk (lateral smear) generated in the horizontal direction can be reduced.

また、画素電極ＰＸと対向電極ＣＴを同一マスクで同時に形成することにより、参考例４で２回行っている工程Ｆが1回になり、生産性も向上する。 Further, by simultaneously forming the pixel electrode PX and the counter electrode CT with the same mask, the process F performed twice in the reference example 4 is performed once, and the productivity is improved.

（参考例５）
本参考例は下記の要件を除けば、参考例１および参考例４と同一である。図２３に画素の平面図を示す。図の斜線部分は透明導電膜ｇ２を示す。 ( Reference Example 5 )
This reference example is the same as Reference Example 1 and Reference Example 4 except for the following requirements. FIG. 23 shows a plan view of the pixel. The hatched portion in the figure indicates the transparent conductive film g2.

《対向電極ＣＴ》
本参考例では、中央の対向電極ＣＴだけを透明導電膜ｇ２で構成する。映像信号線に隣接した対向電極は対向電圧信号線と一体に金属膜で形成する。 << Counter electrode CT >>
In this reference example , only the central counter electrode CT is formed of the transparent conductive film g2. The counter electrode adjacent to the video signal line is formed of a metal film integrally with the counter voltage signal line.

本参考例では、参考例１から参考例４の効果に加え、映像信号線に隣接した対向電極を不透明にすることにより、映像信号に伴うクロストークを抑制することができる。 In the present reference example , in addition to the effects of the reference examples 1 to 4 , the counter electrode adjacent to the video signal line is made opaque so that crosstalk accompanying the video signal can be suppressed.

その理由は次のとおりである。すなわち、対向電極ＣＴが映像信号線ＤＬに隣接して形成されることにより、映像信号線ＤＬからの電界（電気力線）は、この対向電極ＣＴに吸収され、映像信号線ＤＬからの電界が画素電極ＰＸと対向電極ＣＴの間の電界に影響を及ぼすことがなくなるので、映像信号にともなうクロストーク、特に基板の上下方向のクロストークの発生を抑制することができる。しかし、映像信号線ＤＬに隣接した対向電極ＣＴ上の液晶分子の挙動は、映像信号の変動ともなって不安定であるため、映像信号線ＤＬに隣接した対向電極ＣＴをも透明にすると、その部分の透過光によってクロストークが観測されてしまう。このため、上述した実施例のように、映像信号線ＤＬに隣接した対向電極ＣＴを不透明することにより、映像信号にともなうクロストークを抑制することができるようになる。   The reason is as follows. That is, by forming the counter electrode CT adjacent to the video signal line DL, the electric field (electric field lines) from the video signal line DL is absorbed by the counter electrode CT, and the electric field from the video signal line DL is absorbed. Since the electric field between the pixel electrode PX and the counter electrode CT is not affected, it is possible to suppress the occurrence of crosstalk associated with the video signal, particularly the crosstalk in the vertical direction of the substrate. However, since the behavior of the liquid crystal molecules on the counter electrode CT adjacent to the video signal line DL is unstable as the video signal fluctuates, if the counter electrode CT adjacent to the video signal line DL is also made transparent, that portion Crosstalk is observed by the transmitted light. For this reason, as in the above-described embodiment, by making the counter electrode CT adjacent to the video signal line DL opaque, it becomes possible to suppress the crosstalk accompanying the video signal.

（実施例１）
上述した参考例２および３は、そのいずれにおいても対向電極ＣＴとともに対向電極信号線ＣＬが透明導電層ｇ２で構成されたものである。 (Example 1 )
In each of the reference examples 2 and 3 described above, the counter electrode CT and the counter electrode signal line CL are configured by the transparent conductive layer g2.

この場合において、本実施例は図２４に示す構成によって該対向電極信号線ＣＬの抵抗値を大幅に低減させるようにしたものである。   In this case, in this embodiment, the resistance value of the counter electrode signal line CL is greatly reduced by the configuration shown in FIG.

図２４（ａ）は、図２０の対向電極信号線ＣＬの部分を示す平面図であり、図２４（ｂ）は同図（ａ）のｂ−ｂ線における断面図である。   FIG. 24A is a plan view showing a portion of the counter electrode signal line CL of FIG. 20, and FIG. 24B is a cross-sectional view taken along the line bb of FIG.

同図において、対向電極信号線ＣＬは２層構造からなり、その下層として抵抗値が小さいＡｌ層１０が形成され、このＡｌ層１０の上面に該Ａｌ層１０を完全に被覆してＩＴＯ膜１１が形成されている。そして、対向電極ＣＴは前記ＩＴＯ膜１１の一部を延在させた延在部で構成したものとなっている。   In the figure, the counter electrode signal line CL has a two-layer structure, and an Al layer 10 having a small resistance value is formed as a lower layer thereof. The Al layer 10 is completely covered on the upper surface of the Al layer 10 to form an ITO film 11. Is formed. The counter electrode CT is constituted by an extended portion in which a part of the ITO film 11 is extended.

このようにした場合、対向電極信号線ＣＬの低抵抗化を図れるとともに、Ａｌ層１０に発生するいわゆるホイスカと称されるひげ状の突起による層間絶縁膜を介した他の導電層と（たとえば映像信号線ＤＬ）の電気的短絡を防止できるようになる。すなわち、Ａｌ層１０はその上層に映像信号線ＤＬに対する層間絶縁膜を形成する際にホイスカが発生し上述した弊害をもたらすことが知られているが、このＡｌ層１０を完全に被覆するようにしてＩＴＯ膜を形成することによって該ホイスカが発生しないことが確かめられている。   In this case, the resistance of the counter electrode signal line CL can be reduced, and another conductive layer (for example, an image) via an interlayer insulating film formed by whisker-like projections called so-called whiskers generated in the Al layer 10 can be used. It is possible to prevent an electrical short circuit of the signal line DL). That is, the Al layer 10 is known to cause whiskers when the interlayer insulating film for the video signal line DL is formed thereon, resulting in the above-described disadvantages. However, the Al layer 10 should be completely covered. Thus, it has been confirmed that the whisker is not generated by forming the ITO film.

本発明による液晶表示装置の一参考例（参考例１）である液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part which is one reference example ( reference example 1) of the liquid crystal display device by this invention, and its periphery. 図１の３−３線における断面図である。It is sectional drawing in the 3-3 line of FIG. 図１の４−４線における断面図である。FIG. 4 is a cross-sectional view taken along line 4-4 of FIG. 図１の５−５線における断面図である。FIG. 5 is a cross-sectional view taken along line 5-5 in FIG. 表示パネルのマトリクス周辺部の構成を説明するための平面図である。4 is a plan view for explaining a configuration of a matrix peripheral portion of the display panel. FIG. 本発明による液晶表示装置のパネル縁部分の一参考例を示す断面図である。It is sectional drawing which shows one reference example of the panel edge part of the liquid crystal display device by this invention. ゲート端子ＧＴＭとゲート配線ＧＬの接続部近辺を示す平面と断面の図である。It is the figure of the plane and cross section which show the connection part vicinity of the gate terminal GTM and gate wiring GL. ドレイン端子ＤＴＭと映像信号線ＤＬとの接続部付近を示す平面と断面の図である。It is the figure of the plane and cross section which show the connection part vicinity of the drain terminal DTM and video signal line DL. 共通電極端子ＣＴＭ、共通バスラインＣＢおよび共通電圧信号線ＣＬの接続部付近を示す平面と断面の図である。It is the figure of the plane and cross section which show the connection part vicinity of the common electrode terminal CTM, the common bus line CB, and the common voltage signal line CL. 本発明のアクティブ・マトリックス型カラー液晶表示装置のマトリクス部とその周辺を含む回路図である。1 is a circuit diagram including a matrix portion and its periphery of an active matrix type color liquid crystal display device of the present invention. 本発明のアクティブ・マトリックス型カラー液晶表示装置の駆動波形を示す図である。It is a figure which shows the drive waveform of the active matrix type color liquid crystal display device of this invention. 基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process AC of the board | substrate SUB1 side. 基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process DF by the side of the board | substrate SUB1. 基板ＳＵＢ１側の工程Ｇ〜Ｈの製造工程を示す画素部とゲート端子部の断面図のフローチャートである。It is a flowchart of sectional drawing of the pixel part and gate terminal part which show the manufacturing process of process GH by the side of the board | substrate SUB1. 液晶表示パネルに周辺の駆動回路を実装した状態を示す上面図である。It is a top view which shows the state which mounted the peripheral drive circuit on the liquid crystal display panel. 駆動回路を構成する集積回路チップＣＨＩがフレキシブル配線基板に搭載されたテープキャリアパッケージＴＣＰの断面構造を示す図である。It is a figure which shows the cross-section of tape carrier package TCP in which the integrated circuit chip CHI which comprises a drive circuit was mounted in the flexible wiring board. テープキャリアパッケージＴＣＰを液晶表示パネルＰＮＬの走査信号回路用端子ＧＴＭに接続した状態を示す要部断面図である。It is principal part sectional drawing which shows the state which connected the tape carrier package TCP to the scanning signal circuit terminal GTM of liquid crystal display panel PNL. 液晶表示モジュールの分解斜視図である。It is a disassembled perspective view of a liquid crystal display module. 印加電界方向、ラビング方向、偏光板透過軸の関係を示す図である。It is a figure which shows the relationship between an applied electric field direction, a rubbing direction, and a polarizing plate transmission axis. 本発明による液晶表示装置の他の参考例（参考例２）である液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part which is the other reference example ( reference example 2) of the liquid crystal display device by this invention, and its periphery. 本発明による液晶表示装置の他の参考例（参考例３）である液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part which is the other reference example ( reference example 3) of the liquid crystal display device by this invention, and its periphery. 本発明による液晶表示装置の他の参考例（参考例４）である液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part which is the other reference example ( reference example 4) of the liquid crystal display device by this invention, and its periphery. 本発明による液晶表示装置の他の参考例（参考例５）である液晶表示部の一画素とその周辺を示す要部平面図である。It is a principal part top view which shows one pixel of the liquid crystal display part which is the other reference example ( reference example 5) of the liquid crystal display device by this invention, and its periphery. 本発明による液晶表示装置の一の実施例（実施例１）である液晶表示部の一画素の要部平面図と断面図である。It is a fragmentary plan view and a cross-sectional view of one pixel of the liquid crystal display unit which is an embodiment (Embodiment 1) of the liquid crystal display device according to the present invention.

符号の説明Explanation of symbols

ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映像信号線、ＣＬ…対向電圧信号線、ＰＸ…画素電極、ＣＴ…対向電極、ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳ…ｉ型半導体層、ＳＤ…ソース電極またはドレイン電極、ＰＳＶ…保護膜、ＢＭ…遮光膜、ＬＣ…液晶、ＴＦＴ…薄膜トランジスタ、ＰＨ…スルーホール、ｇ、ｄ…導電膜、Ｃstg…蓄積容量、ＡＯＦ…陽極酸化膜、ＡＯ…陽極酸化マスク、ＧＴＭ…ゲート端子、ＤＴＭ…ドレイン端子、ＣＢ…共通バスライン、ＤＴＭ…共通電極端子、ＳＨＤ…シールドケース、ＰＮＬ…液晶表示パネル、ＳＰＢ…光拡散板、ＬＣＢ…導光体、ＢＬ…バックライト蛍光管、ＬＣＡ…バックライトケース、ＲＭ…反射板、（以上添字省略）   SUB ... Transparent glass substrate, GL ... Scanning signal line, DL ... Video signal line, CL ... Counter voltage signal line, PX ... Pixel electrode, CT ... Counter electrode, GI ... Insulating film, GT ... Gate electrode, AS ... i-type semiconductor Layer, SD ... source or drain electrode, PSV ... protective film, BM ... light shielding film, LC ... liquid crystal, TFT ... thin film transistor, PH ... through hole, g, d ... conductive film, Cstg ... storage capacitor, AOF ... anodic oxide film AO ... anodizing mask, GTM ... gate terminal, DTM ... drain terminal, CB ... common bus line, DTM ... common electrode terminal, SHD ... shield case, PNL ... liquid crystal display panel, SPB ... light diffusion plate, LCB ... light guide Body, BL ... Backlight fluorescent tube, LCA ... Backlight case, RM ... Reflector, (Subscript omitted above)

Claims (2)

液晶層を介して互いに対向して配置される透明基板のうち、一方の透明基板の液晶層側の面に画素電極と対向電極とが備えられ、
薄膜トランジスタと、この薄膜トランジスタをオンさせる走査信号線と、このオンされた薄膜トランジスタを介して画素電極に映像信号を供給する映像信号線と、対向電極に対向電圧を印加する対向電圧信号線とを備えるものであって、
前記対向電圧信号線では透明導電層とＡｌ層が延在し、前記対向電極は該透明導電層が延在して形成されていることを特徴とする液晶表示装置。 Among the transparent substrates disposed opposite to each other through the liquid crystal layer, a pixel electrode and a counter electrode are provided on the surface on the liquid crystal layer side of one transparent substrate,
A thin film transistor, a scanning signal line for turning on the thin film transistor, a video signal line for supplying a video signal to the pixel electrode through the turned on thin film transistor, and a counter voltage signal line for applying a counter voltage to the counter electrode I met with,
In the previous SL counter voltage signal line extending transparent conductive layer and the Al layer, the counter electrode is a liquid crystal display device, characterized in that the transparent conductive layer is formed to extend. 前記透明導電層がＩＴＯであることを特徴とする請求項１記載の液晶表示装置。 The liquid crystal display device according to claim 1, wherein the transparent conductive layer is ITO .

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