JP3643025B2 - Active matrix display device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置に関し、特に、多結晶シリコン薄膜トランジスタを用いたアクティブマトリクス基板を有する表示装置に関している。
【０００２】
【従来の技術】
多結晶シリコンは、非晶質シリコンに比較して電界効果移動度が高い。このため、多結晶シリコンを用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は駆動力が大きく、画素のスイッチング素子としてだけではなく、周辺回路にも利用され、駆動回路一体型液晶表示装置を実現している。
【０００３】
しかし、多結晶シリコンを用いた通常の薄膜トランジスタは、非晶質シリコンを用いた薄膜トランジスタに比べてオフ電流（ゲートオフ時のドレイン電流）が高いため、画素電極に書き込まれた電荷を十分に保持することが困難である。このため、通常の多結晶シリコン薄膜トランジスタは画素スイッチング素子に適していない。
【０００４】
最近、多結晶シリコン薄膜トランジスタのオフ電流を低くするため、種々の構造が提案されている。例えば、ソース領域・ドレイン領域がゲートエッジからシフトしたオフセットゲート構造や、ゲート電極の真下領域の外側に低濃度不純物領域が形成されたセルフアライン型ＬＤＤ（Lightly Doped Drain）構造を用いることによって、多結晶シリコン薄膜トランジスタのオフ電流を低減することが可能である。
【０００５】
オフセットゲート構造またはセルフアライン型ＬＤＤ構造を有する薄膜トランジスタを用いて、画素部スイッチング素子だけでなく、周辺駆動回路をも形成することが特開平６−１０２５３１号公報や特開平９−１７２１８３号公報などに開示されている。
【０００６】
一方、画素部スイッチング素子と周辺駆動回路とで異なる構造の薄膜トランジスタを使い分けることが、特開平６−２５０２１２号公報に開示されている。特開平６−２５０２１２号公報に記載されている装置では、表示部内の画素スイッチング素子としてオフセットゲート構造を有する薄膜トランジスタが用いられ、周辺駆動回路部には標準的なセルフアライン構造を有する薄膜トランジスタが用いられている。
【０００７】
【発明が解決しようとする課題】
オフセットゲート構造またはセルフアライン型ＬＤＤ構造を有する薄膜トランジスタにおいては、高濃度不純物領域（ソース・ドレイン領域）がゲート電極の真下領域の外側に数μｍ程度オフセットしている。このため、オフセットゲート構造またはセルフアライン型ＬＤＤ構造を有する薄膜トランジスタを用いて、画素スイッチング素子および周辺駆動回路の両方を構成すると、各トランジスタのドレイン領域近傍に集中する電界を十分に緩和することができないため、周辺回路におけるトランジスタのソース・ドレイン間耐圧が低下し、デバイスの信頼性が低下することになる。また、オフセットゲート構造やセルフアライン型ＬＤＤ構造によれば、ゲート電極に大きな電圧を印加してゆくにつれ、ソース領域側に位置する低濃度不純物領域の寄生抵抗により、電流駆動能力が低下してしまうという欠点がある。このようなトランジスタを用いて構成された周辺回路では、入力信号の電圧が高くなると、信頼性が低下し、かつ高速動作が困難になる。
【０００８】
これらの薄膜トランジスタに対し、ＬＤＤがゲート電極によって覆われた「ゲートオーバーラップＬＤＤ構造」を有する薄膜トランジスタは、電流駆動能力の低下が無く、また、ホットキャリアによる特性劣化が少ないことから、高い信頼性を有している。しかし、このようなゲートオーバーラップＬＤＤ構造を有する薄膜トランジスタによって周辺駆動回路だけでなく、画素スイッチング素子を構成した場合、画素スイッチング素子のオフ電流が高くなるため、画素電極に書き込まれた電荷を十分に保持することが困難となり、その結果、コントラスト低下などの表示不良が生じやすい。
【０００９】
特開２０００−２１６３９９号公報は、ゲートオーバーラップＬＤＤ構造を有する薄膜トランジスタを周辺駆動回路に用い、セルフアライン型ＬＤＤ構造を有する薄膜トランジスタを画素部スイッチング素子として用いることを開示している。しかし、特開２０００−２１６３９９号公報に記載されている技術によっても、周辺駆動回路の特性改善は必ずしも充分ではない。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、信頼性および駆動能力が高い駆動回路と、リーク電流の小さい画素スイッチング素子を合わせもつ駆動回路一体型アクティブマトリクス型表示装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のアクティブマトリクス型表示装置は、絶縁性表面を有する基板上に表示部および周辺回路部が設けられたアクティブマトリクス型表示装置であって、前記基板上には、チャネル領域と、前記チャネル領域を間に挟むソース領域およびドレイン領域として機能する１対の高濃度不純物領域と、前記チャネル領域の導電状態を制御するゲート電極と、前記ゲート電極によってオーバーラップされた低濃度不純物領域とを有する複数の第１薄膜トランジスタ、および、チャネル領域と、前記チャネル領域を間に挟むソース領域およびドレイン領域として機能する１対の高濃度不純物領域と、前記チャネル領域の導電状態を制御するゲート電極と、前記ゲート電極によってオーバーラップされていない低濃度不純物領域とを有する複数の第２薄膜トランジスタが形成されており、前記複数の第１薄膜トランジスタは前記周辺回路部内に位置しており、前記複数の第２薄膜トランジスタの少なくとも一部は前記表示部内に位置している。
【００１２】
ある好ましい実施形態においては、前記複数の第２薄膜トランジスタの一部が前記周辺回路部内に位置し、スイッチング素子として機能する。
【００１３】
ある好ましい実施形態では、前記複数の第１薄膜トランジスタの少なくとも一部において、前記低濃度不純物領域が、前記ドレイン領域と前記チャネル領域との間、および、前記ソース領域と前記チャネル領域との間に形成されている。
【００１４】
ある好ましい実施形態では、前記第１薄膜トランジスタにおいて、少なくとも前記ドレイン領域と前記チャネル領域との間に形成された前記低濃度不純物領域は、前記ゲート電極によって部分的にオーバーラップされている。
【００１５】
ある好ましい実施形態では、前記第１薄膜トランジスタにおいて、前記ソース領域と前記チャネル領域との間に形成された低濃度不純物領域も、前記ゲート電極よって部分的にオーバーラップされている。
【００１６】
ある好ましい実施形態において、前記複数の第１薄膜トランジスタの少なくともひとつは、前記ソース領域と前記チャネル領域との間に形成され、前記ゲート電極によってオーバーラップされていない低濃度不純物領域を有している。
【００１７】
ある好ましい実施形態では、前記第１薄膜トランジスタにおいて、前記ゲート電極によってオーバーラップされている前記低濃度不純物領域が、前記ドレイン領域と前記チャネル領域との間に形成されており、しかも、前記ゲート電極によって部分的にオーバーラップされている。
【００１８】
ある好ましい実施形態において、前記周辺回路部は、スイッチング回路、バッファ回路、昇圧回路、及びロジック回路を含んでおり、前記バッファ回路およびロジック回路の少なくとも一方は、前記第１薄膜トランジスタを含んでいる。
【００１９】
ある好ましい実施形態において、前記スイッチング回路は前記第２薄膜トランジスタを含んでいる。
【００２０】
ある好ましい実施形態において、前記周辺回路は、低濃度不純物領域を有していない第３薄膜トランジスタを含んでいる。
【００２１】
ある好ましい実施形態において、前記第１および第２薄膜トランジスタはＮチャネル型であり、前記第３薄膜トランジスタはＰチャネル型である。
【００２２】
本発明によるアクティブマトリクス型表示装置の製造方法は、絶縁性表面を有する基板上に表示部および周辺回路部が設けられたアクティブマトリクス型表示装置の製造方法であって、前記基板上に形成された半導体層に対して、前記半導体層の選択された領域に不純物をドープし、低濃度不純物領域を形成する工程と、前記低濃度不純物領域に対して部分的にオーバーラップする第１ゲート電極、および、前記低濃度不純物領域にオーバーラップしない第２ゲート電極とを形成する工程と、前記第２ゲート電極を覆うマスクを形成する工程と、前記半導体層のうち前記マスクに覆われていない領域に不純物をドープして、ソース領域およびドレイン領域として機能する高濃度不純物領域を形成する工程とを包含するアクティブマトリクス型表示装置の製造方法。
【００２３】
ある好ましい実施形態においては、前記マスクを除去した後、前記第２ゲート電極をマスクとして前記半導体層中に不純物をドープし、それによって前記第２ゲート電極に対して自己整合した低濃度不純物領域を形成する工程を包含する。
【００２４】
ある好ましい実施形態では、前記第２ゲート電極を覆うマスクを形成する工程において、前記第１ゲート電極を覆うマスクを形成する。
【００２５】
ある好ましい実施形態において、前記第１ゲート電極を覆うマスクは、前記高濃度不純物領域を前記第１ゲート電極からオフセットさせる領域を覆う。
【００２６】
ある好ましい実施形態において、前記第１ゲート電極を覆うマスクは、前記第１ゲート電極の両側面の一方を露出させる。
【００２７】
ある好ましい実施形態において、前記半導体層の選択された領域に不純物をドープし、低濃度不純物領域を形成する工程は、前記第１電極を有する薄膜トランジスタのソース領域およびドレイン領域の一方の側にのみ前記低濃度不純物領域を形成する。
【００２８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２９】
（実施形態１）
まず、図１を参照しながら本発明によるアクティブマトリクス型表示装置の第１の実施形態を説明する。
【００３０】
図１は、本実施形態にかかる表示装置のアクティブマトリクス基板に形成された薄膜トランジスタの断面構成を模式的に示している。本実施形態では、１つの基板１０１上に３種類の薄膜トランジスタが形成されている。
【００３１】
基板１０１は、絶縁性表面を有する材料（典型的にはガラスまたはプラスチック等の絶縁体）から形成されている。基板１０１として、導体や半導体の表面に絶縁膜が堆積されたものを用いることも可能である。基板１０１の表面には、不図示の画素電極が行および列状に配列された表示領域（表示部）と、その表示部の外側に設けられた周辺駆動回路部がある。
【００３２】
図９は、アクティブマトリクス基板上における表示部と周辺駆動回路部の典型的な構成を示すブロック図である。この構成例では、画素ＴＦＴアレイが形成されている表示部と、表示部を駆動するための周辺駆動回路とが同一基板上に形成されている。周辺駆動回路は、データ信号線駆動回路および走査信号線駆動回路を含んでいる。データ信号線駆動回路は、ロジック回路、バッファ回路、およびスイッチング回路などから構成され、走査信号線駆動回路は、ロジック回路およびバッファ回路などから構成されている。信号制御回路から送られてきた信号は昇圧回路を経て各ロジック回路に与えられる。
【００３３】
本実施形態では、図９に示すような駆動回路一体型のアクティブマトリクス基板において、表示部および駆動回路内の各トランジスタ素子に求められる各々の特性に合わせて異なる種類の薄膜トランジスタを使い分ける点に特徴を有している。
【００３４】
本実施形態におけるＮチャネル型薄膜トランジスタ（Ｎ型薄膜トランジスタ）１１１、およびＰチャネル型薄膜トランジスタ（Ｐ型薄膜トランジスタ）１３１は、上述のような周辺駆動回路を構成するトランジスタ素子である。Ｎ型薄膜トランジスタ１１１は、チャネル領域の端部に設けられた低濃度不純物領域がゲート電極によって覆われた「ゲートオーバーラップＬＤＤ構造」を有する薄膜トランジスタであり、Ｐ型薄膜トランジスタ１３１は、ＬＤＤを持たない薄膜トランジスタ（非ＬＤＤ型トランジスタ）である。図１において、Ｎ型薄膜トランジスタ１１１は「駆動回路用Ｎ型ＴＦＴ」と記載され、Ｐ型薄膜トランジスタ１３１は「駆動回路用Ｐ型ＴＦＴ」と記載されている。本実施形態では、周辺駆動回路内のＣＭＯＳ回路がＮ型薄膜トランジスタ１１１およびＰ型薄膜トランジスタ１３１の組み合わせによって構成されている。
【００３５】
一方、Ｎ型薄膜トランジスタ１２１には、画素用ＴＦＴ（画素部スイッチング素子）として表示領域内に形成されているものと、周辺駆動回路内（例えば図９のスイッチング回路内）に形成されているものがある。表示部内に形成されたＮ型薄膜トランジスタ１２１は、画素電極とデータ信号線との間のスイッチングを行なうため、図１においては「画素用ＴＦＴ」と記載されている。これに対し、周辺駆動回路内に形成されたＮ型薄膜トランジスタ１２１は、周辺駆動回路内でスイッチング動作を行なうため、図１において「スイッチング回路用ＴＦＴ」と記載されている。これらのＮ型薄膜トランジスタ１２１は、いずれも、ゲート電極によってオーバーラップされていないＬＤＤ（セルフアライン型ＬＤＤ）を有している。
【００３６】
なお、図１に示されている薄膜トランジスタ１１１や薄膜トランジスタ１３１の個数は、それぞれ単数であるが、現実には多数の薄膜トランジスタ１１１や薄膜トランジスタ１３１が基板１０１上に形成されている。
【００３７】
次に、図１の構造をより詳細に説明する。
【００３８】
基板１０１上には、分離された複数の島状（アイランド状）半導体層が形成されている。図１では、１つのアイランド状半導体層が１つの薄膜トランジスタを構成している例が示されているが、本発明はこれに限定されない。また、半導体層と基板１０１との間に絶縁膜が介在していても良い。
【００３９】
薄膜トランジスタ１１１の半導体層内には、チャネル領域１１４と、チャネル領域１１４を間に挟むソース領域１１２およびドレイン領域１１３とが形成されている。チャネル領域１１４は、Ｐ-低濃度不純物領域または真性半導体領域から構成されており、ソース領域１１２およびドレイン領域１１３は、１対のＮ+高濃度不純物領域から構成されている。ソース領域１１２のチャネル領域側エッジおよびドレイン領域１１３のチャネル領域側には、それぞれ、Ｎ-低濃度不純物領域から構成されるＬＤＤ１１６および１１７が形成されている。
【００４０】
上記の各種不純物領域が形成された半導体層は、ゲート絶縁膜１０２によって覆われ、そのゲート絶縁膜１０２の上にはチャネル領域１１４の導電状態を制御するゲート電極１１５が設けられている。このゲート電極１１５によって、ＬＤＤ１１６およびＬＤＤ１１７は完全に覆われ、いわゆる「ゲートオーバーラップＬＤＤ構造」が形成されている。
【００４１】
画素用ＴＦＴおよびスイッチング回路用ＴＦＴとして機能する薄膜トランジスタ１２１も、薄膜トランジスタ１１１と同様に、ゲート絶縁膜１０２、Ｎ+高濃度不純物領域のソース領域１２２／ドレイン領域１２３、チャネル領域１２４、ゲート電極１２５、およびＮ-低濃度不純物領域のＬＤＤ１２６、１２７から構成されている。しかし、この薄膜トランジスタ１２１においては、ＬＤＤ領域１２６および１２７がゲート電極１２５によって覆われておらず、ＬＤＤ領域１２６および１２７のチャネル側エッジは、ゲート電極１２５のエッジに対して自己整合関係にある。このような構成を有するＬＤＤ構造を本明細書では「非ゲートオーバーラップＬＤＤ構造」または「セルフアライン型ＬＤＤ構造」と称する。
【００４２】
駆動回路用Ｐ型ＴＦＴとして機能する薄膜トランジスタ１３１は、ＬＤＤ構造を有しておらず、ソース・ドレインがゲート電極に対して自己整合的に形成された通常のトランジスタ構造を有している。この薄膜トランジスタ１３１は、ゲート絶縁膜１０２、Ｐ+高濃度不純物領域から形成されたソース領域１３２／ドレイン領域１３３、チャネル領域１３４、およびゲート電極１３５から構成されている。ソース領域１３２およびドレイン領域１３３のチャネル側エッジの位置は、ゲート電極１３５のエッジの位置に対して整合している。
【００４３】
以上の各種トランジスタのうち、Ｎ型薄膜トランジスタ１１１はゲートオーバーラップＬＤＤ構造を有しているため、入力電圧およびオン電流が高く、信頼性が高く要求される回路素子に適している。これに対し、Ｎ型薄膜トランジスタ１２１はセルフアライン型ＬＤＤ構造を有しているため、低いオフ電流が要求される素子に適している。
【００４４】
図１０は、ゲートオーバーラップＬＤＤ構造を有する薄膜トランジスタ、および通常の非オーバーラップＬＤＤ（自己整合型ＬＤＤ）を有する薄膜トランジスタについて、それぞれのトランジスタ特性を示したグラフである。グラフの横軸はゲート電圧［Ｖ］であり、縦軸はドレイン電流［Ａ］である。図１０から明らかなように、ゲートオーバーラップＬＤＤ構造を有する薄膜トランジスタは、通常の非オーバーラップＬＤＤを有する薄膜トランジスタに比べて、オン電流もオフ電流も低い。
【００４５】
このようにゲートオーバーラップＬＤＤ構造を有する薄膜トランジスタ１１１を周辺駆動回路に用いるとともに、通常の非オーバーラップＬＤＤ（自己整合型ＬＤＤ）を有する薄膜トランジスタ１２１を表示部内の画素ＴＦＴおよび周辺駆動回路部内のスイッチング回路用ＴＦＴとして用いると、周辺駆動回路は高速動作が可能で信頼性も高くなり、また、画素電極に書き込まれた電荷を十分に保持できる。
【００４６】
本実施形態によれば、ゲートオーバーラップＬＤＤ構造を有する薄膜トランジスタと非オーバーラップＬＤＤ構造を有する薄膜トランジスタとを同一基板上で適切にで使い分けることにより、高精細で高品質の液晶表示を実現することが可能になる。特に本実施形態の場合、周辺駆動回路内において上記２種類のＮ型薄膜トランジスタを適切に使い分け、それによって周辺駆動回路の性能を一段と向上させている。本実施形態では、周辺駆動回路に含まれる２種類のＮ型薄膜トランジスタの一方の構成と表示部内のＮ型薄膜トランジスタの構成とを実質的に共通化しているため、これらのＮ型薄膜トランジスタを同一プロセスで作製することが可能になり、製造工程数の増加を抑えつつ、周辺駆動回路の特性を向上させることができる。
【００４７】
以下、図２Ａおよび図２Ｂを参照しながら、上記薄膜トランジスタの製造方法を説明する。なお、本実施形態では、スイッチング回路用ＴＦＴと画素用ＴＦＴとは同様のプロセスステップで作製されるため、製造方法の説明に際して、スイッチング回路用ＴＦＴおよび画素用ＴＦＴに用いられる薄膜トランジスタを図２Ａおよび図２Ｂでは薄膜トランジスタ２２１として代表的に１つだけ図示することにする。
【００４８】
まず、図２Ａ（ａ）に示すように、各薄膜トランジスタのための半導体層２１２、２２２、および２３２を絶縁性基板２０１上に形成する。半導体層２１２、２２２、および２３２には、それぞれ、薄膜トランジスタ２１１、２２１、および２３１に必要なソース領域、ドレイン領域およびチャネルが形成されることになる。
【００４９】
図２Ａ（ａ）に示す構造は、次のようにして作製される。
【００５０】
まず、ガラスなどの絶縁性基板２０１の上にＣＶＤ（化学的気相成長）装置などを用いて非晶質シリコン膜（厚さ：１０〜５００ｎｍ、好ましくは２０〜１００ｎｍ）を堆積させる。そして、５５０〜６００℃程度の温度で基板全体をアニールするか、またはレーザーを非晶質シリコン膜に照射することにより、非晶質シリコン膜を結晶化させて多結晶シリコン膜を得る。
【００５１】
次に、フォトリソグラフィ技術により、半導体層の位置と形状を規定するフォトレジストパータンを多結晶シリコン膜上に形成した後、ドライエッチングなどのエッチング技術を用いて多結晶シリコン膜を任意の形状（例えばアイランド状）にパターニングする。こうして、図１に示される半導体層２１２、２２２、および２３２を得ることができる。この後、ＣＶＤ装置などを用い、基板の上面全体を覆うようにしてＳｉＯ2膜（厚さ：７０〜１５０ｎｍ）を堆積し、ゲート絶縁膜２０２を形成する。このゲート絶縁膜２０２は、ＳｉＯ2膜以外の絶縁膜から形成されても良い。
【００５２】
次に、薄膜トランジスタ２１１のチャネル領域２１２’、ならびに、薄膜トランジスタ２２１および薄膜トランジスタ２３１の半導体層２２２および２３２を覆うフォトレジスト２０４を形成する。このフォトレジスト２０４は、次のドーピング工程で不純物注入阻止層として機能する。フォトレジスト２０４は、半導体層２２２および２３２にリンイオン２０３が注入されないように薄膜トランジスタ２２１および２３１が形成される領域の全体を覆い、しかも、薄膜トランジスタ２１１が形成される領域内では半導体層２１２のチャネル領域２１２’を規定するようにパターニングされる。フォトレジスト２０４のうち、薄膜トランジスタ２１１のチャネル領域２１２’を規定する部分の寸法（チャネル長ＬCHに相当する）は、例えば、３．０〜６．０μｍとされる。半導体層２１２のうち、次の不純物ドーピング工程で不純物が注入されるべき部分は、フォトレジスト２０４によって覆われず、露出した状態にある。
【００５３】
次に、フォトレジスト２０４をマスクとして、低ドーズ量のリンイオン２０３を半導体層２１２に注入して、Ｎ-低濃度不純物領域２１３を形成する。例えばイオン注入法によってドーズ量１×１０13〜５×１０14ｃｍ-2程度のリンイオン２０３を電界加速して半導体層２１２の選択された領域に注入する。不純物ドーピング法としては、イオン注入法の他にレーザードーピング法やプラズマドーピング法などの方法を用いてもよい。この工程により、半導体層２１２のうち、フォトレジスト２０４によって覆われていた部分には、チャネル領域２１２’が形成され、チャネル領域２１２’を挟んた部分には、一対のＮ-低濃度不純物領域２１３が形成される。これらのＮ-低濃度不純物領域２１３の間隔が「チャネル長（ＬCH）」に相当する。
【００５４】
フォトレジスト２０４をアッシングなどによって除去した後、図２Ａ(ｃ）に示すゲート電極２０５を形成する。ゲート電極２０５は、アルミニウム、タンタル、チタン、シリコン、またはこれらの合金などからなる導電性薄膜（厚さ：４００〜７００ｎｍ程度）をスパッタ法などによって堆積した後、フォトリソグラフィおよびエッチング技術により、この導電性薄膜をパターニングすることによって得られる。
【００５５】
薄膜トランジスタ２１１のゲート電極２０５は、チャネル領域２１２’を完全に覆い、しかも、Ｎ-低濃度不純物領域２１３のそれぞれの一端を部分的に覆うように形成される。チャネル長方向に沿って計測したゲート電極２０５の寸法（ゲート長ＬG）は、チャネル長方向に沿って計測したＬＤＤ２１３’の寸法ＬLとチャネル長ＬCHとを加算した大きさを有するように設計される。すなわち、ゲート電極２０５は、ＬG＝２ＬL＋ＬCHとなるようにパターニングされる。その結果、各Ｎ-低濃度不純物領域２１３は、ゲート電極２０５によって部分的にオーバーラップされ、Ｎ-低濃度不純物領域２１３のうちでゲート電極２０５の真下に位置する部分が最終的にはゲートオーバーラップＬＤＤ２１３’として機能することになる。例えば、チャネル長方向に沿って計測したゲートオーバーラップＬＤＤ２１３’の寸法ＬLを０．５〜３．０μｍとし、また、チャネル長ＬCHを３．０〜６．０μｍとする場合、ＬG＝２ＬL＋ＬCHの関係式から、ゲート電極２０５の寸法ＬGは４．０〜１２．０μｍとすればよいことになる。
【００５６】
次に、図２Ｂ(ａ）に示すように、オーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ２１１のソース領域・ドレイン領域２１４、および非オーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ２２１のソース領域・ドレイン領域２２３を形成する。具体的には、まず、フォトリソグラフィにより、Ｎ型薄膜トランジスタ２２１およびＰ型薄膜トランジスタ２３１上に不純物注入阻止層として機能するフォトレジスト２０６を形成する。ここで、Ｎ型薄膜トランジスタ２２１の半導体層２２２のうち、非オーバーラップＬＤＤ２２４（図２Ｂ（ｂ）参照）が形成されるべき部分はフォトレジスト２０６によって覆われるが、ソース領域・ドレイン領域２２３が形成されるべき部分はフォトレジスト２０６によって覆われず、露出した状態にある。すなわち、フォトレジスト２０６は、薄膜トランジスタ２２１のゲート電極２０５だけではなく、非オーバーラップＬＤＤ２２４が形成されるべき領域を覆うようにをパターニングされる。例えば、Ｎ型薄膜トランジスタ２２１のゲート電極２０５のゲート長ＬGを３．０〜６．０μｍとし、チャネル長方向に沿って計測した非オーバーラップＬＤＤ２２４の寸法ＬLを０．５〜２．０μｍとする場合、薄膜トランジスタ２２１上のフォトレジスト２０６のチャネル長方向に沿って計測した寸法ＬPHは、ＬPH＝２ＬL＋ＬGの関係式から、４．０〜１０．０μｍに設定される。
【００５７】
次に、フォトレジスト２０６をマスクとして、高ドーズ量のリンイオン２０７を半導体層２１２および２２２に対して注入する。例えば、イオン注入法によりドーズ量１×１０14〜１×１０16ｃｍ-2程度のリンイオンを電界加速して半導体層２１２および２２２に注入する。不純物添加方法としては、レーザードーピング法やプラズマドーピング法などの他のドーピング法を用いても良い。リンイオン２０７の高濃度注入を行なった後、フォトレジスト２０６をアッシングなどにより除去する。なお、上記工程により、半導体層２２２には、ソース領域・ドレイン領域２２３の間に非注入領域２２２’が形成される。
【００５８】
上記工程によって半導体層２２２に形成されたＮ型薄膜トランジスタ２２１のソース領域・ドレイン領域２２３のチャネル領域側エッジは、ゲート電極２０５の真下に位置する領域から外側にシフトした状態（オフセット状態）にある。これに対し、半導体層２１２に形成されたＮ型薄膜トランジスタ２１１のソース領域・ドレイン領域２１４のチャネル領域側エッジは、ゲート電極２０５に対して自己整合している。このソース領域・ドレイン領域２１４が形成された領域、およびゲート電極２０５の真下領域の一部には、その前にＮ-低濃度不純物領域２１３が形成されていたが、高ドーズ量のリンイオン２０７が注入された部分のＮ型不純物濃度が増加し、ソース領域・ドレイン領域２１４として機能するＮ+高濃度不純物領域が形成された。
【００５９】
次に、Ｎ型薄膜トランジスタ２２１の非オーバーラップＬＤＤ２２４を半導体層２２２に形成するため、図２Ｂ(ｂ）に示すように、リンイオン２０８の低ドーズ量注入を行なう。本実施形態では、イオン注入法により、ドーズ量１×１０12〜１×１０14ｃｍ-2程度のリンイオンを電界加速して半導体層中に注入する。不純物添加方法としては、レーザードーピング法あるいはプラズマドーピング法などの方法を用いても良い。この工程により、非オーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ２２１が形成される。また、この工程で、半導体層２３２のソース領域・ドレイン領域２３３’が形成されるべき領域にＮ型低濃度不純物領域が形成されるとともに、その間にチャネル領域２３２’が形成される。
【００６０】
なお、図２Ｂ(ｂ）では、基板の全面に対してリンイオン注入が行なわれている状態が示されているが、薄膜トランジスタ２１１および薄膜トランジスタ２３１が形成される領域上に注入阻止マスクとして機能するレジストマスクを形成しておいても良い。
【００６１】
その後、図２Ｂ(ｃ）に示すように、Ｐ型薄膜トランジスタ２３１のソース領域・ドレイン領域２３３’を形成する。すなわち、フォトリソグラフィによりＮ型薄膜トランジスタ２１１および２２１上にフォトレジスト２０９を形成した後、フォトレジスト２０９をマスクとしてボロンイオン２１０の高ドーズ量注入を行なう。この不純物注入は、例えばイオン注入法により、ドーズ量１×１０14〜１×１０16ｃｍ-2程度のボロンイオンを電界加速して半導体層中に注入して行なう。不純物添加方法としては、レーザードーピング法やプラズマドーピング法などのドーピング法を用いても良い。このとき、Ｐ型薄膜トランジスタ２３１のゲート電極２０５が注入マスクとして機能するため、Ｐ型薄膜トランジスタ２３１のソース領域・ドレイン領域２３３は、ゲート電極２０５に対して自己整合的に形成される。チャネル領域２３２’はゲート電極２０５の真下にゲート電極２０５と同寸法で形成されるため、Ｐ型薄膜トランジスタ２３１のチャネル長ＬCHはゲート長ＬGとほぼ等しくなる。
【００６２】
ボロンイオン２１０の高ドーズ量注入の後、フォトレジスト２０９をアッシングなどにより除去する。この工程によりＰ型薄膜トランジスタ２３１が形成され、３種類の薄膜トランジスタが完成する。
【００６３】
なお、本実施形態で採用した薄膜トランジスタの各部寸法およびプロセス条件（チャネル長・ＬＤＤ長など、膜厚、ドーズ量など）は、作製する薄膜トランジスタの使用条件（電源電圧、回路構成など）に応じて最適化すれば良く、上記の数値や条件に限定されるものではない。
【００６４】
（実施形態２）
図３は、本発明によるアクティブマトリクス型表示装置の第２の実施形態を示す主要部断面図である。本実施形態における薄膜トランジスタ３２１および薄膜トランジスタ３３１は、第１の実施形態における薄膜トランジスタ１２１および薄膜トランジスタ１３１と同様の構成を有しているため、その詳細な説明はここでは繰り返さない。
【００６５】
薄膜トランジスタ３１１と第１の実施形態における薄膜トランジスタ１１１との相違点は、Ｎ-低濃度不純物領域３１６、３１７とゲート電極３１５との配置関係にある。本実施形態では、Ｎ-低濃度不純物領域３１６、３１７のそれぞれの一部がゲート電極３１５によって覆われている。より詳細には、Ｎ-低濃度不純物領域３１６は、ゲート電極３１５の真下に位置するＬＤＤ３１６ａと、ゲート電極３１５の真下領域の外側に位置するＬＤＤ３１６ｂとして機能する。また、Ｎ-低濃度不純物領域３１７は、ゲート電極３１５の真下に位置するＬＤＤ３１７ａと、ゲート電極３１５の真下領域の外側に位置するＬＤＤ３１７ｂとして機能する。
【００６６】
薄膜トランジスタ３１１は、第１の実施形態における薄膜トランジスタ１１１に比べて、ＬＤＤ３１６ｂおよび３１７ｂの寄生抵抗のために電流駆動能力が若干低下するものの、オフ電流がよりいっそう抑制される。このような薄膜トランジスタ３１１は、オフ電流を特に低くする必要がある回路に適しており、周辺駆動回路の消費電流を低減する効果も発揮し得る。
【００６７】
次に、図４Ａおよび図４Ｂを参照しながら、本実施形態における薄膜トランジスタの製造方法を説明する。なお、本実施形態でも、スイッチング回路用ＴＦＴと画素用ＴＦＴとは同様にして作製される。このため、製造方法の説明に際しては、図３のスイッチング回路用ＴＦＴおよび画素用ＴＦＴに用いられる薄膜トランジスタ３２１を薄膜トランジスタ４２１として代表的に１つだけを図示することにする。
【００６８】
まず、図４Ａ（ａ）に示すように、各薄膜トランジスタ４１１、４２１、および４３１のための半導体層４１２、４２２、および４３２を絶縁性基板４０１上に形成する。半導体層４１２、４２２、および４３２には、それぞれ、薄膜トランジスタ４１１、４２１、および４３１に必要なソース領域、ドレイン領域およびチャネルが形成されることになる。図４Ａ（ａ）に示す構造は、第１の実施形態で説明した方法と同一の方法で作製される。
【００６９】
次に、図４Ａ（ｂ）に示すように、薄膜トランジスタ４１１のチャネル領域４１２’、ならびに、薄膜トランジスタ４２１および薄膜トランジスタ４３１の半導体層４２２および４３２を覆うフォトレジスト４０４を形成した後、フォトレジスト４０４をマスクとして、リンイオン４０３を半導体層４１２に注入して、Ｎ-低濃度不純物領域４１３を形成する。これらの工程も、第１の実施形態で説明した方法と同様にして実行される。
【００７０】
フォトレジスト４０４をアッシングなどによって除去した後、図４Ａ(ｃ）に示すゲート電極４０５を形成する。薄膜トランジスタ４１１のゲート電極４０５は、チャネル領域４１２’を完全に覆い、しかも、Ｎ-低濃度不純物領域４１３のそれぞれの一端を部分的に覆うように形成される。前述のように、ゲート電極４０５は、ＬG＝２ＬL＋ＬCHとなるようにパターニングされる。
【００７１】
次に、図４Ｂ(ａ）に示すように、オーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ４１１のソース領域・ドレイン領域４１４、および非オーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ４２１のソース領域・ドレイン領域４２３を形成する。具体的には、まず、フォトリソグラフィにより、Ｎ型薄膜トランジスタ４１１、Ｎ型薄膜トランジスタ４２１、およびＰ型薄膜トランジスタ４３１上に不純物注入阻止層として機能するフォトレジスト４０６を形成する。フォトレジスト４０６のうち、Ｎ型薄膜トランジスタ４２１の半導体層４２２およびＰ型薄膜トランジスタ４３１の半導体層４３２上に形成される部分は、第１の実施形態におけるものと同様である。本実施形態では、Ｎ型薄膜トランジスタ４１１の半導体層４１２の上にも、フォトレジスト４０６が形成されており、Ｎ型薄膜トランジスタ４１１のゲート電極４０５を覆っている。こうして、フォトレジスト４０６は、半導体層４１２に形成されたＮ-低濃度不純物領域４１３のうち、ＬＤＤ４１３ｂとして機能する部分に対して高ドーズ量のリンイオン４０７が注入されないようにパターニングされる。例えば、薄膜トランジスタ４１１のゲート電極４０５の寸法ＬGを４．０〜１２．０μｍとし、ゲート電極４０５の真下領域の外側に位置するＬＤＤ４１３ｂ（図４Ｂ（ｂ）参照）のチャネル長方向寸法ＬL2を０．５〜２．０μｍとする場合、薄膜トランジスタ４１１上に形成されるフォトレジスト４０６のチャネル長方向寸法ＬPHは、ＬPH＝２ＬL2＋ＬGの関係から、５．０〜１６．０μｍとなるように設定される。
【００７２】
次に、フォトレジスト４０６をマスクとして、ドーズ量１×１０15〜１×１０16ｃｍ-2程度のリンイオンを電界加速して半導体層中に注入する。高ドーズ量のリンイオン４０７を注入した後、フォトレジスト４０６をアッシングなどにより除去する。なお、上記工程により、半導体層４２２には、ソース領域・ドレイン領域４２３の間に非注入領域４２２’が形成される。
【００７３】
上記工程によって半導体層４１２に形成されたＮ型薄膜トランジスタ４１１のソース領域・ドレイン領域４１４のチャネル領域側エッジは、ゲート電極４０５の真下に位置する領域から外側にシフトとし、ソース領域・ドレイン領域４１４とチャネル領域４１２’との間には、ゲート電極４０５によって部分的に覆われた状態のＮ-低濃度不純物領域４１３が存在することとなる。
【００７４】
次に、図４Ｂ(ｂ）に示すように、全面に低ドーズのリンイオン４０８を注入する。このリンイオン注入により、薄膜トランジスタ４１１では、ゲート電極４０５の真下領域の外側に非ゲートオーバーラップＬＤＤ４１３ｂが形成される。Ｎ-低濃度不純物領域４１３のうち、ゲート電極４０５の真下領域に位置する部分は、ゲートオーバーラップＬＤＤ４１３ａとして機能する。このリンイオン注入により、薄膜トランジスタ４２２では、ゲート電極４０５の真下領域の外側に一対の非ゲートオーバーラップＬＤＤ４２４が形成され、その間にチャネル領域４２２”が形成される。この工程により、Ｐ型薄膜トランジスタ４３１の半導体層４３２のソース領域・ドレイン領域４３３’が形成されるべき領域にＮ型低濃度不純物領域４３３が形成されるとともに、その間にチャネル領域４３２’が形成される。
【００７５】
なお、Ｎ-低濃度濃度不純物領域４１３を構成するＬＤＤ４１３ａおよびＬＤＤ４１３ｂのＮ型不純物濃度を比較すると、２回のリンイオン注入を受けるＬＤＤ４１３ｂのＮ型不純物濃度がＬＤＤ４１３ａのＮ型不純物濃度よりも高くなるが、ソース・ドレイン領域４１４として機能するＮ+高濃度不純物領域の不純物濃度よりは遥かに低い。
【００７６】
図４Ｂ(ｂ）では、全面に低濃度リンイオン４０８を注入する例が示されているが、薄膜トランジスタ４１１上にフォトレジストで不純物注入阻止層を形成することにより、薄膜トランジスタ４１１の半導体４１２に対しては低ドーズのリンイオン４０８を注入しないようにすることも可能である。この場合、非ゲートオーバーラップＬＤＤ４１３ｂのＮ型不純物濃度は、ゲートオーバーラップＬＤＤ４１３ａのＮ型不純物濃度と等しくなる。
【００７７】
その後、図４Ｂ(ｃ）に示すように、フォトリソグラフィによりＮ型薄膜トランジスタ４１１および４２１上にフォトレジスト４０９を形成した後、フォトレジスト４０９をマスクとしてボロンイオン４１０の高ドーズ量注入を行なうことにより、Ｐ型薄膜トランジスタ４３１のソース領域・ドレイン領域４３３’を形成する。注入方法および条件は、第１の実施形態の場合と同様である。そして、この注入工程後、フォトレジスト４０９をアッシングなどにより除去することにより、Ｐ型薄膜トランジスタ４３１が形成され、３種類の薄膜トランジスタが完成することになる。
【００７８】
なお、本実施形態で用いた薄膜トランジスタの各部寸法およびプロセス条件（チャネル長・ＬＤＤ長など、膜厚、プロセス温度およびドーズ量など）は、作製する薄膜トランジスタの使用条件（電源電圧、回路構成など）に応じて最適化すれば良く、上記の数値や条件に限定されるものではない。
【００７９】
（実施形態３）
図５は、本発明によるアクティブマトリクス型表示装置の第３の実施形態を示す主要部断面図である。本実施形態における薄膜トランジスタ５２１および薄膜トランジスタ５３１は、第１の実施形態における薄膜トランジスタ１２１および薄膜トランジスタ１３１と同様の構成を有しているため、その詳細な説明はここでは繰り返さない。
【００８０】
薄膜トランジスタ５１１と第１の実施形態における薄膜トランジスタ１１１との相違点は、Ｎ-低濃度不純物領域５１６、５１７とゲート電極５１５との配置関係にある。本実施形態では、一方のＮ-低濃度不純物領域５１７がゲート電極５１５によって完全に覆われているのに対して、他方のＮ-低濃度不純物領域５１６がゲート電極５１５によって覆われていない。より詳細には、Ｎ-低濃度不純物領域５１６は、ゲートオーバーラップＬＤＤとして機能し、Ｎ-低濃度不純物領域５１７は非ゲートオーバーラップＬＤＤとして機能する。
【００８１】
薄膜トランジスタ３１１は、第１の実施形態における薄膜トランジスタ１１１に比べて、ＬＤＤ３１６ｂおよび３１７ｂの寄生抵抗のために電流駆動能力が若干低下するものの、オフ電流がよりいっそう抑制される。このような薄膜トランジスタ３１１は、オフ電流を特に低くする必要がある回路に適しており、周辺駆動回路の消費電流を低減する効果も発揮し得る。
【００８２】
周辺駆動回路内に含まれる薄膜トランジスタのうち、信号（電流）の伝達方向が一方向に限定されるように使用される薄膜トランジスタにおいては、電界集中が生じる部分がチャネル領域の両エッジのうち、一方の側に固定される。このような場合は、例えば薄膜トランジスタ５１１の図中右側部分のみにゲートオーバーラップＬＤＤ構造を設ければよい。このような非対称な構成を有する薄膜トランジスタ５１１によれば、前述の実施形態における薄膜トランジスタ１１１や薄膜トランジスタ３１１よりもゲート長を短くすることができるため、電流駆動能力を高くすることが可能となる。
【００８３】
次に、図６Ａおよび図６Ｂを参照しながら、本実施形態における薄膜トランジスタの製造方法を説明する。なお、本実施形態では、スイッチング回路用ＴＦＴと画素用ＴＦＴとは同様にして作製される。このため、製造方法の説明に際しては、図５のスイッチング回路用ＴＦＴおよび画素用ＴＦＴに用いられる薄膜トランジスタ５２１を薄膜トランジスタ６２１として代表的に１つだけを図示することにする。
【００８４】
まず、図６Ａ（ａ）に示すように、各薄膜トランジスタ６１１、６２１、６３１のための半導体層６１２、６２２、および６３２を絶縁性基板６０１上に形成する。半導体層６１２、６２２、および６３２には、それぞれ、薄膜トランジスタ６１１、６２１、および６３１に必要なソース領域、ドレイン領域およびチャネルが形成されることになる。図６Ａ（ａ）に示す構造は、第１および第２の実施形態で説明した方法と同一の方法で作製される。
【００８５】
次に、図６Ａ（ｂ）に示すように、薄膜トランジスタ６１１の非ゲートオーバーラップＬＤＤ（図５の参照符号「５１６」）、ソース領域、およびチャネル領域６１２’（図６Ｂ（ｂ）参照）が形成されるべき領域、ならびに、薄膜トランジスタ６２１および薄膜トランジスタ６３１の半導体層６２２および６３２を覆うフォトレジスト６０３を形成した後、フォトレジスト６０３をマスクとして、リンイオン６０４を半導体層６１２のゲートオーバラップＬＤＤ（図５の参照符号「５１７」）が形成されるべき領域に注入して、Ｎ-低濃度不純物領域６１３を形成する。
【００８６】
フォトレジスト６０３をアッシングなどによって除去した後、図６Ａ(ｃ）に示すゲート電極６０５を形成する。薄膜トランジスタ６１１のゲート電極６０５は、チャネル領域６１２’が形成されべき領域を覆い、しかも、Ｎ-低濃度不純物領域６１３の一端を部分的に覆うように形成される。前述のように、ゲート電極６０５は、ＬG＝ＬL＋ＬCHとなるようにパターニングされる。
【００８７】
このようにして、薄膜トランジスタ６１１のチャネル領域だけでなくソース領域にもリンイオン６０４が注入されないようにするため、チャネル領域だけでなくソース領域もフォトレジスト６０３で覆われるようにパターニングする。本実施形態では、チャネル領域６１２’とＮ-低濃度不純物領域６１３との境界が第１の実施形態１における場合と同じ位置となるようにマスクアライメントが実行される。
【００８８】
次に、図６Ｂ(ａ）に示すように、片側にゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ６１１のソース領域・ドレイン領域６１４、およびＮ型薄膜トランジスタ６２１のソース領域・ドレイン領域６２３を形成する。具体的には、まず、フォトリソグラフィにより、Ｎ型薄膜トランジスタ６１１、Ｎ型薄膜トランジスタ６２１、およびＰ型薄膜トランジスタ６３１上に不純物注入阻止層として機能するフォトレジスト６０６を形成する。フォトレジスト６０６のうち、Ｎ型薄膜トランジスタ６２１の半導体層６２２およびＰ型薄膜トランジスタ６３１の半導体層６３２上に形成される部分は、第１および第２の実施形態におけるものと同様である。本実施形態では、Ｎ型薄膜トランジスタ６１１の半導体層６１２の上に、Ｎ型薄膜トランジスタ６１１のゲート電極６０５を部分的に覆うフォトレジスト６０６が形成されている。より詳細には、非オーバーラップＬＤＤ６１３ｂが形成されるべき部分（図６Ｂ（ｂ）参照）にリンイオン６０７が注入されないようにするため、フォトレジスト６０６は、非オーバーラップＬＤＤ６１３ｂが形成されるべき領域を覆うようにパターニングされる。一方、オーバーラップＬＤＤ６１３ａが形成される側では、高ドーズのリンイオン６０７が注入されるようにするため、レジスト６０６は、ゲート電極６０５の一方の側面を露出させるようにパターニングされる。
【００８９】
次に、フォトレジスト６０６をマスクとして、ドーズ量１×１０15〜１×１０16ｃｍ-2程度のリンイオンを電界加速して半導体層中に注入する。高ドーズ量のリンイオン６０７を注入した後、フォトレジスト６０６をアッシングなどにより除去する。なお、上記工程により、半導体層６２２には、ソース領域・ドレイン領域６２３の間に非注入領域６２２’が形成される。
【００９０】
上記工程によって半導体層６１２に形成されたＮ型薄膜トランジスタ６１１のソース領域６１４のチャネル領域側エッジは、ゲート電極６０５の真下に位置する領域から外側にシフトとし、ドレイン領域６１４のチャネル領域側エッジは、ゲート電極６０５に対して自己整合する。
【００９１】
次に、図６Ｂ(ｂ）に示すように、全面に低ドーズのリンイオン６０８を注入する。このリンイオン注入により、薄膜トランジスタ６１１では、ゲート電極６０５の真下領域の外側に非ゲートオーバーラップＬＤＤ６１３ｂが形成される。Ｎ-低濃度不純物領域６１３のうち、ゲート電極６０５の真下領域に位置する部分は、ゲートオーバーラップＬＤＤ６１３ａとして機能する。このリンイオン注入により、薄膜トランジスタ６２１では、ゲート電極６０５の真下領域の外側に非ゲートオーバーラップＬＤＤ６２４が形成されるとともに、薄膜トランジスタ６１１のソース側にも非ゲートオーバーラップＬＤＤ６１３ｂが形成される。また、この工程により、薄膜トランジスタ６２１のチャネル領域６２２”が一対の非ゲートオーバーラップＬＤＤ６２４の間に形成される。更に、この工程で、薄膜トランジスタ６３１の半導体層６３２のソース領域・ドレイン領域６３３’（図６Ｂ（ｃ）参照）が形成されるべき領域にＮ型低濃度不純物領域６３３が形成されるとともに、その間にチャネル領域６３２’が形成される。
【００９２】
上記工程において、例えばゲート電極６０５の寸法ＬGを３．５〜９．０μｍ、ゲートオーバーラップＬＤＤ６１３ａのチャネル長方向寸法ＬL2を０．５〜３．０μｍとした場合、ＬG＝ＬCH＋ＬL2の関係式から、チャネル長ＬCHは３．０〜６．０μｍとなる。
【００９３】
その後、図６Ｂ(ｃ）に示すように、フォトリソグラフィによりＮ型薄膜トランジスタ６１１および６２１上にフォトレジスト６０９を形成した後、フォトレジスト６０９をマスクとしてボロンイオン６１０の高ドーズ量注入を行なうことにより、Ｐ型薄膜トランジスタ６３１のソース領域・ドレイン領域６３３を形成する。注入方法および条件は、第１の実施形態の場合と同様である。そして、この注入工程後、フォトレジスト６０９をアッシングなどにより除去することにより、Ｐ型薄膜トランジスタ６３１が形成され、３種類の薄膜トランジスタが完成することになる。
【００９４】
なお、本実施形態で用いた薄膜トランジスタの各部寸法およびプロセス条件（チャネル長・ＬＤＤ長など、膜厚、プロセス温度およびドーズ量など）は、作製する薄膜トランジスタの使用条件（電源電圧、回路構成など）に応じて最適化すれば良く、上記の数値や条件に限定されるものではない。
【００９５】
（実施形態４）
図７は、本発明によるアクティブマトリクス型表示装置の第４の実施形態を示す主要部断面図である。本実施形態における薄膜トランジスタ７２１および薄膜トランジスタ７３１は、第１の実施形態における薄膜トランジスタ１２１および薄膜トランジスタ１３１と同様の構成を有しているため、その詳細な説明はここでは繰り返さない。
【００９６】
薄膜トランジスタ７１１と第３の実施形態における薄膜トランジスタ５１１との相違点は、Ｎ-低濃度不純物領域７１７とゲート電極７１５との配置関係にある。本実施形態では、Ｎ-低濃度不純物領域７１７がゲート電極７１５によって部分的に覆われている。より詳細には、Ｎ-低濃度不純物領域７１７は、ゲートオーバーラップＬＤＤ７１７ａとして機能する部分と、非ゲートオーバーラップＬＤＤ７１７ｂとして機能する部分とから構成されている。
【００９７】
薄膜トランジスタ７１１は、第３の実施形態における薄膜トランジスタ５１１に比べ、ＬＤＤ７１７ｂによる寄生抵抗の増加のために電流駆動能力が若干低下するものの、オフ電流を更に抑制することができる。薄膜トランジスタ７１１は、周辺駆動回路の中で特にオフ電流も低くする必要のある部分に適している。また、本実施形態の構成を採用することにより、周辺回路の消費電流を更に低減することも可能となる。
【００９８】
周辺駆動回路内に含まれる薄膜トランジスタのうち、信号（電流）の伝達方向が一方向に限定されるように使用される薄膜トランジスタにおいては、電界集中が生じる部分がチャネル領域の両エッジのうち、一方の側（ドレイン側）に固定される。このような場合は、例えば薄膜トランジスタ７１１の図中右側部分のみに部分的ゲートオーバーラップＬＤＤ構造を設ければよい。このような非対称な構成を有する薄膜トランジスタ７１１によれば、前述の実施形態における薄膜トランジスタ１１１や薄膜トランジスタ３１１よりもゲート長を短くすることができるため、電流駆動能力を高くすることが可能となる。
【００９９】
次に、図８Ａおよび図８Ｂを参照しながら、本実施形態における薄膜トランジスタの製造方法を説明する。なお、本実施形態では、スイッチング回路用ＴＦＴと画素用ＴＦＴとは同様にして作製される。このため、製造方法の説明に際しては、図７のスイッチング回路用ＴＦＴおよび画素用ＴＦＴに用いられる薄膜トランジスタ７２１を薄膜トランジスタ８２１として代表的に１つだけ図示することにする。
【０１００】
まず、図８Ａ（ａ）に示すように、各薄膜トランジスタ８１１、８２１、８３１のための半導体層８１２、８２２、および８３２を絶縁性基板８０１上に形成する。半導体層８１２、８２２、および８３２には、それぞれ、薄膜トランジスタ８１１、８２１、および８３１に必要なソース領域、ドレイン領域およびチャネルが形成されることになる。図８Ａ（ａ）に示す構造は、第１および第２の実施形態で説明した方法と同一の方法で作製される。
【０１０１】
次に、図８Ａ（ｂ）に示すように、薄膜トランジスタ８１１の非ゲートオーバーラップＬＤＤ（図７の参照符号「７１６」）、ソース領域、およびチャネル領域８１２’が形成されるべき領域、ならびに、薄膜トランジスタ８２１および薄膜トランジスタ８３１の半導体層８２２および８３２を覆うフォトレジスト８０４を形成した後、フォトレジスト８０４をマスクとして、リンイオン８０３を半導体層８１２のゲートオーバラップＬＤＤ（図７の参照符号「７１７」）が形成されるべき領域に注入して、Ｎ-低濃度不純物領域８１３を形成する。
【０１０２】
フォトレジスト８０４をアッシングなどによって除去した後、図８Ａ(ｃ）に示すゲート電極８０５を形成する。薄膜トランジスタ８１１のゲート電極８０５は、チャネル領域８１２’が形成されべき領域を覆い、しかも、Ｎ-低濃度不純物領域８１３の一端を部分的に覆うように形成される。前述のように、ゲート電極８０５は、ＬG＝ＬL＋ＬCHとなるようにパターニングされる。
【０１０３】
次に、図８Ｂ(ａ）に示すように、片側にゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ８１１のソース領域・ドレイン領域８１４、およびＮ型薄膜トランジスタ８２１のソース領域・ドレイン領域８２３を形成する。具体的には、まず、フォトリソグラフィにより、Ｎ型薄膜トランジスタ８１１、Ｎ型薄膜トランジスタ８２１、およびＰ型薄膜トランジスタ８３１上に不純物注入阻止層として機能するフォトレジスト８０６を形成する。フォトレジスト８０６のうち、Ｎ型薄膜トランジスタ８２１の半導体層８２２およびＰ型薄膜トランジスタ８３１の半導体層８３２上に形成される部分は、第１および第２の実施形態におけるものと同様である。本実施形態では、Ｎ型薄膜トランジスタ８１１の半導体層８１２の上に、Ｎ型薄膜トランジスタ８１１のゲート電極８０５を完全に覆って横に伸びるフォトレジスト８０６が形成されている。より詳細には、非オーバーラップＬＤＤ８１３ｂが形成されるべき部分（図８Ｂ（ｂ）参照）にリンイオン８０７が注入されないようにするため、フォトレジスト８０６は、一対の非オーバーラップＬＤＤ８１３ｂが形成されるべき領域を覆うようにパターニングされる。
【０１０４】
次に、フォトレジスト８０６をマスクとして、ドーズ量１×１０15〜１×１０16ｃｍ-2程度のリンイオンを電界加速して半導体層中に注入する。高ドーズ量のリンイオン８０７を注入した後、フォトレジスト８０６をアッシングなどにより除去する。なお、上記工程により、半導体層８２２には、ソース領域・ドレイン領域８２３の間に非注入領域８２２’が形成される。
【０１０５】
上記工程によって半導体層８１２に形成されたＮ型薄膜トランジスタ８１１のソース・ドレイン領域８１４のチャネル領域側エッジは、いずれも、ゲート電極８０５の真下に位置する領域から外側にシフトとする。
【０１０６】
次に、図８Ｂ(ｂ）に示すように、全面に低ドーズのリンイオン８０８を注入する。このリンイオン注入により、薄膜トランジスタ８１１では、ゲート電極８０５の真下領域の外側に非ゲートオーバーラップＬＤＤ８１３ｂが形成される。Ｎ-低濃度不純物領域８１３のうち、ゲート電極８０５の真下領域に位置する部分は、ゲートオーバーラップＬＤＤ８１３ａとして機能する。このリンイオン注入により、薄膜トランジスタ８２１では、ゲート電極８０５の真下領域の外側に非ゲートオーバーラップＬＤＤ８２４が形成される。また、この工程により、薄膜トランジスタ８２１のチャネル領域８２２”が一対の非ゲートオーバーラップＬＤＤ８２４の間に形成される。更に、この工程で、薄膜トランジスタ８３１の半導体層８３２のソース領域・ドレイン領域８３３’（図８Ｂ（ｂ）参照）が形成されるべき領域にＮ型低濃度不純物領域８３３が形成されるとともに、その間にチャネル領域８３２’が形成される。
【０１０７】
その後、図８Ｂ(ｃ）に示すように、フォトリソグラフィによりＮ型薄膜トランジスタ８１１および８２１上にフォトレジスト８０９を形成した後、フォトレジスト８０９をマスクとしてボロンイオン８１０の高ドーズ量注入を行なうことにより、Ｐ型薄膜トランジスタ８３１のソース領域・ドレイン領域８３３を形成する。注入方法および条件は、第１の実施形態の場合と同様である。そして、この注入工程後、フォトレジスト８０９をアッシングなどにより除去することにより、Ｐ型薄膜トランジスタ８３１が形成され、３種類の薄膜トランジスタが完成することになる。
【０１０８】
なお、本実施形態で用いた薄膜トランジスタの各部寸法およびプロセス条件（チャネル長・ＬＤＤ長など、膜厚、プロセス温度およびドーズ量など）は、作製する薄膜トランジスタの使用条件（電源電圧、回路構成など）に応じて最適化すれば良く、上記の数値や条件に限定されるものではない。
【０１０９】
以上の実施形態では、いずれも、周辺回路の一部において、表示部内の画素用薄膜トランジスタと同一の構成を有する薄膜トランジスタを用いているが、本発明はこれに限定されることはない。例えば、図３に示す実施形態の場合、周辺駆動回路内の薄膜トランジスタを全て、ＬＤＤがゲート電極によって部分的に覆われた薄膜トランジスタ３１１によって構成するようにしても良い。他の実施形態の場合でも、これと同様に、画素用薄膜トランジスタと同一構成の薄膜トランジスタを必ずしも周辺回路部内に設ける必要は無い。特に、ゲート電極にオーバーラップされたＬＤＤをソース領域側およびドレイン領域側の少なくとも一方に有し、かつ、オーバーラップされていないＬＤＤをソース領域側およびドレイン領域側の少なくとも一方にゲート電極に有する構成の薄膜トランジスタを用いて周辺駆動回路を構成する場合、それによって周辺駆動回路の特性が充分に改善されるため、画素用薄膜トランジスタと同一構成の薄膜トランジスタを周辺駆動回路部内に形成する必要は無い。
【０１１０】
また、上記実施形態の駆動回路の薄膜トランジスタは、ＬＤＤとして機能しうる低濃度不純物領域をソース側およびドレイン側の両方に有しているが、トランジスタを流れる電流の方向が固定され、非対称的な動作を行なうトランジスタについては、ソース・ドレインの一方の側にのみ低濃度不純物領域を設けるようにしてもよい。
【０１１１】
更に、表示部内の画素部スイッチング素子として用いた薄膜トランジスタは、セルフアライン型ＬＤＤを有している必要は無く、オフセット型トランジスタであってもよい。
【０１１２】
なお、本明細書における「低濃度不純物領域」とは、ソース領域・ドレイン領域として機能する「高濃度不純物領域」の不純物濃度よりも相対的に低い不純物濃度を有する不純物ドープ領域を広く含むものとし、ＬＤＤとして電界緩和機能を発揮するように設計される。
【０１１３】
以上、液晶表示装置について本発明の実施形態を説明してきたが、本発明はこれに限定されず、例えば有機ＥＬ（エレクトロルミネッセンス）を利用した表示装置に適用することも可能である。
【０１１４】
【発明の効果】
本発明によれば、信頼性および駆動能力が高い駆動回路と、リーク電流の小さい画素スイッチング素子を合わせもつ駆動回路一体型アクティブマトリクス型表示装置が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるアクティブマトリクス基板上の薄膜トランジスタを示す断面構成図である。
【図２Ａ】（ａ）〜（ｃ）は、第１の実施形態の製造プロセスを示す工程断面図である。
【図２Ｂ】（ａ）〜（ｃ）は、第１の実施形態の製造プロセスを示す工程断面図である。
【図３】本発明の第２の実施形態におけるアクティブマトリクス基板上の薄膜トランジスタを示す断面構成図である。
【図４Ａ】（ａ）〜（ｃ）は、第２の実施形態の製造プロセスを示す工程断面図である。
【図４Ｂ】（ａ）〜（ｃ）は、第２の実施形態の製造プロセスを示す工程断面図である。
【図５】本発明の第３の実施形態におけるアクティブマトリクス基板上の薄膜トランジスタを示す断面構成図である。
【図６Ａ】（ａ）〜（ｃ）は、第３の実施形態の製造プロセスを示す工程断面図である。
【図６Ｂ】（ａ）〜（ｃ）は、第３の実施形態の製造プロセスを示す工程断面図である。
【図７】本発明の第４の実施形態におけるアクティブマトリクス基板上の薄膜トランジスタを示す断面構成図である。
【図８Ａ】（ａ）〜（ｃ）は、第４の実施形態の製造プロセスを示す工程断面図である。
【図８Ｂ】（ａ）〜（ｃ）は、第４の実施形態の製造プロセスを示す工程断面図である。
【図９】アクティブマトリクス基板上における表示部（画素ＴＦＴアレイ）と周辺駆動回路部の構成を示すブロック図である。
【図１０】ゲートオーバーラップＬＤＤを有する薄膜トランジスタ、および通常のＬＤＤ（非オーバーラップＬＤＤ）を有する薄膜トランジスタについて、それぞれのトランジスタ特性を示すグラフである。グラフの横軸はゲート電圧［Ｖ］であり、縦軸はドレイン電流［Ａ］である。
【符号の説明】
１０１ 絶縁性表面を有する基板（絶縁性基板）
１０２ ゲート絶縁膜
１１１ ゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ
１２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
１３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
１１２、１２２、１３２ ソース領域（高濃度不純物領域）
１１３、１２３、１３３ ドレイン領域（高濃度不純物領域）
１１４、１２４、１３４ チャネル領域
１１５、１２５、１３５ ゲート電極
１１６ ソース領域側の低濃度不純物領域（ゲートオーバーラップＬＤＤ）
１１７ ドレイン領域側の低濃度不純物領域（ゲートオーバーラップＬＤＤ）
１２６ ソース領域側の低濃度不純物領域（ＬＤＤ）
１２７ ドレイン領域側の低濃度不純物領域（ＬＤＤ）
２０１ 絶縁性基板
２０２ ゲート絶縁膜
２０３、２０８、２１０、 不純物イオン
２０４、２０６、２０９ フォトレジスト
２０５ ゲート電極
２１１ ゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ
２１２、２２２、２３２ 半導体層
２１２’、２２２”、２３２’ チャネル領域
２１３ 低濃度不純物領域
２１３’ ゲートオーバーラップＬＤＤ
２１４、２２３ Ｎ型高濃度不純物領域（ソース・ドレイン領域）
２２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
２２４ 非ゲートオーバーラップＬＤＤ
２３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
２３３’ Ｐ型高濃度不純物領域（ソース・ドレイン領域）
３０１ 絶縁性基板
３０２ ゲート絶縁膜
３１１ ゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ
３１２、３２２、３３２ ソース領域（高濃度不純物領域）
３１３、３２３、３３３ ドレイン領域（高濃度不純物領域）
３１４、３２４、３３４ チャネル領域
３１５、３２５、３３５ ゲート電極
３１６ ソース領域側の低濃度不純物領域（ＬＤＤ）
３１７ ドレイン領域側の低濃度不純物領域（ＬＤＤ）
３２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
３３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
４０１ 絶縁性基板
４０２ ゲート絶縁膜
４０３、４０８ 不純物イオン
４０４、４０６、４０９ フォトレジスト
４０５ ゲート電極
４１１ ゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ
４１２、４２２、４３２ 半導体層
４１２’、４２２”、４３２’ チャネル領域
４１３ 低濃度不純物領域（ＬＤＤ）
４１３ａ ゲートオーバラップＬＤＤ
４１３ｂ 非オーバーラップＬＤＤ
４１４、４２３ Ｎ型高濃度不純物領域（ソース・ドレイン領域）
４２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
４３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
４３３’ Ｐ型高濃度不純物領域（ソース・ドレイン領域）
５０１ 絶縁性基板
５０２ ゲート絶縁膜
５１１ ゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ
５１２、５２２、５３２ ソース領域（高濃度不純物領域）
５１３、５２３、５３３ ドレイン領域（高濃度不純物領域）
５１４、５２４、５３４ チャネル領域
５１５、５２５、５３５ ゲート電極
５１６ ソース領域側の低濃度不純物領域（ＬＤＤ）
５１７ ドレイン領域側の低濃度不純物領域（ＬＤＤ）
５２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
５３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
６０１ 絶縁性基板
６０２ ゲート絶縁膜
６０３、６０６、６０９ フォトレジスト
６０４、６０８ 不純物イオン
６０５ ゲート電極
６１１ ゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ
６１２、６２２、６３２ 半導体層
６１２’、６２２”、６３２’ チャネル領域
６１３ 低濃度不純物領域
６１３ａ ゲートオーバラップＬＤＤ
６１３ｂ 非オーバーラップＬＤＤ
６１４、６２３ Ｎ型高濃度不純物領域（ソース・ドレイン領域）
６２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
６２４ Ｎ型低濃度不純物層
６３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
６３３ Ｎ型低濃度不純物層
６３３’ Ｐ型高濃度不純物領域（ソース・ドレイン領域）
７０１ 絶縁性基板
７０２ ゲート絶縁膜
７１１ ゲートオーバーラップＬＤＤ構造Ｎ型薄膜トランジスタ
７１２、７２２、７３２ ソース領域（高濃度不純物領域）
７１３、７２３、７３３ ドレイン領域（高濃度不純物領域）
７１４、７２４、７３４ チャネル領域
７１５、７２５、７３５ ゲート電極
７１６ ソース領域側の低濃度不純物領域（ＬＤＤ）
７１７ ドレイン領域側の低濃度不純物領域（ＬＤＤ）
７１７ａ ゲートオーバラップＬＤＤ
７１７ｂ 非オーバーラップＬＤＤ
７２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
７３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
８０１ 絶縁性基板
８０２ ゲート絶縁膜
８０３、８０８ 不純物イオン
８０４、８０６、８０９ フォトレジスト
８０５ ゲート電極
８１１ ゲートオーバーラップＬＤＤ構造を有するＮ型薄膜トランジスタ
８１２、８２２、８３２ 半導体層
８１２’、８２２”、８３２’ チャネル領域
８１３ 低濃度不純物領域
８１３ａ ゲートオーバラップＬＤＤ
８１３ｂ 非オーバーラップＬＤＤ
８１４、８２３ Ｎ型高濃度不純物領域（ソース・ドレイン領域）
８２１ ＬＤＤ構造を有するＮ型薄膜トランジスタ
８２４ Ｎ型低濃度不純物層
８３１ 非ＬＤＤ構造を有するＰ型薄膜トランジスタ
８３３ Ｎ型低濃度不純物層
８３３’ Ｐ型高濃度不純物領域（ソース・ドレイン領域）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix display device, and more particularly to a display device having an active matrix substrate using a polycrystalline silicon thin film transistor.
[0002]
[Prior art]
Polycrystalline silicon has a higher field effect mobility than amorphous silicon. For this reason, a thin film transistor (TFT) using polycrystalline silicon has a large driving force and is used not only as a switching element of a pixel but also in a peripheral circuit to realize a liquid crystal display device integrated with a driving circuit. Yes.
[0003]
However, a normal thin film transistor using polycrystalline silicon has a higher off current (drain current when the gate is turned off) than a thin film transistor using amorphous silicon, so that the charge written in the pixel electrode can be sufficiently retained. Is difficult. For this reason, an ordinary polycrystalline silicon thin film transistor is not suitable for a pixel switching element.
[0004]
Recently, various structures have been proposed in order to reduce the off current of polycrystalline silicon thin film transistors. For example, by using an offset gate structure in which the source region and drain region are shifted from the gate edge, or a self-aligned LDD (Lightly Doped Drain) structure in which a low concentration impurity region is formed outside the region directly under the gate electrode, The off-state current of the crystalline silicon thin film transistor can be reduced.
[0005]
JP-A-6-102531 and JP-A-9-172183 disclose that a thin film transistor having an offset gate structure or a self-aligned LDD structure is used to form not only the pixel portion switching element but also a peripheral drive circuit. It is disclosed.
[0006]
On the other hand, Japanese Patent Application Laid-Open No. 6-250212 discloses that a thin film transistor having a different structure is used for a pixel unit switching element and a peripheral drive circuit. In the device described in Japanese Patent Laid-Open No. 6-250212, a thin film transistor having an offset gate structure is used as a pixel switching element in a display portion, and a thin film transistor having a standard self-aligned structure is used in a peripheral drive circuit portion. ing.
[0007]
[Problems to be solved by the invention]
In a thin film transistor having an offset gate structure or a self-aligned LDD structure, a high concentration impurity region (source / drain region) is offset by about several μm outside a region directly below the gate electrode. For this reason, if both the pixel switching element and the peripheral drive circuit are configured using thin film transistors having an offset gate structure or a self-aligned LDD structure, the electric field concentrated near the drain region of each transistor cannot be sufficiently relaxed. Therefore, the withstand voltage between the source and drain of the transistor in the peripheral circuit is lowered, and the reliability of the device is lowered. In addition, according to the offset gate structure or the self-aligned LDD structure, as a large voltage is applied to the gate electrode, the current driving capability is reduced due to the parasitic resistance of the low-concentration impurity region located on the source region side. There is a drawback. In a peripheral circuit configured using such a transistor, when the voltage of the input signal increases, the reliability decreases and high-speed operation becomes difficult.
[0008]
In contrast to these thin film transistors, thin film transistors having a “gate overlap LDD structure” in which the LDD is covered by a gate electrode have no reduction in current drive capability and little deterioration in characteristics due to hot carriers, resulting in high reliability. Have. However, in the case where not only the peripheral driving circuit but also the pixel switching element is constituted by the thin film transistor having such a gate overlap LDD structure, the off current of the pixel switching element becomes high, so that the charge written to the pixel electrode is sufficiently It becomes difficult to hold, and as a result, display defects such as a decrease in contrast tend to occur.
[0009]
Japanese Unexamined Patent Publication No. 2000-216399 discloses that a thin film transistor having a gate overlap LDD structure is used for a peripheral driver circuit, and a thin film transistor having a self-aligned LDD structure is used as a pixel portion switching element. However, even with the technique described in Japanese Patent Laid-Open No. 2000-216399, the characteristics of the peripheral drive circuit are not necessarily improved.
[0010]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a drive circuit integrated active device that combines a drive circuit with high reliability and drive capability and a pixel switching element with low leakage current. It is an object of the present invention to provide a matrix display device and a manufacturing method thereof.
[0011]
[Means for Solving the Problems]
The active matrix display device of the present invention is an active matrix display device in which a display portion and a peripheral circuit portion are provided on a substrate having an insulating surface, and a channel region and the channel region are provided on the substrate. A plurality of high-concentration impurity regions functioning as a source region and a drain region sandwiching each other, a gate electrode for controlling the conductive state of the channel region, and a low-concentration impurity region overlapped by the gate electrode The first thin film transistor, the channel region, a pair of high-concentration impurity regions functioning as a source region and a drain region sandwiching the channel region, a gate electrode for controlling a conductive state of the channel region, and the gate A plurality of second regions having low-concentration impurity regions not overlapped by the electrodes Film and the transistor is formed, the plurality of first thin film transistor is located in the peripheral circuit portion, at least a portion of said plurality of second thin film transistor is located on the display portion.
[0012]
In a preferred embodiment, a part of the plurality of second thin film transistors is located in the peripheral circuit portion and functions as a switching element.
[0013]
In a preferred embodiment, in at least a part of the plurality of first thin film transistors, the low-concentration impurity region is formed between the drain region and the channel region, and between the source region and the channel region. Has been.
[0014]
In one preferred embodiment, in the first thin film transistor, at least the low-concentration impurity region formed between the drain region and the channel region is partially overlapped by the gate electrode.
[0015]
In a preferred embodiment, in the first thin film transistor, the low concentration impurity region formed between the source region and the channel region is also partially overlapped by the gate electrode.
[0016]
In a preferred embodiment, at least one of the plurality of first thin film transistors has a low concentration impurity region which is formed between the source region and the channel region and is not overlapped by the gate electrode.
[0017]
In a preferred embodiment, in the first thin film transistor, the low-concentration impurity region overlapped by the gate electrode is formed between the drain region and the channel region, and the gate electrode Partially overlapped.
[0018]
In a preferred embodiment, the peripheral circuit section includes a switching circuit, a buffer circuit, a booster circuit, and a logic circuit, and at least one of the buffer circuit and the logic circuit includes the first thin film transistor.
[0019]
In a preferred embodiment, the switching circuit includes the second thin film transistor.
[0020]
In a preferred embodiment, the peripheral circuit includes a third thin film transistor having no low concentration impurity region.
[0021]
In a preferred embodiment, the first and second thin film transistors are N-channel type, and the third thin film transistor is P-channel type.
[0022]
An active matrix display device manufacturing method according to the present invention is an active matrix display device manufacturing method in which a display unit and a peripheral circuit unit are provided on a substrate having an insulating surface, and is formed on the substrate. Doping a selected region of the semiconductor layer with an impurity to form a low-concentration impurity region with respect to the semiconductor layer; a first gate electrode partially overlapping the low-concentration impurity region; and Forming a second gate electrode that does not overlap the low-concentration impurity region, forming a mask that covers the second gate electrode, and impurities in a region of the semiconductor layer that is not covered by the mask And forming a high concentration impurity region functioning as a source region and a drain region by doping Method of manufacturing shows apparatus.
[0023]
In a preferred embodiment, after removing the mask, the semiconductor layer is doped with an impurity using the second gate electrode as a mask, thereby forming a low concentration impurity region self-aligned with the second gate electrode. Forming.
[0024]
In a preferred embodiment, in the step of forming a mask that covers the second gate electrode, a mask that covers the first gate electrode is formed.
[0025]
In a preferred embodiment, the mask covering the first gate electrode covers a region where the high concentration impurity region is offset from the first gate electrode.
[0026]
In a preferred embodiment, the mask covering the first gate electrode exposes one of both side surfaces of the first gate electrode.
[0027]
In a preferred embodiment, the step of doping a selected region of the semiconductor layer with an impurity to form a low-concentration impurity region is performed only on one side of a source region and a drain region of the thin film transistor having the first electrode. A low concentration impurity region is formed.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0029]
(Embodiment 1)
First, a first embodiment of an active matrix display device according to the present invention will be described with reference to FIG.
[0030]
FIG. 1 schematically shows a cross-sectional configuration of a thin film transistor formed on an active matrix substrate of a display device according to the present embodiment. In this embodiment, three types of thin film transistors are formed on one substrate 101.
[0031]
The substrate 101 is formed of a material having an insulating surface (typically an insulator such as glass or plastic). As the substrate 101, it is possible to use a substrate in which an insulating film is deposited on the surface of a conductor or a semiconductor. On the surface of the substrate 101, there are a display region (display unit) in which pixel electrodes (not shown) are arranged in rows and columns, and a peripheral drive circuit unit provided outside the display unit.
[0032]
FIG. 9 is a block diagram showing a typical configuration of the display unit and the peripheral drive circuit unit on the active matrix substrate. In this configuration example, the display unit in which the pixel TFT array is formed and the peripheral drive circuit for driving the display unit are formed on the same substrate. The peripheral driving circuit includes a data signal line driving circuit and a scanning signal line driving circuit. The data signal line driving circuit includes a logic circuit, a buffer circuit, and a switching circuit, and the scanning signal line driving circuit includes a logic circuit and a buffer circuit. A signal sent from the signal control circuit is given to each logic circuit through a booster circuit.
[0033]
The present embodiment is characterized in that different types of thin film transistors are selectively used in accordance with the characteristics required for each transistor element in the display unit and the drive circuit in the drive circuit integrated active matrix substrate as shown in FIG. Have.
[0034]
The N-channel thin film transistor (N-type thin film transistor) 111 and the P-channel thin film transistor (P-type thin film transistor) 131 in this embodiment are transistor elements that constitute the peripheral drive circuit as described above. The N-type thin film transistor 111 is a thin film transistor having a “gate overlap LDD structure” in which a low-concentration impurity region provided at an end portion of a channel region is covered with a gate electrode, and the P-type thin film transistor 131 is a thin film transistor having no LDD. (Non-LDD type transistor). In FIG. 1, the N-type thin film transistor 111 is described as “N-type TFT for driving circuit”, and the P-type thin film transistor 131 is described as “P-type TFT for driving circuit”. In this embodiment, the CMOS circuit in the peripheral drive circuit is configured by a combination of an N-type thin film transistor 111 and a P-type thin film transistor 131.
[0035]
On the other hand, the N-type thin film transistor 121 includes one formed in the display region as a pixel TFT (pixel switching element) and one formed in a peripheral drive circuit (for example, in the switching circuit of FIG. 9). is there. Since the N-type thin film transistor 121 formed in the display portion performs switching between the pixel electrode and the data signal line, it is described as “pixel TFT” in FIG. On the other hand, the N-type thin film transistor 121 formed in the peripheral driving circuit is described as “switching circuit TFT” in FIG. 1 in order to perform a switching operation in the peripheral driving circuit. Each of these N-type thin film transistors 121 has an LDD (self-aligned LDD) that is not overlapped by the gate electrode.
[0036]
Note that the number of the thin film transistors 111 and 131 shown in FIG. 1 is one, but in reality, a large number of thin film transistors 111 and 131 are formed on the substrate 101.
[0037]
Next, the structure of FIG. 1 will be described in more detail.
[0038]
A plurality of separated island-like (island-like) semiconductor layers are formed on the substrate 101. Although FIG. 1 shows an example in which one island-like semiconductor layer constitutes one thin film transistor, the present invention is not limited to this. Further, an insulating film may be interposed between the semiconductor layer and the substrate 101.
[0039]
In the semiconductor layer of the thin film transistor 111, a channel region 114 and a source region 112 and a drain region 113 sandwiching the channel region 114 are formed. The channel region 114 is P - The source region 112 and the drain region 113 are composed of a pair of N regions. + It is composed of a high concentration impurity region. On the channel region side edge of the source region 112 and on the channel region side of the drain region 113, N - LDDs 116 and 117 composed of low-concentration impurity regions are formed.
[0040]
The semiconductor layer in which the various impurity regions are formed is covered with a gate insulating film 102, and a gate electrode 115 for controlling the conductive state of the channel region 114 is provided on the gate insulating film 102. The LDD 116 and LDD 117 are completely covered by the gate electrode 115 to form a so-called “gate overlap LDD structure”.
[0041]
Similarly to the thin film transistor 111, the thin film transistor 121 that functions as the pixel TFT and the switching circuit TFT also includes the gate insulating film 102, N + High concentration impurity region source region 122 / drain region 123, channel region 124, gate electrode 125, and N - It is composed of LDD 126 and 127 of low concentration impurity regions. However, in this thin film transistor 121, the LDD regions 126 and 127 are not covered with the gate electrode 125, and the channel side edges of the LDD regions 126 and 127 are in a self-alignment relationship with the edge of the gate electrode 125. In this specification, the LDD structure having such a structure is referred to as a “non-gate overlap LDD structure” or a “self-aligned LDD structure”.
[0042]
The thin film transistor 131 that functions as a P-type TFT for a driver circuit does not have an LDD structure, but has a normal transistor structure in which a source / drain is formed in a self-aligned manner with respect to a gate electrode. The thin film transistor 131 includes a gate insulating film 102, P + A source region 132 / drain region 133, a channel region 134, and a gate electrode 135 are formed from a high concentration impurity region. The position of the channel side edge of the source region 132 and the drain region 133 is aligned with the position of the edge of the gate electrode 135.
[0043]
Among the above-described various transistors, the N-type thin film transistor 111 has a gate overlap LDD structure, and thus is suitable for a circuit element that requires high input voltage and on-current and high reliability. On the other hand, since the N-type thin film transistor 121 has a self-aligned LDD structure, it is suitable for an element that requires a low off-state current.
[0044]
FIG. 10 is a graph showing the transistor characteristics of a thin film transistor having a gate overlap LDD structure and a thin film transistor having a normal non-overlap LDD (self-aligned LDD). The horizontal axis of the graph is the gate voltage [V], and the vertical axis is the drain current [A]. As is clear from FIG. 10, the thin film transistor having the gate overlap LDD structure has lower on-current and off-current than the thin film transistor having the normal non-overlap LDD.
[0045]
As described above, the thin film transistor 111 having the gate overlap LDD structure is used for the peripheral drive circuit, and the thin film transistor 121 having the normal non-overlap LDD (self-aligned LDD) is used as the pixel TFT in the display portion and the switching circuit in the peripheral drive circuit portion. When used as a TFT for the purpose, the peripheral driver circuit can operate at high speed and has high reliability, and can sufficiently hold the charge written in the pixel electrode.
[0046]
According to this embodiment, a thin film transistor having a gate overlap LDD structure and a thin film transistor having a non-overlap LDD structure are properly used on the same substrate, thereby realizing a high-definition and high-quality liquid crystal display. It becomes possible. Particularly in the case of this embodiment, the two types of N-type thin film transistors are properly used in the peripheral drive circuit, thereby further improving the performance of the peripheral drive circuit. In the present embodiment, one of the two types of N-type thin film transistors included in the peripheral drive circuit and the configuration of the N-type thin film transistor in the display unit are substantially shared, so that these N-type thin film transistors are processed in the same process. This makes it possible to improve the characteristics of the peripheral drive circuit while suppressing an increase in the number of manufacturing steps.
[0047]
Hereinafter, the manufacturing method of the thin film transistor will be described with reference to FIGS. 2A and 2B. In this embodiment, since the switching circuit TFT and the pixel TFT are manufactured in the same process step, the thin film transistors used for the switching circuit TFT and the pixel TFT are shown in FIG. 2A and FIG. In FIG. 2B, only one thin film transistor 221 is typically shown.
[0048]
First, as shown in FIG. 2A (a), semiconductor layers 212, 222, and 232 for each thin film transistor are formed on an insulating substrate 201. In the semiconductor layers 212, 222, and 232, source regions, drain regions, and channels necessary for the thin film transistors 211, 221, and 231 are formed, respectively.
[0049]
The structure shown in FIG. 2A (a) is manufactured as follows.
[0050]
First, an amorphous silicon film (thickness: 10 to 500 nm, preferably 20 to 100 nm) is deposited on an insulating substrate 201 such as glass using a CVD (chemical vapor deposition) apparatus or the like. Then, the entire substrate is annealed at a temperature of about 550 to 600 ° C., or the amorphous silicon film is irradiated with a laser to crystallize the amorphous silicon film to obtain a polycrystalline silicon film.
[0051]
Next, a photoresist pattern that defines the position and shape of the semiconductor layer is formed on the polycrystalline silicon film by photolithography, and then the polycrystalline silicon film is formed into an arbitrary shape (for example, dry etching or the like). Pattern in island shape). Thus, the semiconductor layers 212, 222, and 232 shown in FIG. 1 can be obtained. Then, using a CVD apparatus or the like, cover the entire top surface of the substrate with SiO. 2 A film (thickness: 70 to 150 nm) is deposited, and a gate insulating film 202 is formed. This gate insulating film 202 is made of SiO. 2 You may form from insulating films other than a film | membrane.
[0052]
Next, a photoresist 204 is formed to cover the channel region 212 ′ of the thin film transistor 211 and the semiconductor layers 222 and 232 of the thin film transistors 221 and 231. This photoresist 204 functions as an impurity implantation blocking layer in the next doping step. The photoresist 204 covers the entire region where the thin film transistors 221 and 231 are formed so that phosphorus ions 203 are not implanted into the semiconductor layers 222 and 232, and the channel region 212 of the semiconductor layer 212 is formed in the region where the thin film transistor 211 is formed. Patterned to define '. Of the photoresist 204, the dimension (channel length L) defining the channel region 212 ′ of the thin film transistor 211. CH For example) is 3.0 to 6.0 μm. A portion of the semiconductor layer 212 where impurities are to be implanted in the next impurity doping step is not covered with the photoresist 204 but is exposed.
[0053]
Next, using the photoresist 204 as a mask, low dose phosphorus ions 203 are implanted into the semiconductor layer 212, and N - A low concentration impurity region 213 is formed. For example, the dose amount is 1 × 10 5 by ion implantation. 13 ~ 5x10 14 cm -2 Phosphorus ions 203 of a certain degree are injected into a selected region of the semiconductor layer 212 by accelerating the electric field. As the impurity doping method, a laser doping method or a plasma doping method may be used in addition to the ion implantation method. By this process, a channel region 212 ′ is formed in a portion of the semiconductor layer 212 covered with the photoresist 204, and a pair of N is formed in a portion sandwiching the channel region 212 ′. - A low concentration impurity region 213 is formed. These N - The interval between the low concentration impurity regions 213 is “channel length (L CH ) ”.
[0054]
After removing the photoresist 204 by ashing or the like, a gate electrode 205 shown in FIG. 2A (c) is formed. The gate electrode 205 is formed by depositing a conductive thin film (thickness: about 400 to 700 nm) made of aluminum, tantalum, titanium, silicon, or an alloy thereof by a sputtering method or the like, and then using a photolithography and etching technique. It is obtained by patterning a conductive thin film.
[0055]
The gate electrode 205 of the thin film transistor 211 completely covers the channel region 212 ′, and N - Each of the low-concentration impurity regions 213 is formed so as to partially cover one end. The dimension of the gate electrode 205 measured along the channel length direction (gate length L G ) Is the dimension L of the LDD 213 ′ measured along the channel length direction. L And channel length L CH It is designed to have a size obtained by adding together. That is, the gate electrode 205 is L G = 2L L + L CH It is patterned so that As a result, each N - The low concentration impurity region 213 is partially overlapped by the gate electrode 205, and N - Of the low-concentration impurity region 213, a portion located directly below the gate electrode 205 finally functions as a gate overlap LDD 213 ′. For example, the dimension L of the gate overlap LDD 213 ′ measured along the channel length direction L 0.5 to 3.0 μm, and the channel length L CH L is 3.0-6.0 μm, L G = 2L L + L CH From the relational expression, the dimension L of the gate electrode 205 G Is 4.0 to 12.0 μm.
[0056]
Next, as shown in FIG. 2B (a), the source region / drain region 214 of the N-type thin film transistor 211 having the overlapping LDD structure and the source region / drain region 223 of the N-type thin film transistor 221 having the non-overlapping LDD structure. Form. Specifically, first, a photoresist 206 that functions as an impurity injection blocking layer is formed on the N-type thin film transistor 221 and the P-type thin film transistor 231 by photolithography. Here, in the semiconductor layer 222 of the N-type thin film transistor 221, a portion where the non-overlapping LDD 224 (see FIG. 2B (b)) is to be formed is covered with the photoresist 206, but a source region / drain region 223 is formed. The portion to be covered is not covered with the photoresist 206 and is exposed. That is, the photoresist 206 is patterned to cover not only the gate electrode 205 of the thin film transistor 221 but also the region where the non-overlapping LDD 224 is to be formed. For example, the gate length L of the gate electrode 205 of the N-type thin film transistor 221 G The dimension L of the non-overlapping LDD 224 measured along the channel length direction is 3.0 to 6.0 μm L Is 0.5 to 2.0 μm, the dimension L measured along the channel length direction of the photoresist 206 on the thin film transistor 221. PH L PH = 2L L + L G From the relational expression, it is set to 4.0 to 10.0 μm.
[0057]
Next, high dose phosphorus ions 207 are implanted into the semiconductor layers 212 and 222 using the photoresist 206 as a mask. For example, the dose amount is 1 × 10 10 by ion implantation. 14 ~ 1x10 16 cm -2 About phosphorus ions are accelerated into the electric field and implanted into the semiconductor layers 212 and 222. As the impurity addition method, other doping methods such as a laser doping method and a plasma doping method may be used. After high concentration implantation of phosphorus ions 207, the photoresist 206 is removed by ashing or the like. By the above process, a non-implanted region 222 ′ is formed between the source region / drain region 223 in the semiconductor layer 222.
[0058]
The channel region side edge of the source region / drain region 223 of the N-type thin film transistor 221 formed in the semiconductor layer 222 by the above process is in a state shifted from the region located directly below the gate electrode 205 to the outside (offset state). In contrast, the channel region side edge of the source region / drain region 214 of the N-type thin film transistor 211 formed in the semiconductor layer 212 is self-aligned with the gate electrode 205. The region where the source region / drain region 214 is formed and a part of the region directly under the gate electrode 205 are formed with N - Although the low-concentration impurity region 213 is formed, the N-type impurity concentration in the portion into which the high dose phosphorus ion 207 is implanted increases, and N functions as the source region / drain region 214. + A high concentration impurity region was formed.
[0059]
Next, in order to form the non-overlapping LDD 224 of the N-type thin film transistor 221 in the semiconductor layer 222, low dose implantation of phosphorus ions 208 is performed as shown in FIG. 2B (b). In this embodiment, the dose amount is 1 × 10 5 by ion implantation. 12 ~ 1x10 14 cm -2 About the amount of phosphorus ions is injected into the semiconductor layer by accelerating the electric field. As an impurity addition method, a method such as a laser doping method or a plasma doping method may be used. By this step, an N-type thin film transistor 221 having a non-overlapping LDD structure is formed. In this step, an N-type low concentration impurity region is formed in a region where the source region / drain region 233 ′ of the semiconductor layer 232 is to be formed, and a channel region 232 ′ is formed therebetween.
[0060]
Note that FIG. 2B (b) shows a state in which phosphorus ions are implanted over the entire surface of the substrate, but a resist mask that functions as an implantation blocking mask over a region where the thin film transistors 211 and 231 are formed. May be formed.
[0061]
Thereafter, as shown in FIG. 2B (c), a source region / drain region 233 ′ of the P-type thin film transistor 231 is formed. That is, after a photoresist 209 is formed on the N-type thin film transistors 211 and 221 by photolithography, high dose implantation of boron ions 210 is performed using the photoresist 209 as a mask. This impurity implantation is performed by ion implantation, for example, with a dose amount of 1 × 10. 14 ~ 1x10 16 cm -2 This is performed by accelerating the electric field of about boron ions into the semiconductor layer. As an impurity addition method, a doping method such as a laser doping method or a plasma doping method may be used. At this time, since the gate electrode 205 of the P-type thin film transistor 231 functions as an implantation mask, the source region / drain region 233 of the P-type thin film transistor 231 is formed in a self-aligned manner with respect to the gate electrode 205. Since the channel region 232 ′ is formed directly below the gate electrode 205 with the same dimensions as the gate electrode 205, the channel length L of the P-type thin film transistor 231 is reduced. CH Is the gate length L G Is almost equal to
[0062]
After high dose implantation of boron ions 210, the photoresist 209 is removed by ashing or the like. Through this process, a P-type thin film transistor 231 is formed, and three types of thin film transistors are completed.
[0063]
Note that the dimensions and process conditions (channel length, LDD length, etc., film thickness, dose, etc.) of the thin film transistor employed in this embodiment are optimal depending on the usage conditions (power supply voltage, circuit configuration, etc.) of the thin film transistor to be manufactured. However, the present invention is not limited to the above numerical values and conditions.
[0064]
(Embodiment 2)
FIG. 3 is a cross-sectional view of the main part showing a second embodiment of the active matrix display device according to the present invention. Since the thin film transistor 321 and the thin film transistor 331 in this embodiment have the same configuration as the thin film transistor 121 and the thin film transistor 131 in the first embodiment, detailed description thereof will not be repeated here.
[0065]
The difference between the thin film transistor 311 and the thin film transistor 111 in the first embodiment is that N - The low concentration impurity regions 316 and 317 and the gate electrode 315 are in an arrangement relationship. In this embodiment, N - A part of each of the low concentration impurity regions 316 and 317 is covered with the gate electrode 315. More specifically, N - The low-concentration impurity region 316 functions as an LDD 316a located directly below the gate electrode 315 and an LDD 316b located outside the region directly below the gate electrode 315. N - The low-concentration impurity region 317 functions as an LDD 317 a located directly below the gate electrode 315 and an LDD 317 b located outside the region directly below the gate electrode 315.
[0066]
Compared with the thin film transistor 111 in the first embodiment, the thin film transistor 311 has a slightly lower current driving capability due to the parasitic resistance of the LDDs 316b and 317b, but the off current is further suppressed. Such a thin film transistor 311 is suitable for a circuit that requires a particularly low off-state current, and can also exhibit an effect of reducing current consumption of a peripheral driver circuit.
[0067]
Next, a manufacturing method of the thin film transistor according to the present embodiment will be described with reference to FIGS. 4A and 4B. In this embodiment, the switching circuit TFT and the pixel TFT are manufactured in the same manner. Therefore, in description of the manufacturing method, only one thin film transistor 321 used for the switching circuit TFT and the pixel TFT in FIG.
[0068]
First, as shown in FIG. 4A (a), semiconductor layers 412, 422, and 432 for the thin film transistors 411, 421, and 431 are formed on the insulating substrate 401. In the semiconductor layers 412, 422, and 432, source regions, drain regions, and channels necessary for the thin film transistors 411, 421, and 431 are formed, respectively. The structure shown in FIG. 4A (a) is manufactured by the same method as that described in the first embodiment.
[0069]
Next, as shown in FIG. 4A (b), a photoresist 404 covering the channel region 412 ′ of the thin film transistor 411 and the semiconductor layers 422 and 432 of the thin film transistor 421 and the thin film transistor 431 is formed, and then the photoresist 404 is used as a mask. , Phosphorus ions 403 are implanted into the semiconductor layer 412, and N - A low concentration impurity region 413 is formed. These steps are also performed in the same manner as the method described in the first embodiment.
[0070]
After removing the photoresist 404 by ashing or the like, a gate electrode 405 shown in FIG. 4A (c) is formed. The gate electrode 405 of the thin film transistor 411 completely covers the channel region 412 ′, and N - Each of the low-concentration impurity regions 413 is formed so as to partially cover one end. As described above, the gate electrode 405 has the L G = 2L L + L CH It is patterned so that
[0071]
Next, as shown in FIG. 4B (a), a source region / drain region 414 of an N-type thin film transistor 411 having an overlapping LDD structure and a source region / drain region 423 of an N-type thin film transistor 421 having a non-overlapping LDD structure. Form. Specifically, first, a photoresist 406 functioning as an impurity injection blocking layer is formed on the N-type thin film transistor 411, the N-type thin film transistor 421, and the P-type thin film transistor 431 by photolithography. The portions of the photoresist 406 formed on the semiconductor layer 422 of the N-type thin film transistor 421 and the semiconductor layer 432 of the P-type thin film transistor 431 are the same as those in the first embodiment. In this embodiment, a photoresist 406 is also formed on the semiconductor layer 412 of the N-type thin film transistor 411 and covers the gate electrode 405 of the N-type thin film transistor 411. Thus, the photoresist 406 is formed on the N layer formed in the semiconductor layer 412. - The low concentration impurity region 413 is patterned so that a high dose amount of phosphorus ions 407 is not implanted into a portion functioning as the LDD 413b. For example, the dimension L of the gate electrode 405 of the thin film transistor 411 G Of the LDD 413b (see FIG. 4B (b)) located outside the region directly below the gate electrode 405 in the channel length direction dimension L. L2 Is 0.5 to 2.0 μm, the channel length direction dimension L of the photoresist 406 formed on the thin film transistor 411 PH L PH = 2L L2 + L G Therefore, the thickness is set to 5.0 to 16.0 μm.
[0072]
Next, using the photoresist 406 as a mask, a dose of 1 × 10 15 ~ 1x10 16 cm -2 About the amount of phosphorus ions is injected into the semiconductor layer by accelerating the electric field. After implanting high dose phosphorus ions 407, the photoresist 406 is removed by ashing or the like. Through the above process, a non-implanted region 422 ′ is formed between the source region and the drain region 423 in the semiconductor layer 422.
[0073]
The channel region side edge of the source region / drain region 414 of the N-type thin film transistor 411 formed in the semiconductor layer 412 by the above process is shifted outward from the region located directly below the gate electrode 405, and the source region / drain region 414 Between the channel region 412 ′ and N partially covered by the gate electrode 405 - A low-concentration impurity region 413 is present.
[0074]
Next, as shown in FIG. 4B (b), low dose phosphorus ions 408 are implanted into the entire surface. By this phosphorus ion implantation, in the thin film transistor 411, a non-gate overlap LDD 413b is formed outside the region directly below the gate electrode 405. N - Of the low-concentration impurity region 413, a portion located immediately below the gate electrode 405 functions as a gate overlap LDD 413a. By this phosphorus ion implantation, in the thin film transistor 422, a pair of non-gate overlap LDD 424 is formed outside the region directly below the gate electrode 405, and a channel region 422 ″ is formed between them. Through this process, the semiconductor of the P-type thin film transistor 431 is formed. An N-type low concentration impurity region 433 is formed in a region where the source / drain region 433 ′ of the layer 432 is to be formed, and a channel region 432 ′ is formed therebetween.
[0075]
N - Comparing the N-type impurity concentrations of the LDD 413a and the LDD 413b constituting the low-concentration impurity region 413, the N-type impurity concentration of the LDD 413b subjected to two phosphorus ion implantations is higher than the N-type impurity concentration of the LDD 413a. N functioning as region 414 + It is much lower than the impurity concentration in the high concentration impurity region.
[0076]
FIG. 4B (b) shows an example in which low-concentration phosphorus ions 408 are implanted over the entire surface. By forming an impurity implantation blocking layer with a photoresist on the thin film transistor 411, the semiconductor 412 of the thin film transistor 411 is formed. It is possible not to implant low dose phosphorus ions 408. In this case, the N-type impurity concentration of the non-gate overlap LDD 413b is equal to the N-type impurity concentration of the gate overlap LDD 413a.
[0077]
Thereafter, as shown in FIG. 4B (c), after forming a photoresist 409 on the N-type thin film transistors 411 and 421 by photolithography, high dose implantation of boron ions 410 is performed using the photoresist 409 as a mask. A source region / drain region 433 ′ of the P-type thin film transistor 431 is formed. The injection method and conditions are the same as in the case of the first embodiment. Then, after this implantation step, the photoresist 409 is removed by ashing or the like, whereby a P-type thin film transistor 431 is formed, and three types of thin film transistors are completed.
[0078]
The dimensions and process conditions (channel length, LDD length, etc., film thickness, process temperature, dose, etc.) of the thin film transistor used in this embodiment depend on the use conditions (power supply voltage, circuit configuration, etc.) of the thin film transistor to be manufactured. Optimization may be performed accordingly, and the present invention is not limited to the above numerical values and conditions.
[0079]
(Embodiment 3)
FIG. 5 is a cross-sectional view of the main part showing a third embodiment of an active matrix display device according to the present invention. Since the thin film transistor 521 and the thin film transistor 531 in this embodiment have the same configuration as the thin film transistor 121 and the thin film transistor 131 in the first embodiment, detailed description thereof will not be repeated here.
[0080]
The difference between the thin film transistor 511 and the thin film transistor 111 in the first embodiment is that N - The low concentration impurity regions 516 and 517 and the gate electrode 515 are in an arrangement relationship. In this embodiment, one N - The low concentration impurity region 517 is completely covered by the gate electrode 515, while the other N - The low concentration impurity region 516 is not covered with the gate electrode 515. More specifically, N - The low concentration impurity region 516 functions as a gate overlap LDD, and N - The low concentration impurity region 517 functions as a non-gate overlap LDD.
[0081]
Compared with the thin film transistor 111 in the first embodiment, the thin film transistor 311 has a slightly lower current driving capability due to the parasitic resistance of the LDDs 316b and 317b, but the off current is further suppressed. Such a thin film transistor 311 is suitable for a circuit that requires a particularly low off-state current, and can also exhibit an effect of reducing current consumption of a peripheral driver circuit.
[0082]
Among the thin film transistors included in the peripheral driver circuit, in the thin film transistor used so that the signal (current) transmission direction is limited to one direction, the portion where the electric field concentration occurs is one of the two edges of the channel region. Fixed to the side. In such a case, for example, a gate overlap LDD structure may be provided only on the right side of the thin film transistor 511 in the drawing. According to the thin film transistor 511 having such an asymmetric configuration, the gate length can be made shorter than those of the thin film transistor 111 and the thin film transistor 311 in the above-described embodiment, so that the current driving capability can be increased.
[0083]
Next, a method for manufacturing a thin film transistor according to the present embodiment will be described with reference to FIGS. 6A and 6B. In this embodiment, the switching circuit TFT and the pixel TFT are manufactured in the same manner. Therefore, in the description of the manufacturing method, only one thin film transistor 521 used as the switching circuit TFT and the pixel TFT in FIG.
[0084]
First, as shown in FIG. 6A (a), semiconductor layers 612, 622, and 632 for the thin film transistors 611, 621, and 631 are formed over an insulating substrate 601. In the semiconductor layers 612, 622, and 632, source regions, drain regions, and channels necessary for the thin film transistors 611, 621, and 631 are formed, respectively. The structure shown in FIG. 6A (a) is manufactured by the same method as described in the first and second embodiments.
[0085]
Next, as shown in FIG. 6A (b), a non-gate overlap LDD (reference numeral “516” in FIG. 5), a source region, and a channel region 612 ′ (see FIG. 6B (b)) of the thin film transistor 611 are formed. After forming a photoresist 603 that covers the region to be formed and the semiconductor layers 622 and 632 of the thin film transistor 621 and the thin film transistor 631, phosphorus ions 604 are used as a mask to overlap the LDD (see FIG. 5) with the photoresist 603 as a mask. Reference numeral “517”) is implanted into the region to be formed and N - A low concentration impurity region 613 is formed.
[0086]
After removing the photoresist 603 by ashing or the like, a gate electrode 605 shown in FIG. 6A (c) is formed. The gate electrode 605 of the thin film transistor 611 covers a region where the channel region 612 ′ is to be formed, and N - It is formed so as to partially cover one end of the low concentration impurity region 613. As described above, the gate electrode 605 has L G = L L + L CH It is patterned so that
[0087]
In this manner, in order to prevent phosphorus ions 604 from being implanted not only into the channel region but also into the source region of the thin film transistor 611, patterning is performed so that not only the channel region but also the source region is covered with the photoresist 603. In this embodiment, channel regions 612 ′ and N - Mask alignment is performed so that the boundary with the low-concentration impurity region 613 is at the same position as in the first embodiment.
[0088]
Next, as shown in FIG. 6B (a), a source region / drain region 614 of an N-type thin film transistor 611 having a gate overlap LDD structure on one side and a source region / drain region 623 of an N-type thin film transistor 621 are formed. Specifically, first, a photoresist 606 functioning as an impurity implantation blocking layer is formed on the N-type thin film transistor 611, the N-type thin film transistor 621, and the P-type thin film transistor 631 by photolithography. The portions of the photoresist 606 formed on the semiconductor layer 622 of the N-type thin film transistor 621 and the semiconductor layer 632 of the P-type thin film transistor 631 are the same as those in the first and second embodiments. In this embodiment, a photoresist 606 that partially covers the gate electrode 605 of the N-type thin film transistor 611 is formed on the semiconductor layer 612 of the N-type thin film transistor 611. More specifically, in order to prevent phosphorus ions 607 from being implanted into a portion where the non-overlapping LDD 613b is to be formed (see FIG. 6B (b)), the photoresist 606 has a region where the non-overlapping LDD 613b is to be formed. Patterned to cover. On the other hand, on the side where the overlap LDD 613a is formed, the resist 606 is patterned so as to expose one side surface of the gate electrode 605 so that high dose phosphorus ions 607 are implanted.
[0089]
Next, using the photoresist 606 as a mask, a dose of 1 × 10 15 ~ 1x10 16 cm -2 About the amount of phosphorus ions is injected into the semiconductor layer by accelerating the electric field. After implanting high dose phosphorus ions 607, the photoresist 606 is removed by ashing or the like. Through the above process, a non-implanted region 622 ′ is formed between the source region and the drain region 623 in the semiconductor layer 622.
[0090]
The channel region side edge of the source region 614 of the N-type thin film transistor 611 formed in the semiconductor layer 612 by the above process is shifted outward from the region located directly below the gate electrode 605, and the channel region side edge of the drain region 614 is Self-aligned with the gate electrode 605.
[0091]
Next, as shown in FIG. 6B (b), low dose phosphorus ions 608 are implanted into the entire surface. By this phosphorus ion implantation, in the thin film transistor 611, a non-gate overlap LDD 613b is formed outside the region directly below the gate electrode 605. N - Of the low-concentration impurity region 613, a portion located immediately below the gate electrode 605 functions as a gate overlap LDD 613a. By this phosphorus ion implantation, in the thin film transistor 621, the non-gate overlap LDD 624 is formed outside the region directly below the gate electrode 605, and the non-gate overlap LDD 613b is also formed on the source side of the thin film transistor 611. Further, by this step, a channel region 622 ″ of the thin film transistor 621 is formed between the pair of non-gate overlap LDD 624. Further, in this step, the source region / drain region 633 ′ (see FIG. 6B (c)), an N-type low-concentration impurity region 633 is formed in a region where a region is to be formed, and a channel region 632 ′ is formed therebetween.
[0092]
In the above process, for example, the dimension L of the gate electrode 605 G 3.5 to 9.0 μm, channel length dimension L of gate overlap LDD 613a L2 Is 0.5 to 3.0 μm, L G = L CH + L L2 From the relational expression, the channel length L CH Is 3.0 to 6.0 μm.
[0093]
Thereafter, as shown in FIG. 6B (c), after forming a photoresist 609 on the N-type thin film transistors 611 and 621 by photolithography, high dose implantation of boron ions 610 is performed using the photoresist 609 as a mask. A source region / drain region 633 of the P-type thin film transistor 631 is formed. The injection method and conditions are the same as in the case of the first embodiment. Then, after this implantation step, the photoresist 609 is removed by ashing or the like, whereby a P-type thin film transistor 631 is formed, and three types of thin film transistors are completed.
[0094]
Note that the dimensions and process conditions (channel length, LDD length, etc., film thickness, process temperature, dose, etc.) of the thin film transistor used in this embodiment depend on the use conditions (power supply voltage, circuit configuration, etc.) of the thin film transistor to be manufactured. Optimization may be performed accordingly, and the present invention is not limited to the above numerical values and conditions.
[0095]
(Embodiment 4)
FIG. 7 is a cross-sectional view of the main part showing a fourth embodiment of an active matrix display device according to the present invention. Since the thin film transistor 721 and the thin film transistor 731 in this embodiment have the same configuration as the thin film transistor 121 and the thin film transistor 131 in the first embodiment, detailed description thereof will not be repeated here.
[0096]
The difference between the thin film transistor 711 and the thin film transistor 511 in the third embodiment is that N - The low concentration impurity region 717 and the gate electrode 715 are in an arrangement relationship. In this embodiment, N - The low concentration impurity region 717 is partially covered with the gate electrode 715. More specifically, N - The low concentration impurity region 717 includes a portion functioning as a gate overlap LDD 717a and a portion functioning as a non-gate overlap LDD 717b.
[0097]
Compared with the thin film transistor 511 in the third embodiment, the thin film transistor 711 can further suppress the off current, although the current driving capability is slightly reduced due to the increase in parasitic resistance due to the LDD 717b. The thin film transistor 711 is suitable for a portion of the peripheral driver circuit that needs to have a low off-state current. In addition, the current consumption of the peripheral circuit can be further reduced by adopting the configuration of the present embodiment.
[0098]
Among the thin film transistors included in the peripheral driver circuit, in the thin film transistor used so that the signal (current) transmission direction is limited to one direction, the portion where the electric field concentration occurs is one of the two edges of the channel region. It is fixed to the side (drain side). In such a case, for example, a partial gate overlap LDD structure may be provided only on the right side of the thin film transistor 711 in the drawing. According to the thin film transistor 711 having such an asymmetric configuration, the gate length can be made shorter than those of the thin film transistor 111 and the thin film transistor 311 in the above-described embodiment, so that the current driving capability can be increased.
[0099]
Next, a manufacturing method of the thin film transistor according to the present embodiment will be described with reference to FIGS. 8A and 8B. In this embodiment, the switching circuit TFT and the pixel TFT are manufactured in the same manner. Therefore, in the description of the manufacturing method, only one thin film transistor 721 used for the switching circuit TFT and the pixel TFT in FIG.
[0100]
First, as shown in FIG. 8A (a), semiconductor layers 812, 822, and 832 for the thin film transistors 811, 821, and 831 are formed over an insulating substrate 801. In the semiconductor layers 812, 822, and 832, source regions, drain regions, and channels necessary for the thin film transistors 811, 821, and 831 are formed, respectively. The structure shown in FIG. 8A (a) is manufactured by the same method as described in the first and second embodiments.
[0101]
Next, as shown in FIG. 8A (b), the non-gate overlap LDD (reference numeral “716” in FIG. 7) of the thin film transistor 811, the source region, the region where the channel region 812 ′ is to be formed, and the thin film transistor After forming the photoresist 804 that covers the semiconductor layers 822 and 832 of the 821 and the thin film transistor 831, the gate overlap LDD (reference numeral “717” in FIG. 7) of the semiconductor layer 812 is formed by using the photoresist 804 as a mask. N into the region to be - A low concentration impurity region 813 is formed.
[0102]
After the photoresist 804 is removed by ashing or the like, a gate electrode 805 shown in FIG. 8A (c) is formed. The gate electrode 805 of the thin film transistor 811 covers a region where the channel region 812 ′ is to be formed, and N - It is formed so as to partially cover one end of the low concentration impurity region 813. As described above, the gate electrode 805 is L G = L L + L CH It is patterned so that
[0103]
Next, as shown in FIG. 8B (a), a source region / drain region 814 of an N-type thin film transistor 811 having a gate overlap LDD structure on one side and a source region / drain region 823 of an N-type thin film transistor 821 are formed. Specifically, first, a photoresist 806 functioning as an impurity injection blocking layer is formed over the N-type thin film transistor 811, the N-type thin film transistor 821, and the P-type thin film transistor 831 by photolithography. The portions of the photoresist 806 formed on the semiconductor layer 822 of the N-type thin film transistor 821 and the semiconductor layer 832 of the P-type thin film transistor 831 are the same as those in the first and second embodiments. In this embodiment, a photoresist 806 that extends laterally so as to completely cover the gate electrode 805 of the N-type thin film transistor 811 is formed on the semiconductor layer 812 of the N-type thin film transistor 811. More specifically, the photoresist 806 should be formed with a pair of non-overlapping LDD 813b so that phosphorus ions 807 are not implanted into the portion where the non-overlapping LDD 813b is to be formed (see FIG. 8B (b)). Patterned to cover the area.
[0104]
Next, using the photoresist 806 as a mask, a dose of 1 × 10 15 ~ 1x10 16 cm -2 About the amount of phosphorus ions is injected into the semiconductor layer by accelerating the electric field. After implanting high dose phosphorus ions 807, the photoresist 806 is removed by ashing or the like. Through the above process, a non-implanted region 822 ′ is formed between the source region and the drain region 823 in the semiconductor layer 822.
[0105]
The channel region side edges of the source / drain regions 814 of the N-type thin film transistor 811 formed in the semiconductor layer 812 by the above process are all shifted outward from the region located directly below the gate electrode 805.
[0106]
Next, as shown in FIG. 8B (b), low dose phosphorus ions 808 are implanted into the entire surface. By this phosphorus ion implantation, in the thin film transistor 811, a non-gate overlap LDD 813 b is formed outside the region directly below the gate electrode 805. N - Of the low-concentration impurity region 813, a portion located immediately below the gate electrode 805 functions as a gate overlap LDD 813a. By this phosphorus ion implantation, in the thin film transistor 821, a non-gate overlap LDD 824 is formed outside the region directly below the gate electrode 805. Further, by this step, a channel region 822 ″ of the thin film transistor 821 is formed between the pair of non-gate overlap LDD 824. Further, in this step, the source region / drain region 833 ′ of the semiconductor layer 832 of the thin film transistor 831 (FIG. N-type low concentration impurity region 833 is formed in a region where 8B (b) is to be formed, and a channel region 832 ′ is formed therebetween.
[0107]
Thereafter, as shown in FIG. 8B (c), after forming a photoresist 809 on the N-type thin film transistors 811 and 821 by photolithography, high dose implantation of boron ions 810 is performed using the photoresist 809 as a mask. A source region / drain region 833 of the P-type thin film transistor 831 is formed. The injection method and conditions are the same as in the case of the first embodiment. Then, after this implantation step, the photoresist 809 is removed by ashing or the like, whereby a P-type thin film transistor 831 is formed, and three types of thin film transistors are completed.
[0108]
The dimensions and process conditions (channel length, LDD length, etc., film thickness, process temperature, dose, etc.) of the thin film transistor used in this embodiment depend on the use conditions (power supply voltage, circuit configuration, etc.) of the thin film transistor to be manufactured. Optimization may be performed accordingly, and the present invention is not limited to the above numerical values and conditions.
[0109]
In each of the above embodiments, a thin film transistor having the same configuration as the pixel thin film transistor in the display portion is used in a part of the peripheral circuit, but the present invention is not limited to this. For example, in the embodiment shown in FIG. 3, all the thin film transistors in the peripheral drive circuit may be constituted by the thin film transistor 311 in which the LDD is partially covered by the gate electrode. In the case of other embodiments, similarly, it is not always necessary to provide a thin film transistor having the same configuration as the pixel thin film transistor in the peripheral circuit portion. In particular, the LDD overlapped with the gate electrode is provided on at least one of the source region side and the drain region side, and the non-overlapped LDD is provided on the gate electrode on at least one of the source region side and the drain region side. When the peripheral driver circuit is configured using the thin film transistor, the characteristics of the peripheral driver circuit are sufficiently improved. Therefore, it is not necessary to form a thin film transistor having the same configuration as the pixel thin film transistor in the peripheral driver circuit portion.
[0110]
The thin film transistor of the drive circuit of the above embodiment has low concentration impurity regions that can function as an LDD on both the source side and the drain side, but the direction of the current flowing through the transistor is fixed, and the operation is asymmetrical. For the transistor that performs the above, a low concentration impurity region may be provided only on one side of the source / drain.
[0111]
Further, the thin film transistor used as the pixel portion switching element in the display portion does not need to have a self-aligned LDD, and may be an offset type transistor.
[0112]
In the present specification, the “low concentration impurity region” widely includes an impurity doped region having an impurity concentration relatively lower than the impurity concentration of the “high concentration impurity region” functioning as a source region / drain region, The LDD is designed to exhibit an electric field relaxation function.
[0113]
As mentioned above, although embodiment of this invention was described about the liquid crystal display device, this invention is not limited to this, For example, it is also possible to apply to the display apparatus using organic EL (electroluminescence).
[0114]
【The invention's effect】
According to the present invention, there is provided a drive circuit integrated active matrix display device having both a drive circuit with high reliability and drive capability and a pixel switching element with a small leak current.
[Brief description of the drawings]
FIG. 1 is a cross-sectional configuration diagram showing a thin film transistor on an active matrix substrate in a first embodiment of the present invention.
2A to 2C are process cross-sectional views illustrating a manufacturing process according to the first embodiment.
FIGS. 2A to 2C are process cross-sectional views illustrating the manufacturing process of the first embodiment. FIGS.
FIG. 3 is a cross-sectional configuration diagram showing a thin film transistor on an active matrix substrate in a second embodiment of the present invention.
4A to 4C are process cross-sectional views illustrating a manufacturing process according to the second embodiment.
4A to 4C are process cross-sectional views illustrating a manufacturing process according to the second embodiment.
FIG. 5 is a cross-sectional configuration diagram showing a thin film transistor on an active matrix substrate in a third embodiment of the present invention.
6A to 6C are process cross-sectional views illustrating the manufacturing process of the third embodiment.
FIGS. 6A to 6C are process cross-sectional views illustrating a manufacturing process according to the third embodiment. FIGS.
FIG. 7 is a cross-sectional view showing a thin film transistor on an active matrix substrate in a fourth embodiment of the present invention.
8A to 8C are process cross-sectional views illustrating the manufacturing process of the fourth embodiment.
FIGS. 8A to 8C are process cross-sectional views illustrating the manufacturing process of the fourth embodiment. FIGS.
FIG. 9 is a block diagram showing a configuration of a display unit (pixel TFT array) and a peripheral drive circuit unit on an active matrix substrate.
FIG. 10 is a graph showing transistor characteristics of a thin film transistor having a gate overlap LDD and a thin film transistor having a normal LDD (non-overlap LDD). The horizontal axis of the graph is the gate voltage [V], and the vertical axis is the drain current [A].
[Explanation of symbols]
101 Substrate having an insulating surface (insulating substrate)
102 Gate insulation film
111 N-type thin film transistor having gate overlap LDD structure
121 N-type thin film transistor having LDD structure
131 P-type thin film transistor having non-LDD structure
112, 122, 132 Source region (high concentration impurity region)
113, 123, 133 Drain region (high concentration impurity region)
114, 124, 134 channel region
115, 125, 135 Gate electrode
116 Low concentration impurity region (gate overlap LDD) on the source region side
117 Low concentration impurity region (gate overlap LDD) on the drain region side
126 Low concentration impurity region (LDD) on source side
127 Low-concentration impurity region (LDD) on the drain region side
201 Insulating substrate
202 Gate insulating film
203, 208, 210, impurity ions
204, 206, 209 photoresist
205 Gate electrode
211 N-type thin film transistor having gate overlap LDD structure
212, 222, 232 Semiconductor layer
212 ', 222 ", 232' channel region
213 Low concentration impurity region
213 'gate overlap LDD
214, 223 N-type high concentration impurity region (source / drain region)
N-type thin film transistor having 221 LDD structure
224 Non-gate overlap LDD
231 P-type thin film transistor having non-LDD structure
233 ′ P-type high concentration impurity region (source / drain region)
301 Insulating substrate
302 Gate insulating film
311 N-type thin film transistor having gate overlap LDD structure
312 322 332 source region (high concentration impurity region)
313, 323, 333 Drain region (high concentration impurity region)
314, 324, 334 channel region
315, 325, 335 Gate electrode
316 Low concentration impurity region (LDD) on the source region side
317 Low concentration impurity region (LDD) on the drain region side
321 N-type thin film transistor having LDD structure
331 P-type thin film transistor having non-LDD structure
401 Insulating substrate
402 Gate insulating film
403, 408 Impurity ion
404, 406, 409 Photoresist
405 Gate electrode
411 N-type thin film transistor having gate overlap LDD structure
412, 422, 432 Semiconductor layer
412 ', 422 ", 432' channel region
413 Low concentration impurity region (LDD)
413a Gate overlap LDD
413b Non-overlapping LDD
414, 423 N-type high concentration impurity region (source / drain region)
421 N-type thin film transistor having LDD structure
431 P-type thin film transistor having non-LDD structure
433 ′ P-type high concentration impurity region (source / drain region)
501 Insulating substrate
502 Gate insulating film
511 N-type thin film transistor having gate overlap LDD structure
512, 522, 532 Source region (high concentration impurity region)
513, 523, 533 Drain region (high concentration impurity region)
514, 524, 534 channel region
515, 525, 535 Gate electrode
516 Low concentration impurity region (LDD) on source side
517 Low concentration impurity region (LDD) on the drain region side
521 N-type thin film transistor having LDD structure
531 P-Type Thin Film Transistor Having Non-LDD Structure
601 Insulating substrate
602 Gate insulating film
603, 606, 609 photoresist
604, 608 impurity ions
605 Gate electrode
611 N-type thin film transistor having gate overlap LDD structure
612, 622, 632 Semiconductor layer
612 ', 622 ", 632' channel region
613 Low concentration impurity region
613a Gate overlap LDD
613b Non-overlapping LDD
614, 623 N-type high concentration impurity region (source / drain region)
621 N-type thin film transistor having LDD structure
624 N-type low concentration impurity layer
631 P-type thin film transistor having non-LDD structure
633 N-type low concentration impurity layer
633 ′ P-type high concentration impurity region (source / drain region)
701 Insulating substrate
702 Gate insulating film
711 N-type thin film transistor with gate overlap LDD structure
712, 722, 732 Source region (high concentration impurity region)
713, 723, 733 Drain region (high concentration impurity region)
714, 724, 734 channel region
715, 725, 735 Gate electrode
716 Low concentration impurity region (LDD) on the source region side
717 Low concentration impurity region (LDD) on the drain region side
717a Gate overlap LDD
717b Non-overlapping LDD
721 N-type thin film transistor having LDD structure
731 P-type thin film transistor having non-LDD structure
801 Insulating substrate
802 Gate insulating film
803, 808 impurity ions
804, 806, 809 photoresist
805 Gate electrode
811 N-type thin film transistor having gate overlap LDD structure
812, 822, 832 Semiconductor layer
812 ', 822 ", 832' channel region
813 Low concentration impurity region
813a Gate overlap LDD
813b Non-overlapping LDD
814, 823 N-type high concentration impurity region (source / drain region)
821 N-type thin film transistor having LDD structure
824 N-type low concentration impurity layer
831 P-type thin film transistor having non-LDD structure
833 N-type low concentration impurity layer
833 'P-type high concentration impurity region (source / drain region)

Claims (10)

絶縁性表面を有する基板上に表示部および周辺回路部が設けられたアクティブマトリクス型表示装置であって、
前記基板上には、
チャネル領域と、前記チャネル領域を間に挟むソース領域およびドレイン領域として機能する１対の高濃度不純物領域と、前記チャネル領域の導電状態を制御するゲート電極と、前記ゲート電極によって部分的にオーバーラップされた低濃度不純物領域とを有するＮチャネル型の複数の第１薄膜トランジスタ、および、
チャネル領域と、前記チャネル領域を間に挟むソース領域およびドレイン領域として機能する１対の高濃度不純物領域と、前記チャネル領域の導電状態を制御するゲート電極と、前記ゲート電極によってオーバーラップされていない低濃度不純物領域とを有するＮチャネル型の複数の第２薄膜トランジスタ、
が形成されており、
前記表示部の薄膜トランジスタは、前記第２薄膜トランジスタから構成され、
前記周辺回路部の薄膜トランジスタは、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタを含み、
前記第１薄膜トランジスタの前記低濃度不純物領域は、前記ドレイン領域と前記チャネル領域との間および前記ソース領域と前記チャネル領域との間の少なくとも一方に形成されており、前記低濃度不純物領域のうち前記ゲート電極によってオーバーラップされていない部分の不純物濃度は、前記ゲート電極によってオーバーラップされている部分の不純物濃度よりも高い、アクティブマトリクス型表示装置。An active matrix display device in which a display unit and a peripheral circuit unit are provided on a substrate having an insulating surface,
On the substrate,
A channel region, a pair of high-concentration impurity regions that function as a source region and a drain region sandwiching the channel region, a gate electrode that controls a conductive state of the channel region, and a partial overlap by the gate electrode A plurality of N-channel first thin film transistors having a low concentration impurity region formed, and
A channel region, a pair of high-concentration impurity regions functioning as a source region and a drain region sandwiching the channel region therebetween, a gate electrode for controlling a conductive state of the channel region, and not overlapped by the gate electrode A plurality of N-channel type second thin film transistors having low-concentration impurity regions;
Is formed,
The thin film transistor of the display unit includes the second thin film transistor,
The thin film transistor of the peripheral circuit unit includes the first thin film transistor and the second thin film transistor,
The low concentration impurity region of the first thin film transistor, wherein is formed on at least one of and between the said source region and said channel region between the drain region and the channel region, said one of the low concentration impurity regions The active matrix display device , wherein an impurity concentration of a portion not overlapped by the gate electrode is higher than an impurity concentration of a portion overlapped by the gate electrode . 前記周辺回路部内の前記第２薄膜トランジスタは、スイッチング素子として機能する請求項１に記載のアクティブマトリクス型表示装置。  The active matrix display device according to claim 1, wherein the second thin film transistor in the peripheral circuit section functions as a switching element. 前記第１薄膜トランジスタの前記低濃度不純物領域は、前記ドレイン領域と前記チャネル領域との間および前記ソース領域と前記チャネル領域との間の両方に形成されている、請求項１に記載のアクティブマトリクス型表示装置。  2. The active matrix type according to claim 1, wherein the low concentration impurity region of the first thin film transistor is formed both between the drain region and the channel region and between the source region and the channel region. Display device. 前記周辺回路部は、スイッチング回路、バッファ回路、昇圧回路、及びロジック回路を含んでおり、
前記バッファ回路およびロジック回路の少なくとも一方は、前記第１薄膜トランジスタを含んでいる、請求項１から３のいずれか１つに記載のアクティブマトリクス型表示装置。The peripheral circuit unit includes a switching circuit, a buffer circuit, a booster circuit, and a logic circuit,
At least one includes the first thin film transistor, active matrix display device according to any one of claims 1 to 3 of the buffer circuit and the logic circuit. 前記スイッチング回路は前記第２薄膜トランジスタを含んでいる、請求項４に記載のアクティブマトリクス型表示装置。The active matrix display device according to claim 4 , wherein the switching circuit includes the second thin film transistor. 前記周辺回路は、
チャネル領域と、前記チャネル領域を間に挟むソース領域およびドレイン領域として機能する１対の高濃度不純物領域とを有するＰチャネル型の複数の第３薄膜トランジスタを含んでおり、
前記第３薄膜トランジスタは、低濃度不純物領域を有していない請求項１から４のいずれか１つに記載のアクティブマトリクス型表示装置。The peripheral circuit is
A plurality of third thin film transistors of P-channel type having a channel region and a pair of high-concentration impurity regions functioning as a source region and a drain region sandwiching the channel region,
The third thin film transistor, active matrix display device according to any one of claims 1 does not have a low concentration impurity region 4. 請求項１に記載のアクティブマトリクス型表示装置を製造する方法であって、
前記第１薄膜トランジスタのチャネル領域および前記第２薄膜トランジスタの半導体層の全体を覆うマスクを形成する工程と、
前記半導体層のうち前記マスクで覆われていない領域に不純物をドープし、前記第１薄膜トランジスタの低濃度不純物領域を形成する工程と、
前記低濃度不純物領域に対して部分的にオーバーラップする第１薄膜トランジスタのゲート電極、および、前記低濃度不純物領域にオーバーラップしない第２薄膜トランジスタのゲート電極とを形成する工程と、
前記第１薄膜トランジスタおよび前記第２薄膜トランジスタのゲート電極を覆うマスクを形成する工程と、
前記半導体層のうち前記マスクに覆われていない領域に不純物をドープして、前記第１薄膜トランジスタおよび第２薄膜トランジスタの各々のソース領域およびドレイン領域として機能する高濃度不純物領域を形成する工程と、
前記マスクを除去した後、前記第２薄膜トランジスタのゲート電極をマスクとして前記半導体層中に不純物をドープし、それによって、前記第２薄膜トランジスタのゲート電極に対して自己整合した低濃度不純物領域を形成するとともに、前記第１薄膜トランジスタのゲート電極をマスクとして前記半導体層中に不純物をドープし、それによって、前記第１薄膜トランジスタにおける低濃度不純物領域のうち前記ゲート電極によってオーバーラップされていない部分の不純物濃度を高める工程と、
を包含するアクティブマトリクス型表示装置の製造方法。A method of manufacturing the active matrix display device according to claim 1,
Forming a mask covering the channel region of the first thin film transistor and the entire semiconductor layer of the second thin film transistor;
Doping a region of the semiconductor layer that is not covered with the mask to form a low-concentration impurity region of the first thin film transistor;
Forming a gate electrode of a first thin film transistor that partially overlaps the low concentration impurity region, and a gate electrode of a second thin film transistor that does not overlap the low concentration impurity region;
Forming a mask covering the gate electrodes of the first thin film transistor and the second thin film transistor;
Doping a region of the semiconductor layer that is not covered with the mask to form a high concentration impurity region that functions as a source region and a drain region of each of the first thin film transistor and the second thin film transistor;
After removing the mask, the semiconductor layer is doped with impurities using the gate electrode of the second thin film transistor as a mask, thereby forming a low concentration impurity region self-aligned with the gate electrode of the second thin film transistor. At the same time, the semiconductor layer is doped with impurities using the gate electrode of the first thin film transistor as a mask, thereby reducing the impurity concentration of the portion of the low concentration impurity region of the first thin film transistor that is not overlapped by the gate electrode. A process of enhancing ,
For manufacturing an active matrix type display device. 前記第１薄膜トランジスタのゲート電極を覆うマスクは、前記高濃度不純物領域を前記第１薄膜トランジスタのゲート電極からオフセットさせる領域を覆う請求項７に記載のアクティブマトリクス型表示装置の製造方法。The method of manufacturing an active matrix display device according to claim 7 , wherein the mask covering the gate electrode of the first thin film transistor covers a region in which the high concentration impurity region is offset from the gate electrode of the first thin film transistor. 前記第１薄膜トランジスタのゲート電極を覆うマスクは、前記第１薄膜トランジスタのゲート電極の両側面の一方を露出させる請求項８に記載のアクティブマトリクス型表示装置の製造方法。9. The method of manufacturing an active matrix display device according to claim 8 , wherein the mask covering the gate electrode of the first thin film transistor exposes one of both side surfaces of the gate electrode of the first thin film transistor. 前記半導体層に不純物をドープし、前記低濃度不純物領域を形成する工程は、
前記第１薄膜トランジスタのソース領域およびドレイン領域の一方の側にのみ前記低濃度不純物領域を形成する、請求項７から９のいずれかに記載のアクティブマトリクス型表示装置の製造方法。The step of doping the semiconductor layer with an impurity and forming the low concentration impurity region includes:
Wherein only one side of the source region and the drain region of the first TFT to form the low concentration impurity regions, a manufacturing method of an active matrix display device according to any one of claims 7 to 9.
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