JP3639260B2

JP3639260B2 - Semiconductor device

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Publication number: JP3639260B2
Application number: JP2002048232A
Authority: JP
Inventors: 好治加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-02-25
Filing date: 2002-02-25
Publication date: 2005-04-20
Anticipated expiration: 2019-02-16
Also published as: JP2002358798A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、詳しくはボード実装前のＳＤＲＡＭ自身のテストを行うためのテストモードを有する半導体装置に好適な半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置におけるテストの中には、予め定められた複数のメモリセルに同じ値（Ｈレベル又はＬレベル）を書き込みその書き込んだデータを再び読み出して、正確に書き込まれ読み出されるかをテストするものがある。このとき、読み出される各データは、対応する出力端子からそれぞれ同時に出力されるため、全ての出力端子をテスタに接続しなければならず、テスタとＳＤＲＡＭとの間の接続端子数は多くなる。接続端子数が多いということは、テスタで同時にテストできるＳＤＲＡＭの数は少なくなり効率が悪い。
【０００３】
そこで、ＳＤＲＡＭにデータ圧縮回路を設け、この各出力端子から読み出されるデータが全て同じ値であるならば、例えば全てＨレベルであるならばＨレベルの、全てＬレベルならばＬレベルの出力信号を予め定めた１つの出力端子から出力させるとともに、各出力端子から読み出されるデータのうち少なくとも１が他と異なる内容の場合には前記予め定めた１つの出力端子をハイインピーダンス状態にさせるようにすることによって、テスタに対して全ての出力端子と接続する必要がなく効率のよいテストが可能となる。
【０００４】
このデータ圧縮回路を使用して行うテストを一般にデータ圧縮テストといわれている。このデータ圧縮テストに使われるデータ圧縮回路は、例えば４個の出力端子DQ0，DQ1，DQ2，DQ3を備えたＳＤＲＡＭの場合において、一つ置きに並設した出力端子DQ0，DQ2のグループと出力端子DQ1，DQ3のグループに分け、そのグループ毎に設けられている。そして、出力端子DQ0，DQ2のデータ圧縮回路は出力端子DQ0，DQ2から読み出されるデータを圧縮し、その圧縮したデータを出力端子DQ0から出力するようになっている。一方、出力端子DQ1，DQ3のデータ圧縮回路は出力端子DQ1，DQ3から読み出されるデータを圧縮し、その圧縮したデータを出力端子DQ1から出力するようになっている。
【０００５】
【発明が解決しようとする課題】
ところで、ＳＤＲＡＭには、マスク信号によって入出力データをマスクすることができる機能が備えられている。詳述すると、前記した４個の入出力端子DQ0，DQ1，DQ2，DQ3を備えたＳＤＲＡＭの場合において、並設した入出力端子DQ0，DQ1のグループと入出力端子DQ2，DQ3のグループに分け、そのグループの単位でマスクがかけられる。各グループに対してマスク信号が設けられて、入出力端子DQ0，DQ1のグループに対して第１マスク信号φMSK0が、入出力端子DQ2，DQ3のグループに対して第２マスク信号φMSK1が設けられている。
【０００６】
そして、第１マスク信号φMSK0がＨレベルのとき、入出力端子DQ0，DQ1に入力されるデータ及び出力データは、マスクされて入力及び出力されないようになる。又、第１マスク信号φMSK0がＬレベルのとき、入出力端子DQ0，DQ1に入力されるデータ及び出力データは、マスクされず入力及び出力される。
【０００７】
同様に、第２マスク信号φMSK1がＨレベルのとき、入出力端子DQ2，DQ3に入力されるデータ及び出力データは、マスクされて入力及び出力されないようになる。又、第２マスク信号φMSK1がＬレベルのとき、入出力端子DQ2，DQ3に入力されるデータ及び出力データは、マスクされず入力及び出力される。
【０００８】
従って、例えば第１マスク信号φMSK0がＬレベル、第２マスク信号φMSK1がＨレベルのとき、入出力端子DQ0，DQ1に入力されるデータ及び出力データはマスクされず、入出力端子DQ2，DQ3はマスクされる。
【０００９】
このように、マスク機能を備えたＳＤＲＡＭにおいて、マスク機能を働かせてデータ圧縮テストが可能となることが好ましい。しかしながら、前記したように、データ圧縮テストは、一つ置きに並設した出力端子DQ0，DQ2のグループと出力端子DQ1，DQ3のグループがデータ圧縮対象である。これに対して、マスク機能は、並設した入出力端子DQ0，DQ1のグループと入出力端子DQ2，DQ3のグループがマスク対象となっている。従って、従来はマスク機能を働かせてデータ圧縮テストはできなかった。
【００１０】
本発明は上記問題点を解消するためになされたものであって、その目的はマスク機能を働かせてデータ圧縮テストモードを実行し、試験の効率を向上させ、よりきめ細かなテストが行える半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明では、マスクモード状態と非マスクモード状態とを示す第１のマスク信号が含まれる複数のマスク信号によって複数の出力データをマスク制御可能な半導体装置において、複数のデータ入出力端子群と、該複数のデータ入出力端子群を構成する第１のデータ入出力端子群に属する複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１のデータ入出力端子群のうちの第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力する第１のデータ圧縮回路とを有し、前記第１のマスク信号がマスクモード状態を示す場合には、前記複数の第１出力データのレベルが一致するか否かにかかわらず前記第１のデータ入出力端子群に属する複数の第１出力データをマスク制御することを要旨とする。これにより、第１のデータ圧縮回路は、第１のデータ入出力端子群に属する複数の第１出力データを第１入出力端子に出力する。その第１出力データを第１のマスク信号によりマスク制御することで、試験の効率を向上させることができるとともに、よりきめ細かなテストが行える。
【００１２】
また、請求項２の発明では、前記複数のデータ入出力端子群を構成する第２の前記データ入出力端子群に属する複数の第２出力データのレベルが一致しない場合には不一致である旨の信号を前記第２のデータ入出力端子群のうちの第２入出力端子に出力し、前記複数の第２出力データのレベルが一致した場合には一致する旨の信号を前記第２入出力端子に出力する第２のデータ圧縮回路をさらに有し、前記複数のマスク信号の１つであってマスクモード状態と非マスクモード状態とを示す第２の前記マスク信号がマスクモード状態を示す場合には、前記複数の第２出力データをマスクした状態で、前記第１のデータ圧縮回路は前記複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力することを要旨とする。これにより、第２のデータ入出力端子群に属する複数の第２出力データを第２入出力端子に出力する第２のデータ圧縮回路をさらに有し、第２のマスク信号により、複数の第２出力データをマスクした状態で、複数の第１出力データが第１のデータ圧縮回路から第１入出力端子に出力される。
【００１３】
【発明の実施の形態】
（参考例）
まず、本発明の参考例となる半導体装置としての半導体記憶装置を図１〜図６に従って説明する。
【００１４】
図１は、半導体記憶装置としてのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に設けられたテストモードエントリー回路の回路図である。図１において、テストモードエントリー回路は、電源投入検出回路としてのスタータ回路１１、通常動作モード認識回路部１２、テストモード認識回路部１３及びテストモード判定回路部１４を備えている。
【００１５】
スタータ回路１１は、図３に示すように、ＮＭＯＳトランジスタT1と３個の抵抗R1〜R3とを有している。抵抗R1と抵抗R2とを直列に接続して分圧回路を形成しその分圧回路を外部電源電圧Vcc給される電源線とグランド電圧が供給される電源線との間に接続させている。そして、その分圧回路からの分圧電圧は、ＮＭＯＳトランジスタT1のゲート端子に供給されている。ＮＭＯＳトランジスタT1のドレイン端子は抵抗R3を介して外部電源電圧Vccが供給される電源線に接続されている。ＮＭＯＳトランジスタT1のソース端子はグランド電圧が供給される電源線に接続されている。
【００１６】
従って、図５に示すように、外部装置からＳＤＲＡＭに外部電源電圧Vccが投入され、その外部電源電圧Vccが基準の電圧値まで上昇する過程において分圧回路の分圧電圧は相対的に上昇する。そして、外部電源電圧Vccが基準の電圧値のほぼ半分の値になった時、ＮＭＯＳトランジスタT1がオフ状態からオン状態となる。つまり、ＮＭＯＳトランジスタT1のドレイン端子の電位は、ＬレベルからＨレベル、続いてＨレベルからＬレベルに立ち下がり、以後Ｌレベルの状態が保持される。そして、ＮＭＯＳトランジスタT1のドレイン端子にかかる電位が電源投入信号φonとして出力される。つまり、スタータ回路１１は、外部電源Vccが投入されると、外部電源電圧Vccが基準の電圧値に到達する前までに、ＬレベルからＨレベルに立ち上がり、再びＨレベルからＬレベルに立ち下がる電源投入信号φonを通常動作モード認識回路部１２及びテストモード認識回路部１３に出力する。
【００１７】
通常動作モード認識回路部１２は、第２モードとしての通常動作モードであってオールプリチャージ（ＰＡＬＬ）モードを検出する回路である。通常動作モード認識回路部１２は、外部装置からクロック信号CLK、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを入力端子を介して入力し、その各信号に基づいて検出する。尚、各信号/CS、/RAS、/CAS、/WEの「／」は、負論理の信号を表し、その他は正論理の信号を表す。そして、通常動作モード認識回路部１２は、クロック信号CLKに基づいて、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを外部装置から取り込み、その取り込んだ各信号の組み合わせが予め定めたオールバンクプリチャージ（ＰＡＬＬ）コマンドの組み合わせかどうか判定するようになっている。
【００１８】
ＰＡＬＬコマンドは、ＳＤＲＡＭに出力される通常コマンドの１つであって、全てのバンクをプリチャージさせるためのコマンドである。そして、ＰＡＬＬコマンドは電源投入後、外部装置から出力されるリードコマンド、ライトコマンド等の前に発行するアクティブコマンドより前に発行される。そして、その取り込んだ各信号の組み合わせがＰＡＬＬコマンドの組み合わせであるとき、通常動作モード認識回路部１２はＰＡＬＬコマンドを外部装置から入力した旨の第２モード検出信号としてのＨレベルの通常動作モード検出信号φsxを出力する。又、通常動作モード認識回路部１２はＰＡＬＬコマンド以外の組み合わせの信号であるとき、ＰＡＬＬコマンドではない旨のＬレベルの通常動作モード検出信号φsxを出力する。
【００１９】
そして、本参考例では、チップセレクト信号/CSがＬレベル、ロウアドレスストローブ信号/RASがＬレベル、コラムアドレスストローブ信号/CASがＨレベル及びライトイネーブル信号/WEがＬレベルのとき、ＰＡＬＬコマンドとしている。
【００２０】
図２は、通常動作モード認識回路部１２の回路構成を説明するための回路図である。図２において、通常動作モード認識回路部１２は、第１〜第４ラッチ回路２１〜２４を備えている。第１ラッチ回路２１は、ロウアドレスストローブ信号/RASをインバータ回路２５及びＮＭＯＳトランジスタよりなる第１ゲートトランジスタTG1を介して入力しラッチする。そのラッチしたロウアドレスストローブ信号/RASはインバータ回路２６を介してナンド回路２７に入力される。
【００２１】
第２ラッチ回路２２は、コラムアドレスストローブ信号/CASをインバータ回路２８及びＮＭＯＳトランジスタよりなる第２ゲートトランジスタTG2を介して入力しラッチする。そのラッチしたコラムアドレスストローブ信号/CASはナンド回路２７に入力される。
【００２２】
第３ラッチ回路２３は、ライトイネーブル信号/WEをインバータ回路２９及びＮＭＯＳトランジスタよりなる第３ゲートトランジスタTG3を介して入力しラッチする。そのラッチしたライトイネーブル信号/WEはインバータ回路２９ａを介してナンド回路２７に入力される。
【００２３】
第４ラッチ回路２４は、チップセレクト信号/CSをインバータ回路３０及びＮＭＯＳトランジスタよりなる第４ゲートトランジスタTG4を介して入力しラッチする。そのラッチしたチップセレクト信号/CSはインバータ回路３１を介してナンド回路２７に入力される。
【００２４】
ナンド回路２７は、ロウアドレスストローブ信号/RASを反転させた信号、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及びチップセレクト信号/CSを反転させた信号を入力し、各信号が全てＨレベルの時にＬレベルの信号を出力する。つまり、ロウアドレスストローブ信号/RAS、ライトイネーブル信号/WE及びチップセレクト信号/CSがＬレベル、コラムアドレスストローブ信号/CASがＨレベルの時（即ち、外部装置からＰＡＬＬコマンドが入力された時）、ナンド回路２７はＬレベルの信号SG1を出力する。尚、ナンド回路２７は、各信号のうち少なくとも１つの信号がＬレベルの時には、ナンド回路２７はＨレベルの信号を出力する。
【００２５】
ナンド回路２７の出力信号SG1は、インバータ回路３２を介して反転されて通常動作モード検出信号φsxとして出力される。従って、外部装置からＰＡＬＬコマンドが入力された時、通常動作モード検出信号φsxはＨレベルとなり、外部装置からＰＡＬＬコマンド以外のコマンドが入力された時、同検出信号φsxはＬレベルとなる。
【００２６】
ノア回路３３は、前記通常動作モード検出信号φsxを入力するとともに、外部装置からクロック信号CLKを入力する。ノア回路３３は、通常動作モード検出信号φsxがＬレベルの時には、クロック信号CLKを反転させて次段のノア回路３４に出力するとともに、３個のインバータ回路３５〜３７を介してノア回路３４に出力される。従って、ノア回路３４は、クロック信号CLKがＨレベルに立ち上がる毎に、パルス幅が３個のインバータ回路３５〜３７によって決まる遅延時間と一致するゲートパルス信号GPを前記第１〜第４ゲートトランジスタTG1〜TG4のゲート端子に出力する。
【００２７】
従って、第１〜第４ゲートトランジスタTG1〜TG4はゲートパルス信号GPに応答してチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEをそれぞれ取り込み、それぞれの第１〜第４ラッチ回路２１〜２４にラッチさせる。
【００２８】
尚、ノア回路３３は、通常動作モード検出信号φsxがＨレベルの時には、クロック信号CLKを出力せず、常にＨレベルの信号を出力する。従って、次段のノア回路３４は、ゲートパルス信号GPを出力しない。
【００２９】
つまり、通常動作モード認識回路部１２は外部装置からＰＡＬＬコマンド以外のコマンドが入力されている間は、ゲートパルス信号GPに基づいてその時々の外部コマンドを取り込む。そして、通常動作モード認識回路部１２は外部装置から初めてＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し、以後の外部コマンドを取り込みを行わないようになっている。言い換えれば、通常動作モード認識回路部１２は、ＰＡＬＬコマンドが入力されるまで判定動作を続け、ＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し続けた状態で認識動作を終了する。
【００３０】
前記第４ゲートトランジスタTG4と第４ラッチ回路２４とを結ぶ信号線は、ＮＭＯＳトランジスタT2を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT2のゲートには、前記スタータ回路１１からの電源投入信号φonを入力する。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT2は一瞬オンする。このＮＭＯＳトランジスタT2のオンに基づいて第４ラッチ回路２４はＨレベルをラッチさせる。言い換えれば、外部電源Vccの投入時に基づいて偶発的に、ＰＡＬＬコマンドと同じ組み合わせの信号がラッチされないようにラッチ回路２４は初期セットされる。
【００３１】
次に、テストモード認識回路部１３について説明する。
図１において、テストモード認識回路部１３は、第１モードとしての導通試験モードを検出する回路であって、本参考例では、外部装置から出力されてくるチップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEを入力端子を介して入力し、その各信号に基づいて検出する。そして、本参考例では、チップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEが共にＬレベルの時、導通試験モードにエントリーされるものとする。
【００３２】
コラムアドレスストローブ信号/CASは、４個のインバータ回路４１〜４４を介してナンド回路４５に入力される。ナンド回路４５は２入力端子のナンド回路であって、もう一方の入力端子はインバータ回路４１を介してコラムアドレスストローブ信号/CASを入力する。従って、ナンド回路４５の出力端子に接続されたインバータ回路４６は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、３個のインバータ回路４２〜４４によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S1を出力する。
【００３３】
インバータ回路４６はＮＭＯＳトランジスタT3のゲートに接続されている。従って、ＮＭＯＳトランジスタT3は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、１ショットパルス信号S1に基づいて３個のインバータ回路４２〜４４によって決まる遅延時間だけオン状態になる。
【００３４】
ＮＭＯＳトランジスタT3はラッチ回路４７に接続されている。そして、ＮＭＯＳトランジスタT3がオンすると（コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると）、出力信号がＨレベルとなる信号をラッチする。ラッチ回路４７のＨレベル出力信号は検出信号SGXとして出力される。そして、このＨレベルの検出信号SGXは、以後、前記コラムアドレスストローブ信号/CASがＨレベルに立ち上がり再度Ｌレベルに立ち下がって１ショットパルス信号S1が生成されてもＨレベルが保持される。
【００３５】
尚、ラッチ回路４７の出力端子はＮＭＯＳトランジスタT4を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT4のゲート端子には、前記スタータ回路１１からの電源投入信号φonが入力される。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT4は一瞬オンする。このＮＭＯＳトランジスタT4のオンに基づいてラッチ回路４７は出力信号がＬレベルとなる信号をラッチする。言い換えれば、外部電源Vccの投入時に、ラッチ回路４７は初期セットされる。
【００３６】
ラッチ回路４７の検出信号SGXは、ナンド回路４８に出力される。ナンド回路４８は３入力端子のナンド回路であって、検出信号SGXの他にインバータ回路４９を介してチップセレクト信号/CSを入力するとともに、インバータ回路５０を介してクロックイネーブル信号CKEを入力する。従って、ナンド回路４８の出力は、３入力信号が共にＨレベルの時、即ち検出信号SGXがＨレベル、チップセレクト信号/CSがＬレベル、クロックイネーブル信号CKEがＬレベルの時、Ｌレベルのとなる。そして、ナンド回路４８のＬレベルの出力信号は、第１モード検出信号としてのテストモード検出信号φ1となってノア回路７２に出力される。
【００３７】
又、前記ラッチ回路４７の検出信号SGXは、７個のインバータ回路５１〜５７を介してナンド回路５８に出力される。ナンド回路５８は２入力端子のナンド回路であって、もう一方の入力端子には４個のインバータ回路５１〜５４を介して検出信号SGXを入力する。従って、ナンド回路５８の出力端子に接続されたインバータ回路５９は、検出信号SGXがＨレベルからＬレベルに立ち下がると、３個のインバータ回路５５〜５７によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S2を出力する。
【００３８】
又、前記ラッチ回路４７の検出信号SGXは、ナンド回路６０に出力される。ナンド回路６０は、検出信号SGXの他にコラムアドレスストローブ信号/CASを入力する。そして、ナンド回路５１は、両信号SGX，/CASが共にＨレベルになった時、ＨレベルからＬとなる出力信号を出力する。つまり、ラッチ回路４７からＨレベルの検出信号SGXが出力された後にコラムアドレスストローブ信号/CASがＬレベルからＨレベルに立ち上がると、ナンド回路６０の出力はＨレベルからＬに立ち下がる。
【００３９】
ナンド回路６０の出力は、３個のインバータ回路６１〜６３を介してノア回路６４に入力される。ノア回路６４は２入力端子のノア回路であって、もう一方の入力端子には直接ナンド回路６０の出力信号を入力する。従って、ノア回路６４は、ナンド回路６０の出力信号がＨレベルからＬに立ち下がると、３個のインバータ回路６１〜６３によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S3を出力する。
【００４０】
１ショットパルス信号S3は、ラッチ回路６５の入力端子に接続されたＮＭＯＳトランジスタT5のゲート端子に入力される。そして、１ショットパルス信号S3に応答してＮＭＯＳトランジスタT5がオンすると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。又、ラッチ回路６５の入力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT6が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT6がオンされると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。
【００４１】
又、ラッチ回路６５の出力端子には、前記１ショットパルス信号S2に応答してオンされるＮＭＯＳトランジスタT7が接続されている。従って、１ショットパルス信号S2に応答してＮＭＯＳトランジスタT7がオンされると、ラッチ回路６５の出力がＬレベルとなる内容をラッチする。
【００４２】
つまり、ラッチ回路６５の出力信号SGYは、電源投入時の電源投入信号φonに基づいてＨレベルとなり、続いて出力される１ショットパルス信号S2に基づいてＬレベルとなり、その１ショットパルス信号S2の後に出力される１ショットパルス信号S3に基づいてＨレベルとなる。
【００４３】
前記ラッチ回路６５の出力信号SGYは、３個のインバータ回路６６〜６８を介してナンド回路６９に出力される。ナンド回路６９は２入力端子のナンド回路であって、もう一方の入力端子には出力信号SGYが直接入力される。従って、ナンド回路６９の出力端子に接続されたインバータ回路７０は、出力信号SGYがＬレベルからＨレベルに立ち上がると、３個のインバータ回路６６〜６８によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S4を出力する。
【００４４】
１ショットパルス信号S4は、ラッチ回路７１の入力端子に接続されたＮＭＯＳトランジスタT8のゲート端子に入力される。そして、１ショットパルス信号S4に応答してＮＭＯＳトランジスタT8がオンすると、ラッチ回路７１の出力がＨレベルとなる内容をラッチする。又、ラッチ回路７１の出力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT9が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT9がオンされると、ラッチ回路７１は初期セットされその出力がＬレベルとなる内容をラッチする。
【００４５】
つまり、ラッチ回路７１の出力信号は、電源投入時の電源投入信号φonに基づいてＬレベルとなり、その後出力される１ショットパルス信号S4に基づいてＨレベルとなる。このラッチ回路７１のＨレベル出力信号は、導通試験終了信号φextとしてノア回路７２に出力される。
【００４６】
つまり、ラッチ回路７１は、最初のコラムアドレスストローブ信号/CASの立ち下がりに基づいて生成されるＨレベルの検出信号SGXが出力された後であって、そのＬレベルに立ち下がったコラムアドレスストローブ信号/CASの立ち上がりに基づいてＨレベルの導通試験終了信号φextをノア回路７２に出力する。そして、このＨレベルの導通試験終了信号φextは、電源投入信号φonが再度入力され初期セットされるまで保持される。
【００４７】
次に、テストモード判定回路部１４について説明する。モード判定回路部１４はノア回路７２から構成されている。ノア回路７２は３入力端子のノア回路であって、前記テストモード検出信号φ1、導通試験終了信号φext及び通常動作モード認識回路部１２からの通常動作モード検出信号φsxを入力する。ノア回路７２の出力は、各信号φ1，φext，φsxが共にＬレベルの時にＨレベルとなり、各信号φ1，φext，φsxのうち少なくとも１つがＨレベルの時にＬレベルとなる。ノア回路７２の出力は、テストモード信号φtsとして出力される。そして、ノア回路７２のテストモード信号φtsがＨレベルのとき、ＳＤＲＡＳＭが導通試験モードとなり導通試験が実行される。又、テストモード信号φtsがＬレベルのときには導通試験モードとならい。
【００４８】
従って、図５に示すように、外部電源電圧Vccが投入された後であって通常動作モード認識回路部１２がＰＡＬＬコマンドを判定する前に、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになった時、ノア回路７２は、Ｈレベルのテストモード信号φtsを出力する。
【００４９】
その後、Ｈレベルの導通試験終了信号φextが出力された時、ノア回路７２は、ＨレベルからＬレベルのテストモード信号φtsを出力する。つまり、Ｈレベルの導通試験終了信号φextは、導通試験を終了する信号であって、コラムアドレスストローブ信号/CASをＬレベルからＨレベルに立ち上げることによって導通試験が終了することになる。しかも、Ｈレベルの導通試験終了信号φextは、電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５０】
また、Ｈレベルの通常動作モード検出信号φsxが出力された時も同様に、ノア回路７２はＨレベルからＬレベルのテストモード信号φtsを出力する。従って、この場合にも導通試験は終了される。しかも、Ｈレベルの通常動作モード検出信号φsxは、前記したように電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５１】
一方、図６に示すように、外部電源電圧Vccが投入された後であってコラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになる前に、通常動作モード認識回路部１２がＰＡＬＬコマンドを判定した時、テストモード信号φtsはＬレベルのままである。つまり、テストモード信号φtsがＨレベルからＬレベルになる前に、Ｈレベルの通常動作モード検出信号φsxが出力された時には、導通試験モードとなることはない。
【００５２】
ところで、このテストモード信号φtsは、ＳＤＲＡＭに設けた導通試験を実行するための各内部回路に供給される。図４は、その内部回路の一つであって外部電源電圧Vccからアクティブ電源電圧Vssを生成するアクティブ電源発生回路７５を示す。アクティブ電源発生回路７５は通常の動作において動作される各内部回路部の動作電源（アクティブ電源電圧Vss）を供給回路である。
【００５３】
図４において、アクティブ電源発生回路７５はノア回路７６を備えている。ノア回路７６は、前記テストモード信号φtsと通常動作モード検出信号φsxを入力する。
【００５４】
従って、ノア回路７６の出力端子に接続されたインバータ回路７７の出力は、テストモード信号φtsと通常動作モード検出信号φsxが共にＬレベルの時、Ｌレベルとなる。又、インバータ回路７７の出力は、テストモード信号φts及び通常動作モード検出信号φsxの少なくともいずれか一方がＨレベルになると、Ｈレベルとなる。
【００５５】
インバータ回路７６の出力信号は、ＮＭＯＳトランジスタT10に接続されている。ＮＭＯＳトランジスタT10のドレインには差動増幅部を構成するＮＭＯＳトランジスタT11，T12のソース端子が接続され、その各ＮＭＯＳトランジスタT11，T12のドレイン端子にはカレントミラー回路を構成するＰＭＯＳトランジスタT13，T14を介して外部電源電圧Vccが供給される電源線に接続されている。又、カレントミラー回路を構成するＰＭＯＳトランジスタT13，T14に対してそれぞれＰＭＯＳトランジスタT15，T16が並列に接続され、そのＰＭＯＳトランジスタT15，T16のゲート端子には、前記インバータ回路７７の出力端子に接続されている。
【００５６】
前記差動増幅部の一方のＮＭＯＳトランジスタT11のゲート端子には予め設定された基準電圧Vrefが印加されている。又、同ＮＭＯＳトランジスタT11のドレイン端子には、出力部を構成するＰＭＯＳトランジスタT17のゲート端子に接続されている。ＰＭＯＳトランジスタT17のソース端子は外部電源電圧Vccが供給される電源線に接続されている。又、ＰＭＯＳトランジスタT17のドレイン端子は前記ＮＭＯＳトランジスタT12のゲート端子に接続されているとともに、抵抗R4を介してグランド電圧が供給される電源線に接続されている。
【００５７】
従って、ＮＭＯＳトランジスタT10がオンすると、増幅部のＮＭＯＳトランジスタT11，T12が動作し、出力部のＰＭＯＳトランジスタT17のオン抵抗と抵抗R4の分圧比で決まる電圧をアクティブ電源電圧Vssとして各内部回路に供給する。アクティブ電源電圧VssはＮＭＯＳトランジスタT12のゲート端子に出力され、基準電圧Vrefとで差動増幅され、出力部のＰＭＯＳトランジスタT17を制御する。従って、アクティブ電源電圧Vssは基準電圧Vrefと同じ値になるように制御されている。
【００５８】
従って、アクティブ電源発生回路７５は、ＰＡＬＬコマンドが発生して通常動作モード検出信号φsxがＨレベルになると、通常の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。
【００５９】
又、アクティブ電源発生回路７５は、テストモード信号φtsがＨレベルになると、導通試験の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。つまり、導通試験モードとなった時でも、アクティブ電源発生回路７５は、アクティブ電源電圧Vssを生成することができるようになっている。
【００６０】
次に上記のように構成したＳＤＲＡＭの特徴を以下に記載する。
（１）ＳＤＲＡＭに設けられたテストモードエントリー回路は、テストモード認識回路部１３において、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号、即ち３個という非常に少ない数の信号の組み合わせで導通試験モードをエントリーすることができる。
【００６１】
しかも、電源投入後のＨレベルのテストモード信号φtsを生成し導通試験モードをエントリーされた後に、Ｈレベルの導通試験終了信号φext又はＨレベルの検出信号φsxが出力されると、導通試験モードが停止される。
【００６２】
つまり、Ｈレベルの導通試験終了信号φext又はＨレベルの通常動作モード検出信号φsxは電源が切られるまではそのＨレベルの状態が保持されるため、ＳＤＲＡＭは電源が切られるまで、導通試験モードにならない。従って、誤エントリーされる確率が高い３個という非常に少ない数の信号の組み合わせでエントリーされる導通試験モードはであっても、確実に通常使用時には誤エントリーされることはない。
【００６３】
しかも、通常の使用時の前に１度だけ、ＳＤＲＡＭは導通試験モードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
また、導通試験モード信号φtsがＨレベルになる前にＨレベルの通常動作モード検出信号φsxが発生した時には、導通試験モードにならないように構成した。従って、直ちに通常の動作に移ることができ、通常に使用する際には無用な導通試験モードが省略されてスムースに通常動作を実行することができる。
【００６４】
（２）さらに、電源投入後において他の通常コマンドより先だって外部装置から出力されるＰＡＬＬコマンドを検出してＨレベルの通常動作モード検出信号φsxを得るようにした。従って、導通試験モードに入る確率は極めて低くすることができ、直ちにＰＡＬＬコマンド及びそれに続く種々のコマンドに基づく通常の動作を直ちに実行することができる。
【００６５】
（３）又、本参考例では、通常動作のときに使用されるアクティブ電源発生回路７５を、導通試験の場合にも使用することができるようにした。従って、導通試験のためだけのアクティブ電源発生回路を設ける必要がなく、回路規模の拡大を抑えることかできる。
【００６６】
（実施形態）
次に、本発明を実装前のＳＤＲＡＭ自身のテストを行うためのテストモードに具体化した実施形態を図７、図８に従って説明する。
【００６７】
なお、本実施形態は、前記参考例とはテストが可能な第１のモードの内容が相違する。また、本実施形態ではマスク機能を働かせてデータ圧縮テストを実行する例をあげて説明する。図７において、テストモードエントリー回路８０は、テストモード認識回路部８０ａと通常動作モード認識回路部８０ｂ、テストモード判定回路部８０ｃ及びスタータ回路８０ｄを備えている。
【００６８】
テストモード認識回路部８０ａは、外部装置からのチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ（即ち、外部コマンド）及びメモリアドレス信号A0〜Anが入力される。そして、テストモード認識回路部８０ａは、外部装置から入力された各信号の各信号の組み合わせ（コマンド）が、データ圧縮テストモードのコマンドであるかどうか検出する。外部装置からのコマンドがデータ圧縮テストモードであるとき、テストモード検出信号φ1を出力する。
【００６９】
通常モード認識回路部８０ｂは、前記参考例の通常動作モード認識回路部１２と同じ回路であって、外部装置からＰＡＬＬコマンドが入力された時、Ｈレベルの通常動作モード検出信号φsxを出力する。
【００７０】
そして、前記テストモード認識回路部８０ａと通常動作モード認識回路部８０ｂは、スタータ回路８０ｄから前記参考例と同様に電源投入信号φonを入力し、初期セットされた後、それぞれのモードを検出するようになっている。
【００７１】
テストモード判定回路部８０ｃは、テストモード認識回路部８０ａからのテストモード検出信号φ1と、通常モード認識回路部８０ｂからの通常動作モード検出信号φsxを入力する。
【００７２】
そして、判定回路部８０ｃは、Ｈレベルの通常動作モード検出信号φsxよりＬレベルのテストモード検出信号φ1が先に入力された時、テストモードを実行させる旨のＨレベルのテストモード信号φtsを出力する。又、判定回路部８０ｃは、Ｌレベルのテストモード検出信号φ1よりＨレベルの通常動作モード検出信号φsxが先に入力された時、後にＬレベルのテストモード信号φ1が入力されてもテストモードに移行させない旨のＬレベルのテストモード信号φtsを出力する。
【００７３】
図８は、ＳＤＲＡＭの入出力端子DQ0，DQ1につながる入出力回路部分を説明するための要部回路図である。尚、本実施形態では、ＳＤＲＡＭの入出力端子は多数個（例えば、１６個又は３２個）備えているが、説明の便宜上、本実施形態では、前記した４個の入出力端子DQ0，DQ1，DQ2，DQ3を備えたＳＤＲＡＭについて説明する。そして、２個の入出力端子DQ0，DQ1につながる入出力回路部を説明するとともに、入出力回路部の出力部分に特徴を有するので出力回路部分について説明する。又、他の入出力端子DQ2，DQ3の入出力回路部分は説明の便宜上省略する。
【００７４】
メモリセルから読み出されて入出力端子DQ0から出力される出力データDC0X，DC0Zは、それぞれノア回路８１ａ，８１ｂに入力される。出力データDC0Xと出力データDC0Zは相補信号である。一方、メモリセルから読み出されて入出力端子DQ1から出力される出力データDC1X，DC1Zは、それぞれノア回路８２ａ，８２ｂに入力される。出力データDC1Xと出力データDC1Zは相補信号である。
【００７５】
各ノア回路８１ａ，８１ｂ，８２ａ，８２ｂは、２入力端子のノア回路であって、それぞれ出力データの他に第１データマスク信号φMSK0を入力する。第１データマスク信号φMSK0は外部装置から入力される信号であって、入出力端子DQ0，DQ1を介してメモリセルに書き込むデータを入力するか否か及びメモリセルから読み出されたデータを出力するか否か決める信号である。そして、第１データマスク信号φMSK0がＨレベルの時、入出力端子DQ0，DQ1を介してデータを入出力しないマスクモードとなり、第１データマスク信号φMSK0がＬレベルの時、通常通りのデータの入出力が入出力端子DQ0，DQ1を介して行われる非マスクモードとなる。
【００７６】
又、ＳＤＲＡＭは、第１データマスク信号φMSK0の他に、図示しないが、外部装置から第２データマスク信号φMSK1が外部装置から入力されるようになっいる。第２データマスク信号φMSK1は、他の入出力端子DQ2，DQ3を介してメモリセルに書き込むデータを入力するか否か及びメモリセルから読み出されたデータを出力するか否か決める信号である。そして、第２データマスク信号φMSK1がＨレベルの時、入出力端子DQ2，DQ3を介してデータを入出力しないマスクモードとなり、第２データマスク信号φMSK1がＬレベルの時、通常通りのデータの入出力が入出力端子DQ2，DQ3を介して行われる非マスクモードとなる。
【００７７】
従って、各ノア回路８１ａ，８１ｂ，８２ａ，８２ｂの出力端子に接続された各インバータ回路８３ａ，８３ｂ，８４ａ，８４ｂは、第１データマスク信号φMSK0がＬレベルの時（非マスクモードの時）、対応する出力データDC0X，DC0Z，DC1X，DC1Zを出力する。又、各インバータ回路８３ａ，８３ｂ，８４ａ，８４ｂは、第１データマスク信号φMSK0がＨレベルの時（マスクモードの時）、対応する出力データDC0X，DC0Z，DC1X，DC1Zを出力せず、Ｈレベルの信号を出力する。
【００７８】
インバータ回路８３ａ，８３ｂは、それぞれトランスファーゲート８５ａ，８５ｂを介して出力バッファ８６に接続されている。トランスファーゲート８５ａ，８５ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、それぞれＰＭＯＳトランジスタのゲートにはインバータ回路８７，８８を介して前記テストモード信号φtsを入力する。又、トランスファーゲート８５ａ，８５ｂのＮＭＯＳトランジスタのゲートにはインバータ回路８８を介して前記テストモード信号φtsを入力する。
【００７９】
そして、テストモード信号φtsがＨレベルの時（テストモードの時）、トランスファーゲート８５ａ，８５ｂはオフする。又、テストモード信号φtsがＬレベルの時（非テストモードの時）、トランスファーゲート８５ａ，８５ｂはオンする。
【００８０】
従って、非テストモードであって非マスクモードの時には、インバータ回路８３ａ，８３ｂは出力バッファ８６に出力データDC0X，DC0Zを出力する。又、非テストモードであってマスクモードの時には、インバータ回路８３ａ，８３ｂは出力バッファ８６にＨレベルの信号を出力する。
【００８１】
一方、テストモードの時には、マスクモード及び非マスクモードに関係なく、インバータ回路８３ａ，８３ｂの出力信号は出力バッファ８６に出力されない。出力バッファ８６は、ＰＭＯＳトランジスタT21とＮＭＯＳトランジスタT22を備えている。ＰＭＯＳトランジスタT21のソース端子は外部電源電圧Vccの電源線に接続され、ＰＭＯＳトランジスタT21のドレイン端子はＮＭＯＳトランジスタT22のドレイン端子と接続されている。又、ＮＭＯＳトランジスタT22のソース端子はグランド電圧の電源線に接続されている。さらに、ＰＭＯＳトランジスタT21とＮＭＯＳトランジスタT22のドレイン端子は入出力端子DQ0に接続されている。
【００８２】
そして、ＰＭＯＳトランジスタT21のゲート端子には、インバータ回路８６ａ，８６ｂを介してトランスファーゲート８５ａの出力端子に接続されている。又、ＮＭＯＳトランジスタT22のゲート端子には、インバータ回路８６ｃを介してトランスファーゲート８５ｂの出力端子に接続されている。
【００８３】
従って、出力バッファ８６にＨレベルの出力データDC0X、Ｌレベルの出力データDC0Zが入力されると、ＰＭＯＳトランジスタT21がオフされ、ＮＭＯＳトランジスタT22がオンされることにより、入出力端子DQ0からＬレベルの出力データが出力されることになる。因みに、Ｌレベルの出力データDC0X、Ｈレベルの出力データDC0Zが入力されると、入出力端子DQ0からＨレベルの出力データが出力されることになる。
【００８４】
前記インバータ回路８４ａ，８４ｂは、それぞれトランスファーゲート８９ａ，８９ｂを介して出力バッファ９０に接続されている。
トランスファーゲート８９ａ，８９ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、それぞれＰＭＯＳトランジスタのゲートにはインバータ回路８７，８８を介して前記テストモード信号φtsを入力する。又、トランスファーゲート８５ａ，８５ｂのＮＭＯＳトランジスタのゲートにはインバータ回路８８を介して前記テストモード信号φtsを入力する。つまり、トランスファーゲート８９ａ，８９ｂは、前記トランスファーゲート８５ａ，８５ｂと同様に動作する。
【００８５】
従って、非テストモードであって非マスクモードの時には、インバータ回路８４ａ，８４ｂは出力バッファ９０に出力データDC1X，DC1Zを出力する。又、非テストモードであってマスクモードの時には、インバータ回路８４ａ，８４ｂは出力バッファ９０にＨレベルの信号を出力する。
【００８６】
一方、テストモードの時には、マスクモード及び非マスクモードに関係なく、インバータ回路８４ａ，８４ｂの出力信号は出力バッファ９０に出力されない。出力バッファ９０は、ＰＭＯＳトランジスタT23とＮＭＯＳトランジスタT24を備えている。ＰＭＯＳトランジスタT23のソース端子は外部電源電圧Vccの電源線に接続され、ＰＭＯＳトランジスタT23のドレイン端子はＮＭＯＳトランジスタT24のドレイン端子と接続されている。又、ＮＭＯＳトランジスタT24のソース端子はグランド電圧の電源線に接続されている。さらに、ＰＭＯＳトランジスタT23とＮＭＯＳトランジスタT24のドレイン端子は入出力端子DQ1に接続されている。
【００８７】
そして、ＰＭＯＳトランジスタT23のゲート端子には、インバータ回路９０ａ，９０ｂを介してトランスファーゲート８９ａの出力端子に接続されている。又、ＮＭＯＳトランジスタT24のゲート端子には、インバータ回路９０ｃを介してトランスファーゲート８９ｂの出力端子に接続されている。
【００８８】
従って、出力バッファ９０にＨレベルの出力データDC1X、Ｌレベルの出力データDC1Zが入力されると、ＰＭＯＳトランジスタT23がオフされ、ＮＭＯＳトランジスタT24がオンされることにより、入出力端子DQ1からＬレベルの出力データが出力されることになる。因みに、Ｌレベルの出力データDC1X、Ｈレベルの出力データDC1Zが入力されると、入出力端子DQ1からＨレベルの出力データが出力されることになる。
【００８９】
出力バッファ９０とトランスファーゲート８９ａ，８９ｂとを接続する信号線は、それぞれはＰＭＯＳトランジスタT25，T26を介して外部電源電圧Vccを供給される電源線と接続されている。ＰＭＯＳトランジスタT25，T26のゲートは、インバータ回路８８を介して前記テストモード信号φtsを入力するようになっている。そして、テストモード信号φtsがＨレベルの時（テストモードの時）、ＰＭＯＳトランジスタT25，T26はオンする。又、テストモード信号φtsがＬレベルの時（非テストモードの時）、ＰＭＯＳトランジスタT25，T26はオフする。
【００９０】
つまり、ＰＭＯＳトランジスタT25，T26はデータ圧縮テストモードの時には、前記信号線をＨレベルにクランプするクランプ回路を構成している。
入出力回路には、データ圧縮回路部９１が設けられている。本実施形態のデータ圧縮回路部９１は、従来のデータ圧縮回路部と大きく相違する。本実施形態のデータ圧縮回路部９１は、４個の入出力端子DQ0〜DQ3の内の２個の入出力端子DQ0，DQ1から出力される出力データが全て同じ内容（レベル）か、又は、互いに相違する内容（レベル）かどうかを判定しその判定結果を入出力端子DQ0に出力する回路である。尚、図示しないが、ＳＤＲＡＭには、残り２個の入出力端子DQ2，DQ3に対するデータ圧縮回路部が設けられ、入出力端子DQ2，DQ3から出力される出力データが全て同じ内容（レベル）か、又は、互いに相違する内容（レベル）かどうかを判定しその判定結果を入出力端子DQ2に出力するようになっている。
【００９１】
つまり、本実施形態のデータ圧縮回路９１が、前記第１データマスク信号φMSK0及び第２データマスク信号φMSK1によってマスクされる入出力端子DQ0〜DQ3の区分けと一致している点が、従来のデータ圧縮回路と大きく相違する。
【００９２】
データ圧縮回路部９１は第１及び第２イクスクルーシブノア回路（排他的論理和回路）９２，９３を有している。第１イクスクルーシブノア回路９２は前記出力データDC0Xと前記出力データDC1Xを入力する。従って、出力データDC0Xと出力データDC1Xが共に同じ内容（レベル）である時には、第１イクスクルーシブノア回路９２はＬレベルの信号を出力する。因みに、出力データDC0Xと出力データDC1Xが互いに異なる内容（レベル）である時には、第１イクスクルーシブノア回路９２はＨレベルの信号を出力する。
【００９３】
第２イクスクルーシブノア回路９３は前記出力データDC0Zと前記出力データDC1Zを入力する。従って、出力データDC0Zと出力データDC1Zが共に同じ内容（レベル）である時には、第２イクスクルーシブノア回路９３はＬレベルの信号を出力する。因みに、出力データDC0Zと出力データDC1Zが互いに異なる内容（レベル）である時には、第２イクスクルーシブノア回路９３はＨレベルの信号を出力する。
【００９４】
第１及び第２イクスクルーシブノア回路９２，９３の出力信号は、ノア回路９５に出力される。
つまり、出力データDC0X，DC0Zに基づいて入出力端子DQ0に出力される出力データと、出力データDC1X，DC1Zに基づいて入出力端子DQ1に出力される出力データとが、同じ内容（レベル）である時、ノア回路９５の出力信号SG3はＨレベルとなる。
【００９５】
一方、入出力端子DQ0に出力される出力データと、入出力端子DQ1に出力される出力データとが、同じ内容（レベル）でない時、ノア回路９５の出力信号SG3はＬレベルとなる。
【００９６】
ノア回路９５の出力信号SG3は、第１及び第２ノア回路９６ａ，９６ｂに出力される。第１及び第２ノア回路９６ａ，９６ｂは前記出力信号SG3と前記第１データマスク信号φMSK0を入力する。
【００９７】
従って、第１ノア回路９６ａの出力端子に接続したインバータ回路９７は、第１データマスク信号φMSK0がＬレベルの時（非マスクモードの時）、前記ノア回路９５の出力信号SG3を出力する。又、インバータ回路９７は、第１データマスク信号φMSK0がＨレベルの時（マスクモードの時）、前記ノア回路９５の出力信号SG3を出力せず、Ｈレベルの信号を出力する。
【００９８】
又、第２ノア回路９６ｂは、第１データマスク信号φMSK0がＬレベルの時（非マスクモードの時）、出力信号SG3を反転させた信号を出力する。又、第２ノア回路９６ｂは、第１データマスク信号φMSK0がＨレベルの時（マスクモードの時）、出力信号SG1を反転させた信号を出力せず、Ｌレベルの信号を出力する。
【００９９】
つまり、非マスクモード時において、入出力端子DQ0に出力される出力データと、入出力端子DQ1に出力される出力データとが、一致しない内容（レベル）であるとき、インバータ回路９７はＬレベルの信号を、第２ノア回路９６ｂはＨレベルの信号をそれぞれ第１及び第２トランスファーゲート９８ａ，９８ｂに出力する。
【０１００】
又、非マスクモード時において、入出力端子DQ0に出力される出力データと、入出力端子DQ1に出力される出力データとが、一致した内容（レベル）であるとき、インバータ回路９７はＨレベルの信号を、第２ノア回路９６ｂはＬレベルの信号をそれぞれ第１及び第２トランスファーゲート９８ａ，９８ｂに出力する。
【０１０１】
一方、マスクモード時には、ノア回路９５の出力信号SG3に関係なく、インバータ回路９７はＨレベルの信号を、第２ノア回路９６ｂはＬレベルの信号をそれぞれ第１及び第２トランスファーゲート９８ａ，９８ｂに出力する。
【０１０２】
ゲート回路としての第１及び第２トランスファーゲート９８ａ，９８ｂは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなり、それぞれＰＭＯＳトランジスタのゲートにはインバータ回路８８を介して前記テストモード信号φtsを入力する。又、第１及び第２トランスファーゲート９８ａ，９８ｂのＮＭＯＳトランジスタのゲートにはインバータ回路８７，８８を介して前記テストモード信号φtsを入力する。
【０１０３】
そして、テストモード信号φtsがＨレベルの時（テストモードの時）、第１及び第２トランスファーゲート９８ａ，９８ｂはオンする。又、テストモード信号φtsがＬレベルの時（非テストモードの時）、第１及び第２トランスファーゲート９８ａ，９８ｂはオフする。
【０１０４】
従って、テストモードの時には、インバータ回路９７の出力信号は出力バッファ８６のインバータ回路８６ｂに出力され、第２ノア回路９６ｂの出力信号は出力バッファ８６のインバータ回路８６ｂに出力される。この時、トランスファゲート回路８５ａ，８５ｂ，８９ａ，８９ｂはオフ状態にある。
【０１０５】
反対に、非テストモードの時には、インバータ回路９７及び第２ノア回路９６ｂの出力信号は出力バッファ８６に出力されない。この時、トランスファゲート回路８５ａ，８５ｂ，８９ａ，８９ｂはオン状態にある。
【０１０６】
このように、例えば、第２データマスク信号φMSK1がＨレベル（マスクモードの時）で、第１データマスク信号φMSK0がＬレベル（非マスクモード）の状態において、Ｈレベルのテストモード信号φtsが生成されて、データ圧縮のテストモードが実行される。すると、入出力端子DQ0，DQ1にそれぞれ外部装置からＨレベルの書き込みデータが入力され所定のアドレスのメモリセルに書き込まれる。
【０１０７】
続いて、その所定のアドレスに書き込んだデータを再び入出力端子DQ0，DQ1から読み出す時、Ｈレベルのテストモード信号φtsが出力されているため、トランスファーゲート８５ａ，８５ｂ，８９ａ，８９ｂがオフ状態となり、第１及び第２トランスファーゲート９８ａ，９８ｂがオン状態となる。つまり、データ圧縮回路部９１らの圧縮されたデータが出力される。
【０１０８】
従って、出力データDC0Xと出力データDC1Xが共に同じ内容の時（出力データDC0Zと出力データDC1Zとが同じ内容）、第１トランスファーゲート９８ａを介して出力バッフア８６にＨレベルの出力信号が出力され、第２トランスファーゲート９８ｂを介して出力バッフア８６にＬレベルの出力信号が出力される。従って、入出力端子DQ0からＬレベルの一致信号が出力される。
【０１０９】
又、このとき、出力データDC0Xと出力データDC1Xの内容が互いに一致しなかった時（出力データDC0Zと出力データDC1Zとの内容が一致しなかった時）、第１トランスファーゲート９８ａを介して出力バッフア８６にＬレベルの出力信号が出力される。また、第２トランスファーゲート９８ｂを介して出力バッフア８６にＨレベルの出力信号が出力される。従って、入出力端子DQ0からＨレベルの不一致信号が出力される。
【０１１０】
つまり、従来行うことができなかったマスク機能を働かせた状態（入出力端子DQ2，DQ3に対してマスクした状態）で入出力端子DQ0，DQ1に対するデータ圧縮テストモードを行うことができることになる。従って、テスタがテストのためにＳＤＲＡＭと接続しなければならない端子数を少なくすることができ、端子数が減少した分だけテスタで同時にテストするＳＤＲＡＭの数を増加することができることになる。
【０１１１】
次に上記のように構成したＳＤＲＡＭの特徴を以下に記載する。
（１）ＳＤＲＡＭに設けられたテストモードエントリー回路８０は、テストモード認識回路部８０ａにおいて、マスク機能を働かせたデータ圧縮テストモードをエントリーすることができる。
【０１１２】
しかも、参考例と同様に、通常の使用時の前に１度だけ、ＳＤＲＡＭはデータ圧縮テストモードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
【０１１３】
また、テストモード信号φtsがＨレベルになる前にＨレベルの通常動作モード検出信号φsxが発生した時には、マスク機能を働かせたデータ圧縮テストモードにならないように構成した。従って、直ちに通常の動作に移ることができ、通常に使用する際には無用なデータ圧縮テストモードが省略されスムースに通常動作を実行することができる。
【０１１４】
（２）さらに、電源投入後において他の通常コマンドより先だって外部装置から出力されるＰＡＬＬコマンドを判定してＨレベルの検出信号φsxを得るようにした。従って、テストモードに入ることなく、直ちにＰＡＬＬコマンド及びそれに続く種々のコマンドに基づく通常の動作を直ちに実行することができる。
【０１１５】
（３）さらにまた、本実施形態では、出荷前のＳＤＲＡＭのテストを行う際に、従来では行うことができなったマスク機能を働かせてデータ圧縮テストモードを実行することができるようにした。これにより、試験の効率を向上させることができるとともに、よりきめ細かなテストが行え精度の高いＳＤＲＡＭを出荷することができる。
【０１１６】
発明の実施の形態は、上記参考例および実施形態に限定されるものでなく、以下のように実施してもよい。
○前記参考例および実施形態では、ＰＡＬＬコマンドが発生した時、Ｈレベルの検出信号φsxを得るようにした。しかし、これに限定されるものではなく、通常のコマンド、例えば、シングルバンクプリチャージコマンド、バンクアクティブコマンド、モードレジスタセットコマンド、リフレッシュコマンド、リードコマンド、ライトコマンド等の各種の通常コマンドを用いてもよい。特に、電源立ち上げ後により早く出力されるコマンドがより効果的である。
【０１１７】
○前記参考例および実施形態では、通常動作モード認識回路部１２はテストモードのためだけに設けられているように説明したが、ＳＤＲＡＭに設けられているコマンドデコーダのから検出信号φsxを得るようにしてもよい。
【０１１８】
○前記参考例では、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、この３個の信号の一部とこの３個以外の信号の組み合わせで導通試験モードをエントリーするようにしたり、４個以外の信号の組み合わせで導通試験モードをエントリーするようにしたりしてもよい。尚、４個以上の組み合わせの場合、数が少ないほうが実際に導通試験を行う場合に都合がよい。
【０１１９】
○前記参考例では、３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、２個、又は、４個以上の信号の組み合わせでもよい。勿論、１個の信号で導通試験モードをエントリーするようにしてもよい。
【０１２０】
○前記参考例では、通常の動作のためのアクティブ電源Vssを生成するために設けられたアクティブ電源発生回路７５を導通試験の時にも使用できるように構成したが、導通試験のためだけの電源発生回路を設けて実施してもよい。
【０１２１】
○前記参考例および実施形態では、ＳＤＲＡＭに具体化したが、試験が可能な第１モードと、それ以外の動作を行う第２モードとを備えるものがあるならばその他の半導体記憶装置や、半導体記憶装置以外の半導体装置に具体化してもよい。
【０１２２】
○第１モードの試験は上記参考例で示した導通試験、実施形態で示したデータ圧縮テストに限定されるものではなく、通常の動作時には行われない試験でであれば何でもよい。
【０１２３】
【発明の効果】
本発明によれば、マスク機能を働かせてデータ圧縮テストモードを実行することができ、試験の効率を向上させることができるとともによりきめ細かなテストが行える。
【図面の簡単な説明】
【図１】テストモードエントリー回路の回路図
【図２】通常動作モード認識回路部の回路図
【図３】スタータ回路の回路図
【図４】アクティブ電源発生回路の回路図
【図５】導通試験モード信号が生成される場合の動作波形図
【図６】導通試験モード信号が生成されない場合の動作波形図
【図７】実施形態のテストモードエントリー回路を説明するためのブロック回路図
【図８】実施形態の入出力回路部を説明するための要部回路図
【符号の説明】
１１，８０ｄスタータ回路
１２，８０ｂ通常動作モード認識回路部
１３，８０ａテストモード認識回路部
１４，８０ｃテストモード判定回路部
７５アクティブ電源発生回路
８０テストモードエントリー回路
９８ａ第１トランスファーゲート回路
９８ｂ第２トランスファーゲート回路
φts テストモード信号
φ1 テストモード検出信号
φsx 通常動作モード検出信号
φMSK0 第１データマスク信号
φMSK1 第２データマスク信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device suitable for a semiconductor device having a test mode for testing an SDRAM itself before board mounting.
[0002]
[Prior art]
In general, in a test in a semiconductor device, the same value (H level or L level) is written in a plurality of predetermined memory cells, and the written data is read again to test whether it is correctly written and read. There is something. At this time, since each read data is simultaneously output from the corresponding output terminal, all the output terminals must be connected to the tester, and the number of connection terminals between the tester and the SDRAM increases. The large number of connection terminals means that the number of SDRAMs that can be simultaneously tested by the tester is small and the efficiency is poor.
[0003]
Therefore, a data compression circuit is provided in the SDRAM, and if all of the data read from each output terminal have the same value, for example, if all are at the H level, an H level output signal is generated. Output from one predetermined output terminal, and if at least one of the data read from each output terminal is different from the other, the predetermined one output terminal is set to a high impedance state. Therefore, it is not necessary to connect all output terminals to the tester, and an efficient test can be performed.
[0004]
A test performed using this data compression circuit is generally called a data compression test. For example, in the case of an SDRAM having four output terminals DQ0, DQ1, DQ2, and DQ3, the data compression circuit used for this data compression test is a group of output terminals DQ0 and DQ2 arranged in parallel with each other and an output terminal. Divided into DQ1 and DQ3 groups and provided for each group. The data compression circuit of the output terminals DQ0 and DQ2 compresses the data read from the output terminals DQ0 and DQ2, and outputs the compressed data from the output terminal DQ0. On the other hand, the data compression circuit of the output terminals DQ1 and DQ3 compresses data read from the output terminals DQ1 and DQ3, and outputs the compressed data from the output terminal DQ1.
[0005]
[Problems to be solved by the invention]
Incidentally, the SDRAM has a function of masking input / output data with a mask signal. More specifically, in the case of the SDRAM having the four input / output terminals DQ0, DQ1, DQ2, and DQ3, the input / output terminals DQ0 and DQ1 and the input / output terminals DQ2 and DQ3 are grouped in parallel. Mask is applied in units of the group. A mask signal is provided for each group, a first mask signal φMSK0 is provided for the group of input / output terminals DQ0 and DQ1, and a second mask signal φMSK1 is provided for the group of input / output terminals DQ2 and DQ3. Yes.
[0006]
When the first mask signal φMSK0 is at the H level, the data and output data input to the input / output terminals DQ0 and DQ1 are masked so that they are not input and output. When the first mask signal φMSK0 is at L level, the data and output data input to the input / output terminals DQ0 and DQ1 are input and output without being masked.
[0007]
Similarly, when the second mask signal φMSK1 is at the H level, the data and output data input to the input / output terminals DQ2 and DQ3 are masked so that they are not input and output. When the second mask signal φMSK1 is at L level, the data and output data input to the input / output terminals DQ2 and DQ3 are input and output without being masked.
[0008]
Therefore, for example, when the first mask signal φMSK0 is at L level and the second mask signal φMSK1 is at H level, the data and output data input to the input / output terminals DQ0, DQ1 are not masked, and the input / output terminals DQ2, DQ3 are masked. Is done.
[0009]
Thus, in an SDRAM having a mask function, it is preferable that a data compression test can be performed by using the mask function. However, as described above, in the data compression test, every other group of output terminals DQ0 and DQ2 and group of output terminals DQ1 and DQ3 that are arranged in parallel are data compression targets. On the other hand, in the mask function, a group of input / output terminals DQ0 and DQ1 and a group of input / output terminals DQ2 and DQ3 arranged in parallel are masked. Therefore, conventionally, the data compression test could not be performed by using the mask function.
[0010]
The present invention has been made to solve the above-mentioned problems, and its purpose is to execute a data compression test mode by operating a mask function, improve the efficiency of the test, and provide a semiconductor device capable of performing a finer test. It is to provide.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, in the invention of claim 1, A first mask signal indicating a mask mode state and a non-mask mode state is included. Multiple mask signals output data In a semiconductor device capable of mask control, a plurality of data input / output terminal groups, The plurality of data input / output terminal groups are configured. A plurality of second data belonging to the first data input / output terminal group 1 out Force data When the levels do not match, a signal indicating mismatch is output to the first input / output terminals of the first data input / output terminal group, and the levels of the plurality of first output data match. Is a signal indicating that they match, the first input / output terminal First data compression circuit to output to When Have Said First mask signal Indicates a mask mode state, regardless of whether the levels of the plurality of first output data match. Belonging to the first data input / output terminal group Multiple first out The gist is to mask control force data. Accordingly, the first data compression circuit includes a plurality of second data belonging to the first data input / output terminal group. 1 out Force data First input / output terminal Output to. Its first 1 out By controlling the force data with the first mask signal, the efficiency of the test can be improved and a more detailed test can be performed.
[0012]
In the invention of claim 2, The plurality of data input / output terminal groups are configured. A plurality of second data input / output terminal groups belonging to the second data input / output terminal group; 2 out Force data When the levels do not match, a signal indicating mismatch is output to the second input / output terminal of the second data input / output terminal group, and the levels of the plurality of second output data match. Indicates a signal indicating that they match, the second input / output terminal A second data compression circuit for outputting to One of the plurality of mask signals, indicating a mask mode state and a non-mask mode state Second mask signal When indicates the mask mode state The plurality of second 2 out In a state where force data is masked, the first data compression circuit has the plurality of second data. 1 out Force data When the levels of the first output data do not match, a signal indicating that they do not match is output to the first input / output terminal, and when the levels of the plurality of first output data match, a signal indicating that they match is output to the first input signal. Output terminal The gist of the output is as follows. As a result, a plurality of second data input / output terminal groups belonging to the second data input / output terminal group is obtained. 2 out Force data Second input / output terminal And a second data compression circuit for outputting to the plurality of second data compression circuits by a second mask signal. 2 out With multiple force data masked 1 out Force data from the first data compression circuit First input / output terminal Is output.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
(Reference example)
First, a semiconductor memory device as a semiconductor device serving as a reference example of the present invention will be described with reference to FIGS.
[0014]
FIG. 1 is a circuit diagram of a test mode entry circuit provided in an SDRAM (Synchronous Dynamic Random Access Memory) as a semiconductor memory device. 1, the test mode entry circuit includes a starter circuit 11 as a power-on detection circuit, a normal operation mode recognition circuit unit 12, a test mode recognition circuit unit 13, and a test mode determination circuit unit 14.
[0015]
As shown in FIG. 3, the starter circuit 11 has an NMOS transistor T1 and three resistors R1 to R3. The resistor R1 and the resistor R2 are connected in series to form a voltage dividing circuit, and the voltage dividing circuit is connected between the power supply line supplied with the external power supply voltage Vcc and the power supply line supplied with the ground voltage. The divided voltage from the voltage dividing circuit is supplied to the gate terminal of the NMOS transistor T1. The drain terminal of the NMOS transistor T1 is connected via a resistor R3 to a power supply line to which an external power supply voltage Vcc is supplied. The source terminal of the NMOS transistor T1 is connected to a power supply line to which a ground voltage is supplied.
[0016]
Therefore, as shown in FIG. 5, the external power supply voltage Vcc is input from the external device to the SDRAM, and the divided voltage of the voltage dividing circuit relatively increases in the process in which the external power supply voltage Vcc rises to the reference voltage value. . When the external power supply voltage Vcc becomes approximately half of the reference voltage value, the NMOS transistor T1 is turned on from the off state. That is, the potential of the drain terminal of the NMOS transistor T1 falls from the L level to the H level, and subsequently falls from the H level to the L level, and thereafter the L level state is maintained. The potential applied to the drain terminal of the NMOS transistor T1 is output as the power-on signal φon. That is, when the external power supply Vcc is turned on, the starter circuit 11 rises from the L level to the H level and again falls from the H level to the L level before the external power supply voltage Vcc reaches the reference voltage value. The input signal φon is output to the normal operation mode recognition circuit unit 12 and the test mode recognition circuit unit 13.
[0017]
The normal operation mode recognition circuit unit 12 is a circuit that detects the all precharge (PALL) mode in the normal operation mode as the second mode. The normal operation mode recognition circuit unit 12 inputs a clock signal CLK, a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE from an external device via input terminals. Detection is performed based on each signal. In each signal / CS, / RAS, / CAS, / WE, “/” represents a negative logic signal, and the others represent positive logic signals. Then, based on the clock signal CLK, the normal operation mode recognition circuit unit 12 takes in the chip select signal / CS, the row address strobe signal / RAS, the column address strobe signal / CAS, and the write enable signal / WE from the external device, and It is determined whether the combination of the acquired signals is a predetermined all-bank precharge (PALL) command combination.
[0018]
The PALL command is one of normal commands output to the SDRAM and is a command for precharging all banks. The PALL command is issued before the active command issued before the read command, the write command, etc. output from the external device after the power is turned on. When the combination of the acquired signals is a combination of the PALL command, the normal operation mode recognition circuit unit 12 detects the normal operation mode at the H level as the second mode detection signal indicating that the PALL command is input from the external device. The signal φsx is output. When the normal operation mode recognition circuit unit 12 is a combination signal other than the PALL command, it outputs an L level normal operation mode detection signal φsx indicating that it is not a PALL command.
[0019]
In this reference example, when the chip select signal / CS is L level, the row address strobe signal / RAS is L level, the column address strobe signal / CAS is H level, and the write enable signal / WE is L level, the PALL command is used. Yes.
[0020]
FIG. 2 is a circuit diagram for explaining a circuit configuration of the normal operation mode recognition circuit unit 12. In FIG. 2, the normal operation mode recognition circuit unit 12 includes first to fourth latch circuits 21 to 24. The first latch circuit 21 inputs and latches the row address strobe signal / RAS via the inverter circuit 25 and the first gate transistor TG1 made of an NMOS transistor. The latched row address strobe signal / RAS is input to the NAND circuit 27 via the inverter circuit 26.
[0021]
The second latch circuit 22 inputs and latches the column address strobe signal / CAS via the inverter circuit 28 and the second gate transistor TG2 composed of an NMOS transistor. The latched column address strobe signal / CAS is input to the NAND circuit 27.
[0022]
The third latch circuit 23 inputs and latches the write enable signal / WE via the inverter circuit 29 and the third gate transistor TG3 made of an NMOS transistor. The latched write enable signal / WE is input to the NAND circuit 27 through the inverter circuit 29a.
[0023]
The fourth latch circuit 24 receives and latches the chip select signal / CS through the inverter circuit 30 and the fourth gate transistor TG4 made of an NMOS transistor. The latched chip select signal / CS is input to the NAND circuit 27 via the inverter circuit 31.
[0024]
The NAND circuit 27 inputs a signal obtained by inverting the row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and a signal obtained by inverting the chip select signal / CS. At this time, an L level signal is output. That is, when the row address strobe signal / RAS, the write enable signal / WE and the chip select signal / CS are at L level and the column address strobe signal / CAS is at H level (that is, when a PALL command is input from an external device), The NAND circuit 27 outputs an L level signal SG1. The NAND circuit 27 outputs an H level signal when at least one of the signals is at an L level.
[0025]
The output signal SG1 of the NAND circuit 27 is inverted through the inverter circuit 32 and output as the normal operation mode detection signal φsx. Therefore, when the PALL command is input from the external device, the normal operation mode detection signal φsx is at the H level, and when a command other than the PALL command is input from the external device, the detection signal φsx is at the L level.
[0026]
The NOR circuit 33 receives the normal operation mode detection signal φsx and also receives a clock signal CLK from an external device. When the normal operation mode detection signal φsx is at the L level, the NOR circuit 33 inverts the clock signal CLK and outputs the inverted signal to the NOR circuit 34 at the next stage and also to the NOR circuit 34 via the three inverter circuits 35 to 37. Is output. Therefore, each time the clock signal CLK rises to the H level, the NOR circuit 34 outputs the gate pulse signal GP whose pulse width matches the delay time determined by the three inverter circuits 35 to 37 to the first to fourth gate transistors TG1. ~ Output to gate terminal of TG4.
[0027]
Accordingly, the first to fourth gate transistors TG1 to TG4 take in the chip select signal / CS, the row address strobe signal / RAS, the column address strobe signal / CAS and the write enable signal / WE in response to the gate pulse signal GP, The first to fourth latch circuits 21 to 24 are latched.
[0028]
The NOR circuit 33 does not output the clock signal CLK and always outputs an H level signal when the normal operation mode detection signal φsx is at the H level. Therefore, the NOR circuit 34 at the next stage does not output the gate pulse signal GP.
[0029]
In other words, while the command other than the PALL command is input from the external device, the normal operation mode recognition circuit unit 12 captures the external command at that time based on the gate pulse signal GP. When the PALL command is input from the external device for the first time, the normal operation mode recognition circuit unit 12 outputs the normal operation mode detection signal φsx at the H level and does not take in the subsequent external command. In other words, the normal operation mode recognition circuit unit 12 continues the determination operation until a PALL command is input, and when the PALL command is input, the normal operation mode recognition circuit unit 12 performs the recognition operation while continuing to output the normal operation mode detection signal φsx at the H level. Exit.
[0030]
A signal line connecting the fourth gate transistor TG4 and the fourth latch circuit 24 is connected to a power supply line to which a ground voltage is supplied via an NMOS transistor T2. A power-on signal φon from the starter circuit 11 is input to the gate of the NMOS transistor T2. That is, the NMOS transistor T2 is momentarily turned on based on the power-on signal φon that rises to the H level and then falls to the L level as the external power source Vcc is turned on. When the NMOS transistor T2 is turned on, the fourth latch circuit 24 latches the H level. In other words, the latch circuit 24 is initially set so that signals of the same combination as the PALL command are not accidentally latched based on when the external power supply Vcc is turned on.
[0031]
Next, the test mode recognition circuit unit 13 will be described.
In FIG. 1, a test mode recognition circuit unit 13 is a circuit for detecting a continuity test mode as a first mode. In this reference example, a chip select signal / CS and a column address strobe signal output from an external device are used. / CAS and the clock enable signal CKE are input via the input terminals and detected based on the respective signals. In this reference example, when the chip select signal / CS, the column address strobe signal / CAS, and the clock enable signal CKE are all at the L level, the continuity test mode is entered.
[0032]
Column address strobe signal / CAS is input to NAND circuit 45 through four inverter circuits 41-44. The NAND circuit 45 is a NAND circuit having two input terminals, and the other input terminal inputs the column address strobe signal / CAS via the inverter circuit 41. Therefore, when the column address strobe signal / CAS falls from the H level to the L level, the inverter circuit 46 connected to the output terminal of the NAND circuit 45 has the H level for the delay time determined by the three inverter circuits 42 to 44. 1-shot pulse signal S1 rising to
[0033]
The inverter circuit 46 is connected to the gate of the NMOS transistor T3. Therefore, when the column address strobe signal / CAS falls from the H level to the L level, the NMOS transistor T3 is turned on for a delay time determined by the three inverter circuits 42 to 44 based on the one-shot pulse signal S1.
[0034]
The NMOS transistor T3 is connected to the latch circuit 47. When the NMOS transistor T3 is turned on (when the column address strobe signal / CAS falls from the H level to the L level), the signal whose output signal becomes the H level is latched. The H level output signal of the latch circuit 47 is output as the detection signal SGX. The H level detection signal SGX is maintained at the H level even when the one-shot pulse signal S1 is generated when the column address strobe signal / CAS rises to the H level and then falls to the L level again.
[0035]
The output terminal of the latch circuit 47 is connected to a power supply line to which a ground voltage is supplied via an NMOS transistor T4. The power-on signal φon from the starter circuit 11 is input to the gate terminal of the NMOS transistor T4. That is, the NMOS transistor T4 is turned on momentarily based on the power-on signal φon that rises to the H level and then falls to the L level as the external power source Vcc is turned on. Based on the turn-on of the NMOS transistor T4, the latch circuit 47 latches the signal whose output signal becomes L level. In other words, the latch circuit 47 is initially set when the external power supply Vcc is turned on.
[0036]
The detection signal SGX of the latch circuit 47 is output to the NAND circuit 48. The NAND circuit 48 is a NAND circuit having three input terminals. In addition to the detection signal SGX, the NAND circuit 48 inputs a chip select signal / CS via an inverter circuit 49 and a clock enable signal CKE via an inverter circuit 50. Therefore, the output of the NAND circuit 48 is L level when all three input signals are H level, that is, when the detection signal SGX is H level, the chip select signal / CS is L level, and the clock enable signal CKE is L level. Become. The L level output signal of the NAND circuit 48 is output to the NOR circuit 72 as a test mode detection signal φ1 as a first mode detection signal.
[0037]
The detection signal SGX of the latch circuit 47 is output to the NAND circuit 58 via the seven inverter circuits 51-57. The NAND circuit 58 is a NAND circuit having two input terminals, and a detection signal SGX is input to the other input terminal via four inverter circuits 51 to 54. Therefore, the inverter circuit 59 connected to the output terminal of the NAND circuit 58 rises to the H level for the delay time determined by the three inverter circuits 55 to 57 when the detection signal SGX falls from the H level to the L level. Outputs shot pulse signal S2.
[0038]
The detection signal SGX of the latch circuit 47 is output to the NAND circuit 60. The NAND circuit 60 inputs a column address strobe signal / CAS in addition to the detection signal SGX. The NAND circuit 51 outputs an output signal that changes from H level to L when both signals SGX and / CAS are at H level. That is, when the column address strobe signal / CAS rises from the L level to the H level after the H level detection signal SGX is outputted from the latch circuit 47, the output of the NAND circuit 60 falls from the H level to the L level.
[0039]
The output of the NAND circuit 60 is input to the NOR circuit 64 via the three inverter circuits 61 to 63. The NOR circuit 64 is a NOR circuit having two input terminals, and the output signal of the NAND circuit 60 is directly input to the other input terminal. Therefore, the NOR circuit 64 outputs the one-shot pulse signal S3 that rises to the H level for the delay time determined by the three inverter circuits 61 to 63 when the output signal of the NAND circuit 60 falls from the H level to the L level.
[0040]
The one-shot pulse signal S3 is input to the gate terminal of the NMOS transistor T5 connected to the input terminal of the latch circuit 65. When the NMOS transistor T5 is turned on in response to the one-shot pulse signal S3, the contents at which the output of the latch circuit 65 becomes H level are latched. The input terminal of the latch circuit 65 is connected to an NMOS transistor T6 that is turned on in response to the power-on signal φon. Therefore, when the NMOS transistor T6 is turned on in response to the power-on signal φon, the contents at which the output of the latch circuit 65 becomes H level are latched.
[0041]
The output terminal of the latch circuit 65 is connected to an NMOS transistor T7 that is turned on in response to the one-shot pulse signal S2. Therefore, when the NMOS transistor T7 is turned on in response to the one-shot pulse signal S2, the contents at which the output of the latch circuit 65 becomes L level are latched.
[0042]
That is, the output signal SGY of the latch circuit 65 becomes the H level based on the power-on signal φon when the power is turned on, and becomes the L level based on the one-shot pulse signal S2 that is subsequently output, and the one-shot pulse signal S2 It becomes H level based on the one-shot pulse signal S3 output later.
[0043]
The output signal SGY of the latch circuit 65 is output to a NAND circuit 69 through three inverter circuits 66-68. The NAND circuit 69 is a NAND circuit having two input terminals, and the output signal SGY is directly input to the other input terminal. Therefore, the inverter circuit 70 connected to the output terminal of the NAND circuit 69 has one shot that rises to the H level for the delay time determined by the three inverter circuits 66 to 68 when the output signal SGY rises from the L level to the H level. Outputs pulse signal S4.
[0044]
The one-shot pulse signal S4 is input to the gate terminal of the NMOS transistor T8 connected to the input terminal of the latch circuit 71. When the NMOS transistor T8 is turned on in response to the one-shot pulse signal S4, the contents at which the output of the latch circuit 71 becomes H level are latched. The output terminal of the latch circuit 71 is connected to an NMOS transistor T9 that is turned on in response to the power-on signal φon. Therefore, when the NMOS transistor T9 is turned on in response to the power-on signal φon, the latch circuit 71 is initially set and latches the contents whose output is at the L level.
[0045]
That is, the output signal of the latch circuit 71 becomes L level based on the power-on signal φon at the time of power-on, and becomes H level based on the one-shot pulse signal S4 output thereafter. The H level output signal of the latch circuit 71 is output to the NOR circuit 72 as the continuity test end signal φext.
[0046]
In other words, the latch circuit 71 outputs the column address strobe signal that has fallen to the L level after the H level detection signal SGX generated based on the fall of the first column address strobe signal / CAS is output. Based on the rise of / CAS, an H level continuity test end signal φext is output to the NOR circuit 72. The H level continuity test end signal φext is held until the power-on signal φon is input again and is initially set.
[0047]
Next, the test mode determination circuit unit 14 will be described. The mode determination circuit unit 14 includes a NOR circuit 72. The NOR circuit 72 is a NOR circuit having three input terminals, and inputs the test mode detection signal φ1, the continuity test end signal φext, and the normal operation mode detection signal φsx from the normal operation mode recognition circuit unit 12. The output of the NOR circuit 72 becomes H level when the signals φ1, φext, and φsx are all at L level, and becomes L level when at least one of the signals φ1, φext, and φsx is at H level. The output of the NOR circuit 72 is output as a test mode signal φts. When the test mode signal φts of the NOR circuit 72 is at the H level, SDRASM enters the continuity test mode and the continuity test is executed. When the test mode signal φts is at L level, the continuity test mode is not used.
[0048]
Therefore, as shown in FIG. 5, after the external power supply voltage Vcc is turned on and before the normal operation mode recognition circuit unit 12 determines the PALL command, the column address strobe signal / CAS, the chip select signal / CS, When both of the clock enable signals CKE become H level for the first time, the NOR circuit 72 outputs an H level test mode signal φts.
[0049]
Thereafter, when the H level continuity test end signal φext is output, the NOR circuit 72 outputs the test mode signal φts from H level to L level. That is, the H level continuity test end signal φext is a signal for ending the continuity test, and the continuity test is ended by raising the column address strobe signal / CAS from the L level to the H level. Moreover, since the H level continuity test end signal φext remains at the H level until the power-on signal φon output upon power-on is input, the SDRAM thereafter enters the continuity test mode until the external power supply voltage Vcc is turned off. There is nothing.
[0050]
Similarly, when the H-level normal operation mode detection signal φsx is output, the NOR circuit 72 outputs the test mode signal φts from the H level to the L level. Therefore, also in this case, the continuity test is terminated. In addition, since the normal operation mode detection signal φsx at the H level remains at the H level until the power-on signal φon output upon power-on is input as described above, the SDRAM thereafter continues until the external power supply voltage Vcc is turned off. There is no continuity test mode.
[0051]
On the other hand, as shown in FIG. 6, after the external power supply voltage Vcc is turned on and before the column address strobe signal / CAS, the chip select signal / CS and the clock enable signal CKE all become H level for the first time, normal operation is performed. When the mode recognition circuit unit 12 determines the PALL command, the test mode signal φts remains at the L level. That is, when the normal operation mode detection signal φsx at H level is output before the test mode signal φts changes from H level to L level, the continuity test mode is not entered.
[0052]
Incidentally, the test mode signal φts is supplied to each internal circuit for executing a continuity test provided in the SDRAM. FIG. 4 shows an active power supply generation circuit 75 which is one of the internal circuits and generates an active power supply voltage Vss from an external power supply voltage Vcc. The active power supply generation circuit 75 is a supply circuit for operating power (active power supply voltage Vss) of each internal circuit section operated in a normal operation.
[0053]
In FIG. 4, the active power generation circuit 75 includes a NOR circuit 76. The NOR circuit 76 receives the test mode signal φts and the normal operation mode detection signal φsx.
[0054]
Therefore, the output of the inverter circuit 77 connected to the output terminal of the NOR circuit 76 becomes L level when both the test mode signal φts and the normal operation mode detection signal φsx are L level. Further, the output of the inverter circuit 77 becomes H level when at least one of the test mode signal φts and the normal operation mode detection signal φsx becomes H level.
[0055]
The output signal of the inverter circuit 76 is connected to the NMOS transistor T10. The drain terminals of the NMOS transistor T10 are connected to the source terminals of NMOS transistors T11 and T12 constituting a differential amplifier, and the drain terminals of the NMOS transistors T11 and T12 are connected to PMOS transistors T13 and T14 constituting a current mirror circuit. And connected to a power supply line to which an external power supply voltage Vcc is supplied. Further, PMOS transistors T15 and T16 are connected in parallel to the PMOS transistors T13 and T14 constituting the current mirror circuit, respectively, and the gate terminals of the PMOS transistors T15 and T16 are connected to the output terminal of the inverter circuit 77. ing.
[0056]
A preset reference voltage Vref is applied to the gate terminal of one NMOS transistor T11 of the differential amplifier. The drain terminal of the NMOS transistor T11 is connected to the gate terminal of the PMOS transistor T17 constituting the output section. The source terminal of the PMOS transistor T17 is connected to a power supply line to which the external power supply voltage Vcc is supplied. The drain terminal of the PMOS transistor T17 is connected to the gate terminal of the NMOS transistor T12 and is connected to a power supply line to which a ground voltage is supplied via a resistor R4.
[0057]
Therefore, when the NMOS transistor T10 is turned on, the NMOS transistors T11 and T12 in the amplifier section operate, and a voltage determined by the voltage dividing ratio of the PMOS transistor T17 in the output section and the resistor R4 is supplied to each internal circuit as the active power supply voltage Vss. To do. The active power supply voltage Vss is output to the gate terminal of the NMOS transistor T12, differentially amplified with the reference voltage Vref, and controls the PMOS transistor T17 in the output section. Therefore, the active power supply voltage Vss is controlled to be the same value as the reference voltage Vref.
[0058]
Therefore, when the PALL command is generated and the normal operation mode detection signal φsx becomes H level, the active power supply generation circuit 75 generates and supplies the active power supply voltage Vss to each internal circuit in order to perform normal operation.
[0059]
Further, when the test mode signal φts becomes H level, the active power supply generation circuit 75 generates and supplies the active power supply voltage Vss to each internal circuit in order to perform a continuity test operation. That is, even when the continuity test mode is set, the active power supply generation circuit 75 can generate the active power supply voltage Vss.
[0060]
Next, the characteristics of the SDRAM configured as described above will be described below.
(1) The test mode entry circuit provided in the SDRAM has three column address strobe signals / CAS, a chip select signal / CS, and a clock enable signal CKE in the test mode recognition circuit unit 13, that is, three signals. The continuity test mode can be entered with a small number of signal combinations.
[0061]
In addition, after the H level test mode signal φts after power-on is generated and the continuity test mode is entered, when the H level continuity test end signal φext or the H level detection signal φsx is output, the continuity test mode is set. Stopped.
[0062]
That is, the H level continuity test end signal φext or the H level normal operation mode detection signal φsx is maintained at the H level until the power is turned off, so that the SDRAM enters the continuity test mode until the power is turned off. Don't be. Therefore, even if there is a continuity test mode that is entered with a combination of a very small number of three signals that has a high probability of being erroneously entered, there is no possibility of erroneous entry during normal use.
[0063]
Moreover, since the SDRAM may only be entered into the continuity test mode once before normal use, there is no obstacle to normal use.
Further, when the normal operation mode detection signal φsx at H level is generated before the continuity test mode signal φts becomes H level, the continuity test mode is not set. Accordingly, the normal operation can be immediately performed, and the normal continuity operation mode can be smoothly executed by omitting the unnecessary continuity test mode in normal use.
[0064]
(2) Further, after the power is turned on, the PALL command output from the external device prior to other normal commands is detected to obtain the H-level normal operation mode detection signal φsx. Accordingly, the probability of entering the continuity test mode can be extremely low, and normal operations based on the PALL command and various commands immediately thereafter can be immediately executed.
[0065]
(3) In this reference example, the active power supply generation circuit 75 used in the normal operation can be used also in the continuity test. Therefore, it is not necessary to provide an active power generation circuit only for the continuity test, and an increase in circuit scale can be suppressed.
[0066]
(Embodiment)
Next, an embodiment in which the present invention is embodied in a test mode for testing the SDRAM itself before mounting will be described with reference to FIGS.
[0067]
This embodiment is different from the reference example in the content of the first mode that can be tested. In this embodiment, an example in which a data compression test is executed using the mask function will be described. In FIG. 7, the test mode entry circuit 80 includes a test mode recognition circuit unit 80a, a normal operation mode recognition circuit unit 80b, a test mode determination circuit unit 80c, and a starter circuit 80d.
[0068]
The test mode recognition circuit unit 80a includes a chip select signal / CS, a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE (that is, an external command), and memory address signals A0 to An from an external device. Is entered. Then, the test mode recognition circuit unit 80a detects whether a combination (command) of each signal input from the external device is a command in the data compression test mode. When the command from the external device is the data compression test mode, the test mode detection signal φ1 is output.
[0069]
The normal mode recognition circuit unit 80b is the same circuit as the normal operation mode recognition circuit unit 12 of the reference example, and outputs an H level normal operation mode detection signal φsx when a PALL command is input from an external device.
[0070]
Then, the test mode recognition circuit unit 80a and the normal operation mode recognition circuit unit 80b receive the power-on signal φon from the starter circuit 80d in the same manner as the reference example, and after initial setting, detect the respective modes. It has become.
[0071]
The test mode determination circuit unit 80c receives the test mode detection signal φ1 from the test mode recognition circuit unit 80a and the normal operation mode detection signal φsx from the normal mode recognition circuit unit 80b.
[0072]
Then, when the L level test mode detection signal φ1 is input earlier than the H level normal operation mode detection signal φsx, the determination circuit unit 80c outputs an H level test mode signal φts for executing the test mode. To do. Further, when the normal operation mode detection signal φsx having the H level is input earlier than the test mode detection signal φ1 having the L level, the determination circuit unit 80c enters the test mode even if the test mode signal φ1 having the L level is input later. An L level test mode signal φts indicating that no transition is made is output.
[0073]
FIG. 8 is a principal circuit diagram for explaining an input / output circuit portion connected to the input / output terminals DQ0 and DQ1 of the SDRAM. In this embodiment, the SDRAM has a large number of input / output terminals (for example, 16 or 32). However, for convenience of explanation, in the present embodiment, the four input / output terminals DQ0, DQ1,. An SDRAM provided with DQ2 and DQ3 will be described. The input / output circuit portion connected to the two input / output terminals DQ0 and DQ1 will be described, and the output circuit portion will be described because the output portion of the input / output circuit portion is characteristic. The input / output circuit portions of the other input / output terminals DQ2 and DQ3 are omitted for convenience of explanation.
[0074]
Output data DC0X and DC0Z read from the memory cell and output from the input / output terminal DQ0 are input to the NOR circuits 81a and 81b, respectively. The output data DC0X and the output data DC0Z are complementary signals. On the other hand, output data DC1X and DC1Z read from the memory cell and output from the input / output terminal DQ1 are input to the NOR circuits 82a and 82b, respectively. The output data DC1X and the output data DC1Z are complementary signals.
[0075]
Each NOR circuit 81a, 81b, 82a, 82b is a NOR circuit having two input terminals, and inputs the first data mask signal φMSK0 in addition to the output data. The first data mask signal φMSK0 is a signal input from an external device, and outputs whether or not data to be written to the memory cell is input via the input / output terminals DQ0 and DQ1 and the data read from the memory cell. It is a signal that determines whether or not. When the first data mask signal φMSK0 is at the H level, the mask mode in which data is not input / output via the input / output terminals DQ0 and DQ1 is entered. When the first data mask signal φMSK0 is at the L level, normal data input is performed. The non-mask mode is performed in which output is performed via the input / output terminals DQ0 and DQ1.
[0076]
In addition to the first data mask signal φMSK0, the SDRAM receives a second data mask signal φMSK1 from an external device (not shown) from the external device. The second data mask signal φMSK1 is a signal that determines whether to input data to be written to the memory cell via the other input / output terminals DQ2 and DQ3 and whether to output data read from the memory cell. When the second data mask signal φMSK1 is at the H level, the mask mode in which data is not input / output via the input / output terminals DQ2 and DQ3 is entered. When the second data mask signal φMSK1 is at the L level, normal data input is performed. The non-mask mode is performed in which output is performed via the input / output terminals DQ2 and DQ3.
[0077]
Therefore, each inverter circuit 83a, 83b, 84a, 84b connected to the output terminal of each NOR circuit 81a, 81b, 82a, 82b has the first data mask signal φMSK0 at the L level (in the non-mask mode). Output the corresponding output data DC0X, DC0Z, DC1X, DC1Z. Each inverter circuit 83a, 83b, 84a, 84b does not output the corresponding output data DC0X, DC0Z, DC1X, DC1Z when the first data mask signal φMSK0 is at the H level (in the mask mode), but at the H level. The signal is output.
[0078]
Inverter circuits 83a and 83b are connected to output buffer 86 via transfer gates 85a and 85b, respectively. The transfer gates 85a and 85b are composed of a PMOS transistor and an NMOS transistor, and the test mode signal φts is input to the gates of the PMOS transistors via inverter circuits 87 and 88, respectively. Further, the test mode signal φts is inputted to the gates of the NMOS transistors of the transfer gates 85a and 85b via the inverter circuit 88.
[0079]
When the test mode signal φts is at the H level (in the test mode), the transfer gates 85a and 85b are turned off. When the test mode signal φts is at L level (in the non-test mode), the transfer gates 85a and 85b are turned on.
[0080]
Therefore, in the non-test mode and the non-mask mode, the inverter circuits 83a and 83b output the output data DC0X and DC0Z to the output buffer 86. In the non-test mode and the mask mode, the inverter circuits 83a and 83b output an H level signal to the output buffer 86.
[0081]
On the other hand, in the test mode, the output signals of the inverter circuits 83a and 83b are not output to the output buffer 86 regardless of the mask mode and the non-mask mode. The output buffer 86 includes a PMOS transistor T21 and an NMOS transistor T22. The source terminal of the PMOS transistor T21 is connected to the power supply line of the external power supply voltage Vcc, and the drain terminal of the PMOS transistor T21 is connected to the drain terminal of the NMOS transistor T22. The source terminal of the NMOS transistor T22 is connected to a power line for ground voltage. Further, the drain terminals of the PMOS transistor T21 and the NMOS transistor T22 are connected to the input / output terminal DQ0.
[0082]
The gate terminal of the PMOS transistor T21 is connected to the output terminal of the transfer gate 85a through inverter circuits 86a and 86b. The gate terminal of the NMOS transistor T22 is connected to the output terminal of the transfer gate 85b via the inverter circuit 86c.
[0083]
Accordingly, when the H level output data DC0X and the L level output data DC0Z are input to the output buffer 86, the PMOS transistor T21 is turned off and the NMOS transistor T22 is turned on, so that the L level from the input / output terminal DQ0. Output data will be output. Incidentally, when L level output data DC0X and H level output data DC0Z are inputted, H level output data is outputted from the input / output terminal DQ0.
[0084]
The inverter circuits 84a and 84b are connected to the output buffer 90 via transfer gates 89a and 89b, respectively.
The transfer gates 89a and 89b are composed of a PMOS transistor and an NMOS transistor, and the test mode signal φts is input to the gates of the PMOS transistors via inverter circuits 87 and 88, respectively. Further, the test mode signal φts is inputted to the gates of the NMOS transistors of the transfer gates 85a and 85b via the inverter circuit 88. That is, the transfer gates 89a and 89b operate in the same manner as the transfer gates 85a and 85b.
[0085]
Therefore, in the non-test mode and the non-mask mode, the inverter circuits 84a and 84b output the output data DC1X and DC1Z to the output buffer 90. In the non-test mode and the mask mode, the inverter circuits 84a and 84b output an H level signal to the output buffer 90.
[0086]
On the other hand, in the test mode, the output signals of the inverter circuits 84a and 84b are not output to the output buffer 90 regardless of the mask mode and the non-mask mode. The output buffer 90 includes a PMOS transistor T23 and an NMOS transistor T24. The source terminal of the PMOS transistor T23 is connected to the power supply line of the external power supply voltage Vcc, and the drain terminal of the PMOS transistor T23 is connected to the drain terminal of the NMOS transistor T24. The source terminal of the NMOS transistor T24 is connected to a power line for ground voltage. Further, the drain terminals of the PMOS transistor T23 and the NMOS transistor T24 are connected to the input / output terminal DQ1.
[0087]
The gate terminal of the PMOS transistor T23 is connected to the output terminal of the transfer gate 89a via the inverter circuits 90a and 90b. The gate terminal of the NMOS transistor T24 is connected to the output terminal of the transfer gate 89b via the inverter circuit 90c.
[0088]
Therefore, when the H level output data DC1X and the L level output data DC1Z are input to the output buffer 90, the PMOS transistor T23 is turned off and the NMOS transistor T24 is turned on, so that the L level from the input / output terminal DQ1. Output data will be output. Incidentally, when the L level output data DC1X and the H level output data DC1Z are input, the H level output data is output from the input / output terminal DQ1.
[0089]
The signal lines connecting the output buffer 90 and the transfer gates 89a and 89b are connected to power supply lines to which the external power supply voltage Vcc is supplied via PMOS transistors T25 and T26, respectively. The test mode signal φts is input to the gates of the PMOS transistors T25 and T26 via the inverter circuit 88. When the test mode signal φts is at the H level (in the test mode), the PMOS transistors T25 and T26 are turned on. Further, when the test mode signal φts is at the L level (in the non-test mode), the PMOS transistors T25 and T26 are turned off.
[0090]
That is, the PMOS transistors T25 and T26 constitute a clamp circuit that clamps the signal line to the H level in the data compression test mode.
A data compression circuit unit 91 is provided in the input / output circuit. The data compression circuit unit 91 of this embodiment is greatly different from the conventional data compression circuit unit. In the data compression circuit unit 91 of the present embodiment, the output data output from the two input / output terminals DQ0 and DQ1 out of the four input / output terminals DQ0 to DQ3 are all the same (level) or mutually. This circuit determines whether the contents (level) are different and outputs the determination result to the input / output terminal DQ0. Although not shown, the SDRAM has data compression circuit sections for the remaining two input / output terminals DQ2 and DQ3, and whether the output data output from the input / output terminals DQ2 and DQ3 are all the same (level). Alternatively, it is determined whether the contents (levels) are different from each other, and the determination result is output to the input / output terminal DQ2.
[0091]
That is, the data compression circuit 91 according to the present embodiment is consistent with the division of the input / output terminals DQ0 to DQ3 masked by the first data mask signal φMSK0 and the second data mask signal φMSK1. It is very different from the circuit.
[0092]
The data compression circuit unit 91 includes first and second exclusive NOR circuits (exclusive OR circuits) 92 and 93. The first exclusive NOR circuit 92 receives the output data DC0X and the output data DC1X. Therefore, when the output data DC0X and the output data DC1X have the same content (level), the first exclusive NOR circuit 92 outputs an L level signal. Incidentally, when the output data DC0X and the output data DC1X have different contents (levels), the first exclusive NOR circuit 92 outputs an H level signal.
[0093]
The second exclusive NOR circuit 93 receives the output data DC0Z and the output data DC1Z. Therefore, when the output data DC0Z and the output data DC1Z have the same content (level), the second exclusive NOR circuit 93 outputs an L level signal. Incidentally, when the output data DC0Z and the output data DC1Z have different contents (levels), the second exclusive NOR circuit 93 outputs an H level signal.
[0094]
Output signals of the first and second exclusive NOR circuits 92 and 93 are output to the NOR circuit 95.
That is, the output data output to the input / output terminal DQ0 based on the output data DC0X, DC0Z and the output data output to the input / output terminal DQ1 based on the output data DC1X, DC1Z have the same content (level). At this time, the output signal SG3 of the NOR circuit 95 becomes H level.
[0095]
On the other hand, when the output data output to the input / output terminal DQ0 and the output data output to the input / output terminal DQ1 are not the same content (level), the output signal SG3 of the NOR circuit 95 is at the L level.
[0096]
The output signal SG3 of the NOR circuit 95 is output to the first and second NOR circuits 96a and 96b. The first and second NOR circuits 96a and 96b receive the output signal SG3 and the first data mask signal φMSK0.
[0097]
Accordingly, the inverter circuit 97 connected to the output terminal of the first NOR circuit 96a outputs the output signal SG3 of the NOR circuit 95 when the first data mask signal φMSK0 is at L level (in the non-mask mode). Further, when the first data mask signal φMSK0 is at the H level (in the mask mode), the inverter circuit 97 does not output the output signal SG3 of the NOR circuit 95 but outputs an H level signal.
[0098]
The second NOR circuit 96b outputs a signal obtained by inverting the output signal SG3 when the first data mask signal φMSK0 is at the L level (in the non-mask mode). Further, when the first data mask signal φMSK0 is at the H level (in the mask mode), the second NOR circuit 96b does not output a signal obtained by inverting the output signal SG1, but outputs an L level signal.
[0099]
That is, in the non-mask mode, when the output data output to the input / output terminal DQ0 and the output data output to the input / output terminal DQ1 have contents (levels) that do not match, the inverter circuit 97 is at the L level. The second NOR circuit 96b outputs the signal to the first and second transfer gates 98a and 98b, respectively.
[0100]
In the non-mask mode, when the output data output to the input / output terminal DQ0 and the output data output to the input / output terminal DQ1 have the same contents (level), the inverter circuit 97 is at the H level. The second NOR circuit 96b outputs an L level signal to the first and second transfer gates 98a and 98b, respectively.
[0101]
On the other hand, in the mask mode, regardless of the output signal SG3 of the NOR circuit 95, the inverter circuit 97 sends an H level signal and the second NOR circuit 96b sends an L level signal to the first and second transfer gates 98a and 98b, respectively. Output.
[0102]
The first and second transfer gates 98a and 98b as gate circuits are composed of PMOS transistors and NMOS transistors, and the test mode signal φts is input to the gates of the PMOS transistors via an inverter circuit 88, respectively. The test mode signal φts is input to the gates of the NMOS transistors of the first and second transfer gates 98a and 98b via inverter circuits 87 and 88.
[0103]
When the test mode signal φts is at the H level (in the test mode), the first and second transfer gates 98a and 98b are turned on. Further, when the test mode signal φts is at the L level (in the non-test mode), the first and second transfer gates 98a and 98b are turned off.
[0104]
Therefore, in the test mode, the output signal of the inverter circuit 97 is output to the inverter circuit 86b of the output buffer 86, and the output signal of the second NOR circuit 96b is output to the inverter circuit 86b of the output buffer 86. At this time, the transfer gate circuits 85a, 85b, 89a and 89b are in the off state.
[0105]
Conversely, in the non-test mode, the output signals of the inverter circuit 97 and the second NOR circuit 96b are not output to the output buffer 86. At this time, the transfer gate circuits 85a, 85b, 89a, and 89b are in the on state.
[0106]
Thus, for example, when the second data mask signal φMSK1 is at the H level (in mask mode) and the first data mask signal φMSK0 is at the L level (non-mask mode), the test mode signal φts at the H level is generated. Then, the data compression test mode is executed. Then, H level write data is input from the external device to the input / output terminals DQ0 and DQ1, respectively, and written to the memory cell at a predetermined address.
[0107]
Subsequently, when the data written to the predetermined address is read from the input / output terminals DQ0 and DQ1 again, the H-level test mode signal φts is output, so that the transfer gates 85a, 85b, 89a and 89b are turned off. The first and second transfer gates 98a and 98b are turned on. That is, the compressed data from the data compression circuit unit 91 and the like are output.
[0108]
Therefore, when the output data DC0X and the output data DC1X have the same contents (the output data DC0Z and the output data DC1Z have the same contents), an H level output signal is output to the output buffer 86 via the first transfer gate 98a. An L level output signal is output to the output buffer 86 via the second transfer gate 98b. Accordingly, an L level coincidence signal is output from the input / output terminal DQ0.
[0109]
At this time, when the contents of the output data DC0X and the output data DC1X do not match each other (when the contents of the output data DC0Z and the output data DC1Z do not match), the output buffer is passed through the first transfer gate 98a. An L level output signal is output to 86. Also, an H level output signal is output to the output buffer 86 via the second transfer gate 98b. Accordingly, an H level mismatch signal is output from the input / output terminal DQ0.
[0110]
That is, the data compression test mode for the input / output terminals DQ0 and DQ1 can be performed in a state in which a mask function that could not be performed conventionally is used (masked with respect to the input / output terminals DQ2 and DQ3). Therefore, the number of terminals that the tester must connect to the SDRAM for testing can be reduced, and the number of SDRAMs to be simultaneously tested by the tester can be increased by the amount of reduction in the number of terminals.
[0111]
Next, the characteristics of the SDRAM configured as described above will be described below.
(1) The test mode entry circuit 80 provided in the SDRAM can enter the data compression test mode in which the mask function is activated in the test mode recognition circuit unit 80a.
[0112]
In addition, as in the reference example, the SDRAM may only be entered into the data compression test mode once before normal use, so there is no obstacle to normal use.
[0113]
Further, when the normal operation mode detection signal φsx at the H level is generated before the test mode signal φts becomes the H level, the data compression test mode in which the mask function is activated is not set. Accordingly, the normal operation can be immediately performed, and when it is normally used, an unnecessary data compression test mode is omitted, and the normal operation can be smoothly executed.
[0114]
(2) Further, after the power is turned on, the PALL command output from the external device is determined prior to other normal commands to obtain the H level detection signal φsx. Therefore, the normal operation based on the PALL command and the various commands that follow can be immediately executed without entering the test mode.
[0115]
(3) Furthermore, in the present embodiment, when testing the SDRAM before shipment, the data compression test mode can be executed by using a mask function that could not be performed conventionally. As a result, the efficiency of the test can be improved, and a more precise test can be performed and a highly accurate SDRAM can be shipped.
[0116]
Embodiments of the invention are not limited to the above reference examples and embodiments, and may be implemented as follows.
In the above reference examples and embodiments, when a PALL command is generated, an H level detection signal φsx is obtained. However, the present invention is not limited to this, and normal commands such as a single bank precharge command, a bank active command, a mode register set command, a refresh command, a read command, and a write command can be used. Good. In particular, a command that is output earlier after the power is turned on is more effective.
[0117]
In the above reference examples and embodiments, it has been described that the normal operation mode recognition circuit unit 12 is provided only for the test mode. However, the detection signal φsx is obtained from the command decoder provided in the SDRAM. May be.
[0118]
In the above reference example, the continuity test mode is entered with a combination of three signals: the column address strobe signal / CAS, the chip select signal / CS, and the clock enable signal CKE. The continuity test mode is entered by combining a part of these three signals with a signal other than these three signals, or the continuity test mode is entered by a combination of signals other than four. Also good. In the case of a combination of 4 or more, a smaller number is more convenient for actually conducting a continuity test.
[0119]
In the reference example, the continuity test mode is entered with a combination of three signals. This may be a combination of two or four or more signals. Of course, the continuity test mode may be entered with one signal.
[0120]
In the above reference example, the active power supply generation circuit 75 provided for generating the active power supply Vss for normal operation is configured to be used for the continuity test. A circuit may be provided for implementation.
[0121]
In the reference example and the embodiment described above, the embodiment is embodied in the SDRAM. However, if there is one having a first mode in which a test can be performed and a second mode in which other operations are performed, other semiconductor memory devices and semiconductors The present invention may be embodied in a semiconductor device other than the memory device.
[0122]
The first mode test is not limited to the continuity test shown in the above reference example and the data compression test shown in the embodiment, and may be any test that is not performed during normal operation.
[0123]
【The invention's effect】
According to the present invention, the data compression test mode can be executed by using the mask function, so that the efficiency of the test can be improved and a more detailed test can be performed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a test mode entry circuit.
FIG. 2 is a circuit diagram of a normal operation mode recognition circuit unit.
FIG. 3 is a circuit diagram of a starter circuit.
FIG. 4 is a circuit diagram of an active power generation circuit.
FIG. 5 is an operation waveform diagram when a continuity test mode signal is generated.
FIG. 6 is an operation waveform diagram when a continuity test mode signal is not generated.
FIG. 7 is a block circuit diagram for explaining a test mode entry circuit according to the embodiment;
FIG. 8 is a main circuit diagram for explaining an input / output circuit unit according to the embodiment;
[Explanation of symbols]
11, 80d Starter circuit
12, 80b Normal operation mode recognition circuit section
13, 80a Test mode recognition circuit section
14, 80c Test mode judgment circuit section
75 Active power generation circuit
80 Test mode entry circuit
98a First transfer gate circuit
98b Second transfer gate circuit
φts Test mode signal
φ1 Test mode detection signal
φsx Normal operation mode detection signal
φMSK0 First data mask signal
φMSK1 Second data mask signal

Claims

マスクモード状態と非マスクモード状態とを示す第１のマスク信号が含まれる複数のマスク信号によって複数の出力データをマスク制御可能な半導体装置において、
複数のデータ入出力端子群と、
該複数のデータ入出力端子群を構成する第１のデータ入出力端子群に属する複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１のデータ入出力端子群のうちの第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力する第１のデータ圧縮回路と
を有し、前記第１のマスク信号がマスクモード状態を示す場合には、前記複数の第１出力データのレベルが一致するか否かにかかわらず前記第１のデータ入出力端子群に属する複数の第１出力データをマスク制御することを特徴とする半導体装置。 In a semiconductor device capable of masking a plurality of output data with a plurality of mask signals including a first mask signal indicating a mask mode state and a non-mask mode state ,
A plurality of data input / output terminal groups;
Said first data input and output a signal indicating a mismatch when the first data input-output terminal a plurality of first output level of the data belonging to the group constituting the plurality of data input-output terminal group does not match A first data compression circuit that outputs to a first input / output terminal of a terminal group, and outputs a signal indicating that they match when the levels of the plurality of first output data match to the first input / output terminal and has a <br/>, when said first mask signal indicating the mask mode state, the first data input and output regardless of whether the plurality of levels of the first output data matches wherein a masking control a plurality of first output data belonging to the terminal group.

前記複数のデータ入出力端子群を構成する第２の前記データ入出力端子群に属する複数の第２出力データのレベルが一致しない場合には不一致である旨の信号を前記第２のデータ入出力端子群のうちの第２入出力端子に出力し、前記複数の第２出力データのレベルが一致した場合には一致する旨の信号を前記第２入出力端子に出力する第２のデータ圧縮回路をさらに有し、
前記複数のマスク信号の１つであってマスクモード状態と非マスクモード状態とを示す第２の前記マスク信号がマスクモード状態を示す場合には、前記複数の第２出力データをマスクした状態で、前記第１のデータ圧縮回路は前記複数の第１出力データのレベルが一致しない場合には不一致である旨の信号を前記第１入出力端子に出力し、前記複数の第１出力データのレベルが一致した場合には一致する旨の信号を前記第１入出力端子に出力することを特徴とする請求項１記載の半導体装置。Second the data input when the terminal plurality of second output level of the data belonging to the group does not match the second data input signal indicating that the discrepancies constituting the plurality of data input-output terminal group Second data compression that is output to a second input / output terminal of the output terminal group, and outputs a signal indicating that they match to the second input / output terminal when the levels of the plurality of second output data match. Further comprising a circuit;
State the second said mask signal indicating the non-masked mode status and mask mode state be one of the plurality of mask signals to indicate a mask mode state is masked with the plurality of second output data in the first data compression circuit outputs a signal indicating that inconsistency on the first input and output terminals when the plurality of first output level of the data does not match, the plurality of first output data 2. The semiconductor device according to claim 1, wherein a signal indicating that the levels match is output to the first input / output terminal when the levels match .