JP3638130B2 - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- JP3638130B2 JP3638130B2 JP2001145517A JP2001145517A JP3638130B2 JP 3638130 B2 JP3638130 B2 JP 3638130B2 JP 2001145517 A JP2001145517 A JP 2001145517A JP 2001145517 A JP2001145517 A JP 2001145517A JP 3638130 B2 JP3638130 B2 JP 3638130B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- data
- active
- electro
- scanning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000011159 matrix material Substances 0.000 claims description 9
- 230000003287 optical effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 85
- 238000000034 method Methods 0.000 description 63
- 238000005401 electroluminescence Methods 0.000 description 59
- 238000010586 diagram Methods 0.000 description 36
- 101150110971 CIN7 gene Proteins 0.000 description 6
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 6
- 101150110298 INV1 gene Proteins 0.000 description 6
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- UHXOHPVVEHBKKT-UHFFFAOYSA-N 1-(2,2-diphenylethenyl)-4-[4-(2,2-diphenylethenyl)phenyl]benzene Chemical compound C=1C=C(C=2C=CC(C=C(C=3C=CC=CC=3)C=3C=CC=CC=3)=CC=2)C=CC=1C=C(C=1C=CC=CC=1)C1=CC=CC=C1 UHXOHPVVEHBKKT-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- XCJYREBRNVKWGJ-UHFFFAOYSA-N copper(II) phthalocyanine Chemical compound [Cu+2].C12=CC=CC=C2C(N=C2[N-]C(C3=CC=CC=C32)=N2)=NC1=NC([C]1C=CC=CC1=1)=NC=1N=C1[C]3C=CC=CC3=C2[N-]1 XCJYREBRNVKWGJ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- Y02B20/343—
Landscapes
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、有機EL(Electro Luminescence)素子やFED(Field Emission Device )素子等の電気光学素子をマトリックス状に配置して構成される表示装置に関し、特にその時間分割階調表示の手法に関する。
【0002】
【従来の技術】
近年、前記有機EL素子やFED素子等の自発光デバイスを用いた薄型表示装置の開発が活発に行われている。これら自発光デバイスでは、デバイスの発光輝度がデバイスを流れる電流密度に比例することが知られている。したがって、これら自発光デバイスとTFT等のアクティブ素子とを組合わせて電気光学素子を作成する場合、TFTのオン抵抗のバラッキが自発光デバイスを流れる電流値のバラツキとなり、輝度バラツキが発生することがある。
【0003】
そこで、前記TFTのオン抵抗バラツキを抑えるアナログ階調駆動回路の開発や、オン抵抗のバラツキの少ない条件を使用するデジタル階調駆動方法の開発が盛んに行われている。このうち、デジタル階調駆動方法としては、時間分割階調表示方法、画素分割階調表示方法および複数TFTを利用する方法などがある。
【0004】
図20は、前記複数TFTを用いてデジタル階調表示を実現する素子回路の電気回路図であり、特開2000−347623号公報に記載された構成である。表示パネル上にマトリクス状に配列される素子回路101は、有機EL素子102と、その駆動回路103とで構成されている。有機EL素子102は、駆動回路103において、相互に並列に配列される3つの駆動トランジスタq1〜q3と、各駆動トランジスタq1〜q3にそれぞれ直列接続されて該有機EL素子102の電流値を規制する抵抗r1〜r3とを介して供給される電流で発光する。各駆動トランジスタq1〜q3は、そのゲート端子に接続されるコンデンサc1〜c3に貯えられた電位でそれぞれ制御される。前記各コンデンサc1〜c3の電位は、走査信号線g1〜g3の選択出力に応答して、選択トランジスタq4〜q6がデータ信号線d1〜d3から供給される電位を取込むことで設定される。そして、前記駆動トランジスタq1〜q3を選択的に導通状態とすることで、複数階調表示を可能としている。
【0005】
また、図21は、前記画素分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図であり、IDW(International Display Workshops )’99や、特開2000−284727号公報において、M.Kimura達が発表した構成である。この素子回路111では、1つの画素が同じサイズの有機EL素子112〜114で形成されている。有機EL素子112は、駆動トランジスタq11から供給される電流で発光される。また、有機EL素子113,114は、駆動トランジスタq12から供給される電流で発光される。各駆動トランジスタq11,q12は、そのゲート端子に接続されるコンデンサc11,c12に貯えられた電位で制御される。各コンデンサc11,c12の電位は、走査信号線g11の選択出力に応答して、選択トランジスタq13,q14がデータ信号線d11,d12から供給される電位をそれぞれ取込むことで設定される。そして、前記駆動トランジスタq11,q12を選択的に導通状態とすることで、複数階調表示を可能としている。
【0006】
さらにまた、図22は、前記時間分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図であり、SID(Society of Information Display)’00で、K.Inukai達が発表した構成である。この素子回路121では、有機EL素子122は、駆動トランジスタq21から供給される電流で発光される。前記駆動トランジスタq21は、そのゲート端子に接続されるコンデンサc21に貯えられた電位で制御される。コンデンサc21の電位は、走査信号線g21の選択出力に応答して、選択トランジスタq22がデータ信号線d21から供給される電位を取込むことで設定され、走査信号線g22の選択出力に応答して、消去トランジスタq23がコンデンサc21の端子間を短絡することで初期化される。
【0007】
図23は、上記の素子回路121を用いた時分割階調駆動の駆動方法の一例を示す図である。この図23の例では、前記走査信号線g21は、G1〜G14の14本で1つの単位と想定されており、各走査信号線G1〜G14の選択様態を、図23(3)〜(16)で示している。また、この図23の例では、階調データは4ビットとされており、図23(2)で、表示されいているデータの重みを示している。図23(1)は単位時間の表示であり、図23(17)は通算時間の表示である。
【0008】
1フレーム期間Tfには、前記4ビット分の4つの走査期間Ts1〜Ts4が設定される。第1の走査期間Ts1(通算時間1〜14)では、走査信号線G1〜G14が順に選択されて、各画素のコンデンサc21が、第4bit目の階調データに合わせてON電位かOFF電位に設定されるとともに、その設定タイミングからビットの重みに対応した32単位時間に亘って、引続き表示が行われる。したがって、走査信号線G1で選択される素子回路では、通算時間1〜32が第4bit目のサブフレーム期間SF4となる。
【0009】
前記サブフレーム期間SF4の後には、同様に、第2の走査期間Ts2(通算時間33〜46)が設けられ、各画素のコンデンサc21の電位が第3bit目の階調データに合わせてON電位かOFF電位に設定されるとともに、その設定タイミングからビットの重みに対応した16単位時間に亘って、引続き表示が行われる。したがって、走査信号線G1で選択される素子回路では、通算時間33〜48が第3bit目のサブフレーム期間SF3となる。
【0010】
引続き、第3の走査期間Ts3(通算時間49〜62)が設けられ、各画素のコンデンサc21の電位が第2bit目の階調データに合わせてON電位かOFF電位に設定されるとともに、その設定タイミングからビットの重みに対応した8単位時間に亘って、引続き表示が行われる。しかしながら、前記ビットの重みに対応した8単位時間の表示時間は、走査期間Ts2の14単位時間よりも短いので、前記第3の走査期間Ts3の開始から8単位時間後に、その走査を追いかけるように、前記走査信号線g22が順に選択されて(通算時間57〜70)、各画素のコンデンサc21の電位が消去され、ブランク表示となる。このため、走査信号線G1で選択される素子回路では、通算時間49〜56が第2bit目のサブフレーム期間SF2となる。
【0011】
同様に、第4の走査期間Ts4(通算時間63〜76)では、各画素のコンデンサc21の電位が第1bit目の階調データに合わせてON電位かOFF電位に設定されるとともに、その設定タイミングからビットの重みに対応した4単位時間に亘って表示が行われた後、前記走査信号線g22が順に選択されて(通算時間67〜次フレームの4)、各画素のコンデンサc21の電位が消去され、ブランク表示となる。このため、走査信号線G1で選択される素子回路では、通算時間63〜66が第1bit目のサブフレーム期間SF1となる。
【0012】
【発明が解決しようとする課題】
しかしながら、図21で示す画素分割階調を用いる構成では、1つの画素領域に配置することができる部分画素数で、表示可能な階調数が制限されてしまうという問題がある。
【0013】
また、図20で示す複数TFTを用いる構成では、各抵抗r1〜r3の比を正確に1:2:4に設定することが困難であるので、結局r1=r2=r3と相互に等しい抵抗を用いることになり、必要な階調数分のトランジスタを1つの画素領域に配置することができず、1つの画素領域に配置することができる駆動トランジスタの個数によって、前記画素分割階調の場合と同様に表示可能な階調数が制限されてしまうという問題がある。
【0014】
したがって、上記何れの階調表示方法においても、必要な階調数を得るためには、前記図22の時間分割階調表示方法と組合わせる必要がある。実際、前記図21で示す画素分割階調を用いる構成でも、時間分割階調と組合わせることで、16階調を得ている。しかしながら、時間分割階調を用いる構成では、動画偽輪郭が発生するという問題がある。
【0015】
図24には、図23の駆動方法を用いて、8階調レベルの背景をバックに、7階調レベルの物体が画面上(G1側)から下(G14側)に動いてゆく場合に観察される動画偽輪郭を示している。すなわち、この図24の場合での動画偽輪郭は、7階調レベルの物体の動きに合わせて、画面上を上から下へと矢符αのように視線が移動するので、その視線上に背景の8階調目と、物体の4,2,1階調目との両方が捉えられ、15階調レベルが見える現象である。また、画面上を上から下へと矢符βのように視線が移動するので、その視線上に物体の8階調目と、背景の4,2,1階調目との両方が捉えられ、0階調レベルが見える現象でもある。
【0016】
図25に、前記15階調レベルの偽輪郭を示す。8階調レベルの一様な背景画面上を、7階調レベルの一様な物体が画面の上から下へと移動すると、物体の上側の輪郭線α1が、偽輪郭線α2となって見えてしまう。また、物体の下側の輪郭線β1が、偽輪郭線β2となって見えてしまう。
【0017】
本発明の目的は、動画偽輪郭の目立ちにくい時分割階調表示を実現する表示装置を提供することである。
【0018】
【課題を解決するための手段】
本発明の表示装置は、マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、前記記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、それら複数の記憶素子の和出力で前記電気光学素子を表示駆動し、前記アクティブ素子を選択走査する走査手段は、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動することを特徴とする。
【0019】
上記の構成によれば、相互に交差する複数の走査信号線およびデータ信号線で区画されてマトリクス状に配列された各領域に、電気光学素子、アクティブ素子および記憶素子を備え、アクティブ素子が前記走査信号線で選択されている間にデータ信号線に出力される表示データを前記記憶素子に取込み、非選択期間に亘って、その記憶素子で保持される表示データに対応した表示を行うようにした表示装置において、先ず記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、輝度レベルを設定するそれら複数の記憶素子の電圧または電流の和出力で前記電気光学素子を表示駆動するように構成する。そしてさらに、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動する。
【0020】
したがって、デジタル階調制御を時間分割階調制御で実現するにあたって、他方の記憶素子に上位ビット側の表示データを与え、一方の記憶素子に残余の下位ビット側の表示データを与えることで、たとえば2組の記憶素子を設けたとすると、それらの記憶素子の出力の重み、すなわち前記電圧または電流のレベルは相互に等しくなり、中間値(M階調レベルでM/2前後)以上の表示データでは、最上位ビットの表示データが「1」となって、電気光学素子は前記他方の記憶素子の出力で1フレーム期間を略発光し続け、その間に、残余の下位ビット側の表示データが「1」となったときには、前記一方の記憶素子の出力も加算されて、すなわち輝度レベルが倍となって発光することになる。
【0021】
これによって、時間分割階調制御を行うにあたって、中間値以上の表示データと中間値未満の表示データとが存在し、その境界が移動してゆく場合にも、前記中間値以上の表示データ分の発光は略連続して行われているので、動画偽輪郭の発生を抑えることができる。
【0022】
また、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は2組以上として、第1および第2の記憶素子ならびに第1および第2のアクティブ素子とし、前記第1のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段と、前記電位保持手段と前記第1の記憶素子との間に設けられる第3のアクティブ素子とをさらに備え、前記第1および第3のアクティブ素子を選択走査することで、前記第1の記憶素子および電位保持手段への表示データの書込み/読出しを制御することを特徴とする。
【0023】
上記の構成によれば、前記記憶素子ならびにアクティブ素子を2組以上とし、第1のアクティブ素子側では、電位保持手段で第1のアクティブ素子または記憶素子の出力電位を保持して、電気光学素子を表示駆動する。そして、その電位保持手段と第1の記憶素子との間に第3のアクティブ素子をさらに設けることで、該第1のアクティブ素子側では、電気光学素子を表示駆動するための表示データの設定の自由度を向上する。すなわち、たとえば第1および第3のアクティブ素子を共に選択走査することで、第1の記憶素子および電位保持手段へ共通に表示データを取込み、表示を行うことができる。また、第3のアクティブ素子を非選択状態とし、第1のアクティブ素子のみを選択走査することで、第1の記憶素子の記憶内容に影響を与えることなく、電位保持手段にのみ表示データを取込み、表示を行うことができる。さらにまた、第1のアクティブ素子を非選択状態とし、第3のアクティブ素子のみを選択走査することで、第1の記憶素子の記憶内容で電位保持手段の表示データを書換え、表示を行うことができる。
【0024】
したがって、一旦第1の記憶素子へ書込んだデータを第3のアクティブ素子の選択走査によって任意のタイミングで電位保持手段ヘ読出し、表示することができ、同じ表示データを用いて表示駆動する場合、データ信号線からのデータの再書込みを不要とすることができる。また、この走査は、他の画素領域の第1の記憶素子または電位保持手段ヘデータを書込む動作とは独立して実行できるので、1フレーム期間を短縮することができる。また、第1の記憶素子から表示データを読出して電位保持手段に設定するので、データ信号線やそれに接続される浮遊容量をチャージアップする必要はなく、低消費電力化を図ることができる。
【0025】
さらにまた、本発明の表示装置は、前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第4のアクティブ素子をさらに備えることを特徴とする。
【0026】
上記の構成によれば、第1のアクティブ素子の選択走査によることなく、第4のアクティブ素子を介して電位保持手段を前記予め定める初期化電位として、そのストアデータを消去することができる。
【0027】
したがって、第2のアクティブ素子側での表示の重みを2のn乗レベルとし、第1のアクティブ素子側での表示の重みを(2のn乗−1)レベルとし、第1および第2の記憶素子による電気光学素子の電流駆動能力が相互に等しい場合、通常の2進数データをそのまま使用することができる。
【0028】
また、本発明の表示装置は、前記記憶素子ならびにアクティブ素子は2組以上として、下位ビット側となる第1番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第2番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力は、前記第1番目の記憶素子の出力による電流駆動能力の2の乗数倍に順次設定されることを特徴とする。
【0029】
上記の構成によれば、デジタル階調制御を実現するにあたって、1フレーム期間内で、下位側の所定ビット分の表示データは第1番目の記憶素子に順次与えられ、それよりも上位側ビットの表示データはそれぞれ個別に第2番目以上の記憶素子に与えられ、各記憶素子の並列の出力で前記電気光学素子が表示駆動される。このとき、第1番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準として、第2番目以上の記憶素子の出力による電流駆動能力を2の乗数倍に順次設定する。すなわち、第2番目の記憶素子の出力による電流駆動能力は2の0乗=1倍、第3番目の記憶素子の出力による電流駆動能力は2の1乗=2倍、第4番目の記憶素子の出力による電流駆動能力は2の2乗=4倍、…という具合である。
【0030】
したがって、前記1フレーム期間に前記第2番目以降の記憶素子の出力による電気光学素子の発光が続くことになるので、動画偽輪郭の発生を、一層少なくすることができる。
【0031】
さらにまた、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は2組として、それぞれ第1および第2の記憶素子ならびに第1および第2のアクティブ素子とし、前記第1および第2のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第1および第2の電位保持手段と、前記各電位保持手段と前記第1および第2の記憶素子との間にそれぞれ設けられる第3のアクティブ素子とをさらに備え、前記第1および第2のアクティブ素子と、それらに個別に対応した第3のアクティブ素子とを選択走査することで、前記第1および第2の記憶素子ならびに第1および第2の電位保持手段への表示データの書込み/読出しを制御し、かつその制御を第1のアクティブ素子側と第2のアクティブ素子側とで、周期的に切換えることを特徴とする。
【0032】
上記の構成によれば、前記記憶素子ならびにアクティブ素子を2組とし、さらにそれぞれに電位保持手段を設け、その電位保持手段と記憶素子との間に第3のアクティブ素子をさらに設けることで、電気光学素子を表示駆動するための表示データの設定の自由度を向上しつつ、第1のアクティブ素子側と第2のアクティブ素子側とで共通の構成とし、周期的に切換えを行う。
【0033】
すなわち、たとえば第1および第3のアクティブ素子を共に選択走査することで、第1の記憶素子および第1の電位保持手段へ共通に表示データを取込み、表示を行うことができる。また、第3のアクティブ素子を非選択状態とし、第1のアクティブ素子のみを選択走査することで、第1の記憶素子の記憶内容に影響を与えることなく、第1の電位保持手段にのみ表示データを取込み、表示を行うことができる。さらにまた、第1のアクティブ素子を非選択状態とし、第3のアクティブ素子のみを選択走査することで、第1の記憶素子の記憶内容で第1の電位保持手段の表示データを書換え、表示を行うことができる。このような駆動が、第1のアクティブ素子側と第2のアクティブ素子側とで、それぞれ行うことができ、周期的に、切換え、すなわち与えるビットデータを入換える。
【0034】
したがって、電気光学素子側で、第1のアクティブ素子に対応した構成と第2のアクティブ素子に対応した構成とで電気光学素子の特性にバラツキがあっても、平均した輝度で観察することになるので、階調性の良い表示を得ることができる。
【0035】
また、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は2組以上として、そのうち2組を第1および第2の記憶素子ならびに第1および第2のアクティブ素子とし、前記第1および第2のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第1および第2の電位保持手段と、前記各電位保持手段と前記第1および第2の記憶素子との間にそれぞれ設けられる第3のアクティブ素子とをさらに備え、前記第1および第2のアクティブ素子と、それらに個別に対応した第3のアクティブ素子とを選択走査することで、前記第1および第2の記憶素子ならびに第1および第2の電位保持手段への表示データの書込み/読出しを制御し、かつ下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行うことを特徴とする。
【0036】
2のn乗の階調表示を行う場合に、最上位ビットのデータの表示を、一方のアクティブ素子側のみで行うと、他方のアクティブ素子側では、最小表示期間のブランク表示が必要になる。しかしながら、上記の構成によれば、下位ビットの表示データの与えられるアクティブ素子にも、その最上位ビットのデータの表示を行わせることで、前記ブランク表示を用いることなく、したがって1フレーム期間を最小限にして、前記2のn乗の階調表示を行うことができる。
【0037】
さらにまた、本発明の表示装置は、同一のデータ信号線の方向に隣接する第iの電気光学素子および第i−1の電気光学素子の第1の組み合わせと、前記データ信号線の方向に隣接する前記第iの電気光学素子および第i+1の電気光学素子の第2の組み合わせとが、2つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第1の組み合わせにおいて、前記第i−1の電気光学素子が第1の表示状態で表示する一方、前記第iの電気光学素子が第2の表示状態で表示し、前記第2の組み合わせにおいて、前記第iの電気光学素子が第1の表示状態で表示する一方、前記第i+1の電気光学素子が第2の表示状態で表示することを特徴とする。
【0038】
上記の構成によれば、入力する信号がインターレース信号の場合、たとえば奇数フィールドではiライン目とi+1ライン目との電気光学素子で対を成し、偶数フィールドではiライン目とi−1ライン目との電気光学素子で対を成す。そして、たとえば奇数フィールドで、奇数ラインの電気光学素子が最上位ビットの表示を行い、偶数ラインの電気光学素子が下位側ビットの表示を行い、偶数フィールドでは、奇数ラインの電気光学素子が下位側ビットの表示を行い、偶数ラインの電気光学素子が最上位ビットの表示を行う。
【0039】
これによって、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線を用いて、隣接する奇数ラインの電気光学素子に対応したアクティブ素子と偶数ラインの電気光学素子に対応したアクティブ素子との選択走査を工夫するだけで、動画偽輪郭の発生を抑えることができる。
【0040】
【発明の実施の形態】
本発明の実施の第1の形態について、図1〜図4に基づいて説明すれば、以下のとおりである。
【0041】
図1は、本発明の実施の第1の形態の有機ELディスプレイを実現する素子回路Aの電気回路図である。相互に交差する複数の走査信号線Gおよびデータ信号線D(図1では、1素子分を示しており、前記信号線G,Dも1本のみを示している。)で区画されてマトリクス状に配列された各領域に、該素子回路Aが形成される。また、前記走査信号線Gと平行にもう1本の走査信号線Sが形成され、前記データ信号線Dと平行に電源線Vが形成される。
【0042】
前記素子回路Aには、有機EL素子1と、その有機EL素子1へ前記電源線Vから電流を供給する2つのp型のTFTQ11,Q21とが設けられ、それら有機EL素子1およびTFTQ11,Q21が1つの電気光学素子を形成する。前記TFTQ11,Q21は、第1のメモリ回路M1および第2のメモリ回路M2によってそれぞれON/OFFが制御される。本実施の形態では、前記TFTQ11,Q21は同一の形状のものが使用され、したがって前記メモリ回路M1,M2によって制御される電流量は、ほぼ等しく設定される。これによって、階調直線性の良い表示を得ることができる。TFTQ11,Q21のゲートのONレベルはGND電位であり、OFFレベルは電源線Vの電位である。
【0043】
前記メモリ回路M1,M2は、相互に等しく構成され、p型のTFTQ1およびn型のTFTQ2から成る1段目のCMOSインバータINV1と、p型のTFTQ3およびn型のTFTQ4から成る2段目のCMOSインバータINV2とを備えて構成される。CMOSインバータINV1,INV2の電源電圧は、前記電源線Vと接地電位との間の電圧となり、CMOSインバータINV2の出力がCMOSインバータINV1の入力に帰還されて、自己保持、すなわちメモリ動作が行われる。CMOSインバータINV1の入力はn型のTFTQ12またはQ22のゲートにそれぞれ接続され、CMOSインバータINV2の出力は前記TFTQ11またはQ21のゲートにそれぞれ接続されている。
【0044】
前記メモリ回路M1,M2には、個別的に対応して、前記TFTQ12,Q22がそれぞれ設けられている。TFTQ12は、走査コントローラによって前記走査信号線Gが選択走査されると、データ信号線Dから表示データを取込み、メモリ回路M1に設定する。同様に、TFTQ22は、走査コントローラによって前記走査信号線Sが選択走査されると、データ信号線Dから表示データを取込み、メモリ回路M2に設定する。なお、以下の説明では、特に断らない限り、各素子回路AのTFTQ12,Q22は非導通状態である。すなわち、メモリ回路M1,M2に記憶されている表示データに対応した電流が、有機EL素子1に供給されているものとする。
【0045】
図2は、上述のように構成される素子回路Aを用いた有機ELディスプレイの駆動方法の一例を示す図である。この図2の例では、4ラインを走査の単位としている。したがって、素子回路は、各ラインに対応してA1〜A4で表されている。図2(5)〜(12)は、それぞれのメモリ回路M1,M2での表示データのストア状態を示す。また、この図2では、各素子回路Aで表示する階調数を4bit階調としており、第2のメモリ回路M2に4bit目のデータを取込み、第1のメモリ回路M1に残余の3〜1bit目のデータを取込むものとする。このため、図2(1)は各走査期間Ts1〜Ts4での単位時間表示であり、図2(2)はbit4のデータに対する通算表示時間を示し、図2(3)はbit3のデータに対する通算表示時間を示し、図2(4)はbit2,1のデータに対する通算表示時間を示す。図2(13)は、1フレーム期間Tf内での単位選択時間の通算時間である。
【0046】
第1の走査期間Ts1(図2(13)の通算時間で1〜8の期間)では、走査信号線S,Gで共通のデータ信号線Dを用いるので、先ず走査信号線Sを選択走査してTFTQ22を導通することで、メモリ回路M2に4bit目のデータを取込むとともに、該4bit目のデータの表示が開始される。次に、走査信号線Gを選択走査してTFTQ12を導通することで、メモリ回路M1に3bit目のデータを取込むとともに、該3bit目のデータの表示が開始される。このような4bit目のデータと3bit目のデータとの交互の取込み走査が、素子回路A1〜A4に対して、順に行われる。したがって、この走査期間Ts1は4×2=8単位時間となり、後述の残余の走査期間Ts2〜Ts4の2倍となる。
【0047】
続いて、第2の走査期間Ts2(図2(13)の通算時間で13〜16の期間)では、走査信号線Gのみが順に選択走査され、メモリ回路M1に2bit目のデータが取込まれてゆく。本実施の形態では、時間分割階調の1階調当りの表示期間を4単位時間とするので、この2bit目のデータの表示期間は8単位時間となる。したがって、1bit目のデータの走査を行う第3の走査期間Ts3は、前記第2の走査期間Ts2から8単位時間だけ遅れて走査を開始し、図2(13)の通算時間で、21〜24の期間となる。
【0048】
その後、第4の走査期間Ts4が設けられるけれども、前記1bit目のデータの表示期間は4単位時間であるので、該第4の走査期間Ts4は、図2(13)の通算時間で、25〜28の期間となる。この走査期間Ts4では、再び第1のメモリ回路M1に3bit目のデータが取込まれ、次のフレームの第1の走査期間Ts1でデータが更新されるまでの5単位時間に亘って、表示を継続する。
【0049】
したがって、4〜1bitの各データの表示時間は、素子回路A1について見れば、28:11(本来のフレーム期間分)+4(本来のフレーム期間分)+1(次のフレーム期間分):8:4=28:16:8:4=7:4:2:1、素子回路A4について見れば、22(本来のフレーム期間分)+6(次のフレーム期間分):8(本来のフレーム期間分)+1(本来のフレーム期間分)+7(次のフレーム期間分):8:4=7:4:2:1となる。したがって、各素子回路Aでは、有機EL素子1を、メモリ回路M1からの出力で0〜7階調レベルの発光を行わせることができ、メモリ回路M2からの出力で0または7階調レベルの発光を行わせることができる。
【0050】
ここで、有機EL素子1と接続される前記TFTQ11,Q12が相互に等しい形状およびサイズで形成されることで、前記2つのTFTQ11,Q12が共に導通することで輝度レベル14の発光が、一方のみが導通することで輝度レベル7の発光が、2つが共に遮断することで輝度レベル0の発光が、有機EL素子1においてそれぞれ行われることになる。また、有機EL素子1が単一の素子で形成されていても、メモリ回路M1,M2からの出力電流を加算することで、同様の表示を期待することができる。
【0051】
このように、1つの有機EL素子1を0,7,14の3つのレベルで発光させることで、図3で示すように、輝度レベル7の背景の中を輝度レベル6の物体が移動する場合、輝度レベル7の素子回路(図3ではA1,A4に相当)は常に輝度レベル7で点灯状態なので、矢符α11,β11で示すように、画面上を上から下へと、すなわち走査信号線G,Sの走査方向に視線が動いても、その輝度レベル7の素子回路に対して、輝度レベル6の素子回路(図3ではA2,A3に相当)は、殆ど動画偽輪郭を感じさせない表示が可能となる。図3(1)〜(13)は、前述の図2(1)〜(13)に、それぞれ対応している。
【0052】
図4には、前述のように構成される素子回路Aを用いた有機ELディスプレイの駆動方法の他の例を示す。前述の図2の駆動方法では、メモリ回路M2からの出力で表示される階調レベルが7であり、4bitデータを用いても、表示可能な階調レベルは0〜14の15階調レベルであり、4bitデータで本来表示することができる16階調レベルより少ない。そこで、この図4の駆動方法では、前記メモリ回路M1へ消去データを入力し、1階調分の表示期間を非発光状態とすることで、前記メモリ回路M2の出力で表示可能な階調レペルを8とするもである。この図4の例でも、前記図2と同様に、4ラインを走査の単位としており、図4(1)〜(13)は、それぞれ図2(1)〜(13)に対応している。
【0053】
走査期間Ts1から走査期間Ts3における走査信号線Gの選択走査が終了するまでの期間(図4(13)の通算時間で1〜24の期間)は、図2の場合と同様の駆動が行われる。本駆動方法では、その後、走査信号線Gが通常と同様に順に選択走査されて、通算時間で25〜28の期間は、前記メモリ回路M1に前記消去データが入力され、ブランク表示となる。このブランク表示の後の通算時間で28〜32の期間が、前記走査期間Ts4となって、メモリ回路M1に再び3bit目のデータが取込まれ、次のフレームの第1の走査期間Ts1でデータが更新されるまでの5単位時間に亘って、表示が継続される。
【0054】
したがって、4〜1bitの各データの表示時間は、素子回路A1について見れば、32:11(本来のフレーム期間分)+4(本来のフレーム期間分)+1(次のフレーム期間分):8:4=8:4:2:1となって、4bitデータをフルに使用した16階調レベルの表示が可能となる。すなわち、この図4の駆動方法は、消去データを表示させるために使用した通算時間25〜28で1階調分表示できるのに、わざわざ表示しないで0〜15階調レベルの16階調を表示したとも解釈できる。しかしながら、元々、デジタルデータは2進数データとして変換されることが多いので、この2進数データをそのままデー夕変換することなく取扱うことができれば、前記の1階調分減らしても好ましいと言える。すなわち、この図4の駆動方法では、図2の駆動方法のように16階調から15階調へデータ変換をする必要がないので、周辺回路の変更等を伴うことなく、容易に適用することができる。
【0055】
本発明の実施の第2の形態について、図5〜図7に基づいて説明すれば、以下のとおりである。
【0056】
図5は、本発明の実施の第2の形態の有機ELディスプレイにおける素子回路Aaの電気回路図である。この素子回路Aaは、前述の素子回路Aに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。この素子回路Aaは、前記メモリ回路M2に関する構成は素子回路Aと同様であるけれども、注目すべきは、メモリ回路M1に関する構成において、TFTQ12が直接TFTQ11のゲートに接続され、さらにそのゲートの電位を保持するコンデンサC1が設けられて該コンデンサC1の電位でTFTQ11がON/OFF制御され、有機EL素子1を流れる電流量が制御されるとともに、メモリ回路M1への前記表示データの書込み/読出しがTFTQ13を介して行われることである。このため、前記走査信号線G,Sと平行に、選択線Gaが設けられている。
【0057】
したがって、前記コンデンサC1の電位は、走査信号線Gが選択走査されているときにデータ信号線Dから取込まれ、設定される。一方、メモリ回路M1には、走査信号線Gおよび選択線Gaが共に選択走査されているときにデータ信号線Dから表示データが書込まれる。また、走査信号線Gが非選択状態で、かつ選択線Gaが選択走査されているときにメモリ回路M1から読出された表示データで、前記コンデンサC1の電位は設定される。
【0058】
このような素子回路Aaを用いた駆動方法の一例は、図6に示すようになる。この図6の例では、5ラインを走査の単位としており、したがって素子回路はA1〜A5であり、図6(5)〜(14)に、それぞれのコンデンサC1およびメモリ回路M2での表示データのストア状態を示す。また、5bit階調のデータを用いるものとし、図6(2)はbit5のデータに対する通算表示時間を示し、図6(3)はbit4のデータに対する通算表示時間を示し、図6(4)はbit3,2,1のデータに対する通算表示時間を示す。図6(1)は各走査期間Ts1〜Ts4での単位時間表示であり、図6(15)は1フレーム期間Tf内での単位選択時間の通算時間である。
【0059】
第1の走査期間Ts1(図6(15)の通算時間で1〜10の期間)では、先ず走査信号線Sを選択走査してTFTQ22を導通することで、メモリ回路M2に5bit目のデータを取込むとともに、該5bit目のデータの表示が開始される。次に、走査信号線Gおよび選択線Gaを選択走査してTFTQ12,Q13を導通することで、コンデンサC1およびメモリ回路M1に4bit目のデータを取込むとともに、該4bit目のデータの表示が開始される。このような5bit目のデータと4bit目のデータとの交互の取込み走査が、素子回路A1〜A5に対して、順に行われる。したがって、この走査期間Ts1は5×2=10単位時間となり、後述の残余の走査期間Ts2〜Ts4の2倍となる。
【0060】
続いて、第2の走査期間Ts2(図6(15)の通算時間で11〜15の期間)では、走査信号線Gのみが順に選択走査され、コンデンサC1に3bit目のデータが取込まれ、表示が開始される。このとき、選択線Gaは非選択状態であるので、TFTQ13は遮断し、メモリ回路M1は4bit目のデータを保持し続ける。本実施の形態では、時間分割階調の1階調当りの表示期間を2単位時間とするので、この3bit目のデータの表示期間は8単位時間となる。
【0061】
したがって、2bit目のデータの走査を行う第3の走査期間Ts3は、前記第2の走査期間Ts2から8単位時間だけ遅れて走査を開始し、図6(15)の通算時間で19〜23の期間となる。このときも前記走査期間Ts2と同様に、選択線Gaは非選択状態であるので、TFTQ13は遮断し、メモリ回路M1は4bit目のデータを保持し続ける。しかしながら、該走査期間Ts2が5単位時間であるのに対して、表示に必要な期間は4単位時間であるので、余分になる最後の1単位時間(図6(15)の通算時間で23〜27の期間)では、選択線Gaのみが順に選択走査され、TFTQ13を導通することでコンデンサC1にそのメモリ回路M1にストアされていた4bit目のデータを読出し、表示が行われる。
【0062】
そして、第4の走査期間Ts4(図6(15)の通算時間で24〜28の期間)でも、走査信号線Gのみが順に選択走査され、コンデンサC1に1bit目のデータが取込まれ、表示が開始される。ここでも、前記2bit目の表示と同様に、余分になる後半の3単位時間(図6(15)の通算時間で26〜30の期間)では、選択線Gaのみが順に選択走査され、再びメモリ回路M1から前記4bit目のデータを読出し、次のフレームの第1の走査期間Ts1でデータが更新されるまで、表示を継続する。
【0063】
したがって、5〜1bitの各データの表示時間は、素子回路A1について見れば、30:9(本来のフレーム期間分)+1(本来のフレーム期間分)+5(本来のフレーム期間分)+1(次のフレーム期間分):8:4:2=15:8:4:2:1となる。
【0064】
このように構成しても、動画偽輪郭を抑制する効果は、前記図1〜図4の構成と同様に有しており、さらに4bit階調目が3つに分割される分だけ、より動画偽輪郭抑制効果があると推測される。
【0065】
また、前述の素子回路Aでは、一旦メモリ回路M1へ書込んだデータを他のデータの表示後に表示させるためには、再度該メモリ回路M1へ書込む必要があるのに対して、この素子回路Aaでは、該メモリ回路M1とコンデンサC1とを用い、一旦該メモリ回路M1へ書込んだデータを選択線Gaの選択走査によって任意のタイミングでコンデンサC1ヘ読出し、表示することができ、前記再書込みを不要とすることができる。
【0066】
すなわち、この素子回路Aaおよびその駆動方法による効果は、図2と図6とを比較すれば明白である。前記コンデンサC1およびTFTQ13を持たない図2の駆動方法では4本の走査信号線G1〜G4を有する表示装置に4bit階調表示させるには28単位時間が必要であったのに対して、前記コンデンサC1およびTFTQ13を備える図6の駆動方法では、5本の走査信号線G1〜G5を有する表示装置に5bit階調表示させるのに30通算時間しか必要とならない。これによって、選択走査に要する時間を短縮し、1フレーム期間Tfを短縮することができる。
【0067】
また、図2の駆動方法では、3bit目のデータを改めて書直すために、データ信号線Dをチャージアップしなければならず、この場合、該データ信号線Dに接続される各素子回路AのTFTQ12,Q22等が浮遊容量として働くので、それら浮遊容量もチャージアップする必要があり、消費電力が嵩むという問題がある。これに対して、図6の駆動方法では、メモリ回路M1からTFTQ13を通してコンデンサC1へ至る経路だけチャージアップすればよいので、前記データ信号線Dをチャージアップする必要はなく、その分、低消費電力化を図ることができる。
【0068】
図7には、前述のように構成される素子回路Aaを用いた有機ELディスプレイの駆動方法の他の例を示す。前述の図6の駆動方法とは、1bit目のデータの取込みタイミングが異なるだけで、その他の点では大差はない。図7(1)〜(15)は、それぞれ図6(1)〜(15)に対応している。
【0069】
この駆動方法では、第1の走査期間Ts1(図7(15)の通算時間で1〜15の期間)では、先ず走査信号線Sを選択走査してTFTQ22を導通することで、メモリ回路M2に5bit目のデータを取込むとともに、該5bit目のデータの表示が開始される。次に、走査信号線Gおよび選択線Gaを選択走査してTFTQ12,Q13を導通することで、コンデンサC1およびメモリ回路M1に4bit目のデータを取込むとともに、該4bit目のデータの表示が開始される。ところが、前記4bit目のデータは、1単位時間表示されるだけで、直ちに、走査信号線Gのみが選択走査されてコンデンサC1に1bit目のデータが取込まれるとともに、該1bit目のデータの表示が開始される。そして、2単位時間表示された後、選択線Gaのみが選択走査されて、メモリ回路M1からコンデンサC1に4bit目のデータが読出されてセットされるとともに、再び該4bit目のデータの表示が開始される。このような5bit目のデータと4bit目のデータとのメモリ回路M2,M1へのそれぞれの取込み走査と、1bit目のデータのコンデンサC1へのセットとが、素子回路A1〜A5に対して、順に行われる。したがって、この走査期間Ts1は5×3=15単位時間となり、後述の残余の走査期間Ts2〜Ts4の3倍となる。
【0070】
続いて、第2の走査期間Ts2(図7(15)の通算時間で16〜20の期間)では、前記図6の走査期間Ts2と同様に、走査信号線Gのみが順に選択走査され、コンデンサC1に3bit目のデータが取込まれ、表示が開始される。そして、8単位時間に亘って表示した後、第3の走査期間Ts3(図7(16)の通算時間で24〜28の期間)では、前記図6の走査期間Ts3と同様に、走査信号線Gのみが順に選択走査され、コンデンサC1に2bit目のデータが取込まれて表示が行われ、最後の1単位時間(図7(15)の通算時間で28〜次のフレームの2の期間)では、選択線Gaのみが順に選択走査され、コンデンサC1にメモリ回路M1にストアされていた4bit目のデータを再度読出し、次のフレームの第1の走査期間Ts1でデータが更新されるまで、表示を継続する。
【0071】
このような駆動方法では、1フレーム期間Tfに占める走査期間Tsの割合は同じであるけれども(25/30)、走査期間の数を削減することができる。
【0072】
本発明の実施の第3の形態について、図8〜図10に基づいて説明すれば、以下のとおりである。
【0073】
図8は、本発明の実施の第3の形態の有機ELディスプレイにおける素子回路Abの電気回路図である。この素子回路Abは、前述の素子回路Aaに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Abでは、前述の素子回路Aaの構成に、第3のメモリ回路M3およびそれに関連するTFTQ31a,Q31b;Q32が設けられていることである。メモリ回路M3およびその入力端と前記データ信号線Dとの間に設けられるTFTQ32は、前述のメモリ回路M1,M2およびTFTQ12,Q22と同様に構成される。また、相互に並列に接続され、メモリ回路M3の出力で駆動され、前記電源線Vから有機EL素子1への電流量を制御するTFTQ31a,Q31bも、前述のTFTQ11,Q21と等しい面積に形成される。
【0074】
したがって、このメモリ回路M3に関する構成は、メモリ回路M1,M2に関する構成に比べて、2倍の電流を供給することが可能となっており、同じ時間だけ有機EL素子1を点灯させた場合、該メモリ回路M3にストアされる表示データは、メモリ回路M1,M2にストアされる表示データの2倍の重みを有することになる。メモリ回路M3への前記表示データの書込みを制御するTFTQ32は、前記走査信号線G,Sおよび選択線Gaと平行に設けられる走査信号線Kによって選択走査される。また、前記コンデンサC1の電位は、前記素子回路AaではGND電位から定められていたけれども、この素子回路Abでは電源線Vの電位から定められる。
【0075】
このような素子回路Abを用いた駆動方法の一例は、図9に示すようになる。この図9の例では、6ラインを走査の単位としており、したがって素子回路はA1〜A6であり、図9(6)〜(23)に、それぞれのコンデンサC1およびメモリ回路M2,M3での表示データのストア状態を示す。また、5bit階調のデータを用いるものとし、図9(2)はbit5のデータに対する通算表示時間を示し、図9(3)はbit4のデータに対する通算表示時間を示し、図9(4)はbit3のデータに対する通算表示時間を示し、図9(5)はbit2,1のデータに対する通算表示時間を示す。図9(1)は各走査期間Ts1〜Ts3での単位時間表示であり、図9(24)は1フレーム期間Tf内での単位選択時間の通算時間である。
【0076】
第1の走査期間Ts1(図9(24)の通算時間で1〜18の期間)では、先ず走査信号線Kを選択走査してTFTQ32を導通することで、メモリ回路M3に5bit目のデータを取込むとともに、該5bit目のデータの表示が開始される。次に、走査信号線Sを選択走査してTFTQ22を導通することで、メモリ回路M2に4bit目のデータを取込むとともに、該4bit目のデータの表示が開始される。続いて、走査信号線Gおよび選択線Gaを選択走査してTFTQ12,Q13を導通することで、コンデンサC1およびメモリ回路M1に3bit目のデータを取込むとともに、該3bit目のデータの表示が開始される。このような5〜3bit目のデータの交互の取込み走査が、素子回路A1〜A6に対して、順に行われる。したがって、この走査期間Ts1は6×3=18単位時間となり、後述の残余の走査期間Ts2,Ts3の3倍となる。
【0077】
続いて、第2の走査期間Ts2(図9(24)の通算時間で19〜24の期間)では、走査信号線Gのみが順に選択走査され、コンデンサC1に1bit目のデータが取込まれ、表示が開始される。このとき、選択線Gaは非選択状態であるので、TFTQ13は遮断し、メモリ回路M1は3bit目のデータを保持し続ける。本実施の形態では、時間分割階調の1階調当りの表示期間を5単位時間とするので、この1bit目のデータの表示期間は5単位時間となる。しかしながら、該走査期間Ts2が6単位時間であるのに対して、表示に必要な期間は前記5単位時間であるので、余分になる最後の1単位時間(図9(24)の通算時間で24〜29の期間)では、選択線Gaのみが順に選択走査され、コンデンサC1にメモリ回路M1にストアされていた3bit目のデータを読出し、表示が行われる。
【0078】
そして、第3の走査期間Ts3(図9(24)の通算時間で25〜30の期間)では、走査信号線Gのみが順に選択走査され、コンデンサC1に2bit目のデータが取込まれ、表示が開始される。そして、10単位時間に亘って表示した後に、選択線Gaのみが順に選択走査され、再びメモリ回路M1から前記3bit目のデータを読出し、次のフレームの第1の走査期間Ts1でデータが更新されるまで、表示を継続する。
【0079】
したがって、5〜1bitの各データの表示時間は、素子回路A1について見れば、35×2(2倍の電流量による重み分):34(本来のフレーム期間分)+1(次のフレーム期間分):16(本来のフレーム期間分)+1(本来のフレーム期間分)+1(本来のフレーム期間分)+2(次のフレーム期間分):10:5=70:35:20:10:5=14:7:4:2:1となる。
【0080】
このように3組以上のメモリ回路M1〜M3ならびにそれに対応したTFTQ12〜Q32を設け、下位ビット側となるメモリ回路M1,M2に対応したTFTQ11,Q21の電流駆動能力を相互に等しく設定し、メモリ回路M3に対応したTFTQ31a,Q31bの電流駆動能力もそれに等しく、すなわちメモリ回路M3による電流駆動能力をメモリ回路M1,M2の電流駆動能力の2倍に設定することで、デジタル階調制御を実現するにあたって、1フレーム期間Tf中、上位2bitのデータを常に点灯または消灯状態とすることで、動画偽輪郭を一層抑えた表示を行うことができる。
【0081】
ここで、本実施の形態では、発光する輝度レベルが0輝度レベルを含め、7,14,28の3つ以上が使用されている。この点では、従来技術で示した特開2000−347623号公報の複数TFTでの階調表示方法と同様である。しかしながら、同時にこの点は、従来技術で示したIDW’99の画素分割階調表示方法や、SID’00の時間分割階調表示方法とは異なる。IDW’99の画素分割階調表示方法や、SID’00の時間分割階調表示方法のように2つの輝度レベルを組合わせて階調表示する場合と、本発明や特開2000−347623号のように複数TFTでの階調表示方法で複数輝度レベルを用いる場合との効果の違いについて、以下に説明する。
【0082】
図10は、ある有機EL素子の発光輝度と発光効率との関係を示すグラフである。この材料では、参照符γ1で示す発光輝度が30[cd/m2 ]近辺で、参照符γ2で示す発光効率は23[lm/W]の最高効率を示す。その後、発光輝度が上昇する程、発光効率は低下する。そこで、仮に表示パネルの最高輝度が100[cd/m2 ]、有機EL素子の画素占有率が50%と仮定し、このパネルで50[cd/m2 ]の表示を得るための条件を考える。
【0083】
2つの輝度レベルを組合わせて階調表示する場合は、発光はパネルで最高輝度レベルである100[cd/m2 ]と0[cd/m2 ]との組合せとなる。パネルで100[cd/m2 ]を得るためには、占有率で半減するので、発光部で200[cd/m2 ]を得る必要がある。したがって、上記の場合、図10から、発光効率は約20[lm/W]となる。
【0084】
これに対して、本実施の形態のように(輝度0を含む)5段階で発光する場合、発光は中間輝度レベルである50[cd/m2 ]を用いれば良い。パネルで50[cd/m2 ]を得るためには、発光部で100[cd/m2 ]を得る必要がある。したがって、図10から、発光効率は100[cd/m2 ]に対応する約22[lm/W]となる。
【0085】
前者の例のように、輝度レベル0%と100%としか用いない場合の発光効率は、輝度レベル100%の発光効率となる。したがって、この輝度レベル100%が最高発光効率を示す場合、もしくはこの輝度レベル100%より高い輝度レベルが最高発光効率を示す場合は、この2値の輝度レベルを用いる方法が良い。一方、後者の例のように、輝度レベル0%と50%と100%とのように、3つ以上の発光レベルを用いる場合は、この輝度レベル0%と100%との間に最高発光効率がある場合に、より最高発光効率に近い輝度レベルが使用できるので、有効である。したがって、前記図10の特性のように輝度レベル0%と100%との間に最高発光効率がある場合に、3つ以上の発光レベルを用いる前記の各実施の形態の構成は、好適である。
【0086】
そして、3個のTFTQ12〜Q32を用い、下位ビット側となるTFTQ12,Q22の出力による電流駆動能力を相互に等しく設定し、TFTQ32の出力による電流駆動能力を前記TFTQ12,Q22の2倍に設定することで、時間分割階調制御を実現するにあたって、1フレーム期間Tf中、上位2ビットのデータを、常に点灯または消灯状態とすることができ、動画偽輪郭を一層抑えることができる。4個以上のTFTを用いる場合には、その出力による電流駆動能力を2の乗数倍に設定すればよい。
【0087】
本発明の実施の第4の形態について、図11および図12に基づいて説明すれば、以下のとおりである。
【0088】
図11は、本発明の実施の第4の形態の有機ELディスプレイにおける素子回路Acの電気回路図である。この素子回路Acは、前述の素子回路Aaに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Acでは、前記コンデンサC1を電源線Vの電位で充電することで、そのストアデータを消去するTFTQ14がさらに設けられるとともに、走査信号線G,Sおよび選択線Gaと平行に、もう1つの選択線Gbが設けられていることである。これらの選択線Ga,Gbは、選択走査される際には、択一的に選択される。このような消去用のTFT14を用いる構成は、従来技術の図22でも示されているけれども、前記の素子回路Abのように3つ目以上のメモリ回路M3〜を用いることなく、前記のような上位bitの階調レペルを2の階乗とすることができる。
【0089】
このような素子回路Acを用いた駆動方法の一例は、図12に示すようになる。この図12の例では、5ラインを走査の単位としており、したがって素子回路はA1〜A5であり、図12(1)〜(15)は、前述の図6(1)〜(15)にそれぞれ対応している。第1の走査期間Ts1〜第3の走査期間Ts3においてコンデンサC1に2bit目のデータを取込んでゆく時点までは、前述の図6の駆動方法と同一である。
【0090】
しかしながら、図6の駆動方法の場合は、該走査期間Ts3において余分になる最後の1単位時間(図6(15)の通算時間で23〜27の期間)では、選択線Gaのみが順に選択走査され、メモリ回路M1にストアされていた4bit目のデータを読出し、表示が行われるのに対して、この図12の駆動方法の場合は、前記最後の1単位時間(同様に図12(15)の通算時間で23〜27の期間)では、選択線Gbのみが順に選択走査され、前記TFTQ14を導通することで、コンデンサC1のデータが消去され、ブランク表示となる。
【0091】
そして、そのブランク表示は後述するように1階調分あればよいので、2単位時間に亘って行った後、第4の走査期間Ts4(図12(15)の通算時間で25〜29の期間)となり、走査信号線Gのみが順に選択走査され、コンデンサC1に1bit目のデータが取込まれ、表示が開始される。ここでも、前記2bit目の表示と同様に、余分になる後半の3単位時間(図12(15)の通算時間で27〜31の期間)では、選択線Gaのみが順に選択走査され、再びメモリ回路M1から前記4bit目のデータを読出し、その後もさらに3単位時間(図12(15)の通算時間で30〜32の期間)に亘って表示を行った後、次のフレームの第1の走査期間Ts1でデータが更新されるまで、表示を継続する。
【0092】
したがって、5〜1bitの各データの表示時間は、素子回路A1について見れば、32:9(本来のフレーム期間分)+6(本来のフレーム期間分)+1(次のフレーム期間分):8:4:2=16:8:4:2:1となる。したがって、前記2単位時間のブランク表示を挿入することで、メモリ回路M1側での表示の重みを(2のn乗−1)レベルとし、メモリ回路M2側での表示の重みを2のn乗レベルとすることができる。これによって、通常の2進数データをそのまま使用することができる。
【0093】
すなわち、前述の素子回路Aaを用いた図6,7の駆動方法は、メモリ回路M1とコンデンサC1とを用いて、1,2,…,(2のn乗)のように(n+1)bit階調を表示するとき、
(2の(n−1)乗)>(1+2+…+(2の(n−2)乗))
であるので、各bitの走査期間を(2の(n−2)乗)階調の表示期間とほぼ等しくし、予め(2の(n−1)乗)階調表示データをメモリ回路M1へ記憶させ、その後コンデンサC1を用いて(2の(n−2)乗),…,2,1階調表示を行い、その(2の(n−2)乗),…,2,1階調表示の余った時間に先のメモリ回路M1へ記憶させたデータを用いて、(2の(n−1)乗)階調表示の残った表示期間を表示させるものである。
【0094】
これに対して、この素子回路Acを用いた図12の駆動方法は、上記表示期間の合計が、
(2のn乗)>(1+2+…+(2の(n−2)乗)+(2の(n−1)乗))
と、メモリ回路M2を用いて(2のn乗)階調表示を行うべき期間より1階調分足りなくなるので、前記TFTQ14を用いてブランク表示するだけの期間を1階調分作り、2のn乗のM階調表示を実現させたものである。
【0095】
前述の図2,6,7等では、TFTQ21が導通状態となった時の発光量を、TFTQ11が導通状態となった時の発光量より1階調分大きくすれば、各bitデータの重みの比を、1:2:4:8等、2の階乗の重みとできる。これに対して、この図12では、TFTQ11,Q12の重みを等しくしている。それは、特性がほぼ等しいTFTや電気光学素子が作成される可能性は比較的高いが、特性が1階調レベルだけずれたTFTや電気光学素子が作成される可能性が比較的低いためである。
【0096】
そこで、表示可能な階調数Mを2の階乗−1とする場合は、前述の図2,6,7等のように、メモリ回路M2に最上位bitのデータを記憶させれば済むのに対して、階調数Mを2の階乗とする場合は、後述の図14のように、最上位bitのデータをメモリ回路M1へも記憶させたり、下位bitのデータをメモリ回路M2に記憶させたり、この図12のようにメモリ回路M1(やコンデンサC1)による発光に非発光期間を設ける等の処置が必要である。しかしながら、この場合、前述のように通常の2進数データをそのまま使用することができるので、余計なデータ変換回路は不要であり、好適である。
【0097】
本発明の実施の第5の形態について、図13および図14に基づいて説明すれば、以下のとおりである。
【0098】
図13は、本発明の実施の第5の形態の有機ELディスプレイにおける素子回路Adの電気回路図である。この素子回路Adは、前述の素子回路Aaに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Adでは、2つのメモリ回路M1,M2に関連する構成が、相互に等しいことである。すなわち、メモリ回路M1に関連して、TFTQ11,Q12,Q13およびコンデンサC1ならびに走査信号線Gおよび選択線Gaが設けられるのと同様に、メモリ回路M2に関連して、TFTQ21,Q22,Q23およびコンデンサC2ならびに走査信号線Sおよび選択線Saが設けられる。
【0099】
このような素子回路Adを用いた駆動方法の一例は、図14に示すようになる。この図14の例では、6ラインを走査の単位としており、したがって素子回路はA1〜A6であり、図14(5)〜(16)に、それぞれのコンデンサC1,C2での表示データのストア状態を示す。また、4bit階調のデータを用いるものとし、図14(2)はbit4のデータに対する通算表示時間を示し、図14(3)はbit3のデータに対する通算表示時間を示し、図14(4)はbit2,1のデータに対する通算表示時間を示す。図6(1)は各走査期間Ts1〜Ts4での単位時間表示であり、図6(17)は1フレーム期間Tf内での単位選択時間の通算時間である。
【0100】
この駆動方法は、奇数フレーム期間Tf1と偶数フレーム期間Tf2とで1組となっている。第1のフレーム期間Tf1の第1の走査期間Ts1(図14(17)の通算時間で1〜6の期間)では、走査信号線G,Sおよび選択線Saのみが順に選択走査されてTFTQ12;Q22,Q23が導通し、メモリ回路M2およびコンデンサC1,C2に4bit目のデータを取込むとともに、該4bit目のデータの表示が開始される。
【0101】
ここで、4bitのデータで16階調表示を実現するには、1階調当りの表示期間を4単位時間とすると、4bit目のデータの表示期間には4×8=32単位時間あればよく、そのうち前記コンデンサC1を用いて表示した期間が既に6単位時間あるので、コンデンサC2を用いて表示する期間は、合計で32−6=26単位時間あればよい。これは1フレーム期間Tfより4単位時間短いので、余分となる期間で、3bit目のデータを表示することができる。そして、その3bit目のデータがコンデンサC2に保持されている時間は、4単位時間となる。
【0102】
このため、第2の走査期間Ts2(図14(17)の通算時間で7〜12の期間)では、走査信号線G,Sおよび選択線Gaのみが順に選択走査されてTFTQ12,Q13;Q22が導通し、メモリ回路M1およびコンデンサC1,C2に3bit目のデータを取込むとともに、該3bit目のデータの表示が開始される。このとき、選択線Saは非選択状態であるので、TFTQ23は遮断し、メモリ回路M2は4bit目のデータを保持し続ける。その第2の走査期間Ts2の途中で、前記4単位時間が経過した時点で、選択線Saのみが選択走査されてTFTQ23が導通し、コンデンサC2に4bit目のデータが読出され、以降第1のフレーム期間Tf1の終了まで表示が行われることになる。コンデンサC1に関しては、第2の走査期間Ts2の終了まで、前記3bit目のデータの表示が行われる。
【0103】
続いて、第3の走査期間Ts3(図14(17)の通算時間で13〜18の期間)では、走査信号線Gのみが順に選択走査され、コンデンサC1に2bit目のデータが取込まれ、表示が開始される。このとき、選択線Gaは非選択状態であるので、TFTQ13は遮断し、メモリ回路M1は3bit目のデータを保持し続ける。本実施の形態では、前記のように時間分割階調の1階調当りの表示期間を4単位時間とするので、この2bit目のデータの表示期間は8単位時間となる。
【0104】
したがって、1bit目のデータの走査を行う第4の走査期間Ts4は、前記第3の走査期間Ts3から8単位時間だけ遅れて開始され、図14(17)の通算時間で21〜26の期間となり、走査信号線Gのみが順に選択走査される。このときも前記走査期間Ts3と同様に、選択線Gaは非選択状態であるので、TFTQ13は遮断し、メモリ回路M1は3bit目のデータを保持し続ける。そして、6単位時間の該走査期間Ts4に対して、表示に必要な期間は4単位時間であるので、余分になる後半の2単位時間(図14(17)の通算時間で25〜30の期間)では、選択線Gaのみが順に選択走査され、メモリ回路M1にストアされていた3bit目のデータを読出し、表示が行われる。
【0105】
したがって、4〜1bitの各データの表示時間は、素子回路A1について見れば、6×2+20:4+6+6:8:4=8:4:2:1となる。このように下位ビット側のコンデンサC1にも最上位ビットのデータを取込むことで、前記のブランク表示を用いることのない30単位時間で1フレーム期間Tfを構成しても、4bit目のデータの表示時間を32単位時間確保し、該4bitのデータをフルに使用した16階調表示を行うことができる。これによって、2のn乗の階調表示を行うにあたって、1フレーム期間Tfを最小限にすることができる。
【0106】
また、第2のフレーム期間Tf2では、前記第1のフレーム期間Tf1におけるメモリ回路M1およびコンデンサC1の組合わせと、メモリ回路M2およびコンデンサC2の組合わせとにおける表示データが相互に入換えられることになる。これは、TFTQ11とTFTQ21とで有機EL素子1へ供給する電流量に微妙なバラツキが発生する場合に備え、そのバラツキによる影響を4bit目とそれ以外のbitとへ分散させるためである。このようにすれば、前記TFTQ11とTFTQ21とで特性に多少のバラツキがあっても、階調性の良い表示を得ることができる。
【0107】
本発明の実施の第6の形態について、図15および図16に基づいて説明すれば、以下のとおりである。
【0108】
図15は、本発明の実施の第6の形態の有機ELディスプレイにおける素子回路Aeの電気回路図である。この素子回路Aeは、前述の素子回路Abに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Aeでは、前述の素子回路Adと同様に、総てのメモリ回路M1〜M3およびTFTQ12〜Q32に関して、それぞれ電位保持用のコンデンサC1〜C3および前記メモリ回路M1〜M3の書込み/読出し制御用のTFTQ13〜Q33が設けられていることである。前記TFTQ12〜Q32は走査信号線G,S,Kによってそれぞれ選択走査され、前記TFTQ13〜Q33は選択線Ga,Sa,Kaによってそれぞれ選択走査される。
【0109】
このような素子回路Aeを用いた駆動方法の一例は、図16に示すようになる。この図16の例では、6ラインを走査の単位としており、したがって素子回路はA1〜A6であり、図16(6)〜(23)に、それぞれのコンデンサC1〜C3での表示データのストア状態を示す。また、5bitのデータを用いるものとし、図16(2)はbit5のデータに対する通算表示時間を示し、図16(3)はbit4のデータに対する通算表示時間を示し、図16(4)はbit3のデータに対する通算表示時間を示し、図16(5)はbit2,1のデータに対する通算表示時間を示す。図16(1)は各走査期間Ts1〜Ts5での単位時間表示であり、図16(24)は1フレーム期間Tf内での単位選択時間の通算時間である。
【0110】
第1の走査期間Ts1(図16(24)の通算時間で1〜6の期間)では、先ず総ての走査信号線K,S,Gを選択走査してTFTQ12〜Q32を導通することで、コンデンサC1〜C3に5bit目のデータを取込むとともに、該5bit目のデータの表示が開始される。このとき、選択線Kaもまた選択走査され、TFTQ33が導通することで、メモリ回路M3に該5bit目のデータが取込まれる。このような5bit目のデータの取込み走査が、素子回路A1〜A6に対して、順に行われる。したがって、この走査期間Ts1は6単位時間となる。
【0111】
同様に、第2の走査期間Ts2(図16(24)の通算時間で7〜12の期間)でも、総ての走査信号線K,S,Gを選択走査してTFTQ12〜Q32を導通することで、コンデンサC1〜C3に4bit目のデータを取込むとともに、該4bit目のデータの表示が開始される。このときは、選択線Saが選択走査され、TFTQ23が導通することで、メモリ回路M2に該4bit目のデータが取込まれる。そして、コンデンサC3に関しては、5単位時間の表示を行った後、最後の1単位時間では、選択線Kaが選択走査され、メモリ回路M3から5bit目のデータが読出され、以降、1フレーム期間Tfの終了まで、その5bit目のデータの表示が行われる。
【0112】
続いて、第3の走査期間Ts3(図16(24)の通算時間で13〜18の期間)では、走査信号線S,Gを選択走査してTFTQ22,Q32を導通することで、コンデンサC2,C3に3bit目のデータを取込むとともに、該3bit目のデータの表示が開始される。その表示は、走査期間Ts3が終了しても、1単位時間だけ継続される。
【0113】
第4の走査期間Ts4(図16(24)の通算時間で20〜25の期間)では、走査信号線Gおよび選択線Gaを共に選択走査してTFTQ12,Q13を導通することで、コンデンサC1およびメモリ回路M1に2bit目のデータを取込むとともに、該2bit目のデータの表示が開始される。一方、該走査期間Ts4の開始から2単位時間経過した後に、選択線Saが選択走査され、メモリ回路M2から4bit目のデータが読出され、以降、1フレーム期間Tfの終了まで、その4bit目のデータの表示が行われる。
【0114】
第5の走査期間Ts5(図16(24)の通算時間で26〜31の期間)では、走査信号線Gのみを選択走査してTFTQ12を導通することで、コンデンサC1に1bit目のデータを取込むとともに、該2bit目のデータの表示が開始される。そして、1階調当りの表示時間は4単位時間であるので、該走査期間Ts5の開始から4単位時間経過した後に、選択線Gaが選択走査され、メモリ回路M1から2bit目のデータが読出され、以降の2単位時間に亘って表示される。
【0115】
したがって、5〜1bitの各データの表示時間は、素子回路A1について見れば、(6+20)×2(2倍の電流量による重み分)+6×2:5×2(前記2倍の重み分)+6×2+10:9+7:6+2:4=64:32:16:8:4=16:8:4:2:1となる。
【0116】
このようにしてもまた、前記のブランク表示を用いることなく、5bitのデータをフルに利用した64階調の表示を行うことができる。そして、1フレーム期間Tfは、4(1階調当りの単位時間)×(1+2+4+8+16)÷4(4つのTFTQ11,21;Q31a,Q31bで電流を供給するので4で割る)=31単位時間となる。
【0117】
本発明の実施の第7の形態について、図17〜図19に基づいて説明すれば、以下のとおりである。
【0118】
図17は、本発明の実施の第7の形態の有機ELディスプレイにおける縦方向に隣接した任意のラインの素子回路Aij,Ai+1jの電気回路図である。これらの素子回路Aij,Ai+1jは、相互に等しく形成される前述の素子回路Aeを応用したものである。ただし、コンデンサC1の一方の端子は前記TFTQ11に接続され、他方の端子はTFTQ15を介して前記電源線Vに接続される。このTFTQ15はp型であり、n型のTFTQ13とともに、ゲートは前記選択線Gaに共通に接続される。
【0119】
したがって、p型TFTQ15によるコンデンサC1からの表示データの読出しと、n型TFTQ13によるメモリ回路M1からの表示データの読出しとが択一的に行われ、その読出された表示データがTFTQ11のゲートに与えられることになる。このように構成すると、メモリ回路M1でコンデンサC1をチャージUP/DOWNするのに比べて、消費電力のロスを防げるので、低消費電力化に効果を有する。なお、このTFTQ15を用いることによる効果は、前述の各素子回路A,Aa,…等の他の素子回路に関しても、同様に得ることができる。
【0120】
これらの素子回路A1j,…,Aij,Ai+1j,…,Amjは、奇数フィールドと偶数フィールドとで、前記縦方向に隣接した素子回路、たとえばAijに対して、Ai+1jと、Ai−1jとが交互に組合わせられて駆動される。そして、たとえば画素数が縦480×横640のディスプレイにおいて、入力信号がインターレース信号であり、1フィールド当り240ライン分のデータしかない場合等に適用することができる。以下、この有機ELディスプレイでは、説明の簡略化のために白黒表示として、素子回路A1j〜Amjの数mも、11ライン分とする。
【0121】
前記インターレース走査において、前記の素子回路A1j〜A11jを応用した例が、図18に示す駆動方法である。ここでは、後述するように、第1のフィールド期間Tf1において、素子回路A1j,A3j,A5j,A7j,A9j(図18では列番号jは省略)と、素子回路A2j,A4j,A6j,A8j,A10jとを、あたかも1つの素子回路の如く扱って表示を行い、第2のフィールド期間Tf2において、素子回路A2j,A4j,A6j,A8j,A10jと素子回路A3j,A5j,A7j,A9j,A11jとを、あたかも1つの素子回路の如く扱って表示を行っている。そして、実際に選択走査されるのは、11本の走査信号線G1〜G11の内、各フィールドで1本おきの6本である。
【0122】
図18では、素子回路A1j〜A11jの表示状態を、図18(5)〜(15)でそれぞれ示す。図18(2)はbit4のデータに対する通算表示時間を示し、図18(3)はbit3のデータに対する通算表示時間を示し、図6(4)はbit2,1のデータに対する通算表示時間を示す。図18(1)は各走査期間Ts1〜Ts4での単位時間表示であり、図18(16)は1フィールド期間Tf内での単位選択時間の通算時間である。
【0123】
第1フィールド期間Tf1では、素子回路A2ijと素子回路A2i−1jとを一対として、第1の走査期間Ts1(図18(16)の通算時間1〜6の期間)で、素子回路A2i−1j(奇数ラインの素子回路)のTFTQ13を導通状態とし、TFTQ15を非導通状態とし、素子回路A2ij(偶数ラインの素子回路)のTFTQ13を非導通状態とし、TFTQ15を導通状態としながら、データ信号線Djから、各素子回路A2i−1jのメモリ回路M1と、各素子回路A2ijのコンデンサC1とに、共に4bit目のデータを取込み、表示が開始される。表示は、あたかも走査信号線Gが6本分であるかの如く行うので、この走査期間Ts1は6単位時間となる。
【0124】
次に、第2の走査期間Ts2(図18(16)の通算時間7〜12の期間)で、素子回路A2i−1jのTFTQ13を非導通状態とし、TFTQ15を導通状態とし、素子回路A2ijのTFTQ13を導通状態とし、TFTQ15を非導通状態としならが、データ信号線Djから、各素子回路A2ijのメモリ回路M1と、各素子回路A2i−1jのコンデンサC1とに、共に3bit目のデータを取込み、表示が開始される。表示は、あたかも走査信号線Gが6本分であるかの如く行うので、この走査期間Ts2も6単位時間となる。
【0125】
本実施の形態では、時間分割階調の1階調当りの表示時間を4単位時間としているので、1フィールド期間Tfは、4(1階調当りの単位時間)×(1+2+4+8)÷2(2つの素子回路A2i−1j,A2ijを用いて表示しているので、2で割る)=30単位時間となる。したがって、4bit目のデータの表示期間の重みは4×8=32単位時間であり、そのうち素子回路A2ijを用いて表示した期間が既に6単位時間あるので、素子回路A2i−1jを用いて表示する期間は、合計32−6=26単位時間あればよい。これは1フィールド期間Tfよりも4単位時間だけ短いので、その分前記3bit目のデータを表示することとして、素子回路A2i−1jが3bit目のデータを表示する時間は4単位時間となる。この時間は、1走査期間Tsより短いので、前記4単位時間遅れた通算時間11〜16の期間に、走査信号線G2i−1を用いた第1の選択走査とは独立して、前記選択線Ga2i−1を用いた第2の選択走査が行われ、素子回路A2i−1jでは、メモリ回路M1から4bit目のデータが読出されて、その4bit目のデータの表示に復帰する。この後、第1フィールド期間Tf1の終了まで、素子回路A2i−1jでは、走査信号線G2i−1は選択されず、また選択線Ga2i−1によっては、TFTQ13を導通状態とし、TFTQ15を非導通状態として保持される。
【0126】
続いて、第3の走査期間Ts3(図18(16)の通算時間13〜18の期間)では、前述のように素子回路A2i−1jのTFTQ13を導通状態のままとし、TFTQ15を非導通状態のままとして、4bit目のデータを表示するとともに、素子回路A2ijのTFTQ13を非導通状態とし、TFTQ15を導通状態とし、データ信号線Djから、各素子回路A2ijのコンデンサC1に、2bit目のデータを取込み、表示が開始される。この走査期間Ts3も6単位時間であるけれども、2bit目のデータの表示期間は8単位時間なので、該走査期間Ts3よりも2単位時間だけ長い。したがって、2単位時間待ってから次の第4の走査期間Ts4に入る。
【0127】
この走査期間Ts4(図18(16)の通算時間21〜26の期間)でも、素子回路A2i−1jのTFTQ13を導通状態のままとし、TFTQ15を非導通状態のままとして、4bit目のデータを表示するとともに、素子回路A2ijのTFTQ13を非導通状態とし、TFTQ15を導通状態とし、データ信号線Djから、各素子回路A2ijのコンデンサC1に、1bit目のデータを取込み、表示が開始される。この1bit目のデータの表示期間は4単位時間なので、該走査期間Ts4よりも2単位時間短い。そこで、走査信号線G2iを用いた第1の選択走査とは独立して、前記選択線Ga2iを用いた第2の選択走査が行われ、メモリ回路M1から3bit目のデータが読出されて、その3bit目のデータの表示に復帰する。この3bit目のデータは、前記素子回路A2i−1jの4bit目のデータとともに、第1フィールド期間Tf1の終了まで表示される。
【0128】
第2フィールド期間Tf2では、素子回路A2ijと素子回路A2i+1jとを一対として、素子回路A2i±1jと素子回路A2ijとの関係が第1フィールド期間Tf1とは逆になる。本発明の構成は、前述のような1つの有機EL素子1と複数の駆動用TFTQ12,Q22等を組合わせた場合だけでなく、本実施の形態のようにインターレース走査であたかも1つの素子回路が複数の副素子回路から構成されているように扱える場合や、ノンインターレース走査でも、実際に1つの素子回路が複数の副素子回路から構成されているような場合でも有効となる。また、本発明の構成は、素子回路A,Aa,Ab,…(以下、代表して参照符Aで示す)を構成する有機EL素子1を複数のレベルで発光させられれば適用可能であり、上記の各実施の形態にある複数のTFTを用いる場合に限定されない。
【0129】
このように構成することによって、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線Dを用いて、相互に隣接する奇数ラインの素子回路A2i−1jと偶数ラインの素子回路A2ijとの選択走査を工夫するだけで、特別な部分画素を用いなくても、動画偽輪郭の発生を抑えることができる。たとえば、画素数が縦480×横640の表示装置の場合、入力信号がインターレース信号であれば1フィールド当たり240本分のデータしかないので、画面縦方向480本のうち飛び飛びに240本を点灯させるか、縦方向2画素まとめて480本総てを点灯させるかの選択となり、このとき縦方向2画素まとめて480本総てを点灯させることで、特別な部分画素を設けなくても、動画偽輪郭の発生を抑えることができる。
【0130】
ところで、上記の各実施の形態から理解されるとおり、本発明の構成では、素子回路Aに配置したメモリ回路M1,M2,…の数より多いbit数の階調表示を実現するとき、適切なタイミングで素子回路A外から表示データを取込まなければならない。しかしながら、通常の映像信号では、各bitのデータは各素子回路Aの単位でまとめて転送される。したがって、上記各素子回路A単位の表示データをbit毎のデータに変換する必要がある。そのためのシステム構成の一例が、図19に示す表示装置11の構成である。この表示装置11では、素子回路Aは図11で示す素子回路Acで示している。
【0131】
すなわち、この表示装置11では、外部の回路から前記各素子回路Acの単位で送られてきた表示データは、RAM12に一旦貯えられる。また、その素子回路Ac単位の表示データの同期信号がコントローラ13へ入力される。そして、コントローラ13によって前記RAM12を制御し、各素子回路Ac単位の表示データの書込みと、bit単位に変換したデータの読出しとを行い、必要なタイミングでデータ変換を行い、素子回路Acijのデータ信号線Djへ供給する構成である。
【0132】
前記RAM12は、フレームメモリ等を実現するものであるが、どのようなフォーマットに変換したらよいかは表示装置毎に異なるので、このフレームメモリやフォーマット変換用の前記コントローラ13を表示パネルと一体化することが好ましい。このとき、前記メモリ回路M1,M2,…をTFTを用いて構成できるのであるから、同様に該フレームメモリやコントローラも、TFTを用いて一体形成することが好ましい。
【0133】
さらにまた、上記の素子回路A,Aa,Ab,…は、時間分割階調を用いて表示する(これを動画表示と記す)だけでなく、有機EL素子1に対応したメモリ回路M1,M2,…を用いて時間分割階調を用いてない表示(これを静止画表示と記す)を行うことも可能である。この場合、前記フレームメモリとコントローラとを表示パネルと一体化することで、前記動画表示時と静止画表示時とで各々最適なbitデータを生成することが可能となるので、好ましい。
【0134】
なお、前記RAM12はスタティックメモリから構成されていなくとも、1フレーム期間Tf以上の保持時間を持ったダイナミックメモリから構成されてもよい。特に、素子回路Acに配置したメモリ回路M1,M2がスタティックメモリ構成である場合、そのメモリ回路M1,M2に対応する上位bitデータを貯える前記RAM12のメモリは、ダイナミックメモリの方が、RAMサイズ等を小さくできるので好ましい。また、上記各実施の形態で示した駆動方法は、素子回路Aに配置したメモリ回路M1,M2,…の数より多い所望とする階調数の表示を最低限の駆動で実現する手法であるけれども、必要な階調数が前記メモリ回路M1,M2,…の数以下であれば、上記手法を使わずに、各素子回路Aに配置したメモリ回路M1,M2,…だけで表示を行うようにしてもよい。
【0135】
また、上記の各実施の形態では、記憶素子として2つのCMOSインバータINV1,INV2を用いたスタティックメモリ構成を取っているけれども、1フレーム期間Tf1に亘って電位を保持できるのであれば、コンデンサ等を用いたダイナミックメモリ構成であっても構わない。たとえば、素子回路Aのメモリ回路M1,M2のうち、一方をコンデンサとしたものは、図5の素子回路Aaにおいてメモリ回路M1を削除したものと考えることができ、この場合、コンデンサC1が時間分割階調制御される。また、素子回路Aのメモリ回路M1,M2のうち、両方をコンデンサとしたものは、図13の素子回路Adにおいてメモリ回路M1,M2を削除したものと考えることができ、この場合、コンデンサC1,C2の少なくとも一方が時間分割階調制御される。
【0136】
また、記憶素子としてもコンデンサを用い、そのコンデンサによって電位保持手段として用いるコンデンサC1,C2のデータの書換えを行う場合には、記憶素子として用いるコンデンサの容量を、電位保持手段として用いるコンデンサの容量より大きく(概ね2倍以上、好ましくは10倍以上で)なければならない。
【0137】
さらにまた、前記有機EL素子1の構造としては、たとえばガラス基板の上にITO等の透明な陽極を形成し、その上に有機多層膜、さらにAl等の陰極を形成した構成で実現することができる。また、前記有機多層膜にも幾つかの構造があるけれども、たとえば、正孔入層(または陽極バッファ層)としてCuPcを、正孔輸送層としてTPDを、発光層としてDPVBi、Zn(oxz)2、DCMをドーパントとしたAlq等を、電子輸送層としてはAlq等を積層した構成が好ましい。
【0138】
一方、上述のような有機EL素子1を駆動するためのTFTQ11,Q21等は、電荷移動度の大きな多結晶シリコンプロセスで製作されたTFTを用いる必要があり、たとえば特開平10−301536号公報などで実現することができる。上記の工程では、プロセスの最高温度を、ゲート絶縁膜形成時の600℃程度に抑えることができ、高耐熱性ガラスを使用することができる。
【0139】
【発明の効果】
本発明の表示装置は、以上のように、マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、輝度レベルを設定するそれら複数の記憶素子の電圧または電流の和出力で前記電気光学素子を表示駆動するようにし、さらに一方の記憶素子に対応したアクティブ素子を時間分割階調駆動する。
【0140】
それゆえ、デジタル階調制御を時間分割階調制御で実現するにあたって、中間値以上の表示データでは他方の記憶素子は1フレーム期間を略発光し続けることになり、中間値以上の表示データと中間値未満の表示データとの境界があり、それが移動してゆく場合に、動画偽輪郭の発生を抑えることができる。
【0141】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を2組以上とするとともに、第1のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段および前記電位保持手段と第1の記憶素子との間に設けられる第3のアクティブ素子をさらに設け、第1のアクティブ素子の選択走査とは独立して第3のアクティブ素子を選択走査することで、表示データを直接電位保持手段へ書込むことができるとともに、第1の記憶素子へ書込んだ表示データを読出して前記電位保持手段へ書込むことができるようにする。
【0142】
それゆえ、一旦第1の記憶素子へ書込んだデータを第3のアクティブ素子の選択走査によって任意のタイミングで電位保持手段ヘ読出し、表示することができ、同じ表示データを用いて表示駆動する場合、データ信号線からのデータの再書込みを不要とすることができる。また、前記選択走査に要する時間を短縮し、1フレーム期間を短縮することができる。また、第1の記憶素子から表示データを読出して電位保持手段に設定するので、データ信号線やそれに接続される浮遊容量をチャージアップする必要はなく、低消費電力化を図ることもできる。
【0143】
さらにまた、本発明の表示装置は、以上のように、前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第4のアクティブ素子をさらに備え、第1のアクティブ素子の選択走査によることなく、該第4のアクティブ素子を介して電位保持手段を前記予め定める初期化電位として、そのストアデータを消去する。
【0144】
それゆえ、第2のアクティブ素子側での表示の重みを2のn乗レベルとし、第1のアクティブ素子側での表示の重みを(2のn乗−1)レベルとし、通常の2進数データをそのまま使用することができる。
【0145】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子は2組以上として、下位ビット側となる第1番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第2番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力を、前記第1番目の記憶素子の出力による電流駆動能力の2の乗数倍に順次設定する。
【0146】
それゆえ、1フレーム期間に前記第2番目以降の記憶素子の出力による電気光学素子の発光が続くことになるので、動画偽輪郭の発生を、一層少なくすることができる。
【0147】
さらにまた、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を2組とし、さらにそれぞれに電位保持手段を設け、その電位保持手段と記憶素子との間に第3のアクティブ素子をさらに設けることで、電気光学素子を表示駆動するための表示データの設定の自由度を向上しつつ、第1のアクティブ素子側と第2のアクティブ素子側とで共通の構成とし、周期的に切換えを行う。
【0148】
それゆえ、電気光学素子側で、第1のアクティブ素子に対応した構成と第2のアクティブ素子に対応した構成とで電気光学素子の特性にバラツキがあっても、平均した輝度を観察することになるので、階調性の良い表示を得ることができる。
【0149】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を2組以上として、そのうち2組のそれぞれに電位保持手段および第3のアクティブ素子をさらに備え、下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行う。
【0150】
それゆえ、2のn乗の階調表示を行う場合に、最上位ビットのデータの表示を、一方のアクティブ素子側のみで行うと、他方のアクティブ素子側では、最小表示期間のブランク表示が必要になるのに対して、下位ビットの表示データの与えられるアクティブ素子にも、その最上位ビットのデータの表示を行わせることで、前記ブランク表示を用いることなく、したがって1フレーム期間を最小限にして、前記2のn乗の階調表示を行うことができる。
【0151】
さらにまた、本発明の表示装置は、以上のように、同一のデータ信号線の方向に隣接する第iの電気光学素子および第i−1の電気光学素子の第1の組み合わせと、前記データ信号線の方向に隣接する前記第iの電気光学素子および第i+1の電気光学素子の第2の組み合わせとが、2つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第1の組み合わせにおいて、前記第i−1の電気光学素子が第1の表示状態で表示する一方、前記第iの電気光学素子が第2の表示状態で表示し、前記第2の組み合わせにおいて、前記第iの電気光学素子が第1の表示状態で表示する一方、前記第i+1の電気光学素子が第2の表示状態で表示する。
【0152】
それゆえ、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線を用いて、隣接する奇数ラインの電気光学素子に対応したアクティブ素子と偶数ラインの電気光学素子に対応したアクティブ素子との選択走査を工夫するだけで、動画偽輪郭の発生を抑えることができる。
【図面の簡単な説明】
【図1】本発明の実施の第1の形態の有機ELディスプレイを実現する素子回路の電気回路図である。
【図2】図1で示す素子回路を用いた有機ELディスプレイの駆動方法の一例を示す図である。
【図3】図2で示す駆動方法によって動画偽輪郭が抑制されていることを説明するための図である。
【図4】図1で示す素子回路を用いた有機ELディスプレイの駆動方法の他の例を示す図である。
【図5】本発明の実施の第2の形態の有機ELディスプレイにおける素子回路の電気回路図である。
【図6】図5で示す素子回路を用いた有機ELディスプレイの駆動方法の一例を示す図である。
【図7】図5で示す素子回路を用いた有機ELディスプレイの駆動方法の他の例を示す図である。
【図8】本発明の実施の第3の形態の有機ELディスプレイにおける素子回路の電気回路図である。
【図9】図8で示す素子回路を用いた有機ELディスプレイの駆動方法の一例を示す図である。
【図10】有機EL素子の発光輝度と発光効率との関係の一例を示すグラフである。
【図11】本発明の実施の第4の形態の有機ELディスプレイにおける素子回路の電気回路図である。
【図12】図11で示す素子回路を用いた有機ELディスプレイの駆動方法の一例を示す図である。
【図13】本発明の実施の第5の形態の有機ELディスプレイにおける素子回路の電気回路図である。
【図14】図13で示す素子回路を用いた有機ELディスプレイの駆動方法の一例を示す図である。
【図15】本発明の実施の第6の形態の有機ELディスプレイにおける素子回路の電気回路図である。
【図16】図15で示す素子回路を用いた有機ELディスプレイの駆動方法の一例を示す図である。
【図17】本発明の実施の第7の形態の有機ELディスプレイにおける縦方向に隣接した任意のラインの素子回路の電気回路図である。
【図18】図17で示す素子回路を用いたインターレース走査の駆動方法の一例を示す図である。
【図19】本発明に適用される各素子回路単位の表示データをbit毎のデータに変換するシステム構成の一例を示す図である。
【図20】典型的な従来技術である複数TFTを用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図21】他の従来技術である画素分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図22】さらに他の従来技術である時間分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図23】図22で示す素子回路を用いた有機ELディスプレイの駆動方法の一例を示す図である。
【図24】図23の駆動方法によって動画偽輪郭が発生するメカニズムを説明するための図である。
【図25】実際の表示画面での前記動画偽輪郭の様子を示す図である。
【符号の説明】
1 有機EL素子(電気光学素子)
11 表示装置
12 RAM
13 コントローラ
A,Aa,Ab,Ac,Ad,Ae 素子回路
Aij,Ai+1j;Acij 素子回路
C1〜C3 コンデンサ(電位保持手段)
D データ信号線
G;K;S 走査信号線
Ga,Gb;Ka;Sa 選択線
INV1,INV2 CMOSインバータ
M1 第1のメモリ回路(第1の記憶素子)
M2 第2のメモリ回路(第2の記憶素子)
M3 第3のメモリ回路(第3の記憶素子)
Q1〜Q4 TFT
Q11;Q21;Q31a,Q31b TFT(電気光学素子)
Q12 TFT(第1のアクティブ素子)
Q13,Q23,Q33 TFT(第3のアクティブ素子)
Q22 TFT(第2のアクティブ素子)
Q32 TFT
Q14 TFT(第4のアクティブ素子)
Q15 TFT
V 電源線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device configured by arranging electro-optical elements such as organic EL (Electro Luminescence) elements and FED (Field Emission Device) elements in a matrix, and more particularly to a method of time-division gradation display.
[0002]
[Prior art]
In recent years, development of thin display devices using self-luminous devices such as the organic EL elements and FED elements has been actively conducted. In these self-luminous devices, it is known that the light emission luminance of the device is proportional to the current density flowing through the device. Therefore, when an electro-optic element is formed by combining these self-luminous devices and active elements such as TFTs, variations in the on-resistance of the TFTs cause variations in current values flowing through the self-luminous devices, resulting in luminance variations. is there.
[0003]
Therefore, development of an analog gradation driving circuit that suppresses the on-resistance variation of the TFT and development of a digital gradation driving method that uses conditions with less on-resistance variation are being actively conducted. Among these, the digital gradation driving method includes a time division gradation display method, a pixel division gradation display method, a method using a plurality of TFTs, and the like.
[0004]
FIG. 20 is an electric circuit diagram of an element circuit that realizes digital gradation display using the plurality of TFTs, and has a configuration described in Japanese Patent Laid-Open No. 2000-347623. The
[0005]
FIG. 21 is an electric circuit diagram of an element circuit that realizes digital gradation display using the pixel division gradation. In IDW (International Display Workshops) '99 and JP 2000-284727 A, FIG. . This is the structure announced by Kimura et al. In the
[0006]
Furthermore, FIG. 22 is an electric circuit diagram of an element circuit that realizes digital gradation display using the time-division gradation, and is SID (Society of Information Display) '00. This is a configuration announced by Inukai et al. In the
[0007]
FIG. 23 is a diagram showing an example of a driving method for time-division gray scale driving using the
[0008]
In one frame period Tf, four scanning periods Ts1 to Ts4 for the four bits are set. In the first scanning period Ts1 (
[0009]
Similarly, after the sub-frame period SF4, a second scanning period Ts2 (
[0010]
Subsequently, a third scanning period Ts3 (total time 49 to 62) is provided, and the potential of the capacitor c21 of each pixel is set to ON potential or OFF potential according to the second bit gradation data, and the setting is made. The display is continued for 8 unit times corresponding to the bit weight from the timing. However, since the display time of 8 unit time corresponding to the bit weight is shorter than 14 unit time of the scanning period Ts2, the scanning is followed after 8 unit time from the start of the third scanning period Ts3. The scanning signal line g22 is sequentially selected (total time 57 to 70), the potential of the capacitor c21 of each pixel is erased, and a blank display is obtained. Therefore, in the element circuit selected by the scanning signal line G1, the total time 49 to 56 is the second bit subframe period SF2.
[0011]
Similarly, in the fourth scanning period Ts4 (
[0012]
[Problems to be solved by the invention]
However, the configuration using the pixel division gradation shown in FIG. 21 has a problem that the number of gradations that can be displayed is limited by the number of partial pixels that can be arranged in one pixel region.
[0013]
In the configuration using a plurality of TFTs shown in FIG. 20, it is difficult to accurately set the ratio of the resistors r1 to r3 to 1: 2: 4. Therefore, resistances that are mutually equal to r1 = r2 = r3 are eventually obtained. The number of necessary gradations of transistors cannot be arranged in one pixel region, and depending on the number of driving transistors that can be arranged in one pixel region, Similarly, there is a problem that the number of gradations that can be displayed is limited.
[0014]
Therefore, in any of the above gradation display methods, it is necessary to combine with the time division gradation display method of FIG. 22 in order to obtain the necessary number of gradations. In fact, even in the configuration using the pixel division gradation shown in FIG. 21, 16 gradations are obtained by combining with the time division gradation. However, the configuration using time-division gradation has a problem that a moving image false contour occurs.
[0015]
FIG. 24 shows an observation when an object of 7 gradation levels moves from the top (G1 side) to the bottom (G14 side) with the background of 8 gradation levels in the background using the driving method of FIG. The video false contour is shown. In other words, the moving image false contour in the case of FIG. 24 moves on the screen from the top to the bottom as the arrow α in accordance with the movement of the object of 7 gradation levels. This is a phenomenon in which both the 8th gradation of the background and the 4th, 2nd, and 1st gradations of the object are captured and the 15th gradation level can be seen. In addition, since the line of sight moves from the top to the bottom like the arrow β on the screen, both the 8th gradation of the object and the 4th, 2nd, and 1st gradations of the background are captured on the line of sight. This is also a phenomenon where the 0 gradation level is visible.
[0016]
FIG. 25 shows the false contour of the 15 gradation levels. When a uniform object of 7 gradation levels moves from the top to the bottom of the screen on a uniform background screen of 8 gradation levels, the contour line α1 on the upper side of the object appears as a false contour line α2. End up. Further, the contour line β1 on the lower side of the object appears as a false contour line β2.
[0017]
An object of the present invention is to provide a display device that realizes time-division gradation display in which a moving image false contour is not noticeable.
[0018]
[Means for Solving the Problems]
In the display device of the present invention, display data is taken into a storage element by an active element provided corresponding to each electro-optical element arranged in a matrix, and the electro-optical element is driven to display by the output of the storage element. In the display device, a plurality of sets of the storage elements and the active elements that are paired with the storage elements are provided, and the electro-optical element is driven to display with the sum output of the storage elements, and the scanning unit selectively scans the active elements The active element corresponding to one of the storage elements is time-division gray scale driven.
[0019]
According to the above configuration, each region partitioned by a plurality of scanning signal lines and data signal lines intersecting each other and arranged in a matrix includes an electro-optic element, an active element, and a storage element, Display data output to the data signal line while being selected by the scanning signal line is taken into the storage element, and display corresponding to the display data held by the storage element is performed over a non-selection period. In the display device, first, a plurality of storage elements and a pair of the active elements are provided, and the electro-optic element is driven to display with a sum output of voltages or currents of the plurality of storage elements for setting a luminance level. Constitute. Further, the active element corresponding to one of the memory elements is driven in time division gray scale.
[0020]
Therefore, when digital gradation control is realized by time-division gradation control, by giving display data on the upper bit side to the other storage element and giving display data on the remaining lower bit side to one storage element, for example, Assuming that two sets of memory elements are provided, the output weights of these memory elements, that is, the voltage or current level are equal to each other, and the display data having an intermediate value (M gradation level around M / 2) or more is used. The display data of the most significant bit becomes “1”, and the electro-optical element continues to emit light substantially for one frame period at the output of the other storage element, while the display data of the remaining lower bits is “1”. ", The output of the one storage element is also added, that is, the luminance level is doubled to emit light.
[0021]
As a result, when performing time-division gradation control, when there is display data that is greater than or equal to the intermediate value and display data that is less than the intermediate value and the boundary moves, the display data corresponding to the intermediate value or more is displayed. Since the light emission is performed substantially continuously, the occurrence of a moving image false contour can be suppressed.
[0022]
In the display device of the present invention, the storage element and the active element are set in two or more sets, and the first and second storage elements and the first and second active elements are used. Further comprising: potential holding means for holding the output potential and applying it to the electro-optic element; and third active elements provided between the potential holding means and the first storage element. By selectively scanning the active element, writing / reading of display data to / from the first storage element and the potential holding means is controlled.
[0023]
According to the above configuration, the storage element and the active element are set in two or more sets, and on the first active element side, the output potential of the first active element or the storage element is held by the potential holding unit. The display is driven. Further, by providing a third active element between the potential holding means and the first memory element, display data setting for display driving of the electro-optical element is performed on the first active element side. Improve freedom. That is, for example, by selectively scanning both the first and third active elements, the display data can be taken into the first memory element and the potential holding means in common and displayed. Further, the third active element is set in a non-selected state, and only the first active element is selectively scanned, so that the display data is taken into only the potential holding means without affecting the storage contents of the first storage element. Can be displayed. Furthermore, the display data of the potential holding means can be rewritten and displayed with the storage contents of the first storage element by making the first active element in a non-selected state and selectively scanning only the third active element. it can.
[0024]
Therefore, the data once written in the first storage element can be read and displayed on the potential holding means at an arbitrary timing by the selective scanning of the third active element, and when the display drive is performed using the same display data, Rewriting of data from the data signal line can be made unnecessary. Further, since this scanning can be executed independently of the operation of writing data to the first memory element or the potential holding means in the other pixel region, one frame period can be shortened. Further, since the display data is read from the first memory element and set in the potential holding means, it is not necessary to charge up the data signal line and the stray capacitance connected thereto, and the power consumption can be reduced.
[0025]
Furthermore, the display device of the present invention further includes a fourth active element that sets the potential to a predetermined initialization potential in relation to the potential holding means.
[0026]
According to the above configuration, the stored data can be erased by using the potential holding means as the predetermined initialization potential via the fourth active element, without performing the selective scanning of the first active element.
[0027]
Accordingly, the display weight on the second active element side is set to 2 n level, the display weight on the first active element side is set to (2 n −1) level, and the first and second When the current drive capability of the electro-optical element by the storage element is equal to each other, normal binary data can be used as it is.
[0028]
In the display device of the present invention, the storage element and the active element are set in two or more sets, and the second drive is based on the current drive capability of the electro-optical element by the output of the first storage element on the lower bit side. The current drive capability of the electro-optic element by the output of the storage element is sequentially set to a multiple of 2 times the current drive capability by the output of the first storage element.
[0029]
According to the above configuration, in realizing the digital gradation control, display data for the lower-order predetermined bits is sequentially given to the first storage element within one frame period, The display data is individually supplied to the second and more storage elements, and the electro-optic element is driven to display by the parallel output of each storage element. At this time, with reference to the current drive capability of the electro-optic element based on the output of the first storage element, the current drive capability based on the output of the second or higher storage element is sequentially set to a multiple of 2. That is, the current driving capability by the output of the second memory element is 2 0 = 1 times, the current driving capability by the output of the third memory element is 2 1 = 2 times, the fourth memory element The current driving capability by the output of 2 is the square of 2 = 4 times, and so on.
[0030]
Accordingly, since the electro-optical element emits light by the output of the second and subsequent storage elements in the one frame period, the generation of the moving image false contour can be further reduced.
[0031]
Furthermore, in the display device according to the present invention, the storage element and the active element are divided into two sets, which are the first and second storage elements and the first and second active elements, respectively. First and second potential holding means that respectively hold the output potential of the first and second electric potentials to the electro-optic element, and a third potential element provided between each of the potential holding means and the first and second storage elements. An active element, and selectively scanning the first and second active elements and the third active elements individually corresponding to the first and second active elements, so that the first and second storage elements and the first and second active elements Controlling writing / reading of display data to / from the second potential holding means and the control periodically between the first active element side and the second active element side Wherein the switch.
[0032]
According to the above configuration, the storage element and the active element are divided into two sets, each is further provided with a potential holding means, and a third active element is further provided between the potential holding means and the storage element, The first active element side and the second active element side have a common configuration and are periodically switched while improving the degree of freedom in setting display data for display driving of the optical element.
[0033]
That is, for example, by selectively scanning both the first and third active elements, the display data can be taken into the first memory element and the first potential holding means in common and displayed. Further, the third active element is set in a non-selected state, and only the first active element is selectively scanned, so that only the first potential holding means displays the data without affecting the stored contents of the first memory element. Data can be captured and displayed. Furthermore, the first active element is set in a non-selected state, and only the third active element is selectively scanned, so that the display data of the first potential holding means is rewritten with the storage contents of the first storage element, and the display is performed. It can be carried out. Such driving can be performed on each of the first active element side and the second active element side, and is periodically switched, that is, the bit data to be given is switched.
[0034]
Therefore, on the electro-optical element side, even if the characteristics of the electro-optical element vary between the configuration corresponding to the first active element and the configuration corresponding to the second active element, observation is performed with average luminance. Therefore, a display with good gradation can be obtained.
[0035]
In the display device of the present invention, the storage element and the active element are two or more sets, and two sets of the storage element and the active element are the first and second storage elements and the first and second active elements. Are provided between first and second potential holding means and the first and second storage elements, respectively. A third active element, and selectively scanning the first and second active elements and the third active elements individually corresponding to the first and second active elements, and thereby the first and second storage elements and Even on the active element side that controls writing / reading of display data to / from the first and second potential holding means and the display data of the lower bits is given, And wherein the writing of the bets of the display data.
[0036]
In the case of performing 2 n gradation display, if the most significant bit data is displayed only on one active element side, blank display for the minimum display period is required on the other active element side. However, according to the above configuration, the active element to which the display data of the lower bit is given also displays the data of the most significant bit, so that the blank display is not used and therefore one frame period is minimized. In the limit, the 2 n gradation display can be performed.
[0037]
Furthermore, the display device of the present invention includes: A first combination of the i-th electro-optic element and the (i-1) -th electro-optic element adjacent in the direction of the same data signal line, and the i-th electro-optic element and the i-th electro-optic element adjacent in the direction of the data signal line the second combination of the i + 1 electro-optic elements is switched in two field periods to display the display data captured from the same data signal line, and in the first combination, the i-1th The electro-optic element displays in the first display state, while the i-th electro-optic element displays in the second display state, and in the second combination, the i-th electro-optic element is the first display state. While displaying in the display state, the (i + 1) th electro-optic element displays in the second display state. It is characterized by that.
[0038]
According to the above configuration, when the input signal is an interlaced signal, for example, in the odd field, the i-th line and the i + 1-th line are paired, and in the even-number field, the i-th line and the i-1th line are paired. And a pair of electro-optic elements. Then, for example, in the odd field, the odd-line electro-optic element displays the most significant bit, the even-line electro-optic element displays the lower-order bit, and in the even-number field, the odd-line electro-optic element is the lower-order bit. Bits are displayed, and even-line electro-optic elements display the most significant bits.
[0039]
As a result, when performing time-division gradation control, an active element and an even line corresponding to an adjacent electro-optic element of an odd-numbered line using a common data signal line for display data corresponding to a normal interlaced scan. The generation of a moving image false contour can be suppressed only by devising selective scanning with an active element corresponding to the electro-optical element.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
The following describes the first embodiment of the present invention with reference to FIGS.
[0041]
FIG. 1 is an electric circuit diagram of an element circuit A that realizes the organic EL display according to the first embodiment of the present invention. A plurality of scanning signal lines G and data signal lines D (one element is shown in FIG. 1 and only one signal line G, D is shown in FIG. 1) are partitioned into a matrix. The element circuit A is formed in each region arranged in a row. Further, another scanning signal line S is formed in parallel with the scanning signal line G, and a power supply line V is formed in parallel with the data signal line D.
[0042]
The element circuit A is provided with an
[0043]
The memory circuits M1 and M2 are configured to be equal to each other, and a first-stage CMOS inverter INV1 including a p-type TFT Q1 and an n-type TFT Q2, and a second-stage CMOS including a p-type TFT Q3 and an n-type TFT Q4. And an inverter INV2. The power supply voltage of the CMOS inverters INV1 and INV2 is a voltage between the power supply line V and the ground potential, and the output of the CMOS inverter INV2 is fed back to the input of the CMOS inverter INV1 to perform self-holding, that is, memory operation. The input of the CMOS inverter INV1 is connected to the gate of the n-type TFT Q12 or Q22, respectively, and the output of the CMOS inverter INV2 is connected to the gate of the TFT Q11 or Q21, respectively.
[0044]
The memory circuits M1 and M2 are provided with the TFTs Q12 and Q22, respectively, correspondingly. When the scanning signal line G is selectively scanned by the scanning controller, the TFT Q12 takes display data from the data signal line D and sets it in the memory circuit M1. Similarly, when the scanning signal line S is selectively scanned by the scanning controller, the TFT Q22 takes display data from the data signal line D and sets it in the memory circuit M2. In the following description, the TFTs Q12 and Q22 of each element circuit A are non-conductive unless otherwise specified. That is, it is assumed that a current corresponding to the display data stored in the memory circuits M1 and M2 is supplied to the
[0045]
FIG. 2 is a diagram illustrating an example of a method for driving an organic EL display using the element circuit A configured as described above. In the example of FIG. 2, four lines are used as a scanning unit. Therefore, the element circuit is represented by A1 to A4 corresponding to each line. 2 (5) to (12) show the display data store states in the respective memory circuits M1 and M2. In FIG. 2, the number of gradations displayed in each element circuit A is 4 bit gradation, the fourth bit data is taken into the second memory circuit M2, and the remaining 3 to 1 bit is taken into the first memory circuit M1. Assume that eye data is captured. Therefore, FIG. 2 (1) is a unit time display in each scanning period Ts1 to Ts4, FIG. 2 (2) shows the total display time for the bit4 data, and FIG. 2 (3) is the total for the bit3 data. The display time is shown, and FIG. 2 (4) shows the total display time for the data of
[0046]
In the first scanning period Ts1 (the period from 1 to 8 in the total time of FIG. 2 (13)), since the scanning signal lines S and G use the common data signal line D, the scanning signal line S is first selectively scanned. By turning on the TFT Q22, the fourth bit data is taken into the memory circuit M2, and the display of the fourth bit data is started. Next, the scanning signal line G is selectively scanned to turn on the TFT Q12, whereby the third bit data is taken into the memory circuit M1 and the display of the third bit data is started. Such alternating scanning of the 4th bit data and the 3rd bit data is sequentially performed on the element circuits A1 to A4. Accordingly, the scanning period Ts1 is 4 × 2 = 8 unit times, which is twice as long as the remaining scanning periods Ts2 to Ts4 described later.
[0047]
Subsequently, in the second scanning period Ts2 (the period of 13 to 16 in FIG. 2 (13)), only the scanning signal line G is selectively scanned in order, and the second bit data is taken into the memory circuit M1. Go. In the present embodiment, since the display period per gradation of the time division gradation is 4 unit hours, the display period of the second bit data is 8 unit hours. Therefore, in the third scanning period Ts3 in which the 1-bit data is scanned, the scanning is started with a delay of 8 unit times from the second scanning period Ts2, and the total time of FIG. It becomes the period.
[0048]
After that, although the fourth scanning period Ts4 is provided, the display period of the first bit data is 4 unit hours. Therefore, the fourth scanning period Ts4 is the total time of FIG. There are 28 periods. In the scanning period Ts4, the data of the third bit is again taken into the first memory circuit M1, and the display is performed for 5 unit times until the data is updated in the first scanning period Ts1 of the next frame. continue.
[0049]
Accordingly, the display time of each data of 4 to 1 bit is 28:11 (for the original frame period) +4 (for the original frame period) +1 (for the next frame period): 8: 4 in the element circuit A1. = 28: 16: 8: 4 = 7: 4: 2: 1 In the case of the element circuit A4, 22 (original frame period) +6 (next frame period): 8 (original frame period) +1 (Original frame period) +7 (Next frame period): 8: 4 = 7: 4: 2: 1 Therefore, in each element circuit A, the
[0050]
Here, since the TFTs Q11 and Q12 connected to the
[0051]
In this way, when one
[0052]
FIG. 4 shows another example of an organic EL display driving method using the element circuit A configured as described above. In the driving method of FIG. 2 described above, the gradation level displayed by the output from the memory circuit M2 is 7, and even when 4-bit data is used, the displayable gradation level is 15 gradation levels from 0 to 14. Yes, there are fewer than 16 gradation levels that can be originally displayed with 4-bit data. Therefore, in the driving method of FIG. 4, gradation data that can be displayed by the output of the memory circuit M2 is obtained by inputting erase data to the memory circuit M1 and setting the display period for one gradation to the non-light emitting state. Is 8. In the example of FIG. 4, as in FIG. 2, four lines are used as scanning units, and FIGS. 4 (1) to (13) correspond to FIGS. 2 (1) to (13), respectively.
[0053]
During the period from the scanning period Ts1 to the scanning period Ts3 until the selective scanning of the scanning signal line G is completed (the period from 1 to 24 in FIG. 4 (13)), the same driving as in FIG. 2 is performed. . In this driving method, the scanning signal lines G are then selectively scanned in the same manner as usual, and the erased data is input to the memory circuit M1 for a total period of 25 to 28, resulting in a blank display. The total period of time after the blank display is 28 to 32 is the scanning period Ts4, and the memory circuit M1 takes in the third bit data again, and the data in the first scanning period Ts1 of the next frame. The display is continued for 5 unit times until is updated.
[0054]
Accordingly, the display time of each data of 4 to 1 bit is 32:11 (for the original frame period) +4 (for the original frame period) +1 (for the next frame period): 8: 4 in the element circuit A1. = 8: 4: 2: 1 It is possible to display 16 gradation levels using the full 4-bit data. That is, although the driving method of FIG. 4 can display one gradation in the
[0055]
The following describes the second embodiment of the present invention with reference to FIGS.
[0056]
FIG. 5 is an electric circuit diagram of the element circuit Aa in the organic EL display according to the second embodiment of the present invention. The element circuit Aa is similar to the element circuit A described above, and corresponding portions are denoted by the same reference numerals, and the description thereof is omitted. The element circuit Aa is similar in configuration to the memory circuit M2 with respect to the memory circuit M2. However, it should be noted that in the configuration related to the memory circuit M1, the TFT Q12 is directly connected to the gate of the TFT Q11, and further the potential of the gate is set. A holding capacitor C1 is provided, and the TFT Q11 is ON / OFF controlled by the potential of the capacitor C1, the amount of current flowing through the
[0057]
Therefore, the potential of the capacitor C1 is taken from the data signal line D and set when the scanning signal line G is selectively scanned. On the other hand, display data is written into the memory circuit M1 from the data signal line D when both the scanning signal line G and the selection line Ga are selectively scanned. Further, the potential of the capacitor C1 is set by display data read from the memory circuit M1 when the scanning signal line G is not selected and the selection line Ga is selectively scanned.
[0058]
An example of a driving method using such an element circuit Aa is as shown in FIG. In the example of FIG. 6, 5 lines are used as scanning units. Therefore, the element circuits are A1 to A5. FIGS. 6 (5) to (14) show the display data in each capacitor C1 and memory circuit M2. Indicates the store status. Further, it is assumed that data of 5 bit gradation is used, FIG. 6 (2) shows the total display time for the
[0059]
In the first scanning period Ts1 (the period from 1 to 10 in FIG. 6 (15)), first, the scanning signal line S is selectively scanned to turn on the TFT Q22, whereby the fifth bit data is stored in the memory circuit M2. At the same time, the display of the fifth bit data is started. Next, by selectively scanning the scanning signal line G and the selection line Ga and turning on the TFTs Q12 and Q13, the fourth bit data is taken into the capacitor C1 and the memory circuit M1, and the display of the fourth bit data is started. Is done. Such alternate scanning of the 5th bit data and the 4th bit data is sequentially performed on the element circuits A1 to A5. Accordingly, the scanning period Ts1 is 5 × 2 = 10 unit times, which is twice as long as the remaining scanning periods Ts2 to Ts4 described later.
[0060]
Subsequently, in the second scanning period Ts2 (the period of 11 to 15 in FIG. 6 (15)), only the scanning signal line G is sequentially selected and scanned, and the third bit data is taken into the capacitor C1, Display starts. At this time, since the selection line Ga is in a non-selected state, the TFT Q13 is cut off, and the memory circuit M1 continues to hold the fourth bit data. In the present embodiment, since the display period per gradation of the time division gradation is 2 unit hours, the display period of the third bit data is 8 unit hours.
[0061]
Therefore, in the third scanning period Ts3 in which scanning of the second bit data is started, scanning is delayed by 8 unit times from the second scanning period Ts2, and the total time of FIG. It becomes a period. At this time, as in the scanning period Ts2, since the selection line Ga is not selected, the TFT Q13 is cut off and the memory circuit M1 continues to hold the fourth bit data. However, since the scanning period Ts2 is 5 unit hours, the period necessary for display is 4 unit hours, so the last one unit time that becomes redundant (the total time of FIG. In the period 27), only the selection line Ga is sequentially selected and scanned, and the TFT Q13 is turned on to read the fourth bit data stored in the memory circuit M1 into the capacitor C1 and display it.
[0062]
Even in the fourth scanning period Ts4 (24 to 28 in the total time of FIG. 6 (15)), only the scanning signal line G is sequentially selected and scanned, and the first bit data is taken into the capacitor C1 and displayed. Is started. Here, as in the case of the display of the second bit, only the selection line Ga is selectively scanned in order in the last three unit times (the period of 26 to 30 in FIG. 6 (15)), which is redundant. The fourth bit data is read from the circuit M1, and the display is continued until the data is updated in the first scanning period Ts1 of the next frame.
[0063]
Accordingly, the display time of each data of 5 to 1 bit is 30: 9 (for the original frame period) +1 (for the original frame period) +5 (for the original frame period) +1 (next Frame period): 8: 4: 2 = 15: 8: 4: 2: 1.
[0064]
Even if configured in this way, the effect of suppressing the moving image false contour has the same effect as in the configuration shown in FIGS. 1 to 4, and the moving image is further increased by dividing the 4 bit gradation into three. Presumed to have a false contour suppression effect.
[0065]
In the element circuit A described above, in order to display the data once written in the memory circuit M1 after displaying other data, it is necessary to write the data in the memory circuit M1 again. In Aa, using the memory circuit M1 and the capacitor C1, data once written in the memory circuit M1 can be read and displayed on the capacitor C1 at an arbitrary timing by selective scanning of the selection line Ga. Can be made unnecessary.
[0066]
That is, the effect of this element circuit Aa and its driving method is obvious when FIG. 2 is compared with FIG. In the driving method of FIG. 2 that does not have the capacitor C1 and the TFT Q13, 28 unit time is required for a 4-bit gray scale display on a display device having four scanning signal lines G1 to G4. In the driving method shown in FIG. 6 including C1 and TFT Q13, only 30 total hours are required to display a 5-bit gray scale on a display device having five scanning signal lines G1 to G5. As a result, the time required for selective scanning can be shortened and the one frame period Tf can be shortened.
[0067]
Further, in the driving method of FIG. 2, in order to rewrite the third bit data, the data signal line D must be charged up. In this case, each element circuit A connected to the data signal line D has to be charged. Since the TFTs Q12, Q22, etc. act as stray capacitances, it is necessary to charge up those stray capacitances, which causes a problem that power consumption increases. On the other hand, in the driving method of FIG. 6, it is only necessary to charge up the path from the memory circuit M1 to the capacitor C1 through the TFT Q13, so that the data signal line D does not need to be charged up, and accordingly, low power consumption. Can be achieved.
[0068]
FIG. 7 shows another example of an organic EL display driving method using the element circuit Aa configured as described above. The driving method shown in FIG. 6 is different from the driving method shown in FIG. 6 only in the timing of taking in the first bit data. FIGS. 7 (1) to (15) correspond to FIGS. 6 (1) to (15), respectively.
[0069]
In this driving method, in the first scanning period Ts1 (the period of 1 to 15 in FIG. 7 (15)), first, the scanning signal line S is selectively scanned and the TFT Q22 is turned on, whereby the memory circuit M2 is turned on. The fifth bit data is taken in, and the display of the fifth bit data is started. Next, by selectively scanning the scanning signal line G and the selection line Ga and turning on the TFTs Q12 and Q13, the fourth bit data is taken into the capacitor C1 and the memory circuit M1, and the display of the fourth bit data is started. Is done. However, only the scanning signal line G is selected and scanned immediately after the 4th bit data is displayed for one unit time, and the 1st bit data is taken into the capacitor C1 and the 1st bit data is displayed. Is started. Then, after being displayed for 2 unit time, only the selection line Ga is selectively scanned, and the fourth bit data is read and set from the memory circuit M1 to the capacitor C1, and the display of the fourth bit data is started again. Is done. Such scanning of taking in the memory circuits M2 and M1 of the 5th bit data and the 4th bit data and the setting of the 1st bit data in the capacitor C1 are sequentially performed on the element circuits A1 to A5. Done. Accordingly, the scanning period Ts1 is 5 × 3 = 15 unit times, which is three times the remaining scanning periods Ts2 to Ts4 described later.
[0070]
Subsequently, in the second scanning period Ts2 (16 to 20 in the total time of FIG. 7 (15)), only the scanning signal line G is sequentially selected and scanned in the same manner as in the scanning period Ts2 of FIG. The data of the third bit is taken into C1, and display is started. Then, after displaying for 8 unit time, in the third scanning period Ts3 (24 to 28 in the total time of FIG. 7 (16)), the scanning signal line is similar to the scanning period Ts3 of FIG. Only G is sequentially selected and scanned, and the second bit data is taken into the capacitor C1 and displayed, and the last one unit time (the total time of FIG. 7 (15) 28 to the
[0071]
In such a driving method, the ratio of the scanning period Ts to one frame period Tf is the same (25/30), but the number of scanning periods can be reduced.
[0072]
The following describes the third embodiment of the present invention with reference to FIGS.
[0073]
FIG. 8 is an electric circuit diagram of the element circuit Ab in the organic EL display according to the third embodiment of the present invention. The element circuit Ab is similar to the element circuit Aa described above, and corresponding portions are denoted by the same reference numerals and description thereof is omitted. It should be noted that this element circuit Ab is provided with a third memory circuit M3 and TFTs Q31a, Q31b; Q32 related thereto in the configuration of the element circuit Aa. The TFT Q32 provided between the memory circuit M3 and its input terminal and the data signal line D is configured similarly to the memory circuits M1, M2 and TFTs Q12, Q22 described above. Further, TFTs Q31a and Q31b that are connected in parallel to each other and driven by the output of the memory circuit M3 and control the amount of current from the power supply line V to the
[0074]
Therefore, the configuration related to the memory circuit M3 can supply twice as much current as the configuration related to the memory circuits M1 and M2, and when the
[0075]
An example of a driving method using such an element circuit Ab is as shown in FIG. In the example of FIG. 9, 6 lines are used as scanning units. Therefore, the element circuits are A1 to A6. In FIGS. 9 (6) to (23), the display in each capacitor C1 and memory circuits M2 and M3 is shown. Indicates the data store status. 9 (2) shows the total display time for the
[0076]
In the first scanning period Ts1 (
[0077]
Subsequently, in the second scanning period Ts2 (the period of 19 to 24 in the total time of FIG. 9 (24)), only the scanning signal line G is sequentially selected and scanned, and the first bit data is taken into the capacitor C1, Display starts. At this time, since the selection line Ga is in a non-selected state, the TFT Q13 is cut off, and the memory circuit M1 continues to hold the third bit data. In this embodiment, since the display period per gradation of the time division gradation is set to 5 unit hours, the display period of the first bit data is 5 unit hours. However, since the scanning period Ts2 is 6 unit hours, the period necessary for display is the 5 unit time, so the last one unit time (24 in the total time of FIG. 9 (24)) becomes extra. In the period of ~ 29), only the selection line Ga is selectively scanned in order, and the third bit data stored in the memory circuit M1 is read out to the capacitor C1 and displayed.
[0078]
In the third scanning period Ts3 (a period of 25 to 30 in the total time of FIG. 9 (24)), only the scanning signal line G is selectively scanned in order, and the second bit data is taken into the capacitor C1 and displayed. Is started. Then, after displaying for 10 unit time, only the selection line Ga is selectively scanned in order, the third bit data is read again from the memory circuit M1, and the data is updated in the first scanning period Ts1 of the next frame. The display continues until
[0079]
Therefore, the display time of each data of 5 to 1 bit is 35 × 2 (weight by the double current amount): 34 (original frame period) +1 (next frame period) in the element circuit A1. : 16 (for the original frame period) +1 (for the original frame period) +1 (for the original frame period) +2 (for the next frame period): 10: 5 = 70: 35: 20: 10: 5 = 14: 7: 4: 2: 1.
[0080]
In this way, three or more sets of memory circuits M1 to M3 and corresponding TFTs Q12 to Q32 are provided, and the current driving capabilities of the TFTs Q11 and Q21 corresponding to the memory circuits M1 and M2 on the lower bit side are set to be equal to each other. The current drive capability of the TFTs Q31a and Q31b corresponding to the circuit M3 is equal to that, that is, by setting the current drive capability of the memory circuit M3 to twice the current drive capability of the memory circuits M1 and M2, digital gradation control is realized. In the meantime, the display of moving image false contours can be further suppressed by always turning on or off the upper 2 bits of data during one frame period Tf.
[0081]
Here, in the present embodiment, three or more of 7, 14, and 28 are used, including a luminance level of 0 including a luminance level of 0. This is the same as the gradation display method using a plurality of TFTs disclosed in Japanese Patent Application Laid-Open No. 2000-347623 shown in the prior art. However, at the same time, this point is different from the IDW'99 pixel division gradation display method and the SID'00 time division gradation display method shown in the prior art. A case where gradation display is performed by combining two luminance levels as in the pixel division gradation display method of IDW'99 and the time division gradation display method of SID'00, and the present invention and Japanese Patent Application Laid-Open No. 2000-347623. A difference in effect from the case where a plurality of luminance levels are used in the gradation display method using a plurality of TFTs will be described below.
[0082]
FIG. 10 is a graph showing the relationship between the light emission luminance and the light emission efficiency of a certain organic EL element. In this material, the light emission luminance indicated by reference numeral γ1 is 30 [cd / m. 2 ], The luminous efficiency indicated by reference numeral γ2 shows the highest efficiency of 23 [lm / W]. Thereafter, the light emission efficiency decreases as the light emission luminance increases. Therefore, the maximum brightness of the display panel is assumed to be 100 [cd / m. 2 ], Assuming that the pixel occupancy of the organic EL element is 50%, this panel uses 50 [cd / m 2 ] Consider the conditions for obtaining the display.
[0083]
When gradation display is performed by combining two luminance levels, light emission is 100 [cd / m, which is the highest luminance level on the panel. 2 ] And 0 [cd / m 2 ] In combination. 100 [cd / m on the panel 2 ], The occupancy rate is halved, so that the light emitting portion is 200 [cd / m 2 ] Must be obtained. Therefore, in the above case, the light emission efficiency is about 20 [lm / W] from FIG.
[0084]
On the other hand, when light is emitted in five stages (including luminance 0) as in the present embodiment, the light emission is an intermediate luminance level of 50 [cd / m. 2 ] May be used. 50 [cd / m on the panel 2 ] To obtain 100 [cd / m at the light emitting part. 2 ] Must be obtained. Therefore, from FIG. 10, the luminous efficiency is 100 [cd / m. 2 ] Corresponding to approximately 22 [lm / W].
[0085]
As in the former example, the luminous efficiency when only the
[0086]
Then, using the three TFTs Q12 to Q32, the current driving capability by the output of the TFTs Q12 and Q22 on the lower bit side is set to be equal to each other, and the current driving capability by the output of the TFT Q32 is set to be twice that of the TFTs Q12 and Q22. Thus, when realizing time-division gradation control, the upper 2 bits of data can be always turned on or off during one frame period Tf, and moving image false contours can be further suppressed. When four or more TFTs are used, the current driving capability based on the output may be set to a multiple of two.
[0087]
The following describes the fourth embodiment of the present invention with reference to FIG. 11 and FIG.
[0088]
FIG. 11 is an electric circuit diagram of the element circuit Ac in the organic EL display according to the fourth embodiment of the present invention. The element circuit Ac is similar to the element circuit Aa described above, and corresponding portions are denoted by the same reference numerals and description thereof is omitted. It should be noted that this element circuit Ac is further provided with a TFT Q14 for erasing the stored data by charging the capacitor C1 with the potential of the power supply line V, and the scanning signal lines G and S and the selection line Ga. That is, another selection line Gb is provided in parallel. These selection lines Ga and Gb are alternatively selected when selective scanning is performed. Although such a configuration using the erasing
[0089]
An example of a driving method using such an element circuit Ac is as shown in FIG. In the example of FIG. 12, five lines are used as scanning units. Therefore, the element circuits are A1 to A5, and FIGS. 12 (1) to (15) are respectively shown in FIGS. 6 (1) to (15). It corresponds. The driving method of FIG. 6 is the same as that until the second bit data is taken into the capacitor C1 in the first scanning period Ts1 to the third scanning period Ts3.
[0090]
However, in the case of the driving method of FIG. 6, only the selection line Ga is sequentially selected and scanned in order in the last one unit time (23 to 27 in the total time of FIG. 6 (15)) that becomes extra in the scanning period Ts3. The fourth bit data stored in the memory circuit M1 is read and displayed, whereas in the case of the driving method of FIG. 12, the last one unit time (similarly, FIG. 12 (15)). In the total period of
[0091]
Since the blank display only needs to be for one gradation as will be described later, after performing for 2 unit time, the fourth scanning period Ts4 (a period of 25 to 29 in the total time of FIG. 12 (15)). Thus, only the scanning signal line G is selectively scanned in order, the first bit data is taken into the capacitor C1, and the display is started. Here, as in the case of the display of the second bit, only the selection line Ga is sequentially selected and scanned in order for the remaining 3 unit times of the second half (a period of 27 to 31 in FIG. 12 (15)). The 4th bit data is read from the circuit M1, and after that, the display is performed for another 3 unit times (30 to 32 in the total time of FIG. 12 (15)), and then the first scan of the next frame is performed. The display is continued until the data is updated in the period Ts1.
[0092]
Therefore, the display time of each data of 5 to 1 bit is 32: 9 (for the original frame period) +6 (for the original frame period) +1 (for the next frame period): 8: 4, as viewed in the element circuit A1. : 2 = 16: 8: 4: 2: 1. Therefore, by inserting the blank display of 2 unit times, the display weight on the memory circuit M1 side is set to (2 n-1) level, and the display weight on the memory circuit M2 side is set to 2 n power. Can be a level. As a result, normal binary data can be used as it is.
[0093]
That is, the driving method of FIGS. 6 and 7 using the above-described element circuit Aa uses the memory circuit M1 and the capacitor C1 and uses the memory circuit M1 and the capacitor C1, and the (n + 1) bit floor like 1, 2,... When displaying the key,
(2 to the (n-1) th power)> (1 + 2 + ... + (2 to the (n-2) th power))
Therefore, the scanning period of each bit is made substantially equal to the (2 (n-2) th) gradation display period, and the (2 (n-1) th) gradation display data is supplied to the memory circuit M1 in advance. After that, the capacitor C1 is used to display (2 to the (n-2) th power),..., 2, 1 gradation, and the (2 to the (n-2) power),. Using the data stored in the previous memory circuit M1 during the remaining display time, the remaining display period of (2 to the (n-1) th) gradation display is displayed.
[0094]
On the other hand, in the driving method of FIG. 12 using this element circuit Ac, the total display period is as follows.
(2 to the nth power)> (1 + 2 +... + (2 to the (n-2) th power) + (2 to the (n-1) th power))
Then, one period is less than the period in which the gradation display is to be performed using the memory circuit M2 (2 to the power of n), so that a period for blank display is created for one gradation using the TFT Q14. This realizes n-th power M gradation display.
[0095]
In the above-described FIGS. 2, 6, 7 and the like, if the light emission amount when the TFT Q21 is in a conductive state is made one gradation larger than the light emission amount when the TFT Q11 is in a conductive state, the weight of each bit data is The ratio can be a factorial weight of 2, such as 1: 2: 4: 8. In contrast, in FIG. 12, the weights of the TFTs Q11 and Q12 are made equal. This is because the possibility that TFTs and electro-optical elements having substantially the same characteristics are produced is relatively high, but the possibility that TFTs and electro-optical elements whose characteristics are shifted by one gradation level is relatively low. .
[0096]
Therefore, when the number M of displayable gradations is set to the factorial of −1, it is sufficient to store the most significant bit data in the memory circuit M2 as shown in FIGS. On the other hand, when the number of gradations M is a factorial of 2, as shown in FIG. 14 described later, the most significant bit data is also stored in the memory circuit M1, or the lower bit data is stored in the memory circuit M2. It is necessary to take measures such as storing or providing a non-light emission period for light emission by the memory circuit M1 (or capacitor C1) as shown in FIG. However, in this case, as described above, normal binary data can be used as it is, so that an unnecessary data conversion circuit is unnecessary and is preferable.
[0097]
The following describes the fifth embodiment of the present invention with reference to FIG. 13 and FIG.
[0098]
FIG. 13 is an electric circuit diagram of the element circuit Ad in the organic EL display according to the fifth embodiment of the present invention. The element circuit Ad is similar to the element circuit Aa described above, and corresponding portions are denoted by the same reference numerals, and description thereof is omitted. It should be noted that in this element circuit Ad, the configurations related to the two memory circuits M1 and M2 are equal to each other. That is, TFTs Q21, Q22, Q23 and capacitors related to the memory circuit M2 are provided in the same manner as the TFTs Q11, Q12, Q13 and capacitors C1 and the scanning signal lines G and selection lines Ga are provided in relation to the memory circuit M1. C2, scanning signal line S and selection line Sa are provided.
[0099]
An example of a driving method using such an element circuit Ad is as shown in FIG. In the example of FIG. 14, 6 lines are used as scanning units. Therefore, the element circuits are A1 to A6. FIGS. 14 (5) to (16) show the display data store states in the capacitors C1 and C2. Indicates. Further, it is assumed that 4-bit gradation data is used, FIG. 14 (2) shows the total display time for
[0100]
This driving method is a set of an odd frame period Tf1 and an even frame period Tf2. In the first scanning period Ts1 of the first frame period Tf1 (total period of 1 to 6 in FIG. 14 (17)), only the scanning signal lines G and S and the selection line Sa are selectively scanned in order, and the TFT Q12; Q22 and Q23 are brought into conduction, the fourth bit data is taken into the memory circuit M2 and the capacitors C1 and C2, and the display of the fourth bit data is started.
[0101]
Here, in order to realize 16 gradation display with 4 bits of data, if the display period per gradation is 4 unit hours, the display period of the 4 bits of data may be 4 × 8 = 32 unit hours. Of these, since the period displayed using the capacitor C1 is already 6 unit hours, the period displayed using the capacitor C2 may be 32−6 = 26 unit hours in total. Since this is 4 unit times shorter than the one frame period Tf, the third bit data can be displayed in an extra period. The time for which the third bit data is held in the capacitor C2 is 4 unit times.
[0102]
For this reason, in the second scanning period Ts2 (a period of 7 to 12 in the total time of FIG. 14 (17)), only the scanning signal lines G and S and the selection line Ga are selectively scanned in order, so that the TFTs Q12, Q13; Conduction is performed, and the third bit data is taken into the memory circuit M1 and the capacitors C1 and C2, and the display of the third bit data is started. At this time, since the selection line Sa is in a non-selected state, the TFT Q23 is cut off, and the memory circuit M2 continues to hold the fourth bit data. In the middle of the second scanning period Ts2, when the four unit time elapses, only the selection line Sa is selectively scanned, the TFT Q23 is turned on, and the fourth bit data is read out to the capacitor C2, and thereafter The display is performed until the end of the frame period Tf1. Regarding the capacitor C1, the third bit of data is displayed until the end of the second scanning period Ts2.
[0103]
Subsequently, in the third scanning period Ts3 (
[0104]
Accordingly, the fourth scanning period Ts4 for scanning the 1-bit data is started with a delay of 8 unit times from the third scanning period Ts3, and is a period of 21 to 26 in the total time of FIG. 14 (17). Only the scanning signal line G is sequentially selected and scanned. At this time, as in the scanning period Ts3, since the selection line Ga is in a non-selected state, the TFT Q13 is cut off and the memory circuit M1 continues to hold the third bit data. Then, since the period required for display is 4 unit hours with respect to the scanning period Ts4 of 6 unit hours, it is an extra 2 unit times in the latter half (25 to 30 periods in the total time of FIG. 14 (17)). ), Only the selection line Ga is selected and scanned in order, and the third bit data stored in the memory circuit M1 is read and displayed.
[0105]
Therefore, the display time of each data of 4 to 1 bit is 6 × 2 + 20: 4 + 6 + 6: 8: 4 = 8: 4: 2: 1 when viewed with respect to the element circuit A1. In this way, by taking the most significant bit data into the capacitor C1 on the lower bit side, even if the one frame period Tf is constituted by 30 unit times without using the blank display, the 4 bit data A display time of 32 unit hours can be secured, and a 16 gradation display using the 4-bit data can be performed. Thus, one frame period Tf can be minimized when performing 2 n gradation display.
[0106]
In the second frame period Tf2, display data in the combination of the memory circuit M1 and the capacitor C1 and the combination of the memory circuit M2 and the capacitor C2 in the first frame period Tf1 are interchanged. Become. This is because in order to prepare for a case where a slight variation occurs in the amount of current supplied to the
[0107]
The following describes the sixth embodiment of the present invention with reference to FIG. 15 and FIG.
[0108]
FIG. 15 is an electric circuit diagram of the element circuit Ae in the organic EL display according to the sixth embodiment of the present invention. This element circuit Ae is similar to the above-described element circuit Ab, and corresponding portions are denoted by the same reference numerals and description thereof is omitted. It should be noted that in this element circuit Ae, as in the above-described element circuit Ad, the potential holding capacitors C1 to C3 and the memory circuits M1 to M3 are related to all the memory circuits M1 to M3 and TFTs Q12 to Q32, respectively. TFTs Q13 to Q33 for writing / reading control are provided. The TFTs Q12 to Q32 are selectively scanned by the scanning signal lines G, S, and K, respectively, and the TFTs Q13 to Q33 are selectively scanned by the selection lines Ga, Sa, and Ka, respectively.
[0109]
An example of a driving method using such an element circuit Ae is as shown in FIG. In the example of FIG. 16, 6 lines are used as scanning units, and therefore the element circuits are A1 to A6. FIGS. 16 (6) to (23) show the display data store states in the capacitors C1 to C3. Indicates. Further, it is assumed that 5-bit data is used, FIG. 16 (2) shows the total display time for the
[0110]
In the first scanning period Ts1 (
[0111]
Similarly, in the second scanning period Ts2 (a period of 7 to 12 in the total time of FIG. 16 (24)), all the scanning signal lines K, S, and G are selectively scanned to make the TFTs Q12 to Q32 conductive. Then, the fourth bit data is taken into the capacitors C1 to C3, and the display of the fourth bit data is started. At this time, the selection line Sa is selectively scanned and the TFT Q23 is turned on, so that the fourth bit data is taken into the memory circuit M2. With respect to the capacitor C3, after displaying for 5 unit times, the selection line Ka is selectively scanned in the last one unit time, and the fifth bit data is read from the memory circuit M3, and thereafter, one frame period Tf. The fifth bit of data is displayed until the end of.
[0112]
Subsequently, in the third scanning period Ts3 (the period of 13 to 18 in the total time of FIG. 16 (24)), the scanning signal lines S and G are selectively scanned and the TFTs Q22 and Q32 are turned on, whereby the capacitors C2, The third bit data is taken into C3 and the display of the third bit data is started. The display continues for one unit time even after the scanning period Ts3 ends.
[0113]
In the fourth scanning period Ts4 (a period of 20 to 25 in the total time of FIG. 16 (24)), the scanning signal line G and the selection line Ga are both selectively scanned and the TFTs Q12 and Q13 are turned on, whereby the capacitor C1 and The second bit data is taken into the memory circuit M1, and the display of the second bit data is started. On the other hand, after the elapse of 2 unit time from the start of the scanning period Ts4, the selection line Sa is selectively scanned, the 4th bit data is read from the memory circuit M2, and thereafter, the 4th bit until the end of the 1 frame period Tf. Data is displayed.
[0114]
In the fifth scanning period Ts5 (a period of 26 to 31 in the total time of FIG. 16 (24)), only the scanning signal line G is selectively scanned and the TFT Q12 is turned on, so that the first bit data is acquired in the capacitor C1. And the display of the second bit data is started. Since the display time per gradation is 4 unit hours, the selection line Ga is selectively scanned after the lapse of 4 unit hours from the start of the scanning period Ts5, and the second bit data is read from the memory circuit M1. , And displayed for the subsequent two unit times.
[0115]
Therefore, the display time of each data of 5 to 1 bit is (6 + 20) × 2 (weight by the double current amount) + 6 × 2: 5 × 2 (the double weight) in the element circuit A1. + 6 × 2 + 10: 9 + 7: 6 + 2: 4 = 64: 32: 16: 8: 4 = 16: 8: 4: 2: 1
[0116]
Even in this case, it is possible to perform 64-gradation display that makes full use of 5-bit data without using the blank display. One frame period Tf is 4 (unit time per gradation) × (1 + 2 + 4 + 8 + 16) ÷ 4 (four TFTs Q11 and 21; since current is supplied by Q31a and Q31b, divide by 4) = 31 unit time. .
[0117]
The seventh embodiment of the present invention will be described below with reference to FIGS.
[0118]
FIG. 17 is an electric circuit diagram of element circuits Aij and Ai + 1j of arbitrary lines adjacent in the vertical direction in the organic EL display according to the seventh embodiment of the present invention. These element circuits Aij and Ai + 1j are obtained by applying the above-described element circuit Ae formed equally. However, one terminal of the capacitor C1 is connected to the TFT Q11, and the other terminal is connected to the power line V via the TFT Q15. The TFT Q15 is p-type, and the gate is connected to the selection line Ga in common with the n-type TFT Q13.
[0119]
Therefore, the reading of the display data from the capacitor C1 by the p-type TFT Q15 and the reading of the display data from the memory circuit M1 by the n-type TFT Q13 are alternatively performed, and the read display data is given to the gate of the TFT Q11. Will be. With this configuration, it is possible to prevent a loss of power consumption as compared to charging / down the capacitor C1 with the memory circuit M1, which is effective in reducing power consumption. The effect obtained by using the TFT Q15 can be similarly obtained with respect to other element circuits such as the aforementioned element circuits A, Aa,.
[0120]
These element circuits A1j,..., Aij, Ai + 1j,..., Amj are odd-numbered fields and even-numbered fields, and Ai + 1j and Ai-1j are alternately arranged with respect to the vertically adjacent element circuits, for example, Aij. Driven in combination. For example, in a display having a vertical number of 480 × horizontal 640, the input signal is an interlaced signal, and the present invention can be applied to a case where there are only 240 lines of data per field. Hereinafter, in this organic EL display, the number m of the element circuits A1j to Amj is also set to 11 lines for monochrome display for simplification of description.
[0121]
An example of applying the element circuits A1j to A11j in the interlaced scanning is the driving method shown in FIG. Here, as will be described later, in the first field period Tf1, the element circuits A1j, A3j, A5j, A7j, A9j (column number j is omitted in FIG. 18) and the element circuits A2j, A4j, A6j, A8j, A10j. Are displayed as if they were one element circuit, and in the second field period Tf2, the element circuits A2j, A4j, A6j, A8j, A10j and the element circuits A3j, A5j, A7j, A9j, A11j are The display is handled as if it were one element circuit. Then, six of the eleven scanning signal lines G1 to G11 are actually selected and scanned every other line in each field.
[0122]
In FIG. 18, display states of the element circuits A1j to A11j are shown in FIGS. 18 (5) to (15), respectively. 18 (2) shows the total display time for
[0123]
In the first field period Tf1, the element circuit A2ij and the element circuit A2i-1j are paired, and in the first scanning period Ts1 (
[0124]
Next, in the second scanning period Ts2 (period of the
[0125]
In this embodiment, since the display time per gradation of the time division gradation is 4 unit hours, the one field period Tf is 4 (unit time per gradation) × (1 + 2 + 4 + 8) ÷ 2 (2 Since two element circuits A2i-1j and A2ij are used for display, they are divided by 2) = 30 unit time. Therefore, the weight of the display period of the 4th bit data is 4 × 8 = 32 unit time, and since the period displayed using the element circuit A2ij is already 6 unit hours, it is displayed using the element circuit A2i-1j. The period may be a total of 32−6 = 26 unit hours. Since this is shorter by 4 unit times than the one field period Tf, the time for the element circuit A2i-1j to display the 3rd bit data is 4 unit time by displaying the 3rd bit data accordingly. Since this time is shorter than one scanning period Ts, the selection line is independent of the first selection scanning using the scanning signal line G2i-1 during the
[0126]
Subsequently, in the third scanning period Ts3 (period of the
[0127]
Even in this scanning period Ts4 (period of the
[0128]
In the second field period Tf2, the element circuit A2ij and the element circuit A2i + 1j are paired, and the relationship between the element circuit A2i ± 1j and the element circuit A2ij is opposite to that in the first field period Tf1. The configuration of the present invention is not limited to the case where one
[0129]
With this configuration, when performing time division gray scale control, element data A2i of odd lines adjacent to each other using the common data signal line D for display data corresponding to normal interlace scanning. Only by devising selective scanning of −1j and even-numbered element circuit A2ij, it is possible to suppress the occurrence of a moving image false contour without using special partial pixels. For example, in the case of a display device having a number of pixels of 480 × horizontal 640, if the input signal is an interlaced signal, there are only 240 data per field, so 240 of the 480 screen vertical directions are lit up. Or whether all 480 pixels in the vertical direction are turned on collectively. At this time, all the 480 pixels in the vertical direction are turned on, and even if no special partial pixel is provided, The occurrence of contours can be suppressed.
[0130]
By the way, as understood from each of the above-described embodiments, the configuration of the present invention is suitable when a gray scale display having a number of bits larger than the number of memory circuits M1, M2,. Display data must be fetched from outside the element circuit A at the timing. However, in a normal video signal, the data of each bit is transferred together in units of each element circuit A. Therefore, it is necessary to convert the display data for each element circuit A into data for each bit. An example of the system configuration for this purpose is the configuration of the
[0131]
That is, in the
[0132]
The
[0133]
Furthermore, the above-described element circuits A, Aa, Ab,... Display not only using time-division gradation (this will be referred to as moving image display), but also memory circuits M1, M2, corresponding to the
[0134]
The
[0135]
In each of the above embodiments, a static memory configuration using two CMOS inverters INV1 and INV2 is used as a memory element. However, if the potential can be held for one frame period Tf1, a capacitor or the like is used. The dynamic memory configuration used may be used. For example, if one of the memory circuits M1 and M2 of the element circuit A is a capacitor, it can be considered that the memory circuit M1 is deleted from the element circuit Aa of FIG. 5, and in this case, the capacitor C1 is time-divided. Gradation is controlled. Further, the memory circuit M1, M2 of the element circuit A in which both are capacitors can be considered as the memory circuit M1, M2 deleted from the element circuit Ad in FIG. At least one of C2 is subjected to time division gradation control.
[0136]
In addition, when a capacitor is used as the memory element and the data of the capacitors C1 and C2 used as the potential holding means is rewritten by the capacitor, the capacity of the capacitor used as the memory element is more than the capacity of the capacitor used as the potential holding means. It must be large (approximately 2 times or more, preferably 10 times or more).
[0137]
Furthermore, the structure of the
[0138]
On the other hand, the TFTs Q11 and Q21 for driving the
[0139]
【The invention's effect】
As described above, the display device of the present invention captures display data in a storage element by an active element provided corresponding to each electro-optical element arranged in a matrix, and outputs the electro-optical element by the output of the storage element. In a display device that is driven to display, a plurality of sets of storage elements and the active elements that are paired with the storage elements are provided, and the electro-optical elements are displayed with a sum output of voltages or currents of the storage elements that set the luminance level. Further, the active element corresponding to one of the storage elements is driven in a time division gray scale.
[0140]
Therefore, when digital gradation control is realized by time-division gradation control, with display data having an intermediate value or more, the other storage element continuously emits light for one frame period. When there is a boundary with display data less than the value and it moves, the generation of a moving image false contour can be suppressed.
[0141]
In addition, as described above, the display device of the present invention includes two or more sets of the storage element and the active element, and holds the output potential of the first active element or the storage element and applies the potential to the electro-optical element. A holding means and a third active element provided between the potential holding means and the first memory element are further provided, and the third active element is selectively scanned independently of the selection scanning of the first active element. Thus, the display data can be directly written to the potential holding means, and the display data written to the first memory element can be read and written to the potential holding means.
[0142]
Therefore, the data once written in the first memory element can be read and displayed on the potential holding means at an arbitrary timing by the selective scanning of the third active element, and the display is driven using the same display data. Thus, it is possible to eliminate the need to rewrite data from the data signal line. In addition, the time required for the selective scanning can be shortened, and one frame period can be shortened. Further, since the display data is read from the first memory element and set in the potential holding means, it is not necessary to charge up the data signal line and the stray capacitance connected thereto, and the power consumption can be reduced.
[0143]
Furthermore, as described above, the display device of the present invention further includes a fourth active element that sets the potential to a predetermined initialization potential in relation to the potential holding means, and includes the first active element. The stored data is erased by using the potential holding means as the predetermined initialization potential via the fourth active element without using the selective scanning.
[0144]
Therefore, the display weight on the second active element side is set to the nth power level, the display weight on the first active element side is set to the (2nth power-1) level, and the normal binary data Can be used as is.
[0145]
In the display device of the present invention, as described above, the storage element and the active element are set in two or more sets, and the current driving capability of the electro-optical element based on the output of the first storage element on the lower bit side is used as a reference. In addition, the current drive capability of the electro-optical element by the output of the second or more storage element is sequentially set to a multiple of 2 times the current drive capability by the output of the first storage element.
[0146]
Therefore, since the electro-optic element continues to emit light by the output of the second and subsequent storage elements in one frame period, the occurrence of a moving image false contour can be further reduced.
[0147]
Furthermore, as described above, the display device of the present invention includes two sets of the storage element and the active element, and further includes a potential holding unit, and a third active element is provided between the potential holding unit and the storage element. By further providing the elements, the first active element side and the second active element side have a common configuration while improving the degree of freedom of setting display data for display driving of the electro-optic element, and the periodicity Switch to.
[0148]
Therefore, on the electro-optic element side, even if the characteristics of the electro-optic element vary between the configuration corresponding to the first active element and the configuration corresponding to the second active element, the average luminance is observed. Therefore, a display with good gradation can be obtained.
[0149]
Further, as described above, the display device according to the present invention includes two or more sets of the storage element and the active element, and each of the two sets further includes a potential holding unit and a third active element, and display data of lower bits. The display data of the most significant bit is also written on the active element side to which.
[0150]
Therefore, when displaying the 2 n gray scale display, if the data of the most significant bit is displayed only on one active element side, a blank display of the minimum display period is required on the other active element side. On the other hand, the active element to which the display data of the lower bit is given also displays the data of the most significant bit so that the blank display is not used, and therefore, one frame period is minimized. Thus, the 2 n gradation display can be performed.
[0151]
Furthermore, the display device of the present invention is as described above. A first combination of the i-th electro-optic element and the (i-1) -th electro-optic element adjacent in the direction of the same data signal line, and the i-th electro-optic element and the i-th electro-optic element adjacent in the direction of the data signal line the second combination of the i + 1 electro-optic elements is switched in two field periods to display the display data captured from the same data signal line, and in the first combination, the i-1th The electro-optic element displays in the first display state, while the i-th electro-optic element displays in the second display state, and in the second combination, the i-th electro-optic element is the first display state. While displaying in the display state, the (i + 1) th electro-optic element displays in the second display state. .
[0152]
Therefore, when performing time-division gradation control, an active element and an even line corresponding to an adjacent electro-optic element of an odd line using a common data signal line for display data corresponding to a normal interlace scan. The generation of a moving image false contour can be suppressed only by devising selective scanning with an active element corresponding to the electro-optical element.
[Brief description of the drawings]
FIG. 1 is an electric circuit diagram of an element circuit realizing an organic EL display according to a first embodiment of the present invention.
FIG. 2 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 3 is a diagram for explaining that a moving image false contour is suppressed by the driving method shown in FIG. 2;
4 is a diagram showing another example of a method for driving an organic EL display using the element circuit shown in FIG. 1. FIG.
FIG. 5 is an electric circuit diagram of an element circuit in an organic EL display according to a second embodiment of the present invention.
6 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG. 5. FIG.
7 is a diagram showing another example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 8 is an electric circuit diagram of an element circuit in an organic EL display according to a third embodiment of the present invention.
9 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 10 is a graph showing an example of a relationship between light emission luminance and light emission efficiency of an organic EL element.
FIG. 11 is an electric circuit diagram of an element circuit in an organic EL display according to a fourth embodiment of the present invention.
12 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG. 11. FIG.
FIG. 13 is an electric circuit diagram of an element circuit in an organic EL display according to a fifth embodiment of the present invention.
14 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 15 is an electric circuit diagram of an element circuit in an organic EL display according to a sixth embodiment of the present invention.
16 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 17 is an electric circuit diagram of element circuits of arbitrary lines adjacent in the vertical direction in an organic EL display according to a seventh embodiment of the present invention.
18 is a diagram showing an example of a driving method of interlace scanning using the element circuit shown in FIG.
FIG. 19 is a diagram showing an example of a system configuration for converting display data of each element circuit unit applied to the present invention into data for each bit.
FIG. 20 is an electric circuit diagram of an element circuit that realizes digital gradation display using a plurality of TFTs, which is a typical prior art.
FIG. 21 is an electric circuit diagram of an element circuit that realizes digital gradation display using pixel division gradation, which is another conventional technique.
FIG. 22 is an electric circuit diagram of an element circuit that realizes digital gradation display using time division gradation, which is still another conventional technique.
23 is a diagram showing an example of a method for driving an organic EL display using the element circuit shown in FIG.
FIG. 24 is a diagram for explaining a mechanism of generating a moving image false contour by the driving method of FIG.
FIG. 25 is a diagram showing a state of the moving image false contour on an actual display screen.
[Explanation of symbols]
1 Organic EL element (electro-optic element)
11 Display device
12 RAM
13 Controller
A, Aa, Ab, Ac, Ad, Ae element circuit
Aij, Ai + 1j; Acij element circuit
C1 to C3 capacitors (potential holding means)
D Data signal line
G; K; S Scan signal line
Ga, Gb; Ka; Sa selection line
INV1, INV2 CMOS inverter
M1 first memory circuit (first storage element)
M2 Second memory circuit (second memory element)
M3 Third memory circuit (third storage element)
Q1-Q4 TFT
Q11; Q21; Q31a, Q31b TFT (electro-optic element)
Q12 TFT (first active element)
Q13, Q23, Q33 TFT (third active element)
Q22 TFT (second active element)
Q32 TFT
Q14 TFT (4th active element)
Q15 TFT
V power line
Claims (9)
前記記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、それら複数の記憶素子の和出力で前記電気光学素子を表示駆動し、
前記アクティブ素子を選択走査する走査手段は、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動することを特徴とする表示装置。In a display device in which display data is taken into a storage element by an active element provided corresponding to each electro-optical element arranged in a matrix, and the electro-optical element is driven to display by the output of the storage element.
Provide a plurality of sets of the storage elements and the active elements that are paired with the storage elements, and display-drive the electro-optic elements with the sum output of the plurality of storage elements,
The display device characterized in that the scanning means for selectively scanning the active element drives the active element corresponding to one storage element in time-division gray scale.
前記第1のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段と、
前記電位保持手段と前記第1の記憶素子との間に設けられる第3のアクティブ素子とをさらに備え、
前記第1および第3のアクティブ素子を選択走査することで、前記第1の記憶素子および電位保持手段への表示データの書込み/読出しを制御することを特徴とする請求項1記載の表示装置。The storage element and the active element are two or more sets, and the first and second storage elements and the first and second active elements are used.
A potential holding unit that holds the output potential of the first active element or the storage element and applies the output potential to the electro-optical element;
A third active element provided between the potential holding means and the first memory element;
2. The display device according to claim 1, wherein writing / reading of display data to / from the first storage element and the potential holding unit is controlled by selectively scanning the first and third active elements.
前記第1および第2のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第1および第2の電位保持手段と、
前記各電位保持手段と前記第1および第2の記憶素子との間にそれぞれ設けられる第3のアクティブ素子とをさらに備え、
前記第1および第2のアクティブ素子と、それらに個別に対応した第3のアクティブ素子とを選択走査することで、前記第1および第2の記憶素子ならびに第1および第2の電位保持手段への表示データの書込み/読出しを制御し、かつその制御を第1のアクティブ素子側と第2のアクティブ素子側とで、周期的に切換えることを特徴とする請求項1記載の表示装置。The storage element and the active element are divided into two sets, which are a first and a second storage element and a first and a second active element, respectively.
First and second potential holding means for holding the output potentials of the first and second active elements and applying the output potentials to the electro-optical element, respectively;
A third active element provided between each of the potential holding means and the first and second storage elements,
By selectively scanning the first and second active elements and the third active elements individually corresponding to the first and second active elements, the first and second storage elements and the first and second potential holding means 2. The display device according to claim 1, wherein writing / reading of the display data is controlled and the control is periodically switched between the first active element side and the second active element side.
前記第1および第2のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第1および第2の電位保持手段と、
前記各電位保持手段と前記第1および第2の記憶素子との間にそれぞれ設けられる第3のアクティブ素子とをさらに備え、
前記第1および第2のアクティブ素子と、それらに個別に対応した第3のアクティブ素子とを選択走査することで、前記第1および第2の記憶素子ならびに第1および第2の電位保持手段への表示データの書込み/読出しを制御し、かつ下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行うことを特徴とする請求項1記載の表示装置。The storage element and the active element are two or more sets, two of which are the first and second storage elements and the first and second active elements,
First and second potential holding means for holding the output potentials of the first and second active elements and applying the output potentials to the electro-optical element, respectively;
A third active element provided between each of the potential holding means and the first and second storage elements,
By selectively scanning the first and second active elements and the third active elements individually corresponding thereto, the first and second memory elements and the first and second potential holding means 2. The display device according to claim 1, wherein writing / reading of the display data is controlled, and the display data of the most significant bit is also written on the active element side to which the display data of the lower bit is given.
前記表示データを格納する電位保持手段およびこの電位保持手段へ前記表示データを取込む第1のアクティブ素子と、
前記表示データを格納する記憶素子およびこの記憶素子へ前記表示データを取込む第2のアクティブ素子とを備え、
前記各アクティブ素子を選択走査する走査手段は前記第1のアクティブ素子を時間分割階調制御し、前記電位保持手段および記憶素子の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。In a display device in which display data is taken in by an active element provided corresponding to each electro-optic element arranged in a matrix, and the electro-optic element is driven to display with the taken-in data.
A potential holding means for storing the display data, and a first active element for taking the display data into the potential holding means;
A storage element for storing the display data, and a second active element for taking the display data into the storage element,
A scanning unit that selectively scans each active element performs time-division gradation control on the first active element, and displays and drives the electro-optical element with a sum output of the potential holding unit and the storage element. apparatus.
前記表示データを格納する第1および第2の電位保持手段およびこれら第1および第2の電位保持手段へ前記表示データをそれぞれ取込む第1および第2のアクティブ素子を備え、
前記各アクティブ素子を選択走査する走査手段は少なくとも一方のアクティブ素子を時間分割階調制御し、前記第1および第2の電位保持手段の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。In a display device in which display data is taken in by an active element provided corresponding to each electro-optic element arranged in a matrix, and the electro-optic element is driven to display with the taken-in data.
First and second potential holding means for storing the display data, and first and second active elements for taking the display data into the first and second potential holding means, respectively.
The scanning means for selectively scanning each active element performs time-division gradation control on at least one of the active elements, and drives the electro-optic element to display with the sum output of the first and second potential holding means. Display device.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001145517A JP3638130B2 (en) | 2001-05-15 | 2001-05-15 | Display device |
TW090132819A TW536689B (en) | 2001-01-18 | 2001-12-28 | Display, portable device, and substrate |
US10/034,251 US6937222B2 (en) | 2001-01-18 | 2002-01-03 | Display, portable device, and substrate |
KR10-2002-0003059A KR100470893B1 (en) | 2001-01-18 | 2002-01-18 | Display, portable device, and substrate |
CNB021023298A CN1193333C (en) | 2001-01-18 | 2002-01-18 | Display device, portable equipment and substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001145517A JP3638130B2 (en) | 2001-05-15 | 2001-05-15 | Display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002341821A JP2002341821A (en) | 2002-11-29 |
JP3638130B2 true JP3638130B2 (en) | 2005-04-13 |
Family
ID=18991315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001145517A Expired - Fee Related JP3638130B2 (en) | 2001-01-18 | 2001-05-15 | Display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3638130B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3800404B2 (en) | 2001-12-19 | 2006-07-26 | 株式会社日立製作所 | Image display device |
JP5196724B2 (en) * | 2006-01-31 | 2013-05-15 | エルジー ディスプレイ カンパニー リミテッド | Organic EL display |
JP5923343B2 (en) * | 2012-03-01 | 2016-05-24 | 株式会社ジャパンディスプレイ | Display device, driving method of display device, and electronic apparatus |
JP6669178B2 (en) | 2018-01-30 | 2020-03-18 | セイコーエプソン株式会社 | Electro-optical devices and electronic equipment |
-
2001
- 2001-05-15 JP JP2001145517A patent/JP3638130B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002341821A (en) | 2002-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8299986B2 (en) | Driving circuit for display device, and display device | |
US8154481B2 (en) | Method for managing display memory data of light emitting display | |
JP4826597B2 (en) | Display device | |
KR20110013693A (en) | Organic light emitting display and driving method thereof | |
JP2009009049A (en) | Active matrix type organic el display and gradation control method thereof | |
JP2005031643A (en) | Light emitting device and display device | |
US20100110090A1 (en) | Active-matrix display device | |
JP5550233B2 (en) | Method for driving a display panel using depolarization | |
KR100749359B1 (en) | Active matrix display device | |
US20030058200A1 (en) | Display device and display method | |
JP4854182B2 (en) | Display device | |
JP3638130B2 (en) | Display device | |
US20100103182A1 (en) | Active matrix display device | |
JP2007004035A (en) | Active matrix display device and method of driving active matrix display device | |
JP3875128B2 (en) | Display device and display method | |
JP4604455B2 (en) | Electro-optical device, driving method of electro-optical device, and electronic apparatus | |
US8773478B2 (en) | Organic light emitting display and driving method thereof | |
JP2010276783A (en) | Active matrix type display | |
JP2006065093A (en) | Device and method for driving spontaneous light emission display panel, and electronic equipment equipped with same driving device | |
JP2004163774A (en) | Display device and method for driving display device | |
JP2005157347A (en) | Active matrix display device | |
JP2002287683A (en) | Display panel and method for driving the same | |
JP5281760B2 (en) | Active matrix display device | |
KR20210082865A (en) | Electroluminescent display device and method of driving the same | |
JP2002287682A (en) | Display panel and method for driving the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050104 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050106 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080121 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |