JP3636738B2

JP3636738B2 - Defect relief circuit and defect relief method for read only memory device

Info

Publication number: JP3636738B2
Application number: JP25037493A
Authority: JP
Inventors: 星▲光▼ 趙; 康徳徐; 炯坤李; 在英都
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1992-10-06
Filing date: 1993-10-06
Publication date: 2005-04-06
Anticipated expiration: 2020-04-06
Also published as: JPH06203586A; US5434814A; KR950013342B1; KR940010113A

Description

【０００１】
【産業上の利用分野】
本発明はリードオンリメモリ装置に関するもので、特に、リードオンリメモリ装置の欠陥救済回路に関するものである。
【０００２】
【従来の技術】
最近では、製造工程時に特定のデータを記録するようにされたマスクＲＯＭ（ＭＡＳＫＲＯＭ）が広く使用されている。このマスクＲＯＭは、製造工程時にプログラム用の指定された作業を行うようにされ、製造工程中にイオン注入方式又はコンタクト（contact ）切換方式等を利用して、メモリセルに所定のデータを記憶させるメモリ装置である。
【０００３】
通常のマスクＲＯＭは、製造工程又はデータ記録時に発生する不良セルを救済（repair）するため、不良セルに置換えるための冗長セルからなる冗長セルアレイを内装している。このような欠陥救済に対する従来技術が、Yasuo Naruke氏等によって１９８９年度ＩＳＳＣＣの第１２８頁〜第１２９頁に詳細に開示されている。この欠陥救済回路は、電気的に溶断可能なポリシリコンヒューズセルを冗長セルとして使用し、選択されたヒューズセルに電流を流して溶断することで欠陥を救済するという技術を用いている。
【０００４】
しかしながら、このような欠陥救済方式においては、冗長セルとしてポリシリコンヒューズセルを用いるため、メモリチップの面積が増加することになり、集積度が減少するという短所を有している。
【０００５】
また、ノーマルのセルアレイがヒューズセルではないときには、冗長セルアレイを形成するために別途の写真蝕刻工程が必要となり、そのために、マスク層（mask layers ）の増加が必然的であるので、製造原価が高くなるという短所も有している。
【０００６】
【発明が解決しようとする課題】
したがって本発明の目的は、ヒューズセルを用いないようにして、集積度の向上したリードオンリメモリ装置を提供することにある。
【０００７】
また、本発明の他の目的は、メモリセルアレイと同じセル構造で形成された冗長セルアレイを有するマスクＲＯＭを提供することにある。
【０００８】
さらに、本発明の他の目的は、写真蝕刻用マスクの増加を伴うことなく、不良チップを救済できるようなマスクＲＯＭを提供することにある。
【０００９】
加えて、本発明の他の目的は、行単位又は行ブロック単位で不良セルの救済が可能なマスクＲＯＭを提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明は、ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加される行アドレス信号の組合せに応じて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備えるようにすることを特徴としている。
【００１１】
また、ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加されるブロック選択アドレス信号を組合せて、第１セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、外部から印加される行アドレス信号を組合せて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備えるようにすることを特徴とする。
【００１２】
この場合、第１セルアレイは主（main）メモリセルアレイとして動作し、第２セルアレイは第１セルアレイの欠陥救済のための冗長セルアレイとして動作するようすればよい。
【００１３】
また、行デコーダ選択手段は、第１セルアレイの中で不良セルを含んでいる行単位又は行ブロック単位のアドレス信号をその内に記憶しておいて、入力される外部アドレス信号が、該記憶されたアドレス信号と相互に異なる場合には第１行デコーダを活性化させ、外部アドレス信号が記憶されたアドレス信号と同じ場合には第２行デコーダを活性化させるようにするとよい。
【００１４】
さらに、第２セルアレイは、第１セルアレイとビット線を共有するようにし、第１セルアレイにおける欠陥発生したメモリセルを含む行単位又は行ブロック単位のデータを、対応させて記録するように構成するとよい。
【００１５】
【実施例】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。
【００１６】
図１は、本発明の好適な一実施例を示し、行（row ）ブロック単位で欠陥救済を実施できる冗長セルアレイを有するマスクＲＯＭの機能ブロック図である。
【００１７】
同図に示すメモリ装置は、主メモリセルからなるメモリセルアレイ１０と、欠陥救済用冗長セルからなる冗長セルアレイ１２とを有している。そして、メモリセルアレイ１０のワード線は行デコーダ１４によって選択的に駆動され、冗長セルアレイ１２のワード線は冗長行デコーダ１６によって選択的に駆動される。
【００１８】
メモリセルアレイ１０及び冗長セルアレイ１２は、一連の工程によって形成された一つのセルアレイをワード線単位に分割して形成され、したがって同じメモリセル構造をもっており、データ出力のためのビット線を共有するようにされている。
【００１９】
各ビット線の読出データは、センスアンプ及び出力ゲート１８内に位置するセンスアンプで感知増幅され、列（column）セレクタ２０によっていずれか一つの出力ゲートがＯＮとされて、データ出力バッファ２２に読出しデータが伝達される。
【００２０】
メモリセルアレイ１０は、ＮＡＮＤセルストリング（ＮＡＮＤ cell string）を読出専用メモリセルとしてもっている。このＮＡＮＤセルストリングについての回路例を図２に示す。
【００２１】
この図２に示す例では、一つのＮＡＮＤセルストリングは、ビット線ＢＬと接地電圧Ｖｓｓ端との間にチャネルが直列接続された、２個のストリング選択トランジスタＳＴ１、ＳＴ２及びｎ個のメモリセルトランジスタＭ１〜Ｍｎで構成され、そして、第１及び第２セルストリングが一つのビット線ＢＬを共有するようになっている。
【００２２】
ストリング選択トランジスタＳＴ１、ＳＴ２の各ゲート端子は、それぞれストリング選択線ＳＳＬ１、ＳＳＬ２に接続されている。また、メモリセルトランジスタＭ１〜Ｍｎの各ゲート端子は、それぞれワード線ＷＬ１〜ＷＬｎに接続されている。
【００２３】
ストリング選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭ１〜Ｍｎは、最初に、エンハンスメント形（増加形）で製造され、その後、チャネル領域にイオン注入を実施することでデプレッション形（空乏形）とされ、データが記録される。つまり、エンハンスメント形はノーマリオフ形で、デプレッション形はノーマリオン形なので、それを利用して、データの記憶を行い、また、次のようにセルストリングを選択する。
【００２４】
図２に示す例では、第１セルストリングのストリング選択トランジスタＳＴ１及びＳＴ２は、それぞれデプレッション形及びエンハンスメント形に製造され、第２セルストリングのストリング選択トランジスタＳＴ１及びＳＴ２は、それぞれエンハンスメント形及びデプレッション形に製造されている。したがって、ストリング選択線ＳＳＬ１及びＳＳＬ２が、それぞれ論理“ロウ”及び“ハイ”の状態で印加されるとき、第１セルストリングのストリング選択トランジスタＳＴ１及びＳＴ２がＯＮとなる。一方、第２セルストリングのストリング選択トランジスタＳＴ１はＯＦＦ、ストリング選択トランジスタＳＴ２はＯＮとなるので、第１セルストリングのみビット線ＢＬと接続され、データが読出される。また、ストリング選択線ＳＳＬ１、ＳＳＬ２によって制御される行方向に配列されたセルストリングが、一つの行ブロックを形成する。
【００２５】
尚、この図２に示すＮＡＮＤセルストリングは、各ゲートがストリング選択線ＳＳＬ１、ＳＳＬ２にそれぞれ接続された２個のストリング選択トランジスタＳＴ１、ＳＴ２を有しているが、これに限らず、より多くのストリング選択トランジスタをもつようにすることもできる。このときには、ストリング選択トランジスタと同数のストリング選択信号が必要となる（このようなマスクＲＯＭのＮＡＮＤセルストリングについての詳細は、本願出願人により１９８９年５月３１日付けで出願された韓国特許出願第８９−７３４１号に開示されている）。
【００２６】
図１に示すように、メモリ装置外部から印加されるブロック選択アドレス信号は、ブロック選択アドレスバッファ２４で整形された後、冗長アドレスデコーダ２６及びブロック選択デコーダ２８に入力される。行アドレス信号は、行アドレスバッファ３０で整形されて行プリデコーダ３２に入力される。そして、列アドレス信号は、列アドレスバッファ３４で整形されて列デコーダ３６に入力される。
【００２７】
ブロック選択デコーダ２８は、入力されるブロック選択アドレス信号を組合せて、メモリセルアレイ１０内の行ブロックのうちのいずれか一つを選択して活性化させる。
【００２８】
冗長アドレスデコーダ２６は、メモリセルアレイ１０内の行ブロックのうち、欠陥の発生したＮＡＮＤセルストリングを含んでいる行ブロックのアドレス信号を記憶しており、ブロック選択アドレスバッファ２４から入力されるブロック選択アドレス信号が、その記憶された欠陥アドレス信号と同じときに、冗長エネーブル（Redundancy Enable ）信号ＲＥを論理“ハイ”の状態で出力し、それ以外のときには論理“ロウ”の状態で出力する。この冗長エネーブル信号ＲＥは、行デコーダ１４の動作制御端子に入力され、一方、インバータ３８を通じて反転される冗長エネーブル信号バーＲＥは、冗長行デコーダ１６の動作制御端子に入力される。この行デコーダ１４及び冗長行デコーダ１６の構成例を、それぞれ図３及び図４に示す。
【００２９】
図３に示すように、ＮＯＲゲート４２は、ブロック選択デコーダ２８から出力されるブロック選択信号Ｂｉと、冗長アドレスデコーダ２６から出力される冗長エネーブル信号ＲＥとを入力とする。したがって、冗長エネーブル信号ＲＥ及びブロック選択信号Ｂｉが論理“ロウ”の状態で印加されるとき、ＮＯＲゲート４２の出力は論理“ハイ”の状態になる。
【００３０】
このＮＯＲゲート４２の出力は、ＮＡＮＤゲート４４〜５４の各第１入力端子に入力される。また、このＮＡＮＤゲート４４〜５４の各第２端子には、ストリング選択信号ＳＳ１、ＳＳ２とワード線駆動信号Ｓ１〜Ｓｎの中の該当信号がそれぞれ入力される。そして、ストリング選択信号ＳＳ１、ＳＳ２を入力とするＮＡＮＤゲート４４、４６の各出力ノードには、それぞれインバータ４５、４７が接続され、これらインバータ４５、４７の各出力端子は、それぞれストリング選択線ＳＳＬ１、ＳＳＬ２に接続される。一方、ワード線駆動信号Ｓ１〜Ｓｎを入力とするＮＡＮＤゲート４８〜５４の各出力ノードは、それぞれワード線ＷＬ１〜ＷＬｎに接続される。
【００３１】
したがって、各ＮＡＮＤゲート４４〜５４に入力されるＮＯＲゲート４２の出力が、論理“ハイ”の状態を維持する場合にのみ、ストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉが有効な信号となるので、行デコーダ１４は、ブロック選択信号Ｂｉ及び冗長エネーブル信号ＲＥが論理“ロウ”の状態で印加されるときに、動作が活性化される。
【００３２】
一方、図４に示すように、冗長行デコーダ１６は、図３に示す行デコーダ１４と類似した構造を有している。ＮＯＲゲート５６は、冗長エネーブル信号バーＲＥ及び接地電圧Ｖｓｓを入力とし、このＮＯＲゲート５６の出力は、ＮＡＮＤゲート５８〜６８の各第１入力端子に入力される。また、これらＮＡＮＤゲート５８〜６８の各第２入力端子には、ストリング選択信号ＳＳ１、ＳＳ２及びワード線駆動信号Ｓ１〜Ｓｎの中の該当信号がそれぞれ入力される。
【００３３】
ストリング選択信号ＳＳ１、ＳＳ２を入力とするＮＡＮＤゲート５８、６０の各出力ノードには、それぞれインバータ５９、６１が接続され、そして、これらインバータ５９、６１の各出力は、冗長ストリング選択線ＳＳＲＬ１、ＳＳＲＬ２にそれぞれ接続されている。一方、ワード線駆動信号Ｓ１〜Ｓｎを入力とするＮＡＮＤゲート６２〜６８の各出力ノードは、それぞれ冗長ワード線ＷＬＲ１〜ＷＬＲｎに接続される。
【００３４】
したがって、各ＮＡＮＤゲート５８〜６８に入力されるＮＯＲゲート５６の出力が論理“ハイ”の状態を維持する場合にのみ、ストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉが有効な信号となるので、冗長行デコーダ１６は、冗長エネーブル信号ＲＥが論理“ハイ”の状態、すなわち、これを反転させた信号バーＲＥが論理“ロウ”の状態で入力されるとき、動作が活性化される。このときが冗長モードとなる。
【００３５】
図１に示す実施例において、冗長アドレスデコーダ２６は、先に述べたように、メモリセルアレイ１０内の行ブロックの中の不良セルを含む行ブロックのアドレス信号を、それ自体の内に記憶している。そして、ブロック選択アドレスバッファ２４から出力されるブロック選択アドレス信号が入力されると、その入力されたブロック選択アドレス信号が、記憶されているアドレス信号と異なる場合には行デコーダ１４を活性化させ、記憶されているアドレス信号と合致するときには冗長行デコーダ１６を活性化させる。このような冗長アドレスデコーダ２６の構成例を図５に示す。
【００３６】
図５に示すように、冗長アドレスデコーダ２６は、チャネルが電源電圧Ｖｃｃ端と出力ノードＮ１との間に設けられたＰＭＯＳトランジスタＴｐｕと、チャネルが出力ノードＮ１と接地電圧Ｖｓｓ端との間に互いに直列接続された第１〜第７ＮＭＯＳトランジスタＭＲ０、バーＭＲ０、ＭＲ１、バーＭＲ１、ＭＲ２、バーＭＲ２、Ｔｐｄと、出力ノードＮ１に接続され、冗長エネーブル信号ＲＥを出力するインバータ４０とから構成される。
【００３７】
ＰＭＯＳトランジスタＴｐｕは、出力ノードＮ１のプルアップ手段として作用し、第７ＮＭＯＳトランジスタＴｐｄは、プルダウン手段として作用する。第１〜第６ＮＭＯＳトランジスタＭＲ０、バーＭＲ０、ＭＲ１、バーＭＲ１、ＭＲ２、バーＭＲ２の各ゲート端子には、ブロック選択アドレス信号及びその反転信号Ａ０、バーＡ０、Ａ１、バーＡ１、Ａ２、バーＡ２がそれぞれ入力され、そして第７ＮＭＯＳトランジスタＴｐｄのゲート端子には、チップエネーブル（Chip Enable ）信号ＣＥが印加される。このようにチップエネーブル信号ＣＥで第７ＮＭＯＳトランジスタＴｐｄのゲートを制御することで、待機時間における電流消耗を防止することができる。
【００３８】
メモリセルアレイ１０内の不良セルを含む行ブロックを示すアドレス信号は、第１〜第６ＮＭＯＳトランジスタＭＲ０〜バーＭＲ２により記憶される。例えば、欠陥のある行ブロックを指定するブロック選択アドレス信号Ａ０、Ａ１、Ａ２が、それぞれ“１０１”（ハイ−ロウ−ハイ）であれば、ＮＭＯＳトランジスタＭＲ０、バーＭＲ１、ＭＲ２をエンハンスメント形とし、一方、ＮＭＯＳトランジスタバーＭＲ０、ＭＲ１、バーＭＲ２は、チャネル領域にイオン注入してデプレッション形とすることで、不良セルを含む行ブロックのアドレス信号を記憶できる。
【００３９】
このような目的のためには、公知の技術であるイオンビームリソグラフィ（ion beam lithography）技術を用いて、ブロック選択アドレス信号バーＡ０、Ａ１、バーＡ２を受ける第２、第３、第６ＮＭＯＳトランジスタバーＭＲ０、ＭＲ１、バーＭＲ２のゲートにイオン注入を実施し、最初、エンハンスメント形に製作されたものをデプレッション形に変換させればよい。
【００４０】
以上の結果、チップエネーブル信号ＣＥが論理“ハイ”にエネーブルとされた状態で、ブロック選択アドレス信号Ａ０、Ａ１、Ａ２が、それぞれ論理“ハイ”、“ロウ”、“ハイ”の状態で印加されると、第１〜第７ＮＭＯＳトランジスタＭＲ０〜ＴｐｄがすべてＯＮとなり、その結果、出力ノードＮ１の電位は接地電圧Ｖｓｓ端に放電される。したがって、出力ノードＮ１に接続されたインバータ４０からは、冗長エネーブル信号ＲＥが論理“ハイ”の状態で出力される。尚、図５に示す例では、ブロック選択アドレス信号が３個の場合を説明したが、これに限らず、必要に応じてその数を変更することは勿論可能である。
【００４１】
次に、図２〜図５を参照して、図１に示すマスクＲＯＭの欠陥救済動作について説明する。製造工程及びデータ記録工程を完了した後、ＥＤＳ（Electrical Die Sorting）テスト（ダイソートテスト）を実施し、それにより不良セルの存在が確認されると、不良セルを含んでいる行ブロックのアドレス信号を、上述のようにして冗長アドレスデコーダ２６に記憶させ、そして、その行ブロック内のすべてのメモリセルに記録されるべきデータを、冗長セルアレイ１２の冗長セルに１対１で対応するように記録する。
【００４２】
通常の製造工程において、マスクＲＯＭは、一つのウェーハに多数のチップを形成するようにして製造されるため、その一部のいくつかのチップが不良チップとなり得る。このような場合、次のようにして欠陥救済を行えばよい。
【００４３】
不良チップが発見された場合、その不良チップ内の欠陥発生部位のアドレス信号及び最初の記録データを確認した後、ウェーハ全面に感光膜を形成する。そして、公知の技術であるイオンビームリソグラフィ技術を利用して、欠陥救済データが記録される冗長セルアレイの該当メモリセルと、欠陥行ブロックのアドレス信号を記憶させる冗長アドレスデコーダ２６の該当トランジスタとに対して開口を形成する。この開口を通してイオンを注入し、最初にエンハンスメント形で製造されたトランジスタをデプレッション形トランジスタに変換させることによって、欠陥救済データ及び欠陥行ブロックのアドレス信号を記録する。
【００４４】
このようにイオンビームリソグラフィ技術を用いると、感光膜の形成されたウェーハ上の一部位のみを選択的に蝕刻して開口を形成することが容易にできるので、選択部位にのみイオン注入を実施することが比較的簡単にできる。また、欠陥救済データの記録が完了した後に救済テストを実施し、それにより欠陥救済後にも不良の存在が確認されれば、再び欠陥救済を実施するようにしてもよい。
【００４５】
尚、このような小規模の修正については、イオンビーム法だけではなく、電子ビーム直接露光（描画）技術を用いることも可能である。また、このようなビーム投射式の技術を用いる場合には、露光（描画）の対象となり得る部分の近辺に、露光の目標となる指標、例えば、アルミニウム製の十字線、四角形状の枠線、格子状の模様線等を予め形成しておくと、露光（描画）制度を高め、露光（描画）の準備時間を短縮することが可能となる。より具体的な例としては、行デコーダ及びメモリセルアレイで構成される四角形状の領域の四隅、あるいは、辺や対角線と関連づけてアルミニウム製の指標を設けることにより、掃引ビームに対する電子線放出（又はビーム反射）を利用して、ビーム掃引制御系の掃引座標キャリブレーションを行うことが容易にでき、露光（描画）制度の向上、露光（描画）準備時間の短縮を期待できる。
【００４６】
最後に、上述のようにして製造工程及び欠陥救済の完了したマスクＲＯＭの読出動作について説明する。
【００４７】
まず、ブロック選択アドレス信号が、不良のない正常な行ブロックを指定する場合を説明する。上述のように、冗長アドレスデコーダ２６から出力される冗長エネーブル信号ＲＥが論理“ロウ”の状態とされ、それによって行デコーダ１４が活性化される一方で、冗長行デコーダ１６は非活性化される。したがって、ブロック選択デコーダ２８によって、メモリセルアレイ１０内のいずれか一つの行ブロックが選択され、そして、行デコーダ１４が、行プリデコーダ３２からストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉを受けて、選択された行ブロック内のセルストリング及びワード線を選択的に駆動する。その結果、選択されたセルストリングから読出されてビット線に送られるデータは、センスアンプで感知増幅され、列アドレス信号によって選択される出力ゲートを通じてデータ出力バッファ２２に伝達されてチップ外部に出力される。
【００４８】
一方、ブロック選択アドレス信号が、不良セルを含んでいる行ブロックを指定するように印加される場合には、冗長アドレスデコーダ２６から出力される冗長エネーブル信号ＲＥが論理“ロウ”の状態となる。それによって、行デコーダ１４が非活性化される一方で、冗長行デコーダ１６が活性化される。その結果、冗長行デコーダ１６が、行プリデコーダ３２からストリング選択信号ＳＳｉ及びワード線駆動信号Ｓｉを受けて、冗長セルアレイ１２内のセルストリングを選択しワード線を選択的に駆動する。したがって、選択されたセルストリングから読出されてビット線に送られるデータは、センスアンプで感知増幅され、列アドレス信号によって選択される出力ゲートを通じてデータ出力バッファ２２に伝達されてチップ外部に出力される。
【００４９】
【発明の効果】
以上述べてきたように本発明によるマスクＲＯＭは、従来技術で冗長セルとして使用されてきたヒューズセルに代えて、ノーマルのメモリセルアレイと同じセル構造をもつ冗長セルアレイを使用することができる。したがって、メモリセルアレイと冗長セルアレイを同時に製造することができ、集積度を向上させてチップ面積を最小化すると共に、欠陥救済用冗長セルアレイの拡張をも容易に達成することが可能となる。
【００５０】
また、メモリセルアレイが行デコーダを、冗長セルアレイが冗長行デコーダをそれぞれ有し、そして冗長アドレスデコーダを用いて行デコーダと冗長行デコーダとを相補的に動作させるようにしたことで、行単位又は行ブロック単位で欠陥救済を実施することが容易に簡単な構成で可能となる。
【００５１】
さらに、欠陥救済時に、イオンビームリソグラフィ技術を利用して欠陥救済を実施することで、従来技術にあった冗長セルアレイを形成するための写真蝕刻によるマスク層の増加という問題点を解決でき、製造原価を低く抑えることが可能なマスクＲＯＭを提供できる。また、欠陥救済の作業を容易なものとできるので、歩留りの面でもより一層の改善をもたらすことができる。
【図面の簡単な説明】
【図１】本発明に係る欠陥救済回路を有するマスクＲＯＭの一実施例を示す機能ブロック図。
【図２】図１に示すメモリセルアレイの一部回路図。
【図３】図１に示す行デコーダの構成例を示す回路図。
【図４】図１に示す冗長行デコーダの構成例を示す回路図。
【図５】図１に示す冗長アドレスデコーダの構成例を示す回路図。
【符号の説明】
１０メモリセルアレイ（第１セルアレイ）
１２冗長セルアレイ（第２セルアレイ）
１４行デコーダ
１６冗長行デコーダ
２６冗長アドレスデコーダ
ＲＥ、バーＲＥ冗長エネーブル信号[0001]
[Industrial application fields]
The present invention relates to a read only memory device, and more particularly to a defect relief circuit for a read only memory device.
[0002]
[Prior art]
Recently, a mask ROM (MASK ROM) adapted to record specific data during the manufacturing process has been widely used. This mask ROM is designed to perform a designated operation for a program during a manufacturing process, and stores predetermined data in a memory cell by using an ion implantation method or a contact switching method during the manufacturing process. It is a memory device.
[0003]
A normal mask ROM has a redundant cell array composed of redundant cells for replacing defective cells in order to repair defective cells generated during the manufacturing process or data recording. Conventional techniques for such defect relief are disclosed in detail by Yasuo Naruke et al. On pages 128 to 129 of the 1989 ISSCC. This defect relief circuit uses a technique in which a polysilicon fuse cell that can be electrically blown is used as a redundant cell, and a defect is relieved by blowing a current through a selected fuse cell.
[0004]
However, since such a defect relief method uses a polysilicon fuse cell as a redundant cell, the area of the memory chip is increased, and the degree of integration is reduced.
[0005]
In addition, when the normal cell array is not a fuse cell, a separate photo-etching process is required to form a redundant cell array, which necessitates an increase in mask layers, which increases the manufacturing cost. It has the disadvantage of becoming.
[0006]
[Problems to be solved by the invention]
Accordingly, it is an object of the present invention to provide a read only memory device having an improved degree of integration without using a fuse cell.
[0007]
Another object of the present invention is to provide a mask ROM having a redundant cell array formed with the same cell structure as the memory cell array.
[0008]
Furthermore, another object of the present invention is to provide a mask ROM capable of relieving a defective chip without increasing the number of photo-etching masks.
[0009]
In addition, another object of the present invention is to provide a mask ROM capable of repairing a defective cell in units of rows or row blocks.
[0010]
[Means for Solving the Problems]
In order to achieve such an object, the present invention is formed by dividing a large number of read-only memory cells correspondingly formed in a matrix of word lines and bit lines in units of word lines, and sharing bit lines. First and second rows for selectively driving each word line of the corresponding first and second cell arrays in accordance with a combination of the first and second cell arrays configured to be applied and a row address signal applied from the outside. The decoder stores an address signal of a defective cell generated in the first cell array. When the stored address signal and the row address signal applied from the outside are the same, the first row decoder is deactivated. And a row decoder selecting means for activating the second row decoder.
[0011]
Also, first and second cell arrays formed by dividing a number of read-only memory cells correspondingly formed in a matrix of word lines and bit lines in units of word lines and sharing bit lines. And a block selection decoder for outputting a block selection signal for selecting memory cells in the first cell array in units of row blocks by combining externally applied block selection address signals, and a row address signal applied from the outside , And the first and second row decoders for selectively driving the corresponding word lines of the first and second cell arrays, and the address signal of the row block including the defective cell among the row blocks in the first cell array. When the stored address signal matches the block selection address signal, the first row decoder is activated. Characterized in that to make and a row decoder selecting means for activating the second row decoder causes activated.
[0012]
In this case, the first cell array may operate as a main memory cell array, and the second cell array may operate as a redundant cell array for repairing defects in the first cell array.
[0013]
Further, the row decoder selection means stores therein an address signal in a row unit or a row block unit including a defective cell in the first cell array, and an external address signal to be inputted is stored in the row decoder selection unit. When the address signal is different from the address signal, the first row decoder is activated. When the external address signal is the same as the stored address signal, the second row decoder is activated.
[0014]
Further, the second cell array may share a bit line with the first cell array, and may be configured to record data corresponding to a row unit or a row block unit including a memory cell in which a defect has occurred in the first cell array. .
[0015]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0016]
FIG. 1 is a functional block diagram of a mask ROM having a redundant cell array capable of performing defect relief in units of row blocks, showing a preferred embodiment of the present invention.
[0017]
The memory device shown in the figure has a memory cell array 10 composed of main memory cells and a redundant cell array 12 composed of redundant cells for defect relief. The word lines of the memory cell array 10 are selectively driven by the row decoder 14, and the word lines of the redundant cell array 12 are selectively driven by the redundant row decoder 16.
[0018]
The memory cell array 10 and the redundant cell array 12 are formed by dividing one cell array formed by a series of processes in units of word lines, and thus have the same memory cell structure and share bit lines for data output. Has been.
[0019]
The read data of each bit line is sensed and amplified by the sense amplifier and the sense amplifier located in the output gate 18, and one of the output gates is turned on by the column selector 20 and read to the data output buffer 22. Data is transmitted.
[0020]
The memory cell array 10 has a NAND cell string as a read-only memory cell. A circuit example of this NAND cell string is shown in FIG.
[0021]
In the example shown in FIG. 2, one NAND cell string includes two string selection transistors ST1, ST2 and n memory cell transistors in which channels are connected in series between a bit line BL and a ground voltage Vss end. M1 to Mn, and the first and second cell strings share one bit line BL.
[0022]
The gate terminals of the string selection transistors ST1 and ST2 are connected to string selection lines SSL1 and SSL2, respectively. The gate terminals of the memory cell transistors M1 to Mn are connected to the word lines WL1 to WLn, respectively.
[0023]
The string selection transistors ST1 and ST2 and the memory cell transistors M1 to Mn are first manufactured in an enhancement type (increase type), and then ion implantation is performed in the channel region to be a depletion type (depletion type). Is recorded. That is, since the enhancement type is normally-off type and the depletion type is normally-on type, data is stored using the enhancement type, and a cell string is selected as follows.
[0024]
In the example shown in FIG. 2, the string selection transistors ST1 and ST2 of the first cell string are manufactured in a depletion type and an enhancement type, respectively, and the string selection transistors ST1 and ST2 of the second cell string are in an enhancement type and a depletion type, respectively. It is manufactured. Therefore, when the string selection lines SSL1 and SSL2 are applied in a logic “low” and “high” state, respectively, the string selection transistors ST1 and ST2 of the first cell string are turned on. On the other hand, since the string selection transistor ST1 of the second cell string is OFF and the string selection transistor ST2 is ON, only the first cell string is connected to the bit line BL and data is read out. The cell strings arranged in the row direction controlled by the string selection lines SSL1 and SSL2 form one row block.
[0025]
The NAND cell string shown in FIG. 2 has two string selection transistors ST1 and ST2 whose gates are connected to the string selection lines SSL1 and SSL2, respectively. It can also have a string select transistor. At this time, the same number of string selection signals as the string selection transistors are required (the details of the NAND cell string of such a mask ROM are described in the Korean patent application filed on May 31, 1989 by the applicant of the present application). 89-7341).
[0026]
As shown in FIG. 1, a block selection address signal applied from the outside of the memory device is shaped by a block selection address buffer 24 and then input to a redundant address decoder 26 and a block selection decoder 28. The row address signal is shaped by the row address buffer 30 and input to the row predecoder 32. The column address signal is shaped by the column address buffer 34 and input to the column decoder 36.
[0027]
The block selection decoder 28 selects and activates any one of the row blocks in the memory cell array 10 by combining input block selection address signals.
[0028]
The redundant address decoder 26 stores an address signal of a row block including a defective NAND cell string among the row blocks in the memory cell array 10, and a block selection address input from the block selection address buffer 24. When the signal is the same as the stored defective address signal, the redundancy enable signal RE is output in a logic "high" state, and otherwise it is output in a logic "low" state. The redundant enable signal RE is input to the operation control terminal of the row decoder 14, while the redundant enable signal bar RE that is inverted through the inverter 38 is input to the operation control terminal of the redundant row decoder 16. Configuration examples of the row decoder 14 and the redundant row decoder 16 are shown in FIGS. 3 and 4, respectively.
[0029]
As shown in FIG. 3, the NOR gate 42 receives the block selection signal Bi output from the block selection decoder 28 and the redundant enable signal RE output from the redundant address decoder 26. Therefore, when the redundancy enable signal RE and the block selection signal Bi are applied in a logic “low” state, the output of the NOR gate 42 is in a logic “high” state.
[0030]
The output of the NOR gate 42 is input to the first input terminals of the NAND gates 44 to 54. Further, string selection signals SS1 and SS2 and corresponding signals in the word line drive signals S1 to Sn are input to the second terminals of the NAND gates 44 to 54, respectively. Inverters 45 and 47 are connected to the output nodes of the NAND gates 44 and 46, which receive the string selection signals SS1 and SS2, respectively. The output terminals of the inverters 45 and 47 are connected to the string selection lines SSL1 and SSL1, respectively. Connected to SSL2. On the other hand, output nodes of NAND gates 48 to 54 that receive word line drive signals S1 to Sn are connected to word lines WL1 to WLn, respectively.
[0031]
Therefore, the string selection signal SSi and the word line drive signal Si are valid signals only when the output of the NOR gate 42 input to each of the NAND gates 44 to 54 maintains the logic “high” state. The row decoder 14 is activated when the block selection signal Bi and the redundancy enable signal RE are applied in a logic “low” state.
[0032]
On the other hand, as shown in FIG. 4, redundant row decoder 16 has a structure similar to that of row decoder 14 shown in FIG. The NOR gate 56 receives the redundant enable signal bar RE and the ground voltage Vss, and the output of the NOR gate 56 is input to the first input terminals of the NAND gates 58 to 68. In addition, the corresponding signals of the string selection signals SS1 and SS2 and the word line drive signals S1 to Sn are input to the second input terminals of the NAND gates 58 to 68, respectively.
[0033]
Inverters 59 and 61 are connected to the output nodes of the NAND gates 58 and 60, respectively, to which the string selection signals SS1 and SS2 are input. The outputs of the inverters 59 and 61 are connected to the redundant string selection lines SSRL1 and SSRL2, respectively. Are connected to each. On the other hand, the output nodes of NAND gates 62 to 68 that receive word line drive signals S1 to Sn are connected to redundant word lines WLR1 to WLRn, respectively.
[0034]
Therefore, since the string selection signal SSi and the word line drive signal Si are effective signals only when the output of the NOR gate 56 input to each of the NAND gates 58 to 68 is maintained in the logic “high” state, the redundancy becomes difficult. The row decoder 16 is activated when the redundancy enable signal RE is input in a logic “high” state, that is, when the inverted signal bar RE is input in a logic “low” state. This is the redundancy mode.
[0035]
In the embodiment shown in FIG. 1, the redundant address decoder 26 stores the address signal of the row block including the defective cell in the row block in the memory cell array 10 in itself as described above. Yes. When the block selection address signal output from the block selection address buffer 24 is input, the row decoder 14 is activated if the input block selection address signal is different from the stored address signal, Redundant row decoder 16 is activated when it matches the stored address signal. A configuration example of such a redundant address decoder 26 is shown in FIG.
[0036]
As shown in FIG. 5, the redundant address decoder 26 includes a PMOS transistor Tpu having a channel provided between the power supply voltage Vcc end and the output node N1, and a channel connected between the output node N1 and the ground voltage Vss end. The first to seventh NMOS transistors MR0, MR0, MR1, bar MR1, MR2, MR2 and Tpd connected in series and an inverter 40 connected to the output node N1 and outputting the redundant enable signal RE are configured.
[0037]
The PMOS transistor Tpu functions as a pull-up unit for the output node N1, and the seventh NMOS transistor Tpd functions as a pull-down unit. At the gate terminals of the first to sixth NMOS transistors MR0, bar MR0, MR1, bar MR1, MR2, and bar MR2, a block selection address signal and its inverted signal A0, bar A0, A1, bar A1, A2, and bar A2 are provided. A chip enable signal CE is applied to the gate terminal of the seventh NMOS transistor Tpd. Thus, by controlling the gate of the seventh NMOS transistor Tpd with the chip enable signal CE, current consumption during the standby time can be prevented.
[0038]
Address signals indicating row blocks including defective cells in the memory cell array 10 are stored by the first to sixth NMOS transistors MR0 to MR2. For example, if the block selection address signals A0, A1, A2 for designating a defective row block are “101” (high-low-high), the NMOS transistors MR0, bars MR1, MR2 are enhanced, The NMOS transistor bars MR0, MR1, and bar MR2 can store the address signal of the row block including the defective cell by ion implantation into the channel region to form a depletion type.
[0039]
For this purpose, the second, third, and sixth NMOS transistor bars that receive the block selection address signal bars A0, A1, and A2 by using a well-known ion beam lithography technique. The gates of MR0, MR1 and bar MR2 may be ion-implanted, and the first manufactured in the enhancement type may be converted into the depletion type.
[0040]
As a result, the block select address signals A0, A1, and A2 are applied in the logic "high", "low", and "high" states, respectively, with the chip enable signal CE enabled to logic "high". Then, all of the first to seventh NMOS transistors MR0 to Tpd are turned on, and as a result, the potential of the output node N1 is discharged to the ground voltage Vss end. Therefore, the redundancy enable signal RE is output in a logic "high" state from the inverter 40 connected to the output node N1. In the example shown in FIG. 5, the case where the number of block selection address signals is three has been described. However, the number is not limited to this, and the number can be changed as needed.
[0041]
Next, the defect relief operation of the mask ROM shown in FIG. 1 will be described with reference to FIGS. After completing the manufacturing process and the data recording process, an EDS (Electrical Die Sorting) test (die sort test) is performed. Is stored in the redundant address decoder 26 as described above, and data to be recorded in all the memory cells in the row block is recorded so as to correspond to the redundant cells of the redundant cell array 12 on a one-to-one basis. To do.
[0042]
In a normal manufacturing process, the mask ROM is manufactured by forming a large number of chips on one wafer, and some of the chips may be defective chips. In such a case, defect repair may be performed as follows.
[0043]
When a defective chip is found, a photosensitive film is formed on the entire surface of the wafer after confirming the address signal and the first recording data of the defective portion in the defective chip. Then, using the ion beam lithography technique that is a known technique, the corresponding memory cell of the redundant cell array in which the defect relief data is recorded and the corresponding transistor of the redundant address decoder 26 that stores the address signal of the defective row block To form an opening. Ions are implanted through this opening, and the defect relief data and the address signal of the defective row block are recorded by converting the transistor initially manufactured in the enhancement type into the depletion type transistor.
[0044]
By using the ion beam lithography technique in this way, it is easy to selectively etch only a part of the wafer on which the photosensitive film is formed to form an opening, so that ion implantation is performed only on a selected portion. Can be done relatively easily. Further, a repair test may be performed after the recording of the defect repair data is completed, and if the presence of a defect is confirmed after the defect repair, the defect repair may be performed again.
[0045]
For such a small-scale correction, not only the ion beam method but also an electron beam direct exposure (drawing) technique can be used. In addition, when such a beam projection type technique is used, an index that is an exposure target, for example, an aluminum cross line, a rectangular frame line, in the vicinity of a portion that can be an exposure (drawing) target, If a grid pattern line or the like is formed in advance, the exposure (drawing) system can be improved and the exposure (drawing) preparation time can be shortened. As a more specific example, an electron beam emission (or beam) with respect to the sweep beam is provided by providing aluminum indexes in association with the four corners of a rectangular area composed of a row decoder and a memory cell array, or sides and diagonal lines. It is possible to easily perform the sweep coordinate calibration of the beam sweep control system by using (reflection), and it can be expected to improve the exposure (drawing) system and shorten the exposure (drawing) preparation time.
[0046]
Finally, the reading operation of the mask ROM in which the manufacturing process and defect repair have been completed as described above will be described.
[0047]
First, a case where the block selection address signal designates a normal row block having no defect will be described. As described above, the redundant enable signal RE output from the redundant address decoder 26 is set to the logic "low" state, thereby activating the row decoder 14 while deactivating the redundant row decoder 16. . Accordingly, any one row block in the memory cell array 10 is selected by the block selection decoder 28, and the row decoder 14 receives the string selection signal SSi and the word line drive signal Si from the row predecoder 32 and selects them. The cell strings and word lines in the row block are selectively driven. As a result, data read from the selected cell string and transmitted to the bit line is sensed and amplified by the sense amplifier, transmitted to the data output buffer 22 through the output gate selected by the column address signal, and output to the outside of the chip. The
[0048]
On the other hand, when the block selection address signal is applied so as to designate a row block including a defective cell, the redundant enable signal RE output from the redundant address decoder 26 is in a logic “low” state. Thereby, the row decoder 14 is deactivated while the redundant row decoder 16 is activated. As a result, the redundant row decoder 16 receives the string selection signal SSi and the word line drive signal Si from the row predecoder 32, selects a cell string in the redundant cell array 12, and selectively drives the word line. Therefore, data read from the selected cell string and sent to the bit line is sensed and amplified by the sense amplifier, transmitted to the data output buffer 22 through the output gate selected by the column address signal, and output to the outside of the chip. .
[0049]
【The invention's effect】
As described above, the mask ROM according to the present invention can use a redundant cell array having the same cell structure as that of a normal memory cell array, instead of the fuse cell used as a redundant cell in the prior art. Therefore, the memory cell array and the redundant cell array can be manufactured at the same time, the degree of integration can be improved and the chip area can be minimized, and the expansion of the defect relief redundant cell array can be easily achieved.
[0050]
The memory cell array has a row decoder, the redundant cell array has a redundant row decoder, and the redundant address decoder is used to operate the row decoder and the redundant row decoder in a complementary manner. It is possible to easily perform defect relief on a block basis with a simple configuration.
[0051]
In addition, by performing defect relief using ion beam lithography technology at the time of defect relief, it is possible to solve the problem of increasing the mask layer due to photolithography to form a redundant cell array as in the prior art. It is possible to provide a mask ROM that can keep the above low. In addition, since the defect repair work can be facilitated, further improvement in yield can be achieved.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing an embodiment of a mask ROM having a defect relief circuit according to the present invention.
FIG. 2 is a partial circuit diagram of the memory cell array shown in FIG. 1;
3 is a circuit diagram showing a configuration example of a row decoder shown in FIG. 1. FIG.
4 is a circuit diagram showing a configuration example of a redundant row decoder shown in FIG. 1. FIG.
FIG. 5 is a circuit diagram showing a configuration example of a redundant address decoder shown in FIG. 1;
[Explanation of symbols]
10 Memory cell array (first cell array)
12 Redundant cell array (second cell array)
14 row decoder 16 redundant row decoder 26 redundant address decoder RE, bar RE redundant enable signal

Claims

メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置であって、
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、
外部から印加される行アドレス信号の組合せに応じて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、
第１セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、
行デコーダ選択手段は、電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子に行アドレス信号を受ける２以上のＮチャネル形トランジスタとを少なくとも備えてなり、第１セルアレイの製造後に検出された不良セルのアドレス信号が、ビーム式露光技術によるイオン注入で前記トランジスタのうちの対応するトランジスタをエンハンスメント形からデプレッション形とすることにより、記憶されるようになっていることを特徴とするリードオンリメモリ装置。A read-only memory device capable of relieving a defective cell when the defective cell occurs,
A first cell array and a second cell array formed so as to divide a number of read-only memory cells correspondingly formed in a matrix of word lines and bit lines in units of word lines, and to share the bit lines;
First and second row decoders for selectively driving each word line of the corresponding first and second cell arrays according to a combination of row address signals applied from the outside;
When the address signal of the defective cell generated in the first cell array is stored, and the stored address signal and the row address signal applied from the outside are the same, the first row decoder is deactivated and the second row Row decoder selection means for activating the decoder ,
The row decoder selecting means has an output node for outputting a row decoder selection signal located between the power supply voltage terminal and the ground voltage terminal, and a channel connected in series between the output node and the ground voltage terminal, Each gate terminal includes at least two or more N-channel transistors that receive a row address signal, and an address signal of a defective cell detected after manufacturing the first cell array is obtained by ion implantation using a beam-type exposure technique. A read-only memory device characterized in that a corresponding transistor is changed from an enhancement type to a depletion type to store the transistor .

ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加される行アドレス信号の組合せに応じて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置の欠陥救済方法において、A first cell array and a second cell array formed so as to divide a number of read-only memory cells correspondingly formed in a matrix of word lines and bit lines in units of word lines, and to share the bit lines; First and second row decoders that selectively drive the respective word lines of the corresponding first and second cell arrays according to a combination of row address signals applied from the outside, and defective cells generated in the first cell array. A row decoder selecting means for storing an address signal and inactivating the first row decoder and activating the second row decoder when the stored address signal and the externally applied row address signal are the same; And a defect relieving method for a read-only memory device that can relieve a defective cell when the defective cell occurs. ,
電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子に行アドレス信号を受ける２以上のエンハンスメント形トランジスタとを少なくとももつ行デコーダ選択手段を形成し、第１セルアレイの製造後に不良セルが検出されると、ビーム式露光技術によるイオン注入を行って前記エンハンスメント形トランジスタのうちの対応するトランジスタをデプレッション形とすることにより、不良セルのアドレス信号を記憶するようにしたことを特徴とする欠陥救済方法。 An output node that is positioned between the power supply voltage terminal and the ground voltage terminal and outputs a row decoder selection signal, and a channel is connected in series between the output node and the ground voltage terminal, and a row address is assigned to each gate terminal. A row decoder selecting means having at least two or more enhancement type transistors for receiving signals is formed, and when a defective cell is detected after manufacturing the first cell array, ion implantation is performed by a beam type exposure technique, and the enhancement type transistor A defect relief method characterized in that an address signal of a defective cell is stored by making a corresponding transistor of a depression type.

メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置であって、
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、
外部から印加されるブロック選択アドレス信号を組合せて、第１セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、
外部から印加される行アドレス信号を組合せて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、
第１セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、
行デコーダ選択手段は、電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子にブロック選択アドレス信号を受ける２以上のＮチャネル形トランジスタとを少なくとも備えてなり、第１セルアレイの製造後に検出された不良セルを含む行ブロックのアドレス信号が、ビーム式露光技術によるイオン注入で前記トランジスタのうちの対応するトランジスタをエンハンスメント形からデプレッション形とすることにより、記憶されるようになっていることを特徴とするリードオンリメモリ装置。A read-only memory device capable of relieving a defective cell when the defective cell occurs,
A first cell array and a second cell array formed so as to divide a number of read-only memory cells correspondingly formed in a matrix of word lines and bit lines in units of word lines, and to share the bit lines;
A block selection decoder for outputting a block selection signal for selecting memory cells in the first cell array in units of row blocks by combining block selection address signals applied from the outside;
First and second row decoders for selectively driving each word line of the corresponding first and second cell arrays by combining row address signals applied from the outside;
An address signal of a row block including a defective cell in a row block in the first cell array is stored, and when the stored address signal matches the block selection address signal, the first row decoder is deactivated And a row decoder selection means for activating the second row decoder ,
The row decoder selecting means has an output node for outputting a row decoder selection signal located between the power supply voltage terminal and the ground voltage terminal, and a channel connected in series between the output node and the ground voltage terminal , Each gate terminal is provided with at least two or more N-channel transistors for receiving a block selection address signal, and an address signal of a row block including a defective cell detected after manufacturing the first cell array is ionized by a beam type exposure technique. A read-only memory device according to claim 1 , wherein the corresponding transistor among the transistors is changed from an enhancement type to a depletion type by implantation .

ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第１及び第２セルアレイと、外部から印加されるブロック選択アドレス信号を組合せて、第１セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、外部から印加される行アドレス信号を組合せて、対応する第１及び第２セルアレイの各ワード線をそれぞれ選択駆動する第１及び第２行デコーダと、第１セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第１行デコーダを非活性化させると共に第２行デコーダを活性化させる行デコーダ選択手段と、を備え、メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置の欠陥救済方法において、A first cell array and a second cell array formed so as to divide a number of read-only memory cells correspondingly formed in a matrix of word lines and bit lines in units of word lines, and to share the bit lines; A block selection decoder that outputs a block selection signal for selecting memory cells in the first cell array in units of row blocks by combining externally applied block selection address signals and a row address signal applied externally The first and second row decoders for selectively driving the respective word lines of the corresponding first and second cell arrays, and the address signal of the row block including the defective cell among the row blocks in the first cell array are stored. When the stored address signal matches the block selection address signal, the first row decoder is deactivated. And a row decoder selecting means for activating the second row decoder together is, when the defective memory cell occurs in the defect remedy read only memory device has become possible to rescue the defective cell,
電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子にブロック選択アドレス信号を受ける２以上のエンハンスメント形トランジスタとを少なくとももつ行デコーダ選択手段を形成し、第１セルアレイの製造後に不良セルが検出されると、ビーム式露光技術によるイオン注入を行って前記エンハンスメント形トランジスタのうちの対応するトランジスタをデプレッション形とすることにより、不良セルを含む行ブロックのアドレス信号を記憶するようにしたことを特徴とする欠陥救済方法。 An output node that is positioned between the power supply voltage terminal and the ground voltage terminal and outputs a row decoder selection signal, and a channel is connected in series between the output node and the ground voltage terminal, and block selection is performed for each gate terminal. A row decoder selection means having at least two or more enhancement type transistors for receiving an address signal is formed. When a defective cell is detected after the first cell array is manufactured, ion enhancement is performed by a beam exposure technique to perform the enhancement type transistor. A defect remedy method characterized in that an address signal of a row block including a defective cell is stored by making a corresponding transistor of the transistor depletion type.