JP3631716B2 - Ｗ−ｃｄｍａ無線基地局及びその遅延時間差補正方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、送信ダイバーシチ構成の各送信機の遅延時間偏差を自動補正するＷ−ＣＤＭＡ無線基地局及びその遅延時間差補正方法に関する。
【０００２】
【従来の技術】
従来の技術について、図６を参照して説明する。送信ダイバーシチ構成のＷ−ＣＤＭＡ無線基地局（以下ＢＴＳとする）では、送信機テスタや高周波用オシロスコープなどの測定器をＢＴＳ出力端５及びＢＴＳ出力端１５に接続し遅延時間偏差を測定していた。その測定した遅延時間偏差をもとに遅延調整回路２，１２を制御し、遅延時間を調整していた。
【０００３】
また、本出願人は、特願２０００−３６８７８５にて、ＴＳＴＤ（Ｔｉｍｅ Ｓｗｉｔｃｈｅｄ Ｔｒａｎｓｍｉｔ Ｄｉｖｅｒｓｉｔｙ）回路によるＳＣＨ（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｃｈａｎｎｅｌ）信号に基づいて遅延時間偏差を検出して、遅延時間を調整するＷＣＤＭＡ無線基地局を開示している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の遅延時間調整方法では、遅延時間偏差の調整時に高価な測定器を用意する必要があり、かつ、遅延時間の測定時間及び人件費を要していた。
【０００５】
また、上記従来のＷＣＤＭＡ無線基地局では、ＴＳＴＤ方式によるＳＣＨ信号を用いることを前提としている。
【０００６】
そこで本発明は、送信ダイバーシチ構成の各送信機の遅延時間偏差を簡易な構成で自動補正するＷ−ＣＤＭＡ無線基地局及びその遅延時間差補正方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、図１において、ＩＰＤＬ時にアイドル回路１，１１にて送信データであるＢＢ（Ｂａｓｅ Ｂａｎｄの略）入力信号（Ｓｉｇ１，Ｓｉｇ１１）を無送信状態（ＢＢ信号がオール０）で出力し、ＢＴＳ出力端５，１５前で方向性結合器４，１４にて各送信キャリアを分配して検波器６，１６にて検波する。検波した０系アイドル期間の立ち下がりエッジと検波した１系アイドル期間の立ち下がりエッジの時間偏差を制御回路２０で検出する。検出した０系と１系の時間偏差において０系立ち下がりエッジの方が速い場合、０系の遅延調整回路２にて進んでいる時間偏差分だけの時間を遅延させ０系の送信機１００と１系の送信機１１０との時間偏差を無くす。検出した０系と１系の時間差において１系立ち下がりエッジの方が速い場合、１系の遅延調整回路１２にて進んでいる時間偏差分だけの時間を遅延させ０系の送信機１００と１系の送信機１１０との時間偏差を無くすことを特徴とする。
【０００８】
以上の構成によって、０系の送信機１００と１系の送信機１１０での遅延時間偏差が無くなる。
【０００９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１０】
図１を参照すると、アイドル回路１と遅延調整回路２とＲＦ回路３と方向性結合器４とＢＴＳ出力端５とにより構成された部分を０系の送信機１００とし、アイドル回路１１と遅延調整回路１２とＲＦ回路１３と方向性結合器１４とＢＴＳ出力端１５とにより構成された部分を１系の送信機１１０とする。
【００１１】
０系の送信機１００は、ＩＰＤＬ時に無送信状態にすべく送信データであるＢＢ入力信号（Ｓｉｇ１）をオールゼロに変換し０系のＢＢ送信信号（Ｓｉｇ２）を出力するアイドル回路１と、アイドル回路１より出力された０系の送信信号（Ｓｉｇ２）を制御信号（Ｓｉｇ４）により所望の遅延時間に設定し０系の送信信号（Ｓｉｇ２）を遅延させて出力させる遅延調整回路２と、遅延調整回路２にて遅延された０系の送信信号（Ｓｉｇ２）で搬送波を変調しかつ所望の電力まで増幅してＲＦ（無線周波数）信号を出力するＲＦ回路３と、ＲＦ回路３から出力された０系のＲＦ信号を２分配する方向性結合器４と、方向性結合器４から出力された０系のＲＦ信号を入力しアンテナ０へ出力するＢＴＳ出力端５と、方向性結合器４より分配された０系のＲＦ信号を検波して０系のＢＢ送信信号（Ｓｉｇ３）に変換する検波器６とを有する。
【００１２】
１系の送信機１１０は、ＩＰＤＬ時に無送信状態にすべく送信データであるＢＢ入力信号（Ｓｉｇ１１）をオールゼロに変換し１系のＢＢ送信信号（Ｓｉｇ１２）を出力するアイドル回路１１と、アイドル回路１１より出力された１系の送信信号（Ｓｉｇ１２）を制御信号（Ｓｉｇ１４）により所望の遅延時間に設定し１系の送信信号（Ｓｉｇ１２）を遅延させて出力させる遅延調整回路１２と、遅延調整回路１２にて遅延された１系の送信信号（Ｓｉｇ１２）で搬送波を変調しかつ所望の電力まで増幅してＲＦ（無線周波数）信号を出力するＲＦ回路１３と、ＲＦ回路１３から出力された１系のＲＦ信号を２分配する方向性結合器１４と、方向性結合器１４から出力された１系のＲＦ信号を入力しアンテナ１０へ出力するＢＴＳ出力端１５と、方向性結合器１４より分配された１系のＲＦ信号を検波して１系のＢＢ送信信号（Ｓｉｇ１３）に変換する検波器１６とを有する。
【００１３】
送信機１００の検波器６により出力された０系の送信信号（Ｓｉｇ３）と、送信機１１０の検波器１６により出力された１系の送信信号（Ｓｉｇ１３）を入力し、遅延時間偏差を補正する為に０系の制御信号（Ｓｉｇ４）及び１系の制御信号（Ｓｇｉ１４）をそれぞれ遅延調整回路２，１２に出力する制御回路２０をさらに有する。
【００１４】
図２は、本発明における制御回路２０を示すブロック図である。制御回路２０は、検波器６より出力された０系のアナログ送信信号（Ｓｉｇ３）をデジタル信号に変換するＡ／Ｄコンバータ２１と、検波器１６より出力された１系のアナログ送信信号（Ｓｉｇ１３）をデジタル信号に変換するＡ／Ｄコンバータ２２と、Ａ／Ｄコンバータ２１より出力された０系のデジタル送信信号とＡ／Ｄコンバータ２２より出力された１系のデジタル送信信号とを入力し、遅延時間偏差を補正する為に０系の制御信号（Ｓｉｇ４）及び１系の制御信号（Ｓｉｇ１４）をそれぞれ遅延調整回路２，１２に出力するＣＰＵ２３と、ＣＰＵ２３に接続され遅延時間偏差制御を行うためのプログラムをあらかじめ格納しておくメモリー２４とにより構成される。
【００１５】
次に上記回路の動作について説明する。なお、ＩＰＤＬとは、位置情報サービスに必要な時間差測定のためにＢＴＳからの送信を一時的に無送信状態にするものである（３ＧＰＰ仕様書 ＴＳ．２５．２１４による）。
【００１６】
ＲＮＣ（ネットワーク制御装置）などの上位装置からＩＰＤＬ情報を受け取りアイドル期間と呼ばれる無送信状態を生成すべくアイドル回路１，１１でＢＢ入力信号（Ｓｉｇ１，Ｓｉｇ１１）をオールゼロにする。ＩＰＤＬを行わない通常のシステム運用時は、アイドル回路１，１１は、入力されたＢＢ信号（Ｓｉｇ１，Ｓｉｇ１１）をそのまま出力する。ＢＢ入力信号（Ｓｉｇ１，Ｓｉｇ１１）は、ＲＮＣなどの上位装置から送られた信号をＢＴＳ内部で拡散変調、誤り訂正符号化、フレーム化等を施した信号である。出力された０系の送信信号（Ｓｉｇ２）によって搬送波（２１１０〜２１７０ＭＨｚ）が変調され、かつ所望の電力まで増幅されてＲＦ信号として出力される。出力された０系のＲＦ信号は、方向性結合器４で２分配されＢＴＳ出力端５に出力され、分配されたもう一方の０系のＲＦ信号は、検波器６で検波されて制御回路２０に入力される。同様に１系の送信信号（Ｓｉｇ１２）もＲＦ回路１３、方向性結合器１４、検波器１６を経て制御回路２０に入力される。制御回路２０は、メモリー２４にあらかじめ格納されたプログラムに基づきＣＰＵ２３が動作する。
【００１７】
制御回路２０では、図３に示すように、０系の送信信号（Ｓｉｇ３）と１系の送信信号（Ｓｉｇ１３）の立ち下がりエッジをもとに遅延時間偏差を検出し、その遅延時間偏差を補正するために遅延調整回路２，１２へそれぞれ制御信号（Ｓｉｇ４，Ｓｉｇ１４）を出力する。制御回路２０より出力された制御信号（Ｓｉｇ４，Ｓｉｇ１４）により遅延調整回路２，１２は、遅延時間を調整する。遅延調整回路２，１２は、一般的なシフトレジスタ回路で遅延時間の調整が実現できる。
【００１８】
図４のフローチャートを参照して遅延時間偏差の補正制御方法を説明する。例えば、０系の送信信号（Ｓｉｇ３）と１系の送信信号（Ｓｉｇ１３）の立ち下がりエッジが同じタイミング（Ａ＝Ｂ）で制御回路２０に入力された場合（Ｓｔ２）、制御回路２０は、０系の送信機１００と１系の送信機１１０の遅延時間偏差が無いと判断し（Ｓｔ１２）、０系及び１系の遅延調整回路２，１２を現状のままの遅延時間に制御する（Ｓｔ１３）。これにより０系の送信機１００と１系の送信機１１０の遅延時間偏差がないままとなる。
【００１９】
０系の立ち下がりエッジが１系の立ち下がりエッジより５０ｎｓ速く制御回路に入力され（Ｓｔ２，３，４）、かつ、現在の０系及び１系の遅延調整回路２，１２の制御量が各０ｎｓの場合（Ｓｔ６）、０系の遅延調整回路２を５０ｎｓ間遅延させるように制御し、１系の遅延調整回路１２の遅延時間を現状の０ｎｓのままとする（Ｓｔ８）。これにより０系の送信機１００と１系の送信機１１０の遅延時間偏差が無くなる。
【００２０】
１系の立ち下がりエッジが０系の立ち下がりエッジより１５０ｎｓ速く制御回路１３に入力され（Ｓｔ２，３，５）、かつ、現在の０系の遅延調整回路２の制御量が５０ｎｓで１系の遅延調整回路１２の制御量が０ｎｓである時（Ｓｔ７）、０系の遅延調整回路２の遅延時間を０ｎｓに制御し、１系の遅延調整回路１２の遅延時間を１００ｎｓとする（Ｓｔ１０）。これにより、遅延時間調整を１５０ｎｓ行ったことになり、０系の送信機１００と１系の送信機１１０の遅延時間偏差が無くなる。
【００２１】
０系のＢＴＳ出力端５及び１系のＢＴＳ出力端１５より出力される送信信号の遅延時間偏差を無くすことが本発明の目的であるため、０系の方向性結合器４からＢＴＳ出力端５までと、１系の方向性結合器１４からＢＴＳ出力端１５までとの遅延時間偏差が無いように同じ特性の伝送線で接続する。同様に０系の方向性結合器４からＣＰＵ２３入力までと、１系の方向性結合器１４からＣＰＵ２３入力までの遅延時間偏差が無いように同じ特性の伝送線及び検波器６，１６で接続する。
【００２２】
送信ダイバーシチで０系の送信信号（Ｓｉｇ２）と１系の送信信号（Ｓｉｇ１２）の遅延時間偏差を無くさなければならない理由は、時間偏差があると送信ダイバーシチの効果が無くなってしまうためである（公知技術）。携帯電話機などの移動通信端末装置がフェージングの環境下で受信レベルの高いＢＴＳの０系のアンテナ出力と１系のアンテナ出力を選択し復調する事により常時高い通信品質を保つ事を目的として送信ダイバーシチを行っている。にもかかわらず、移動通信端末装置に入力される受信信号に遅延時間偏差があると高いレベルのＢＴＳの送信信号を選ぶと高品質な復調が出来なくなってしまう。
【００２３】
次に、本発明の他の実施形態について説明する。図５を参照すると、送信機３１，３２，３３，３４を４台用いた２キャリアによるダイバーシチ無線基地局において、１キャリアしか使用しない場合、４台の送信機３１，３２，３３，３４の遅延時間偏差を調整し、各送信機３１，３２，３３，３４を同じ周波数キャリアに設定すると、送信機２台によるダイバーシチ無線基地局よりも、合成器４０，４１の出力で合成電力が２倍となる。このことによりセル範囲を拡大することが出来る。
【００２４】
【発明の効果】
以上説明したように、本発明による第１の効果は、ＩＰＤＬの無送信状態になる立ち下がりエッジを制御回路で測定し、その測定した０系と１系の立ち下がりエッジの時間差だけ、速く立ち下がった系の遅延調整回路にて早い分だけの時間を遅延させることによって、各送信機での遅延時間が同等になるので、送信ダイバーシチ構成の遅延時間偏差を調整できることである。
【００２５】
第２の効果は、送信ダイバーシチ構成の遅延時間偏差を自動調整できるので、ＲＦ回路が故障し予備系のＲＦ回路に切り替わったとしても遅延時間偏差が発生しないことである。
【００２６】
第３の効果は、本発明による遅延時間偏差自動調整システムが安価な部品で作成でき、遅延時間偏差を計測するための高価な測定器を必要とせず、遅延時間調整を行うための定期的な保守費用が発生しないので、経費を低減できることである。
【００２７】
第４の効果は、遅延時間調整機能とＩＰＤＬ機能とＡＬＣ機能（Ａｕｔｏ Ｌｏｏｐ Ｃｏｎｔｒｏｌ：送信電力の自動制御機能）を含め、元々ある回路で構成することができるので、本発明のために新たに部品を追加する必要がなく、実装スペースを必要とせず小型化に寄与でき、かつ、装置原価が上がらないことである。
【図面の簡単な説明】
【図１】本発明による実施形態のブロック図
【図２】図１の制御回路の詳細ブロック図
【図３】本発明による遅延時間偏差検出を説明するタイムチャート
【図４】本発明による実施形態の動作を説明するフローチャート
【図５】発明による他の実施形態のブロック図
【図６】従来の技術を説明するブロック図
【符号の説明】
０，１０ アンテナ
１，１１ アイドル回路
２，１２ 遅延検出回路
３，１３ ＲＦ回路
４，１４ 方向性結合器
５，１５ ＢＴＳ出力端
６，１６ 検波器
２０ 制御回路
２１，２２ Ａ／Ｄコンバータ
２３ ＣＰＵ
２４ メモリー
３１，３２，３３，３４ 送信機
３５，３６，３７，３８ 検波器
３９ 制御回路
４０，４１ 合成器
１００，１１０ 送信機
【発明の属する技術分野】
本発明は、送信ダイバーシチ構成の各送信機の遅延時間偏差を自動補正するＷ−ＣＤＭＡ無線基地局及びその遅延時間差補正方法に関する。
【０００２】
【従来の技術】
従来の技術について、図６を参照して説明する。送信ダイバーシチ構成のＷ−ＣＤＭＡ無線基地局（以下ＢＴＳとする）では、送信機テスタや高周波用オシロスコープなどの測定器をＢＴＳ出力端５及びＢＴＳ出力端１５に接続し遅延時間偏差を測定していた。その測定した遅延時間偏差をもとに遅延調整回路２，１２を制御し、遅延時間を調整していた。
【０００３】
また、本出願人は、特願２０００−３６８７８５にて、ＴＳＴＤ（Ｔｉｍｅ Ｓｗｉｔｃｈｅｄ Ｔｒａｎｓｍｉｔ Ｄｉｖｅｒｓｉｔｙ）回路によるＳＣＨ（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｃｈａｎｎｅｌ）信号に基づいて遅延時間偏差を検出して、遅延時間を調整するＷＣＤＭＡ無線基地局を開示している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の遅延時間調整方法では、遅延時間偏差の調整時に高価な測定器を用意する必要があり、かつ、遅延時間の測定時間及び人件費を要していた。
【０００５】
また、上記従来のＷＣＤＭＡ無線基地局では、ＴＳＴＤ方式によるＳＣＨ信号を用いることを前提としている。
【０００６】
そこで本発明は、送信ダイバーシチ構成の各送信機の遅延時間偏差を簡易な構成で自動補正するＷ−ＣＤＭＡ無線基地局及びその遅延時間差補正方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、図１において、ＩＰＤＬ時にアイドル回路１，１１にて送信データであるＢＢ（Ｂａｓｅ Ｂａｎｄの略）入力信号（Ｓｉｇ１，Ｓｉｇ１１）を無送信状態（ＢＢ信号がオール０）で出力し、ＢＴＳ出力端５，１５前で方向性結合器４，１４にて各送信キャリアを分配して検波器６，１６にて検波する。検波した０系アイドル期間の立ち下がりエッジと検波した１系アイドル期間の立ち下がりエッジの時間偏差を制御回路２０で検出する。検出した０系と１系の時間偏差において０系立ち下がりエッジの方が速い場合、０系の遅延調整回路２にて進んでいる時間偏差分だけの時間を遅延させ０系の送信機１００と１系の送信機１１０との時間偏差を無くす。検出した０系と１系の時間差において１系立ち下がりエッジの方が速い場合、１系の遅延調整回路１２にて進んでいる時間偏差分だけの時間を遅延させ０系の送信機１００と１系の送信機１１０との時間偏差を無くすことを特徴とする。
【０００８】
以上の構成によって、０系の送信機１００と１系の送信機１１０での遅延時間偏差が無くなる。
【０００９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１０】
図１を参照すると、アイドル回路１と遅延調整回路２とＲＦ回路３と方向性結合器４とＢＴＳ出力端５とにより構成された部分を０系の送信機１００とし、アイドル回路１１と遅延調整回路１２とＲＦ回路１３と方向性結合器１４とＢＴＳ出力端１５とにより構成された部分を１系の送信機１１０とする。
【００１１】
０系の送信機１００は、ＩＰＤＬ時に無送信状態にすべく送信データであるＢＢ入力信号（Ｓｉｇ１）をオールゼロに変換し０系のＢＢ送信信号（Ｓｉｇ２）を出力するアイドル回路１と、アイドル回路１より出力された０系の送信信号（Ｓｉｇ２）を制御信号（Ｓｉｇ４）により所望の遅延時間に設定し０系の送信信号（Ｓｉｇ２）を遅延させて出力させる遅延調整回路２と、遅延調整回路２にて遅延された０系の送信信号（Ｓｉｇ２）で搬送波を変調しかつ所望の電力まで増幅してＲＦ（無線周波数）信号を出力するＲＦ回路３と、ＲＦ回路３から出力された０系のＲＦ信号を２分配する方向性結合器４と、方向性結合器４から出力された０系のＲＦ信号を入力しアンテナ０へ出力するＢＴＳ出力端５と、方向性結合器４より分配された０系のＲＦ信号を検波して０系のＢＢ送信信号（Ｓｉｇ３）に変換する検波器６とを有する。
【００１２】
１系の送信機１１０は、ＩＰＤＬ時に無送信状態にすべく送信データであるＢＢ入力信号（Ｓｉｇ１１）をオールゼロに変換し１系のＢＢ送信信号（Ｓｉｇ１２）を出力するアイドル回路１１と、アイドル回路１１より出力された１系の送信信号（Ｓｉｇ１２）を制御信号（Ｓｉｇ１４）により所望の遅延時間に設定し１系の送信信号（Ｓｉｇ１２）を遅延させて出力させる遅延調整回路１２と、遅延調整回路１２にて遅延された１系の送信信号（Ｓｉｇ１２）で搬送波を変調しかつ所望の電力まで増幅してＲＦ（無線周波数）信号を出力するＲＦ回路１３と、ＲＦ回路１３から出力された１系のＲＦ信号を２分配する方向性結合器１４と、方向性結合器１４から出力された１系のＲＦ信号を入力しアンテナ１０へ出力するＢＴＳ出力端１５と、方向性結合器１４より分配された１系のＲＦ信号を検波して１系のＢＢ送信信号（Ｓｉｇ１３）に変換する検波器１６とを有する。
【００１３】
送信機１００の検波器６により出力された０系の送信信号（Ｓｉｇ３）と、送信機１１０の検波器１６により出力された１系の送信信号（Ｓｉｇ１３）を入力し、遅延時間偏差を補正する為に０系の制御信号（Ｓｉｇ４）及び１系の制御信号（Ｓｇｉ１４）をそれぞれ遅延調整回路２，１２に出力する制御回路２０をさらに有する。
【００１４】
図２は、本発明における制御回路２０を示すブロック図である。制御回路２０は、検波器６より出力された０系のアナログ送信信号（Ｓｉｇ３）をデジタル信号に変換するＡ／Ｄコンバータ２１と、検波器１６より出力された１系のアナログ送信信号（Ｓｉｇ１３）をデジタル信号に変換するＡ／Ｄコンバータ２２と、Ａ／Ｄコンバータ２１より出力された０系のデジタル送信信号とＡ／Ｄコンバータ２２より出力された１系のデジタル送信信号とを入力し、遅延時間偏差を補正する為に０系の制御信号（Ｓｉｇ４）及び１系の制御信号（Ｓｉｇ１４）をそれぞれ遅延調整回路２，１２に出力するＣＰＵ２３と、ＣＰＵ２３に接続され遅延時間偏差制御を行うためのプログラムをあらかじめ格納しておくメモリー２４とにより構成される。
【００１５】
次に上記回路の動作について説明する。なお、ＩＰＤＬとは、位置情報サービスに必要な時間差測定のためにＢＴＳからの送信を一時的に無送信状態にするものである（３ＧＰＰ仕様書 ＴＳ．２５．２１４による）。
【００１６】
ＲＮＣ（ネットワーク制御装置）などの上位装置からＩＰＤＬ情報を受け取りアイドル期間と呼ばれる無送信状態を生成すべくアイドル回路１，１１でＢＢ入力信号（Ｓｉｇ１，Ｓｉｇ１１）をオールゼロにする。ＩＰＤＬを行わない通常のシステム運用時は、アイドル回路１，１１は、入力されたＢＢ信号（Ｓｉｇ１，Ｓｉｇ１１）をそのまま出力する。ＢＢ入力信号（Ｓｉｇ１，Ｓｉｇ１１）は、ＲＮＣなどの上位装置から送られた信号をＢＴＳ内部で拡散変調、誤り訂正符号化、フレーム化等を施した信号である。出力された０系の送信信号（Ｓｉｇ２）によって搬送波（２１１０〜２１７０ＭＨｚ）が変調され、かつ所望の電力まで増幅されてＲＦ信号として出力される。出力された０系のＲＦ信号は、方向性結合器４で２分配されＢＴＳ出力端５に出力され、分配されたもう一方の０系のＲＦ信号は、検波器６で検波されて制御回路２０に入力される。同様に１系の送信信号（Ｓｉｇ１２）もＲＦ回路１３、方向性結合器１４、検波器１６を経て制御回路２０に入力される。制御回路２０は、メモリー２４にあらかじめ格納されたプログラムに基づきＣＰＵ２３が動作する。
【００１７】
制御回路２０では、図３に示すように、０系の送信信号（Ｓｉｇ３）と１系の送信信号（Ｓｉｇ１３）の立ち下がりエッジをもとに遅延時間偏差を検出し、その遅延時間偏差を補正するために遅延調整回路２，１２へそれぞれ制御信号（Ｓｉｇ４，Ｓｉｇ１４）を出力する。制御回路２０より出力された制御信号（Ｓｉｇ４，Ｓｉｇ１４）により遅延調整回路２，１２は、遅延時間を調整する。遅延調整回路２，１２は、一般的なシフトレジスタ回路で遅延時間の調整が実現できる。
【００１８】
図４のフローチャートを参照して遅延時間偏差の補正制御方法を説明する。例えば、０系の送信信号（Ｓｉｇ３）と１系の送信信号（Ｓｉｇ１３）の立ち下がりエッジが同じタイミング（Ａ＝Ｂ）で制御回路２０に入力された場合（Ｓｔ２）、制御回路２０は、０系の送信機１００と１系の送信機１１０の遅延時間偏差が無いと判断し（Ｓｔ１２）、０系及び１系の遅延調整回路２，１２を現状のままの遅延時間に制御する（Ｓｔ１３）。これにより０系の送信機１００と１系の送信機１１０の遅延時間偏差がないままとなる。
【００１９】
０系の立ち下がりエッジが１系の立ち下がりエッジより５０ｎｓ速く制御回路に入力され（Ｓｔ２，３，４）、かつ、現在の０系及び１系の遅延調整回路２，１２の制御量が各０ｎｓの場合（Ｓｔ６）、０系の遅延調整回路２を５０ｎｓ間遅延させるように制御し、１系の遅延調整回路１２の遅延時間を現状の０ｎｓのままとする（Ｓｔ８）。これにより０系の送信機１００と１系の送信機１１０の遅延時間偏差が無くなる。
【００２０】
１系の立ち下がりエッジが０系の立ち下がりエッジより１５０ｎｓ速く制御回路１３に入力され（Ｓｔ２，３，５）、かつ、現在の０系の遅延調整回路２の制御量が５０ｎｓで１系の遅延調整回路１２の制御量が０ｎｓである時（Ｓｔ７）、０系の遅延調整回路２の遅延時間を０ｎｓに制御し、１系の遅延調整回路１２の遅延時間を１００ｎｓとする（Ｓｔ１０）。これにより、遅延時間調整を１５０ｎｓ行ったことになり、０系の送信機１００と１系の送信機１１０の遅延時間偏差が無くなる。
【００２１】
０系のＢＴＳ出力端５及び１系のＢＴＳ出力端１５より出力される送信信号の遅延時間偏差を無くすことが本発明の目的であるため、０系の方向性結合器４からＢＴＳ出力端５までと、１系の方向性結合器１４からＢＴＳ出力端１５までとの遅延時間偏差が無いように同じ特性の伝送線で接続する。同様に０系の方向性結合器４からＣＰＵ２３入力までと、１系の方向性結合器１４からＣＰＵ２３入力までの遅延時間偏差が無いように同じ特性の伝送線及び検波器６，１６で接続する。
【００２２】
送信ダイバーシチで０系の送信信号（Ｓｉｇ２）と１系の送信信号（Ｓｉｇ１２）の遅延時間偏差を無くさなければならない理由は、時間偏差があると送信ダイバーシチの効果が無くなってしまうためである（公知技術）。携帯電話機などの移動通信端末装置がフェージングの環境下で受信レベルの高いＢＴＳの０系のアンテナ出力と１系のアンテナ出力を選択し復調する事により常時高い通信品質を保つ事を目的として送信ダイバーシチを行っている。にもかかわらず、移動通信端末装置に入力される受信信号に遅延時間偏差があると高いレベルのＢＴＳの送信信号を選ぶと高品質な復調が出来なくなってしまう。
【００２３】
次に、本発明の他の実施形態について説明する。図５を参照すると、送信機３１，３２，３３，３４を４台用いた２キャリアによるダイバーシチ無線基地局において、１キャリアしか使用しない場合、４台の送信機３１，３２，３３，３４の遅延時間偏差を調整し、各送信機３１，３２，３３，３４を同じ周波数キャリアに設定すると、送信機２台によるダイバーシチ無線基地局よりも、合成器４０，４１の出力で合成電力が２倍となる。このことによりセル範囲を拡大することが出来る。
【００２４】
【発明の効果】
以上説明したように、本発明による第１の効果は、ＩＰＤＬの無送信状態になる立ち下がりエッジを制御回路で測定し、その測定した０系と１系の立ち下がりエッジの時間差だけ、速く立ち下がった系の遅延調整回路にて早い分だけの時間を遅延させることによって、各送信機での遅延時間が同等になるので、送信ダイバーシチ構成の遅延時間偏差を調整できることである。
【００２５】
第２の効果は、送信ダイバーシチ構成の遅延時間偏差を自動調整できるので、ＲＦ回路が故障し予備系のＲＦ回路に切り替わったとしても遅延時間偏差が発生しないことである。
【００２６】
第３の効果は、本発明による遅延時間偏差自動調整システムが安価な部品で作成でき、遅延時間偏差を計測するための高価な測定器を必要とせず、遅延時間調整を行うための定期的な保守費用が発生しないので、経費を低減できることである。
【００２７】
第４の効果は、遅延時間調整機能とＩＰＤＬ機能とＡＬＣ機能（Ａｕｔｏ Ｌｏｏｐ Ｃｏｎｔｒｏｌ：送信電力の自動制御機能）を含め、元々ある回路で構成することができるので、本発明のために新たに部品を追加する必要がなく、実装スペースを必要とせず小型化に寄与でき、かつ、装置原価が上がらないことである。
【図面の簡単な説明】
【図１】本発明による実施形態のブロック図
【図２】図１の制御回路の詳細ブロック図
【図３】本発明による遅延時間偏差検出を説明するタイムチャート
【図４】本発明による実施形態の動作を説明するフローチャート
【図５】発明による他の実施形態のブロック図
【図６】従来の技術を説明するブロック図
【符号の説明】
０，１０ アンテナ
１，１１ アイドル回路
２，１２ 遅延検出回路
３，１３ ＲＦ回路
４，１４ 方向性結合器
５，１５ ＢＴＳ出力端
６，１６ 検波器
２０ 制御回路
２１，２２ Ａ／Ｄコンバータ
２３ ＣＰＵ
２４ メモリー
３１，３２，３３，３４ 送信機
３５，３６，３７，３８ 検波器
３９ 制御回路
４０，４１ 合成器
１００，１１０ 送信機
Claims (6)
- 送信ダイバーシチ構成のＷ−ＣＤＭＡ無線基地局において、ＩＰＤＬ時に無送信状態にするためにベースバンド入力信号をゼロにしてベースバンド送信信号を出力するアイドル回路と、
このアイドル回路より出力されたベースバンド送信信号を、制御信号により設定された時間遅延させてベースバンド送信信号を出力する遅延調整回路と、
この遅延調整回路にて遅延されたベースバンド送信信号で搬送波を変調してＲＦ信号を出力するＲＦ回路と、
このＲＦ信号を２分配する方向性結合器と、
この分配された一方のＲＦ信号を検波してベースバンド送信信号に変換する検波器とをそれぞれ有する第１及び第２の送信機を備え、
前記第１の送信機の検波器から出力される第１のベースバンド送信信号及び前記第２の送信機の検波器から出力される第２のベースバンド送信信号を入力とし、それらの遅延時間偏差を検出して、前記第１の及び第２の送信機の遅延調整回路にそれぞれ遅延時間偏差を補正するための前記制御信号を出力する制御回路をさらに有することを特徴とするＷ−ＣＤＭＡ無線基地局。 - 前記制御回路は、前記第１のベースバンド送信信号のアイドル期間の立ち下がりエッジと、前記第２のベースバンド送信信号のアイドル期間の立ち下がりエッジとの時間偏差を検出して、遅延時間偏差を補正するための制御信号を出力することを特徴とする請求項１記載のＷ−ＣＤＭＡ無線基地局。
- 前記制御回路は、前記第１及び第２のベースバンド送信信号の時間偏差検出結果が、前記第１のベースバンド送信信号の立ち下がりエッジの方が早い場合、前記第１の送信機の遅延調整回路に進んでいる時間偏差分の時間を遅延させる制御信号を出力し、
前記第２のベースバンド送信信号の立ち下がりエッジの方が早い場合、前記第２の送信機の遅延調整回路に進んでいる時間偏差分の時間を遅延させる制御信号を出力することを特徴とする請求項２記載のＷ−ＣＤＭＡ無線基地局。 - 前記第１及び第２の送信機が、それぞれ複数の送信機によって構成され、その構成する送信機の出力を合成してそれぞれのダイバーシチ・アンテナから送信することを特徴とする請求項１〜３のいずれかに記載のＷ−ＣＤＭＡ無線基地局。
- 送信ダイバーシチ構成の第１及び第２の送信機を有するＷ−ＣＤＭＡ無線基地局における遅延時間差補正方法であって、
前記第１及び第２の送信機にて、上位装置からＩＰＤＬ信号を受け取りアイドル期間に対応してベースバンド入力信号をゼロにしてベースバンド送信信号を出力するステップと、
前記第１及び第２の送信機にて、出力されたベースバンド送信信号で搬送波を変調してＲＦ信号を出力するステップと、
前記第１及び第２の送信機にて、前記ＲＦ信号を２分配して、その一方を検波してベースバンド送信信号に変換するステップと、
前記第１の送信機から出力される第１のベースバンド送信信号と前記第２の送信機から出力される第２のベースバンド送信信号との遅延時間偏差を検出して、前記第１の及び第２の送信機にそれぞれ遅延時間偏差を補正するための制御信号を出力するステップと、
前記第１及び第２の送信機にて、前記制御信号により設定された時間ベースバンド送信信号を遅延させるステップとを含むことを特徴とするＷ−ＣＤＭＡ無線基地局の遅延時間差補正方法。 - 前記第１のベースバンド送信信号のアイドル期間の立ち下がりエッジと、前記第２のベースバンド送信信号のアイドル期間の立ち下がりエッジとの時間偏差を検出して、遅延時間偏差を補正するための制御信号を出力することを特徴とする請求項５記載のＷ−ＣＤＭＡ無線基地局の遅延時間差補正方法。
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