JP3630870B2

JP3630870B2 - System clock generation circuit

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Publication number: JP3630870B2
Application number: JP23805196A
Authority: JP
Inventors: 信彦田中
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1996-04-03
Filing date: 1996-09-09
Publication date: 2005-03-23
Anticipated expiration: 2016-09-09
Also published as: JPH09325829A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に内蔵され、ハイレベル期間が重なり合わない２相クロックを発生する半導体装置におけるシステムクロック発生回路に関するものである。
【０００２】
【従来の技術】
半導体装置において用いられるシステムクロックのうち代表的なものとして、それぞれのハイレベル期間が重なり合わない２相のクロック（以下、単に２相のクロックという）がある。２相のクロックは、信号遅延機能を有する位相同期ループ（以下、ＰＬＬという）を用いて容易に発生される。
【０００３】
図１４は、ＰＬＬを用いた従来の半導体装置におけるシステムクロック発生回路を示すブロック図である。図において、４００は２相のクロックを出力するＰＬＬである。ＰＬＬ４００において、１Ａは入力された信号を遅延する遅延回路、３Ａは遅延回路１Ａの複数の遅延段のうちのいくつかの遅延段から信号を導入するとともに導入した信号から一相のクロックＰ１と他相のクロックＰ２を生成するパルス発生器、５はクロック入力端子Ｘ_ｉｎからバッファ８を介して入力されたクロック信号の位相とパルス発生器３Ａからの一相のクロックＰ１の位相とを比較する位相比較器、６は位相比較器５から出力された位相差に応じた電圧指示信号を出力するチャージポンプ、７はチャージポンプ６からの電圧指示信号を平滑化して遅延回路１Ａに制御電圧を供給するローパスフィルタである。遅延回路１Ａは、入力信号を遅延するとともに、電圧制御発振器（ＶＣＯ）を構成している。
【０００４】
次に動作について説明する。
クロック入力端子Ｘ_ｉｎから入力されたクロック信号は、バッファ８を介して位相比較器５の一方の入力端子に基準クロック信号として供給される。なお、図１４に示された回路では、クロック信号は、クロック出力端子Ｘ_ｏｕｔにも供給される。位相比較器５の他方の入力端子には、パルス発生器３Ａからの一相のクロックＰ１が帰還クロック信号として入力されている。位相比較器５は、両端子に入力される信号の位相差を検出し、位相差を示す信号をチャージポンプ６に出力する。チャージポンプ６は、その位相差に応じて、例えば、基準クロック信号の位相に対してクロックＰ１の位相が遅れているときには電圧を上げることを指示する信号を出力し、基準クロック信号の位相に対してクロックＰ１の位相が進んでいるときには電圧を下げることを指示する信号を出力する。
【０００５】
チャージポンプ６からの信号に応じて、ローパスフィルタ７に含まれるコンデンサの電圧が変化する。その電圧は、遅延回路１Ａに供給される。なお、ローパスフィルタ７は、ＰＬＬ４００の応答速度などの特性を決める作用も果たす。遅延回路１Ａは、入力された制御電圧に応じて出力信号の周波数を変化させる。基準クロック信号の位相とクロックＰ１の位相とが一致しているときには、チャージポンプ６の出力は変化せず、遅延回路１Ａの出力信号の周波数は変化しない。
【０００６】
遅延回路１Ａは、複数の遅延素子が縦続接続されたもので構成されている。パルス発生器３Ａは、各遅延素子の出力のうち、所望の位相差（スキュー）ｔ_ｄを有する２相のクロックＰ１，Ｐ２が作成できるようにいくつかの出力を選択する。図１４には、３つの出力が選択される場合が示されている。パルス発生器３Ａは、選択した出力信号から２相のクロックＰ１，Ｐ２を生成する。以上のようにして、図１５の（Ａ），（Ｂ），（Ｃ）に示すように、クロック入力端子Ｘ_ｉｎから入力されたクロック信号の周波数と同一周波数であって、所望の位相差ｔ_ｄを有する２相のクロックＰ１，Ｐ２が発生される。
【０００７】
半導体装置を試験するときに、ある時点で外部から所定の信号を半導体装置に与え、その信号にもとづく出力信号を検定するという処理が要求される。例えば、図１５の（Ｄ）における動作＃１から動作＃２に移る時点で、試験のための所定の信号が与えられる。しかし、無条件にその信号を与えると、配線容量等にもとづいて信号の波形がなまり、所望のタイミングで半導体装置に試験のための信号が設定されないといった問題が生ずる。なお、図１５の（Ｄ）には、試験のための所定の信号として、マイクロプロセッサなどの半導体装置の動作を切り換えることを指示する信号が入力される場合が例示されている。
そこで、所定の信号を半導体装置に与えるときに、クロック入力端子Ｘ_ｉｎから入力されるクロック信号を停め、あるいは、クロック信号の周波数を落とし、所定の信号の設定が完了したらクロック信号の入力を再開したりクロック信号の周波数を元に戻すといった手法を採用することが考えられる。しかし、その手法によると、一旦、ＰＬＬ４００の同期がはずれてしまう。従って、クロック信号の入力が再開されてから、あるいはクロック信号の周波数が元の値に戻されてから、ＰＬＬ４００の同期再確立までの期間、半導体装置は正常に動作しない。つまり、試験のための所定の信号が半導体装置に設定されても半導体装置は直ちに正常に動作開始できず、事実上、試験を行うことができない。
【０００８】
そこで、半導体装置を試験するときには、ＰＬＬ４００を用いずにフリップフロップで２相のクロックＰ１，Ｐ２を発生し、遅延素子で位相差ｔ_ｄを設けるという手法が考えられる。図１６はそのような手法を実現するシステムクロック発生回路の構成を示すブロック図である。図において、１７はクロック入力端子Ｘ_ｉｎから入力されたクロック信号をＰＬＬ４００と第２のパルス発生器１６とのうちのいずれかに供給するスイッチ、１１はＰＬＬ４００によるクロックＰ１と第２のパルス発生器１６によるクロックＰ１とのうちのいずれかを選択するスイッチ、１３はＰＬＬ４００によるクロックＰ２と第２のパルス発生器１６によるクロックＰ２とのうちのいずれかを選択するスイッチである。
【０００９】
図１７は第２のパルス発生器の一構成例を示す回路図である。図１７に示すように、第２のパルス発生器１６は、例えば、フリップフロップを構成する反転論理和回路（ＮＯＲ回路）１５１，１５２、ＮＯＲ回路１５１の一方の入力側に設けられた反転回路（インバータ）１５０、ＮＯＲ回路１５１の他方の入力側に設けられ遅延素子を構成するインバータ１５３〜１５８およびＮＯＲ回路１５２の一方の入力側に設けられ遅延素子を構成するインバータ１５９〜１６４で構成される。
【００１０】
半導体装置の実稼働時には、スイッチ１７は、クロック入力端子Ｘ_ｉｎから入力されたクロック信号がＰＬＬ４００に入力するように設定され、スイッチ１１，１３は、ＰＬＬ４００からの２相のクロックＰ１，Ｐ２を半導体装置の各部分に出力するように設定される。従って、半導体装置は、ＰＬＬ４００が生成するシステムクロックによって動作する。なお、実稼働時とは、半導体装置を試験するときではない動作時、すなわち、半導体装置が所定のシステムに組み込まれ、そのシステムにおいて要求される機能を果たすように動作するときである。
【００１１】
半導体装置を試験するときには、スイッチ１７は、クロック入力端子Ｘ_ｉｎから入力されたクロック信号が第２のパルス発生器１６に入力するように設定され、スイッチ１１，１３は、第２のパルス発生器１６からの２相のクロックＰ１，Ｐ２を出力するように設定される。そして、図１８の（Ａ）〜（Ｄ）に示すように、試験のための所定の信号を半導体装置に設定するときに、クロック入力端子Ｘ_ｉｎから入力されるクロック信号の周波数が落とされる。その状態で試験のための所定の信号が半導体装置に入力されれば、その信号は正しく半導体装置に設定される。しかし、このような回路構成によると、図１８の（Ｃ）にｔ_ｄ ’として示すように、２相のクロックＰ１，Ｐ２間のスキューが所望の位相差ｔ_ｄに保たれない。従って、設定された信号が、半導体装置内で正常に伝搬されない可能性がある。
【００１２】
【発明が解決しようとする課題】
従来の半導体装置におけるシステムクロック発生回路は以上のように構成されているので、半導体装置の試験を行うときに、試験のための信号を所望のタイミングで半導体装置に設定できないという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、試験時にも、２相のクロックＰ１，Ｐ２間の位相差を所望の位相差ｔ_ｄに保ったまま、任意の周波数の２相のクロックＰ１，Ｐ２を発生できる半導体装置におけるシステムクロック発生回路を得ることを目的とする。
なお、本発明に類似する技術として、特開平２−８９４２２号公報に記載されたものがある。
【００１４】
【課題を解決するための手段】
請求項１記載の発明に係るシステムクロック発生回路は、位相同期ループにおける第１の遅延回路と同一構成であって、位相同期ループにおける制御電圧を導入して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第３および第４のクロック信号を発生する第２のパルス発生器と、第１の入力クロック信号が位相同期ループに供給されるとともに第２の遅延回路が開放される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第３の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える第１の切換手段と、位相同期ループにおける第１のパルス発生器が発生した２相の第１および第２のクロック信号と第２のパルス発生器が発生した２相の第３および第４のクロック信号の少なくとも一方を選択し、選択した２相のクロック信号をシステムクロック信号として出力する第２の切換手段とを備えたものである。
【００１６】
請求項２記載の発明に係るシステムクロック発生回路は、第１の切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられた第１のスイッチと、クロック入力端子と第２の遅延回路との間に設けられた第２のスイッチとを含む構成になっているものである。
【００１７】
請求項３記載の発明に係るシステムクロック発生回路は、基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに第１の信号を遅延させて出力する第１の遅延回路を含む位相同期ループと、第１の遅延回路と同一構成であって、制御電圧を入力して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生するパルス発生器と、第１の入力クロック信号が位相同期ループおよび第２の遅延回路に供給される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第１の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える切換手段とを備えたものである。
【００１８】
請求項４記載の発明に係るシステムクロック発生回路は、切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられたスイッチを含む構成になっているものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。図において、２００は２相のクロックを出力するＰＬＬ、２はクロック入力端子Ｘ_ｉｎにスイッチ９を介して接続されＰＬＬ２００のローパスフィルタ７からの制御電圧Ｖ_ｃｎｔに応じた周波数の信号であって所定の遅延量をもった各信号を出力する第２の遅延回路、４は第２の遅延回路２の所定の遅延段から信号を導入し一相のクロックＰ１Ｔと他相のクロックＰ２Ｔを生成する第２のパルス発生器、１５はバッファ８とクロック出力端子Ｘ_ｏｕｔとの間に設けられたスイッチである。なお、この場合、第２のパルス発生器４は、特許請求の範囲に記載されたパルス発生器に相当する。また、スイッチ９，１５は、第１の切換手段の一例である。
【００２０】
ＰＬＬ２００において、１はローパスフィルタ７からの制御電圧Ｖ_ｃｎｔに応じた周波数の信号ｆ_ｖｃｏを生成するとともに所定の遅延量をもった各信号を出力する第１の遅延回路、３は第１の遅延回路１の複数の遅延段のうちいくつかの遅延段から信号を導入するとともに導入した信号から実稼働時の一相のクロックＰ１Ｓと他相のクロックＰ２Ｓを生成する第１のパルス発生器である。１０は第１のパルス発生器３からの一相のクロックＰ１Ｓとスイッチ１１が選択した一相のクロックＰ１とのうちのいずれかを選択して位相比較器５に与えるスイッチである。スイッチ１１は、ＰＬＬ２００によるクロックＰ１Ｓと第２のパルス発生器４によるクロックＰ１Ｔとのうちのいずれかを選択し、スイッチ１３はＰＬＬ２００によるクロックＰ２Ｓと第２のパルス発生器４によるクロックＰ２Ｔとのうちのいずれかを選択する。
その他の構成要素は、図１４に示されたものと同じものであるが、スイッチ１１，１３は、第２の切換手段の一例である。
【００２１】
図２は第１の遅延回路および第２の遅延回路の一構成例を示す回路図である。図に示すように、第１の遅延回路１および第２の遅延回路２は、例えば、ドレインが電源Ｖ_ＣＣに接続されゲートがＮチャネルトランジスタ２１のドレイン側に接続されたＰチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４を有する。Ｐチャネルトランジスタ２０のソースはゲートに接続されている。また、第１の遅延回路１および第２の遅延回路２は、各Ｐチャネルトランジスタ２３，２７，３１，３５，３９，４３，４７，５１，５５と各Ｎチャネルトランジスタ２４，２８，３２，３６，４０，４４，４８，５２，５６とから構成される各インバータを有する。初段のインバータには信号ｆ_ｉｎが印加され、各インバータは縦続接続される。各インバータのＮチャネルトランジスタ２４，２８，３２，３６，４０，４４，４８，５２，５６は、Ｎチャネルトランジスタ２５，２９，３３，３７，４１，４５，４９，５３，５７のドレイン側に接続される。そして、各Ｎチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７のゲートには、制御電圧Ｖ_ｃｎｔが印加される。
【００２２】
各インバータの出力は、それぞれ、インバータ６１〜６８を介して、出力Ｒ１〜Ｒ８として出力される。図２に示された回路が第１の遅延回路１に適用される場合には、最終段のインバータの出力は信号ｆ_ｖｃｏとなる。そして、信号ｆ_ｖｃｏは、信号ｆ_ｉｎとして初段のインバータに帰還される。図２に示された回路が第２の遅延回路２に適用される場合には、最終段のインバータの出力端子は開放状態とされる。
【００２３】
このような回路において、９個のインバータは、遅延素子として作用する。また、信号ｆ_ｖｃｏが信号ｆ_ｉｎとして帰還される場合には、この回路はリング発振器として作用する。Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７は、制御電圧Ｖ_ｃｎｔに応じて、インバータに流れる電流を制御することによって遅延量を制御する。
【００２４】
図２に示された回路が第１の遅延回路１に適用される場合には、出力Ｒ１〜Ｒ８は、出力Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１，Ｒ８１に相当する。図２に示された回路が第２の遅延回路２に適用される場合には、出力Ｒ１〜Ｒ８は、出力Ｒ１２，Ｒ２２，Ｒ３２，Ｒ４２，Ｒ５２，Ｒ６２，Ｒ７２，Ｒ８２に相当する。
なお、図２に示された回路は遅延回路の一例であって、他の回路構成によって第１の遅延回路１および第２の遅延回路２を構成することもできる。また、ここでは遅延素子が９段ある例を示したが、段数が奇数であれば、遅延素子は何段であってもよい。遅延素子の段数は、要求される発振周波数の程度およびスキューに要求される精度に応じて定められる。
【００２５】
図３は第１のパルス発生器の一構成例を示す回路図である。ここでは、第１のパルス発生器３が第１の遅延回路１の出力Ｒ１１，Ｒ３１，Ｒ４１を導入する場合を例にとる。図に示すように、第１のパルス発生器３は、出力Ｒ１１と出力Ｒ４１の論理積をとる論理積回路（ＡＮＤ回路）８５を有する。また、ＡＮＤ回路８５の出力を所定の条件で通過させるトランスミッションゲート８７およびＰチャネルトランジスタ８８と、通過出力を反転して一相のクロック信号Ｐ１Ｓとするインバータ９１とを有する。さらに、ＡＮＤ回路８５の出力を所定の条件で通過させるトランスミッションゲート８９およびＰチャネルトランジスタ９０と、通過出力を反転して他相のクロック信号Ｐ２Ｓとするインバータ９２とを有する。
【００２６】
そして、出力Ｒ３１によって制御され、通過条件を作成するための３つのＤラッチを有する。第１のＤラッチは、出力Ｒ３１を反転するインバータ７０、出力Ｒ３１で制御されるトランスミッションゲート７１および２つのインバータ７２，７３で構成される。第２のＤラッチは、出力Ｒ３１を反転するインバータ７８、出力Ｒ３１で制御されるトランスミッションゲート７９および２つのインバータ８０，８１で構成される。第３のＤラッチは、出力Ｒ３１で制御されるトランスミッションゲート８３および２つのインバータ８２，８４で構成される。第１のＤラッチの出力は、２つのインバータ７４，７５を介して論理反転せずに第２のＤラッチに伝えられる。また、第１のＤラッチの出力は、インバータ７６を介して論理反転して第３のＤラッチに伝えられる。第２のＤラッチの出力は、インバータ７７を介して論理反転して第１のＤラッチに伝えられる。
なお、図３に示された回路は、信号ｆ_ｖｃｏの周波数の１／２の周波数の２相のクロック信号Ｐ１Ｓ，Ｐ２Ｓを発生する。また、図３に示された回路はパルス発生器の一例であって、他の回路構成によって第１のパルス発生器３を構成することもできる。
【００２７】
図４は第２のパルス発生器の一構成例を示す回路図である。ここでは、第２のパルス発生器４が第２の遅延回路２の出力Ｒ１２，Ｒ３２，Ｒ４２を導入する場合を例にとる。図に示すように、第２のパルス発生器４は、出力Ｒ１２と出力Ｒ４２の排他的論理和を反転する反転排他的論理和回路（ＥＸＮＯＲ回路）８６を有する。また、ＥＸＮＯＲ回路８６の出力を所定の条件で通過させるトランスミッションゲート８７およびＰチャネルトランジスタ８８と、通過出力を反転して一相のクロック信号Ｐ１Ｔとするインバータ９１とを有する。さらに、ＥＸＮＯＲ回路８６の出力を所定の条件で通過させるトランスミッションゲート８９およびＰチャネルトランジスタ９０と、通過出力を反転して他相のクロック信号Ｐ２Ｔとするインバータ９２とを有する。そして、通過条件を作成するため出力Ｒ３２を通す２つのインバータ９３，９４と、インバータ９３の出力を導入する２段のインバータ９５，９６を有する。
なお、図４に示された回路はパルス発生器の一例であって、他の回路構成によって第２のパルス発生器４を構成することもできる。
【００２８】
図５は位相比較器の一構成例を示す回路図である。この例では、位相比較器５は、基準クロック信号ｒｅｆを受けるインバータ１００、クロック信号ＣＬＫを受けるインバータ１１３、インバータ１００の出力と反転論理積回路（ＮＡＮＤ回路）１１１の出力とを入力するＮＡＮＤ回路１０１、およびインバータ１１３の出力とＮＡＮＤ回路１１２の出力とを入力するＮＡＮＤ回路１０６を有する。さらに、ＮＡＮＤ回路１０１の出力をセット入力とする２つのＮＡＮＤ回路１０２，１０３からなる第１のフリップフロップ、およびＮＡＮＤ回路１０６の出力をリセット入力とする２つのＮＡＮＤ回路１０４，１０５からなる第２のフリップフロップを有する。さらに、ＮＡＮＤ回路１０７は、ＮＡＮＤ回路１０１の出力と第１のフリップフロップのＱ出力との論理積をとり、ＮＡＮＤ回路１０８は、ＮＡＮＤ回路１０６の出力と第２のフリップフロップの反転Ｑ出力との論理積をとる。そして、ＮＯＲ回路１０９およびインバータ１１０は、２つのＮＡＮＤ回路１０７，１０８の出力の論理和をとる。
【００２９】
ＮＡＮＤ回路１１１は、ＮＡＮＤ回路１０１、ＮＡＮＤ回路１０２、インバータ１１０およびＮＡＮＤ回路１１２の各出力を入力する。ＮＡＮＤ回路１１２は、ＮＡＮＤ回路１０６、ＮＡＮＤ回路１０５、インバータ１１０およびＮＡＮＤ回路１１１の各出力を入力する。ＮＡＮＤ回路１１１の出力はチャージポンプ６に対して電圧を上げるように指示するＵ信号となり、ＮＡＮＤ回路１１２の出力はチャージポンプ６に対して電圧を下げるように指示するＤ信号となる。
なお、図５に示された回路は位相比較器の一例であって、他の回路構成によって位相比較器５を構成することもできる。
【００３０】
図６はチャージポンプの一構成例を示す回路図である。この例では、チャージポンプ６は、Ｕ信号がローレベルになったときに高レベルの信号を出力し、Ｄ信号がローレベルになったときに低レベルの信号を出力する回路構成になっている。すなわち、チャージポンプ６は、Ｕ信号の反転レベルがゲートに印加されるＰチャネルトランジスタ１２２、Ｐチャネルトランジスタ１２２のソース側にゲートが接続されたＰチャネルトランジスタ１２３，１２６、Ｐチャネルトランジスタ１２３，１２６のゲートにドレイン側が接続されるとともにゲートにＵ信号が印加されるＰチャネルトランジスタ１２４、Ｐチャネルトランジスタ１２４とアース電位間に接続されたＮチャネルトランジスタ１２５、およびＵ信号の入力端子とＰチャネルトランジスタ１２４のゲートとの間に設けられたＮチャネルトランジスタ１２１を有する。
【００３１】
また、チャージポンプ６は、Ｄ信号がゲートに印加されるＰチャネルトランジスタ１２９、Ｐチャネルトランジスタ１２９のドレインと電源との間に接続されたＰチャネルトランジスタ１２８、ゲートがＰチャネルトランジスタ１２９のソースに接続されたＮチャネルトランジスタ１３０，１３２、およびＮチャネルトランジスタ１３０，１３２のゲートにドレイン側が接続されるとともにＤ信号がゲートに印加されるＮチャネルトランジスタ１３１を有する。なお、Ｄ信号入力端子には、負荷容量をＵ側の負荷容量にあわせるための、すなわちインバータ１２０による分を補償するためのインバータ１２７が設けられている。
【００３２】
なお、図６に示された回路は、チャージポンプの一例であって、他の回路構成によってチャージポンプ６を構成することもできる。チャージポンプ６が出力する電圧指示信号Ｐ_ｏｕｔによって、図７に示すように構成されたローパスフィルタ７におけるコンデンサ１４１が抵抗１４０を介して充放電される。コンデンサ１４１の電圧は、制御電圧Ｖ_ｃｎｔとして、第１の遅延回路１および第２の遅延回路２に供給される。
【００３３】
次に動作について説明する。
第１の遅延回路１における各素子の電気的特性が、対応する第２の遅延回路２における各素子の電気的特性に一致するように、各素子は選定される。
半導体装置の実稼働時には、スイッチ１５は閉状態、スイッチ９は開状態にされる。また、スイッチ１１，１３は、第１のパルス発生器３による２相のクロックＰ１Ｓ，Ｐ２Ｓを出力するように設定される。よって、クロックＰ１Ｓ，Ｐ２Ｓは、システムクロックである２相のクロックＰ１，Ｐ２として、半導体装置の各部分に供給される。さらに、スイッチ１０は、クロックＰ１の出力端子と位相比較器５のクロック信号ＣＬＫの入力端子を接続するように設定される。
【００３４】
そして、クロック入力端子Ｘ_ｉｎにクロック信号が入力される。ここでは、２５ＭＨｚのクロック信号が入力される場合を例にとる。クロック信号は、バッファ８を介して、位相比較器５に基準クロック信号ｒｅｆとして供給される。位相比較器５の他方の入力端子にはクロックＰ１Ｓがクロック信号ＣＬＫとして供給される。図５に示すように構成された位相比較器５は、図８に示すように、クロックＰ１Ｓの位相が基準クロック信号ｒｅｆよりも遅れているときには、Ｕ信号を有意な状態にする。この例では、Ｕ信号をローレベルにする。クロックＰ１Ｓの位相が基準クロック信号ｒｅｆよりも進んでいるときには、Ｄ信号を有意な状態にする。すなわち、Ｄ信号をローレベルにする。双方の位相が一致しているときには、Ｕ信号もＤ信号も有意な状態にならない。
【００３５】
図６に示すように構成されたチャージポンプ６において、Ｕ信号が有意な状態であるときには、Ｐチャネルトランジスタ１２６が導通し、図８に示すように、チャージポンプ６の出力端子には高レベルの電圧指示信号Ｐ_ｏｕｔが発生する。Ｄ信号が有意な状態であるときには、Ｎチャネルトランジスタ１３２が導通し、図８に示すように、チャージポンプ６の出力端子には低レベルの電圧指示信号Ｐ_ｏｕｔが発生する。Ｕ信号もＤ信号も有意な状態でないときには、Ｐチャネルトランジスタ１２６およびＮチャネルトランジスタ１３２はいずれも導通せず、図８にＰ_ｏｕｔとして示すように、チャージポンプ６の出力端子には高レベルも低レベルも現れない。
【００３６】
電圧指示信号Ｐ_ｏｕｔは、図７に示すように構成されたローパスフィルタ７のコンデンサ１４１を充放電する。従って、コンデンサ１４１の電圧である制御電圧Ｖ_ｃｎｔは、クロックＰ１Ｓの位相が基準クロック信号ｒｅｆよりも遅れているときには高くなる。クロックＰ１Ｓの位相が基準クロック信号ｒｅｆよりも進んでいるときには、制御電圧Ｖ_ｃｎｔは低くなる。双方の位相が一致しているときには、制御電圧Ｖ_ｃｎｔは一定に保たれる。
【００３７】
第１の遅延回路１は、電圧制御によるリング発振器を構成しているとともに、遅延回路を構成している。図２に示すように構成された第１の遅延回路１において、制御電圧Ｖ_ｃｎｔは、Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７に印加される。従って、制御電圧Ｖ_ｃｎｔの大きさに応じて第１の遅延回路１における各インバータに流れる電流が変化する。電流変化に応じて遅延量が変化するので、発振周波数および各遅延段の遅延量が変化する。上述したように第１のパルス発生器３は２分周機能を有しているので、ＰＬＬ２００において同期確立すると、出力信号ｆ_ｖｃｏの周波数は、この場合、クロックＰ１Ｓの周波数２５ＭＨｚの２倍の周波数５０ＭＨｚに安定する。また、制御電圧Ｖ_ｃｎｔは、位相比較器５に入力されるクロック信号ＣＬＫの周波数が２５ＭＨｚで安定しているときの電圧に安定する。従って、同期確立すると各遅延段における遅延量も安定する。
図９は第１の遅延回路１および第１のパルス発生器３における各部の波形を示すタイミング図である。ただし、図９には、出力Ｒ５１，Ｒ６１，Ｒ７１は示されていない。
【００３８】
図３に示すように構成された第１のパルス発生器３は、例えば、第１の遅延回路１から、出力Ｒ１１，Ｒ３１，Ｒ４１を導入する。なお、どの遅延段からの信号を取り出すかは、要求されるスキュー量に応じて決定される。この場合には、ＡＮＤ回路８５で出力Ｒ１１と出力Ｒ４１との論理積がとられ、ＡＮＤ回路８５の出力が、インバータ８１，８４の出力の制御によって、トランスミッションゲート８７，８９を通過する。トランスミッションゲート８７，８９の出力は、インバータ９１，９２を介して、２相のクロックＰ１Ｓ，Ｐ２Ｓとなる。以上のようにして、図９に示すように、第１の遅延回路１における３つの遅延段による遅延量に応じた位相差ｔ_ｄ１をもった安定した２相のクロックＰ１Ｓ，Ｐ２Ｓが得られる。
２相のクロックＰ１Ｓ，Ｐ２Ｓは、スイッチ１１，１３を通って、システムクロックとして半導体装置における各部に供給される。
【００３９】
半導体装置を試験するときには、スイッチ１５は開状態、スイッチ９は閉状態にされる。また、スイッチ１１，１３は、第２のパルス発生器４による２相のクロックＰ１Ｔ，Ｐ２Ｔを出力するように設定される。よって、クロックＰ１Ｔ，Ｐ２Ｔは、２相のクロックＰ１，Ｐ２として出力される。スイッチ１０は、第１のパルス発生器３からの一相のクロックＰ１Ｓが直接に位相比較器５のクロック信号ＣＬＫの入力端子に入力するように設定される。
【００４０】
そして、クロック入力端子Ｘ_ｉｎにクロック信号が入力されるとともに、クロック入力端子Ｘ_ｏｕｔにもクロック信号が入力される。例えば、クロック入力端子Ｘ_ｉｎに２５ＭＨｚのクロック信号が入力され、クロック入力端子Ｘ_ｏｕｔに２５ＭＨｚの別のクロック信号が入力される。従って、この場合、クロック入力端子Ｘ_ｏｕｔに入力されたクロック信号を基準クロック信号としてＰＬＬ２００は同期確立する。基準クロック信号の周波数は、半導体装置の実稼働時の基準クロック信号の周波数と同じである。従って、ＰＬＬ２００の同期が確立しているときの制御電圧Ｖ_ｃｎｔは、半導体装置の実稼働時の制御電圧Ｖ_ｃｎｔと同じである。
【００４１】
ＰＬＬ２００の同期が確立しているときの制御電圧Ｖ_ｃｎｔは、第２の遅延回路２にも入力されている。第２の遅延回路２の構成は、第１の遅延回路１の構成と同じである。すなわち、図２に示すように構成された第２の遅延回路２において、制御電圧Ｖ_ｃｎｔは、Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７に印加される。第１の遅延回路１における各素子の電気的特性は、対応する第２の遅延回路２における各素子の電気的特性に一致している。従って、ＰＬＬ２００が同期確立しているときには、第２の遅延回路２における各遅延段の遅延量は、第１の遅延回路１における各遅延段の遅延量に等しい。すなわち、図１０に示された遅延量ｔ_Ｒ１２，ｔ_Ｒ２２，ｔ_Ｒ３２，ｔ_Ｒ４２は、図９に示された遅延量ｔ_Ｒ１１，ｔ_Ｒ２１，ｔ_Ｒ３１，ｔ_Ｒ４１に等しい。図９，図１０にはクロック前縁の遅延量のみが明示されているが、各出力Ｒ１２，Ｒ２２，Ｒ３２，Ｒ４２のクロック後縁の遅延量も、各出力Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１のクロック後縁の遅延量に等しい。
【００４２】
図４に示すように構成された第２のパルス発生器４は、第２の遅延回路２から、出力Ｒ１２，Ｒ３２，Ｒ４２を導入する。第２のパルス発生器４において、ＥＸＮＯＲ回路８６で出力Ｒ１２と出力Ｒ４２との排他的論理和がとられ、ＥＸＮＯＲ回路８６の出力が、出力Ｒ３２で制御されるトランスミッションゲート８７，８９を通過する。トランスミッションゲート８７，８９の出力は、インバータ９１，９２を介して、２相のクロックＰ１Ｔ，Ｐ２Ｔとなる。以上のようにして、図１０に示すように、第２の遅延回路２における３つの遅延段による遅延量に応じた位相差ｔ_ｄ２をもった２相のクロックＰ１Ｔ，Ｐ２Ｔが得られる。位相差ｔ_ｄ２は、図９に示された位相差ｔ_ｄ１と同じである。
クロックＰ１Ｔ，Ｐ２Ｔは、スイッチ１１，１３を通って、システムクロックとして半導体装置における各部に供給される。
【００４３】
試験時には、例えば、図１１の（Ｄ）における動作＃１から動作＃２に移る時点で、試験のための所定の信号が与えられる。その場合、既に述べたように、無条件にその信号を与えると、配線容量等にもとづいて信号の波形がなまり、所望のタイミングで半導体装置に試験のための信号が設定されない可能性がある。そこで、所定の信号を半導体装置に与えるときには、入力端子Ｘ_ｉｎに入力されるクロック信号を停めるか、あるいは、クロック信号の周波数を落とす。そして、所定の信号を半導体装置に入力する。その後、入力端子Ｘ_ｉｎへのクロック信号の入力を再開するか、あるいは、クロック信号の周波数を元に戻す。
【００４４】
ＰＬＬ２００は常時動作しているので、制御電圧Ｖ_ｃｎｔは、実稼働時の値と同じ値で安定している。従って、第２の遅延回路２における各遅延段の遅延量ｔ_ｄ２は実稼働時の遅延量ｔ_ｄに等しく、かつ、不変である。すなわち、入力端子Ｘ_ｉｎに入力されるクロック信号の周波数が変化しても、２相のクロックＰ１Ｔ，Ｐ２Ｔのスキューは変化しない。また、クロック信号の周波数が元の値に戻されたときにも、スキューは不変である。従って、試験のための所定の信号が与えられたときに、設定された信号は、半導体装置内で正常に伝搬される。
【００４５】
以上のように、この実施の形態１によれば、試験のための所定の信号が半導体装置に入力される際にシステムクロックのスキューは変化しない。よって、所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される。例えば、マイクロプロセッサなどの半導体装置の動作を切り換えても、正確な試験を行うことができる。
【００４６】
実施の形態２．
図１２はこの発明の実施の形態２による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。図において、３００は２相のクロックを出力するＰＬＬ、４Ａは図１に示された第２のパルス発生器４と同じ構成のパルス発生器である。ＰＬＬ３００において、この場合には、ＶＣＯとして機能する第１の遅延回路１と位相比較器５との間の入力周波数を１／２にする分周器１８が設けられている。その他の構成要素は、図１に示されたものと同じものであるが、スイッチ１５は、切換手段の一例である。ただし、図１に示された構成とは異なり、ここでは、スイッチ９，１０，１１，１３は設けられていない。
【００４７】
図１３は分周器の一構成例を示す回路図である。この例では、分周器１８は、２段のフリップフロップで構成されている。初段のフリップフロップは、２つのインバータ１７３，１７４、所定の条件でインバータ１７４の出力をインバータ１７３に戻すトランスミッションゲート１７２、所定の条件で後段のフリップフロップの出力をインバータ１７３に印加するトランスミッションゲート１７１で構成される。後段のフリップフロップは、２つのインバータ１７７，１７８、所定の条件でインバータ１７８の出力をインバータ１７７に戻すトランスミッションゲート１７６、所定の条件で初段のフリップフロップ出力をインバータ１７７に印加するトランスミッションゲート１７５で構成される。所定の条件は、分周器１８に入力される信号と、インバータ１７０で入力信号が反転された信号とで生成される。なお、後段のフリップフロップは、インバータ１７９を介して、初段のフリップフロップに出力を供給するとともに入力信号の周波数が１／２にされた信号を出力する。
【００４８】
次に動作について説明する。
第１の遅延回路１における各素子の電気的特性が、対応する第２の遅延回路２における各素子の電気的特性に一致するように、各素子は選定される。
半導体装置の実稼働時には、スイッチ１５は閉状態に設定される。そして、クロック入力端子Ｘ_ｉｎにクロック信号が入力される。ここでも、２５ＭＨｚのクロック信号が入力される場合を例にとる。入力端子Ｘ_ｉｎに入力されたクロック信号は、バッファ８を介して、位相比較器５に基準クロック信号ｒｅｆとして供給される。位相比較器５の他方の入力端子には分周器１８からのクロック信号ＣＬＫが供給される。位相比較器５は、クロック信号ＣＬＫの位相が基準クロック信号ｒｅｆよりも遅れているときには、Ｕ信号を有意な状態にする。クロック信号ＣＬＫの位相が基準クロック信号ｒｅｆよりも進んでいるときには、Ｄ信号を有意な状態にする。双方の位相が一致しているときには、Ｕ信号もＤ信号も有意な状態にならない。
【００４９】
チャージポンプ６は、実施の形態１の場合と同様に、Ｕ信号が有意な状態であるときには、高レベルの電圧指示信号Ｐ_ｏｕｔを出力する。Ｄ信号が有意な状態であるときには、低レベルの電圧指示信号Ｐ_ｏｕｔを出力する。Ｕ信号もＤ信号も有意な状態でないときには、チャージポンプ６は、実施の形態１の場合と同様に、高レベルも低レベルも出力しない。電圧指示信号Ｐ_ｏｕｔに応じて、ローパスフィルタ７は、実施の形態１の場合と同様に、クロック信号ＣＬＫの位相が基準クロック信号ｒｅｆよりも遅れているときには制御電圧Ｖ_ｃｎｔを高くする。クロック信号ＣＬＫの位相が基準クロック信号ｒｅｆよりも進んでいるときには制御電圧Ｖ_ｃｎｔを低くする。双方の位相が一致しているときには制御電圧Ｖ_ｃｎｔを一定に保つ。
【００５０】
第１の遅延回路１は、実施の形態１の場合と同様に動作して、５０ＭＨｚで発振する。分周器１８は、第１の遅延回路１の各出力のうちの一つの出力を導入する。図１２には、出力Ｒ１１が導入することが例示されている。図１３に示すように構成された分周器１８は、出力Ｒ１１の周波数を１／２にして、２５ＭＨｚのクロック信号ＣＬＫを生成し、そのクロック信号ＣＬＫを位相比較器５に供給する。以上のようにして、制御電圧Ｖ_ｃｎｔは、位相比較器５に入力されるクロック信号ＣＬＫの周波数が２５ＭＨｚで安定しているときの電圧に安定する。従って、ＰＬＬ３００が同期確立すると第１の遅延回路１の各遅延段における遅延量も安定する。
【００５１】
この実施の形態２では、実稼働時に、第２の遅延回路２に、入力端子Ｘ_ｉｎから２５ＭＨｚのクロックが供給されるとともに、ＰＬＬ３００のローパスフィルタ７から制御電圧Ｖ_ｃｎｔが入力される。図２に示すように構成された第２の遅延回路２において、制御電圧Ｖ_ｃｎｔは、Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７に印加される。第２の遅延回路２における各素子の電気的特性は、対応する第１の遅延回路１における各素子の電気的特性に一致している。従って、ＰＬＬ３００が同期確立しているときには、第２の遅延回路２における各遅延段の遅延量は、第１の遅延回路１における各遅延段の遅延量に等しい。
【００５２】
図４に示すように構成されたパルス発生器４Ａは、第２の遅延回路２から、出力Ｒ１２，Ｒ３２，Ｒ４２を導入する。パルス発生器４Ａは、実施の形態１における第２のパルス発生器４と同様に動作して、２相のクロックＰ１Ｔ，Ｐ２Ｔを生成する。すなわち、図１０に示すように、第２の遅延回路２における３つの遅延段による遅延量に応じた位相差ｔ_ｄ２をもった２相のクロックＰ１Ｔ，Ｐ２Ｔが得られる。２相のクロックＰ１Ｔ，Ｐ２Ｔは、この場合には、システムクロックである２相のクロックＰ１，Ｐ２として出力される。
【００５３】
半導体装置の試験を行うときには、スイッチ１５は開状態にされる。また、クロック入力端子Ｘ_ｉｎにクロック信号が入力されるとともに、クロック入力端子Ｘ_ｏｕｔにもクロック信号が入力される。例えば、クロック入力端子Ｘ_ｉｎに２５ＭＨｚのクロック信号が入力され、クロック入力端子Ｘ_ｏｕｔに別の２５ＭＨｚのクロック信号が入力される。この場合、クロック入力端子Ｘ_ｏｕｔに入力されたクロック信号を基準クロック信号ｒｅｆとしてＰＬＬ３００は同期確立する。基準クロック信号ｒｅｆの周波数は、半導体装置の実稼働時の基準クロック信号ｒｅｆの周波数と同じである。従って、ＰＬＬ３００の同期が確立しているときの制御電圧Ｖ_ｃｎｔは、半導体装置の実稼働時の制御電圧Ｖ_ｃｎｔと同じである。
【００５４】
上述したように、ＰＬＬ３００の同期が確立しているときの制御電圧Ｖ_ｃｎｔは、第２の遅延回路２にも入力されている。すなわち、第２の遅延回路２における各遅延段の遅延量は実稼働時の遅延量に等しい。従って、入力端子Ｘ_ｉｎに入力されるクロック信号の周波数が変化しても、２相のクロックＰ１Ｔ，Ｐ２Ｔのスキューは変化しない。
【００５５】
従って、試験のための所定の信号が与えられたときに、設定された信号は、半導体装置内で正常に伝搬される。例えば、図１１の（Ｄ）における動作＃１から動作＃２に移る時点で、入力端子Ｘ_ｉｎに入力されるクロック信号の周波数を落とし、その上で、試験のための所定の信号を与えようとした場合でも、２相のクロックＰ１Ｔ，Ｐ２Ｔ間のスキューは、実稼働時のスキューと同じである。すなわち、入力端子Ｘ_ｉｎに入力されるクロック信号の周波数が変化しても、２相のクロックＰ１Ｔ，Ｐ２Ｔのスキューは変化しない。また、クロック信号の周波数が元の値に戻されたときにも、スキューは不変である。よって、試験のための所定の信号が与えられたときに、設定された信号は、半導体装置内で正常に伝搬される。
【００５６】
以上のように、この実施の形態２によれば、半導体装置の試験時に、試験のための所定の信号が半導体装置に入力される際にシステムクロックのスキューは変化しない。よって、所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される。例えば、マイクロプロセッサなどの半導体装置の動作を切り換えても、正確な試験を行うことができる。さらに、この実施の形態によれば、パルス発生器を一つだけ用意すればよいので、実施の形態１に比べて、回路構成が簡単になる。
【００５７】
【発明の効果】
以上のように、請求項１記載の発明によれば、システムクロック発生回路を、位相同期ループにおける第１の遅延回路と同一構成であって位相同期ループにおける制御電圧を導入して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第３および第４のクロック信号を発生する第２のパルス発生器と、第１の入力クロック信号が位相同期ループに供給されるとともに第２の遅延回路が開放される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第３の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える第１の切換手段と、位相同期ループにおける第１のパルス発生器が発生した２相の第１および第２のクロック信号と第２のパルス発生器が発生した２相の第３および第４のクロック信号の少なくとも一方を選択し、選択した２相のクロック信号をシステムクロック信号として出力する第２の切換手段とを有するように構成したので、第１の遅延回路および第２の遅延回路に同一の制御電圧が印加され、試験時に、半導体装置に入力されるクロック信号の周波数を変えてもシステムクロックのスキューは変化しない。よって、試験のための所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される効果がある。
【００５９】
請求項２記載の発明によれば、システムクロック発生回路を、第１の切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子の間に設けられた第１のスイッチと、クロック入力端子と第２の遅延回路の間に設けられた第２のスイッチとを含むように構成したので、クロック入力端子およびクロック出力端子を有するマイクロプロセッサなどの半導体装置の動作を切り換えても、半導体装置の試験が正確に実行される効果がある。
【００６０】
請求項３記載の発明によれば、システムクロック発生回路を、基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに第１の信号を遅延させて出力する第１の遅延回路を含む位相同期ループと、第１の遅延回路と同一構成であって、制御電圧を入力して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生するパルス発生器と、第１の入力クロック信号が位相同期ループおよび第２の遅延回路に供給される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第１の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える切換手段とを有するように構成したので、第１の遅延回路および第２の遅延回路に同一の制御電圧が印加され、試験時に、半導体装置に入力されるクロック信号の周波数を変えてもシステムクロックのスキューは変化しない。よって、試験のための所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される効果がある。さらに、パルス発生器を一つだけ用意すればよいので、回路構成が簡単になる効果がある。
【００６１】
請求項４記載の発明によれば、システムクロック発生回路を、切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられたスイッチを含むように構成したので、クロック入力端子およびクロック出力端子を有するマイクロプロセッサなどの半導体装置の動作を切り換えても、半導体装置の試験が正確に実行される効果がある。また、パルス発生器を一つだけ用意すればよいので、回路構成が簡単になる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図２】第１の遅延回路および第２の遅延回路の一構成例を示す回路図である。
【図３】第１のパルス発生器の一構成例を示す回路図である。
【図４】第２のパルス発生器の一構成例を示す回路図である。
【図５】位相比較器の一構成例を示す回路図である。
【図６】チャージポンプの一構成例を示す回路図である。
【図７】ローパスフィルタの一構成例を示す回路図である。
【図８】位相比較器とチャージポンプの動作タイミングを示すタイミング図である。
【図９】第１のパルス発生器の動作タイミングを示すタイミング図である。
【図１０】第２のパルス発生器の動作タイミングを示すタイミング図である。
【図１１】この発明の実施の形態１，２による半導体装置におけるシステムクロック発生回路の動作を示すタイミング図である。
【図１２】この発明の実施の形態２による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図１３】分周器の一構成例を示す回路図である。
【図１４】従来の半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図１５】図１４に示されたシステムクロック発生回路の動作を示すタイミング図である。
【図１６】従来の他の半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図１７】図１６に示されたパルス発生器の一構成例を示す回路図である。
【図１８】図１６に示されたシステムクロック発生回路の動作を示すタイミング図である。
【符号の説明】
１第１の遅延回路、２第２の遅延回路、３第１のパルス発生器、４第２のパルス発生器（パルス発生器）、４Ａパルス発生器、９スイッチ（第１の切換手段）、１１，１３スイッチ（第２の切換手段）、１５スイッチ（切換手段、第１の切換手段）、２００，３００位相同期ループ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a system clock generation circuit in a semiconductor device that is built in a semiconductor device and generates a two-phase clock in which high-level periods do not overlap.
[0002]
[Prior art]
A typical system clock used in a semiconductor device is a two-phase clock (hereinafter, simply referred to as a two-phase clock) in which the high-level periods do not overlap each other. A two-phase clock is easily generated using a phase locked loop (hereinafter referred to as PLL) having a signal delay function.
[0003]
FIG. 14 is a block diagram showing a system clock generation circuit in a conventional semiconductor device using a PLL. In the figure, reference numeral 400 denotes a PLL that outputs a two-phase clock. In the PLL 400, 1A is a delay circuit that delays an input signal, 3A is a signal that is introduced from several delay stages among a plurality of delay stages of the delay circuit 1A, and a one-phase clock P1 and others from the introduced signal A pulse generator for generating a phase clock P2 and 5 a clock input terminal X _in The phase comparator 6 compares the phase of the clock signal input from the buffer 8 with the phase of the one-phase clock P1 from the pulse generator 3A, and 6 corresponds to the phase difference output from the phase comparator 5. A charge pump 7 that outputs a voltage instruction signal and a low-pass filter 7 that smoothes the voltage instruction signal from the charge pump 6 and supplies a control voltage to the delay circuit 1A. The delay circuit 1A delays the input signal and constitutes a voltage controlled oscillator (VCO).
[0004]
Next, the operation will be described.
Clock input terminal X _in The clock signal input from is supplied as a reference clock signal to one input terminal of the phase comparator 5 via the buffer 8. In the circuit shown in FIG. 14, the clock signal is supplied to the clock output terminal X. _out Also supplied. A one-phase clock P1 from the pulse generator 3A is input to the other input terminal of the phase comparator 5 as a feedback clock signal. The phase comparator 5 detects a phase difference between signals input to both terminals and outputs a signal indicating the phase difference to the charge pump 6. The charge pump 6 outputs, for example, a signal instructing to increase the voltage when the phase of the clock P1 is delayed with respect to the phase of the reference clock signal according to the phase difference, and with respect to the phase of the reference clock signal. When the phase of the clock P1 is advanced, a signal instructing to lower the voltage is output.
[0005]
The voltage of the capacitor included in the low-pass filter 7 changes according to the signal from the charge pump 6. The voltage is supplied to the delay circuit 1A. The low-pass filter 7 also serves to determine characteristics such as the response speed of the PLL 400. The delay circuit 1A changes the frequency of the output signal according to the input control voltage. When the phase of the reference clock signal matches the phase of the clock P1, the output of the charge pump 6 does not change and the frequency of the output signal of the delay circuit 1A does not change.
[0006]
The delay circuit 1A is configured by a plurality of delay elements connected in cascade. The pulse generator 3A has a desired phase difference (skew) t out of the outputs of the delay elements. _d Several outputs are selected so that two-phase clocks P1 and P2 can be generated. FIG. 14 shows a case where three outputs are selected. The pulse generator 3A generates two-phase clocks P1 and P2 from the selected output signal. As described above, as shown in FIGS. 15A, 15B, and 15C, the clock input terminal X _in The same frequency as the frequency of the clock signal input from, and the desired phase difference t _d Two-phase clocks P1 and P2 having are generated.
[0007]
When testing a semiconductor device, a process of applying a predetermined signal from the outside to the semiconductor device at a certain point in time and testing an output signal based on the signal is required. For example, a predetermined signal for the test is given at the time of moving from the operation # 1 to the operation # 2 in FIG. However, if the signal is given unconditionally, the waveform of the signal becomes distorted based on the wiring capacitance and the like, causing a problem that a signal for testing is not set in the semiconductor device at a desired timing. Note that FIG. 15D illustrates a case where a signal instructing switching of the operation of a semiconductor device such as a microprocessor is input as a predetermined signal for testing.
Therefore, when a predetermined signal is given to the semiconductor device, the clock input terminal X _in It may be possible to stop the clock signal input from the clock or reduce the frequency of the clock signal and restart the clock signal input or restore the clock signal frequency when the setting of the predetermined signal is completed. It is done. However, according to this method, the PLL 400 is once out of synchronization. Accordingly, the semiconductor device does not operate normally during a period from when the input of the clock signal is restarted or after the frequency of the clock signal is returned to the original value until the synchronization of the PLL 400 is reestablished. In other words, even if a predetermined signal for testing is set in the semiconductor device, the semiconductor device cannot immediately start operating normally, and in effect the test cannot be performed.
[0008]
Therefore, when testing the semiconductor device, the two-phase clocks P1 and P2 are generated by the flip-flop without using the PLL 400, and the phase difference t by the delay element. _d It is conceivable to provide a method. FIG. 16 is a block diagram showing a configuration of a system clock generation circuit for realizing such a method. In the figure, 17 is a clock input terminal X. _in A switch for supplying the clock signal inputted from the PLL 400 to either the PLL 400 or the second pulse generator 16, 11 is either the clock P 1 by the PLL 400 or the clock P 1 by the second pulse generator 16. 13 is a switch for selecting either the clock P2 by the PLL 400 or the clock P2 by the second pulse generator 16.
[0009]
FIG. 17 is a circuit diagram showing an example of the configuration of the second pulse generator. As shown in FIG. 17, the second pulse generator 16 includes, for example, an inverting circuit (NOR circuit) 151 and 152 constituting a flip-flop, and an inverting circuit (on the input side of the NOR circuit 151) ( Inverter) 150, inverters 153 to 158 provided on the other input side of NOR circuit 151 and constituting delay elements, and inverters 159 to 164 constituting delay elements provided on one input side of NOR circuit 152.
[0010]
During actual operation of the semiconductor device, the switch 17 is connected to the clock input terminal X. _in Is set so that the clock signal input from the PLL 400 is input to the PLL 400, and the switches 11 and 13 are set to output the two-phase clocks P1 and P2 from the PLL 400 to each part of the semiconductor device. Therefore, the semiconductor device operates with a system clock generated by the PLL 400. Note that the actual operation time is an operation time that is not when testing a semiconductor device, that is, a time when the semiconductor device is incorporated in a predetermined system and operates to perform a function required in the system.
[0011]
When testing the semiconductor device, the switch 17 is connected to the clock input terminal X. _in The clock signal input from the second pulse generator 16 is set to be input to the second pulse generator 16, and the switches 11 and 13 are set to output the two-phase clocks P1 and P2 from the second pulse generator 16. Is done. Then, as shown in FIGS. 18A to 18D, when a predetermined signal for testing is set in the semiconductor device, the clock input terminal X _in The frequency of the clock signal input from is reduced. In this state, if a predetermined signal for testing is input to the semiconductor device, the signal is correctly set in the semiconductor device. However, according to such a circuit configuration, t in FIG. _d ', The skew between the two-phase clocks P1, P2 is the desired phase difference t _d It is not kept in. Therefore, the set signal may not be propagated normally in the semiconductor device.
[0012]
[Problems to be solved by the invention]
Since the system clock generation circuit in the conventional semiconductor device is configured as described above, there is a problem that when a test of the semiconductor device is performed, a signal for the test cannot be set in the semiconductor device at a desired timing.
[0013]
The present invention has been made in order to solve the above-described problems, and the phase difference between the two-phase clocks P1 and P2 is changed to a desired phase difference t during the test. _d An object of the present invention is to obtain a system clock generation circuit in a semiconductor device capable of generating two-phase clocks P1 and P2 having an arbitrary frequency while maintaining the above.
A technique similar to the present invention is described in Japanese Patent Laid-Open No. 2-89422.
[0014]
[Means for Solving the Problems]
According to the invention of claim 1 System clock generation circuit Is Phase-locked loop Having the same configuration as the first delay circuit in FIG. Phase-locked loop Introduce a control voltage at a frequency corresponding to the control voltage. Second signal As well as that Second signal A second delay circuit for delaying and outputting Second pulse generation that is connected to the second delay circuit and generates two-phase third and fourth clock signals that do not overlap the high-level period in response to the second signal delayed by the second delay circuit And a first state in which the first input clock signal is supplied to the phase locked loop and the second delay circuit is opened, and a second input clock signal is supplied to the phase locked loop and the third state. The first switching means for switching between the second state in which the input clock signal is supplied to the second delay circuit and the first and second two-phase generated by the first pulse generator in the phase-locked loop Second switching means for selecting at least one of the clock signal and the two-phase third and fourth clock signals generated by the second pulse generator and outputting the selected two-phase clock signal as a system clock signal It is equipped with.
[0016]
Claim 2 Related to the invention System clock generation circuit The first switching means is connected to the clock input terminal. Phase locked loop Provided between the reference clock signal input terminal First switch A clock input terminal and a second delay circuit When Established between Second switch It is the structure which contains.
[0017]
Claim 3 Related to the invention System clock generation circuit Is Phase synchronization including a first delay circuit that generates a first signal having a frequency corresponding to a control voltage based on a phase difference between a reference clock signal and a feedback clock signal, and delays and outputs the first signal A loop and the same configuration as the first delay circuit, wherein a control voltage is input to generate a second signal having a frequency corresponding to the control voltage, and the second signal is delayed and output. A pulse that is connected to the delay circuit and the second delay circuit and generates two-phase first and second clock signals that do not overlap the high-level period in accordance with the second signal delayed by the second delay circuit A first state in which the generator, the first input clock signal is supplied to the phase locked loop and the second delay circuit, and the second input clock signal is supplied to the phase locked loop and the first input clock The signal is second And switching means for switching a second state that is supplied to the delay circuit It is equipped with.
[0018]
Claim 4 Related to the invention System clock generation circuit The switching means is connected to the clock input terminal. Phase-locked loop The reference clock signal input terminal is provided with a switch.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
1 is a block diagram showing a configuration of a system clock generating circuit in a semiconductor device according to a first embodiment of the present invention. In the figure, 200 is a PLL that outputs a two-phase clock, and 2 is a clock input terminal X. _in Is connected to the control voltage V from the low-pass filter 7 of the PLL 200. _cnt The second delay circuit 4 outputs a signal having a frequency corresponding to the signal and having a predetermined delay amount, and a signal 4 is introduced from a predetermined delay stage of the second delay circuit 2 to be a one-phase clock P1T. And a second pulse generator for generating the clock P2T of the other phase, 15 is a buffer 8 and a clock output terminal X _out It is a switch provided between and. In this case, the second pulse generator 4 corresponds to the pulse generator described in the claims. The switches 9 and 15 are an example of first switching means.
[0020]
In the PLL 200, 1 is a control voltage V from the low-pass filter 7. _cnt Signal f of frequency according to _vco And a first delay circuit 3 for outputting each signal having a predetermined delay amount, and 3 is introduced from several delay stages among the plurality of delay stages of the first delay circuit 1 It is a first pulse generator that generates a one-phase clock P1S and another-phase clock P2S during actual operation from a signal. A switch 10 selects one of the one-phase clock P1S from the first pulse generator 3 and the one-phase clock P1 selected by the switch 11 and supplies it to the phase comparator 5. The switch 11 selects one of the clock P1S generated by the PLL 200 and the clock P1T generated by the second pulse generator 4, and the switch 13 is selected from the clock P2S generated by the PLL 200 and the clock P2T generated by the second pulse generator 4. Select one of the following.
The other components are the same as those shown in FIG. 14, but the switches 11 and 13 are an example of the second switching means.
[0021]
FIG. 2 is a circuit diagram showing a configuration example of the first delay circuit and the second delay circuit. As shown in the figure, the first delay circuit 1 and the second delay circuit 2 have, for example, a drain connected to a power source V _CC And P-channel transistors 20, 22, 26, 30, 34, 38, 42, 46, 50, 54 whose gates are connected to the drain side of the N-channel transistor 21. The source of the P-channel transistor 20 is connected to the gate. The first delay circuit 1 and the second delay circuit 2 include the P-channel transistors 23, 27, 31, 35, 39, 43, 47, 51, 55 and the N-channel transistors 24, 28, 32, 36, respectively. , 40, 44, 48, 52, 56. The first stage inverter has a signal f _in Is applied, and the inverters are cascaded. N-channel transistors 24, 28, 32, 36, 40, 44, 48, 52, 56 of each inverter are connected to the drain side of N-channel transistors 25, 29, 33, 37, 41, 45, 49, 53, 57. Is done. The gates of the N-channel transistors 21, 25, 29, 33, 37, 41, 45, 49, 53, 57 are connected to the control voltage V _cnt Is applied.
[0022]
Outputs of the respective inverters are output as outputs R1 to R8 through inverters 61 to 68, respectively. When the circuit shown in FIG. 2 is applied to the first delay circuit 1, the output of the final stage inverter is the signal f. _vco It becomes. And the signal f _vco Is the signal f _in To the first stage inverter. When the circuit shown in FIG. 2 is applied to the second delay circuit 2, the output terminal of the final stage inverter is opened.
[0023]
In such a circuit, the nine inverters act as delay elements. The signal f _vco Is the signal f _in The circuit acts as a ring oscillator. The P-channel transistors 20, 22, 26, 30, 34, 38, 42, 46, 50, 54 and the N-channel transistors 21, 25, 29, 33, 37, 41, 45, 49, 53, 57 have a control voltage V _cnt Accordingly, the delay amount is controlled by controlling the current flowing through the inverter.
[0024]
When the circuit shown in FIG. 2 is applied to the first delay circuit 1, the outputs R1 to R8 correspond to the outputs R11, R21, R31, R41, R51, R61, R71, and R81. When the circuit shown in FIG. 2 is applied to the second delay circuit 2, the outputs R1 to R8 correspond to the outputs R12, R22, R32, R42, R52, R62, R72, and R82.
The circuit shown in FIG. 2 is an example of a delay circuit, and the first delay circuit 1 and the second delay circuit 2 can be configured by other circuit configurations. In addition, although an example in which there are nine delay elements is shown here, any number of delay elements may be used as long as the number of stages is an odd number. The number of stages of delay elements is determined according to the required level of oscillation frequency and the accuracy required for skew.
[0025]
FIG. 3 is a circuit diagram showing a configuration example of the first pulse generator. Here, the case where the first pulse generator 3 introduces the outputs R11, R31, R41 of the first delay circuit 1 is taken as an example. As shown in the figure, the first pulse generator 3 includes a logical product circuit (AND circuit) 85 that takes a logical product of the output R11 and the output R41. In addition, it has a transmission gate 87 and a P-channel transistor 88 that allow the output of the AND circuit 85 to pass under a predetermined condition, and an inverter 91 that inverts the passing output into a one-phase clock signal P1S. Furthermore, it has a transmission gate 89 and a P-channel transistor 90 that allow the output of the AND circuit 85 to pass under a predetermined condition, and an inverter 92 that inverts the passing output and generates a clock signal P2S of another phase.
[0026]
And it is controlled by the output R31 and has three D latches for creating a passage condition. The first D latch includes an inverter 70 for inverting the output R31, a transmission gate 71 controlled by the output R31, and two inverters 72 and 73. The second D latch includes an inverter 78 that inverts the output R31, a transmission gate 79 controlled by the output R31, and two inverters 80 and 81. The third D latch includes a transmission gate 83 controlled by the output R31 and two inverters 82 and 84. The output of the first D latch is transmitted to the second D latch via the two inverters 74 and 75 without being logically inverted. Further, the output of the first D latch is logically inverted via the inverter 76 and transmitted to the third D latch. The output of the second D latch is logically inverted via an inverter 77 and transmitted to the first D latch.
Note that the circuit shown in FIG. _vco Two-phase clock signals P1S and P2S having a frequency ½ of the above frequency are generated. The circuit shown in FIG. 3 is an example of a pulse generator, and the first pulse generator 3 can be configured by another circuit configuration.
[0027]
FIG. 4 is a circuit diagram showing an example of the configuration of the second pulse generator. Here, the case where the second pulse generator 4 introduces the outputs R12, R32, R42 of the second delay circuit 2 is taken as an example. As shown in the figure, the second pulse generator 4 has an inverted exclusive OR circuit (EXNOR circuit) 86 that inverts the exclusive OR of the output R12 and the output R42. Further, it has a transmission gate 87 and a P-channel transistor 88 that allow the output of the EXNOR circuit 86 to pass under a predetermined condition, and an inverter 91 that inverts the passing output to produce a one-phase clock signal P1T. Furthermore, it has a transmission gate 89 and a P-channel transistor 90 that allow the output of the EXNOR circuit 86 to pass under a predetermined condition, and an inverter 92 that inverts the passing output to generate a clock signal P2T of another phase. And in order to create a passage condition, it has two inverters 93 and 94 which let the output R32 pass, and two-stage inverters 95 and 96 which introduce the output of the inverter 93.
Note that the circuit shown in FIG. 4 is an example of a pulse generator, and the second pulse generator 4 can be configured by another circuit configuration.
[0028]
FIG. 5 is a circuit diagram showing one configuration example of the phase comparator. In this example, the phase comparator 5 includes an inverter 100 that receives the reference clock signal ref, an inverter 113 that receives the clock signal CLK, an NAND circuit 101 that receives the output of the inverter 100 and the output of the inverting AND circuit (NAND circuit) 111. , And an NAND circuit 106 for inputting the output of the inverter 113 and the output of the NAND circuit 112. Further, a first flip-flop composed of two NAND circuits 102 and 103 having the output of the NAND circuit 101 as a set input, and a second flip-flop composed of two NAND circuits 104 and 105 having the output of the NAND circuit 106 as a reset input. It has a flip-flop. Further, the NAND circuit 107 takes the logical product of the output of the NAND circuit 101 and the Q output of the first flip-flop, and the NAND circuit 108 calculates the output of the NAND circuit 106 and the inverted Q output of the second flip-flop. Logical AND. Then, the NOR circuit 109 and the inverter 110 take the logical sum of the outputs of the two NAND circuits 107 and 108.
[0029]
The NAND circuit 111 receives outputs of the NAND circuit 101, the NAND circuit 102, the inverter 110, and the NAND circuit 112. The NAND circuit 112 inputs the outputs of the NAND circuit 106, the NAND circuit 105, the inverter 110, and the NAND circuit 111. The output of the NAND circuit 111 is a U signal that instructs the charge pump 6 to increase the voltage, and the output of the NAND circuit 112 is a D signal that instructs the charge pump 6 to decrease the voltage.
Note that the circuit shown in FIG. 5 is an example of a phase comparator, and the phase comparator 5 can be configured by another circuit configuration.
[0030]
FIG. 6 is a circuit diagram showing a configuration example of the charge pump. In this example, the charge pump 6 has a circuit configuration that outputs a high level signal when the U signal becomes low level, and outputs a low level signal when the D signal becomes low level. . That is, the charge pump 6 includes the P channel transistor 122 to which the inversion level of the U signal is applied to the gate, the P channel transistors 123 and 126 having the gate connected to the source side of the P channel transistor 122, and the P channel transistors 123 and 126. A P-channel transistor 124 whose drain side is connected to the gate and a U signal is applied to the gate, an N-channel transistor 125 connected between the P-channel transistor 124 and the ground potential, and an input terminal for the U signal and the P-channel transistor 124 An N-channel transistor 121 is provided between the gate and the gate.
[0031]
The charge pump 6 includes a P-channel transistor 129 to which a D signal is applied to the gate, a P-channel transistor 128 connected between the drain of the P-channel transistor 129 and the power supply, and a gate connected to the source of the P-channel transistor 129. N-channel transistors 130 and 132, and an N-channel transistor 131 having a drain side connected to the gates of the N-channel transistors 130 and 132 and a D signal applied to the gate. The D signal input terminal is provided with an inverter 127 for adjusting the load capacity to the load capacity on the U side, that is, for compensating for the amount by the inverter 120.
[0032]
The circuit shown in FIG. 6 is an example of a charge pump, and the charge pump 6 can be configured by other circuit configurations. Voltage instruction signal P output from the charge pump 6 _out As a result, the capacitor 141 in the low-pass filter 7 configured as shown in FIG. The voltage of the capacitor 141 is the control voltage V _cnt Is supplied to the first delay circuit 1 and the second delay circuit 2.
[0033]
Next, the operation will be described.
Each element is selected so that the electrical characteristics of each element in the first delay circuit 1 match the electrical characteristics of each element in the corresponding second delay circuit 2.
During actual operation of the semiconductor device, the switch 15 is closed and the switch 9 is opened. The switches 11 and 13 are set so as to output the two-phase clocks P1S and P2S from the first pulse generator 3. Therefore, the clocks P1S and P2S are supplied to each part of the semiconductor device as two-phase clocks P1 and P2 which are system clocks. Further, the switch 10 is set so as to connect the output terminal of the clock P1 and the input terminal of the clock signal CLK of the phase comparator 5.
[0034]
And clock input terminal X _in The clock signal is input to the. Here, a case where a clock signal of 25 MHz is input is taken as an example. The clock signal is supplied as a reference clock signal ref to the phase comparator 5 through the buffer 8. The clock P1S is supplied to the other input terminal of the phase comparator 5 as the clock signal CLK. As shown in FIG. 8, the phase comparator 5 configured as shown in FIG. 5 makes the U signal significant when the phase of the clock P1S is delayed from the reference clock signal ref. In this example, the U signal is set to a low level. When the phase of the clock P1S is ahead of the reference clock signal ref, the D signal is made significant. That is, the D signal is set to a low level. When both phases match, neither the U signal nor the D signal is significant.
[0035]
In the charge pump 6 configured as shown in FIG. 6, when the U signal is in a significant state, the P-channel transistor 126 conducts, and as shown in FIG. 8, the output terminal of the charge pump 6 has a high level. Voltage instruction signal P _out Occurs. When the D signal is in a significant state, the N-channel transistor 132 is turned on, and a low level voltage instruction signal P is applied to the output terminal of the charge pump 6 as shown in FIG. _out Occurs. When neither the U signal nor the D signal is significant, neither P-channel transistor 126 nor N-channel transistor 132 conducts, and P _out As shown in the figure, neither the high level nor the low level appears at the output terminal of the charge pump 6.
[0036]
Voltage instruction signal P _out Charges and discharges the capacitor 141 of the low-pass filter 7 configured as shown in FIG. Therefore, the control voltage V which is the voltage of the capacitor 141 is _cnt Becomes higher when the phase of the clock P1S is later than the reference clock signal ref. When the phase of the clock P1S is ahead of the reference clock signal ref, the control voltage V _cnt Becomes lower. When both phases match, the control voltage V _cnt Is kept constant.
[0037]
The first delay circuit 1 constitutes a ring oscillator based on voltage control and a delay circuit. In the first delay circuit 1 configured as shown in FIG. _cnt Is applied to P-channel transistors 20, 22, 26, 30, 34, 38, 42, 46, 50, 54 and N-channel transistors 21, 25, 29, 33, 37, 41, 45, 49, 53, 57. The Therefore, the control voltage V _cnt The current flowing through each inverter in the first delay circuit 1 changes in accordance with the magnitude of. Since the delay amount changes according to the current change, the oscillation frequency and the delay amount of each delay stage change. As described above, since the first pulse generator 3 has the frequency dividing function, when the synchronization is established in the PLL 200, the output signal f _vco In this case, the frequency is stabilized at 50 MHz, which is twice the frequency 25 MHz of the clock P1S. Control voltage V _cnt Is stabilized to a voltage when the frequency of the clock signal CLK input to the phase comparator 5 is stable at 25 MHz. Therefore, when synchronization is established, the delay amount in each delay stage is also stabilized.
FIG. 9 is a timing chart showing waveforms of respective parts in the first delay circuit 1 and the first pulse generator 3. However, the outputs R51, R61, and R71 are not shown in FIG.
[0038]
The first pulse generator 3 configured as shown in FIG. 3 introduces outputs R11, R31, R41 from the first delay circuit 1, for example. Note that the delay stage from which the signal is extracted is determined according to the required skew amount. In this case, the AND circuit 85 takes the logical product of the output R11 and the output R41, and the output of the AND circuit 85 passes through the transmission gates 87 and 89 by controlling the outputs of the inverters 81 and 84. Outputs of the transmission gates 87 and 89 become two-phase clocks P1S and P2S via inverters 91 and 92, respectively. As described above, as shown in FIG. 9, the phase difference t corresponding to the delay amount by the three delay stages in the first delay circuit 1. _d1 Stable two-phase clocks P1S and P2S having the above are obtained.
The two-phase clocks P1S and P2S pass through the switches 11 and 13 and are supplied as system clocks to the respective units in the semiconductor device.
[0039]
When testing the semiconductor device, the switch 15 is opened and the switch 9 is closed. The switches 11 and 13 are set to output two-phase clocks P1T and P2T from the second pulse generator 4. Therefore, the clocks P1T and P2T are output as two-phase clocks P1 and P2. The switch 10 is set so that the one-phase clock P1S from the first pulse generator 3 is directly input to the input terminal of the clock signal CLK of the phase comparator 5.
[0040]
And clock input terminal X _in Clock signal is input to the clock input terminal X _out The clock signal is also input. For example, the clock input terminal X _in 25 MHz clock signal is input to the clock input terminal X _out Is supplied with another clock signal of 25 MHz. Therefore, in this case, the clock input terminal X _out The PLL 200 establishes synchronization using the clock signal input to the reference clock signal as a reference clock signal. The frequency of the reference clock signal is the same as the frequency of the reference clock signal when the semiconductor device is actually operated. Therefore, the control voltage V when the synchronization of the PLL 200 is established. _cnt Is the control voltage V during actual operation of the semiconductor device. _cnt Is the same.
[0041]
Control voltage V when PLL200 synchronization is established _cnt Is also input to the second delay circuit 2. The configuration of the second delay circuit 2 is the same as the configuration of the first delay circuit 1. That is, in the second delay circuit 2 configured as shown in FIG. _cnt Is applied to P-channel transistors 20, 22, 26, 30, 34, 38, 42, 46, 50, 54 and N-channel transistors 21, 25, 29, 33, 37, 41, 45, 49, 53, 57. The The electrical characteristics of each element in the first delay circuit 1 match the electrical characteristics of each element in the corresponding second delay circuit 2. Therefore, when the PLL 200 is synchronized, the delay amount of each delay stage in the second delay circuit 2 is equal to the delay amount of each delay stage in the first delay circuit 1. That is, the delay amount t shown in FIG. _R12 , T _R22 , T _R32 , T _R42 Is the delay amount t shown in FIG. _R11 , T _R21 , T _R31 , T _R41 be equivalent to. 9 and 10 show only the delay amount of the clock leading edge, the delay amounts of the clock trailing edges of the outputs R12, R22, R32, and R42 are also the clocks of the outputs R11, R21, R31, and R41. Equal to trailing edge delay.
[0042]
The second pulse generator 4 configured as shown in FIG. 4 introduces outputs R12, R32, and R42 from the second delay circuit 2. In the second pulse generator 4, the EXNOR circuit 86 performs an exclusive OR of the output R12 and the output R42, and the output of the EXNOR circuit 86 passes through transmission gates 87 and 89 controlled by the output R32. Outputs of the transmission gates 87 and 89 become two-phase clocks P1T and P2T via inverters 91 and 92, respectively. As described above, as shown in FIG. 10, the phase difference t corresponding to the delay amount by the three delay stages in the second delay circuit 2. _d2 Two-phase clocks P1T and P2T having Phase difference t _d2 Is the phase difference t shown in FIG. _d1 Is the same.
The clocks P1T and P2T pass through the switches 11 and 13 and are supplied as system clocks to each part in the semiconductor device.
[0043]
At the time of the test, for example, a predetermined signal for the test is given at the time of moving from the operation # 1 to the operation # 2 in FIG. In this case, as described above, if the signal is given unconditionally, the waveform of the signal is distorted based on the wiring capacitance or the like, and there is a possibility that the test signal is not set in the semiconductor device at a desired timing. Therefore, when a predetermined signal is given to the semiconductor device, the input terminal X _in Either stop the clock signal input to, or reduce the frequency of the clock signal. Then, a predetermined signal is input to the semiconductor device. Then input terminal X _in The input of the clock signal to is resumed, or the frequency of the clock signal is restored.
[0044]
Since the PLL 200 is always operating, the control voltage V _cnt Is stable at the same value as in actual operation. Therefore, the delay amount t of each delay stage in the second delay circuit 2 _d2 Is the delay t during actual operation _d And is invariant. That is, input terminal X _in The skew of the two-phase clocks P1T and P2T does not change even if the frequency of the clock signal input to the signal changes. Also, the skew is unchanged when the frequency of the clock signal is returned to the original value. Accordingly, when a predetermined signal for testing is given, the set signal is normally propagated in the semiconductor device.
[0045]
As described above, according to the first embodiment, the skew of the system clock does not change when a predetermined signal for testing is input to the semiconductor device. Therefore, the predetermined signal is correctly set in the semiconductor device, and the semiconductor device test is executed accurately. For example, an accurate test can be performed even when the operation of a semiconductor device such as a microprocessor is switched.
[0046]
Embodiment 2. FIG.
FIG. 12 is a block diagram showing a configuration of a system clock generation circuit in the semiconductor device according to the second embodiment of the present invention. In the figure, 300 is a PLL that outputs a two-phase clock, and 4A is a pulse generator having the same configuration as the second pulse generator 4 shown in FIG. In this case, the PLL 300 is provided with a frequency divider 18 that halves the input frequency between the first delay circuit 1 functioning as a VCO and the phase comparator 5. Other components are the same as those shown in FIG. 1, but the switch 15 is an example of a switching means. However, unlike the configuration shown in FIG. 1, the switches 9, 10, 11, and 13 are not provided here.
[0047]
FIG. 13 is a circuit diagram showing one configuration example of the frequency divider. In this example, the frequency divider 18 is composed of a two-stage flip-flop. The first stage flip-flop is two inverters 173 and 174, a transmission gate 172 that returns the output of the inverter 174 to the inverter 173 under a predetermined condition, and a transmission gate 171 that applies the output of the subsequent stage flip-flop to the inverter 173 under a predetermined condition. Composed. The latter flip-flop is composed of two inverters 177 and 178, a transmission gate 176 that returns the output of the inverter 178 to the inverter 177 under a predetermined condition, and a transmission gate 175 that applies the first-stage flip-flop output to the inverter 177 under a predetermined condition. Is done. The predetermined condition is generated by a signal input to the frequency divider 18 and a signal obtained by inverting the input signal by the inverter 170. The subsequent flip-flop supplies an output to the first flip-flop via the inverter 179 and outputs a signal in which the frequency of the input signal is halved.
[0048]
Next, the operation will be described.
Each element is selected so that the electrical characteristics of each element in the first delay circuit 1 match the electrical characteristics of each element in the corresponding second delay circuit 2.
During actual operation of the semiconductor device, the switch 15 is set to a closed state. And clock input terminal X _in The clock signal is input to the. Again, a case where a clock signal of 25 MHz is input is taken as an example. Input terminal X _in The clock signal input to is supplied as a reference clock signal ref to the phase comparator 5 via the buffer 8. The clock signal CLK from the frequency divider 18 is supplied to the other input terminal of the phase comparator 5. The phase comparator 5 makes the U signal significant when the phase of the clock signal CLK is delayed from the reference clock signal ref. When the phase of the clock signal CLK is ahead of the reference clock signal ref, the D signal is made significant. When both phases match, neither the U signal nor the D signal is significant.
[0049]
As in the case of the first embodiment, when the U signal is in a significant state, the charge pump 6 performs a high level voltage instruction signal P. _out Is output. When the D signal is in a significant state, the low level voltage indicating signal P _out Is output. When neither the U signal nor the D signal is significant, the charge pump 6 does not output a high level or a low level, as in the first embodiment. Voltage instruction signal P _out Accordingly, as in the case of the first embodiment, the low-pass filter 7 controls the control voltage V when the phase of the clock signal CLK is behind the reference clock signal ref. _cnt To increase. When the phase of the clock signal CLK is ahead of the reference clock signal ref, the control voltage V _cnt Lower. When both phases match, the control voltage V _cnt Keep constant.
[0050]
The first delay circuit 1 operates in the same manner as in the first embodiment and oscillates at 50 MHz. The frequency divider 18 introduces one of the outputs of the first delay circuit 1. FIG. 12 illustrates that the output R11 is introduced. The frequency divider 18 configured as shown in FIG. 13 halves the frequency of the output R11 to generate a clock signal CLK of 25 MHz, and supplies the clock signal CLK to the phase comparator 5. As described above, the control voltage V _cnt Is stabilized to a voltage when the frequency of the clock signal CLK input to the phase comparator 5 is stable at 25 MHz. Therefore, when the PLL 300 establishes synchronization, the delay amount in each delay stage of the first delay circuit 1 is also stabilized.
[0051]
In the second embodiment, the input terminal X is connected to the second delay circuit 2 during actual operation. _in From the low-pass filter 7 of the PLL 300 and a control voltage V _cnt Is entered. In the second delay circuit 2 configured as shown in FIG. _cnt Is applied to P-channel transistors 20, 22, 26, 30, 34, 38, 42, 46, 50, 54 and N-channel transistors 21, 25, 29, 33, 37, 41, 45, 49, 53, 57. The The electrical characteristics of each element in the second delay circuit 2 match the electrical characteristics of each element in the corresponding first delay circuit 1. Therefore, when the PLL 300 is established in synchronization, the delay amount of each delay stage in the second delay circuit 2 is equal to the delay amount of each delay stage in the first delay circuit 1.
[0052]
The pulse generator 4A configured as shown in FIG. 4 introduces outputs R12, R32, and R42 from the second delay circuit 2. The pulse generator 4A operates in the same manner as the second pulse generator 4 in the first embodiment, and generates two-phase clocks P1T and P2T. That is, as shown in FIG. 10, the phase difference t according to the delay amount by the three delay stages in the second delay circuit 2. _d2 Two-phase clocks P1T and P2T having In this case, the two-phase clocks P1T and P2T are output as two-phase clocks P1 and P2 which are system clocks.
[0053]
When the test of the semiconductor device is performed, the switch 15 is opened. Also, clock input terminal X _in Clock signal is input to the clock input terminal X _out The clock signal is also input. For example, the clock input terminal X _in 25 MHz clock signal is input to the clock input terminal X _out The other 25 MHz clock signal is input to. In this case, the clock input terminal X _out The PLL 300 establishes synchronization with the clock signal input to the reference clock signal ref. The frequency of the reference clock signal ref is the same as the frequency of the reference clock signal ref during actual operation of the semiconductor device. Therefore, the control voltage V when the synchronization of the PLL 300 is established. _cnt Is the control voltage V during actual operation of the semiconductor device. _cnt Is the same.
[0054]
As described above, the control voltage V when the synchronization of the PLL 300 is established. _cnt Is also input to the second delay circuit 2. That is, the delay amount of each delay stage in the second delay circuit 2 is equal to the delay amount during actual operation. Therefore, input terminal X _in The skew of the two-phase clocks P1T and P2T does not change even if the frequency of the clock signal input to the signal changes.
[0055]
Therefore, when a predetermined signal for testing is given, the set signal is normally propagated in the semiconductor device. For example, when the operation # 1 moves to the operation # 2 in FIG. _in Even when the frequency of the clock signal input to is reduced and then a predetermined signal for testing is given, the skew between the two-phase clocks P1T and P2T is the same as the skew in actual operation. is there. That is, input terminal X _in The skew of the two-phase clocks P1T and P2T does not change even if the frequency of the clock signal input to the signal changes. Also, the skew remains unchanged when the frequency of the clock signal is returned to the original value. Therefore, when a predetermined signal for the test is given, the set signal is normally propagated in the semiconductor device.
[0056]
As described above, according to the second embodiment, the skew of the system clock does not change when a predetermined signal for testing is input to the semiconductor device during the testing of the semiconductor device. Therefore, the predetermined signal is correctly set in the semiconductor device, and the semiconductor device test is executed accurately. For example, an accurate test can be performed even when the operation of a semiconductor device such as a microprocessor is switched. Furthermore, according to this embodiment, since only one pulse generator needs to be prepared, the circuit configuration is simplified as compared with the first embodiment.
[0057]
【The invention's effect】
As described above, according to the invention of claim 1, System clock generation circuit The In the phase-locked loop The same configuration as the first delay circuit, Phase-locked loop Introduce a control voltage at a frequency corresponding to the control voltage. Second signal As well as that Second signal A second delay circuit for delaying and outputting Second pulse generation that is connected to the second delay circuit and generates two-phase third and fourth clock signals that do not overlap the high-level period in response to the second signal delayed by the second delay circuit And a first state in which the first input clock signal is supplied to the phase locked loop and the second delay circuit is opened, and a second input clock signal is supplied to the phase locked loop and the third state. The first switching means for switching between the second state in which the input clock signal is supplied to the second delay circuit and the first and second two-phase generated by the first pulse generator in the phase-locked loop Second switching means for selecting at least one of the clock signal and the two-phase third and fourth clock signals generated by the second pulse generator and outputting the selected two-phase clock signal as a system clock signal Because it was configured to have The same control voltage is applied to the first delay circuit and the second delay circuit, and during the test, Even if the frequency of the clock signal input to the semiconductor device is changed, the skew of the system clock does not change. Therefore, the predetermined signal for the test is correctly set in the semiconductor device, and there is an effect that the test of the semiconductor device is accurately executed.
[0059]
Claim 2 According to the invention of System clock generation circuit The first switching means is connected to the clock input terminal. The first switch provided between the reference clock signal input terminals of the phase locked loop And provided between the clock input terminal and the second delay circuit Second switch Therefore, even if the operation of a semiconductor device such as a microprocessor having a clock input terminal and a clock output terminal is switched, there is an effect that the test of the semiconductor device is accurately executed.
[0060]
Claim 3 According to the invention of System clock generation circuit The Phase synchronization including a first delay circuit that generates a first signal having a frequency corresponding to a control voltage based on a phase difference between a reference clock signal and a feedback clock signal, and delays and outputs the first signal A loop and the same configuration as the first delay circuit, wherein a control voltage is input to generate a second signal having a frequency corresponding to the control voltage, and the second signal is delayed and output. A pulse that is connected to the delay circuit and the second delay circuit and generates two-phase first and second clock signals that do not overlap the high-level period in accordance with the second signal delayed by the second delay circuit A first state in which the generator, the first input clock signal is supplied to the phase locked loop and the second delay circuit, and the second input clock signal is supplied to the phase locked loop and the first input clock The signal is second And switching means for switching a second state that is supplied to the delay circuit Therefore, even if the same control voltage is applied to the first delay circuit and the second delay circuit and the frequency of the clock signal input to the semiconductor device is changed during the test, the skew of the system clock is maintained. It does not change. Therefore, the predetermined signal for the test is correctly set in the semiconductor device, and there is an effect that the test of the semiconductor device is accurately executed. Furthermore, since only one pulse generator needs to be prepared, the circuit configuration can be simplified.
[0061]
Claim 4 According to the invention of System clock generation circuit Switching means is connected to the clock input terminal. Phase-locked loop The switch is provided between the reference clock signal input terminal and the semiconductor device such as a microprocessor having a clock input terminal and a clock output terminal even when the operation of the semiconductor device is switched. Has the effect of being executed. Further, since only one pulse generator needs to be prepared, there is an effect that the circuit configuration is simplified.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a system clock generation circuit in a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration example of a first delay circuit and a second delay circuit.
FIG. 3 is a circuit diagram showing a configuration example of a first pulse generator.
FIG. 4 is a circuit diagram showing a configuration example of a second pulse generator.
FIG. 5 is a circuit diagram showing a configuration example of a phase comparator.
FIG. 6 is a circuit diagram showing a configuration example of a charge pump.
FIG. 7 is a circuit diagram illustrating a configuration example of a low-pass filter.
FIG. 8 is a timing chart showing operation timings of the phase comparator and the charge pump.
FIG. 9 is a timing chart showing the operation timing of the first pulse generator.
FIG. 10 is a timing chart showing the operation timing of the second pulse generator.
FIG. 11 is a timing chart representing an operation of the system clock generation circuit in the semiconductor device according to the first and second embodiments of the present invention.
FIG. 12 is a block diagram showing a configuration of a system clock generating circuit in a semiconductor device according to a second embodiment of the present invention.
FIG. 13 is a circuit diagram illustrating a configuration example of a frequency divider.
FIG. 14 is a block diagram showing a configuration of a system clock generation circuit in a conventional semiconductor device.
FIG. 15 is a timing diagram showing an operation of the system clock generation circuit shown in FIG. 14;
FIG. 16 is a block diagram showing a configuration of a system clock generation circuit in another conventional semiconductor device.
17 is a circuit diagram showing a configuration example of the pulse generator shown in FIG. 16. FIG.
FIG. 18 is a timing chart representing an operation of the system clock generation circuit shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 1st delay circuit, 2 2nd delay circuit, 3 1st pulse generator, 4 2nd pulse generator (pulse generator), 4A pulse generator, 9 switch (1st switching means), 11, 13 switches (second switching means), 15 switches (switching means, first switching means), 200, 300 phase locked loop.

Claims

ハイレベル期間が重なり合わない２相のクロック信号を発生するシステムクロック発生回路において、In a system clock generation circuit that generates a two-phase clock signal in which high-level periods do not overlap,
基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに該第１の信号を遅延させて出力する第１の遅延回路と、第１の遅延回路と接続され、該第１の遅延回路により遅延した前記第１の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生する第１のパルス発生器とを含む位相同期ループと、A first delay circuit that generates a first signal having a frequency corresponding to a control voltage based on a phase difference between the reference clock signal and the feedback clock signal, and outputs the first signal by delaying the first signal; A first pulse that is connected to one delay circuit and generates two-phase first and second clock signals that do not overlap high-level periods in accordance with the first signal delayed by the first delay circuit A phase-locked loop including a generator;
第１の遅延回路と同一構成であって、制御電圧を入力して該制御電圧に応じた周波数の第２の信号を発生するとともに該第２の信号を遅延させて出力する第２の遅延回路と、A second delay circuit having the same configuration as the first delay circuit, which receives a control voltage, generates a second signal having a frequency corresponding to the control voltage, and delays and outputs the second signal When,
第２の遅延回路と接続され、該第２の遅延回路により遅延した前記第２の信号に応じてハイレベル期間が重なり合わない２相の第３および第４のクロック信号を発生する第２のパルス発生器と、A second delay circuit connected to a second delay circuit and generating a second and third clock signals of two phases whose high level periods do not overlap in accordance with the second signal delayed by the second delay circuit; A pulse generator;
第１の入力クロック信号が位相同期ループに供給されるとともに第２の遅延回路が開放される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第３の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える第１の切換手段と、A first state in which the first input clock signal is supplied to the phase-locked loop and the second delay circuit is opened, and a second input clock signal is supplied to the phase-locked loop and the third input clock First switching means for switching between a second state in which a signal is supplied to a second delay circuit;
前記第１のパルス発生器が発生した２相の第１および第２のクロック信号と前記第２のパルス発生器が発生した２相の第３および第４のクロック信号の少なくとも一方を選択し、選択した２相のクロック信号をシステムクロック信号として出力する第２の切換手段とSelecting at least one of the two-phase first and second clock signals generated by the first pulse generator and the two-phase third and fourth clock signals generated by the second pulse generator; Second switching means for outputting the selected two-phase clock signal as a system clock signal;
を備えたことを特徴とするシステムクロック発生回路。A system clock generation circuit comprising:

第１の切換手段は、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられた第１のスイッチと、前記クロック入力端子と第２の遅延回路との間に設けられた第２のスイッチとを含むことを特徴とする請求項１記載のシステムクロック発生回路。 The first switching means is provided between the first switch provided between the clock input terminal and the reference clock signal input terminal of the phase locked loop, and between the clock input terminal and the second delay circuit. 2. The system clock generation circuit according to claim 1, further comprising a second switch .

ハイレベル期間が重なり合わない２相のクロック信号を発生するシステムクロック発生回路において、
基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに該第１の信号を遅延させて出力する第１の遅延回路を含む位相同期ループと、
第１の遅延回路と同一構成であって、制御電圧を入力して該制御電圧に応じた周波数の第２の信号を発生するとともに該第２の信号を遅延させて出力する第２の遅延回路と、
第２の遅延回路と接続され、該第２の遅延回路により遅延した前記第２の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生するパルス発生器と、
第１の入力クロック信号が位相同期ループおよび第２の遅延回路に供給される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第１の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える切換手段と
を備えたことを特徴とするシステムクロック発生回路。 In a system clock generation circuit that generates a two-phase clock signal in which high-level periods do not overlap,
A phase including a first delay circuit that generates a first signal having a frequency corresponding to a control voltage based on a phase difference between the reference clock signal and the feedback clock signal, and outputs the first signal by delaying the first signal. A synchronous loop,
A second delay circuit having the same configuration as the first delay circuit, which receives a control voltage, generates a second signal having a frequency corresponding to the control voltage, and delays and outputs the second signal When,
A pulse generator that is connected to a second delay circuit and generates two-phase first and second clock signals in which high-level periods do not overlap in accordance with the second signal delayed by the second delay circuit When,
A first state in which the first input clock signal is supplied to the phase-locked loop and the second delay circuit, a second input clock signal is supplied to the phase-locked loop, and the first input clock signal is the second Switching means for switching between the second state supplied to the delay circuit of
A system clock generation circuit comprising:

切換手段は、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられた第１のスイッチを含むことを特徴とする請求項３記載のシステムクロック発生回路。4. The system clock generation circuit according to claim 3, wherein the switching means includes a first switch provided between the clock input terminal and the reference clock signal input terminal of the phase locked loop.