JP3623421B2 - 電圧制御発振器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）に関し、特に、ＭＯＳトランジスタによって構成され、安定した動作をし、周波数可変範囲の広いリングＶＣＯに関する。
【０００２】
【従来の技術】
ＶＣＯはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の特性を決める重要な回路である。そのため、広い周波数帯域で連続的な周波数変化を有し、安定した発振をし、低ノイズのＶＣＯが望まれる。
【０００３】
従来より、ＡＳＩＣ等のＬＳＩにＶＣＯを集積化する場合、インダクタやキャパシタを用いずにＶＣＯを構成でき、また電源ノイズに強い差動回路を用いたリング型ＶＣＯが一般的に用いられている。論文”Ａ Ｉｎｔｅｇｒａｔａｂｌｅ １−２．５Ｇｂｐｓ Ｌｏｗ Ｊｉｔｔｅｒ ＣＭＯＳ Ｔｒａｎｓｃｅｉｖｅｒ ｗｉｔｈ Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ Ｔｅｓｔ Ｃａｐａｂｉｌｉｔｙ”１９９９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ５−２．に記載されている差動回路が一般的に使用されている。
【０００４】
図８は、複数のゲート回路で構成された従来のリング型ＶＣＯの一構成例を示す図であり、（ａ）は全体の構成を示す図、（ｂ）は（ａ）に示す基本セル１００−１の構成を示す図である。なお、基本セル１００−２〜１００−Ｎは基本セル１００−１と同じ構成である。
【０００５】
本従来例は図８（ａ）に示すように、複数の基本セル１００−１〜１００−Ｎ（Ｎ≧１）が直列に接続されて構成されている。各基本セル１００−１〜１００−Ｎには、セル入力端子ＩＮ１，ＩＮ２と、セル入力端子ＩＮ１，ＩＮ２を介して入力された信号がそれぞれ正転出力されるセル出力端子ＯＵＴ１，ＯＵＴ２と、各基本セル１００−１〜１００−Ｎ内をそれぞれ流れる電流を制御するための信号が入力される制御端子Ｅ，Ｆがそれぞれ設けられている。
【０００６】
各基本セル１００−１〜１００−Ｎは、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号が、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ入力されるように順に接続されている。また、最終段の基本セル１００−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２は、その論理が逆となるように初段の基本セル１００−１のセル入力端子ＩＮ２，ＩＮ１にそれぞれ接続されてフィードバックされており、それにより、発振動作が得られる。
【０００７】
本従来例における基本セル１００−１〜１００−Ｎの構成について基本セル１００−１を例として図８（ｂ）を参照して説明する。
【０００８】
基本セル１００−１は図８（ｂ）に示すように、ＮＭＯＳトランジスタＭ１０１，Ｍ１０２，Ｍ１０５と、ＰＭＯＳトランジスタＭ１０３，Ｍ１０４とから構成されている。ＮＭＯＳトランジスタＭ１０１とＰＭＯＳトランジスタＭ１０３、ＮＭＯＳトランジスタＭ１０２とＰＭＯＳトランジスタＭ１０４とはそれぞれ組とされ、各組が対となる差動回路が構成される。ＰＭＯＳトランジスタＭ１０３，Ｍ１０４のドレイン端子は電源電圧Ｖ１にそれぞれ接続され、各ゲート端子は制御端子Ｆに共通に接続され、各ソ−ス端子はＮＭＯＳトランジスタＭ１０１，Ｍ１０２のドレイン端子にそれぞれ接続されている。ＮＭＯＳトランジスタＭ１０１，Ｍ１０２のゲート端子は基本セル１００−１のセル入力端子ＩＮ１，ＩＮ２であり、各ソース端子はＮＭＯＳトランジスタＭ１０５のドレイン端子に共通に接続されている。また、ＮＭＯＳトランジスタＭ１０５のゲート端子は基本セル１００−１の制御端子Ｅであり、ソース端子は電源電圧Ｖ２に接続されている。
【０００９】
以下に、上記のように構成されたリング型ＶＣＯの動作について説明する。
【００１０】
基本セル１００−１において、セル入力端子ＩＮ１，ＩＮ２に入力された差動信号は、所定の遅延時間を以てセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００１１】
基本セル１００−１のセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号は、基本セル１００−２のセル入力端子ＩＮ１，ＩＮ２に入力され、同様に所定の遅延時間を以て、基本セル１００−２のセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００１２】
同様に、基本セル１００−Ｎまで、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号が、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ順次入力される。
【００１３】
最終段の基本セル１００−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号はその論理が逆となるように初段の基本セル１００−１のセル出力端子ＩＮ２，ＩＮ１に入力される。このように、基本セル１００−１に入力された差動信号が基本セル１００−２〜１００−Ｎに順に入力され、その後、基本セル１００−Ｎから出力された差動信号が基本セル１００−１に入力されることにより、発振動作が得られる。
【００１４】
ここで、リング型ＶＣＯの発振周波数は、基本セル各段における遅延時間を基準とした、基本セルの接続段数による総遅延時間によって決定される。
【００１５】
また、ＮＭＯＳトランジスタＭ１０５に流れる電流は、制御端子Ｆに入力される信号によって調整されるＰＭＯＳトランジスタＭ１０３，Ｍ１０４の内部抵抗と制御端子Ｅに入力される信号とによって決定され、各基本セルにおける遅延時間は該電流によって決定され、制御端子Ｅに印加される電圧をＰＬＬによって制御することにより所望の発振周波数を得ることができる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上述したようなリング型ＶＣＯは、以下に記載するような問題点がある。
【００１７】
（１）基本セルにおける遅延時間を変動させるために、ＰＭＯＳトランジスタのゲート端子に印加する制御電圧によってＰＭＯＳトランジスタの内部抵抗の値を調整し、また、ＮＭＯＳトランジスタのゲート端子に印加する制御電圧によって基本セルに流れる電流値を調整するが、電流値に応じて出力振幅値が変動し、動作電流とＰＭＯＳトランジスタに印加する制御電圧の組み合わせによっては発振が停止してしまうおそれがある。
【００１８】
（２）電源電圧の変動と、負荷抵抗を調整するための制御信号を出力させる回路から発生するノイズとによって、負荷調整用のＰＭＯＳトランジスタのゲート端子とソース端子との間の電圧が変動し、ジッタが生じやすい。
【００１９】
（３）ＰＭＯＳトランジスタの内部抵抗は、製造工程において特性にばらつきが生じやすいため、ＰＭＯＳトランジスタに印加される制御電圧に対する内部抵抗にもばらつきが生じてしまう。それにより、基本セルの負荷抵抗にばらつきが生じてしまい、基本セルにおける遅延時間を正確に調整するのが難しい。
【００２０】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、出力振幅値を一定にでき、なおかつ低ジッタの安定した幅広い周波数可変幅を有する電圧制御発振器を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために本発明は、
第１及び第２のセル入力端子と、該第１及び第２のセル入力端子から入力された信号がそれぞれ正転出力される第１及び第２のセル出力端子とを有してなる複数の基本セルが、前段の基本セルの第１及び第２のセル出力端子が次段の基本セルの第１及び第２のセル入力端子にそれぞれ接続されるように直列に接続され、最終段の基本セルの第１及び第２のセル出力端子が最前段の基本セルの第２及び第１のセル入力端子に論理が逆となるように接続されてなる電圧制御発振器において、
前記複数の基本セル毎の遅延時間を設定するための制御信号を出力する中心周波数調整回路を有し、
前記複数の基本セルのそれぞれは、
前記中心周波数調整回路から出力された制御信号に基づいて遅延時間が設定され、前記第１及び第２のセル入力端子からの信号を前記設定された遅延時間だけ遅延して出力する第１遅延回路と、
前記中心周波数調整回路から出力された制御信号に基づいて前記第１の遅延回路とは独立して遅延時間が設定され、前記第１の遅延回路からの出力信号を前記設定された遅延時間だけ遅延して出力する第２遅延回路と、
前記第１の遅延回路からの出力と前記第２の遅延回路からの出力とを外部から制御される加算割合係数に基づく割合で加算し、前記第１及び第２のセル出力端子に出力する加算回路とを有することを特徴とする。
【００２２】
また、前記中心周波数調整回路は、
一端が第１の電源電圧に接続され、一定の電流を出力する第１の定電流電源と、
ドレイン端子が前記第１の定電流電源の他端に接続され、ソース端子が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続された第１のＮＭＯＳトランジスタと、
一端が前記第１の電源電圧に接続され、一定の電流を出力する第２の定電流電源と、
ドレイン端子が前記第２の定電流電源の他端に接続され、ソース端子が前記第２の電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続された第２のＮＭＯＳトランジスタとを有する複数の遅延時間調整回路からなることを特徴とする。
【００２３】
また、前記中心周波数調整回路は、
互いに並列に接続された複数のスイッチと、
前記複数のスイッチのそれぞれに１つずつ直列に接続され、所定の値に２の階乗で示される値が乗算された互いに異なる電流を出力する複数の定電流電源と、
前記複数のスイッチの前記定電流電源が接続されていない側と接続され、前記複数のスイッチと前記複数の定電流電源によって設定された電流を出力する参照電流端子及び該参照電流端子から出力される電流と同値の電流を出力する電流出力端子を有するカレントミラー回路と、
ドレイン端子が前記カレントミラー回路の電流出力端子に接続され、ソース端子が電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続されたＮＭＯＳトランジスタとを具備する第１及び第２の制御信号発生回路からなる複数の遅延時間調整回路を有することを特徴とする。
【００２４】
また、前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続された第３のＮＭＯＳトランジスタと、
ゲート端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続された第４のＮＭＯＳトランジスタと、
ソース端子が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＮＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＮＭＯＳトランジスタとを有することを特徴とする。
【００２５】
また、前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＰＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＰＭＯＳトランジスタと、
ゲート端子が前記第１のＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＰＭＯＳトランジスタのドレイン端子に接続された第３のＰＭＯＳトランジスタと、
ゲート端子が前記第２のＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＰＭＯＳトランジスタのドレイン端子に接続された第４のＰＭＯＳトランジスタと、
ソース端子が前記第１の電源電圧よりも高い電位を有する第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＰＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＰＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＰＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＰＭＯＳトランジスタとを有することを特徴とする。
【００２６】
また、前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ドレイン端子が第１の電源電圧にそれぞれ接続され、ゲート端子が第３の電源電圧に共通に接続された第１及び第２のＰＭＯＳトランジスタと、
ゲート端子が前記第１の入力端子であり、ドレイン端子が前記第１のＰＭＯＳトランジスタのソース端子に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記第２のＰＭＯＳトランジスタのソース端子に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続された第３のＮＭＯＳトランジスタと、
ゲート端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続された第４のＮＭＯＳトランジスタと、
ソース端子が第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＮＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＮＭＯＳトランジスタとを有することを特徴とする。
【００２７】
また、前記加算回路は、
前記第１の遅延回路から出力された信号が入力される第１及び第２の入力端子と、
前記第２の遅延回路から出力された信号が入力される第３及び第４の入力端子と、
前記第１及び第２の入力端子に入力された信号と前記第３及び第４の入力端子に入力された信号とを前記加算割合係数に基づく割合で加算し、それぞれ出力する第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第３の入力端子であり、ドレイン端子が前記第２の出力端子である第３のＮＭＯＳトランジスタと、
ゲート端子が前記第４の入力端子であり、ドレイン端子が前記第１の出力端子である第４のＮＭＯＳトランジスタと、
ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子には外部から前記加算割合係数を制御するための信号が入力される第５のＮＭＯＳトランジスタと、
ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子には外部から前記加算割合係数を制御するための信号が入力される第６のＮＭＯＳトランジスタと、
一端が前記第５及び第６のＮＭＯＳトランジスタのソース端子に共通に接続され、他端が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続された定電流電源とを有することを特徴とする。
【００２８】
（作用）
上記のように構成された本発明においては、発振周波数が、複数の基本セル各段あたりの遅延時間と基本セルの接続段数によって決定されるが、各基本セルにおける遅延時間は基本セルを構成する第１及び第２の遅延回路の各遅延時間とこれらの出力の加算割合を決定するための加算割合係数とによって決まる。ここで、第１及び第２の遅延回路のそれぞれにおける遅延時間は、中心周波数調整回路から出力される制御信号によって制御される遅延回路内の２つの差動回路に流れる電流の値の比によって決定し、また、加算割合係数の値は外部から制御される。これにより、各基本セルにおける遅延時間は、第２の遅延回路における遅延時間に加算割合係数が乗算された値に第１の遅延回路における遅延時間の値が加算された値となる。
【００２９】
加算割合係数の値が０の場合は、各基本セルにおける遅延時間は第１の遅延回路における遅延時間にのみ依存するので各基本セルの遅延時間は最も短くなり、発振周波数は最も高くなる。
【００３０】
加算割合係数の値が大きくなるにつれて各基本セルにおける遅延時間となる第１の遅延回路における遅延時間と第２の遅延回路における遅延時間との和は大きくなり、それにより、各基本セルの遅延時間は長くなり、発振周波数は低くなる。
【００３１】
以上のことから、第２の遅延回路における遅延時間の設定によって本発明のリング型ＶＣＯの周波数可変幅は決定される。
【００３２】
また、第１及び第２の遅延回路内の２つの差動回路に流れる電流の値の和は常に一定となるように中心周波数調整回路から出力される制御信号によって調整されているため、各遅延回路における遅延時間が変化しても、各遅延回路の出力振幅値は一定となり、基本セルの出力も常に安定する。
【００３３】
また、第１及び第２の遅延回路と加算回路に入力される各制御信号はそれぞれ差動増幅されるので、同相ノイズの影響を低減することができる。さらに、それぞれの差動回路においては、負荷抵抗はＰＭＯＳトランジスタの内部抵抗であるが、ＰＭＯＳトランジスタの内部抵抗を調整する回路によって制御する方法ではなく、電源電圧の変動及び外部の回路からのノイズによってその抵抗値が変動することの少ない素子を使用するため、遅延時間の変動が小さく、低ジッタの出力信号を得ることが可能である。
【００３４】
それにより、広範囲な周波数帯で安定した発振をし、連続的でかつ直線的な周波数変化を有し、かつ低ジッタの電圧制御発振器を実現できる。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００３６】
図１は、本発明のリング型ＶＣＯの一実施形態を示すブロック図である。
【００３７】
本実施形態は図１に示すように、直列に接続された複数の基本セル１０−１〜１０−Ｎ（Ｎ≧２）と、各基本セル１０−１〜１０−Ｎ内に流れる電流を制御し、それにより、各基本セル１０−１〜１０−Ｎにおける各遅延時間を設定するための第１〜第４の制御信号ＳＧ１〜ＳＧ４を出力する中心周波数調整回路２０とから構成されている。
【００３８】
各基本セル１０−１〜１０−Ｎは、第１及び第２のセル入力端子ＩＮ１，ＩＮ２と、セル入力端子ＩＮ１，ＩＮ２を介して入力された信号が正転出力される第１及び第２のセル出力端子ＯＵＴ１，ＯＵＴ２とをそれぞれ有しており、また、中心周波数調整回路２０から出力された制御信号ＳＧ１〜ＳＧ４と、制御信号ＳＧ１〜ＳＧ４とは独立にＰＬＬ（不図示）によって発振周波数を制御するための第５及び第６の制御信号ＳＧ５，ＳＧ６とがそれぞれ入力される。
【００３９】
基本セル１０−Ｎまでは、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２が、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ接続されている。また、最終段の基本セル１０−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２が、その論理が逆となるように初段の基本セル１０−１のセル入力端子ＩＮ２，ＩＮ１にそれぞれ接続されてフィードバックされており、それにより、発振動作が得られる。
【００４０】
図２は、図１に示した基本セル１０−１の一構成例を示す図である。なお、図１に示した基本セル１０−２〜１０−Ｎは、基本セル１０−１と同じ構成である。
【００４１】
図２に示すように、基本セル１０−１は、第１及び第２の遅延回路１０Ａ，１０Ｂと、遅延回路１０Ａ，１０Ｂの出力を制御信号ＳＧ５，ＳＧ６に基づく割合で加算する加算回路１０Ｃとから構成されている。遅延回路１０Ａの第１及び第２の入力端子ＩＮ１１ａ，ＩＮ１２ａは、それぞれ基本セル１０−１のセル入力端子ＩＮ１，ＩＮ２とされている。また、遅延回路１０Ａの第１及び第２の出力端子ＯＵＴ１１ａ，ＯＵＴ１２ａは、遅延回路１０Ｂの第１及び第２の入力端子ＩＮ１１ｂ，ＩＮ１２ｂと加算回路１０Ｃの第１及び第２の入力端子ＩＮ１３，ＩＮ１４にそれぞれ接続されている。遅延回路１０Ｂの第１及び第２の出力端子ＯＵＴ１１ｂ，ＯＵＴ１２ｂは、加算回路１０Ｃの第３及び第４の入力端子ＩＮ１５，ＩＮ１６にそれぞれ接続され、加算回路１０Ｃの第１及び第２の出力端子ＯＵＴ１３，ＯＵＴ１４は、基本セル１０−１のセル出力端子ＯＵＴ１，ＯＵＴ２とされている。
【００４２】
また、遅延回路１０Ａでは、制御信号ＳＧ１，ＳＧ２に応じて遅延時間が変化し、遅延回路１０Ｂでは、制御信号ＳＧ３，ＳＧ４に応じて遅延時間が変化する。また、加算回路１０Ｃでは、ＰＬＬからの制御信号ＳＧ５，ＳＧ６に応じて、遅延回路１０Ａ，１０Ｂからの出力の加算割合を制御するための加算割合係数が変化する。
【００４３】
図３は、図１に示した中心周波数調整回路２０の一例を説明するための図であり、中心周波数調整回路２０内に設けられた制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａの一例を示す。なお、制御信号ＳＧ３，ＳＧ４を出力する遅延時間調整回路２０ｂの構成は、制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａと同様であり、遅延時間調整回路２０ｂは図示しないが、以下の説明において、図３において遅延時間調整回路２０ａの構成要素及びその動作を示す電流の符号の最後尾のａの代わりにｂを付して、遅延時間調整回路２０ｂの構成や動作を説明する符号とする。ここでは遅延時間調整回路２０ａを例として、図３を用いて回路構成を説明する。
【００４４】
本構成例は図３に示すように、ソース端子が第２の電源電圧Ｖ２にそれぞれ接続され、ドレイン端子とゲート端子とがそれぞれ互いに接続された第１及び第２のＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａと、第２の電源電圧Ｖ２よりも高い電位を有する第１の電源電圧Ｖ１とＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａのドレイン端子との間にそれぞれ接続された第１及び第２の定電流電源Ｃ１１ａ，Ｃ１２ａとから構成されており、ＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａのゲート電圧がそれぞれ制御信号ＳＧ１，ＳＧ２となっている。
【００４５】
図４は、図１に示した中心周波数調整回路２０の他の例を説明するための図であり、中心周波数調整回路２０内に設けられた制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａの他の例を示す。なお、制御信号ＳＧ３，ＳＧ４を出力する遅延時間調整回路２０ｂの構成は、制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａと同様であり、遅延時間調整回路２０ｂは図示しないが、以下の説明において、図４において遅延時間調整回路２０ａの構成要素及びその動作を示す電流の符号の最後尾のａの代わりにｂを付して、遅延時間調整回路２０ｂの構成や動作を説明する符号とする。ここでは遅延時間調整回路２０ａを例として、図４を用いて回路構成を説明する。
【００４６】
図４に示すように本形態における遅延時間調整回路２０ａは、制御信号ＳＧ１，ＳＧ２を出力する制御信号発生回路２５ａ，２６ａから構成されている。
【００４７】
制御信号発生回路２５ａは、カレントミラー回路２１ａと、ＮＭＯＳトランジスタＭ２１ａと、第１〜第ｎのスイッチＳ２ａ１〜Ｓ２ａｎと、第１〜第ｎの定電流電源Ｃ２ａ１〜Ｃ２ａｎとから構成されている。
【００４８】
制御信号発生回路２６ａは、カレントミラー回路２２ａと、ＮＭＯＳトランジスタＭ２２ａと、スイッチＳ３ａ１〜Ｓ３ａｎと、定電流電源Ｃ３ａ１〜Ｃ３ａｎとから構成されている。
【００４９】
カレントミラー回路２１ａ，２２ａは、スイッチＳ２ａ１〜Ｓ２ａｎ，Ｓ３ａ１〜Ｓ３ａｎ及び定電流電源Ｃ２ａ１〜Ｃ２ａｎ，Ｃ３ａ１〜Ｃ３ａｎによって設定された電流を出力する参照電流端子Ｔ２１ａ，Ｔ２２ａと、参照電流端子Ｔ２１ａ，Ｔ２２ａから出力された電流と同値の電流を出力する電流出力端子ＯＵＴ２１ａ，ＯＵＴ２２ａとをそれぞれ有しており、また、第ｍ番目の定電流電源Ｃ２ａｍ，Ｃ３ａｍはＩ×２ｍ−１（ｎ≧ｍ≧１，Ｉは任意の値）の値の電流を出力する。
【００５０】
制御信号発生回路２５ａの第ｍ番目の定電流電源Ｃ２ａｍは、第ｍ番目のスイッチＳ２ａｍの一端と電源電圧Ｖ２との間に接続され、接続された定電流電源Ｃ２ａｍとスイッチＳ２ａｍは第１〜第ｎ番目まで並列に接続されている。また、スイッチＳ２ａ１〜Ｓ２ａｎの他端は参照電流端子Ｔ２１ａに共通に接続されている。ＮＭＯＳトランジスタＭ２１ａのドレイン端子は電流出力端子ＯＵＴ２１ａに接続され、ソース端子は電源電圧Ｖ２に接続され、ドレイン端子とゲート端子は互いに接続されている。また、ＮＭＯＳトランジスタＭ２１ａのゲート電圧が制御信号ＳＧ１となっている。
【００５１】
また、制御信号発生回路２６ａの第ｍ番目の定電流電源Ｃ３ａｍは、第ｍ番目のスイッチＳ３ａｍの一端と電源電圧Ｖ２との間に接続され、接続された定電流電源Ｃ３ａｍとスイッチＳ３ａｍは第１〜第ｎ番目まで並列に接続されている。また、スイッチＳ３ａ１〜Ｓ３ａｎの他端は参照電流端子Ｔ２２ａに共通に接続されている。ＮＭＯＳトランジスタＭ２２ａのドレイン端子は電流出力端子ＯＵＴ２２ａに接続され、ソース端子は電源電圧Ｖ２に接続され、ドレイン端子とゲート端子は互いに接続されている。また、ＮＭＯＳトランジスタＭ２２ａのゲート電圧が制御信号ＳＧ２となっている。
【００５２】
図５は、図２に示した遅延回路１０Ａの一構成例を示す回路図である。なお、遅延回路１０Ａ，１０Ｂの構成は同様のものであり、遅延回路１０Ｂについては図示しないが、以下の説明において、図５において遅延回路１０Ａの構成要素及びその動作を示す電流の符号の最後尾のａの代わりにｂを付して、遅延回路１０Ｂの構成と動作を説明する符号とする。ここでは遅延回路１０Ａを例として、図５を用いて回路構成を説明する。また、図１に示した基本セル１０−２〜１０−Ｎ内の遅延回路（不図示）においても同じ回路構成である。
【００５３】
本形態における遅延回路１０Ａは図５に示すように、第１及び第２及び第５のＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａ，Ｍ３５ａから構成される第１の差動回路と、第３及び第４及び第６のＮＭＯＳトランジスタＭ３３ａ，Ｍ３４ａ，Ｍ３６ａから構成される第２の差動回路とから構成されている。
【００５４】
ＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａのゲート端子はそれぞれ遅延回路１０Ａの第１及び第２の入力端子ＩＮ１１ａ，ＩＮ１２ａである。
【００５５】
ＮＭＯＳトランジスタＭ３１ａ，Ｍ３４ａのドレイン端子は互いに接続され遅延回路１０Ａの第２の出力端子ＯＵＴ１２ａであり、また、抵抗素子Ｒ１１ａを介して第１の電源電圧Ｖ１に接続されている。ＮＭＯＳトランジスタＭ３２ａ，Ｍ３３ａのドレイン端子は互いに接続され遅延回路１０Ａの第１の出力端子ＯＵＴ１１ａであり、また、抵抗素子Ｒ１２ａを介して第１の電源電圧Ｖ１に接続されている。
【００５６】
ＮＭＯＳトランジスタＭ３１ａのドレイン端子とＮＭＯＳトランジスタＭ３３ａのゲート端子とは互いに接続されており、また、ＮＭＯＳトランジスタＭ３２ａのドレイン端子とＮＭＯＳトランジスタＭ３４ａのゲート端子とは互いに接続されている。
【００５７】
ＮＭＯＳトランジスタＭ３５ａ，Ｍ３６ａのゲート端子にはそれぞれ制御信号ＳＧ１，ＳＧ２が入力され、ソース端子は第１の電源電圧Ｖ１よりも低い電位を有する第２の電源電圧Ｖ２に共通に接続されている。
【００５８】
ＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａのソ−ス端子はＮＭＯＳトランジスタＭ３５ａのドレイン端子に共通に接続され、ＮＭＯＳトランジスタＭ３３ａ，Ｍ３４ａのソ−ス端子はＮＭＯＳトランジスタＭ３６ａのドレイン端子に共通に接続されている。
【００５９】
また、遅延回路１０ＢのＮＭＯＳトランジスタＭ３５ｂ，Ｍ３６ｂのゲート端子には制御信号ＳＧ３，ＳＧ４がそれぞれ入力される。
【００６０】
図６は、図２に示した加算回路１０Ｃの一構成例を示す回路図である。なお、図１に示した基本セル１０−２〜１０−Ｎ内の加算回路（不図示）においても同じ回路構成である。
【００６１】
本形態における加算回路１０Ｃは図６に示すように、第１及び第２及び第５のＮＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４５から構成される第１の差動回路と、第３及び第４及び第６ＮＭＯＳトランジスタＭ４３，Ｍ４４，Ｍ４６から構成される第２の差動回路から構成されている。
【００６２】
ＮＭＯＳトランジスタＭ４１〜Ｍ４４のゲート端子はそれぞれ加算回路１０Ｃの第１〜第４の入力端子ＩＮ１３〜ＩＮ１６である。
【００６３】
ＮＭＯＳトランジスタＭ４１，Ｍ４３のドレイン端子は互いに接続され加算回路１０Ｃの第２の出力端子ＯＵＴ１４であり、また、抵抗素子Ｒ２１を介して第１の電源電圧Ｖ１に接続されている。ＮＭＯＳトランジスタＭ４２，Ｍ４４のドレイン端子は互いに接続され加算回路１０Ｃの第１の出力端子ＯＵＴ１３であり、また、抵抗素子Ｒ２２を介して電源電圧Ｖ１に接続されている。
【００６４】
ＮＭＯＳトランジスタＭ４１，Ｍ４２のソース端子とＮＭＯＳトランジスタＭ４５のドレイン端子とが互いに接続され、ＮＭＯＳトランジスタＭ４３，Ｍ４４のソース端子とＮＭＯＳトランジスタＭ４６のドレイン端子とが接続されている。
【００６５】
ＮＭＯＳトランジスタＭ４５のゲート端子には制御信号ＳＧ５が入力され、ＮＭＯＳトランジスタＭ４６のゲート端子には制御信号ＳＧ６が入力され、定電流電源Ｃ４は、ＮＭＯＳトランジスタＭ４５，Ｍ４６のソ−ス端子と、第２の電源電圧Ｖ２との間に接続されている。
【００６６】
以下に、上記のように構成されたリング型ＶＣＯの動作について説明する。
【００６７】
図１において、基本セル１０−１のセル入力端子ＩＮ１，ＩＮ２に入力された差動信号は、所定の遅延時間を以て基本セル１０−１のセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００６８】
基本セル１０−１のセル出力端子ＯＵＴ１，ＯＵＴ２から出力された差動信号は基本セル１０−２のセル入力端子ＩＮ１，ＩＮ２に入力され、同様に所定の遅延時間を以て基本セル１０−２のセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００６９】
同様に、基本セル１０−Ｎまで、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された差動信号は、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ順次入力される。
【００７０】
最終段の基本セル１０−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された差動信号は、その論理が逆となるように初段の基本セル１０−１のセル入力端子ＩＮ２，ＩＮ１に入力される。このように、基本セル１０−１に入力された差動信号が基本セル１０−２〜１０−Ｎに順に入力され、その後、基本セル１０−Ｎから出力された差動信号が基本セル１０−１に入力されることにより、発振動作が得られる。
【００７１】
ここで、リング型ＶＣＯの発振周波数は、基本セル各段における遅延時間を基準とした、基本セルの接続段数によって決定される。以下に、基本セル各段あたりの遅延時間がどのようにして決定されるかを基本セル１０−１を例として、図２を用いて説明する。
【００７２】
図２において、遅延回路１０Ａにおける遅延時間をｄ１、遅延回路１０Ｂにおける遅延時間をｄ２とする。
【００７３】
遅延回路１０Ａにおける遅延時間ｄ１は、制御信号ＳＧ１，ＳＧ２によって決定され、遅延回路１０Ｂにおける遅延時間ｄ２は、制御信号ＳＧ３，ＳＧ４によって決定される。また、加算回路１０Ｃにおいては、制御信号ＳＧ５，ＳＧ６によって、遅延回路１０Ａ，１０Ｂからの出力の加算割合を制御するための加算割合係数ｋ（０≦ｋ≦１）が決定される。
【００７４】
基本セル１０−１における遅延時間は、まず、遅延回路１０Ｂの遅延時間ｄ２に対して加算割合係数ｋが乗算され、その後、遅延時間ｄ２に加算割合係数ｋが乗算された値と遅延時間ｄ１の値とが加算される。
【００７５】
これにより、基本セル１０−１のセル入力端子ＩＮ１，ＩＮ２からセル出力端子ＯＵＴ１，ＯＵＴ２までの遅延時間は、（ｄ１＋ｋ×ｄ２）と表される。
【００７６】
さらに、基本セルがＮ段複数接続されたリング型ＶＣＯの発振周波数Ｆｒは、Ｆｒ＝１／｛２Ｎ×（ｄ１＋ｋ×ｄ２）｝と表される。
【００７７】
本形態のリング型ＶＣＯにおいては、まず、制御信号ＳＧ１〜ＳＧ４の電圧が中心周波数調整回路２０により決定され、それにより、遅延回路１０Ａ，１０Ｂにおける遅延時間ｄ１，ｄ２が固定され、その後、ＰＬＬから出力された制御信号ＳＧ５，ＳＧ６により所望の周波数への同期動作が行われる。
【００７８】
所望の発振周波数帯域のほぼ中心の周波数を発振中心周波数Ｆｃとすると、基本セルがＮ段複数接続されたリング型ＶＣＯの発振中心周波数Ｆｃは、Ｆｃ＝１／｛２Ｎ×（ｄ１＋０．５×ｄ２）｝と表される。
【００７９】
発振中心周波数Ｆｃを変化させたい場合は、制御信号ＳＧ１〜ＳＧ４の電圧を変化させ、それにより遅延時間ｄ１，ｄ２をそれぞれ変化させる。遅延時間ｄ１，ｄ２は制御信号ＳＧ１〜ＳＧ４により広範囲に調整できるので、本形態においては、発振中心周波数Ｆｃを広い周波数範囲で設定することが可能である。
【００８０】
また、ＰＬＬから出力された制御信号ＳＧ５，ＳＧ６により加算割合係数ｋがｋ＝０に設定された場合は、遅延回路１０Ａのみにおける遅延時間ｄ１で発振周波数が決められ、また、ｋ＝１に設定された場合は、遅延回路１０Ａにおける遅延時間と遅延回路１０Ｂにおける遅延時間との和（ｄ１＋ｄ２）で発振周波数が決められる。
【００８１】
このように、加算割合係数ｋによって、基本セル１０−１における遅延時間はｄ１〜（ｄ１＋ｄ２）の間で連続的に変化する。そのため、本形態においては、遅延回路１０Ｂにおける遅延時間ｄ２の時間長に応じた可変周波数範囲が得られる。
【００８２】
以上のことから本形態により、広い周波数領域で発振をし、広い周波数可変帯域を有するリング型ＶＣＯを実現できる。
【００８３】
次に、中心周波数調整回路２０における制御信号ＳＧ１〜ＳＧ４の出力動作について詳細に説明する。
【００８４】
図３に示した遅延時間調整回路２０ａにおいて、定電流電源Ｃ１１ａから出力される電流をＩ１１ａ、定電流電源Ｃ１２ａから出力される電流をＩ１２ａとする。なお、電流Ｉ１１ａと電流Ｉ１２ａとの和は常に一定になるように設定されている。
【００８５】
電流Ｉ１１ａ，Ｉ１２ａはＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａにおいて制御信号ＳＧ１，ＳＧ２の電圧に変換され、基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ａにそれぞれ入力される。
【００８６】
同様に、遅延時間調整回路２０ｂ内の電流Ｉ１１ｂと電流Ｉ１２ｂの値との和は常に一定に設定されており、電流Ｉ１１ｂ，Ｉ１２ｂはＮＭＯＳトランジスタＭ１１ｂ，Ｍ１２ｂにおいて制御信号ＳＧ３，ＳＧ４の電圧に変換され、基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ｂにそれぞれ入力される。
【００８７】
図４に示した遅延時間調整回路２０ａにおいて、カレントミラー回路２１ａ，２２ａの参照電流端子Ｔ２１ａ，Ｔ２２ａから出力される電流をＩ３１ａ，Ｉ３２ａ、カレントミラー回路２１ａ，２２ａの電流出力端子ＯＵＴ２１ａ，ＯＵＴ２２ａから出力される電流をＩ２１ａ，Ｉ２２ａとする。
【００８８】
また、制御信号発生回路２５ａのスイッチＳ２ａ１〜Ｓ２ａｎと制御信号発生回路２６ａのスイッチＳ３ａ１〜Ｓ３ａｎにおいては、第ｍ番目のスイッチＳ２ａｍとスイッチＳ２ａｍとが組になっており、互いに逆論理で開閉するようになっている。すなわち、スイッチＳ２ａｍがｏｎの場合、スイッチＳ３ａｍはｏｆｆであり、スイッチＳ２ａｍがｏｆｆの場合、スイッチＳ３ａｍはｏｎである。第１〜第ｎ番目のスイッチの組はそれぞれ独立して任意に設定される。
【００８９】
それにより、カレントミラー回路２１ａ，２２ａの参照電流端子Ｔ２１ａ，Ｔ２２ａから出力される電流Ｉ３１ａ，Ｉ３２ａは定電流電源Ｃ２ａ１〜Ｃ２ａｎ，Ｃ３ａ１〜Ｃ３ａｎとスイッチＳ２ａ１〜Ｓ２ａｎ，Ｓ３ａ１〜Ｓ３ａｎとによって２進数で任意にそれぞれ設定される。
【００９０】
カレントミラー回路２１ａの電流出力端子ＯＵＴ２１ａから電流Ｉ３１ａと同値の電流Ｉ２１ａが出力され、カレントミラー回路２２ａの電流出力端子ＯＵＴ２２ａから電流Ｉ３２ａと同値の電流Ｉ２２ａが出力される。それにより、電流Ｉ２１ａと電流Ｉ２２ａとの和は常に一定となるように設定できる。
【００９１】
カレントミラー回路２１ａ，２２ａの電流出力端子ＯＵＴ２１ａ，ＯＵＴ２２ａから出力された電流Ｉ２１ａ，Ｉ２２ａはＮＭＯＳトランジスタＭ２１ａ，Ｍ２２ａにおいて制御信号ＳＧ１，ＳＧ２の電圧にそれぞれ変換され、該制御信号ＳＧ１，ＳＧ２は基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ａにそれぞれ入力される。
【００９２】
同様にして、遅延時間調整回路２０ｂ内の電流Ｉ２１ｂと電流Ｉ２２ｂとの和は常に一定となっており、電流Ｉ２１ｂ，Ｉ２２ｂはＮＭＯＳトランジスタＭ２１ｂ，Ｍ２２ｂにおいて制御信号ＳＧ３，ＳＧ４の電圧に変換され、該制御信号ＳＧ３，ＳＧ４は基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ｂにそれぞれ入力される。
【００９３】
なお、図４に示した中心周波数調整回路は図３に示したものに比べると、リング型ＶＣＯの発振中心周波数Ｆｃを２進数で設定することができ、デジタル回路での調整が容易になる。
【００９４】
次に、遅延回路１０Ａ，１０Ｂにおける遅延動作について遅延回路１０Ａを例に挙げて説明する。
【００９５】
図５において、ＮＭＯＳトランジスタＭ３５ａ，Ｍ３６ａを流れる電流をＩ４ａ，Ｉ５ａとし、ＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａを流れる電流をＩ４１ａ，Ｉ４２ａとし、ＮＭＯＳトランジスタＭ３３ａ，Ｍ３４ａを流れる電流をＩ５２ａ，Ｉ５１ａとする。
【００９６】
図７は、図５に示した遅延回路１０Ａの出力電圧の時間による変化を説明するための図であり、（ａ）は入力端子ＩＮ１１ａ，ＩＮ１２ａの電圧の変化を示す図、（ｂ）は電流Ｉ５ａの値が小さな場合において（ａ）に示す入力端子ＩＮ１１ａ，ＩＮ１２ａの電圧の変化に伴う出力端子ＯＵＴ１１ａ，ＯＵＴ１２ａの電圧の変化を示す図、（ｃ）は電流Ｉ５ａの値が大きな場合において（ａ）に示す入力端子ＩＮ１１ａ，ＩＮ１２ａの電圧の変化に伴う出力端子ＯＵＴ１１ａ，ＯＵＴ１２ａの電圧の変化を示す図である。
【００９７】
ここで、入力端子ＩＮ１１ａの電圧が、図７（ａ）のように入力端子ＩＮ１２ａの電圧より十分に高くなった場合、すなわち、入力端子ＩＮ１１ａの論理が“０”から“１”に変わった場合を考える。
【００９８】
まず、電流Ｉ４１ａが流れると同時に出力端子ＯＵＴ１２ａの電圧が降下する。ところが、ＮＭＯＳトランジスタＭ３３ａ内に蓄積された電荷によって電流Ｉ５２ａが時間ｔｄの間、流れ続ける。そのために入力端子ＩＮ１１ａの論理が“０”から“１”に変わった時から出力端子ＯＵＴ１１ａの論理が“１”になるまでに、時間ｔｄを要してしまう。この時間ｔｄが第２の差動回路における遅延時間である。
【００９９】
電流Ｉ５１ａと電流Ｉ５２ａとの和は常に電流Ｉ５ａの値であるため、第２の差動回路における遅延時間ｔｄは電流Ｉ５ａの大きさに依存し、電流Ｉ５ａの値が小さいと図７（ｂ）に示すように短くなり、電流Ｉ５ａの値が大きいと図７（ｃ）に示すように長くなる。すなわち、制御信号ＳＧ２の電圧によって第２の差動回路における遅延時間ｔｄが決定され、また同様に、制御信号ＳＧ１の電圧によって第１の差動回路における遅延時間が決定される。
【０１００】
次に、加算回路１０Ｃの動作について図６を用いて説明する。
【０１０１】
図６においてＮＭＯＳトランジスタＭ４５を流れる電流をＩ６とし，ＮＭＯＳトランジスタＭ４６を流れる電流をＩ７とする。
【０１０２】
電流Ｉ６，Ｉ７は、制御信号ＳＧ５，ＳＧ６の電圧によって制御され、また、定電流電源Ｃ４により電流Ｉ６と電流Ｉ７との和は一定となり、加算割合係数ｋは、０≦ｋ≦１とされる。加算割合係数ｋは電流Ｉ６と電流Ｉ７との比によって変化する。
【０１０３】
遅延回路１０Ａから出力され、ＮＭＯＳトランジスタＭ４１，Ｍ４２に入力された遅延時間ｄ１を有する第１及び第２の差動信号と、遅延回路１０Ｂから出力され、ＮＭＯＳトランジスタＭ４４，Ｍ４３に入力された遅延時間ｄ２を有し、加算割合係数ｋを乗算された第３及び第４の差動信号とは、抵抗素子Ｒ２１，Ｒ２２において、それぞれベクトル加算される。遅延時間（ｄ１＋ｋ×ｄ２）を有した第５及び第６の差動信号が出力端子ＯＵＴ１，ＯＵＴ２から出力される。
【０１０４】
なお、本形態においては、遅延回路１０Ａ，１０Ｂにおいて第１〜第６のＮＭＯＳトランジスタＭ３１ａ〜Ｍ３６ａを用いたが、第１〜第６のＮＭＯＳトランジスタＭ３１ａ〜Ｍ３６ａの代わりに、第１〜第６のＰＭＯＳトランジスタを用いることも可能である。ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることによって、第１の電源電圧の電位と第２の電源電圧の電位とを入れ替えるのは言うまでもない。
【０１０５】
また、本形態においては、遅延回路１０Ａ，１０Ｂにおいて抵抗Ｒ１１ａ，Ｒ１２ａを用いたが、抵抗Ｒ１１ａ，Ｒ１２ａの代わりに、ドレイン端子が第１の電源電圧Ｖ１に接続され、ゲート端子に第１及び第２の電源電圧によって決定される第３の電源電圧が印加され、ソース端子が第２の出力端子ＯＵＴ１２ａである第１のＰＭＯＳトランジスタと、ドレイン端子が第１の電源電圧Ｖ１に接続され、ゲート端子に第３の電源電圧が印加され、ソース端子が第１の出力端子ＯＵＴ１１ａである第２のＰＭＯＳトランジスタとを用いることも可能である。なお、第３の電源電圧においては、ＰＭＯＳトランジスタを正常に動作させる為に必要となる電圧とする。
【０１０６】
以上のことから本形態のリング型ＶＣＯにおいては、広い周波数領域で出力振幅値が一定で安定しており、複数の差動回路から構成されているため、電源電圧の変動及び外部の回路からのノイズの影響を受けにくい。そのため安定した発振出力を有し、低ジッタのリング型ＶＣＯを実現できる。
【０１０７】
【発明の効果】
以上説明したように本発明においては、複数段接続された基本セルのそれぞれに、第１及び第２の遅延回路と加算回路を配置し、また、第１及び第２の遅延回路の出力振幅値が一定となるように、その遅延時間を制御するための信号を出力する中心周波数調整回路を設け、加算回路にて、第２の遅延回路から出力された差動信号の遅延時間に加算割合係数を乗算した値と第１の遅延回路から出力された差動信号の遅延時間の値とを加算する構成としたため、基本セルの遅延時間を広範囲に連続的に安定して変化するように設定することができる。
【０１０８】
また、負荷抵抗に他の回路からのノイズによる影響を受けにくい素子を使用することにより、従来から使用されているＰＭＯＳトランジスタの内部抵抗を調整回路によって制御する方法に比べて負荷抵抗内で発生するノイズを格段に減らすことができ、電源電圧の変動やノイズの影響を従来技術に比べて格段に低減することができる。
【０１０９】
また、遅延時間を調整するための制御信号と加算割合係数を調整するための制御信号が差動電圧であるため、上述したものと同様に、ノイズの影響を従来技術に比べて格段に低減することができる。
【０１１０】
それにより、広域の周波数帯において、発振停止のない連続的でかつ直線的な周波数変化を有し、従来例のリング型ＶＣＯに比べると約５倍の周波数可変幅を得ることができ、かつ低ジッタのリング型ＶＣＯを実現できる。
【０１１１】
また、所定の値に２の階乗で示される値が乗算された互いに異なる電流を出力する複数の定電流電源が互いに並列に接続され、該複数の定電流電源の出力が選択される構成の中心周波数調整回路を用いた場合は、リング型ＶＣＯの発振中心周波数が２進数で設定され、それにより、デジタル回路において容易に周波数を調整することが可能である。
【図面の簡単な説明】
【図１】本発明のリング型ＶＣＯの実施の一形態を示すブロック図である。
【図２】図１に示した基本セルの一構成例を示す図である。
【図３】図１に示した中心周波数調整回路の一例を説明するための図である。
【図４】図１に示した中心周波数調整回路の他の例を説明するための図である。
【図５】図２に示した遅延回路の一構成例を示す回路図である。
【図６】図２に示した加算回路の一構成例を示す回路図である。
【図７】図５に示した遅延回路の出力電圧の時間による変化を説明するための図であり、（ａ）は入力端子の電圧の変化を示す図、（ｂ）は遅延時間が短い場合において（ａ）に示す入力端子の電圧の変化に伴う出力端子の電圧の変化を示す図、（ｃ）は遅延時間が長い場合において（ａ）に示す入力端子の電圧の変化に伴う出力端子の電圧の変化を示す図である。
【図８】従来のリング型ＶＣＯの一構成例を示す図であり、（ａ）は全体の構成を示す図、（ｂ）は、（ａ）に示した基本セルの回路図である。
【符号の説明】
１０−１〜１０−Ｎ 基本セル
１０Ａ，１０Ｂ 遅延回路
１０Ｃ 加算回路
２０ 中心周波数調整回路
２１ａ，２２ａ カレントミラー回路
２５ａ，２６ａ 制御信号発生回路
Ｃ１１ａ，Ｃ１２ａ，Ｃ２ａ１〜Ｃ２ａｎ，Ｃ２ａｍ，Ｃ３ａ１〜Ｃ３ａｎ，Ｃ３ａｍ，Ｃ４ 定電流電源
ＩＮ１，ＩＮ２ セル入力端子
ＩＮ１１ａ，ＩＮ１１ｂ，ＩＮ１２ａ，ＩＮ１２ｂ，ＩＮ１３〜ＩＮ１６ 入力端子
Ｍ１１ａ，Ｍ１２ａ，Ｍ２１ａ，Ｍ２２ａ，Ｍ３１ａ〜Ｍ３６ａ，Ｍ４１〜Ｍ４６ ＮＭＯＳトランジスタ
ＯＵＴ１，ＯＵＴ２ セル出力端子
ＯＵＴ１１ａ，ＯＵＴ１１ｂ，ＯＵＴ１２ａ，ＯＵＴ１２ｂ，ＯＵＴ１３，ＯＵＴ１４ 出力端子
ＯＵＴ２１ａ，ＯＵＴ２２ａ 電流出力端子
Ｒ１１ａ，Ｒ１２ａ，Ｒ２１，Ｒ２２ 抵抗素子
Ｓ２ａ１〜Ｓ２ａｎ，Ｓ２ａｍ，Ｓ３ａ１〜Ｓ３ａｎ，Ｓ３ａｍ スイッチ
Ｔ２１ａ，Ｔ２２ａ 参照電流端子
【発明の属する技術分野】
本発明は、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）に関し、特に、ＭＯＳトランジスタによって構成され、安定した動作をし、周波数可変範囲の広いリングＶＣＯに関する。
【０００２】
【従来の技術】
ＶＣＯはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の特性を決める重要な回路である。そのため、広い周波数帯域で連続的な周波数変化を有し、安定した発振をし、低ノイズのＶＣＯが望まれる。
【０００３】
従来より、ＡＳＩＣ等のＬＳＩにＶＣＯを集積化する場合、インダクタやキャパシタを用いずにＶＣＯを構成でき、また電源ノイズに強い差動回路を用いたリング型ＶＣＯが一般的に用いられている。論文”Ａ Ｉｎｔｅｇｒａｔａｂｌｅ １−２．５Ｇｂｐｓ Ｌｏｗ Ｊｉｔｔｅｒ ＣＭＯＳ Ｔｒａｎｓｃｅｉｖｅｒ ｗｉｔｈ Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ Ｔｅｓｔ Ｃａｐａｂｉｌｉｔｙ”１９９９ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ５−２．に記載されている差動回路が一般的に使用されている。
【０００４】
図８は、複数のゲート回路で構成された従来のリング型ＶＣＯの一構成例を示す図であり、（ａ）は全体の構成を示す図、（ｂ）は（ａ）に示す基本セル１００−１の構成を示す図である。なお、基本セル１００−２〜１００−Ｎは基本セル１００−１と同じ構成である。
【０００５】
本従来例は図８（ａ）に示すように、複数の基本セル１００−１〜１００−Ｎ（Ｎ≧１）が直列に接続されて構成されている。各基本セル１００−１〜１００−Ｎには、セル入力端子ＩＮ１，ＩＮ２と、セル入力端子ＩＮ１，ＩＮ２を介して入力された信号がそれぞれ正転出力されるセル出力端子ＯＵＴ１，ＯＵＴ２と、各基本セル１００−１〜１００−Ｎ内をそれぞれ流れる電流を制御するための信号が入力される制御端子Ｅ，Ｆがそれぞれ設けられている。
【０００６】
各基本セル１００−１〜１００−Ｎは、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号が、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ入力されるように順に接続されている。また、最終段の基本セル１００−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２は、その論理が逆となるように初段の基本セル１００−１のセル入力端子ＩＮ２，ＩＮ１にそれぞれ接続されてフィードバックされており、それにより、発振動作が得られる。
【０００７】
本従来例における基本セル１００−１〜１００−Ｎの構成について基本セル１００−１を例として図８（ｂ）を参照して説明する。
【０００８】
基本セル１００−１は図８（ｂ）に示すように、ＮＭＯＳトランジスタＭ１０１，Ｍ１０２，Ｍ１０５と、ＰＭＯＳトランジスタＭ１０３，Ｍ１０４とから構成されている。ＮＭＯＳトランジスタＭ１０１とＰＭＯＳトランジスタＭ１０３、ＮＭＯＳトランジスタＭ１０２とＰＭＯＳトランジスタＭ１０４とはそれぞれ組とされ、各組が対となる差動回路が構成される。ＰＭＯＳトランジスタＭ１０３，Ｍ１０４のドレイン端子は電源電圧Ｖ１にそれぞれ接続され、各ゲート端子は制御端子Ｆに共通に接続され、各ソ−ス端子はＮＭＯＳトランジスタＭ１０１，Ｍ１０２のドレイン端子にそれぞれ接続されている。ＮＭＯＳトランジスタＭ１０１，Ｍ１０２のゲート端子は基本セル１００−１のセル入力端子ＩＮ１，ＩＮ２であり、各ソース端子はＮＭＯＳトランジスタＭ１０５のドレイン端子に共通に接続されている。また、ＮＭＯＳトランジスタＭ１０５のゲート端子は基本セル１００−１の制御端子Ｅであり、ソース端子は電源電圧Ｖ２に接続されている。
【０００９】
以下に、上記のように構成されたリング型ＶＣＯの動作について説明する。
【００１０】
基本セル１００−１において、セル入力端子ＩＮ１，ＩＮ２に入力された差動信号は、所定の遅延時間を以てセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００１１】
基本セル１００−１のセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号は、基本セル１００−２のセル入力端子ＩＮ１，ＩＮ２に入力され、同様に所定の遅延時間を以て、基本セル１００−２のセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００１２】
同様に、基本セル１００−Ｎまで、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号が、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ順次入力される。
【００１３】
最終段の基本セル１００−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された信号はその論理が逆となるように初段の基本セル１００−１のセル出力端子ＩＮ２，ＩＮ１に入力される。このように、基本セル１００−１に入力された差動信号が基本セル１００−２〜１００−Ｎに順に入力され、その後、基本セル１００−Ｎから出力された差動信号が基本セル１００−１に入力されることにより、発振動作が得られる。
【００１４】
ここで、リング型ＶＣＯの発振周波数は、基本セル各段における遅延時間を基準とした、基本セルの接続段数による総遅延時間によって決定される。
【００１５】
また、ＮＭＯＳトランジスタＭ１０５に流れる電流は、制御端子Ｆに入力される信号によって調整されるＰＭＯＳトランジスタＭ１０３，Ｍ１０４の内部抵抗と制御端子Ｅに入力される信号とによって決定され、各基本セルにおける遅延時間は該電流によって決定され、制御端子Ｅに印加される電圧をＰＬＬによって制御することにより所望の発振周波数を得ることができる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上述したようなリング型ＶＣＯは、以下に記載するような問題点がある。
【００１７】
（１）基本セルにおける遅延時間を変動させるために、ＰＭＯＳトランジスタのゲート端子に印加する制御電圧によってＰＭＯＳトランジスタの内部抵抗の値を調整し、また、ＮＭＯＳトランジスタのゲート端子に印加する制御電圧によって基本セルに流れる電流値を調整するが、電流値に応じて出力振幅値が変動し、動作電流とＰＭＯＳトランジスタに印加する制御電圧の組み合わせによっては発振が停止してしまうおそれがある。
【００１８】
（２）電源電圧の変動と、負荷抵抗を調整するための制御信号を出力させる回路から発生するノイズとによって、負荷調整用のＰＭＯＳトランジスタのゲート端子とソース端子との間の電圧が変動し、ジッタが生じやすい。
【００１９】
（３）ＰＭＯＳトランジスタの内部抵抗は、製造工程において特性にばらつきが生じやすいため、ＰＭＯＳトランジスタに印加される制御電圧に対する内部抵抗にもばらつきが生じてしまう。それにより、基本セルの負荷抵抗にばらつきが生じてしまい、基本セルにおける遅延時間を正確に調整するのが難しい。
【００２０】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、出力振幅値を一定にでき、なおかつ低ジッタの安定した幅広い周波数可変幅を有する電圧制御発振器を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するために本発明は、
第１及び第２のセル入力端子と、該第１及び第２のセル入力端子から入力された信号がそれぞれ正転出力される第１及び第２のセル出力端子とを有してなる複数の基本セルが、前段の基本セルの第１及び第２のセル出力端子が次段の基本セルの第１及び第２のセル入力端子にそれぞれ接続されるように直列に接続され、最終段の基本セルの第１及び第２のセル出力端子が最前段の基本セルの第２及び第１のセル入力端子に論理が逆となるように接続されてなる電圧制御発振器において、
前記複数の基本セル毎の遅延時間を設定するための制御信号を出力する中心周波数調整回路を有し、
前記複数の基本セルのそれぞれは、
前記中心周波数調整回路から出力された制御信号に基づいて遅延時間が設定され、前記第１及び第２のセル入力端子からの信号を前記設定された遅延時間だけ遅延して出力する第１遅延回路と、
前記中心周波数調整回路から出力された制御信号に基づいて前記第１の遅延回路とは独立して遅延時間が設定され、前記第１の遅延回路からの出力信号を前記設定された遅延時間だけ遅延して出力する第２遅延回路と、
前記第１の遅延回路からの出力と前記第２の遅延回路からの出力とを外部から制御される加算割合係数に基づく割合で加算し、前記第１及び第２のセル出力端子に出力する加算回路とを有することを特徴とする。
【００２２】
また、前記中心周波数調整回路は、
一端が第１の電源電圧に接続され、一定の電流を出力する第１の定電流電源と、
ドレイン端子が前記第１の定電流電源の他端に接続され、ソース端子が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続された第１のＮＭＯＳトランジスタと、
一端が前記第１の電源電圧に接続され、一定の電流を出力する第２の定電流電源と、
ドレイン端子が前記第２の定電流電源の他端に接続され、ソース端子が前記第２の電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続された第２のＮＭＯＳトランジスタとを有する複数の遅延時間調整回路からなることを特徴とする。
【００２３】
また、前記中心周波数調整回路は、
互いに並列に接続された複数のスイッチと、
前記複数のスイッチのそれぞれに１つずつ直列に接続され、所定の値に２の階乗で示される値が乗算された互いに異なる電流を出力する複数の定電流電源と、
前記複数のスイッチの前記定電流電源が接続されていない側と接続され、前記複数のスイッチと前記複数の定電流電源によって設定された電流を出力する参照電流端子及び該参照電流端子から出力される電流と同値の電流を出力する電流出力端子を有するカレントミラー回路と、
ドレイン端子が前記カレントミラー回路の電流出力端子に接続され、ソース端子が電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続されたＮＭＯＳトランジスタとを具備する第１及び第２の制御信号発生回路からなる複数の遅延時間調整回路を有することを特徴とする。
【００２４】
また、前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続された第３のＮＭＯＳトランジスタと、
ゲート端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続された第４のＮＭＯＳトランジスタと、
ソース端子が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＮＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＮＭＯＳトランジスタとを有することを特徴とする。
【００２５】
また、前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＰＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＰＭＯＳトランジスタと、
ゲート端子が前記第１のＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＰＭＯＳトランジスタのドレイン端子に接続された第３のＰＭＯＳトランジスタと、
ゲート端子が前記第２のＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＰＭＯＳトランジスタのドレイン端子に接続された第４のＰＭＯＳトランジスタと、
ソース端子が前記第１の電源電圧よりも高い電位を有する第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＰＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＰＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＰＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＰＭＯＳトランジスタとを有することを特徴とする。
【００２６】
また、前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ドレイン端子が第１の電源電圧にそれぞれ接続され、ゲート端子が第３の電源電圧に共通に接続された第１及び第２のＰＭＯＳトランジスタと、
ゲート端子が前記第１の入力端子であり、ドレイン端子が前記第１のＰＭＯＳトランジスタのソース端子に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記第２のＰＭＯＳトランジスタのソース端子に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続された第３のＮＭＯＳトランジスタと、
ゲート端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続された第４のＮＭＯＳトランジスタと、
ソース端子が第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＮＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＮＭＯＳトランジスタとを有することを特徴とする。
【００２７】
また、前記加算回路は、
前記第１の遅延回路から出力された信号が入力される第１及び第２の入力端子と、
前記第２の遅延回路から出力された信号が入力される第３及び第４の入力端子と、
前記第１及び第２の入力端子に入力された信号と前記第３及び第４の入力端子に入力された信号とを前記加算割合係数に基づく割合で加算し、それぞれ出力する第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第３の入力端子であり、ドレイン端子が前記第２の出力端子である第３のＮＭＯＳトランジスタと、
ゲート端子が前記第４の入力端子であり、ドレイン端子が前記第１の出力端子である第４のＮＭＯＳトランジスタと、
ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子には外部から前記加算割合係数を制御するための信号が入力される第５のＮＭＯＳトランジスタと、
ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子には外部から前記加算割合係数を制御するための信号が入力される第６のＮＭＯＳトランジスタと、
一端が前記第５及び第６のＮＭＯＳトランジスタのソース端子に共通に接続され、他端が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続された定電流電源とを有することを特徴とする。
【００２８】
（作用）
上記のように構成された本発明においては、発振周波数が、複数の基本セル各段あたりの遅延時間と基本セルの接続段数によって決定されるが、各基本セルにおける遅延時間は基本セルを構成する第１及び第２の遅延回路の各遅延時間とこれらの出力の加算割合を決定するための加算割合係数とによって決まる。ここで、第１及び第２の遅延回路のそれぞれにおける遅延時間は、中心周波数調整回路から出力される制御信号によって制御される遅延回路内の２つの差動回路に流れる電流の値の比によって決定し、また、加算割合係数の値は外部から制御される。これにより、各基本セルにおける遅延時間は、第２の遅延回路における遅延時間に加算割合係数が乗算された値に第１の遅延回路における遅延時間の値が加算された値となる。
【００２９】
加算割合係数の値が０の場合は、各基本セルにおける遅延時間は第１の遅延回路における遅延時間にのみ依存するので各基本セルの遅延時間は最も短くなり、発振周波数は最も高くなる。
【００３０】
加算割合係数の値が大きくなるにつれて各基本セルにおける遅延時間となる第１の遅延回路における遅延時間と第２の遅延回路における遅延時間との和は大きくなり、それにより、各基本セルの遅延時間は長くなり、発振周波数は低くなる。
【００３１】
以上のことから、第２の遅延回路における遅延時間の設定によって本発明のリング型ＶＣＯの周波数可変幅は決定される。
【００３２】
また、第１及び第２の遅延回路内の２つの差動回路に流れる電流の値の和は常に一定となるように中心周波数調整回路から出力される制御信号によって調整されているため、各遅延回路における遅延時間が変化しても、各遅延回路の出力振幅値は一定となり、基本セルの出力も常に安定する。
【００３３】
また、第１及び第２の遅延回路と加算回路に入力される各制御信号はそれぞれ差動増幅されるので、同相ノイズの影響を低減することができる。さらに、それぞれの差動回路においては、負荷抵抗はＰＭＯＳトランジスタの内部抵抗であるが、ＰＭＯＳトランジスタの内部抵抗を調整する回路によって制御する方法ではなく、電源電圧の変動及び外部の回路からのノイズによってその抵抗値が変動することの少ない素子を使用するため、遅延時間の変動が小さく、低ジッタの出力信号を得ることが可能である。
【００３４】
それにより、広範囲な周波数帯で安定した発振をし、連続的でかつ直線的な周波数変化を有し、かつ低ジッタの電圧制御発振器を実現できる。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００３６】
図１は、本発明のリング型ＶＣＯの一実施形態を示すブロック図である。
【００３７】
本実施形態は図１に示すように、直列に接続された複数の基本セル１０−１〜１０−Ｎ（Ｎ≧２）と、各基本セル１０−１〜１０−Ｎ内に流れる電流を制御し、それにより、各基本セル１０−１〜１０−Ｎにおける各遅延時間を設定するための第１〜第４の制御信号ＳＧ１〜ＳＧ４を出力する中心周波数調整回路２０とから構成されている。
【００３８】
各基本セル１０−１〜１０−Ｎは、第１及び第２のセル入力端子ＩＮ１，ＩＮ２と、セル入力端子ＩＮ１，ＩＮ２を介して入力された信号が正転出力される第１及び第２のセル出力端子ＯＵＴ１，ＯＵＴ２とをそれぞれ有しており、また、中心周波数調整回路２０から出力された制御信号ＳＧ１〜ＳＧ４と、制御信号ＳＧ１〜ＳＧ４とは独立にＰＬＬ（不図示）によって発振周波数を制御するための第５及び第６の制御信号ＳＧ５，ＳＧ６とがそれぞれ入力される。
【００３９】
基本セル１０−Ｎまでは、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２が、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ接続されている。また、最終段の基本セル１０−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２が、その論理が逆となるように初段の基本セル１０−１のセル入力端子ＩＮ２，ＩＮ１にそれぞれ接続されてフィードバックされており、それにより、発振動作が得られる。
【００４０】
図２は、図１に示した基本セル１０−１の一構成例を示す図である。なお、図１に示した基本セル１０−２〜１０−Ｎは、基本セル１０−１と同じ構成である。
【００４１】
図２に示すように、基本セル１０−１は、第１及び第２の遅延回路１０Ａ，１０Ｂと、遅延回路１０Ａ，１０Ｂの出力を制御信号ＳＧ５，ＳＧ６に基づく割合で加算する加算回路１０Ｃとから構成されている。遅延回路１０Ａの第１及び第２の入力端子ＩＮ１１ａ，ＩＮ１２ａは、それぞれ基本セル１０−１のセル入力端子ＩＮ１，ＩＮ２とされている。また、遅延回路１０Ａの第１及び第２の出力端子ＯＵＴ１１ａ，ＯＵＴ１２ａは、遅延回路１０Ｂの第１及び第２の入力端子ＩＮ１１ｂ，ＩＮ１２ｂと加算回路１０Ｃの第１及び第２の入力端子ＩＮ１３，ＩＮ１４にそれぞれ接続されている。遅延回路１０Ｂの第１及び第２の出力端子ＯＵＴ１１ｂ，ＯＵＴ１２ｂは、加算回路１０Ｃの第３及び第４の入力端子ＩＮ１５，ＩＮ１６にそれぞれ接続され、加算回路１０Ｃの第１及び第２の出力端子ＯＵＴ１３，ＯＵＴ１４は、基本セル１０−１のセル出力端子ＯＵＴ１，ＯＵＴ２とされている。
【００４２】
また、遅延回路１０Ａでは、制御信号ＳＧ１，ＳＧ２に応じて遅延時間が変化し、遅延回路１０Ｂでは、制御信号ＳＧ３，ＳＧ４に応じて遅延時間が変化する。また、加算回路１０Ｃでは、ＰＬＬからの制御信号ＳＧ５，ＳＧ６に応じて、遅延回路１０Ａ，１０Ｂからの出力の加算割合を制御するための加算割合係数が変化する。
【００４３】
図３は、図１に示した中心周波数調整回路２０の一例を説明するための図であり、中心周波数調整回路２０内に設けられた制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａの一例を示す。なお、制御信号ＳＧ３，ＳＧ４を出力する遅延時間調整回路２０ｂの構成は、制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａと同様であり、遅延時間調整回路２０ｂは図示しないが、以下の説明において、図３において遅延時間調整回路２０ａの構成要素及びその動作を示す電流の符号の最後尾のａの代わりにｂを付して、遅延時間調整回路２０ｂの構成や動作を説明する符号とする。ここでは遅延時間調整回路２０ａを例として、図３を用いて回路構成を説明する。
【００４４】
本構成例は図３に示すように、ソース端子が第２の電源電圧Ｖ２にそれぞれ接続され、ドレイン端子とゲート端子とがそれぞれ互いに接続された第１及び第２のＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａと、第２の電源電圧Ｖ２よりも高い電位を有する第１の電源電圧Ｖ１とＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａのドレイン端子との間にそれぞれ接続された第１及び第２の定電流電源Ｃ１１ａ，Ｃ１２ａとから構成されており、ＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａのゲート電圧がそれぞれ制御信号ＳＧ１，ＳＧ２となっている。
【００４５】
図４は、図１に示した中心周波数調整回路２０の他の例を説明するための図であり、中心周波数調整回路２０内に設けられた制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａの他の例を示す。なお、制御信号ＳＧ３，ＳＧ４を出力する遅延時間調整回路２０ｂの構成は、制御信号ＳＧ１，ＳＧ２を出力する遅延時間調整回路２０ａと同様であり、遅延時間調整回路２０ｂは図示しないが、以下の説明において、図４において遅延時間調整回路２０ａの構成要素及びその動作を示す電流の符号の最後尾のａの代わりにｂを付して、遅延時間調整回路２０ｂの構成や動作を説明する符号とする。ここでは遅延時間調整回路２０ａを例として、図４を用いて回路構成を説明する。
【００４６】
図４に示すように本形態における遅延時間調整回路２０ａは、制御信号ＳＧ１，ＳＧ２を出力する制御信号発生回路２５ａ，２６ａから構成されている。
【００４７】
制御信号発生回路２５ａは、カレントミラー回路２１ａと、ＮＭＯＳトランジスタＭ２１ａと、第１〜第ｎのスイッチＳ２ａ１〜Ｓ２ａｎと、第１〜第ｎの定電流電源Ｃ２ａ１〜Ｃ２ａｎとから構成されている。
【００４８】
制御信号発生回路２６ａは、カレントミラー回路２２ａと、ＮＭＯＳトランジスタＭ２２ａと、スイッチＳ３ａ１〜Ｓ３ａｎと、定電流電源Ｃ３ａ１〜Ｃ３ａｎとから構成されている。
【００４９】
カレントミラー回路２１ａ，２２ａは、スイッチＳ２ａ１〜Ｓ２ａｎ，Ｓ３ａ１〜Ｓ３ａｎ及び定電流電源Ｃ２ａ１〜Ｃ２ａｎ，Ｃ３ａ１〜Ｃ３ａｎによって設定された電流を出力する参照電流端子Ｔ２１ａ，Ｔ２２ａと、参照電流端子Ｔ２１ａ，Ｔ２２ａから出力された電流と同値の電流を出力する電流出力端子ＯＵＴ２１ａ，ＯＵＴ２２ａとをそれぞれ有しており、また、第ｍ番目の定電流電源Ｃ２ａｍ，Ｃ３ａｍはＩ×２ｍ−１（ｎ≧ｍ≧１，Ｉは任意の値）の値の電流を出力する。
【００５０】
制御信号発生回路２５ａの第ｍ番目の定電流電源Ｃ２ａｍは、第ｍ番目のスイッチＳ２ａｍの一端と電源電圧Ｖ２との間に接続され、接続された定電流電源Ｃ２ａｍとスイッチＳ２ａｍは第１〜第ｎ番目まで並列に接続されている。また、スイッチＳ２ａ１〜Ｓ２ａｎの他端は参照電流端子Ｔ２１ａに共通に接続されている。ＮＭＯＳトランジスタＭ２１ａのドレイン端子は電流出力端子ＯＵＴ２１ａに接続され、ソース端子は電源電圧Ｖ２に接続され、ドレイン端子とゲート端子は互いに接続されている。また、ＮＭＯＳトランジスタＭ２１ａのゲート電圧が制御信号ＳＧ１となっている。
【００５１】
また、制御信号発生回路２６ａの第ｍ番目の定電流電源Ｃ３ａｍは、第ｍ番目のスイッチＳ３ａｍの一端と電源電圧Ｖ２との間に接続され、接続された定電流電源Ｃ３ａｍとスイッチＳ３ａｍは第１〜第ｎ番目まで並列に接続されている。また、スイッチＳ３ａ１〜Ｓ３ａｎの他端は参照電流端子Ｔ２２ａに共通に接続されている。ＮＭＯＳトランジスタＭ２２ａのドレイン端子は電流出力端子ＯＵＴ２２ａに接続され、ソース端子は電源電圧Ｖ２に接続され、ドレイン端子とゲート端子は互いに接続されている。また、ＮＭＯＳトランジスタＭ２２ａのゲート電圧が制御信号ＳＧ２となっている。
【００５２】
図５は、図２に示した遅延回路１０Ａの一構成例を示す回路図である。なお、遅延回路１０Ａ，１０Ｂの構成は同様のものであり、遅延回路１０Ｂについては図示しないが、以下の説明において、図５において遅延回路１０Ａの構成要素及びその動作を示す電流の符号の最後尾のａの代わりにｂを付して、遅延回路１０Ｂの構成と動作を説明する符号とする。ここでは遅延回路１０Ａを例として、図５を用いて回路構成を説明する。また、図１に示した基本セル１０−２〜１０−Ｎ内の遅延回路（不図示）においても同じ回路構成である。
【００５３】
本形態における遅延回路１０Ａは図５に示すように、第１及び第２及び第５のＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａ，Ｍ３５ａから構成される第１の差動回路と、第３及び第４及び第６のＮＭＯＳトランジスタＭ３３ａ，Ｍ３４ａ，Ｍ３６ａから構成される第２の差動回路とから構成されている。
【００５４】
ＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａのゲート端子はそれぞれ遅延回路１０Ａの第１及び第２の入力端子ＩＮ１１ａ，ＩＮ１２ａである。
【００５５】
ＮＭＯＳトランジスタＭ３１ａ，Ｍ３４ａのドレイン端子は互いに接続され遅延回路１０Ａの第２の出力端子ＯＵＴ１２ａであり、また、抵抗素子Ｒ１１ａを介して第１の電源電圧Ｖ１に接続されている。ＮＭＯＳトランジスタＭ３２ａ，Ｍ３３ａのドレイン端子は互いに接続され遅延回路１０Ａの第１の出力端子ＯＵＴ１１ａであり、また、抵抗素子Ｒ１２ａを介して第１の電源電圧Ｖ１に接続されている。
【００５６】
ＮＭＯＳトランジスタＭ３１ａのドレイン端子とＮＭＯＳトランジスタＭ３３ａのゲート端子とは互いに接続されており、また、ＮＭＯＳトランジスタＭ３２ａのドレイン端子とＮＭＯＳトランジスタＭ３４ａのゲート端子とは互いに接続されている。
【００５７】
ＮＭＯＳトランジスタＭ３５ａ，Ｍ３６ａのゲート端子にはそれぞれ制御信号ＳＧ１，ＳＧ２が入力され、ソース端子は第１の電源電圧Ｖ１よりも低い電位を有する第２の電源電圧Ｖ２に共通に接続されている。
【００５８】
ＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａのソ−ス端子はＮＭＯＳトランジスタＭ３５ａのドレイン端子に共通に接続され、ＮＭＯＳトランジスタＭ３３ａ，Ｍ３４ａのソ−ス端子はＮＭＯＳトランジスタＭ３６ａのドレイン端子に共通に接続されている。
【００５９】
また、遅延回路１０ＢのＮＭＯＳトランジスタＭ３５ｂ，Ｍ３６ｂのゲート端子には制御信号ＳＧ３，ＳＧ４がそれぞれ入力される。
【００６０】
図６は、図２に示した加算回路１０Ｃの一構成例を示す回路図である。なお、図１に示した基本セル１０−２〜１０−Ｎ内の加算回路（不図示）においても同じ回路構成である。
【００６１】
本形態における加算回路１０Ｃは図６に示すように、第１及び第２及び第５のＮＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４５から構成される第１の差動回路と、第３及び第４及び第６ＮＭＯＳトランジスタＭ４３，Ｍ４４，Ｍ４６から構成される第２の差動回路から構成されている。
【００６２】
ＮＭＯＳトランジスタＭ４１〜Ｍ４４のゲート端子はそれぞれ加算回路１０Ｃの第１〜第４の入力端子ＩＮ１３〜ＩＮ１６である。
【００６３】
ＮＭＯＳトランジスタＭ４１，Ｍ４３のドレイン端子は互いに接続され加算回路１０Ｃの第２の出力端子ＯＵＴ１４であり、また、抵抗素子Ｒ２１を介して第１の電源電圧Ｖ１に接続されている。ＮＭＯＳトランジスタＭ４２，Ｍ４４のドレイン端子は互いに接続され加算回路１０Ｃの第１の出力端子ＯＵＴ１３であり、また、抵抗素子Ｒ２２を介して電源電圧Ｖ１に接続されている。
【００６４】
ＮＭＯＳトランジスタＭ４１，Ｍ４２のソース端子とＮＭＯＳトランジスタＭ４５のドレイン端子とが互いに接続され、ＮＭＯＳトランジスタＭ４３，Ｍ４４のソース端子とＮＭＯＳトランジスタＭ４６のドレイン端子とが接続されている。
【００６５】
ＮＭＯＳトランジスタＭ４５のゲート端子には制御信号ＳＧ５が入力され、ＮＭＯＳトランジスタＭ４６のゲート端子には制御信号ＳＧ６が入力され、定電流電源Ｃ４は、ＮＭＯＳトランジスタＭ４５，Ｍ４６のソ−ス端子と、第２の電源電圧Ｖ２との間に接続されている。
【００６６】
以下に、上記のように構成されたリング型ＶＣＯの動作について説明する。
【００６７】
図１において、基本セル１０−１のセル入力端子ＩＮ１，ＩＮ２に入力された差動信号は、所定の遅延時間を以て基本セル１０−１のセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００６８】
基本セル１０−１のセル出力端子ＯＵＴ１，ＯＵＴ２から出力された差動信号は基本セル１０−２のセル入力端子ＩＮ１，ＩＮ２に入力され、同様に所定の遅延時間を以て基本セル１０−２のセル出力端子ＯＵＴ１，ＯＵＴ２から正転出力される。
【００６９】
同様に、基本セル１０−Ｎまで、前段の基本セルのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された差動信号は、次段の基本セルのセル入力端子ＩＮ１，ＩＮ２にそれぞれ順次入力される。
【００７０】
最終段の基本セル１０−Ｎのセル出力端子ＯＵＴ１，ＯＵＴ２から出力された差動信号は、その論理が逆となるように初段の基本セル１０−１のセル入力端子ＩＮ２，ＩＮ１に入力される。このように、基本セル１０−１に入力された差動信号が基本セル１０−２〜１０−Ｎに順に入力され、その後、基本セル１０−Ｎから出力された差動信号が基本セル１０−１に入力されることにより、発振動作が得られる。
【００７１】
ここで、リング型ＶＣＯの発振周波数は、基本セル各段における遅延時間を基準とした、基本セルの接続段数によって決定される。以下に、基本セル各段あたりの遅延時間がどのようにして決定されるかを基本セル１０−１を例として、図２を用いて説明する。
【００７２】
図２において、遅延回路１０Ａにおける遅延時間をｄ１、遅延回路１０Ｂにおける遅延時間をｄ２とする。
【００７３】
遅延回路１０Ａにおける遅延時間ｄ１は、制御信号ＳＧ１，ＳＧ２によって決定され、遅延回路１０Ｂにおける遅延時間ｄ２は、制御信号ＳＧ３，ＳＧ４によって決定される。また、加算回路１０Ｃにおいては、制御信号ＳＧ５，ＳＧ６によって、遅延回路１０Ａ，１０Ｂからの出力の加算割合を制御するための加算割合係数ｋ（０≦ｋ≦１）が決定される。
【００７４】
基本セル１０−１における遅延時間は、まず、遅延回路１０Ｂの遅延時間ｄ２に対して加算割合係数ｋが乗算され、その後、遅延時間ｄ２に加算割合係数ｋが乗算された値と遅延時間ｄ１の値とが加算される。
【００７５】
これにより、基本セル１０−１のセル入力端子ＩＮ１，ＩＮ２からセル出力端子ＯＵＴ１，ＯＵＴ２までの遅延時間は、（ｄ１＋ｋ×ｄ２）と表される。
【００７６】
さらに、基本セルがＮ段複数接続されたリング型ＶＣＯの発振周波数Ｆｒは、Ｆｒ＝１／｛２Ｎ×（ｄ１＋ｋ×ｄ２）｝と表される。
【００７７】
本形態のリング型ＶＣＯにおいては、まず、制御信号ＳＧ１〜ＳＧ４の電圧が中心周波数調整回路２０により決定され、それにより、遅延回路１０Ａ，１０Ｂにおける遅延時間ｄ１，ｄ２が固定され、その後、ＰＬＬから出力された制御信号ＳＧ５，ＳＧ６により所望の周波数への同期動作が行われる。
【００７８】
所望の発振周波数帯域のほぼ中心の周波数を発振中心周波数Ｆｃとすると、基本セルがＮ段複数接続されたリング型ＶＣＯの発振中心周波数Ｆｃは、Ｆｃ＝１／｛２Ｎ×（ｄ１＋０．５×ｄ２）｝と表される。
【００７９】
発振中心周波数Ｆｃを変化させたい場合は、制御信号ＳＧ１〜ＳＧ４の電圧を変化させ、それにより遅延時間ｄ１，ｄ２をそれぞれ変化させる。遅延時間ｄ１，ｄ２は制御信号ＳＧ１〜ＳＧ４により広範囲に調整できるので、本形態においては、発振中心周波数Ｆｃを広い周波数範囲で設定することが可能である。
【００８０】
また、ＰＬＬから出力された制御信号ＳＧ５，ＳＧ６により加算割合係数ｋがｋ＝０に設定された場合は、遅延回路１０Ａのみにおける遅延時間ｄ１で発振周波数が決められ、また、ｋ＝１に設定された場合は、遅延回路１０Ａにおける遅延時間と遅延回路１０Ｂにおける遅延時間との和（ｄ１＋ｄ２）で発振周波数が決められる。
【００８１】
このように、加算割合係数ｋによって、基本セル１０−１における遅延時間はｄ１〜（ｄ１＋ｄ２）の間で連続的に変化する。そのため、本形態においては、遅延回路１０Ｂにおける遅延時間ｄ２の時間長に応じた可変周波数範囲が得られる。
【００８２】
以上のことから本形態により、広い周波数領域で発振をし、広い周波数可変帯域を有するリング型ＶＣＯを実現できる。
【００８３】
次に、中心周波数調整回路２０における制御信号ＳＧ１〜ＳＧ４の出力動作について詳細に説明する。
【００８４】
図３に示した遅延時間調整回路２０ａにおいて、定電流電源Ｃ１１ａから出力される電流をＩ１１ａ、定電流電源Ｃ１２ａから出力される電流をＩ１２ａとする。なお、電流Ｉ１１ａと電流Ｉ１２ａとの和は常に一定になるように設定されている。
【００８５】
電流Ｉ１１ａ，Ｉ１２ａはＮＭＯＳトランジスタＭ１１ａ，Ｍ１２ａにおいて制御信号ＳＧ１，ＳＧ２の電圧に変換され、基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ａにそれぞれ入力される。
【００８６】
同様に、遅延時間調整回路２０ｂ内の電流Ｉ１１ｂと電流Ｉ１２ｂの値との和は常に一定に設定されており、電流Ｉ１１ｂ，Ｉ１２ｂはＮＭＯＳトランジスタＭ１１ｂ，Ｍ１２ｂにおいて制御信号ＳＧ３，ＳＧ４の電圧に変換され、基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ｂにそれぞれ入力される。
【００８７】
図４に示した遅延時間調整回路２０ａにおいて、カレントミラー回路２１ａ，２２ａの参照電流端子Ｔ２１ａ，Ｔ２２ａから出力される電流をＩ３１ａ，Ｉ３２ａ、カレントミラー回路２１ａ，２２ａの電流出力端子ＯＵＴ２１ａ，ＯＵＴ２２ａから出力される電流をＩ２１ａ，Ｉ２２ａとする。
【００８８】
また、制御信号発生回路２５ａのスイッチＳ２ａ１〜Ｓ２ａｎと制御信号発生回路２６ａのスイッチＳ３ａ１〜Ｓ３ａｎにおいては、第ｍ番目のスイッチＳ２ａｍとスイッチＳ２ａｍとが組になっており、互いに逆論理で開閉するようになっている。すなわち、スイッチＳ２ａｍがｏｎの場合、スイッチＳ３ａｍはｏｆｆであり、スイッチＳ２ａｍがｏｆｆの場合、スイッチＳ３ａｍはｏｎである。第１〜第ｎ番目のスイッチの組はそれぞれ独立して任意に設定される。
【００８９】
それにより、カレントミラー回路２１ａ，２２ａの参照電流端子Ｔ２１ａ，Ｔ２２ａから出力される電流Ｉ３１ａ，Ｉ３２ａは定電流電源Ｃ２ａ１〜Ｃ２ａｎ，Ｃ３ａ１〜Ｃ３ａｎとスイッチＳ２ａ１〜Ｓ２ａｎ，Ｓ３ａ１〜Ｓ３ａｎとによって２進数で任意にそれぞれ設定される。
【００９０】
カレントミラー回路２１ａの電流出力端子ＯＵＴ２１ａから電流Ｉ３１ａと同値の電流Ｉ２１ａが出力され、カレントミラー回路２２ａの電流出力端子ＯＵＴ２２ａから電流Ｉ３２ａと同値の電流Ｉ２２ａが出力される。それにより、電流Ｉ２１ａと電流Ｉ２２ａとの和は常に一定となるように設定できる。
【００９１】
カレントミラー回路２１ａ，２２ａの電流出力端子ＯＵＴ２１ａ，ＯＵＴ２２ａから出力された電流Ｉ２１ａ，Ｉ２２ａはＮＭＯＳトランジスタＭ２１ａ，Ｍ２２ａにおいて制御信号ＳＧ１，ＳＧ２の電圧にそれぞれ変換され、該制御信号ＳＧ１，ＳＧ２は基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ａにそれぞれ入力される。
【００９２】
同様にして、遅延時間調整回路２０ｂ内の電流Ｉ２１ｂと電流Ｉ２２ｂとの和は常に一定となっており、電流Ｉ２１ｂ，Ｉ２２ｂはＮＭＯＳトランジスタＭ２１ｂ，Ｍ２２ｂにおいて制御信号ＳＧ３，ＳＧ４の電圧に変換され、該制御信号ＳＧ３，ＳＧ４は基本セル１０−１〜１０−Ｎ内に設けられた遅延回路１０Ｂにそれぞれ入力される。
【００９３】
なお、図４に示した中心周波数調整回路は図３に示したものに比べると、リング型ＶＣＯの発振中心周波数Ｆｃを２進数で設定することができ、デジタル回路での調整が容易になる。
【００９４】
次に、遅延回路１０Ａ，１０Ｂにおける遅延動作について遅延回路１０Ａを例に挙げて説明する。
【００９５】
図５において、ＮＭＯＳトランジスタＭ３５ａ，Ｍ３６ａを流れる電流をＩ４ａ，Ｉ５ａとし、ＮＭＯＳトランジスタＭ３１ａ，Ｍ３２ａを流れる電流をＩ４１ａ，Ｉ４２ａとし、ＮＭＯＳトランジスタＭ３３ａ，Ｍ３４ａを流れる電流をＩ５２ａ，Ｉ５１ａとする。
【００９６】
図７は、図５に示した遅延回路１０Ａの出力電圧の時間による変化を説明するための図であり、（ａ）は入力端子ＩＮ１１ａ，ＩＮ１２ａの電圧の変化を示す図、（ｂ）は電流Ｉ５ａの値が小さな場合において（ａ）に示す入力端子ＩＮ１１ａ，ＩＮ１２ａの電圧の変化に伴う出力端子ＯＵＴ１１ａ，ＯＵＴ１２ａの電圧の変化を示す図、（ｃ）は電流Ｉ５ａの値が大きな場合において（ａ）に示す入力端子ＩＮ１１ａ，ＩＮ１２ａの電圧の変化に伴う出力端子ＯＵＴ１１ａ，ＯＵＴ１２ａの電圧の変化を示す図である。
【００９７】
ここで、入力端子ＩＮ１１ａの電圧が、図７（ａ）のように入力端子ＩＮ１２ａの電圧より十分に高くなった場合、すなわち、入力端子ＩＮ１１ａの論理が“０”から“１”に変わった場合を考える。
【００９８】
まず、電流Ｉ４１ａが流れると同時に出力端子ＯＵＴ１２ａの電圧が降下する。ところが、ＮＭＯＳトランジスタＭ３３ａ内に蓄積された電荷によって電流Ｉ５２ａが時間ｔｄの間、流れ続ける。そのために入力端子ＩＮ１１ａの論理が“０”から“１”に変わった時から出力端子ＯＵＴ１１ａの論理が“１”になるまでに、時間ｔｄを要してしまう。この時間ｔｄが第２の差動回路における遅延時間である。
【００９９】
電流Ｉ５１ａと電流Ｉ５２ａとの和は常に電流Ｉ５ａの値であるため、第２の差動回路における遅延時間ｔｄは電流Ｉ５ａの大きさに依存し、電流Ｉ５ａの値が小さいと図７（ｂ）に示すように短くなり、電流Ｉ５ａの値が大きいと図７（ｃ）に示すように長くなる。すなわち、制御信号ＳＧ２の電圧によって第２の差動回路における遅延時間ｔｄが決定され、また同様に、制御信号ＳＧ１の電圧によって第１の差動回路における遅延時間が決定される。
【０１００】
次に、加算回路１０Ｃの動作について図６を用いて説明する。
【０１０１】
図６においてＮＭＯＳトランジスタＭ４５を流れる電流をＩ６とし，ＮＭＯＳトランジスタＭ４６を流れる電流をＩ７とする。
【０１０２】
電流Ｉ６，Ｉ７は、制御信号ＳＧ５，ＳＧ６の電圧によって制御され、また、定電流電源Ｃ４により電流Ｉ６と電流Ｉ７との和は一定となり、加算割合係数ｋは、０≦ｋ≦１とされる。加算割合係数ｋは電流Ｉ６と電流Ｉ７との比によって変化する。
【０１０３】
遅延回路１０Ａから出力され、ＮＭＯＳトランジスタＭ４１，Ｍ４２に入力された遅延時間ｄ１を有する第１及び第２の差動信号と、遅延回路１０Ｂから出力され、ＮＭＯＳトランジスタＭ４４，Ｍ４３に入力された遅延時間ｄ２を有し、加算割合係数ｋを乗算された第３及び第４の差動信号とは、抵抗素子Ｒ２１，Ｒ２２において、それぞれベクトル加算される。遅延時間（ｄ１＋ｋ×ｄ２）を有した第５及び第６の差動信号が出力端子ＯＵＴ１，ＯＵＴ２から出力される。
【０１０４】
なお、本形態においては、遅延回路１０Ａ，１０Ｂにおいて第１〜第６のＮＭＯＳトランジスタＭ３１ａ〜Ｍ３６ａを用いたが、第１〜第６のＮＭＯＳトランジスタＭ３１ａ〜Ｍ３６ａの代わりに、第１〜第６のＰＭＯＳトランジスタを用いることも可能である。ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いることによって、第１の電源電圧の電位と第２の電源電圧の電位とを入れ替えるのは言うまでもない。
【０１０５】
また、本形態においては、遅延回路１０Ａ，１０Ｂにおいて抵抗Ｒ１１ａ，Ｒ１２ａを用いたが、抵抗Ｒ１１ａ，Ｒ１２ａの代わりに、ドレイン端子が第１の電源電圧Ｖ１に接続され、ゲート端子に第１及び第２の電源電圧によって決定される第３の電源電圧が印加され、ソース端子が第２の出力端子ＯＵＴ１２ａである第１のＰＭＯＳトランジスタと、ドレイン端子が第１の電源電圧Ｖ１に接続され、ゲート端子に第３の電源電圧が印加され、ソース端子が第１の出力端子ＯＵＴ１１ａである第２のＰＭＯＳトランジスタとを用いることも可能である。なお、第３の電源電圧においては、ＰＭＯＳトランジスタを正常に動作させる為に必要となる電圧とする。
【０１０６】
以上のことから本形態のリング型ＶＣＯにおいては、広い周波数領域で出力振幅値が一定で安定しており、複数の差動回路から構成されているため、電源電圧の変動及び外部の回路からのノイズの影響を受けにくい。そのため安定した発振出力を有し、低ジッタのリング型ＶＣＯを実現できる。
【０１０７】
【発明の効果】
以上説明したように本発明においては、複数段接続された基本セルのそれぞれに、第１及び第２の遅延回路と加算回路を配置し、また、第１及び第２の遅延回路の出力振幅値が一定となるように、その遅延時間を制御するための信号を出力する中心周波数調整回路を設け、加算回路にて、第２の遅延回路から出力された差動信号の遅延時間に加算割合係数を乗算した値と第１の遅延回路から出力された差動信号の遅延時間の値とを加算する構成としたため、基本セルの遅延時間を広範囲に連続的に安定して変化するように設定することができる。
【０１０８】
また、負荷抵抗に他の回路からのノイズによる影響を受けにくい素子を使用することにより、従来から使用されているＰＭＯＳトランジスタの内部抵抗を調整回路によって制御する方法に比べて負荷抵抗内で発生するノイズを格段に減らすことができ、電源電圧の変動やノイズの影響を従来技術に比べて格段に低減することができる。
【０１０９】
また、遅延時間を調整するための制御信号と加算割合係数を調整するための制御信号が差動電圧であるため、上述したものと同様に、ノイズの影響を従来技術に比べて格段に低減することができる。
【０１１０】
それにより、広域の周波数帯において、発振停止のない連続的でかつ直線的な周波数変化を有し、従来例のリング型ＶＣＯに比べると約５倍の周波数可変幅を得ることができ、かつ低ジッタのリング型ＶＣＯを実現できる。
【０１１１】
また、所定の値に２の階乗で示される値が乗算された互いに異なる電流を出力する複数の定電流電源が互いに並列に接続され、該複数の定電流電源の出力が選択される構成の中心周波数調整回路を用いた場合は、リング型ＶＣＯの発振中心周波数が２進数で設定され、それにより、デジタル回路において容易に周波数を調整することが可能である。
【図面の簡単な説明】
【図１】本発明のリング型ＶＣＯの実施の一形態を示すブロック図である。
【図２】図１に示した基本セルの一構成例を示す図である。
【図３】図１に示した中心周波数調整回路の一例を説明するための図である。
【図４】図１に示した中心周波数調整回路の他の例を説明するための図である。
【図５】図２に示した遅延回路の一構成例を示す回路図である。
【図６】図２に示した加算回路の一構成例を示す回路図である。
【図７】図５に示した遅延回路の出力電圧の時間による変化を説明するための図であり、（ａ）は入力端子の電圧の変化を示す図、（ｂ）は遅延時間が短い場合において（ａ）に示す入力端子の電圧の変化に伴う出力端子の電圧の変化を示す図、（ｃ）は遅延時間が長い場合において（ａ）に示す入力端子の電圧の変化に伴う出力端子の電圧の変化を示す図である。
【図８】従来のリング型ＶＣＯの一構成例を示す図であり、（ａ）は全体の構成を示す図、（ｂ）は、（ａ）に示した基本セルの回路図である。
【符号の説明】
１０−１〜１０−Ｎ 基本セル
１０Ａ，１０Ｂ 遅延回路
１０Ｃ 加算回路
２０ 中心周波数調整回路
２１ａ，２２ａ カレントミラー回路
２５ａ，２６ａ 制御信号発生回路
Ｃ１１ａ，Ｃ１２ａ，Ｃ２ａ１〜Ｃ２ａｎ，Ｃ２ａｍ，Ｃ３ａ１〜Ｃ３ａｎ，Ｃ３ａｍ，Ｃ４ 定電流電源
ＩＮ１，ＩＮ２ セル入力端子
ＩＮ１１ａ，ＩＮ１１ｂ，ＩＮ１２ａ，ＩＮ１２ｂ，ＩＮ１３〜ＩＮ１６ 入力端子
Ｍ１１ａ，Ｍ１２ａ，Ｍ２１ａ，Ｍ２２ａ，Ｍ３１ａ〜Ｍ３６ａ，Ｍ４１〜Ｍ４６ ＮＭＯＳトランジスタ
ＯＵＴ１，ＯＵＴ２ セル出力端子
ＯＵＴ１１ａ，ＯＵＴ１１ｂ，ＯＵＴ１２ａ，ＯＵＴ１２ｂ，ＯＵＴ１３，ＯＵＴ１４ 出力端子
ＯＵＴ２１ａ，ＯＵＴ２２ａ 電流出力端子
Ｒ１１ａ，Ｒ１２ａ，Ｒ２１，Ｒ２２ 抵抗素子
Ｓ２ａ１〜Ｓ２ａｎ，Ｓ２ａｍ，Ｓ３ａ１〜Ｓ３ａｎ，Ｓ３ａｍ スイッチ
Ｔ２１ａ，Ｔ２２ａ 参照電流端子
Claims (7)
- 第１及び第２のセル入力端子と、該第１及び第２のセル入力端子から入力された信号がそれぞれ正転出力される第１及び第２のセル出力端子とを有してなる複数の基本セルが、前段の基本セルの第１及び第２のセル出力端子が次段の基本セルの第１及び第２のセル入力端子にそれぞれ接続されるように直列に接続され、最終段の基本セルの第１及び第２のセル出力端子が最前段の基本セルの第２及び第１のセル入力端子に論理が逆となるように接続されてなる電圧制御発振器において、
前記複数の基本セル毎の遅延時間を設定するための制御信号を出力する中心周波数調整回路を有し、
前記複数の基本セルのそれぞれは、
前記中心周波数調整回路から出力された制御信号に基づいて遅延時間が設定され、前記第１及び第２のセル入力端子からの信号を前記設定された遅延時間だけ遅延して出力する第１遅延回路と、
前記中心周波数調整回路から出力された制御信号に基づいて前記第１の遅延回路とは独立して遅延時間が設定され、前記第１の遅延回路からの出力信号を前記設定された遅延時間だけ遅延して出力する第２遅延回路と、
前記第１の遅延回路からの出力と前記第２の遅延回路からの出力とを外部から制御される加算割合係数に基づく割合で加算し、前記第１及び第２のセル出力端子に出力する加算回路とを有することを特徴とする電圧制御発振器。 - 請求項１に記載の電圧制御発振器において、
前記中心周波数調整回路は、
一端が第１の電源電圧に接続され、一定の電流を出力する第１の定電流電源と、
ドレイン端子が前記第１の定電流電源の他端に接続され、ソース端子が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続された第１のＮＭＯＳトランジスタと、
一端が前記第１の電源電圧に接続され、一定の電流を出力する第２の定電流電源と、
ドレイン端子が前記第２の定電流電源の他端に接続され、ソース端子が前記第２の電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続された第２のＮＭＯＳトランジスタとを有する複数の遅延時間調整回路からなることを特徴とする電圧制御発振器。 - 請求項１に記載の電圧制御発振器において、
前記中心周波数調整回路は、
互いに並列に接続された複数のスイッチと、
前記複数のスイッチのそれぞれに１つずつ直列に接続され、所定の値に２の階乗で示される値が乗算された互いに異なる電流を出力する複数の定電流電源と、
前記複数のスイッチの前記定電流電源が接続されていない側と接続され、前記複数のスイッチと前記複数の定電流電源によって設定された電流を出力する参照電流端子及び該参照電流端子から出力される電流と同値の電流を出力する電流出力端子を有するカレントミラー回路と、
ドレイン端子が前記カレントミラー回路の電流出力端子に接続され、ソース端子が電源電圧に接続され、ゲート端子が前記複数の基本セルにそれぞれ接続され、ドレイン端子とゲート端子とが互いに接続されたＮＭＯＳトランジスタとを具備する第１及び第２の制御信号発生回路からなる複数の遅延時間調整回路を有することを特徴とする電圧制御発振器。 - 請求項１に記載の電圧制御発振器において、
前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続された第３のＮＭＯＳトランジスタと、
ゲート端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続された第４のＮＭＯＳトランジスタと、
ソース端子が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＮＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＮＭＯＳトランジスタとを有することを特徴とする電圧制御発振器。 - 請求項１に記載の電圧制御発振器において、
前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＰＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＰＭＯＳトランジスタと、
ゲート端子が前記第１のＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＰＭＯＳトランジスタのドレイン端子に接続された第３のＰＭＯＳトランジスタと、
ゲート端子が前記第２のＰＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＰＭＯＳトランジスタのドレイン端子に接続された第４のＰＭＯＳトランジスタと、
ソース端子が前記第１の電源電圧よりも高い電位を有する第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＰＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＰＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＰＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＰＭＯＳトランジスタとを有することを特徴とする電圧制御発振器。 - 請求項１に記載の電圧制御発振器において、
前記第１及び第２の遅延回路のそれぞれは、
第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された信号が前記中心周波数調整回路から出力される制御信号に基づいて所定の遅延時間をもってそれぞれ正転出力される第１及び第２の出力端子と、
ドレイン端子が第１の電源電圧にそれぞれ接続され、ゲート端子が第３の電源電圧に共通に接続された第１及び第２のＰＭＯＳトランジスタと、
ゲート端子が前記第１の入力端子であり、ドレイン端子が前記第１のＰＭＯＳトランジスタのソース端子に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記第２のＰＭＯＳトランジスタのソース端子に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続された第３のＮＭＯＳトランジスタと、
ゲート端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのドレイン端子に接続された第４のＮＭＯＳトランジスタと、
ソース端子が第２の電源電圧に接続され、ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第５のＮＭＯＳトランジスタと、
ソース端子が前記第２の電源電圧に接続され、ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子が前記中心周波数調整回路に接続された第６のＮＭＯＳトランジスタとを有することを特徴とする電圧制御発振器。 - 請求項１に記載の電圧制御発振器において、
前記加算回路は、
前記第１の遅延回路から出力された信号が入力される第１及び第２の入力端子と、
前記第２の遅延回路から出力された信号が入力される第３及び第４の入力端子と、
前記第１及び第２の入力端子に入力された信号と前記第３及び第４の入力端子に入力された信号とを前記加算割合係数に基づく割合で加算し、それぞれ出力する第１及び第２の出力端子と、
ゲート端子が前記第１の入力端子であり、ドレイン端子が抵抗を介して第１の電源電圧に接続されるとともに前記第２の出力端子である第１のＮＭＯＳトランジスタと、
ゲート端子が前記第２の入力端子であり、ドレイン端子が前記抵抗を介して前記第１の電源電圧に接続されるとともに前記第１の出力端子である第２のＮＭＯＳトランジスタと、
ゲート端子が前記第３の入力端子であり、ドレイン端子が前記第２の出力端子である第３のＮＭＯＳトランジスタと、
ゲート端子が前記第４の入力端子であり、ドレイン端子が前記第１の出力端子である第４のＮＭＯＳトランジスタと、
ドレイン端子が前記第１及び第２のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子には外部から前記加算割合係数を制御するための信号が入力される第５のＮＭＯＳトランジスタと、
ドレイン端子が前記第３及び第４のＮＭＯＳトランジスタのソース端子に共通に接続され、ゲート端子には外部から前記加算割合係数を制御するための信号が入力される第６のＮＭＯＳトランジスタと、
一端が前記第５及び第６のＮＭＯＳトランジスタのソース端子に共通に接続され、他端が前記第１の電源電圧よりも低い電位を有する第２の電源電圧に接続された定電流電源とを有することを特徴とする電圧制御発振器。
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