JP3623061B2

JP3623061B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP3623061B2
Application number: JP33194096A
Authority: JP
Inventors: 隆志村上
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1996-12-12
Filing date: 1996-12-12
Publication date: 2005-02-23
Anticipated expiration: 2016-12-12
Also published as: JPH10173050A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関するものであり、より特定的には、半導体基板上に形成された絶縁体の構造とその形成方法に関するものである。
【０００２】
【従来の技術】
半導体デバイスにおける微細加工技術の発展にはめざましいものがあり、近年においては、０．３５μｍ以下の超微細加工を可能にしている。このような半導体デバイスの微細化に伴い、デバイス性能を左右する新たな問題点として、配線間容量の増加に起因した信号遅延が持ち上がってきている。
【０００３】
この問題を解決するため、配線間の絶縁膜として、低い比誘電率を有する絶縁材料の適用が盛んに検討されている。
【０００４】
以下に、低い比誘電率材料からなる絶縁膜を用いた、従来の半導体装置の一例を、図４及び図５に基づいて説明する。
図４は従来の半導体装置の構造を示す要部断面図であり、図４において、１は、例えばシリコン基板からなる半導体基板本体と、その上に形成された半導体素子とを有する半導体基板であり、２は半導体基板１上に形成されたシリコン酸化膜であり、３はシリコン酸化膜２上に形成された、例えばアルミ膜からなる下層配線である。
【０００５】
４は下層配線３を覆うように形成された、例えば比誘電率が３．２〜３．９であるシリコンフッ化酸化膜（ＳｉＯＦ膜）からなる、低誘電率層間膜である。
【０００６】
５は低誘電率層間膜４上に形成された、例えばアルミ膜からなる上層配線であり、低誘電率層間膜４を貫通し下層配線３表面に開口する接続孔６を介して、下層配線３に電気的に接続されている。
【０００７】
つぎに、このように構成された従来の半導体装置の製造方法について図５を用いて説明する。図５は従来の半導体装置の製造方法を工程順に示した要部断面図である。
【０００８】
まず、図５（ａ）に示されるように、例えばシリコン基板からなる半導体基板本体と、その上に形成された半導体素子とを有する半導体基板１上のシリコン酸化膜２上に、例えば、スパッタ法を用いて、アルミ膜からなる導電膜３ａを形成する。
【０００９】
次に、図５（ｂ）に示すように、例えばリソグラフィー及び反応性イオンエッチングにより、上記導電膜３ａを所望の形状にパターニングし、下層配線３を形成する。
【００１０】
次に、図５（ｃ）に示すように、下層配線３を覆うように、上記半導体基板１上に、例えば、ＥＣＲ（電子スピン共鳴：ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）プラズマＣＶＤ（化学気相成長：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて、ＳｉＦ_４とＯ_２を原料ガスとして、ＳｉＯＦ膜（シリコンフッ化酸化膜）からなる、低誘電率層間膜４を形成する。
【００１１】
ここで、形成されたＳｉＯＦ膜４は、その膜中にフッ素を含有しているので、多孔質の構造を有し、かつ、層間絶縁膜として一般的な材料であるシリコン酸化膜の比誘電率よりも低い値、具体的には、３．２〜３．９の比誘電率を有することとなる。
【００１２】
尚、ＳｉＯＦ膜４の形成に用いる原料ガスとしては、上記ガス系の代わりに、Ｃ_２Ｆ_６、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、Ｈｅ及びＯ_２を用いても良い。
【００１３】
次に、図５（ｄ）に示すように、写真製版技術を用い、所望の位置に低誘電率層間膜４を貫通するように形成された、下層配線３表面に開口する接続孔６を形成する。
【００１４】
その後、この接続孔６の内部を含む半導体基板１上の全面に、アルミ膜からなる導電膜を形成し、通常の写真製版技術を用い、この金属膜を所望の形状にパターニングして、下層配線３に電気的に接続される上層配線５を形成し、図４に示す半導体装置を得る。
【００１５】
尚、アルミ配線を４層、５層といった多数層有する半導体装置も従来から存在するが、上記においては、簡単のため、アルミ配線が２層の場合を従来例として示した。
【００１６】
【発明が解決しようとする課題】
しかるに、このような半導体装置においては、低誘電率層間膜であるＳｉＯＦ膜４がフッ素を含有しているため、誘電率は低いが、同時に、多孔質形状を示すことにより吸湿性が増大すると言った問題があった。
【００１７】
この発明は上記した点に鑑みてなされたものであり、絶縁体の誘電率を低減すると同時に、当該絶縁体の吸湿性の増加を引き起こさない半導体装置を得ることを目的とするものである。
【００１８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上に形成された導電体と、上記導電体を覆い、表面にボイドを有さずに内部の上記導電体より上にのみ複数のボイドを有する、配線間を絶縁するための層間絶縁体とを備えたものである。
【００１９】
又、上記層間絶縁体はフッ素を含有しないことを特徴とするものである。
【００２０】
又、上記複数のボイドが上記層間絶縁体内部に分布することを特徴とするものである。
【００２１】
この発明に係る半導体装置の製造方法は、半導体基板上に導電体を覆う絶縁体を形成する工程と、上記絶縁体に不活性ガスイオンを注入する工程と、上記絶縁体を熱処理する工程とを含むものである。上記絶縁体に不活性ガスイオンを注入する工程では、異なる注入エネルギーを用いて上記絶縁体に不活性ガスイオンが複数回注入され、上記注入エネルギーは、１００ｋｅＶ以上であって上記導電体に上記不活性ガスイオンが注入されない大きさであることを特徴とするものである。
【００２３】
【発明の実施の形態】
実施の形態１．
以下に、この発明の実施の形態１について図１及び図２に基づいて説明する。図１はこの発明の実施の形態１における半導体装置の構造を示す要部断面図であり、図１において、１は、例えばシリコン基板からなる半導体基板本体と、その上に形成された半導体素子とを有する半導体基板、２は半導体基板１上に形成されたシリコン酸化膜、３はシリコン酸化膜２上に形成された、例えばアルミ膜からなる下層配線である。
【００２４】
７は下層配線３を覆うように形成された、その表面が緻密な構造をとる一方、内部には複数のボイド８を有する層間絶縁膜であり、本実施の形態１においては、例えば、ＴＥＯＳ酸化膜、ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）等のシリコン酸化膜を用いている。
【００２５】
ここで、ボイド８は、その形成条件によって異なるが、直径０．０１〜０．１μｍ程度の大きさを有するものであり、当該ボイド８の内部は、形成時に注入される不活性ガス（例えば、アルゴンなど）、形成に用いる熱処理雰囲気中のガス（例えば、窒素など）、又は真空のいずれかであると考えられる。しかし、そのいずれにしても、当該ボイド８の比誘電率はほぼ１である。
【００２６】
５は層間絶縁膜７上に形成された、例えばアルミ膜からなる上層配線であり、層間絶縁膜７を貫通し下層配線３表面に開口する接続孔６を介して、下層配線３に電気的に接続されている。
【００２７】
つぎに、このように構成された半導体装置の製造方法について図２を用いて説明する。図２は本実施の形態１における半導体装置の製造方法を工程順に示した要部断面図である。
【００２８】
まず、図２（ａ）に示されるように、例えばシリコン基板からなる半導体基板本体と、その上に形成された半導体素子とを有する半導体基板１上のシリコン酸化膜２上に、例えば、スパッタ法を用いて、アルミ膜からなる導電膜３ａを形成する。
【００２９】
次に、図２（ｂ）に示すように、例えばリソグラフィー及び反応性イオンエッチングにより、上記導電膜３ａを所望の形状にパターニングし、下層配線３を形成する。
【００３０】
次に、図２（ｃ）に示すように、下層配線３を覆うように、上記半導体基板１上に、例えば、約０．６μｍの膜厚となるように、ＣＶＤ法を用いてＴＥＯＳ酸化膜からなる層間絶縁膜７を形成する。
尚、ここで、上記ＴＥＯＳ酸化膜の代わりに、ＳＯＧ等のシリコン酸化膜を形成し、層間絶縁膜７としても良い。
【００３１】
次に、図２（ｄ）に示すように、層間絶縁膜７に不活性ガスイオン９を注入する。
【００３２】
具体的には、例えば、アルゴンをドーズ量として５×１０^１６ｃｍ^−２だけ注入する。又、注入エネルギーは、下層配線３にアルゴンイオンが注入されないようにするために、約３００ｋｅＶ（飛程：Ｒｐ＝０．２９５μｍ、ΔＲｐ＝０．０６７μｍ）以下とすることとし、かつ、層間絶縁膜７の表面近傍にボイド８が形成されないようにするために、約１００ｋｅＶ（飛程：Ｒｐ＝０．０８２μｍ、ΔＲｐ＝０．０２８μｍ）以上とする。
【００３３】
ここで、層間絶縁膜７の表面近傍にボイド８が形成されないようにしているのは、ボイド８が表面近傍に形成された場合、吸湿性が高くなる可能性があり、しかも、層間絶縁膜７表面の平坦性が劣化するからである。
【００３４】
尚、注入エネルギーの値は、上記のように、一定の幅の中から、任意に選択することが可能であり、ボイド８を層間絶縁膜７表面からどれだけの深さに形成したいかにより自由に選択できる。すなわち、注入イオン密度が最大となる飛程付近にボイド８が形成されるので、それに応じて、層間絶縁膜７の膜厚等を考慮して注入エネルギーを選択する。
ここで、本不活性ガスイオンの注入工程においては、未だ、ボイドは形成されていない。
【００３５】
次に、図２（ｅ）に示すように、イオン注入後、例えば、４００℃で、３０分間、窒素雰囲気において、層間絶縁膜７の熱処理を行う。
この熱処理により、層間絶縁膜７中に溶存しきれなくなったアルゴンが集まることにより、ボイド８が形成される。
【００３６】
次に、図２（ｆ）に示すように、写真製版技術を用い、所望の位置に層間絶縁膜７を貫通するように形成された、下層配線３表面に開口する接続孔６を形成する。
【００３７】
その後、この接続孔６の内部を含む半導体基板１上の全面に、アルミ膜からなる導電膜を形成し、通常の写真製版技術を用い、この金属膜を所望の形状にパターニングして、下層配線３に電気的に接続される上層配線５を形成し、図１に示す半導体装置を得る。
【００３８】
本実施の形態１においては、不活性ガスイオン９が層間絶縁膜７中に注入され、熱処理されることにより、シリコン酸化膜からなる層間絶縁膜７中の固溶度が低い上記不活性ガスが、層間絶縁膜７中に放出されて集まりボイド８が形成される。
【００３９】
ここで、ボイド８内部は、層間絶縁膜７中に固溶しきれなくなったアルゴンなどの不活性ガス、熱処理雰囲気中の窒素などのガス、又は真空のいずれであるかは、今のところ明らかではないが、いずれにしても当該ボイド８の比誘電率はほぼ１であるので、比誘電率の値の低いボイド８が形成されることにより、結果として、層間絶縁膜７の誘電率を全体として低くすることができるという効果を有する。
【００４０】
又、層間絶縁膜７にはフッ素が含まれていないので、吸湿性を増加してしまうこともない。
【００４１】
又、注入エネルギーを調節することによって、層間絶縁膜７の表面近傍にボイド８が形成されることを防止することができるので、外気と接する膜表面は緻密な構造とすることができ、そのため、吸湿性を増加してしまうこともなく、かつ、表面の平坦性を保つことも可能となる。
【００４２】
又、本実施の形態１はあらゆる種類の半導体装置に対して適用できるが、特に、高速動作が要求される論理回路素子、又はこれらを高集積化した論理回路装置、より特定的には、０．２μｍ以下の設計ルールのロジックＬＳＩに適用することにより、所望の高速動作が実現できるという効果を有する。
【００４３】
尚、上記の場合においては、アルゴンを層間絶縁膜７にイオン注入していたが、その他の不活性ガスイオン、例えばヘリウム、クリプトン等を注入しても良く、この場合においても、上記の場合と同様の効果を奏する。
但し、ドーズ量、注入エネルギー等は、注入するイオンによりそれぞれ異なる値を用いる必要がある。
【００４４】
実施の形態２．
この発明の実施の形態２は、上記した実施の形態１に対して、ボイドが層間絶縁膜の内部に広く分布している点で相違するだけであり、その他の点については上記した実施の形態１と同様である。
【００４５】
図３はこの発明の実施の形態２における半導体装置の構造を示す要部断面図である。本半導体装置は、上記実施の形態１の図１において示された半導体装置の構造に対して、ボイド８が、層間絶縁膜７の内部に広く分布している点について相違するものの、その他の点については図１にて示した半導体装置と同様の構造を備えたものである。
【００４６】
つぎに、このように構成された半導体装置の製造方法について説明する。
本実施の形態２における半導体装置の製造方法は、上記実施の形態１における図２（ｄ）において示された工程について異なる工程をとるものの、その他の工程については、図２にて示した半導体装置の製造方法と同様の工程を含むものである。
【００４７】
具体的には、本実施の形態２においては、図２（ｄ）にて示された１回のイオン注入工程に代わり、層間絶縁膜７に対して、注入エネルギーの異なる、複数回の不活性ガスイオンの注入を行っている。
【００４８】
ここで、複数回のイオン注入のそれぞれにおいて、注入イオンは不活性ガスイオンであればどのイオン種を用いても良く、各回においてそれぞれ異なる不活性ガスイオンを用いても良い。又、このとき、結果的にボイド８の形成される深さが異なるのであれば、異なる不活性ガスイオンに対して、たまたま、同じ値の注入エネルギーを用いることになってもかまわない。
【００４９】
上記エネルギーの異なる複数回のイオン注入により、熱処理工程後、層間絶縁膜７の内部にボイド８が広く分布することになる。
【００５０】
本実施の形態２においても、実施の形態１の場合と同様の効果を有する。
さらに、本実施の形態２においては、ボイド８の占める層間絶縁膜７中の体積率が増加するため、層間絶縁膜７の誘電率を、全体として、より低減することができるという効果を有する。
【００５１】
又、本実施の形態２においても、あらゆる種類の半導体装置に対して適用できるが、特に、高速動作が要求される論理回路素子、又はこれらを高集積化した論理回路装置、より特定的には、０．２μｍ以下の設計ルールのロジックＬＳＩに適用することにより、所望の高速動作が実現できるという効果を有する。
【００５２】
【発明の効果】
この発明に係る半導体装置は、半導体基板上に形成された導電体と、上記導電体を覆い、表面にボイドを有さずに内部の上記導電体上にのみ複数のボイドを有する、配線間を絶縁するための層間絶縁体とを具備するので、層間絶縁体の誘電率を低減できるため信号遅延を抑制でき、しかも、層間絶縁体の吸湿性の増加を引き起こさず、表面の平坦性を損なうこともないという効果を有する。
【００５３】
また、上記層間絶縁体はフッ素を含有しないことを特徴とするので、上記の場合に比べて、さらに、層間絶縁体の吸湿性の増加を引き起こしにくいという効果を有する。
【００５４】
また、上記複数のボイドが上記層間絶縁体内部に分布することを特徴とするので、上記の場合に比べ、さらに、層間絶縁体の誘電率を低減することができるという効果を有する。
【００５５】
この発明に係る半導体装置の製造方法は、半導体基板上に導電体を覆う絶縁体を形成する工程と、上記絶縁体に不活性ガスイオンを注入する工程と、上記絶縁体を熱処理する工程とを含んでいる。上記絶縁体に不活性ガスイオンを注入する工程では、異なる注入エネルギーを用いて上記絶縁体に不活性ガスイオンが複数回注入され、上記注入エネルギーは、１００ｋｅＶ以上であって上記導電体に前記不活性ガスイオンが注入されない大きさであるので、絶縁体の誘電率を低減できるとともに、当該絶縁体の吸湿性の増加を引き起こさない半導体装置を得ることができる。
【００５６】
また、上記絶縁体に不活性ガスイオンを注入する工程は、異なる注入エネルギーを用いて、上記絶縁体に不活性ガスイオンを複数回注入することを特徴とするので、上記の場合に比べ、さらに、絶縁体の誘電率を低減することができ、しかも、当該絶縁体の吸湿性の増加を引き起こさない半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置の構造を示す要部断面図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を工程順に示す要部断面図である。
【図３】この発明の実施の形態２における半導体装置の構造を示す要部断面図である。
【図４】従来の半導体装置の構造を示す要部断面図である。
【図５】従来の半導体装置の製造方法を工程順に示す要部断面図である。
【符号の説明】
１半導体基板、３導電体、７絶縁体、
８ボイド、９不活性ガスイオン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a structure of an insulator formed on a semiconductor substrate and a method for forming the same.
[0002]
[Prior art]
There are remarkable developments in microfabrication technology in semiconductor devices, and in recent years, ultrafine machining of 0.35 μm or less has become possible. With such miniaturization of semiconductor devices, signal delay due to an increase in inter-wiring capacitance has been raised as a new problem that affects device performance.
[0003]
In order to solve this problem, application of an insulating material having a low relative dielectric constant as an insulating film between wirings has been actively studied.
[0004]
Hereinafter, an example of a conventional semiconductor device using an insulating film made of a low relative dielectric constant material will be described with reference to FIGS.
FIG. 4 is a cross-sectional view of an essential part showing the structure of a conventional semiconductor device. In FIG. 4, reference numeral 1 denotes a semiconductor substrate having a semiconductor substrate body made of, for example, a silicon substrate and a semiconductor element formed thereon. Reference numeral 2 denotes a silicon oxide film formed on the semiconductor substrate 1, and reference numeral 3 denotes a lower layer wiring made of, for example, an aluminum film formed on the silicon oxide film 2.
[0005]
Reference numeral 4 denotes a low dielectric constant interlayer film formed of a silicon fluorinated oxide film (SiOF film) having a relative dielectric constant of 3.2 to 3.9, for example, so as to cover the lower layer wiring 3.
[0006]
Reference numeral 5 denotes an upper layer wiring made of, for example, an aluminum film formed on the low dielectric constant interlayer film 4. The lower layer wiring 3 passes through the connection hole 6 that penetrates the low dielectric constant interlayer film 4 and opens on the surface of the lower layer wiring 3. Is electrically connected.
[0007]
Next, a method of manufacturing the conventional semiconductor device configured as described above will be described with reference to FIG. FIG. 5 is a fragmentary cross-sectional view showing a conventional semiconductor device manufacturing method in the order of steps.
[0008]
First, as shown in FIG. 5A, on a silicon oxide film 2 on a semiconductor substrate 1 having a semiconductor substrate body made of, for example, a silicon substrate and a semiconductor element formed thereon, for example, a sputtering method is used. Is used to form a conductive film 3a made of an aluminum film.
[0009]
Next, as shown in FIG. 5B, the conductive film 3a is patterned into a desired shape by, for example, lithography and reactive ion etching to form the lower layer wiring 3.
[0010]
Next, as shown in FIG. 5C, for example, an ECR (Electron Cyclotron Resonance) plasma CVD (Chemical Vapor Deposition) is formed on the semiconductor substrate 1 so as to cover the lower layer wiring 3. A low dielectric constant interlayer film 4 made of a SiOF film (silicon fluorinated oxide film) is formed using SiF ₄ and O ₂ as source gases by using a deposition method.
[0011]
Here, since the formed SiOF film 4 contains fluorine in the film, it has a porous structure and a relative dielectric constant of a silicon oxide film which is a general material as an interlayer insulating film. It will have a lower value, specifically a dielectric constant of 3.2 to 3.9.
[0012]
In addition, as a source gas used for forming the SiOF film 4, C ₂ F ₆ , TEOS (Tetraethoxysilane), He, and O ₂ may be used instead of the gas system.
[0013]
Next, as shown in FIG. 5 (d), using the photoengraving technique, a connection hole 6 is formed at the desired position so as to penetrate the low dielectric constant interlayer film 4 and open to the surface of the lower wiring 3 To do.
[0014]
Thereafter, a conductive film made of an aluminum film is formed on the entire surface of the semiconductor substrate 1 including the inside of the connection hole 6, and this metal film is patterned into a desired shape using a normal photolithography technique. 4 is formed, and the semiconductor device shown in FIG. 4 is obtained.
[0015]
Note that semiconductor devices having multiple layers of aluminum wiring, such as four layers and five layers, have conventionally existed. However, in the above, for simplicity, the case of two layers of aluminum wiring is shown as a conventional example.
[0016]
[Problems to be solved by the invention]
However, in such a semiconductor device, since the SiOF film 4 which is a low dielectric constant interlayer film contains fluorine, the dielectric constant is low, but at the same time, the hygroscopicity is increased by exhibiting a porous shape. There was a problem.
[0017]
The present invention has been made in view of the above points, and an object of the present invention is to obtain a semiconductor device that reduces the dielectric constant of an insulator and does not cause an increase in hygroscopicity of the insulator.
[0018]
[Means for Solving the Problems]
The semiconductor device according to the present invention, a conductive body and formed on a semiconductor substrate, covering the conductor, a plurality of voids only above the interior of the conductor without a void in the surface, the inter-wire And an interlayer insulator for insulating .
[0019]
The interlayer insulator does not contain fluorine.
[0020]
Further, the plurality of voids are distributed inside the interlayer insulator .
[0021]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming an insulator covering a conductor on a semiconductor substrate, a step of implanting inert gas ions into the insulator, and a step of heat-treating the insulator. Is included. In the step of implanting the inert gas ions into the insulator, the inert gas ions are implanted into the insulator a plurality of times using different implantation energies, and the implantation energy is 100 keV or more, and the inert gas ions are implanted into the conductor. The size is such that active gas ions are not implanted.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
Embodiment 1 of the present invention will be described below with reference to FIGS. FIG. 1 is a cross-sectional view of a principal part showing the structure of a semiconductor device according to Embodiment 1 of the present invention. In FIG. 1, reference numeral 1 denotes a semiconductor substrate body made of, for example, a silicon substrate, and a semiconductor element formed thereon. 2 is a silicon oxide film formed on the semiconductor substrate 1, and 3 is a lower wiring made of, for example, an aluminum film formed on the silicon oxide film 2.
[0024]
Reference numeral 7 denotes an interlayer insulating film formed so as to cover the lower layer wiring 3 and having a dense surface while having a plurality of voids 8 inside. In the first embodiment, for example, TEOS oxidation A silicon oxide film such as a film or SOG (Spin on Glass) is used.
[0025]
Here, the void 8 has a diameter of about 0.01 to 0.1 μm, although it varies depending on the formation conditions, and the inside of the void 8 is filled with an inert gas (for example, for example, Argon, etc.), a gas in a heat treatment atmosphere used for formation (for example, nitrogen, etc.), or a vacuum. However, in any case, the relative dielectric constant of the void 8 is approximately 1.
[0026]
Reference numeral 5 denotes an upper layer wiring made of, for example, an aluminum film, which is formed on the interlayer insulating film 7. It is connected.
[0027]
Next, a manufacturing method of the semiconductor device configured as described above will be described with reference to FIG. FIG. 2 is a cross-sectional view of a principal part showing the manufacturing method of the semiconductor device in the first embodiment in the order of steps.
[0028]
First, as shown in FIG. 2A, on a silicon oxide film 2 on a semiconductor substrate 1 having a semiconductor substrate body made of, for example, a silicon substrate and a semiconductor element formed thereon, for example, a sputtering method is used. Is used to form a conductive film 3a made of an aluminum film.
[0029]
Next, as shown in FIG. 2B, the conductive film 3a is patterned into a desired shape by lithography and reactive ion etching, for example, to form the lower layer wiring 3.
[0030]
Next, as shown in FIG. 2C, a TEOS oxide film is formed on the semiconductor substrate 1 so as to cover the lower layer wiring 3 by using the CVD method so as to have a film thickness of about 0.6 μm, for example. An interlayer insulating film 7 made of is formed.
Here, instead of the TEOS oxide film, a silicon oxide film such as SOG may be formed to form the interlayer insulating film 7.
[0031]
Next, as shown in FIG. 2 (d), inert gas ions 9 are implanted into the interlayer insulating film 7.
[0032]
Specifically, for example, argon is implanted at a dose of 5 × 10 ¹⁶ cm ⁻² . The implantation energy is set to about 300 keV (range: Rp = 0.295 μm, ΔRp = 0.067 μm) or less in order to prevent argon ions from being implanted into the lower layer wiring 3, and the interlayer insulating film In order to prevent the void 8 from being formed in the vicinity of the surface 7, it is set to about 100 keV (range: Rp = 0.082 μm, ΔRp = 0.028 μm) or more.
[0033]
Here, the reason why the void 8 is not formed near the surface of the interlayer insulating film 7 is that if the void 8 is formed near the surface, there is a possibility that the hygroscopicity becomes high, and the interlayer insulating film 7. This is because the flatness of the surface deteriorates.
[0034]
The value of the implantation energy can be arbitrarily selected from a certain width as described above, and can be freely selected depending on how deep the void 8 is formed from the surface of the interlayer insulating film 7. Can be selected. That is, since the void 8 is formed in the vicinity of the range where the implantation ion density is maximum, the implantation energy is selected in consideration of the film thickness of the interlayer insulating film 7 and the like accordingly.
Here, no void is formed yet in the inert gas ion implantation step.
[0035]
Next, as shown in FIG. 2E, after the ion implantation, the interlayer insulating film 7 is heat-treated in a nitrogen atmosphere at 400 ° C. for 30 minutes, for example.
By this heat treatment, argon that cannot be completely dissolved in the interlayer insulating film 7 is collected, whereby a void 8 is formed.
[0036]
Next, as shown in FIG. 2 (f), using the photoengraving technique, the connection hole 6 that is formed so as to penetrate the interlayer insulating film 7 at a desired position and that opens on the surface of the lower wiring 3 is formed.
[0037]
Thereafter, a conductive film made of an aluminum film is formed on the entire surface of the semiconductor substrate 1 including the inside of the connection hole 6, and this metal film is patterned into a desired shape using a normal photolithography technique. 1 is formed, and the semiconductor device shown in FIG. 1 is obtained.
[0038]
In the first embodiment, inert gas ions 9 are implanted into the interlayer insulating film 7 and heat-treated, so that the inert gas having a low solid solubility in the interlayer insulating film 7 made of a silicon oxide film is produced. Then, they are discharged into the interlayer insulating film 7 and gather to form a void 8.
[0039]
Here, whether the inside of the void 8 is an inert gas such as argon, a gas such as nitrogen in a heat treatment atmosphere, or a vacuum, which cannot be completely dissolved in the interlayer insulating film 7, is clear at present. In any case, since the relative dielectric constant of the void 8 is almost 1, the formation of the void 8 having a low relative dielectric constant results in the overall dielectric constant of the interlayer insulating film 7 being changed. It has the effect that it can be lowered.
[0040]
Further, since the interlayer insulating film 7 does not contain fluorine, the hygroscopicity is not increased.
[0041]
Further, by adjusting the implantation energy, it is possible to prevent the formation of voids 8 in the vicinity of the surface of the interlayer insulating film 7, so that the film surface in contact with the outside air can have a dense structure. It becomes possible to keep the flatness of the surface without increasing the hygroscopicity.
[0042]
The first embodiment can be applied to all types of semiconductor devices. In particular, logic circuit elements that are required to operate at high speed, or logic circuit devices in which these are highly integrated, more specifically, 0 . When applied to a logic LSI having a design rule of 2 μm or less, the desired high-speed operation can be realized.
[0043]
In the above case, argon is ion-implanted into the interlayer insulating film 7, but other inert gas ions such as helium and krypton may be implanted. The same effect is produced.
However, it is necessary to use different values for the dose, implantation energy, and the like depending on the ions to be implanted.
[0044]
Embodiment 2. FIG.
The second embodiment of the present invention is different from the above-described first embodiment only in that the voids are widely distributed inside the interlayer insulating film, and the other points are the same as in the above-described first embodiment. Same as 1.
[0045]
FIG. 3 is a cross-sectional view of the main part showing the structure of the semiconductor device according to the second embodiment of the present invention. This semiconductor device is different from the structure of the semiconductor device shown in FIG. 1 of the first embodiment in that the voids 8 are widely distributed inside the interlayer insulating film 7, but the other points. Is provided with the same structure as the semiconductor device shown in FIG.
[0046]
Next, a method for manufacturing the semiconductor device configured as described above will be described.
The manufacturing method of the semiconductor device according to the second embodiment takes different steps with respect to the steps shown in FIG. 2D in the first embodiment, but the semiconductor device shown in FIG. The same process as that of the manufacturing method is included.
[0047]
Specifically, in the second embodiment, instead of the single ion implantation step shown in FIG. 2D, the interlayer insulating film 7 is inactivated several times with different implantation energies. Implanting gas ions.
[0048]
Here, in each of the multiple ion implantations, any ion species may be used as long as the implanted ions are inert gas ions, and different inert gas ions may be used each time. Further, at this time, if the depths at which the voids 8 are formed are different as a result, the same implantation energy may be used for different inert gas ions.
[0049]
By the multiple ion implantations with different energies, the voids 8 are widely distributed inside the interlayer insulating film 7 after the heat treatment step.
[0050]
The second embodiment also has the same effect as that of the first embodiment.
Further, in the second embodiment, since the volume ratio in the interlayer insulating film 7 occupied by the voids 8 is increased, there is an effect that the dielectric constant of the interlayer insulating film 7 can be further reduced as a whole.
[0051]
The second embodiment can also be applied to all types of semiconductor devices. In particular, logic circuit elements that require high-speed operation, or logic circuit devices in which these are highly integrated, more specifically, When applied to a logic LSI having a design rule of 0.2 μm or less, the desired high-speed operation can be realized.
[0052]
【The invention's effect】
A semiconductor device according to the present invention includes a conductor formed on a semiconductor substrate, and a conductor covering the conductor and having a plurality of voids only on the conductor inside without having a void on the surface . because comprising an interlayer insulator for insulating, it is possible to suppress a signal delay it is possible to reduce the dielectric constant of the interlayer insulator, moreover, it does not cause an increase in the hygroscopicity of the interlayer insulator, compromising the flatness of the surface There is also an effect that there is no.
[0053]
In addition, since the interlayer insulator does not contain fluorine, it has an effect that it is less likely to cause an increase in the hygroscopicity of the interlayer insulator as compared with the above case.
[0054]
Further, since the plurality of voids, characterized in that distributed within the interlayer insulator, compared with the above, further, it has the effect of reducing the dielectric constant of the interlayer insulator.
[0055]
A method of manufacturing a semiconductor device according to the present invention includes a step of forming an insulator covering a conductor on a semiconductor substrate, a step of implanting inert gas ions into the insulator, and a step of heat-treating the insulator. Contains. In the step of implanting the inert gas ions into the insulator, the inert gas ions are implanted into the insulator a plurality of times using different implantation energies, and the implantation energy is 100 keV or more, and the inert gas ions are implanted into the conductor. Since the active gas ions are not implanted, the dielectric constant of the insulator can be reduced, and a semiconductor device that does not increase the hygroscopicity of the insulator can be obtained.
[0056]
Further, the step of implanting the inert gas ions into the insulator is characterized in that the inert gas ions are implanted into the insulator a plurality of times using different implantation energies. In addition, a semiconductor device can be obtained in which the dielectric constant of the insulator can be reduced and the hygroscopicity of the insulator is not increased.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a main part of the structure of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a fragmentary cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
FIG. 3 is a fragmentary cross-sectional view showing a structure of a semiconductor device in a second embodiment of the present invention.
FIG. 4 is a cross-sectional view of a principal part showing the structure of a conventional semiconductor device.
FIG. 5 is a cross-sectional view of a principal part showing a conventional method of manufacturing a semiconductor device in order of steps.
[Explanation of symbols]
1 semiconductor substrate, 3 conductor, 7 insulator,
8 voids, 9 inert gas ions.

Claims

半導体基板上に形成された導電体と、
上記導電体を覆い、表面にボイドを有さずに内部の上記導電体より上にのみ複数のボイドを有する、配線間を絶縁するための層間絶縁体とを備えた半導体装置。A conductor formed on a semiconductor substrate;
The conductor covers, having a plurality of voids only above More inside the conductor without a void in the surface, the semiconductor device including an interlayer insulator for insulating the wire.

上記層間絶縁体はフッ素を含有しないことを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the interlayer insulator does not contain fluorine.

上記複数のボイドは上記層間絶縁体内部に分布することを特徴とする請求項１又は２記載の半導体装置。3. The semiconductor device according to claim 1, wherein the plurality of voids are distributed inside the interlayer insulator .

前記ボイドは前記導電体上の所定の範囲にのみ形成されていることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。The semiconductor device according to claim 1, wherein the void is formed only in a predetermined range on the conductor.

半導体基板上に導電体を覆う絶縁体を形成する工程と、
上記絶縁体に不活性ガスイオンを注入する工程と、
上記絶縁体を熱処理する工程とを含む半導体装置の製造方法であって、
上記絶縁体に不活性ガスイオンを注入する工程では、異なる注入エネルギーを用いて上記絶縁体に不活性ガスイオンが複数回注入され、上記注入エネルギーは、１００ｋｅＶ以上であって上記導電体に上記不活性ガスイオンが注入されない大きさであることを特徴とする半導体装置の製造方法。Forming an insulator covering a conductor on a semiconductor substrate;
Implanting inert gas ions into the insulator;
A method of manufacturing a semiconductor device including a step of heat-treating the insulator,
In the step of implanting the inert gas ions into the insulator, the inert gas ions are implanted into the insulator a plurality of times using different implantation energies, and the implantation energy is 100 keV or more, and the inert gas ions are implanted into the conductor. A method of manufacturing a semiconductor device, wherein the active gas ions are not implanted.