JP3622773B2 - セラミック電子部品 - Google Patents
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Description
【産業上の利用分野】
本発明はセラミック電子部品及びその製造方法に関する。具体的には、セラミックコンデンサ等の誘電体セラミックの薄膜を使用したセラミック電子部品及びその製造方法に関する。
【0002】
【従来の技術】
近年、電子部品の分野においては回路の高密度化に伴い、積層コンデンサ等の一層の微小化及び高性能化が望まれている。積層コンデンサ等の誘電体セラミックを用いたセラミック電子部品を高性能化する場合の一つの手法として誘電体セラミックを薄膜形成法により形成する方法がある。例えば積層コンデンサの誘電体セラミックをスパッタリング法で形成して薄膜化し、高容量化を図った積層コンデンサが開示されている(例えば、特開昭56−144523号公報)。この方法で作製された積層コンデンサは、同一サイズの従来品に比べ飛躍的に高容量化を達成することができる。
【0003】
【発明が解決しようとする課題】
しかしながら、上記方法で作製された積層コンデンサは耐電圧が低く、リークしやすいという問題点があった。また薄膜化した誘電体セラミックにリークする部分とそうでない部分とがあり、電子部品としての信頼性を著しく低下させていた。
【0004】
本発明は叙上の従来例の欠点に鑑みてなされたものであり、その目的とするところは、少なくとも2層以上の配向性の異なる層を有するセラミック薄膜を用いることにより、リークを少なくして耐電圧を高めた信頼性のあるセラミック電子部品を提供することにある。
【0005】
【課題を解決するための手段】
本発明のセラミック電子部品は、実質的に組成、結晶構造は同一であるセラミック薄膜が2層以上積層されており、各層の配向性が異なる誘電体セラミック層からなる複合セラミック薄膜を有することを特徴としている。
【0008】
本発明のセラミック電子部品にあっては、複合セラミック薄膜を、実質的に組成、結晶構造は同一であるセラミック薄膜が2層以上積層されており、各層の配向性が異なる誘電体セラミック層から構成しているので、複合セラミック薄膜全体として耐電圧が向上し、また、複合セラミック薄膜からリークする確率を飛躍的に減少することができる。したがって、この複合セラミック薄膜を用いたセラミック電子部品においては、リーク電流を少なくして耐電圧を高めることができ、セラミックス電子部品の信頼性を高めることができる。
【0010】
【実施例】
図1は、本発明の一実施例であるセラミック電子部品1の概略構成図であって、セラミック電子部品1は、基板2上に積層された下部電極3、誘電体薄膜4及び上部電極5などから構成されている。誘電体薄膜4は、CVD法などの薄膜形成法により形成されていて、薄膜部4aと薄膜部4bの2層から構成されている。このような誘電体薄膜4を用いたセラミック電子部品1にあっては、その耐電圧を向上させることができ、誘電体薄膜4からのリークを減少させることができるので、セラミック電子部品1の信頼性を高めることができる。これは、誘電体薄膜4を構成する各薄膜部4a,4b同志、若しくはそれらの界面において電気的性質が変化するためであると考えられる。例えば、このセラミック電子部品1は、積層コンデンサ、多層回路基板、積層型バリスタや圧電素子などのセラミック電子部品に応用することができる。
【0011】
具体的実施例
以下、本発明の具体的実施例であるセラミック電子部品1に基づき詳述する。まず単結晶MgOの(h00)基板(hは0より大きい整数)を基板2として用い、単結晶MgOの(h00)面にPtを500℃でスパッタリングして基板2上に(h00)方位のPt層をエピタキシャル成長させ下部電極3を形成し、その上に下部電極3を取り出すためのステンレス(SUS)製のメタルマスク(図示せず)を載置した。
【0012】
次に、基板2をCVD装置(図示せず)のサセプタ上に保持して、基板温度を800℃に保ちながら、Sr(DPM)2(Phen)2〔ただし、DPM=C11H1902,Phen=C12H8N2〕及びTi(i・O−Pr)4〔チタンイソプロポキシド〕を用いて、熱CVD法によってSrTiO3による薄膜部4aを1時間成膜した。降温後、薄膜部4aを成膜させた基板2をCVD装置から取り出し、アセトン中で超音波洗浄を行なった後、再びサセプタに載置してさらに1時間、薄膜部4aの上にさらにSrTiO3による薄膜部4bを熱CVD法により成膜させ、2層の薄膜部4a,4bからなる誘電体薄膜4を形成した。
【0013】
最後に、誘電体薄膜4上にAgを蒸着して直径1mmの上部電極5を形成して、セラミック電子部品1を作製した。
【0014】
このようにして作製された2層の薄膜部4a,4bからなる誘電体薄膜4を用いたセラミック電子部品1の効果を確かめるために試験を行なった。この試験は、上記のようにして作製した20個の実施例試料を用いて行ない、100mV、1kHzの条件下で静電容量C及び損失係数tanδ(=ε″/ε′:ε′,ε″は複素誘電率)、誘電体薄膜4の比誘電率並びにショート確率を求めた。
【0015】
比較例1
比較例1として、実施例試料と同様に下部電極を形成した基板上にメタルマスクを載置し、熱CVD法によりSrTiO3の誘電体薄膜を1時間成膜させたのち降温させ、誘電体薄膜上にAgを蒸着させて比較例1の試料を作製し、同一項目について試験を行なった。
【0016】
比較例2
また、比較例2として、比較例1と同様にして熱CVD法によりSrTiO3の誘電体薄膜を2時間成膜させた比較例2の試料を作製し、同一項目について試験を行なった。
【0017】
試験結果
実施例試料及び各比較例試料について得られた試験結果を表1に示す。
【0018】
【表1】
【0019】
表1からわかるように、実施例試料においては損失係数も比較例1,2に比べて減少しており、リークが少なくなったことが分かる。また、ショート確率が著しく減少しており、信頼性の高いセラミック電子部品を得られることが分かった。また、配向性の異なる2つの層を有する誘電体薄膜によっては、静電容量に大きな影響を与えることはなかった。
【0020】
次に、誘電体薄膜の配向性を確かめるために、実施例試料、比較例1及び比較例2の誘電体薄膜について、それぞれX線回折法により分析したところ、比較例1及び比較例2の各試料においては、SrTiO3の(h00)方位のピークのみが観察されたのに対し、実施例試料においては(h00)方位の他、(hh0)方位及び(hhh)方位のピークが観察された。このことより実施例試料においては、アセトンによる洗浄前に形成した薄膜部4aと洗浄後に形成した薄膜部4bとでは、SrTiO3結晶の配向状態が異なることが確認された。
【0021】
なお、本実施例においては、まず薄膜部4aを成膜してアセトン洗浄した後にさらに薄膜部4bを形成させることにより、2つの配向性の異なる層を有する誘電体薄膜4を形成させたが、CVD法の成膜温度や成膜時の圧力等を変化させることにより、2つ以上の異なる配向性を有する誘電体薄膜4を形成することも可能である。また、本実施例では、配向性の違いを明らかにするために、単結晶基板を用いたが、多結晶基板、あるいはガラス基板でも同様の効果が得られる。
【0022】
また、CVD法によって誘電体薄膜4を形成させる以外に、他の薄膜形成法を用いることができる。さらに、2種以上の薄膜形成法を組合せることにより誘電体薄膜4を形成してもよいが、同一成膜法で誘電体薄膜4を形成すれば1種類の成膜装置を使用するだけでよいので、容易且つコスト的に有利である。
【0023】
【発明の効果】
複合セラミック薄膜を、実質的に組成、結晶構造が同一である2層以上の配向性の異なる誘電体セラミック層から構成しているので、複合セラミック薄膜全体として耐電圧が向上し、また、複合セラミック薄膜からリークする確率を飛躍的に減少することができる。したがって、この複合セラミック薄膜を用いたセラミックス電子部品においては、リークを少なくして耐電圧を高めることができ、セラミックス電子部品の信頼性を高めることができる。
【図面の簡単な説明】
【図1】本発明の一実施例であるセラミック電子部品を一部破断した概略構成図である。
【符号の説明】
1 セラミック電子部品
3 下部電極
4 誘電体薄膜
4a,4b 薄膜部
5 上部電極
Claims (1)
- 実質的に組成、結晶構造は同一であるセラミック薄膜が2層以上積層されており、各層の配向性が異なる誘電体セラミック層からなる複合セラミック薄膜を有することを特徴とするセラミック電子部品。
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