JP3622406B2

JP3622406B2 - Cold electron-emitting device and manufacturing method thereof

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Publication number: JP3622406B2
Application number: JP4817897A
Authority: JP
Inventors: 秀典蒲生; 俊郎長瀬
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 2005-02-23
Anticipated expiration: 2017-03-03
Also published as: JPH10247452A

Description

【０００１】
【発明の属する技術分野】
本発明は、強電界によって電子を放出する電界放射型の冷電子放出素子およびその製造方法に関し、より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小型照明源として、そして特には、平面型ディスプレイを構成できるアレイ状のＦＥＡ（ＦｉｅｌｄＥｍｉ−ｔｔｅｒＡｒｒａｙ）の電子発生源として有用な技術である。
【０００２】
【従来の技術】
従来より、電子ディスプレイデバイスとして陰極線管が広く用いられているが、陰極線管は、電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。
【０００３】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小形化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。
【０００４】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に、微小な冷電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する冷電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が１０^７Ｖ／ｃｍ以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から電子が放出されるという現象を利用している。この場合、電場がポアッソンの方程式に従うために、電子を放出する部材（エミッタ）に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。
【０００５】
このような電界放射型の冷電子放出素子の一般的なものとしては、図４に示すように、先端が尖ったコーン型の冷電子放出素子を例示することができる。この素子においては、絶縁性基板４１上の導電層４２上に絶縁層４３及びゲート電極４４が順次積層されており、その絶縁層４３及びゲート電極４４には、導電層４２に達する開口部Ａが形成されている。そして、その開口部Ａ内の導電層４２上には、少なくともゲート電極４４に接触しないように、点状突起Ｐｏを有する円錐形状（コーン型）のエミッタ４５が形成されている。
【０００６】
このようなコーン型エミッタはそれらの製法の相違によって、スピント型エミッタ（Ｊ．Ｖａｃ．Ｓｃｉ．ａｎｄＴｅｃｈ．Ｂｌｌ．４６８（１９９３））と、Ｓｉコーン型エミッタ（Ｔｅｃｈ．Ｄｉｇ．ＩＶＭＣ．，（１９９１）ｐ２６）とに大別されている。
【０００７】
まず、スピント型エミッタを備えた冷電子放出素子の製造例を、図５（ａ）〜図５（ｄ）を参照しながら説明する。
【０００８】
まず、図５（ａ）に示すように、予め導電層５２が形成された絶縁性基板５１上に、絶縁層５３及びゲート電極５４をスパッタリング法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング（一般にいうＲＩＥであり、いかでは単にＲＩＥと称する。）とを利用して絶縁層５３及びゲート電極５４の一部を、導線層５２が露出するまで円形の孔（ゲート孔）が開口するようにエッチングする。
【０００９】
次に、図５（ｂ）に示すように、斜方蒸着によりリフトオフ材５５をゲート電極５４上にのみ形成する。リフトオフ材５５の材料としては、Ａｌ、ＭｇＯ等を使用している。
【００１０】
続いて、図５（ｃ）に示すように、絶縁性基板５１上に、その垂直な方向から通常の異方性蒸着により、エミッタ５６用の金属材料を蒸着する。このとき、蒸着の進行につれて、ゲート孔の開口径が狭まると同時にエミッタ配線５２上にコーン型のエミッタ５５が自己整合的に形成される。蒸着は、最終的にゲート孔が閉じるまで行なう。エミッタ５６の材料としては、Ｍｏ、Ｎｉ等を使用している。
【００１１】
最後に、図５（ｄ）に示すように、リフトオフ材５５をエッチングにより剥離し、必要に応じてゲート電極５４をパターニングする。これによりスピント型エミッタを備えた冷電子放出素子が得られる。
【００１２】
このようなスピント型エミッタは、異方性蒸着法により自己整合的にコーン形状のエミッタが簡便に形成できるために、エミッタ材料も広範囲に選定でき、また、エミッタ材料が蒸着可能な材料である限り任意の種類の基板、特に、大面積化の可能なガラス基板を利用できるという利点を有している。
【００１３】
次に、Ｓｉコーン型エミッタを備えた冷電子放出素子の製造例を、図６（ａ）〜（ｅ）を参照しながら説明する。
【００１４】
まず、図６（ａ）に示すように、単結晶Ｓｉ基板６１を熱酸化して表面に酸化シリコン層を形成し、その酸化シリコン層をフォトリソグラフィー法を利用して円形にパターニングすることにより、円形のエッチングマスク用酸化シリコン層６２を形成する。この酸化シリコン層６２は後述するようにリフトオフ材としても機能する。なお、酸化シリコン層６２の径はゲート径に相当する。
【００１５】
次に、図６（ｂ）に示すように、サイドエッチレートの高い条件のＲＩＥによりＳｉ基板６１をエッチングし、エミッタ６３を形成する。
【００１６】
続いて、図６（ｃ）に示すように、熱酸化によりＳｉ基板６１及びエミッタ６３の表面にエミッタ先端先鋭化用酸化シリコン層６４を形成する。この酸化シリコン層６４の形成時に発生する応力により、酸化シリコン層６４の内側のエミッタ６３の先端が容易に尖鋭化される。
【００１７】
そして、図６（ｄ）に示すように、蒸着法により絶縁膜６５、ゲート電極６６を積層する。
【００１８】
最後に、図６（ｅ）に示すように、リフトオフ材としても機能するエッチングマスク用酸化シリコン層６２をエッチングによりリフトオフし、更に、エミッタ６３の表面の酸化シリコン層６４をエッチング除去する。そして必要に応じてゲート電極６６をパターニングする。これによりＳｉコーン型エミッタを備えた冷電子放出素子が得られる。
【００１９】
このようなＳｉコーン型エミッタは、従来考えられる通常の物理的手法では到底得られ難い非常にシャープな先端形状を形成できるという利点を有する。
【００２０】
【発明が解決しようとする課題】
しかしながら、前記スピント型エミッタの場合には、異方性蒸着法を利用して形成されているが、蒸着中に拡散する蒸着粒子も皆無ではないために、基板全体に対して均一な蒸着を行なうことは困難であり、従って、同一基板内の複数の冷電子放出素子の出来具合が個々にバラついてしまい、各冷電子放出素子の特性を均一に保つことは技術的に困難であるという問題があった。この冷電子放出素子のバラツキの傾向は、特に基板を大面積化してそれに伴いエミッタを多数形成する場合にはとりわけ顕著となってくることから、それらの特性を均一に保つことは極めて大変な問題といえる。
【００２１】
一方、前記Ｓｉコーン型エミッタの場合には、その形成時に異方性蒸着法を利用せずに、基板全体に亘って均一なエッチングが可能なＲＩＥを利用するために、基板内での複数の冷電子放出素子の特性の均一性を保つことが可能である。ところが、その形成時に単結晶Ｓｉの熱酸化処理が不可欠であることから、使用する基板が高価な単結晶Ｓｉ基板に限定されるという問題があった。
また、単結晶Ｓｉは、ガラス基板のように大面積のものが入手できないために、冷電子放出素子の大面積化が実質的には不可能といえる問題があった。
【００２２】
それから、エミッタへ電界を集中させるという観点から、これらのコーン型エミッタの先端形状は、できるだけ小さい曲率半径となるようにすることが望まれるが、現状の微細加工技術では、このような理想形状を大面積にわたって均一に形成することは、けっして容易ではないどころか極めて困難といえる。
【００２３】
本発明は以上の従来の技術の問題点を解決しようとするものであり、電界放射型の冷電子放出素子のエミッタを形成する場合に、異方性蒸着を利用せず、ＲＩＥ等の技術を利用することによってその先端を尖鋭化させることができ、しかも、単結晶Ｓｉ基板以外であって大面積化が容易な基板、例えば単結晶Ｓｉ基板よりも安価で入手できるガラス基板を使用することができ、且つ、その基板を大面積化した場合であっても基板内の複数の冷電子放出素子の特性が均一性を保つことができる技術を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明者は、冷電子放出素子のエミッタ材料として、金属や単結晶Ｓｉではなく非単結晶、例えばアモルファスシリコンを使用することで、上記目的を達成できることを見出し、本発明を完成させるに至った。即ち、アモルファスシリコンは、３５０℃以下の低温でかつ大面積に均一に成膜が可能な材料であり、したがって安価で大面積化の容易な基板、例えばガラス基板上に作製できる。さらに、アモルファスシリコン表面にある特定の金属、例えばＡｌ、Ａｕなどを積層した場合、３５０℃以下の低温アニール処理を施すと、二層の界面で低温固相反応が起き、アモルファスシリコン層と選択エッチングが可能な層がその表面に生成される。したがって、アモルファスシリコンをエミッタ材料に適用した場合、この化学反応を利用してエミッタの先鋭化が可能となる。
【００３０】
即ち、前記課題を解決する為に本発明が提供する手段とは、まず、請求項１に示すように、絶縁性基板、導電層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該導電層に達する開口部が設けられ、その開口部内の該導電層上に、エミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子の製造方法であって、
（ａ）絶縁性基板上に導電層を形成する工程；
（ｂ）該導電層上に非単結晶シリコンからなるエミッタ層を形成する工程；
（ｃ）該エミッタ層上に、円形のエッチングマスク層を形成する工程；
（ｄ）反応性イオンエッチングにより該エミッタ層を円錐台形状に加工しつつ、導電層を露出させる工程；
（ｅ）加工されたエミッタ層上にエミッタ先鋭化材料層を形成した後にアニールし、エミッタ表面にエミッタ先鋭化反応層を形成する工程；
（ｆ）絶縁性基板のエミッタ先鋭化反応層側の表面上に、絶縁材料とゲート電極材料とを順次積層することにより、導電層上に絶縁層とゲート電極とを形成し、また、エッチングマスク層上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（ｇ）前記エッチングマスク層用のエッチング液を用いて、リフトオフ材としてのエッチングマスク層を除去するとともに、その上に積層された絶縁材料層及びゲート電極材料層を剥落させ、また、エミッタ先鋭化反応層とエミッタ層の一部を剥落する工程；
以上の（ａ）〜（ｇ）の工程を全て具備することを特徴とする冷電子放出素子の製造方法である。
【００３１】
さらに好ましくは、請求項２に示すように、請求項１に記載の冷電子放出素子の製造方法を基本構成として、
前記工程（ｅ）において、エミッタ先鋭化材料層の材料が、アルミニウムである冷電子放出素子の製造方法である。
【００３２】
また好ましくは、請求項３に示すように、請求項１に記載の冷電子放出素子の製造方法を基本構成として、
前記工程（ｅ）において、アニールは空気中で且つ３００℃以下である条件下で行う冷電子放出素子の製造方法である。
【００３３】
【発明の実施の形態】
以下、図面を参照しつつ本発明をさらに詳細に説明する。
図１は、本発明の冷電子放出素子の断面斜視図である。同図に示すように、この冷電子放出素子は、絶縁性基板１、導電層２、絶縁層４及びゲート電極５が順次積層された構造を有する。そして、ゲート電極５と絶縁層４とには導電層２に達する開口部Ａが設けられており、その開口部Ａ内の導電層２上には、非単結晶シリコンからなる円錐形のエミッタ３がゲート電極５に接触しないように形成されている。
【００３４】
本発明において絶縁性基板１は、冷電子放出素子の支持絶縁性基板として用いられており、大面積化が容易な絶縁性基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができる。なお、単結晶シリコンの表面に絶縁膜が形成された基板も使用することもできる。
【００３５】
導電層２は、電気抵抗が低く、絶縁性基板１との密着性が良好な材料から形成する。更に、後述するエミッタ５の形成の際に利用するＲＩＥに使用するエッチングガス、あるいはリフトオフの際に使用するエッチング液に耐性を有する材料から形成する。これは、導電層２をエミッタ形成時のエッチングストッパーとして機能させるためである。
このような材料として、特に好ましい例としては、Ｃｒ膜であるか、又はＡｌ層とＣｒ層からなる積層膜かのいずれかを挙げることができる。
【００３６】
導電層２の膜厚としては、十分な電気抵抗と密着性が得られる限り特に制限はないが、通常０．０５〜０．５μｍ、好ましくは０．１〜０．３μｍとする。
【００３７】
エミッタ３は、その表面から電子を直接的に放出する部材として機能している。本発明において、エミッタ３の形状としては、円錐型の形状であることが好ましい。
【００３８】
このようなエミッタ３の材料としては、本発明では非単結晶シリコンを使用する。非単結晶シリコンとして、例えば、抵抗率：０．１〜１０^１０Ω・ｃｍ程度のポリシリコンやアモルファスシリコンを使用する。
この場合、素子駆動の際の抵抗層としても機能し、エミッション電流の安定化が可能となる。ここで使用するアモルファスシリコンは、薄膜Ｘ線回折法による分析で結晶性を示すピークが観察されないシリコンを意味する。従って、アモルファスシリコンには、部分的に微結晶となっているシリコンも含まれる。なお、アモルファスシリコンの抵抗率の制御は、その成膜時に使用するシリコンスパッタリングターゲットのドーパントの種類とドーズ量との調整により容易に行うことができる。
【００３９】
さらに、エミッタ材料として特に水素化アモルファスシリコンを用いた場合には、構造制御性並びに電気特性の両面で良好な冷電子放出素子を得ることが可能となる。
まず、構造制御性に関しては、水素化アモルファスシリコンは特に微結晶の少ないアモルファス状態を持つために、ＲＩＥでコーンを形成する際により均一なエッチングが可能となり、したがってプロセス許容度が高まり、大面積化が容易となる。
また、電気特性に関しては、水素化アモルファスシリコンでは、よく知られるように不純物のドーピングがさらに容易となり、単結晶シリコンに近い不純物制御が可能となる。したがって、広範囲な抵抗値制御が可能となる。
【００４０】
特に、高濃度にリンドープした水素化アモルファスシリコン膜はｎ型の電気伝導を示し、比抵抗として数Ω・ｃｍ以上の低抵抗化も可能となる。これにより、冷電子放出素子の放出電流の増加と放出電圧の低電圧化の実現が可能となる。一方、高濃度にボロンドープした水素化アモルファスシリコン膜はｐ型の電気伝導を示し、比較的比抵抗は高いが制限電流が支配的となり非常に安定した冷電子放出素子を得ることが可能となる。
【００４１】
エミッタ３の厚み（高さ）は、必要に応じて適宜決定することができるが、通常は０．３〜２μｍとすることが好ましい。
【００４２】
絶縁層４は、導電層２とゲート電極５とを電気的に絶縁するための層である。このような絶縁層４としては、冷電子放出素子の絶縁層として用いられている公知の材料から形成することができるが、良好な絶縁性を示し、しかも異方性蒸着法で形成できる酸化シリコンを挙げることができる。
【００４３】
絶縁層４の厚みとしては、エミッタ配線２とゲート電極５との間に十分な絶縁性が保たれればよく、例えば、０．２〜２μｍ、好ましくは０．３〜０．７μｍとする。
【００４４】
ゲート電極５は、エミッタ３に強電界を集中させるための電極である。ゲート電極５の材料としては、耐電圧性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、好ましい例としてはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができ、例えば、このうちのいずれかを適宜選択して使用してよい。尚、本発明に係る冷電子放出素子の製造が容易であるというメリットを考慮すると、これらの中でも、特にＮｂを使用することが好ましい。
【００４５】
ゲート電極５の厚みは、必要に応じて適宜決定することができるが、０．１〜０．５μｍとする。
【００４６】
次に、エミッタ３材料としてアモルファスシリコンを使用した本発明の冷電子放出素子の製造方法を、図２に従って詳細に説明する。
【００４７】
工程（ａ）
まず、絶縁性基板１上にスパッタリング法等により導電層２を形成する（図２（ａ））。この場合も、導電層２としては、Ｃｒ膜又はＡｌ／Ｃｒ積層膜を好ましく使用することができる。
【００４８】
工程（ｂ）
次に、導電層２上にエミッタ層３としてアモルファスシリコン層を形成する（図２（ｂ））。この場合、アモルファスシリコン層の形成は、常温から３５０℃程度の温度範囲で成膜が可能なスパッタリング法により導電層２上に成膜することが好ましい。このような温度で成膜すると、絶縁性基板１の熱膨脹を小さい範囲にとどめることができるので、ガラス基板を使用することができるようになる。
【００４９】
またここで、上記アモルファスシリコン層を、特に水素化アモルファスシリコン層とする場合には、上記スパッタリング法に換えてプラズマＣＶＤ法（ＣＶＤはいわゆる化学的気相成長を指す）を用いて導電層２上に成膜する。
尚、比抵抗が数〜数十Ω・ｃｍのリンドープアモルファスシリコン膜を成膜する条件の一例としては、

を示すことができる。
【００５０】
工程（ｃ）
次に、エミッタ層３上に、エッチングマスク用材料を蒸着法やスパッタリング法などにより成膜し、フォトリソグラフィー法を利用して円形にパターニングすることによりエッチングマスク層６を形成する（図２（ｃ））。
【００５１】
エッチングマスク層６としては、後述するＲＩＥに対して耐性を有する材料から形成する。このような材料としては、好ましくはＳｉＯ_２を挙げることができる。
【００５２】
なお、円形パターンの径は、冷電子放出素子特性、フォトリソグラフィー法のデザインルールに応じた操作の難易度及びエッチング工程の歩留まり等を考慮すると、１．０〜２．０μｍ程度とすることが好ましい。
【００５３】
工程（ｄ）
次に、サイドエッチレートの高い条件のＲＩＥによりエミッタ層３を、導電層２が露出するまでエッチングする。これにより、エミッタ層３が円錐台形状に加工される（図２（ｄ））。これは、エミッタ層３全体が等方的にエッチングされるためである。このようなＲＩＥ条件としては、例えば、
導入ガスＳＦ_６、Ｏ_２等を３０〜７０ｓｃｃｍ
パワー８０〜１２０Ｗ
ガス圧４〜５Ｐａ
を示すことができる。尚、特に、ＳＦ_６：Ｏ_２＝３：１（流量比）からなる混合ガスを使用することにより、アモルファスシリコン層のエッチング面が平坦となり、ほぼ断面が台形状となるエミッタ層３を加工することができる。
【００５４】
工程（ｅ）
続いて、スパッタリング法または斜方回転蒸着法等により、エミッタ層３側面及び導電層２表面に、エミッタ先鋭化材料層７ａを成膜する（図２（ｅ））。エミッタ先鋭化材料としては、Ｓｉとの界面で固相反応を起こす材料として、Ａｌ、Ａｕ等が挙げられるが、エッチングの選択性の面からＡｌを用いることが、特に好ましい。また、成膜の厚みは、先鋭化するエミッタ層３のエッチングマスク層６側の残り量、即ち、円錐台の上面の大きさによって決まるが、通常０．１μｍ〜０．５μｍの範囲が好ましい。
【００５５】
さらに、先鋭化のためのアニール処理を施す。アニール条件としては、雰囲気は空気または酸素中、温度は３５０℃以下、時間は１０分以上とする。これにより、エミッタ層３とエミッタ先鋭化材料層７ａの界面において固相反応が起こり、エミッタ層３表面にエミッタ先鋭化反応層７ｂが生成する（図２（ｅ’））。
【００５６】
工程（ｆ）
次に、絶縁性基板１の導電層２側の表面上に、ＳｉＯｘ等などの絶縁材料とＮｂ等のゲート電極材料とを蒸着法などにより積層することにより、導電層２上に絶縁層４とゲート電極５とを形成するとともに、エッチングマスク層６上に絶縁材料層４ａとゲート電極材料層５ａとを形成する（図２（ｆ））。ここで、絶縁層４を蒸着法により形成する場合には、反応ガスとしてオゾンを１０％程度含有した酸素ガスを導入し、蒸着材料としてＳｉＯを充填したチムニー式の抵抗加熱法を用いて成膜することが好ましい。このような方法で形成された絶縁層４は良好な絶縁性を示す。
【００５７】
工程（ｇ）
次に、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層６をエッチング除去する。その結果、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａからなる積層体は剥落する。これにより、円錐形状のエミッタ層３を有する冷電子放出素子が得られる（図２（ｇ））。
【００５８】
このように、本発明においては、電界放射型の冷電子放出素子のエミッタを形成する際に、異方性蒸着を利用することなくＲＩＥ等を利用することによりその先端を尖鋭化させることができ、しかも単結晶Ｓｉ基板以外の大面積化が容易な基板、例えばガラス基板を使用することができ、且つその基板を大面積化した場合でも基板内の複数の冷電子放出素子の特性の均一性を保つことができる。
【００５９】
【実施例】
本発明の冷電子放出素子の製造例を以下の実施例で具体的に説明する。
【００６０】
工程（ａ）
まず、絶縁性基板１としてガラス基板上に導電層２の材料としてＣｒを膜厚約０．２μｍでスパッタリング成膜した（図２（ａ））。
【００６１】
工程（ｂ）
次に、導電層２上にエミッタ層３として、以下に示す条件；

の下でプラズマＣＶＤ法により、リンドープ水素化アモルファスシリコン層を１μｍ厚で成膜した（図２（ｂ））。
【００６２】
工程（ｃ）
次に、酸化シリコンを反応性蒸着法により約０．２μｍ厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径１．２μｍの円形マスク形状にパターニングすることにより、エッチングマスク層６を形成した（図２（ｃ））。
【００６３】
工程（ｄ）
次に、以下に示す条件；
導入ガスＳＦ_６：６０ｓｃｃｍ
パワー１００Ｗ
ガス圧４．５Ｐａ
の下でＲＩＥ法により、リンドープ水素化アモルファスシリコン層３ｃを３分間エッチングした（図２（ｄ））。これにより、エミッタ層３であるリンドープ水素化アモルファスシリコン層は円錐台形状に加工された。
【００６４】
工程（ｅ）
続いて、Ａｌを０．３μｍ厚でスパッタリングし、エミッタ先鋭化材料層７ａを形成した（図２（ｅ））。このとき、円錐台形状のエミッタ層３の側面にＡｌが均一に成膜された。
【００６５】
さらに、エミッタ層３を先鋭化するためにアニール処理を施した。アニール条件は、２００℃、３０分間（空気中）とした。これにより、エミッタ層３表面にエミッタ先鋭化反応層７ｂが生成し、エミッタ層３は先鋭化された（図２（ｅ’））。
【００６６】
工程（ｆ）
次に、絶縁層４として約０．８μｍ厚のシリコン酸化膜を以下の条件；
蒸着源ＳｉＯ
反応ガス酸素＋１０％オゾン
蒸着真空度５×１０^−６Ｔｏｒｒ
の下で蒸着し、続いて、その上にゲート電極用材料のＮｂを約０．３μｍ厚で蒸着した（図２（ｆ））。これにより、エミッタ層３の周囲に位置する絶縁層４とゲート電極５とは、エミッタ層３に接触することなく、エミッタ層３に対して一定の間隙をもって自己整合的に形成することができた。
【００６７】
工程（ｇ）
工程（ｆ）で得られたものを、緩衝フッ酸溶液に室温で２分間浸漬することによりエッチングマスク層６をリフトオフし、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ｂの積層体が剥落した。これにより、図２（ｇ）の冷電子放出素子が得られた。
【００６８】
上述の冷電子放出素子を１００個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極からゲート電極までの間の距離を約０．６μｍとした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材に５００Ｖ印加しつつ距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好なエミッション特性を示した。
【００６９】
ここで、本発明で用いた、シリコンとある特定の金属との界面で生じる低温固相反応について、図３（ａ），（ｂ）を参照して説明する。
【００７０】
まず、図３（ａ）に示すような、例えば単結晶シリコン３１上に０．１μｍのＡｌ３２を成膜し、空気中で２００℃程度に熱すると１０分程度で、図３（ｂ）に示すように、表面に０．１μｍの酸化シリコン３３が成長する。このときＡｌ３２は、酸化シリコン３３層の下地のシリコン３１中に拡散しＡｌ−Ｓｉ層３４を形成している。この反応が低温固相反応または低温界面反応と呼ばれるもので、他にＡｕでも同様の反応が見られることが知られている。但し、このような反応が低温で起こるメカニズムについては、未だに定説はない。
また、アモルファスシリコンの場合には、単結晶シリコンより、このような低温固相反応の反応性が高いことが、発明者の経験から明らかとなっている。ここで、シリコン３１の表面に生成した酸化シリコン３３とＡｌ−Ｓｉ層３４はフッ酸によりエッチングが可能であり、シリコンとのエッチングの選択性から、これまでに詳述したようにエミッタの先鋭化に利用できた。
【００７１】
【発明の効果】
本発明によれば、冷電子放出素子のエミッタ材料として、金属や単結晶Ｓｉではなく非単結晶、例えばアモルファスシリコンを使用することで、異方性蒸着を利用することなくＲＩＥ等を利用することによりその先端を尖鋭化させることができ、しかも単結晶Ｓｉ基板以外の大面積化が容易な基板、例えばガラス基板を使用することができ、且つその基板を大面積化した場合でも基板内の複数の冷電子放出素子の特性の均一性を保つことができるようになった。
【００７２】
従って、低電圧で動作可能な冷電子放出素子を大面積にわたって得ることができる。更に、フラットパネルディスプレイに応用した場合にも、大画面で高画質の画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の冷電子放出素子の概略断面斜視図である。
【図２】本発明の冷電子放出素子の製造工程図である。
【図３】本発明の冷電子放出素子の製造方法の一工程の説明図である。
【図４】従来の冷電子放出素子の概略断面斜視図である。
【図５】従来の冷電子放出素子の製造工程図である。
【図６】従来の冷電子放出素子の別の製造工程図である。
【符号の説明】
１・・・・絶縁性基板
２・・・・導電層
３・・・・エミッタ層
４・・・・絶縁層
４ａ・・・絶縁材料層
５・・・・ゲート電極
５ａ・・・ゲート電極層
６・・・・エッチングマスク層
３１・・・シリコン
３２・・・Ａｌ
３３・・・酸化シリコン
３４・・・Ａｌ−Ｓｉ層
４１・・・絶縁性基板
４２・・・導電層
４３・・・絶縁層
４４・・・ゲート電極
４５・・・エミッタ
５１・・・絶縁性基板
５２・・・導電層
５３・・・絶縁層
５４・・・ゲート電極
５５・・・リフトオフ材
５６・・・エミッタ
６１・・・Ｓｉ基板
６２・・・酸化シリコン層
６３・・・エミッタ
６４・・・酸化シリコン層
６５・・・絶縁膜
６６・・・ゲート電極
Ａ・・・・開口部
Ｐｏ・・・点状突起[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field emission type cold electron emission device that emits electrons by a strong electric field and a method for manufacturing the same, and more particularly, as an electron generation source or electron gun such as an optical printer, an electron microscope, or an electron beam exposure apparatus, or This technique is useful as an ultra-small illumination source of an illumination lamp, and particularly as an electron generation source of an array-like FEA (Field Emi-ter Array) that can constitute a flat display.
[0002]
[Prior art]
Conventionally, a cathode ray tube has been widely used as an electronic display device. However, the cathode ray tube consumes a large amount of energy in order to emit thermal electrons from the cathode of an electron gun, and requires a large volume in terms of structure. There were problems such as.
[0003]
For this reason, there is a demand for a flat display that can use cold electrons instead of thermal electrons to reduce energy consumption as a whole, and further downsize the device itself. Realization of high-speed response and high resolution is strongly demanded for the type display.
[0004]
As a structure of a flat display using such cold electrons, a structure in which minute cold electron emitting elements are arranged in an array in a high vacuum flat plate cell is considered promising. As a cold electron-emitting device used for this purpose, a field emission type cold electron-emitting device using a field emission phenomenon has attracted attention. In this field emission type cold electron emission device, when the strength of the electric field applied to the substance is increased, the width of the energy barrier on the surface of the substance is gradually narrowed according to the strength, and the electric field strength is 10%. ⁷ When a strong electric field of V / cm or more is obtained, electrons in the substance can break through the energy barrier due to the tunnel effect, and thus a phenomenon is used in which electrons are emitted from the substance. In this case, since the electric field follows Poisson's equation, if a portion where the electric field concentrates is formed on the member (emitter) that emits electrons, cold electrons can be efficiently emitted with a relatively low extraction voltage.
[0005]
As a general example of such a field emission type cold electron emission element, as shown in FIG. 4, a cone type cold electron emission element having a sharp tip can be exemplified. In this element, an insulating layer 43 and a gate electrode 44 are sequentially stacked on a conductive layer 42 on an insulating substrate 41, and an opening A reaching the conductive layer 42 is formed in the insulating layer 43 and the gate electrode 44. Is formed. On the conductive layer 42 in the opening A, a cone-shaped (cone-shaped) emitter 45 having point-like protrusions Po is formed so as not to contact at least the gate electrode 44.
[0006]
Such cone-type emitters are different from each other in terms of their manufacturing methods, because of the Spindt-type emitter (J. Vac. Sci. And Tech. Bll. 468 (1993)) and Si cone-type emitter (Tech. Dig. IVMC., (1991). ) P26).
[0007]
First, an example of manufacturing a cold electron emission device including a Spindt-type emitter will be described with reference to FIGS. 5 (a) to 5 (d).
[0008]
First, as shown in FIG. 5A, an insulating layer 53 and a gate electrode 54 are sequentially formed on an insulating substrate 51 on which a conductive layer 52 has been formed in advance by a sputtering method, a vacuum evaporation method, or the like. Subsequently, the insulating layer 53 and a part of the gate electrode 54 are partially exposed until the conductive layer 52 is exposed using a photolithography method and reactive ion etching (generally referred to as RIE, or simply referred to as RIE). Etching is performed so that a circular hole (gate hole) is opened.
[0009]
Next, as shown in FIG. 5B, a lift-off material 55 is formed only on the gate electrode 54 by oblique vapor deposition. As the material of the lift-off material 55, Al, MgO or the like is used.
[0010]
Subsequently, as shown in FIG. 5C, a metal material for the emitter 56 is vapor-deposited on the insulating substrate 51 from the perpendicular direction by ordinary anisotropic vapor deposition. At this time, as the deposition progresses, the opening diameter of the gate hole is narrowed, and at the same time, the cone-shaped emitter 55 is formed on the emitter wiring 52 in a self-aligning manner. Deposition is performed until the gate hole is finally closed. As the material of the emitter 56, Mo, Ni or the like is used.
[0011]
Finally, as shown in FIG. 5D, the lift-off material 55 is removed by etching, and the gate electrode 54 is patterned as necessary. As a result, a cold electron emission device including a Spindt-type emitter is obtained.
[0012]
Since such a Spindt-type emitter can easily form a cone-shaped emitter in a self-aligning manner by anisotropic vapor deposition, a wide range of emitter materials can be selected, and as long as the emitter material can be deposited. Any type of substrate, in particular, a glass substrate capable of increasing the area can be used.
[0013]
Next, an example of manufacturing a cold electron emission device having a Si cone type emitter will be described with reference to FIGS.
[0014]
First, as shown in FIG. 6A, a single crystal Si substrate 61 is thermally oxidized to form a silicon oxide layer on the surface, and the silicon oxide layer is patterned into a circular shape by using a photolithography method. A circular etching mask silicon oxide layer 62 is formed. This silicon oxide layer 62 also functions as a lift-off material as will be described later. The diameter of the silicon oxide layer 62 corresponds to the gate diameter.
[0015]
Next, as shown in FIG. 6B, the Si substrate 61 is etched by RIE under a condition where the side etch rate is high, and an emitter 63 is formed.
[0016]
Subsequently, as shown in FIG. 6C, an emitter tip sharpening silicon oxide layer 64 is formed on the surfaces of the Si substrate 61 and the emitter 63 by thermal oxidation. Due to the stress generated when the silicon oxide layer 64 is formed, the tip of the emitter 63 inside the silicon oxide layer 64 is easily sharpened.
[0017]
Then, as shown in FIG. 6D, an insulating film 65 and a gate electrode 66 are stacked by a vapor deposition method.
[0018]
Finally, as shown in FIG. 6E, the etching mask silicon oxide layer 62 that also functions as a lift-off material is lifted off by etching, and the silicon oxide layer 64 on the surface of the emitter 63 is removed by etching. Then, the gate electrode 66 is patterned as necessary. As a result, a cold electron emission device having a Si cone type emitter is obtained.
[0019]
Such a Si cone type emitter has an advantage that it can form a very sharp tip shape which is difficult to obtain by a conventional physical method.
[0020]
[Problems to be solved by the invention]
However, in the case of the Spindt-type emitter, it is formed by using an anisotropic vapor deposition method. However, since there is no vapor deposition particle that diffuses during vapor deposition, uniform vapor deposition is performed on the entire substrate. Therefore, there is a problem in that it is technically difficult to maintain uniform characteristics of each cold electron-emitting device because individual cold-emitting devices on the same substrate vary in quality. there were. This variation in the cold electron-emitting devices becomes particularly noticeable especially when the substrate is increased in area and a large number of emitters are formed accordingly, so it is extremely difficult to keep these characteristics uniform. It can be said.
[0021]
On the other hand, in the case of the Si cone type emitter, in order to use RIE capable of uniform etching over the entire substrate without using anisotropic vapor deposition at the time of formation, a plurality of Si cone type emitters in the substrate are used. It is possible to maintain the uniformity of the characteristics of the cold electron-emitting device. However, since thermal oxidation treatment of single crystal Si is indispensable at the time of formation, there is a problem that a substrate to be used is limited to an expensive single crystal Si substrate.
Further, since single crystal Si cannot be obtained in a large area like a glass substrate, there is a problem that it is practically impossible to increase the area of the cold electron-emitting device.
[0022]
Then, from the viewpoint of concentrating the electric field on the emitter, it is desirable that the tip shape of these cone-type emitters be as small as possible in the radius of curvature. Forming it uniformly over a large area can be said to be extremely difficult rather than easy.
[0023]
The present invention is intended to solve the above-described problems of the prior art, and when forming the emitter of a field emission type cold electron emission device, a technique such as RIE is used without using anisotropic vapor deposition. It is possible to sharpen the tip by using it, and to use a substrate other than a single crystal Si substrate and easy to increase in area, for example, a glass substrate that can be obtained at a lower cost than a single crystal Si substrate. An object of the present invention is to provide a technique capable of maintaining uniformity of characteristics of a plurality of cold electron-emitting devices in a substrate even when the substrate is enlarged.
[0024]
[Means for Solving the Problems]
The inventor has found that the above object can be achieved by using non-single crystal, for example, amorphous silicon, instead of metal or single crystal Si as the emitter material of the cold electron-emitting device, and has completed the present invention. . In other words, amorphous silicon is a material that can be uniformly formed in a large area at a low temperature of 350 ° C. or lower, and thus can be manufactured on a substrate that is inexpensive and easily has a large area, for example, a glass substrate. Furthermore, when a specific metal on the amorphous silicon surface, such as Al or Au, is laminated, a low-temperature solid-state reaction occurs at the interface between the two layers when a low-temperature annealing treatment at 350 ° C. or lower is applied, and the amorphous silicon layer and selective etching are performed. A layer is produced on the surface. Therefore, when amorphous silicon is applied to the emitter material, it is possible to sharpen the emitter using this chemical reaction.
[0030]
That is, the means provided by the present invention in order to solve the above-mentioned problem is as follows. As shown in FIG. 4, an insulating substrate, a conductive layer, an insulating layer, and a gate electrode are sequentially stacked, and an opening reaching the conductive layer is provided in the gate electrode and the insulating layer, and the conductive layer in the opening is formed on the conductive layer. And a method of manufacturing a field emission cold electron-emitting device formed such that the emitter does not contact the gate electrode,
(A) forming a conductive layer on the insulating substrate;
(B) forming an emitter layer made of non-single crystal silicon on the conductive layer;
(C) forming a circular etching mask layer on the emitter layer;
(D) exposing the conductive layer while processing the emitter layer into a truncated cone shape by reactive ion etching;
(E) a step of forming an emitter sharpening material layer on the processed emitter layer and then annealing to form an emitter sharpening reaction layer on the emitter surface;
(F) An insulating material and a gate electrode material are sequentially laminated on the surface of the insulating substrate on the emitter sharpening reaction layer side, thereby forming an insulating layer and a gate electrode on the conductive layer, and an etching mask. Forming an insulating material layer and a gate electrode material layer on the layer; and
(G) Using the etching liquid for the etching mask layer, the etching mask layer as a lift-off material is removed, and the insulating material layer and the gate electrode material layer laminated thereon are peeled off, and the emitter is sharpened. Peeling off a part of the reaction layer and the emitter layer;
A method for manufacturing a cold electron-emitting device, comprising all the steps (a) to (g) described above.
[0031]
More preferably, the claims 2 As shown in the claims 1 As a basic configuration of the method for manufacturing a cold electron emitter described in
In the step (e), the emitter sharpening material layer is made of aluminum.
[0032]
Also preferably, the claim 3 As shown in the claims 1 As a basic configuration of the method for manufacturing a cold electron emitter described in
In the step (e), the annealing is a method for manufacturing a cold electron-emitting device, which is performed in air and at a temperature of 300 ° C. or lower.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in more detail with reference to the drawings.
FIG. 1 is a cross-sectional perspective view of a cold electron emission device of the present invention. As shown in the figure, this cold electron-emitting device has a structure in which an insulating substrate 1, a conductive layer 2, an insulating layer 4, and a gate electrode 5 are sequentially stacked. An opening A reaching the conductive layer 2 is provided in the gate electrode 5 and the insulating layer 4, and a conical emitter 3 made of non-single crystal silicon is formed on the conductive layer 2 in the opening A. Is formed so as not to contact the gate electrode 5.
[0034]
In the present invention, the insulating substrate 1 is used as a supporting insulating substrate for cold electron-emitting devices, and an insulating substrate that can be easily increased in area can be preferably used. As such an insulating substrate, a glass substrate, a ceramic substrate, a quartz substrate, or the like can be used. Note that a substrate in which an insulating film is formed on the surface of single crystal silicon can also be used.
[0035]
The conductive layer 2 is formed from a material having low electrical resistance and good adhesion to the insulating substrate 1. Furthermore, it forms from the material which has tolerance to the etching gas used for RIE utilized at the time of formation of the emitter 5 mentioned later, or the etching liquid used at the time of lift-off. This is because the conductive layer 2 functions as an etching stopper when forming the emitter.
As such a material, a particularly preferable example may be either a Cr film or a laminated film composed of an Al layer and a Cr layer.
[0036]
The film thickness of the conductive layer 2 is not particularly limited as long as sufficient electric resistance and adhesion can be obtained, but is usually 0.05 to 0.5 μm, preferably 0.1 to 0.3 μm.
[0037]
The emitter 3 functions as a member that directly emits electrons from its surface. In the present invention, the shape of the emitter 3 is preferably a conical shape.
[0038]
As the material of the emitter 3, non-single crystal silicon is used in the present invention. As non-single crystal silicon, for example, resistivity: 0.1-10 ¹⁰ Polysilicon or amorphous silicon of about Ω · cm is used.
In this case, it also functions as a resistance layer when driving the element, and the emission current can be stabilized. As used herein, amorphous silicon means silicon in which no peak showing crystallinity is observed by analysis by thin film X-ray diffraction. Accordingly, amorphous silicon includes silicon that is partially microcrystalline. Note that the resistivity of amorphous silicon can be easily controlled by adjusting the kind of dopant and the dose of the silicon sputtering target used during the film formation.
[0039]
Further, when hydrogenated amorphous silicon is used as the emitter material, it is possible to obtain a cold electron-emitting device that is favorable in terms of both structural controllability and electrical characteristics.
First, regarding structure controllability, hydrogenated amorphous silicon has an amorphous state with particularly few microcrystals, so that it is possible to perform more uniform etching when forming a cone by RIE, thus increasing the process tolerance and increasing the area. Becomes easy.
In addition, with regard to electrical characteristics, hydrogenated amorphous silicon, as is well known, can be more easily doped with impurities, and can control impurities close to single crystal silicon. Therefore, a wide range of resistance value control is possible.
[0040]
In particular, a hydrogenated amorphous silicon film doped with phosphorus at a high concentration exhibits n-type electrical conduction, and a specific resistance of several Ω · cm or more can be reduced. This makes it possible to increase the emission current of the cold electron-emitting device and to lower the emission voltage. On the other hand, the hydrogenated amorphous silicon film doped with boron at a high concentration exhibits p-type electric conduction, and a comparatively high specific resistance is obtained, but the limiting current is dominant, and a very stable cold electron-emitting device can be obtained.
[0041]
The thickness (height) of the emitter 3 can be appropriately determined as necessary, but is usually preferably 0.3 to 2 μm.
[0042]
The insulating layer 4 is a layer for electrically insulating the conductive layer 2 and the gate electrode 5. Such an insulating layer 4 can be formed from a known material used as an insulating layer of a cold electron-emitting device, but exhibits good insulating properties and can be formed by anisotropic vapor deposition. Can be mentioned.
[0043]
The thickness of the insulating layer 4 is not particularly limited as long as sufficient insulation is maintained between the emitter wiring 2 and the gate electrode 5, and is, for example, 0.2 to 2 μm, preferably 0.3 to 0.7 μm.
[0044]
The gate electrode 5 is an electrode for concentrating a strong electric field on the emitter 3. As the material of the gate electrode 5, a high melting point metal can be used in terms of voltage resistance, and a material having resistance to an etching solution used at the time of forming an emitter can be used. Preferred examples include Cr, W, Ta, or Nb can be mentioned, and for example, any one of them may be appropriately selected and used. In view of the merit that the cold electron-emitting device according to the present invention is easy to manufacture, among these, it is particularly preferable to use Nb.
[0045]
The thickness of the gate electrode 5 can be appropriately determined as necessary, but is 0.1 to 0.5 μm.
[0046]
Next, a method for manufacturing a cold electron emission device of the present invention using amorphous silicon as the emitter 3 material will be described in detail with reference to FIG.
[0047]
Step (a)
First, the conductive layer 2 is formed on the insulating substrate 1 by sputtering or the like (FIG. 2A). Also in this case, a Cr film or an Al / Cr laminated film can be preferably used as the conductive layer 2.
[0048]
Step (b)
Next, an amorphous silicon layer is formed as the emitter layer 3 on the conductive layer 2 (FIG. 2B). In this case, the amorphous silicon layer is preferably formed on the conductive layer 2 by a sputtering method capable of forming a film in a temperature range from room temperature to about 350 ° C. When the film is formed at such a temperature, the thermal expansion of the insulating substrate 1 can be limited to a small range, so that a glass substrate can be used.
[0049]
Further, here, when the amorphous silicon layer is a hydrogenated amorphous silicon layer, the plasma CVD method (CVD indicates so-called chemical vapor deposition) may be used instead of the sputtering method on the conductive layer 2. The film is formed.
In addition, as an example of conditions for forming a phosphorus-doped amorphous silicon film having a specific resistance of several to several tens of Ω · cm,

Can be shown.
[0050]
Step (c)
Next, an etching mask material is formed on the emitter layer 3 by vapor deposition or sputtering, and patterned into a circular shape using a photolithography method to form the etching mask layer 6 (FIG. 2C). )).
[0051]
The etching mask layer 6 is formed from a material having resistance to RIE described later. Such a material is preferably SiO. ₂ Can be mentioned.
[0052]
The diameter of the circular pattern is preferably about 1.0 to 2.0 μm in consideration of cold electron-emitting device characteristics, the difficulty of operation according to the design rule of the photolithography method, the yield of the etching process, and the like. .
[0053]
Step (d)
Next, the emitter layer 3 is etched by RIE under conditions with a high side etch rate until the conductive layer 2 is exposed. Thereby, the emitter layer 3 is processed into a truncated cone shape (FIG. 2D). This is because the entire emitter layer 3 is etched isotropically. As such RIE conditions, for example,
Introduced gas SF ₆ , O ₂ Etc. 30-70sccm
Power 80-120W
Gas pressure 4-5Pa
Can be shown. In particular, SF ₆ : O ₂ By using a mixed gas of = 3: 1 (flow rate ratio), the etched surface of the amorphous silicon layer becomes flat and the emitter layer 3 having a substantially trapezoidal cross section can be processed.
[0054]
Step (e)
Subsequently, an emitter sharpening material layer 7a is formed on the side surface of the emitter layer 3 and the surface of the conductive layer 2 by sputtering or oblique rotation evaporation (FIG. 2E). Examples of the emitter sharpening material include Al, Au, and the like as materials that cause a solid-phase reaction at the interface with Si, but it is particularly preferable to use Al in terms of etching selectivity. The thickness of the film formation is determined by the remaining amount of the emitter layer 3 to be sharpened on the etching mask layer 6 side, that is, the size of the upper surface of the truncated cone, but is usually preferably in the range of 0.1 μm to 0.5 μm.
[0055]
Further, an annealing process for sharpening is performed. As annealing conditions, the atmosphere is air or oxygen, the temperature is 350 ° C. or less, and the time is 10 minutes or more. Thereby, a solid-phase reaction occurs at the interface between the emitter layer 3 and the emitter sharpening material layer 7a, and an emitter sharpening reaction layer 7b is generated on the surface of the emitter layer 3 (FIG. 2 (e ')).
[0056]
Step (f)
Next, an insulating material such as SiOx and a gate electrode material such as Nb are stacked on the surface of the insulating substrate 1 on the conductive layer 2 side by a vapor deposition method or the like. A gate electrode 5 is formed, and an insulating material layer 4a and a gate electrode material layer 5a are formed on the etching mask layer 6 (FIG. 2 (f)). Here, when the insulating layer 4 is formed by a vapor deposition method, a film is formed using a chimney resistance heating method in which an oxygen gas containing about 10% ozone is introduced as a reaction gas and SiO is filled as a vapor deposition material. It is preferable to do. The insulating layer 4 formed by such a method exhibits good insulating properties.
[0057]
Step (g)
Next, the etching mask layer 6 as a lift-off material is removed by etching using a buffered hydrofluoric acid solution. As a result, the laminated body composed of the insulating material layer 4a and the gate electrode material layer 5a laminated thereon is peeled off. Thereby, a cold electron-emitting device having the conical emitter layer 3 is obtained (FIG. 2G).
[0058]
Thus, in the present invention, when forming the emitter of a field emission type cold electron emission device, the tip can be sharpened by using RIE or the like without using anisotropic vapor deposition. Moreover, it is possible to use a substrate that can be easily increased in area other than the single crystal Si substrate, for example, a glass substrate, and even if the substrate is increased in area, the uniformity of the characteristics of a plurality of cold electron-emitting devices in the substrate Can keep.
[0059]
【Example】
A manufacturing example of the cold electron emission device of the present invention will be specifically described in the following examples.
[0060]
Step (a)
First, Cr was deposited as a material for the conductive layer 2 on the glass substrate as the insulating substrate 1 with a film thickness of about 0.2 μm (FIG. 2A).
[0061]
Step (b)
Next, as the emitter layer 3 on the conductive layer 2, the following conditions;

Then, a phosphorus-doped hydrogenated amorphous silicon layer having a thickness of 1 μm was formed by plasma CVD (FIG. 2B).
[0062]
Step (c)
Next, an etching mask layer is formed by forming a silicon oxide film with a thickness of about 0.2 μm by reactive vapor deposition and then patterning it into a circular mask shape with a diameter of 1.2 μm for emitter formation by photolithography. 6 was formed (FIG. 2C).
[0063]
Step (d)
Next, the following conditions:
Introduced gas SF ₆ : 60sccm
Power 100W
Gas pressure 4.5Pa
Then, the phosphorus-doped hydrogenated amorphous silicon layer 3c was etched for 3 minutes by RIE (FIG. 2D). As a result, the phosphorus-doped hydrogenated amorphous silicon layer as the emitter layer 3 was processed into a truncated cone shape.
[0064]
Step (e)
Subsequently, Al was sputtered to a thickness of 0.3 μm to form an emitter sharpening material layer 7a (FIG. 2E). At this time, Al was uniformly deposited on the side surface of the truncated cone-shaped emitter layer 3.
[0065]
Further, an annealing process was performed to sharpen the emitter layer 3. The annealing conditions were 200 ° C. and 30 minutes (in air). Thereby, an emitter sharpening reaction layer 7b was generated on the surface of the emitter layer 3, and the emitter layer 3 was sharpened (FIG. 2 (e ′)).
[0066]
Step (f)
Next, a silicon oxide film having a thickness of about 0.8 μm is used as the insulating layer 4 under the following conditions:
Deposition source SiO
Reaction gas Oxygen + 10% ozone
Deposition vacuum 5 × 10 ^-6 Torr
Then, Nb as a gate electrode material was deposited on the layer to a thickness of about 0.3 μm (FIG. 2F). As a result, the insulating layer 4 and the gate electrode 5 positioned around the emitter layer 3 could be formed in a self-aligned manner with a certain gap with respect to the emitter layer 3 without contacting the emitter layer 3. .
[0067]
Step (g)
The etching mask layer 6 is lifted off by immersing the product obtained in the step (f) in a buffered hydrofluoric acid solution at room temperature for 2 minutes, and the insulating material layer 4a and the gate electrode material layer 5b laminated thereon are formed. The laminate was peeled off. As a result, the cold electron-emitting device shown in FIG. 2G was obtained.
[0068]
An array in which 100 cold electron-emitting devices described above were integrated was prototyped and tested and evaluated as follows. That is, for an element having a structure in which the distance from the emitter electrode to the gate electrode of each element is about 0.6 μm, a distance of 30 mm while applying 500 V to a glass plate member having a transparent electrode (anode) coated with a phosphor. When a lead-out voltage was applied between the emitter electrode and the gate electrode with a polarity such that the gate electrode side was positive, good emission characteristics were exhibited.
[0069]
Here, the low-temperature solid-phase reaction that occurs at the interface between silicon and a specific metal used in the present invention will be described with reference to FIGS.
[0070]
First, as shown in FIG. 3A, for example, a film of Al 32 of 0.1 μm is formed on a single crystal silicon 31 and heated to about 200 ° C. in air in about 10 minutes. Thus, 0.1 μm silicon oxide 33 grows on the surface. At this time, Al 32 diffuses into the silicon 31 underlying the silicon oxide 33 layer to form an Al—Si layer 34. This reaction is called a low-temperature solid-phase reaction or a low-temperature interfacial reaction, and it is known that a similar reaction can be seen with Au. However, there is no established theory regarding the mechanism by which such reactions occur at low temperatures.
In addition, in the case of amorphous silicon, it is clear from the inventors' experience that the reactivity of such a low-temperature solid-phase reaction is higher than that of single crystal silicon. Here, the silicon oxide 33 and the Al—Si layer 34 formed on the surface of the silicon 31 can be etched with hydrofluoric acid. From the selectivity of etching with silicon, the emitter is sharpened as described above in detail. It was available to.
[0071]
【The invention's effect】
According to the present invention, RIE or the like can be used without using anisotropic vapor deposition by using non-single crystal, for example, amorphous silicon, instead of metal or single crystal Si as the emitter material of the cold electron-emitting device. The tip can be sharpened and a substrate other than a single crystal Si substrate that can be easily increased in area, such as a glass substrate, can be used. Even when the substrate is increased in area, a plurality of substrates in the substrate can be used. The uniformity of the characteristics of the cold electron-emitting devices can be maintained.
[0072]
Therefore, a cold electron-emitting device that can operate at a low voltage can be obtained over a large area. Furthermore, when applied to a flat panel display, it is possible to obtain a high-quality image on a large screen.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional perspective view of a cold electron emission device of the present invention.
FIG. 2 is a manufacturing process diagram of a cold electron emission device of the present invention.
FIG. 3 is an explanatory diagram showing one step of the method for manufacturing a cold electron emission device of the present invention.
FIG. 4 is a schematic cross-sectional perspective view of a conventional cold electron emission device.
FIG. 5 is a manufacturing process diagram of a conventional cold electron emitter.
FIG. 6 is another manufacturing process diagram of the conventional cold electron-emitting device.
[Explanation of symbols]
1 ... Insulating substrate
2 ... Conductive layer
3. Emitter layer
4. Insulating layer
4a ... Insulating material layer
5 ... Gate electrode
5a ... Gate electrode layer
6 ... Etching mask layer
31 ... Silicon
32 ... Al
33 ... Silicon oxide
34 ... Al-Si layer
41 ... Insulating substrate
42 ... conductive layer
43 ... Insulating layer
44 ... Gate electrode
45 ... Emitter
51. Insulating substrate
52 ... Conductive layer
53 ... Insulating layer
54 ... Gate electrode
55 ... Lift-off material
56 ... Emitter
61 ... Si substrate
62 ... Silicon oxide layer
63 ... Emitter
64 ... Silicon oxide layer
65 ... Insulating film
66 ... Gate electrode
A ... Opening
Po ・・・ Point-like projection

Claims

絶縁性基板、導電層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該導電層に達する開口部が設けられ、その開口部内の該導電層上に、エミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子の製造方法において、
（ａ）絶縁性基板上に導電層を形成する工程；
（ｂ）該導電層上に非単結晶シリコンからなるエミッタ層を形成する工程；
（ｃ）該エミッタ層上に、円形のエッチングマスク層を形成する工程；
（ｄ）反応性イオンエッチングにより該エミッタ層を円錐台形状に加工しつつ、導電層を露出させる工程；
（ｅ）加工されたエミッタ層上にエミッタ先鋭化材料層を形成した後にアニールし、エミッタ表面にエミッタ先鋭化反応層を形成する工程；
（ｆ）絶縁性基板のエミッタ先鋭化反応層側の表面上に、絶縁材料とゲート電極材料とを順次積層することにより、導電層上に絶縁層とゲート電極とを形成し、また、エッチングマスク層上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（ｇ）前記エッチングマスク層用のエッチング液を用いて、リフトオフ材としてのエッチングマスク層を除去するとともに、その上に積層された絶縁材料層及びゲート電極材料層を剥落させ、また、エミッタ先鋭化反応層とエミッタ層の一部を剥落する工程；
以上の（ａ）〜（ｇ）の工程を全て具備することを特徴とする冷電子放出素子の製造方法。An insulating substrate, a conductive layer, an insulating layer, and a gate electrode are sequentially stacked. An opening reaching the conductive layer is provided in the gate electrode and the insulating layer, and an emitter is formed on the conductive layer in the opening. In the method of manufacturing a field emission type cold electron emission device formed so as not to contact the gate electrode,
(A) forming a conductive layer on the insulating substrate;
(B) forming an emitter layer made of non-single crystal silicon on the conductive layer;
(C) forming a circular etching mask layer on the emitter layer;
(D) exposing the conductive layer while processing the emitter layer into a truncated cone shape by reactive ion etching;
(E) a step of forming an emitter sharpening material layer on the processed emitter layer and then annealing to form an emitter sharpening reaction layer on the emitter surface;
(F) An insulating material and a gate electrode material are sequentially laminated on the surface of the insulating substrate on the emitter sharpening reaction layer side, thereby forming an insulating layer and a gate electrode on the conductive layer, and an etching mask. Forming an insulating material layer and a gate electrode material layer on the layer; and (g) removing the etching mask layer as a lift-off material using the etching liquid for the etching mask layer and laminating on the layer. Peeling off the insulating material layer and the gate electrode material layer, and peeling off a part of the emitter sharpening reaction layer and the emitter layer;
A method for manufacturing a cold electron-emitting device comprising all the steps (a) to (g).

前記工程（ｅ）において、エミッタ先鋭化材料層の材料が、アルミニウムであることを特徴とする請求項１に記載の冷電子放出素子の製造方法。2. The method of manufacturing a cold electron emission device according to claim 1 , wherein in the step (e), the emitter sharpening material layer is made of aluminum.

前記工程（ｅ）において、アニールは空気中で且つ３００℃以下である条件下で行うことを特徴とする請求項１に記載の冷電子放出素子の製造方法。2. The method of manufacturing a cold electron-emitting device according to claim 1, wherein in the step (e), the annealing is performed in air at a temperature of 300 ° C. or lower.