JP3620588B2 - 半導体記憶装置の駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置の駆動方法に関する。
【0002】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置の第1の従来例としては、図15に示すように、電界効果型トランジスタ(以下、FETという)1と強誘電体キャパシタ2とを有し、FET1のドレイン領域1aにビット線BLを接続し、FET1のソース領域1bに強誘電体キャパシタ2の上電極を接続し、FET1のゲート電極1cにワード線WLを接続してなるものが知られている。
【0003】
この第1の従来例に係る半導体記憶装置は、データの読み出し時に、記録されていたデータが消える破壊読み出し方式である。このため、データの読み出し後に再書き込み動作が必要になるため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作(分極反転動作)が必要になる。
【0004】
ところで、強誘電体膜には分極疲労劣化という現象が発生するので、分極反転動作を繰り返し行なうと、強誘電体膜の分極発現特性が著しく劣化するという問題がある。
【0005】
そこで、図16に示すような第2の従来例に係る半導体記憶装置が提案されている。すなわち、第2の従来例は、FET1のゲート電極1cに強誘電体キャパシタ2の下電極1bを接続して、強誘電体キャパシタ2をFET1のゲート電位を制御に用いる非破壊読み出し方式である。尚、図16において、3は基板を示している。
【0006】
この第2の従来例に係る半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ2の上電極2aと、基板3との間に書き込み電圧を印加する。
【0007】
例えば、上電極2aに、基板3に対して正となる電圧(制御電圧)を印加してデータを書き込むと、強誘電体キャパシタ2の強誘電体膜2cには下向きの分極が発生する。その後、上電極2aを接地しても、FET1のゲート電極1cには正の電荷が残るので、ゲート電極1cの電位は正となる。
【0008】
ゲート電極1cの電位がFET1のしきい値電圧を超えていれば、FET1はオン状態であるから、ドレイン領域1aとソース領域1bとの間に電位差を与えると、ドレイン領域1aとソース領域1bとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”1”と定義する。
【0009】
一方、強誘電体キャパシタ2の上電極2aに、基板3に対して負となる電圧を印加すると、強誘電体キャパシタ2の強誘電体膜2cには上向きの分極が発生する。その後、上電極2aを接地しても、FET1のゲート電極1cには負の電荷が残るので、ゲート電極1cの電位は負となる。この場合、ゲート電極1cの電位は常にFET1のしきい値電圧よりも小さいので、FET1はオフ状態であるから、ドレイン領域1aとソース領域1bとの間に電位差を与えても、ドレイン領域1aとソース領域1bとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”0”と定義する。
【0010】
強誘電体キャパシタ2への供給電源が切断されても、つまり、強誘電体キャパシタ2の上電極2aに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域1aとソース領域1bとの間に電圧を印加すると、論理状態が”1”のときにはドレイン領域1aとソース領域1bとの間に電流が流れるので、データ”1”を読み出すことができる一方、論理状態が”0”のときにはドレイン領域1aとソース領域1bとの間に電流が流れないので、データ”0”を読み出すことができる。
【0011】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく(このようにデータを保持しておく特性をリテンションという)ためには、電源切断期間中においても、データ”1”のときにはFET1のゲート電極1cの電位が常にFET1のしきい値電圧よりも高く維持されていると共に、データ”0”のときにはFET1のゲート電極1cの電位が常に負電圧になるように維持されていることが必要になる。
【0012】
ところで、電源切断期間中においては、強誘電体キャパシタ2の上電極2a及び基板3は接地電位となるので、ゲート電極1cの電位は孤立している。このため、理想的には図17に示すように、強誘電体キャパシタ2へのデータの書き込み時のヒステリシスループ4と、バイアス電圧が0VであるときのFET1のゲート容量負荷線7との第1の交点cが、データ”1”に対するゲート電極1cの電位になると共に、ヒステリシスループ4とゲート容量負荷線8との第2の交点dが、データ”0”に対するゲート電極1cの電位になる。尚、図17において、縦軸は上電極2a(又はゲート電極1c)に現われる電荷Qを示し、横軸は電圧Vを示している。
【0013】
ところが、実際には、強誘電体キャパシタ2は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極1cの電位は降下していく。この電位降下は、指数関数的であって、FET1のゲート容量と強誘電体キャパシタ2の容量との並列合成容量と、強誘電体キャパシタ2の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々104 秒程度である。従って、ゲート電極1cの電位は数時間で半減することになる。
【0014】
図17に示すように、ゲート電極1cの電位は第1の交点cで1V程度であるから、この電位が半減すると、ゲート電極1cの電位は、0.5V程度になってFET1のしきい値電圧(一般的には、0.7V程度である。)よりも低くなるので、オン状態であるべきFET1は短時間でオフ状態になる。
【0015】
このように、強誘電体キャパシタをFETのゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にFETのゲート電極に電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタの抵抗成分により、強誘電体キャパシタが放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【0016】
前記に鑑み、本発明は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタを有する半導体記憶装置のリテンション特性を向上させることを目的とする。
【0017】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第1の半導体記憶装置の駆動方法は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタと、強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続され強誘電体膜の分極の偏位を検出する検出手段とを有する半導体記憶装置の駆動方法を対象とし、強誘電体キャパシタの上電極及び下電極のうちの他方の電極に読み出し電圧を印加し、検出手段により強誘電体膜の分極の偏位を検出することによって多値データを読み出す第1の工程と、他方の電極に印加されている読み出し電圧を除去する第2の工程とを備え、第1の工程において印加される読み出し電圧は、第2の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさである。
【0018】
本発明に係る第1の半導体記憶装置の駆動方法によると、第1の工程において印加される読み出し電圧は、第2の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさであるため、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。このため、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作(分極反転動作)が不要になり、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【0019】
第1の半導体記憶装置の駆動方法は、第2の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にする第3の工程をさらに備えていることが好ましい。
【0020】
第2の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にすると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【0021】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第3の工程を備えている場合、該第3の工程は、一方の電極に読み出し電圧と極性が異なる電圧を印加した後、電位差を零にする工程を含むことが好ましい。
【0022】
このようにすると、データの読み出し時に、強誘電体キャパシタの強誘電体膜の分極の方向を反転させる方向の電圧が印加されても、データの読み出し後の分極電荷の大きさはデータ読み出し前の分極電荷の大きさとほぼ等しくなるので、半導体記憶装置のディスターブ特性が大きく向上する。
【0023】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第3の工程を備えている場合、半導体記憶装置は、強誘電体キャパシタの一方の電極と他方の電極との導通をオン・オフするスイッチを有し、第3の工程は、スイッチにより一方の電極と他方の電極とを導通させることにより、電位差を零にする工程を含むことが好ましい。
【0024】
このようにすると、第2の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を簡易且つ確実に零にすることができる。
【0025】
強誘電体キャパシタの上電極と下電極との間の電位差を零にする第3の工程を備えている場合、半導体記憶装置は、強誘電体キャパシタの一方の電極と所定電位との接続をオン・オフするスイッチを有し、第3の工程は、強誘電体キャパシタの他方の電極に所定電位を印加すると共にスイッチにより一方の電極を所定電位に接続させることにより、電位差を零にする工程を含むことが好ましい。
【0026】
このようにすると、第2の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を簡易且つ確実に零にすることができる。
【0027】
第1の半導体記憶装置の駆動方法において、第1の工程で印加される読み出し電圧は、該読み出し電圧が印加されたときに強誘電体キャパシタの一方の電極と他方の電極との間に印加される電圧が強誘電体キャパシタの抗電圧以下になるような大きさであることが好ましい。
【0028】
このようにすると、第1の工程において印加される読み出し電圧を除去したときに、強誘電体膜の分極の偏位をデータの読み出し前の偏位に確実に戻すことができる。
【0029】
第1の半導体記憶装置の駆動方法において、検出手段は容量負荷を有し、第1の工程は、強誘電体キャパシタと容量負荷とからなる直列回路の両端に読み出し電圧を印加する工程を含み、検出手段は、読み出し電圧が強誘電体キャパシタの容量値と容量負荷の容量値との比に基づき分割されることにより容量負荷に印加される電圧を検出することによって、強誘電体膜の分極の偏位を検出することが好ましい。
【0030】
このようにすると、第1の工程で印加される読み出し電圧を、強誘電体キャパシタと容量負荷との容量比に基づいて分割できるため、強誘電体キャパシタに印加される電圧を、読み出し電圧が除去されたときに強誘電体膜の分極の偏位がデータの読み出し前の偏位に戻るような大きさに設定することが容易になる。
【0031】
第1の半導体記憶装置の駆動方法において、検出手段は、基板上に形成され、ゲート電極が強誘電体キャパシタの一方の電極に接続された電界効果型トランジスタを有し、第1の工程は、強誘電体キャパシタの他方の電極と基板との間に読み出し電圧を印加する工程を含み、検出手段は、読み出し電圧が強誘電体キャパシタの容量値と電界効果型トランジスタのゲート容量値との比に基づき分割される電圧が電界効果型トランジスタのゲート電極に印加されるときに、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、強誘電体膜の分極の偏位を検出することが好ましい。
【0032】
このようにすると、第1の工程で印加される読み出し電圧を、強誘電体キャパシタと電界効果型トランジスタとの容量比に基づいて分割できるため、強誘電体キャパシタに印加される電圧を、読み出し電圧が除去されたときに強誘電体膜の分極の偏位がデータの読み出し前の偏位に戻るような大きさに設定することが容易になると共に、電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、強誘電体膜の分極の偏位を確実に検出することができる。
【0033】
本発明に係る第2の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によって多値データを記憶し、互いに直列に接続された複数の強誘電体キャパシタと、複数個の強誘電体キャパシタのそれぞれに並列に接続され、多値データを読み出す強誘電体キャパシタを選択する複数の選択トランジスタと、直列に接続されている複数の強誘電体キャパシタの一端側に接続され、選択トランジスタにより選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検出することにより多値データを読み出す検出手段とを有する半導体記憶装置の駆動方法を対象とし、強誘電体キャパシタの上電極及び下電極のうちの一方の電極に読み出し電圧を印加する第1の工程と、一方の電極に印加されている読み出し電圧を除去する第2の工程とを備え、第1の工程において印加される読み出し電圧は、第2の工程で読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさである。
【0034】
本発明に係る第2の半導体記憶装置の駆動方法によると、第1の半導体記憶装置の駆動方法と同様、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、データの再書き込み動作を行なう必要がないので、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難くなり、半導体記憶装置のリテンション特性が大きく向上する。
【0035】
第2の半導体装置の駆動方法は、第2の工程の後に、強誘電体キャパシタの上電極と下電極との間の電位差を零にする第3の工程をさらに備えていることが好ましい。
【0036】
このようにすると、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。
【0037】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体記憶装置及びその駆動方法について、図1〜図4を参照しながら説明する。
【0038】
図1は、第1の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第1の実施形態に係る半導体記憶装置は、ドレイン領域11、ソース領域12及びゲート電極13を有する読み出しFET10と、ドレイン領域21、ソース領域22及びゲート電極23を有する選択FET20と、上電極31、下電極32及び強誘電体膜33を有する強誘電体キャパシタ30とを備え、読み出しFET10、選択FET20及び強誘電体キャパシタ30によりメモリセルが構成されている。
【0039】
強誘電体キャパシタ30の下電極32は読み出しFET10のゲート電極13及び選択FET20のソース領域22に接続され、強誘電体キャパシタ30の上電極31は選択FET20のドレイン領域21及びワード線WLに接続され、読み出しFET10のドレイン領域11はビット線BLに接続され、読み出しFET10のソース領域12はプレート線CPに接続され、選択FET20のゲート電極23は制御線BSに接続されている。尚、図1において、14は読み出しFET10が形成されている基板を示している。
【0040】
図2は、図1に示すメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路を示している。
【0041】
図2に示すように、第1行のメモリセルを構成する強誘電体キャパシタ30の上電極31は第1のワード線WL1に共通に接続され、第2行のメモリセルを構成する強誘電体キャパシタ30の上電極31は第2のワード線WL2に共通に接続され、第1列のメモリセルを構成する読み出しFET10のドレイン電極11は第1のビット線BL1に共通に接続され、第2列のメモリセルを構成する読み出しFET10のドレイン電極11は第2のビット線BL1に共通に接続され、第1行のメモリセルを構成する読み出しFET10のソース領域12は第1のプレート線CP1に共通に接続され、第2行のメモリセルを構成する読み出しFET10のソース領域12は第2のプレート線CP2に共通に接続され、第1列のメモリセルを構成する選択FET20のゲート電極23は第1の制御線BS1に共通に接続され、第2列のメモリセルを構成する選択FET20のゲート電極23は第2の制御線BS2に共通に接続されている。
【0042】
以下、第1の実施形態に係る半導体記憶装置の駆動方法について説明する。
【0043】
(データの書き込み動作)
第1の実施形態に係る半導体記憶装置における書き込み動作は以下の通りである。
【0044】
読み出しFET10のゲート電位及び基板電位を接地電圧にしておいてから、ワード線WL、ビット線BL、プレート線CP及び制御線BSのすべての信号線の電位を0Vにし、その後、ワード線WLを正又は負の書き込み電圧に設定して強誘電体キャパシタ30の強誘電体膜33に下向き又は上向きの分極を発生させる。ここで、強誘電体膜33に下向きの分極が発生している状態をデータ”1”と定義し、強誘電体膜33に上向きの分極が発生している状態をデータ”0”と定義する。
【0045】
以下、書き込み動作をする際の、電荷Q(縦軸)と電圧V(横軸)との関係について図3を参照しながら説明する。尚、図3において、4はデータの書き込み時のヒステリシスループを示し、5はデータ”1”を書き込むときの第1のゲート容量負荷線を示し、6はデータ”0”を書き込むときの第2のゲート容量負荷線を示し、7はバイアス電圧が0Vであるときの第3のゲート容量負荷線を示している。
【0046】
例えば、ワード線WLの電位を6Vに設定した場合、強誘電体キャパシタ30の強誘電体膜33の分極の大きさは、ヒステリシスループ4の上端点aに対応し、ワード線WLの電位を−6Vに設定した場合、強誘電体キャパシタ30の強誘電体膜33の分極の大きさは、ヒステリシスループ4の下端点bに対応する。
【0047】
書き込み動作が完了すると、ワード線WLの電位を0Vに設定する。このようにすると、データ”1”(分極は下向きである)が保存されている場合には、読み出しFET10のゲート電極13の電位は、ヒステリシスループ4と第3のゲート容量負荷線7との第1の交点cになり正の電位を保持しており、データ”0”(分極は上向きである)が保存されている場合には、読み出しFET10のゲート電極13の電位は、ヒステリシスループ4と第3のゲート容量負荷線7との第2の交点dになり負の電位を保持している。
【0048】
この状態で、制御線BSの電位を選択FET20のしきい値電圧以上に上げて、選択FET20をオン状態にする。このようにすると、強誘電体キャパシタ30の上電極31及び下電極32の電位はいずれも0Vになるので、データ”1”が保存されている場合には、読み出しFET10のゲート電極13の電位は、第1の交点cから縦軸上の第1の点eに移動し、データ”0”が保存されている場合には、読み出しFET10のゲート電極13の電位は、第2の交点dから縦軸上の第2の点fに移動する。
【0049】
その後、制御線BSの電位を0Vにして選択FET20をオフ状態にしても、上電極31と下電極32との間には電位差がないので、強誘電体膜32の分極の大きさは保存される。
【0050】
(データの読み出し動作)
第1の実施形態に係る半導体記憶装置における読み出し動作は以下の通りである。
【0051】
前述のように、書き込み動作の後に、選択FET20をオン状態にして、強誘電体キャパシタ30の上電極31及び下電極32の電位をいずれも0Vにするので、図3に示すように、データ”1”が保存されている場合には、読み出しFET10のゲート電極13の電位は、第1の交点cから縦軸上の第1の点eに移動し、データ”0”が保存されている場合には、読み出しFET10のゲート電極13の電位は、第2の交点dから縦軸上の第2の点fに移動する。
【0052】
ここで、図1に示すワード線WLに例えば1.5Vの電圧を印加する。このようにすると、ワード線WLと基板14との間に1.5Vの電位差が生じ、この電位差は、強誘電体キャパシタ30の容量値と読み出しFET10のゲート容量値の各大きさに応じて分割される。強誘電体キャパシタ30の容量値の電圧依存性は、強誘電体膜33の分極の向きによって、つまりデータが”1”であるか又は”0”であるかによって異なる。以下、このことを図4を参照しながら説明する。
【0053】
ワード線WLに1.5Vの電圧を加えた状態は、分極が保持されている点を原点に置き換えると共にゲート容量を負荷線としたとき、この負荷線が電圧軸(横軸)と1.5Vの点で交わることと等価である。このことは、図4に示すように、データ”1”に対しては第4のゲート容量負荷線8を与えることに等しく、データ”0”に対しては第5のゲート容量負荷線9を与えることに等しい。
【0054】
ワード線WLに電圧が印加されるときには、強誘電体キャパシタ30にも電圧が印加される。このため、ワード線WLの電位が1.5Vのときには、データ”1”に対しては分極は第1の曲線Aに沿って変化して第1の曲線Aと第4のゲート容量負荷線8との交点gで釣り合うと共に、データ”0”に対しては分極は第2の曲線Bに沿って変化して第2の曲線Bと第5のゲート容量負荷線9との交点hで釣り合う。
【0055】
交点i、交点j及び交点kは、各分極状態のときの電位の配分を決めており、データ”1”に対しては交点iと交点jとの間の約0.7Vが読み出しFET10のゲート電位として配分されると共に、データ”0”に対しては交点iと交点kとの間の約0.9Vが読み出しFET10のゲート電位として配分される。
【0056】
従って、読み出しFET10のしきい値電圧を0.7Vと0.9Vとの中間の値である0.8Vに設定しておけば、データ”1”を読み出すときには読み出しFET10はオフ状態になると共にデータ”0”を読み出すときには読み出しFET10はオン状態になる。
【0057】
このため、図1に示すプレート線CPとビット線BLとの間に電位差を与えると、データ”1”が記憶されているときには読み出しFET10には電流が流れない一方、データ”0”が記憶されているときには読み出しFET10に電流が流れるので、別途設けられている電流検出手段により読み出しFET10に流れる電流を検出することによって、記憶されているデータが”1”であるか又は”0”であるかを判別することができる。
【0058】
ところで、この読み出し動作においては、ワード線WLへの電圧の印加は、データ”1”に対しては分極を増強する方向に作用するが、データ”0”に対しては分極が反転する方向に作用する。従って、強誘電体キャパシタ30に印加される電圧がその抗電圧を超えると分極が反転してしまうが、本実施形態においては、データが”0”であるときに強誘電体キャパシタ30に印加する電圧は0.6Vであって抗電圧となる点mよりも小さいため、分極が反転しないので、記憶されているデータが変化する恐れはない。
【0059】
ここで、強誘電体キャパシタ30の容量値と読み出しFET10のゲート容量値とを調整することにより、ワード線WLと基板14との間に印加される電圧を、強誘電体キャパシタ30の上電極31と下電極32との間に印加される電圧と、読み出しFET10におけるゲート電極13と基板14との間に印加される電圧とに配分して、強誘電体キャパシタ30に印加される電圧が該強誘電体キャパシタ30の抗電圧を超えない値つまり分極が反転しないような値に設定することが好ましい。
【0060】
尚、本実施形態においては、読み出し動作をする際に、強誘電体キャパシタ30に印加する電圧は、該強誘電体キャパシタの抗電圧を超えない値に設定したが、これに限られず、強誘電体キャパシタ30に印加された読み出し電圧を除去したときに、強誘電体膜33の分極の偏位がデータを読み出す前の偏位に戻るような大きさであればよい。
【0061】
このようにすると、読み出し動作を行なったときに強誘電体膜33の分極が反転しないので、データの読み出し動作毎に強誘電体膜33の分極の向きを変える動作(分極反転動作)が不要になる。このため、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【0062】
(データ読み出し後の動作)
以下、データの読み出し後に、強誘電体キャパシタ30の上電極31と下電極32との電位差を零にする第1の方法について図1を参照しながら説明する。
【0063】
まず、ワード線WLの電位を1.5Vに設定して、強誘電体キャパシタ30に記憶されているデータを読み出した後、ワード線WLの電位を0Vに下げる。
【0064】
次に、制御線BSの電位を選択FET20のしきい値電圧以上に上げて、選択FET20をオン状態にする。このようにすると、強誘電体キャパシタ30の上電極31と下電極32とが選択FET20を介して接続されるので、上電極31及び下電極32の電位はいずれも0Vになる。
【0065】
読み出し動作後の強誘電体膜33の分極電荷は、読み出し前の分極電荷とほぼ等しく、強誘電体キャパシタ30の上電極31と下電極32との電位差が零であるので、強誘電体キャパシタ30の抵抗成分に起因する電位の低下が抑制される。尚、このようになるメカニズムについては、第2の実施形態において、図9を参照しながら詳細に説明する。
【0066】
以下、データの読み出し後に、強誘電体キャパシタ30の上電極31と下電極32との電位差を零にする第2の方法について図5を参照しながら説明する。
【0067】
図5は、強誘電体キャパシタ30の上電極31と下電極32との電位差を零にする第2の方法を実現する回路を示しており、選択FET20のドレイン領域21は、強誘電体キャパシタ30の下電極32と読み出しFET10のゲート電極13との間に接続され、選択FET20のソース領域22はプレート線CPに接続されている。
【0068】
まず、ワード線WLの電位を1.5Vに設定して、強誘電体キャパシタ30に記憶されているデータを読み出した後、ワード線WLの電位を0Vに下げる。このようにすると、強誘電体キャパシタ30の上電極31の電位は0Vになる。
【0069】
次に、制御線BSの電位を選択FET20のしきい値電圧以上に上げて、選択FET20をオン状態にする。このようにすると、強誘電体キャパシタ30の下電極32と0Vに設定されているプレート線CPとが選択FET20を介して接続されるので下電極32の電位も0Vになる。
【0070】
以下、データの読み出し後に、強誘電体キャパシタ30の上電極31と下電極32との電位差を零にする第3の方法について図6を参照しながら説明する。
【0071】
図6は、強誘電体キャパシタ30の上電極31と下電極32との電位差を零にする第3の方法を実現する回路を示しており、選択FET20のドレイン領域21は、強誘電体キャパシタ30の下電極32と読み出しFET10のゲート電極13との間に接続され、選択FET20のソース領域22は接地線GNDに接続されている。
【0072】
まず、ワード線WLの電位を1.5Vに設定して、強誘電体キャパシタ30に記憶されているデータを読み出した後、ワード線WLの電位を0Vに下げる。このようにすると、強誘電体キャパシタ30の上電極31の電位は0Vになる。
【0073】
次に、制御線BSの電位を選択FET20のしきい値電圧以上に上げて、選択FET20をオン状態にする。このようにすると、強誘電体キャパシタ30の下電極32と接地線GNDとが選択FET20を介して接続されるので下電極32の電位も0Vになる。
【0074】
以下、データの読み出し後に、強誘電体キャパシタ30の上電極31と下電極32との電位差を零にする第4の方法について図7を参照しながら説明する。
【0075】
図7は、強誘電体キャパシタ30の上電極31と下電極32との電位差を零にする第4の方法を実現する回路を示しており、選択FET20のドレイン領域21は、強誘電体キャパシタ30の下電極32と読み出しFET10のゲート電極13との間に接続され、選択FET20のソース領域22は読み出しFET20の基板14に接続されている。
【0076】
まず、ワード線WLの電位を1.5Vに設定して、強誘電体キャパシタ30に記憶されているデータを読み出した後、ワード線WLの電位を0Vに下げる。このようにすると、強誘電体キャパシタ30の上電極31の電位は0Vになる。
【0077】
次に、制御線BSの電位を選択FET20のしきい値電圧以上に上げて、選択FET20をオン状態にする。このようにすると、強誘電体キャパシタ30の下電極32と0Vに設定されている読み出しFET10の基板14とが選択FET20を介して接続されるので下電極32の電位も0Vになる。
【0078】
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体記憶装置及びその駆動方法について、図8、図9、図10(a)及び(b)を参照しながら説明する。
【0079】
図8は、第2の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第2の実施形態に係る半導体記憶装置は、ドレイン領域11、ソース領域12及びゲート電極13を有する読み出しFET(Nチャンネル型トランジスタ)10と、上電極31、下電極32及び強誘電体膜33を有する強誘電体キャパシタ30と、ドレイン領域41、ソース領域42及びゲート電極43を有する第1の選択FET(Pチャンネル型トランジスタ)40と、ドレイン領域51、ソース領域52及びゲート電極53を有する第2の選択FET(Pチャンネル型トランジスタ)50とを備えている。
【0080】
強誘電体キャパシタ30の上電極31は第1の選択FET40のドレイン領域41と共にワード線WLに接続され、強誘電体キャパシタ30の下電極32は、読み出しFET10のゲート電極13、第1の選択FET40のソース領域42及び第2の選択FET50のドレイン領域51に接続され、読み出しFET10のドレイン領域11はビット線BLに接続され、読み出しFET10のソース領域12は第2の選択FET50のソース領域52と共にリセット線RSTに接続され、第1の選択FET40のゲート電極43はセル選択線BSに接続され、第2の選択FET50のゲート電極53は読み出しセル選択線/REに接続されている。これにより、読み出しFET10のゲート電極13は第2の選択FET50を介してリセット線RSTに接続されている。
【0081】
以下、第2の実施形態に係る半導体記憶装置の駆動方法について説明する。
【0082】
第2の実施形態に係る半導体記憶装置においては、読み出しセル選択線/REは、読み出し動作時以外は常時Lレベル(例えば、0V)の電位に設定されており、第2の選択FET50は読み出し動作時以外は常にオン状態である。このため、読み出し動作時においてのみ、強誘電体キャパシタ30から読み出しFET10のゲート電極13に電荷が流入する。また、読み出し動作時以外においては、第2の選択FET50は、ワード線WLとリセット線RSTとを第1の選択FET40を介して接続しており、書き込み動作及び消去動作に備える。
【0083】
(データの書き込み動作)
データの書き込み動作を行なう際には、まず、セル選択線BSをHレベル(例えば5V)にすることにより、第1の選択FET40をオフ状態にして、強誘電体キャパシタ30の上電極31をワード線WLに接続すると共に、強誘電体キャパシタ30下電極31を第2の選択FET50を介してリセット線RSTに接続する。
【0084】
その後、リセット線RSTの電位をLレベル(例えば0V)にしたまま、ワード線WLの電位をHレベルに設定して、強誘電体キャパシタ30の上電極31と下電極32との間に正の電位差を与えることにより、強誘電体膜33の分極を下向きにすることにより、データ”1”を記憶する。
【0085】
その後、ワード線WLの電位をLレベルに設定して、強誘電体キャパシタ30の上電極31と下電極32との間の電位差を零にする。
【0086】
(データの消去動作)
データの消去動作を行なう際には、セル選択線BSをHレベルに設定して第1の選択FET40をオフ状態にすることにより強誘電体キャパシタ30の上電極31をワード線WLに接続すると共に、強誘電体キャパシタ30の下電極32を第2の選択FET50を介してリセット線RSTに接続する。
【0087】
その後、ワード線WLの電位をLレベルに設定したまま、リセット線RSTの電位をHレベルに上げて、強誘電体キャパシタ30の上電極31と下電極32との間に負の電位差を与えることにより、強誘電体膜33の分極を上向きにすることにより、データを”0”にリセットする。
【0088】
(データの読み出し動作)
データの読み出し動作を行なう際には、セル選択線BSの電位をHレベルに設定して、第1の選択FET40をオフ状態にしておいてから、読み出し選択線/RSの電位をHレベルに設定して第2の選択FET50をオフ状態にすると共に、ビット線BLの電位をHレベルに設定し且つリセット線RSTの電位をLレベルに設定する。このようにして、読み出しFET10のドレイン領域11とソース領域12との間に電位差を発生させておいて、ワード線WLに正の読み出し電圧VRDを与えたときのビット線BLの電圧変化をビット線BLに接続されたセンスアンプ(図示は省略している)により検出することにより、強誘電体キャパシタ30に記憶されているデータを読み出す。
【0089】
ところで、読み出しFET10のしきい値電圧をVT とし、強誘電体キャパシタ30がデータ”1”を記憶しているときに読み出しFET10のゲート電極13に印加されている電圧をVS とし、強誘電体キャパシタ30がデータ”0”を記憶しているときに読み出しFET10のゲート電極13に印加されている電圧をVR としたときに、VR >VT >VS の関係が成立するように、強誘電体キャパシタ30の容量値及び読み出しFET10のゲート容量値を設定する。
【0090】
以下、読み出し動作を、強誘電体キャパシタ30にデータ”1”が記憶されている場合とデータ”0”が記憶されている場合とに分けて、図8及び図9を参照しながら説明する。
【0091】
図9において、縦軸は強誘電体キャパシタ30の強誘電体膜33に保持される分極の電荷Qを示し、横軸は直列回路に印加される電圧を示している。また、図9において、Eは、データ”1”が記憶されているときにワード線WLに読み出し電圧VRDを与えたときの読み出しFET10のゲート容量負荷線であり、Fは、データ”1”が記憶されているときにワード線WLに与えられている読み出し電圧を0Vにしたときの読み出しFET10のゲート容量負荷線であり、Gは、データ”0”が記憶されているときにワード線WLに読み出し電圧VRDを与えたときの読み出しFET10のゲート容量負荷線であり、Hは、データ”0”が記憶されているときにワード線WLに与えられている読み出し電圧を0Vにしたときの読み出しFET10のゲート容量負荷線である。
【0092】
まず、読み出しFET10が形成されている基板14の電位をLレベルに設定しておく。
【0093】
次に、前述した一連の読み出し動作に従って、強誘電体キャパシタ30の上電極31をワード線WLに接続すると共に強誘電体キャパシタの下電極32をリセット線RSTに接続した後、読み出し選択線/REの電位をHレベルに設定して第2の選択FET50をオフ状態にすると共に、ビット線BLの電位をHレベルに設定し且つリセット線RSTの電位をLレベルに設定する。
【0094】
この状態で、ワード線WLを正の読み出し電圧VRDに設定すると、ワード線WLと読み出しFET10の基板14との間に存在する、強誘電体キャパシタ30と読み出しFET10とからなる直列回路(以下、単に直列回路と称する)に読み出し電圧VRDが印加される。
【0095】
<データ”1”が記憶されている場合>
強誘電体キャパシタ30にデータ”1”が記憶されているときには、強誘電体膜33に保持される分極の電荷は点pの位置にある。その後、直列回路に読み出し電圧VRDが印加されると、該読み出し電圧VRDは、読み出しFET10のゲート電極13と基板14との間に生じる電位差VS (点qと点rとの間の電位差)と、強誘電体キャパシタ30の上電極31と下電極32との間に生じる電位差(VRD−VS )(点rと点pとの電位差)とに分割される。
【0096】
ところで、点rの位置ひいては電位差VS は読み出しFET10のゲート容量の大きさに依存し、この電位差VS により、データ”1”を読み出したときの読み出しFET10のチャネルコンダクタンスが決定される。
【0097】
従って、読み出しFET10のしきい値電圧VT と、電位差VS との間に、
VT >VS の関係が成立するように、強誘電体キャパシタ30の容量値と読み出しFET10のゲート容量値との比(容量比)を設定しておくと、Hレベルに設定されているビット線BLから読み出しFET10のチャネル領域を介してリセット線RSTに流れる電流は比較的小さくなるので、ビット線BLにおける電位降下は小さくなる。
【0098】
このビット線BLの電圧降下をビット線BLに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さくなければデータ”1”が記憶されていると判定する。
【0099】
<データ”0”が記憶されている場合>
強誘電体キャパシタ30にデータ”0”が記憶されているときには、強誘電体膜33に保持される分極の電荷は点sの位置にある。その後、直列回路に読み出し電圧VRDが印加されると、該読み出し電圧VRDは、読み出しFET10のゲート電極13と基板14との間に生じる電位差VR (点tと点uとの間の電位差)と、強誘電体キャパシタ30の上電極31と下電極32との間に生じる電位差(VRD−VR )(点uと点sとの電位差)とに分割される。
【0100】
ところで、点uの位置ひいては電位差VR は読み出しFET10のゲート容量の大きさに依存し、この電位差VR により、データ”0”を読み出したときの読み出しFET10のチャネルコンダクタンスが決定される。
【0101】
従って、読み出しFET10のしきい値電圧VT と、電位差VR との間に、
VR >VT の関係が成立するように、強誘電体キャパシタ30の容量値と読み出しFET10のゲート容量値との比(容量比)を設定しておくと、Hレベルに設定されているビット線BLから読み出しFET10のチャネル領域を介してリセット線RSTに流れる電流は比較的大きくなるので、ビット線BLにおける電位降下は大きくなる。
【0102】
このビット線BLの電圧降下をビット線BLに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さければデータ”0”が記憶されていると判定する。
【0103】
このように、データ”1”又はデータ”0”を読み出すときに読み出しFET10のゲート電極13に印加される電圧VS 又はVR は、ワード線WLに印加される読み出し電圧VRDと、強誘電体キャパシタ30の容量値と、読み出しFET10のゲート容量値とによって決まる。
【0104】
一般的に、読み出しFET10のゲート容量値は強誘電体キャパシタ30の容量値より小さくして、例えば1:4の容量比を選ぶことができる。
【0105】
このため、読み出し時には、読み出し電圧VRDの1/5の電圧しか強誘電体キャパシタ30に印加されないことになる。
【0106】
そこで、容量比を1:4とし、読み出し電圧VDR=2.5Vとすると、強誘電体キャパシタ30に印加される電圧は、僅かに0.5V程度になり、強誘電体キャパシタ30の強誘電体膜33の分極が反転するのに必要な電圧(抗電圧)よりも低い。従って、データ”0”が記憶されている場合、つまり読み出し電圧が強誘電体膜33の分極を反転させる方向に印加される場合であっても、強誘電体膜33において分極の反転は起こらないので、分極反転に伴う強誘電体膜33の疲労は生じない。
【0107】
このように、ワード線WLに印加される読み出し電圧VRD、強誘電体キャパシタ30の容量値、及び読み出しFET10のゲート容量値を適切に選択すると、読み出し電圧が強誘電体膜33の分極を反転させる方向に印加される場合(データ”0”が記憶されている場合)であっても、分極の反転は起こらないが、分極の電荷の絶対値は、点sと点Uとの間の電位差だけ確実に減少する。
【0108】
そこで、本実施形態においては、読み出し動作の最終段階において、ワード線WLの電位をHレベルからLレベルに下げると共に、読み出し選択線/REの電位をHレベルにして第2の読み出しFET50をオン状態にすることにより、強誘電体キャパシタ30の上電極31と下電極32との間の電位差を0Vにする。
【0109】
ワード線WLの電位をHレベルからLレベルに下げるよりも前に、読み出し選択線/REをHレベルにして第2の読み出しFET50をオン状態にした場合、強誘電体キャパシタ30の強誘電体膜33の分極電荷は飽和ヒステリシスループの内側領域を辿り、読み出し動作の最終段階が終了したときには、強誘電体膜33の分極電荷の位置は点vになる。従って、読み出し後の分極電荷は、読み出し前の分極電荷に比べて明らかに小さくなる。
【0110】
このような駆動方法によってデータの読み出し動作を繰り返すと、データ”0”を読み出すときの分極電荷の絶対値は徐々に減少して零に近づいていく。
【0111】
そこで、本実施形態においては、第2の選択FET50をオンにして強誘電体キャパシタ30の上電極31と下電極32との間の電位差を0Vにするよりも前に、ワード線WLの電位を強制的にLレベルに設定する。
【0112】
このようにすると、強誘電体キャパシタ30の強誘電体膜33の分極電荷は飽和ヒステリシスループの内側領域を辿るが、ワード線WLに与えられている読み出し電圧を0Vにしたときの読み出しFET10のゲート容量負荷線Hは、強誘電体膜33の分極電荷が縦軸と点sで交差するように、強誘電体キャパシタ30に作用する。すなわち、強誘電体キャパシタ30には、読み出し時に印加される電圧とは逆の方向の電圧(点vと点wとの間の電位差)が印加される。このため、分極電荷は、点uから点vを経由して点wに速やかに移動する。
【0113】
ところで、読み出しFET10のゲート容量負荷線の傾き(つまりゲート容量値)は強誘電体キャパシタ30の容量値に比べて十分に小さく設定されている(約1/4に設定されている)ので、点wの分極電荷と点sの分極電荷とはほぼ等しい。
【0114】
このため、その後に、読み出し選択線/REの電圧をLレベルにして第2の選択FET50をオン状態にして強誘電体キャパシタ30の上電極31と下電極32との電位差を0Vにしても、データ”0”を記憶している強誘電体キャパシタ30の強誘電体膜33の分極電荷の大きさは、読み出し前の分極電荷の大きさと殆ど変わらない。
【0115】
以下、読み出し動作のタイミングについて、図10(a)及び(b)を参照しながら説明する。尚、図10(a)はデータ”1”が記憶されている場合のタイミングチャートであり、図10(b)はデータ”0”が記憶されている場合のタイミングチャートである。
【0116】
<データ”1”が記憶されている場合>
まず、時刻t1で読み出し選択線/REの電位をHレベルにして第2の選択FET50をオフ状態にすると共に、ビット線BLの電位をHレベルにする。また、リセット線RSTの電位はLレベルのままにしておく。
【0117】
次に、時刻t2でワード線WLの電位を読み出し電圧VRDに設定すると、ワード線WLと読み出しFET10の基板14との間に介在する直列回路に読み出し電圧VRDが印加される。このとき、強誘電体キャパシタ30に分配される電圧をVF とし、読み出しFET10に分配される電圧をVS とすると、VF =VRD−VS の関係が成立する。
【0118】
ここで、読み出しFET10のしきい値電圧VT と読み出しFET10に分配される電圧VS との間にVT >VS の関係が成立するように、強誘電体キャパシタ30の容量値と読み出しFET10のゲート容量値との比(容量比)を設定しているため、Hレベルに設定されたビット線BLから読み出しFET10のチャネル領域を介してリセット線RSTに流れる電流が比較的小さくなるので、ビット線BLの電圧降下は小さい。
【0119】
このビット線BLの電圧降下をビット線BLに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さくなければデータ”1”が記憶されていると判定する。
【0120】
次に、時刻t3でワード線WLの電位をLレベルに下げると、強誘電体キャパシタ30に分配される電圧VF は零になる。
【0121】
このため、時刻t4で読み出し選択線/REをLレベルに下げても、強誘電体キャパシタ30に分配される電圧VF は零のままであるから、強誘電体キャパシタ30の強誘電体膜33の分極に変化はない。
【0122】
<データ”0”が記憶されている場合>
まず、時刻t1で読み出し選択線/REの電位をHレベルにして第2の選択FET50をオフ状態にすると共に、ビット線BLの電位をHレベルにする。また、リセット線RSTの電位はLレベルのままにしておく。
【0123】
次に、時刻t2でワード線WLの電位を読み出し電圧VRDに設定すると、ワード線WLと読み出しFET10の基板14との間に介在する直列回路に読み出し電圧VRDが印加される。このとき、強誘電体キャパシタ30に分配される電圧をVF とし、読み出しFET10に分配される電圧をVR とすると、VF =VRD−VR の関係が成立する。
【0124】
ここで、読み出しFET10のしきい値電圧VT と読み出しFET10に分配される電圧VR との間にVR >VT の関係が成立するように、強誘電体キャパシタ30の容量値と読み出しFET10のゲート容量値との比(容量比)を設定しているため、Hレベルに設定されたビット線BLから読み出しFET10のチャネル領域を介してリセット線RSTに流れる電流は比較的大きくなるので、ビット線BLの電圧降下は大きい。
【0125】
このビット線BLの電圧降下をビット線BLに接続されたセンスアンプによって検知し、検出値と予め設定されている基準値とを比較し、検出値が基準値よりも小さければデータ”0”が記憶されていると判定する。
【0126】
次に、時刻t3でワード線WLの電位を強制的にLレベルに戻すことにより、強誘電体キャパシタ30の上電極31と下電極32との間に、読み出し電圧VRDとは逆極性の電圧を印加する。
【0127】
次に、時刻t4で読み出し選択線/REの電位をLレベルにして、強誘電体キャパシタ30に印加される電圧を零にする。
【0128】
このようにして、時刻t3から時刻t4までの期間に、データ”0”と対応する分極が強誘電体キャパシタ30の強誘電体膜33に再書き込みされる。
【0129】
以上のようにすることにより、データ”0”に対応する強誘電体キャパシタ30の強誘電体膜33の分極の大きさは、読み出し前と読み出し後との間で変化しないので、データ”0”を安定して繰り返し読み出すことができる。
【0130】
以下、第2の実施形態を評価するために行なったテストの結果について、図11、図12及び図13を参照しながら説明する。
【0131】
評価テストは、図11に示すように、300kΩの抵抗が接続されたビット線BLに5Vの電圧を印加すると共に、リセット線RSTを接地電位として、読み出しFET10のドレイン領域の電圧Vout を検出することにより行なった。
【0132】
図12は、読み出し回数(N)と電圧Vout との関係を示しており、データ”1”が記憶されている場合及びデータ”0”が記憶されている場合のいずれにおいても、読み出し回数が少なくとも1012のときには、電圧Vout は低下しなかった。
【0133】
図13は、リテンション時間(h)と電圧Vout との関係を示しており、データ”1”が記憶されている場合及びデータ”0”が記憶されている場合のいずれにおいても、リテンション時間が1000時間に近づいても電圧Vout は低下しなかった。
【0134】
尚、第2の実施形態においては、読み出しFET10をNチャネル型MOSトランジスタとし、第1及び第2のFET40、50をPチャネル型MOSトランジスタとしたが、これに代えて、読み出しFET10をPチャネル型MOSトランジスタとし、第1及び第2のFET40、50をNチャネル型MOSトランジスタとしてもよいし、読み出しFET10、第1及び第2のFET40、50を同じチャネル型にして、読み出しFET10のウェル領域と、第1及び第2のFET40、50のウェル領域とを異ならせてもよい。
【0135】
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体記憶装置及びその駆動方法について、図14を参照しながら説明する。
【0136】
図14に示すように、第1の実施形態と同様、強誘電体キャパシタ30に選択FET20が並列に接続されてなる複数個のメモリセルが直列に接続されており、直列に接続された複数の強誘電体キャパシタ30からなるビット列の一端に読み出しFET10が接続されている。また、複数の強誘電体キャパシタ30からなる複数のビット列が行方向に複数列配置されることによって、メモリセルアレイが構成されている。
【0137】
第3の実施形態における、読み出しFET10、選択FET20及び強誘電体キャパシタ30の各構成は第1の実施形態と同様である。
【0138】
図14に示すように、第1行のメモリセルを構成する選択FET20のゲート電極に第1のワード線WL1が接続され、第2行のメモリセルを構成する選択FET20のゲート電極に第2のワード線WL2が接続され、以下、同様にして、第3のワード線WL3及び第4のワード線WL4が接続されている。
【0139】
複数の強誘電体キャパシタ30からなる第1のビット列の一端側に第1の制御線BS1が接続され且つ他端側に読み出しFET10のゲート電極が接続されていると共に、該読み出しFET10のドレイン領域に第1のビット線BL1が接続されている。また、複数の強誘電体キャパシタ30からなる第2のビット列の一端側に第2の制御線BS2が接続され且つ他端側に読み出しFET10のゲート電極が接続されていると共に、該読み出しFET10のドレイン領域に第2のビット線BL2が接続されている。また、第1列及び第2列の読み出しFET10のソース領域はプレート線CPに共通に接続されている。
【0140】
第3の実施形態においては、例えば第1の制御線BS1が接続されている第1のビット列の第1行のメモリセルを選択する場合には、第1のワード線WL1の電位をLレベルに設定すると共に第2〜第4のワード線WL2〜WL4の電位をHレベルに設定して、第2行〜第4行の強誘電体キャパシタ30の上電極と下電極とを短絡する。これにより、第1のビット列の第1行のメモリセルを構成する強誘電体キャパシタ30と第1のビット列の読み出しFET10とが直列に接続されるので、第1の実施形態に係る半導体記憶装置と等価になる。
【0141】
従って、第1の実施形態と同様の、データの書き込み動作、データの読み出し動作及びデータ読み出し後の動作を行なうことにより、第1の実施形態と同様の効果を得ることができる。
【0142】
尚、第1〜第3の実施形態においては、読み出し動作時において、記憶されているデータが”1”であるか又は“0”であるかによって読み出しFET10のゲート電極の電位が異なることを利用して、読み出しFET10の変調を論理判断に反映させているが、これに代えて、読み出しFET10のゲート電圧をセンスアンプに導き、該ゲート電圧と基準電圧とを比較したりこれらの電圧差を増幅したりして論理判断を行なってもよい。
【0143】
【発明の効果】
本発明に係る半導体記憶装置及びその駆動方法によると、読み出し電圧は、該読み出し電圧が除去されたときに、強誘電体膜の分極の偏位が多値データを読み出す前の偏位に戻るような大きさであるため、強誘電体キャパシタに記憶されている多値データのいずれを読み出したときにも、読み出したデータが破壊されないので、データの再書き込み動作を行なう必要がない。従って、データの読み出し動作毎に強誘電体膜の分極の向きを変える動作(分極反転動作)が不要になり、強誘電体キャパシタの強誘電体膜に分極疲労劣化が発生し難いので、半導体記憶装置のリテンション特性が大きく向上する。
【図面の簡単な説明】
【図1】第1の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図2】第1の実施形態に係る半導体記憶装置を構成するメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路図である。
【図3】第1の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図4】第1の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図5】第1の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第2の方法を実現する等価回路図である。
【図6】第1の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第3の方法を実現する等価回路図である。
【図7】第1の実施形態に係る半導体記憶装置において、データの読み出し後に強誘電体キャパシタの上電極と下電極との電位差を零にする第4の方法を実現する等価回路図である。
【図8】第2の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図9】第2の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図10】(a)及び(b)は、第2の実施形態に係る半導体記憶装置の読み出し動作のタイミングを示す図であって、(a)はデータ”1”が記憶されている場合のタイミングチャートであり、(b)はデータ”0”が記憶されている場合のタイミングチャートである。
【図11】第2の実施形態に係る半導体記憶装置の評価テストを説明する等価回路図である。
【図12】第2の実施形態に係る半導体記憶装置の評価テストの結果である、データ読み出し回数と電圧との関係を示す図である。
【図13】第2の実施形態に係る半導体記憶装置の評価テストの結果である、リテンション時間と電圧との関係を示す図である。
【図14】第3の実施形態に係る半導体記憶装置のメモリアレイの等価回路図である。
【図15】第1の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図16】第2の従来例に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図17】第2の従来例に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【符号の説明】
10 読み出しFET
11 ドレイン領域
12 ソース領域
13 ゲート電極
14 基板
20 選択FET
21 ドレイン領域
22 ソース領域
23 ゲート電極
30 強誘電体キャパシタ
31 上電極
32 下電極
33 強誘電体膜
40 第1の選択FET
41 ドレイン領域
42 ソース領域
43 ゲート電極
50 第1の選択FET
51 ドレイン領域
52 ソース領域
53 ゲート電極
Claims (5)
- 強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタと、前記強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続され前記強誘電体膜の分極の偏位を検出する検出手段とを有する半導体記憶装置の駆動方法であって、
前記検出手段は容量負荷を有し、
1回のデータ読み出しが、
前記強誘電体キャパシタと前記容量負荷とからなる直列回路の両端に読み出し電圧を印加し、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記容量負荷の容量値との比に基づき分割された前記容量負荷に印加される電圧を検出して前記強誘電体膜の分極の偏位を検出し、前記データを読み出す第1の工程を備え、
前記第1の工程で印加される前記読み出し電圧は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との間に印加される電圧が前記強誘電体キャパシタの抗電圧以下となる大きさであって、
前記第1の工程後、前記読み出し電圧を除去する第2の工程を備え、
前記第2の工程後の分極の偏位が、前記第1の工程前の分極の偏位と同じであって、
前記第2の工程後、前記第2の工程後に発生している前記強誘電体キャパシタの前記上電極と前記下電極との間の電位差を零にする第3の工程とを備えたことを特徴とする半導体記憶装置の駆動方法。 - 前記半導体記憶装置は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との導通をオン・オフするスイッチを有し、
前記第3の工程は、前記スイッチにより前記一方の電極と前記他方の電極とを導通させることにより、前記電位差を零にする工程を含むことを特徴とする請求項1記載の半導体記憶装置の駆動方法。 - 前記半導体記憶装置は、前記強誘電体キャパシタの前記一方の電極と所定電位との接続をオン・オフするスイッチを有し、
前記第3の工程は、前記強誘電体キャパシタの前記他方の電極に前記所定電位を印加すると共に前記スイッチにより前記一方の電極を前記所定電位に接続させることにより、前記電位差を零にする工程を含むことを特徴とする請求項1記載の半導体記憶装置の駆動方法。 - 前記検出手段は、基板上に形成され、ゲート電極が前記強誘電体キャパシタの前記一方の電極に接続された電界効果型トランジスタを有し、
前記第1の工程は、前記強誘電体キャパシタの前記他方の電極と前記基板との間に前記読み出し電圧を印加する工程を含み、
前記検出手段は、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記電界効果型トランジスタのゲート容量値との比に基づき分割される電圧が前記電界効果型トランジスタのゲート電極に印加されるときに、前記電界効果型トランジスタのドレイン領域とソース領域との間に流れる電流を検出することによって、前記強誘電体膜の分極の偏位を検出することを特徴とする請求項1に記載の半導体記憶装置の駆動方法。 - それぞれが強誘電体膜の分極の偏位によってデータを記憶し、互いに直列に接続された複数の強誘電体キャパシタと、前記複数個の強誘電体キャパシタのそれぞれに並列に接続され、前記データを読み出す前記強誘電体キャパシタを選択する複数の選択トランジスタと、直列に接続されている前記複数の強誘電体キャパシタの一端側に接続され、前記選択トランジスタにより選択された前記強誘電体キャパシタの前記強誘電体膜の分極の偏位を検出することにより前記データを読み出す検出手段とを有する半導体記憶装置の駆動方法であって、
前記検出手段は容量負荷を有し、
1回のデータ読み出しが、
前記強誘電体キャパシタと前記容量負荷とからなる直列回路の両端に読み出し電圧を印加し、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記容量負荷の容量値との比に基づき分割された前記容量負荷に印加される電圧を検出して前記強誘電体膜の分極の 偏位を検出し、前記データを読み出す第1の工程を備え、
前記第1の工程で印加される前記読み出し電圧は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極との間に印加される電圧が前記強誘電体キャパシタの抗電圧以下となる大きさであって、
前記第1の工程後、前記読み出し電圧を除去する第2の工程を備え、
前記第2の工程後の分極の偏位は、前記第 1 の工程前の分極の偏位と同じであり、
前記第2の工程後、前記第2の工程後に発生している前記強誘電体キャパシタの前記上電極と前記下電極との間の電位差を零にする第3の工程とを備えたことを特徴とする半導体記憶装置の駆動方法。
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