JP3613206B2

JP3613206B2 - Semiconductor IC output impedance matching method and matching method thereof

Info

Publication number: JP3613206B2
Application number: JP2001191557A
Authority: JP
Inventors: 和弘柏倉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-06-25
Filing date: 2001-06-25
Publication date: 2005-01-26
Anticipated expiration: 2021-06-25
Also published as: JP2003008419A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体ＩＣの出力インピーダンス整合方式に関し、特に半導体ＩＣの出力バッファと半導体ＩＣ外の配線パターンとの間のインピーダンス整合をとる半導体ＩＣの出力インピーダンス整合方式に関する。
【０００２】
【従来の技術】
一般に半導体集積回路（以下、半導体ＩＣ）の出力バッファは駆動電流が固定されており、配線パターンの特性インピーダンスを調節して信号伝送するか、あるいは、出力バッファの直後に抵抗器（ダンピング抵抗）を接続して、配線パターンの特性インピーダンスに合わせる手法をとっていた。近年では、駆動電流がプログラマブルにかえられるデバイスも使用されているが、プリント配線基板のロットばらつきによっては、配線パターンの特性インピーダンスが設計値と異なり、出力バッファの駆動電流を変えなければならない場合もある。
【０００３】
これらを解決する先行技術として、特開平１１−０１７５１８号公報や特開平１０−２６１９４８号公報があるが、これらの先行技術は、出力バッファの送信端や受信端の電圧を検出し、２つのしきい値の間にくるように出力インピーダンスを制御する構成をとっている。
【０００４】
【発明が解決しようとする課題】
しかし、これらの先行技術は，このしきい値電圧を決めるのに明確な方法がなく、設計者の経験にかかってくる。また、最適な出力インピーダンスを決定するために最小（または最大）出力インピーダンスから始めて、段階的に出力インピーダンスを変化させるため、最適な出力インピーダンスを得るのに時間を費やすという問題がある。
【０００５】
従って、本発明の目的は、このような配線パターンの特性インピーダンスがばらついても、半導体ＩＣの再製作やダンピング抵抗の追加をせずに安定した動作を保証し、最適な出力インピーダンスを得ることにある。
【０００６】
【課題を解決するための手段】
本発明の半導体ＩＣの出力インピーダンス整合方式は、第１に，半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方式において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合手段と、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生手段と、前記半導体ＩＣの信号入力端と第２の信号出力端とを結ぶ前記第１の信号線と電気的特性が同一の第２の信号線と、前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる前記第1のインピーダンス整合手段と同一の第２のインピーダンス整合手段と、前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算手段と、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較手段と、該比較手段によって検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を制御するインピーダンス制御信号発生手段と、を備えることを特徴とする。
【０００７】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第２に、前記第１および第２のインピーダンス整合手段が電界効果トランジスタである。
【０００８】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第３に、前記信号比較手段が、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算回路を備える。
【０００９】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第４に、前記信号比較手段が、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出回路を備える。
【００１０】
本発明による半導体ＩＣの出力インピーダンス整合方式は、第５に、前記信号比較手段が、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第1の制御信号として出力する電圧比較回路とを備える。また、本発明による半導体ＩＣの出力インピーダンス整合方式は、第６に、前記電圧比較回路が、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生回路を備える。さらに、前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を備える。
【００１１】
本発明による半導体ＩＣの出力インピーダンス整合方法は、第１に、半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方法において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合ステップと、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生ステップと、前記半導体ＩＣの信号入力端と第２の信号出力端とを前記第１の信号線と電気的特性が同一の第２の信号線で結ぶステップと、前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる第２のインピーダンス整合ステップと、前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算ステップと、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較ステップと、該検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を駆動するインピーダンス制御信号発生ステップと、を備えることを特徴とする。また、特徴の第２として、前記信号比較において、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算ステップを備える。さらに、特徴の第３として、前記信号比較ステップにおいて、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出ステップを備える。さらにまた、第４の特徴として、前記信号比較ステップにおいて、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第1の制御信号として出力する電圧比較ステップとを備えること。また、特徴の第５として、前記電圧比較ステップにおいて、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生ステップを備える。さらに、特徴の第６として、前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を接続するステップを備える。
【００１２】
【発明の実施の形態】
次に図面を参照して説明する。
【００１３】
本発明の第１の実施の形態を示す図１のブロック図を参照すると、本発明の半導体ＩＣの出力回路は、半導体ＩＣ内部回路１２の出力側の出力バッファ１３−１〜１３−３と、それらの出力に接続される駆動電流制御回路１４−１〜１４−３と、それらの出力と信号出力端子１５−１〜１５−３を介して接続される配線パターン３−１〜３−３と、それらの配線パターンを終端する入力バッファ２−１〜２−３と、半導体ＩＣ内部回路１２が出力する信号を擬似的に発生する信号発生回路１１１と、その出力に接続される出力バッファ１３−１〜１３−３と同一機能・特性を有する出力バッファ１１２と、出力バッファ１１２の出力インピーダンスを調整する駆動電流制御回路１１３と、その出力の信号発生回路１１１からの疑似信号を信号出力端１５−４から信号入力端１５−５に折り返す疑似配線パターン３−４と、疑似配線パターン３−４両端の疑似信号波形の立上り部分のオーバーシュートあるいは立下り部分のアンダーシュートのレベル差を算出する減算回路１１４と、その出力の差分信号の最大値を検出するピーク電圧検出回路１１５と、電源電圧の半分の電圧値を発生する１／２電源電圧発生回路１１６と、減算回路１１４出力の差分信号のピーク値と１／２電源電圧発生回路１１６の半分の電圧値とを比較して差分レベルとして出力する比較回路１１７と、その出力の差分レベルを駆動電流制御信号に変換して駆動電流制御回路１４−１〜１４−３および駆動電流制御回路１１３へ供給する駆動電流制御信号発生回路１１８とを備える。
【００１４】
続いて、動作について説明する。まず、出力インピーダンスと配線パターンの特性インピーダンスとの整合性について説明する。
【００１５】
通常ＣＭＯＳ出力バッファの出力信号は、接地電位（アース）と電源電位（電源＝ＶＤＤ）である。しかし、出力バッファに配線パターンのような特性インピーダンスＺ０の伝送線路が接続された場合、出力バッファの出力インピーダンスをＲ０とすると、その送端端での出力信号は、Ｚ０とＲ０により分圧され、ＶＤＤ×Ｚ０／（Ｚ０＋Ｒ０）なる電圧レベルとなり、この電圧レベルが伝送路上、つまりここでの配線パターン上を伝搬していく。そして、その受信端は通常電気的に開放であるため、入力インピーダンスが無限大で、ここで受けた信号は、送信端へ向けて反射される。その反射された信号は、送信端でＺ０とＲ０との関係でさらに反射が生じるが、Ｒ０＝Ｚ０なる条件では整合条件となるため、ここで反射波は終結する。すなわち、Ｒ０＝Ｚ０が理想であり、送端端で発生する電圧は、前記式よりＶＤＤ／２である必要がある。なお、信号振幅が電源電圧まで達しない集積回路の場合は、前記式のＶＤＤの代わりにその振幅電圧を使用すれば同様の効果がある。
【００１６】
さらに、送端端での出力信号がＶＤＤ／２の電圧であることを検出する方法について説明する。
【００１７】
図４，図５および図６は、配線パターンの特性インピーダンスに比べ出力バッファの出力インピーダンスが、大きいときが図４に、同一のときが図５に、小さいときが図６にそれぞれシミュレーション結果を示している。そして、これら各図には、送端端の波形、受信端の波形、および「送信端−受信端」の演算結果の波形を示している。この「送信端−受信端」の波形から、インピーダンスが整合した場合には、演算結果のピーク値（最大値）がＶＤＤ／２と一致していることが確認できる。したがって、このピーク値と電源電圧の半分の電圧値とを比較し、この差分を制御信号として駆動電流制御回路１４−１〜１４−３にフィードバックすれば、出力バッファ１３−１〜１３−３の出力インピーダンスが制御可能となる。
【００１８】
ここで、減算回路１１４およびピーク電圧検出回路１１５は、演算増幅器実現できる。
【００１９】
次に、図３を参照して動作の詳細について説明する。
【００２０】
図３では、図１で示した駆動電流制御回路１４−１〜１４−３として電解効果トランジスタ（ＦＥＴ）を用いる。このＦＥＴは、ゲート電圧に応じてドレイン・ソース間のインピーダンスが変化する素子である。また、１／２電源電圧発生回路１１６は電源電圧を抵抗分圧することにより実現でき、比較回路８は演算増幅器で実現できる。
【００２１】
本発明における出力バッファの駆動電流制御は、出力バッファの電源投入時に、１回実行することで、全ての出力バッファの駆動電流が自動調整されるものである。
【００２２】
詳述すると、信号発生器１１１から出力された疑似信号は、出力バッファ１１２および駆動電流制御回路１１３を通して信号出力端子１５−４を介して駆動能力調整用に引き出した疑似配線パターン３−４を駆動する。初期状態では、駆動電流制御回路１１３のインピーダンスは高め、すなわち、駆動電流が小さい方が望ましい。これは、疑似配線パターン３−４の特性インピーダンスが予想より遙かに大きい場合に、反射による波形の立上り部分のオーバーシュート（あるいは立下り部分のアンダーシュート）で受信側の耐電圧を越える可能性があるからである。従って最初の疑似信号伝送では、図４のような波形が観測される。このとき波形ｓｉｇ．Ａと波形ｓｉｇ．Ｂとの信号差分からピーク電圧検出回路１１５では、電源電圧の半分より小さな電圧が保持される。このため、比較回路１１７では「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」＜電源電圧／２の判定をし、駆動電流制御信号発生回路１１８を通じて、駆動電流制御回路１１３のゲート電圧を上昇させ、ドレイン・ソース間のインピーダンスを小さくしようとする。
【００２３】
その結果、出力バッファ１１２および駆動電流制御回路１１３を通した送端波形（ｓｉｇ．Ａ）の電圧が上昇し、「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」のピーク電圧を電源電圧／２に近づけようとする。
【００２４】
逆に、駆動電流制御回路１１３のドレイン・ソース間のインピーダンスが小さく、すなわち、駆動電流が大きい場合には、比較回路１１７で「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」＞電源電圧／２の判定をし、駆動電流制御信号発生回路１１８を通じて駆動電流制御回路１１３のゲート電圧を下降させ、ドレイン・ソース間のインピーダンスを大きくしようとする。
【００２５】
これらの動作を繰り返すことにより、最終的には「ｓｉｇ．Ａ−ｓｉｇ．Ｂ」＝電源電圧／２、すなわち、図５のような安定した波形を得ることができる。
【００２６】
ここで、駆動電流制御信号発生回路１１８に最終的な駆動電流制御回路１１３のゲート電圧の保持機能を持たせることにより、全ての出力バッファ１３−１〜１３−３の駆動電流を最適化することができる。すなわち、半導体ＩＣ内部回路１２から出力バッファ１３−１〜１３−３と駆動電流制御回路１４−１〜１４−３および信号出力端子１５−１〜１５−３を通して配線パターン３−１〜３−３へと出力される信号は全て最適化されることになる。
【００２７】
続いて、本発明の第２の実施の形態について図２を参照して説明する。
【００２８】
図２の第２の実施の形態は、配線パターン３−１〜３−３に複数の入力バッファ２−４〜２−９が接続された場合である。これらの入力バッファ２−４〜２−９が多数配線パターン３−１〜３−３上に接続されると、等価的に特性インピーダンスが下がることがある。そこで、疑似配線パターン３−４にも同様に入力バッファ２−１０〜２−１１を接続することで、精度の良い駆動電流の調整が可能となる。
【００２９】
【発明の効果】
このように本発明によれば、出力バッファの駆動能力を実際の配線パターンの特性インピーダンスに自動的に合わせこむことにより、波形が安定し、動作速度を高速にすることが可能であるとともに、配線の特性インピーダンスを全く気にしないで基板の配線設計を行うことが可能となる。また、プリント配線基板の配線パターンの特性インピーダンス精度のロット間のばらつきをなくすための高精度のプリント配線板は非常に高価になるが、本発明を利用することによりロット間のばらつきを全く気にする必要がないため、安価なプリント配線基板を使用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体ＩＣの出力回路を示すブロック図である。
【図２】本発明の第２の実施の形態の半導体ＩＣの出力回路を示すブロック図である。
【図３】本発明の第１の実施の形態の半導体ＩＣの出力回路を示す具体的なブロック図である。
【図４】同実施の形態における半導体ＩＣの出力回路の第１の信号波形シミュレーション結果を示す波形図である。
【図５】同実施の形態における半導体ＩＣの出力回路の第２の信号波形シミュレーション結果を示す波形図である。
【図６】同実施の形態における半導体ＩＣの出力回路の第３の信号波形シミュレーション結果を示す波形図である。
【符号の説明】
１半導体ＩＣ
２−１〜２−３入力バッファ
３−１〜３−３配線パターン
３−４疑似配線パターン
１１駆動能力制御部
１２半導体ＩＣ内部回路
１３−１〜１３−３出力バッファ
１４−１〜１４−３駆動電流制御回路
１５−１〜１５−４信号出力端子
１５−５信号入力端子
１１１信号発生回路
１１２出力バッファ
１１３駆動電流制御回路
１１４減算回路
１１５ピーク電圧検出回路
１１６１／２電源電圧発生回路
１１７比較回路
１１８駆動電流制御信号発生回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an output impedance matching method for a semiconductor IC, and more particularly to an output impedance matching method for a semiconductor IC that performs impedance matching between an output buffer of the semiconductor IC and a wiring pattern outside the semiconductor IC.
[0002]
[Prior art]
In general, an output buffer of a semiconductor integrated circuit (hereinafter referred to as a semiconductor IC) has a fixed driving current, and transmits a signal by adjusting the characteristic impedance of the wiring pattern, or a resistor (dumping resistor) immediately after the output buffer. A method of connecting and matching the characteristic impedance of the wiring pattern was adopted. In recent years, devices that can change the drive current in a programmable manner have also been used. However, depending on the lot variation of the printed wiring board, the characteristic impedance of the wiring pattern may differ from the design value, and the drive current of the output buffer must be changed. is there.
[0003]
As prior arts for solving these problems, there are Japanese Laid-Open Patent Publication Nos. 11-017518 and 10-261948. However, these prior arts detect the voltages at the transmitting end and the receiving end of the output buffer and perform two processes. The output impedance is controlled so as to be between the threshold values.
[0004]
[Problems to be solved by the invention]
However, these prior arts do not have a clear way to determine this threshold voltage and depend on the designer's experience. In addition, starting from the minimum (or maximum) output impedance in order to determine the optimum output impedance, the output impedance is changed step by step, so that it takes time to obtain the optimum output impedance.
[0005]
Therefore, an object of the present invention is to ensure stable operation without obtaining a semiconductor IC or adding a damping resistor even when the characteristic impedance of such wiring patterns varies, and to obtain an optimum output impedance. is there.
[0006]
[Means for Solving the Problems]
According to the semiconductor IC output impedance matching method of the present invention, first, the output impedance matching of the semiconductor IC in the case of transmitting a signal from the first signal output terminal of the semiconductor IC to the first signal line provided with the electrical load. And a first impedance matching means provided between the internal circuit of the semiconductor IC and the first signal output terminal for matching the characteristic impedance between the internal circuit of the semiconductor IC and the first signal line. And signal generating means for generating the same signal as the output signal of the internal circuit of the semiconductor IC, and the first signal line connecting the signal input terminal and the second signal output terminal of the semiconductor IC to the electrical characteristics Are provided between the same second signal line and the signal generating means and the second signal output terminal to match the characteristic impedance of the signal generating means and the second signal line. of The second impedance matching means, which is the same as the impedance matching means, the subtracting means for subtracting both signal waveforms at the second signal output terminal and the signal input terminal, and the peak voltage of the subtraction signal and the reference voltage are compared. comparison means for detecting a magnitude relation, and characterized in that it comprises, and impedance control signal generating means for controlling said first and second impedance matching means based on the magnitude relationship detected by said comparing means.
[0007]
Secondly, in the semiconductor IC output impedance matching system according to the present invention, the first and second impedance matching means are field effect transistors.
[0008]
Thirdly, in the output impedance matching method of the semiconductor IC according to the present invention, the signal comparison means includes a subtracting circuit for calculating an amplitude difference between the rising portion overshoot or the falling portion undershoot of the two signal waveforms.
[0009]
Fourthly, in the semiconductor IC output impedance matching system according to the present invention, the signal comparison unit includes a peak value detection circuit for detecting a peak value voltage of the overshoot amplitude difference or the undershoot amplitude difference.
[0010]
In the semiconductor IC output impedance matching method according to the present invention, fifthly, the signal comparison means compares the peak value voltage of the peak value detection circuit output with a predetermined threshold voltage, and compares the result with the peak value voltage. And a voltage comparison circuit that outputs the first control signal. Further, in the semiconductor IC output impedance matching system according to the present invention, sixthly, the voltage comparison circuit includes a 1/2 power supply voltage generation circuit that supplies a half of the power supply voltage as the threshold voltage. Further, when a plurality of electrical loads are connected to the first signal line connected to the first signal output terminal, the same number of the electrical loads as the plurality of electrical loads are also connected to the second signal line. Provide a load.
[0011]
In the semiconductor IC output impedance matching method according to the present invention, first, output impedance matching of a semiconductor IC when a signal is transmitted from a first signal output end of the semiconductor IC to a first signal line having an electrical load. In the method, a first impedance matching step is provided between the internal circuit of the semiconductor IC and the first signal output terminal to match the characteristic impedance between the internal circuit of the semiconductor IC and the first signal line. And a signal generating step for generating the same signal as an output signal of an internal circuit of the semiconductor IC, and a signal input terminal and a second signal output terminal of the semiconductor IC are electrically connected to the first signal line. A step of connecting with the same second signal line, and a characteristic impedance between the signal generating means and the second signal output terminal provided between the signal generating means and the second signal output terminal. A second impedance matching step of taking matching, magnitude comparison and subtraction step of subtracting the two signal waveforms in said signal input terminal and said second signal output terminal, and a peak voltage with a reference voltage of the subtraction signal a comparing step of detecting a relationship, characterized in that it comprises a Louis impedance control signal generating step to drive the first and second impedance matching means based on the detected magnitude relation. In addition, as a second feature, in the signal comparison, a subtraction step of calculating an amplitude difference between the rising portion overshoot or the falling portion undershoot of the two signal waveforms is provided. Further, as a third feature, the signal comparison step includes a peak value detection step of detecting a peak value voltage of the amplitude difference of the overshoot or the amplitude difference of the undershoot. Furthermore, as a fourth feature, in the signal comparison step, the peak value voltage of the peak value detection circuit output is compared with a predetermined threshold voltage, and the result is output as the first control signal. And a voltage comparison step. As a fifth feature, the voltage comparison step includes a 1/2 power supply voltage generation step of supplying half the power supply voltage as the threshold voltage. Further, as a sixth feature, when the plurality of electrical loads are connected to the first signal line connected to the first signal output terminal, the plurality of electrical loads are also connected to the second signal line. Connecting the same number of electrical loads.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Next, description will be made with reference to the drawings.
[0013]
Referring to the block diagram of FIG. 1 showing the first embodiment of the present invention, the output circuit of the semiconductor IC of the present invention includes output buffers 13-1 to 13-3 on the output side of the semiconductor IC internal circuit 12, Drive current control circuits 14-1 to 14-3 connected to these outputs, and wiring patterns 3-1 to 3-3 connected to those outputs via signal output terminals 15-1 to 15-3 The input buffers 2-1 to 2-3 that terminate the wiring patterns, the signal generation circuit 111 that artificially generates a signal output from the semiconductor IC internal circuit 12, and the output buffer 13- connected to the output thereof The output buffer 112 having the same functions and characteristics as those of 1-13-3, the drive current control circuit 113 for adjusting the output impedance of the output buffer 112, and the pseudo signal from the signal generation circuit 111 of the output are signaled. The difference in level between the overshoot at the rising portion or the undershoot at the falling portion of the pseudo signal waveform 3-4 that turns back from the force end 15-4 to the signal input end 15-5 and the pseudo signal waveform at both ends of the pseudo wiring pattern 3-4. A subtracting circuit 114 to be calculated; a peak voltage detecting circuit 115 for detecting the maximum value of the differential signal of the output; a ½ power supply voltage generating circuit 116 for generating a voltage value half of the power supply voltage; A comparison circuit 117 that compares the peak value of the difference signal with a half voltage value of the ½ power supply voltage generation circuit 116 and outputs it as a difference level, and converts the difference level of the output into a drive current control signal to drive current. A control circuit 14-1 to 14-3 and a drive current control signal generation circuit 118 to be supplied to the drive current control circuit 113.
[0014]
Subsequently, the operation will be described. First, the consistency between the output impedance and the characteristic impedance of the wiring pattern will be described.
[0015]
The output signal of the normal CMOS output buffer is a ground potential (earth) and a power supply potential (power supply = VDD). However, when a transmission line having a characteristic impedance Z0 such as a wiring pattern is connected to the output buffer, if the output impedance of the output buffer is R0, the output signal at the sending end is divided by Z0 and R0, The voltage level becomes VDD × Z0 / (Z0 + R0), and this voltage level propagates on the transmission line, that is, on the wiring pattern here. Since the receiving end is normally electrically open, the input impedance is infinite, and the signal received here is reflected toward the transmitting end. The reflected signal is further reflected at the transmission end due to the relationship between Z0 and R0. However, since the matching condition is satisfied under the condition of R0 = Z0, the reflected wave is terminated here. That is, R0 = Z0 is ideal, and the voltage generated at the sending end must be VDD / 2 from the above equation. In the case of an integrated circuit in which the signal amplitude does not reach the power supply voltage, the same effect can be obtained by using the amplitude voltage instead of VDD in the above equation.
[0016]
Furthermore, a method for detecting that the output signal at the transmission end is a voltage of VDD / 2 will be described.
[0017]
4, 5, and 6 show the simulation results when the output impedance of the output buffer is larger than the characteristic impedance of the wiring pattern, FIG. 4 shows the simulation results, and FIG. 6 shows the simulation results when the output impedance is the same. ing. Each of these figures shows the waveform at the transmitting end, the waveform at the receiving end, and the waveform of the calculation result of “transmitting end−receiving end”. From this “transmission end-reception end” waveform, when the impedance is matched, it can be confirmed that the peak value (maximum value) of the calculation result matches VDD / 2. Therefore, if this peak value is compared with a voltage value that is half of the power supply voltage and this difference is fed back to the drive current control circuits 14-1 to 14-3 as a control signal, the output buffers 13-1 to 13-3 The output impedance can be controlled.
[0018]
Here, the subtraction circuit 114 and the peak voltage detection circuit 115 can be realized as an operational amplifier.
[0019]
Next, details of the operation will be described with reference to FIG.
[0020]
In FIG. 3, field effect transistors (FETs) are used as the drive current control circuits 14-1 to 14-3 shown in FIG. This FET is an element whose impedance between the drain and the source changes according to the gate voltage. The 1/2 power supply voltage generation circuit 116 can be realized by resistance-dividing the power supply voltage, and the comparison circuit 8 can be realized by an operational amplifier.
[0021]
The drive current control of the output buffer in the present invention is executed once when the output buffer is turned on, so that the drive currents of all the output buffers are automatically adjusted.
[0022]
More specifically, the pseudo signal output from the signal generator 111 drives the pseudo wiring pattern 3-4 drawn for adjusting the driving capability through the output buffer 112 and the drive current control circuit 113 through the signal output terminal 15-4. To do. In the initial state, it is desirable that the impedance of the drive current control circuit 113 is high, that is, the drive current is small. This is because when the characteristic impedance of the pseudo wiring pattern 3-4 is much larger than expected, the withstand voltage on the receiving side may be exceeded by the overshoot (or the undershoot of the falling portion) of the waveform due to reflection. Because there is. Therefore, in the first pseudo signal transmission, a waveform as shown in FIG. 4 is observed. At this time, the waveform sig. A and waveform sig. From the signal difference with B, the peak voltage detection circuit 115 holds a voltage smaller than half of the power supply voltage. Therefore, the comparison circuit 117 determines that “sig.A-sig.B” <power supply voltage / 2, raises the gate voltage of the drive current control circuit 113 through the drive current control signal generation circuit 118, and drain / source Try to reduce the impedance between.
[0023]
As a result, the voltage of the transmission end waveform (sig.A) that passes through the output buffer 112 and the drive current control circuit 113 increases, and the peak voltage of “sig.A-sig.B” approaches the power supply voltage / 2. To do.
[0024]
Conversely, when the impedance between the drain and source of the drive current control circuit 113 is small, that is, when the drive current is large, the comparison circuit 117 determines “sig.A-sig.B”> power supply voltage / 2. The gate voltage of the drive current control circuit 113 is lowered through the drive current control signal generation circuit 118 to increase the drain-source impedance.
[0025]
By repeating these operations, “sig.A-sig.B” = power supply voltage / 2, that is, a stable waveform as shown in FIG. 5 can be finally obtained.
[0026]
Here, the drive current of all the output buffers 13-1 to 13-3 is optimized by providing the drive current control signal generation circuit 118 with the gate voltage holding function of the final drive current control circuit 113. Can do. That is, the wiring patterns 3-1 to 3-3 from the semiconductor IC internal circuit 12 through the output buffers 13-1 to 13-3, the drive current control circuits 14-1 to 14-3, and the signal output terminals 15-1 to 15-3. All signals output to are optimized.
[0027]
Next, a second embodiment of the present invention will be described with reference to FIG.
[0028]
The second embodiment of FIG. 2 is a case where a plurality of input buffers 2-4 to 2-9 are connected to the wiring patterns 3-1 to 3-3. When these input buffers 2-4 to 2-9 are connected on the multiple wiring patterns 3-1 to 3-3, the characteristic impedance may be reduced equivalently. Thus, by connecting the input buffers 2-10 to 2-11 to the pseudo wiring pattern 3-4 in the same manner, it is possible to adjust the driving current with high accuracy.
[0029]
【The invention's effect】
As described above, according to the present invention, by automatically matching the drive capacity of the output buffer with the characteristic impedance of the actual wiring pattern, the waveform can be stabilized and the operation speed can be increased. It is possible to design the wiring of the substrate without worrying about the characteristic impedance. In addition, a high-precision printed wiring board for eliminating the variation in the characteristic impedance accuracy of the wiring pattern of the printed wiring board from lot to lot is very expensive. However, by using the present invention, the variation between lots is completely ignored. Therefore, an inexpensive printed wiring board can be used.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an output circuit of a semiconductor IC according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing an output circuit of a semiconductor IC according to a second embodiment of the present invention.
FIG. 3 is a specific block diagram showing an output circuit of the semiconductor IC according to the first embodiment of the present invention.
4 is a waveform diagram showing a first signal waveform simulation result of the output circuit of the semiconductor IC in the embodiment; FIG.
FIG. 5 is a waveform diagram showing a second signal waveform simulation result of the output circuit of the semiconductor IC in the embodiment;
6 is a waveform diagram showing a third signal waveform simulation result of the output circuit of the semiconductor IC in the embodiment; FIG.
[Explanation of symbols]
1 Semiconductor IC
2-1 to 2-3 Input Buffers 3-1 to 3-3 Wiring Pattern 3-4 Pseudo Wiring Pattern 11 Drive Capability Control Unit 12 Semiconductor IC Internal Circuits 13-1 to 13-3 Output Buffers 14-1 to 14-3 Drive Current Control Circuits 15-1 to 15-4 Signal Output Terminal 15-5 Signal Input Terminal 111 Signal Generation Circuit 112 Output Buffer 113 Drive Current Control Circuit 114 Subtraction Circuit 115 Peak Voltage Detection Circuit 116 1/2 Power Supply Voltage Generation Circuit 117 Comparison Circuit 118 Drive current control signal generation circuit

Claims

半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方式において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合手段と、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生手段と、前記半導体ＩＣの信号入力端と第２の信号出力端とを結ぶ前記第１の信号線と電気的特性が同一の第２の信号線と、前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる前記第1のインピーダンス整合手段と同一の第２のインピーダンス整合手段と、前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算手段と、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較手段と、該比較手段によって検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を制御するインピーダンス制御信号発生手段と、を備えることを特徴とする半導体ＩＣの出力インピーダンス整合方式。In an output impedance matching system of a semiconductor IC when a signal is transmitted from a first signal output terminal of the semiconductor IC to a first signal line having an electrical load, the internal circuit of the semiconductor IC and the first signal output A first impedance matching means provided between the end of the semiconductor IC and matching the characteristic impedance of the internal circuit of the semiconductor IC and the first signal line; and the same signal as the output signal of the internal circuit of the semiconductor IC. A signal generating means for generating; a second signal line having the same electrical characteristics as the first signal line connecting the signal input terminal and the second signal output terminal of the semiconductor IC; the signal generating means; A second impedance matching means provided between the second signal output terminal and the same as the first impedance matching means for matching the characteristic impedance between the signal generating means and the second signal line. A subtracting means for subtracting both signal waveforms at the second signal output terminal and the signal input terminal, a comparing means for comparing a peak voltage of the subtracted signal with a reference voltage, and detecting a magnitude relationship , and the comparison An output impedance matching method for a semiconductor IC, comprising: impedance control signal generating means for controlling the first and second impedance matching means based on a magnitude relationship detected by the means .

前記第１および第２のインピーダンス整合手段が電界効果トランジスタであることを特徴とする請求項１記載の半導体ＩＣの出力インピーダンス整合方式。2. A semiconductor IC output impedance matching system according to claim 1, wherein said first and second impedance matching means are field effect transistors.

前記信号比較手段が、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算回路を備えることを特徴とする請求項１記載の半導体ＩＣの出力インピーダンス整合方式。2. The output impedance matching method for a semiconductor IC according to claim 1, wherein the signal comparison means includes a subtracting circuit for calculating an amplitude difference between the rising portion overshoot or the falling portion undershoot of the two signal waveforms.

前記信号比較手段が、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出回路を備えることを特徴とする請求項１あるいは３記載の半導体ＩＣの出力インピーダンス整合方式。4. The output impedance matching of a semiconductor IC according to claim 1, wherein said signal comparing means includes a peak value detection circuit for detecting a peak value voltage of the amplitude difference of the overshoot or the amplitude difference of the undershoot. method.

前記信号比較手段が、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第1の制御信号として出力する電圧比較回路とを備えることを特徴とする請求項１あるいは４記載の半導体ＩＣの出力インピーダンス整合方式。The signal comparison means includes a voltage comparison circuit that compares the peak value voltage of the peak value detection circuit output with a predetermined threshold voltage and outputs the result as the first control signal. 5. The semiconductor IC output impedance matching system according to claim 1 or 4.

前記電圧比較回路が、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生回路を備えることを特徴とする請求項５記載の半導体ＩＣの出力インピーダンス整合方式。6. The semiconductor IC output impedance matching system according to claim 5, wherein the voltage comparison circuit includes a 1/2 power supply voltage generation circuit that supplies a half of a power supply voltage as the threshold voltage.

前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を備えることを特徴とする請求項１記載の半導体ＩＣの出力インピーダンス整合方式。When a plurality of electrical loads are connected to the first signal line connected to the first signal output terminal, the same number of electrical loads as the plurality of electrical loads are also connected to the second signal line. 2. The semiconductor IC output impedance matching method according to claim 1, further comprising:

半導体ＩＣの第１の信号出力端から電気的負荷を備えた第１の信号線へ信号を伝達する場合の半導体ＩＣの出力インピーダンス整合方法において、前記半導体ＩＣの内部回路と前記第１の信号出力端との間に設けられ前記半導体ＩＣの内部回路と前記第１の信号線との特性インピーダンスの整合をとる第１のインピーダンス整合ステップと、前記半導体ＩＣの内部回路の出力信号と同一の信号を発生する信号発生ステップと、
前記半導体ＩＣの信号入力端と第２の信号出力端とを前記第１の信号線と電気的特性が同一の第２の信号線で結ぶステップと、
前記信号発生手段と前記第２の信号出力端との間に設けられ前記信号発生手段と前記第２の信号線との特性インピーダンスの整合をとる第２のインピーダンス整合ステップと、
前記第２の信号出力端と前記信号入力端とにおける両信号波形を減算する減算ステップと、その減算信号のピーク電圧と基準電圧とを比較し大小関係を検知する比較ステップと、該検知された大小関係に基づいて前記第１および第２のインピーダンス整合手段を制御するインピーダンス制御信号発生ステップと、を備えることを特徴とする半導体ＩＣの出力インピーダンス整合方法。」In an output impedance matching method for a semiconductor IC when a signal is transmitted from a first signal output terminal of the semiconductor IC to a first signal line having an electrical load, the internal circuit of the semiconductor IC and the first signal output A first impedance matching step that is provided between the semiconductor IC and the first signal line to match the characteristic impedance of the internal circuit of the semiconductor IC, and the same signal as the output signal of the internal circuit of the semiconductor IC. A signal generation step to be generated; and
Connecting a signal input terminal and a second signal output terminal of the semiconductor IC with a second signal line having the same electrical characteristics as the first signal line;
A second impedance matching step provided between the signal generating means and the second signal output terminal for matching characteristic impedances of the signal generating means and the second signal line;
A subtracting step of subtracting both signal waveforms at the second signal output terminal and the signal input terminal, a comparing step of comparing a peak voltage of the subtracted signal with a reference voltage and detecting a magnitude relationship; output impedance matching method of a semiconductor IC, characterized in that it comprises a Louis impedance control signal generation step controls said first and second impedance matching means based on the magnitude relation, the. "

前記信号比較において、前記両信号波形の立上り部分のオーバーシュートあるいは立下り部分アンダーシュートの振幅差分を算出する減算ステップを備えることを特徴とする請求項８記載の半導体ＩＣの出力インピーダンス整合方法。9. The output impedance matching method for a semiconductor IC according to claim 8, further comprising a subtracting step of calculating an amplitude difference between an overshoot of a rising portion or an undershoot of a falling portion of the both signal waveforms in the signal comparison.

前記信号比較ステップにおいて、前記オーバーシュートの振幅差分あるいは前記アンダーシュートの振幅差分のピーク値電圧を検出するピーク値検出ステップを備えることを特徴とする請求項８または９記載の半導体ＩＣの出力インピーダンス整合方法。10. The output impedance matching of a semiconductor IC according to claim 8, further comprising a peak value detecting step of detecting a peak value voltage of the amplitude difference of the overshoot or the amplitude difference of the undershoot in the signal comparison step. Method.

前記信号比較ステップにおいて、前記ピーク値検出回路出力の前記ピーク値電圧を予め決められたしきい値電圧と比較してその結果を前記第In the signal comparison step, the peak value voltage of the peak value detection circuit output is compared with a predetermined threshold voltage, and the result is compared with the first value. 11 の制御信号として出力する電圧比較ステップとを備えることを特徴とする請求項８あるいは１０記載の半導体ＩＣの出力インピーダンス整合方法。11. A method for matching output impedance of a semiconductor IC according to claim 8, further comprising a voltage comparison step of outputting the control signal as a control signal.

前記電圧比較ステップにおいて、前記しきい値電圧として電源電圧の半分の電圧を供給する１／２電源電圧発生ステップを備えることを特徴とする請求項１１記載の半導体ＩＣの出力インピーダンス整合方法。12. The output impedance matching method for a semiconductor IC according to claim 11, wherein the voltage comparison step includes a half power supply voltage generation step of supplying half the power supply voltage as the threshold voltage.

前記第１の信号出力端に接続する前記第１の信号線に前記電気的負荷をさらに複数個接続する際に、前記第２の信号線にも前記複数個と同じ個数の前記電気的負荷を接続するステップを備えることを特徴とする請求項８記載の半導体ＩＣの出力インピーダンス整合方法。When the plurality of electrical loads are further connected to the first signal line connected to the first signal output terminal, the same number of the electrical loads as the plurality are also applied to the second signal line. 9. The output impedance matching method for a semiconductor IC according to claim 8, further comprising a step of connecting.