JP3610877B2 - 負荷駆動回路 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、モータやソレノイド等の負荷の駆動に用いられる負荷駆動回路に関するものである。
【0002】
【従来の技術】
近年、車両の自動制御化が進むに連れ、負荷制御技術が重要になってきている。この負荷制御を達成する一手法として、従来では、半導体スイッチング素子を用いた制御技術が採用されている。
【0003】
しかしながら、負荷が大きくなるに連れて大電流負荷のオン、オフ時に電源ワイヤのインダクタンス成分により発生するサージノイズの影響で自己保護回路が誤動作する問題がある。
【0004】
【発明が解決しようとする課題】
図16に示す負荷駆動回路では、並列接続された複数のパワーMOSトランジスタ501、502、503へは大電流用の電圧供給ライン504を通じて電源電圧が印加されるようになっており、パワーMOSトランジスタ駆動用のマイクロコンピュータ等が配された制御部505には小電流用の電圧供給ライン506を通じて電源電圧が印加されるようになっている。すなわち、大電流が流れる電圧供給ライン504と、小電流が流れる電圧供給ライン506とを別々に構成している。
【0005】
この場合、負荷制御回路には、図中白丸で示すようにパワーMOSトランジスタ501〜503の両端に接続される端子508、509、制御部505の両端に接続される端子510、511、及びパワーMOSトランジスタ駆動用の入力電圧を制御するMOSトランジスタ507に接続される端子512の合計5つの端子が必要になると共に、端子数に応じてワイヤハーネスも必要になる。
【0006】
しかしながら、負荷制御回路、ひいては車両のコストダウンや軽量化の観点から、端子の削減及び端子に接続されるワイヤ本数の削減が求められており、図16に示す回路構成では端子及びワイヤ本数の削減が十分であるとは言えない。
【0007】
なお、ここでは、複数のパワーMOSトランジスタ501〜503を並列駆動する場合について説明したが、1つの場合であっても同様である。
【0008】
本発明は上記点に鑑みて、負荷駆動回路の端子、及びこの端子に接続されるワイヤ本数の削減が図れるようにすることを目的とする。
【0009】
【課題を解決するための手段】
本発明者らは、上記問題を解決するために、パワーMOSトランジスタへの電圧供給ラインと制御部への電圧供給ラインを共通化させることを考えた。この回路構成を図17に示す。
【0010】
この図に示す負荷駆動回路は、パワーMOSトランジスタ201a〜201cが内蔵されていると共にパワーMOSトランジスタ201a〜201cのオン、オフ駆動を行うIPD(Intelligent Power Device)A〜Cを複数個(本図では3つ)並列接続した構成となっている。但し、本図では、複数個並べられたIPDのうち最も左に位置するもの以外は省略して記載するが、実際にはすべてのIPDが図中の最も左に位置するIPDと同様の構成を有している。
【0011】
また、パワーMOSトランジスタ201a〜201cへの電圧供給ライン及び接地ラインとIPD内に備えられた制御部への電圧供給ライン及び接地ラインとを1本の電圧供給ライン156及び接地ライン157で兼用した構成となっている。
【0012】
そして、MOSトランジスタ158を介して複数個のIPDA〜Cのそれぞれに入力電圧が印加されるようになっており、複数個のIPDA〜Cを並列駆動することによって、各パワーMOSトランジスタ201a〜201cのソース電極と接地ライン157間に配置された負荷159への電流供給のオン、オフが制御されるようになっている。
【0013】
しかしながら、本発明者らが上記構成の負荷駆動回路について更なる検討を行ったところ、以下に示す問題が発生することが判った。
【0014】
▲1▼図17に示す負荷駆動回路においては、大電流が流れる電圧供給ライン156を介してパワーMOSトランジスタ201a〜201cへの電圧供給を行っていると共に、制御部155への電圧供給も行っている。このような回路構成においては、通常、電源152として車両バッテリを用いることから、バッテリ152と電源端子153とを接続するワイヤ長さ分の配線インダクタンス163が存在することになる。
【0015】
この配線インダクタンス163の存在により、負荷駆動回路への電流供給が遮断された際にフライバック電圧等のサージノイズが発生する。このようなサージノイズが発生すると、ESD(静電気)サージ保護等のために備えてあるコンデンサ160との間でLC発振が生じる。このLC発振の様子を図18に示す。なお、この図に示す電源電圧とは電圧供給ライン156の電位、入力信号とは入力端子151の電位、出力電圧とはパワーMOSトランジスタ201a〜201cにかかる電位、電源電流とは電源供給ライン156に流れる電流を示している。
【0016】
この図に示すように、LC発振が生じると、電圧供給ライン156の電位(電源電圧)が瞬間的に低下してしまう。このような状態になると、制御部155に備えられた出力ラッチ用の部品、つまりパワーMOSトランジスタ201a〜201cをオフ状態に維持する出力を発生する部品(例えばフリップフロップ等)が誤動作し、パワーMOSトランジスタ201a〜201cが破壊される等、負荷駆動回路の保護が十分に図れないという問題がある。
【0017】
▲2▼また、近年のパワーMOSトランジスタのオン抵抗の低減により、オン抵抗と車両バッテリに接続されるワイヤの抵抗とが近似しつつある。このため、ワイヤの噛み込みやショートなどが起こった場合、オン抵抗とワイヤ抵抗とによる分圧抵抗値で決定される電圧供給ラインの電位が低下し、制御部に備えられた出力ラッチ用の部品を誤作動させ、上記と同様の問題を発生させる。
【0018】
図17に示す負荷駆動回路のうち電源から負荷を通過する電流経路を簡略化すると、図19に示す回路構成となる。この場合において、負荷159としてのモータに接続される配線がショートし、負荷ショートが生じたとすると、上記電流経路は、電源152の内部抵抗、電源152とパワーMOSトランジスタ201a〜201cとを接続するワイヤ抵抗、パワーMOSトランジスタ201a〜201cのオン抵抗、及びモータ部分でのショート抵抗によって構成されることになる。
【0019】
このような負荷ショートが生じた場合、上記電流経路に過電流が流れるため、パワーMOSトランジスタ201a〜201cが高温となり、過熱検出部によって過熱検出が成されるため、パワーMOSトランジスタ201a〜201cをオフ状態に維持するべく、RSフリップフロップ213の出力がラッチされる。
【0020】
しかしながら、通常、RSフリップフロップ213はパワーオンリセット部214からの初期状態設定信号に基づいてリセットされるように構成され、パワーオンリセット部214は電源供給ライン156の電位が所定のスレッショルドレベル以下になると初期状態設定信号を出力するようになっているため、負荷ショートが生じたときに電源供給ライン156の電位が低下し、パワーオンリセット部214が初期状態設定信号を出力するパワーオンリセット電圧よりも低くなって、RSフリップフロップ213をリセットしてしまう。
【0021】
このようにリセットされると、RSフリップフロップ213のラッチ出力が解除され、パワーMOSトランジスタ201a〜201cをオフ状態に維持するべきであるにも関わらずオンさせてしまい、パワーMOSトランジスタ201a〜201cが破壊される等、負荷駆動回路の保護が十分に図れないという問題がある。
【0022】
▲3▼また、図17に示すIPDの制御部155には、ロジック部が含まれており、このロジック部には入力電圧と所定のしきい値電圧とを比較するコンパレータが備えられている。このコンパレータのしきい値電圧は、IPDに印加される電源電圧Vccに基づいて設定される。
【0023】
負荷駆動回路を簡略化して書くと図20のような回路構成で示される。この図に示されるように、コンパレータ204は電源電圧Vccを抵抗R1、R2で抵抗分割することによってしきい値電圧を設定しており、このように設定されたしきい値電圧と入力電圧V1とを比較することによって、パワーMOSトランジスタ201a〜201cのオン、オフ駆動用の信号を出力するようになっている。例えば、本実施形態のようにLowアクティブのIPDA〜Cの場合、入力電圧がLowレベルであればパワーMOSトランジスタ201a〜201cをオンさせ、逆にHiレベルであればパワーMOSトランジスタ201a〜201cをオフさせるよう作動する。
【0024】
しかしながら、このような構成においては、電源投入時や上述したフライバック電圧発生時など電源電圧の急上昇に対して、入力電圧V1の上昇が遅れてしまい、以下の問題を発生させる。この問題について、図21に示す電圧波形を参照に説明する。
【0025】
図21に示すように、入力電圧V1としてHiレベルが入力される場合、入力電圧V1が徐々に上昇していき、しきい値電圧を超える。これにより、パワーMOSトランジスタ201a〜201cをオフさせる。このとき、フライバック電圧が発生すため、電源電圧が急上昇し、それに伴ってコンパレータ204のしきい値電圧も急上昇する。
【0026】
これに対し、サージノイズ吸収用のコンデンサ164等の影響で入力電圧V1の立ち上がりがしきい値電圧の上昇よりも遅れる。このため、入力電圧V1がしきい値電圧よりも低下してコンパレータ204の出力が反転し、パワーMOSトランジスタ201a〜201cをオンさせてしまう。
【0027】
そして、パワーMOSトランジスタ201a〜201cがオンすると再びしきい値電圧が低下するため、入力電圧V1がしきい値電圧を超えるが、このとき未だ入力電圧V1がしきい値電圧の急上昇分よりも小さいと再び入力電圧V1がしきい値電圧を下回り、パワーMOSトランジスタ201a〜201cをオフさせて上記動作を繰り返す可能性がある。
【0028】
このような場合、パワーMOSトランジスタ201a〜201cに繰り返しストレスが印加されるため、負荷駆動回路の保護を十分に図ることができない。
【0029】
そこで、請求項1に記載の発明では、スイッチング素子(201a、201b、201c)と、該スイッチング素子のスイッチングを制御する制御部(155)とが備えられた複数のスイッチング回路(A、B、C)が並列接続され、複数のスイッチング回路を並列駆動することにより、負荷(159)に流す電流のスイッチングを行う負荷駆動回路において、電源側に接続される電源端子(153)と、接地側に接続される接地端子(154)とが備えられており、制御部に電圧供給を行う電圧供給ラインと、スイッチング素子に電圧供給を行う電圧供給ラインとは、電源端子に接続される電源供給ライン(156)によって兼用されており、制御部の接地ラインと、スイッチング素子の接地ラインとは、接地端子に接続される接地ライン(157)によって兼用されていることを特徴としている。
【0030】
このような構成とすることにより、制御部の電圧供給ラインや接地ラインとスイッチング素子の電圧供給ラインや接地ラインを共通化でき、電圧供給ラインが接続される電源端子やワイヤを省略でき、回路構成の簡略化を図ることができる。
さらに、請求項1に記載の発明では、電源端子と接地端子との間には、第1のコンデンサ(160)が接続されていると共に、第1のコンデンサに対して第1の抵抗(161)が直列接続されていることも特徴としている。
このように第1のコンデンサに対して第1の抵抗を直列接続することにより、電源と電源端子とを接続するワイヤに存在するインダクタンス成分と第1のコンデンサとによるLC発振を抑制することができる。これにより、電圧供給ラインの電位が瞬間的に低下してしまうことを防止でき、スイッチング素子の誤作動を防止できる。
【0031】
なお、請求項3に示すように、スイッチング素子を備えたスイッチング回路が1つの場合においても、請求項1と同様の効果を得ることができる。
【0034】
請求項7に記載の発明においては、入力端子と電源端子との間は、第2の抵抗(162)を介して接続されていることを特徴としている。
【0035】
このような構成において、入力端子と接地端子との間にコンデンサが配置されないようにすれば、コンデンサの影響による入力電圧の立ち上がり遅れを防止することができる。これにより、フライバック電圧発生時に第1の比較器(204)の出力が反転してしまってスイッチング素子をオンさせてしまうことを防止できる。
【0036】
請求項8に記載の発明においては、入力端子と接地端子との間は、第2のコンデンサ(164)を介して接続されており、第2の抵抗とコンデンサの時定数は、スイッチング素子がオフされた際に電圧供給ラインに印加されるフライバック電圧によって上昇する所定電圧よりも、入力端子にかかる電位が速く立ち上がるように設定されていることを特徴としている。
【0037】
このように、第2の抵抗と第2のコンデンサの時定数を設定することによっても、請求項7と同様の効果を得ることができる。
【0038】
請求項9に記載の発明においては、入力端子と電源端子との間は、第2のコンデンサ(164′)を介して接続されていることを特徴としている。
【0039】
このように、第2のコンデンサが入力端子と電源端子との間に配置されるようにすれば、コンデンサの影響による入力電圧の立ち上がり遅れをなくせるため、請求項7と同様の効果を得ることができる。
【0040】
請求項10に記載の発明においては、第1の比較器からスイッチング素子をオフする制御信号が出力されると、所定期間スイッチング素子のオフ状態を維持するワンショットマルチバイブレータ(400)を備えていることを特徴としている。
【0041】
このように、ワンショットマルチバイブレータを備えることにより、フライバック電圧が生じたか否かに関わらず、所定期間スイッチング素子のオフ状態を維持することができるため、請求項7と同様の効果を得ることができる。
【0042】
請求項11に記載の発明においては、制御部には、電源の電位とスレッショルド電圧とを大小比較する第2の比較器が備えられており、第2の比較器のスレッショルド電圧は、スイッチング素子がオフされた際に電圧供給ラインに印加されるフライバック電圧よりも低い電位に設定されていることを特徴としている。
【0043】
このように、第2の比較器のスレッショルド電圧をフライバック電圧よりも低い電圧に設定しておくことにより、フライバック電圧発生時にスイッチング素子をオフ状態に維持することができ、請求項5と同様の効果を得ることができる。
【0044】
請求項12に記載の発明においては、制御部には、入力端子にかかる電位と電源の電位変動によって変化しない所定電圧とを大小比較する比較器(204)が備えられており、入力端子にかかる電位が所定電圧よりも高い場合には、比較器からスイッチング素子をオフする制御信号が出力されるようになっていることを特徴としている。
【0045】
このように、比較器で比較されるスレッショルド電圧が電源の電位変動によって変化しない所定電圧と比較するようになっていても、請求項7と同様の効果を得ることができる。
【0046】
請求項13に記載の発明においては、制御部には、スイッチング素子が配置されたチップの温度が過熱状態になっていることを検出する過熱検出部(212)と、該過熱検出部が過熱状態であることを検出すると、スイッチング素子をオフにする制御信号を出力するラッチ手段(213)とが備えられており、ラッチ手段には、制御信号を所定期間中維持する手段が備えられていることを特徴としている。
【0047】
このように、ラッチ手段が出力する制御信号が所定期間中維持されるようにすれば、電源電圧が瞬間的に低下した時にラッチ手段の出力がリセットされてしまい、スイッチング素子を誤ってオンさせないようにできる。
【0048】
具体的には、請求項14に示すように、ラッチ手段としては、セット端子とリセット端子、及び第1、第2のNOR回路(213a、213b)が備えられたRSフリップフロップを用いることができ、RSフリップフロップに対して、第1のNOR回路の出力部と電源供給ラインとの間に第3のコンデンサ(213d)を配置すると共に、第2のNOR回路の出力部と接地ラインとの間に第4のコンデンサ(213c)を配置すればよい。
【0049】
請求項15に記載の発明においては、ラッチ手段は、パワーオンリセット部(214)からのリセット信号に基づいてリセットされるように構成されており、パワーオンリセット部は、電圧供給ラインの電位が、負荷ショート時における電位よりも低くなった時にリセット信号を出力するようになっていることを特徴としている。
【0050】
このようにすることで、負荷ショート時にリセット信号を出力しないようにでき、負荷ショートによって電圧供給ラインの電位が低下した場合においても過熱異常時に確実に出力をオフ状態でラッチすることができる。
【0051】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0052】
【発明の実施の形態】
(第1実施形態)
本実施形態では、集積回路として、ABS(アンチスキッドブレーキシステム)制御用ECUに本発明の一実施形態を適用する場合について説明する。
【0053】
まず、図1に、ABS制御用ECUによって制御されるABS制御装置の概略構成図を示し、ABS制御装置の構成について説明する。
【0054】
図1に示すように、FR輪1、FL輪2、RR輪3及びRR輪4のそれぞれには、電磁ピックアップ式、磁気抵抗効果素子(MRE)式、若しくはホール素子式の車輪速度センサ5〜8が配置されている。これら各車輪速度センサ5〜8は各車輪1〜4の回転に応じたパルス信号を発生させる。
【0055】
また、各車輪1〜4のそれぞれには、ホイールシリンダ11〜14が配設されている。マスタシリンダ16がブレーキペダル27の踏み込みに応じてブレーキ液圧を発生させると、2位置弁(増圧制御弁)21〜24及び油圧管路を介して各ホイールシリンダ11〜14に圧送されるようになっている。なお、ブレーキペダル27の踏み込み状態はストップスイッチ29によって検出されるようになっている。
【0056】
さらに、ホイールシリンダ11、14は2位置弁(減圧制御弁)31、34を介してリザーバ37に接続されており、ホイールシリンダ12、13は2位置弁(減圧制御弁)32、33を介してリザーバ39に接続されている。
【0057】
なお、2位置弁21〜24及び31〜34は、連通位置と遮断位置とを有するソレノイド駆動式2位置弁で構成されており、ソレノイドへの通電により連通位置と遮断位置とを切換えられるように構成されている。
【0058】
一方、2位置弁21〜24の上下流はバイパス管路41〜44によって接続されている。これらのバイパス管路41〜44には逆止弁41a〜44aが備えられ、ホイールシリンダ11〜14からマスタシリンダ16へ向かう圧油のみがバイパス管路41〜44を介して流通できるようになっている。
【0059】
リザーバ37、39は、図示しないモータによって駆動されるポンプ45a、45b及び逆止弁47、49を介した油圧管路で接続されており、リザーバ37、39からマスタシリンダ16へ向かう圧油の流動のみが許容されている。
【0060】
車輪速度センサ5〜8及びストップスイッチ29の検出信号は、ABS制御用ECU50に入力されている。ABS制御用ECU50は、上記検出信号に基づいて、各2位置弁21〜24及び31〜34の制御信号やポンプ45a、45bの駆動を行うモータの制御信号等を発生させる。この制御信号に基づいて各2位置弁21〜24及び31〜34やモータを制御し、ABS制御等を行うようになっている。
【0061】
図2に、ABS制御用ECU50の内部構造を表すブロック図を示す。この図に示されるように、ABS制御用ECU50には、マイクロコンピュータ60、周辺IC70、ソレノイド駆動ドライバ90、及び半導体リレー部100等からなる複数のチップが備えられている。
【0062】
以下、ABS制御用ECU50の各構成要素の詳細を説明するが、図2中に示した各矢印は、実線で示したものが制御系のライン、破線で示したものが監視系のライン、一点鎖線で示したものが禁止、遮断系のラインを示すものとする。なお、制御系のラインとは、矢印の先端の要素を矢印の後端の要素からの信号に基づいて制御することを意味する。また、監視系のラインとは、矢印の先端の要素が矢印の後端の要素からの信号に基づいて所定の要素が故障等していないか否か監視することを意味する。また、禁止、遮断系のラインとは、矢印の先端の要素が矢印の後端の要素からの禁止、遮断信号に基づいて所定の要素の駆動を禁止、遮断することを意味する。
【0063】
まず、マイクロコンピュータ60について説明する。マイクロコンピュータ60は、入力部61、演算部62、出力部63を備えており、入力部61に車輪速信号等の各種情報が入力されると、この入力された各種情報に基づいて演算部62がABS制御等に用いられる各種演算を行い、出力部63より演算結果に基づくABS制御信号、すなわちソレノイド駆動やモータ駆動信号を発生させるように構成されている。また、マイクロコンピュータ60にはシリアル通信部64が備えられており、演算部62での演算によって得られた各種信号(例えばABS制御中を示すABS制御信号)が入力されると、これら各種信号をシリアル化し、シリアル信号として周辺IC70に送信している。
【0064】
次に、周辺IC70について説明する。周辺IC70には、車輪速度入力バッファ71、スイッチ(以下、SWという)信号入力バッファ72、シリアル通信バッファ73、シリアル通信監視部74、内部発振回路75、ウォッチドック(以下、WDという)監視部76、リセット制御部77、駆動禁止信号発生部78、リレー駆動部79、ランプ駆動回路80、過熱保護回路81、電源監視部82、電源出力回路83、信号入出力バッファ84及び温度監視部85が備えられている。これら各要素が1チップに集積され、周辺IC70が構成されている。
【0065】
車輪速入力バッファ71では、図1に示した車輪速度センサ5〜8から送られてくる信号を矩形波に修正する波形整形を行っている。この車輪速入力バッファ71によって波形整形された車輪速度信号がマイクロコンピュータ60に入力され、マイクロコンピュータ60が車輪速度や推定車体速度等のABS制御に用いる各種演算を行うようになっている。また、車輪速入力バッファ71では、車輪速度センサ5〜8とABS制御用ECUとを接続する配線の断線検出も行っており、断線検出が成されるとシリアル通信バッファ73に断線したことを示す断線信号を送るようになっている。
【0066】
SW信号入力バッファ72では、図1に示すストップスイッチ29のオン、オフ信号や、2位置弁21〜24、31〜34のソレノイドへの通電が行われたか否かが判る信号(例えば、ソレノイドにかかる電圧値)のモニタリングを行っている。これにより、ブレーキペダル27の踏み込みが成されているか否かのオン、オフ信号や、ソレノイドへの通電が行われているか否かのオン、オフ信号が出力されるようになっている。
【0067】
シリアル通信バッファ73では、車輪速入力バッファ71からの断線信号やSW信号入力バッファ72からのオン、オフの信号等をシリアル化し、シリアル信号としてマイクロコンピュータ60への送信を行っている。上述したマイクロコンピュータ60からのシリアル信号は、このシリアル通信バッファ73に送られるようになっている。
【0068】
シリアル信号監視部74では、シリアル通信バッファ73からのシリアル信号に基づいてマイクロコンピュータ60の監視を行う。具体的には、車輪速入力バッファ71及びSW信号入力バッファ72からの信号等に基づいてマイクロコンピュータ60が演算した結果をシリアル通信バッファ73で受信し、その信号が適正な信号であるか否かの監視を行う。例えば、SW信号入力バッファ72からストップスイッチ29が踏み込まれていないというオフ信号が送られてきているにも関わらず、シリアル通信部64からABS制御中という信号が送られてきた場合には、マイクロコンピュータ60からのシリアル信号が適正ではないと判定するようになっている。そして、マイクロコンピュータ60からのシリアル信号が適正ではない場合には、後述するリセット制御部77にリセット信号を出力する若しくは、駆動禁止信号発生回路78に禁止信号を送るようになっている。
【0069】
内部発信部75では、シリアル信号監視部74やWD監視部76等に使用される内部クロックを形成している。この内部発振回路75では、タイミングが異なる複数種のクロック信号を生成しており、シリアル信号監視部74やWD監視部76では、監視用信号として相応しいタイミングのクロック信号を選択して、各監視を行っている。
【0070】
WD監視部76では、マイクロコンピュータ60から送られてくる演算周期等のデータに基づいて、マイクロコンピュータ60での演算が適正に成されているか否かの監視を行っている。例えば、演算適正に行われていれば、WD監視信号が交互に反転した信号として得られるため、このWD監視信号が交互に反転した信号となっていなければマイクロコンピュータ60での演算が適正な周期で行われていないと判定するようになっている。そして、マイクロコンピュータ60での演算が適正ない周期で行われていない場合には、後述するリセット制御部77にリセット信号を出力する若しくは、駆動禁止信号発生回路78に禁止信号を送るようになっている。
【0071】
リセット制御部77では、初期化の際、若しくはシリアル信号監視部74やWD監視部76、及び後述する電源監視部83からのリセット信号が入力されると、マイクロコンピュータ60にリセット信号を送るようになっている。このリセット信号を受け取ると、マイクロコンピュータ60は、マイクロコンピュータ60内の各値を予め規定されたリセット状態のモードにする。例えば、マイクロコンピュータ60での演算等をすべてストップさせる。また、このリセット信号は、シリアル通信バッファ73やシリアル信号監視部74にも送られるようになっており、このリセット信号に基づいて初期化等が行われる。
【0072】
駆動禁止信号発生部78では、シリアル信号監視部74、WD監視部76、後述する過熱保護回路81及び電源監視部83からの禁止信号に基づき、リレー駆動部79にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、マイクロコンピュータ60を介さずに直接ソレノイド駆動ドライバ90に駆動禁止信号を送る。このため、駆動禁止信号発生部78からソレノイド駆動禁止信号が送られると、マイクロコンピュータ60が作動していてもソレノイド駆動が禁止される。
【0073】
リレー駆動部79では、マイクロコンピュータ60からのソレノイド駆動信号やモータ駆動信号に基づき、半導体リレー部100のスイッチングを制御し、ソレノイドやポンプ45a、45bの駆動を行うモータへの通電を制御する。そして、駆動禁止信号発生部78や後述するソレノイド駆動ドライバ90の出力監視部92からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、リレー駆動部79は半導体リレー部100によってソレノイドへの通電やモータへの通電をストップさせるようになっている。
【0074】
ランプ駆動部80では、通常時にはマイクロコンピュータ60からのABS制御中信号に基づいてABS制御の作動状態を出力しているが、リセット制御部77からのリセット信号、若しくは駆動禁止信号発生部78からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、ABS制御が非作動となることを出力する。このランプ駆動部80からの信号を受けて、図示しないランプが点灯し、ABS制御の作動状態が確認できる。
【0075】
過熱保護回路部81では、周辺回路70を構成するチップが異常な温度になることを防止すべく、チップが所定温度に達したことを検出し、チップが所定温度以上になると駆動禁止信号発生部78に禁止信号を発生させると共に、それ以上の温度上昇を防止するために、マイクロコンピュータ60への電圧供給を止めるようになっている。
【0076】
電源出力回路82は、被監視ブロックに相当し、集積回路50外に配置された外部電源との接続が成される電源端子(第1の電源端子)101及び接地端子(第1の接地端子)103に接続されている。この電源出力回路82では、電源端子101に印加される電圧に基づいて、所望の値(例えば、5V、3.3V)の電圧を出力するようになっている。この電源出力回路82の出力電圧が、マイクロコンピュータ60、周辺IC70、ソレノイド駆動ドライバ90等の電源電圧として用いられる。
【0077】
電源監視部83は、監視ブロックに相当し、電源出力回路82が接続される電源端子101とは別の電源端子(第2の電源端子)105及び接地端子(第2の電源端子)107に接続されている。電源監視部83では、電源出力回路82の出力電圧が所望の値になっているか否かの監視を行うと共に、電源出力回路82に印加される電圧が過電圧になっていないか否かの監視を行う。例えば、電源出力回路82の出力電圧が所望の値に満たない場合にはリセット制御部77にリセット信号が送られ、所望の値よりも高い場合には駆動禁止信号発生部78に禁止信号が送られるようになっている。また、電源出勅回路82に印加される電圧が過電圧である場合には、駆動禁止信号発生部78に禁止信号を出力すると共に、異常過熱を防止するため、マイクロコンピュータ60への電圧供給を止めるようになっている。
【0078】
信号入出力バッファ84は、車が故障した時のダイアグを調査するための端子84aに接続されており、テスターを端子84aに接続することでマイクロコンピュータ60との通信が行えるようになっている。また、この信号入出力バッファ84は、単なる出力バッファ、例えば車両用スピードメータの車速を表示するための信号(例えば、車輪速から演算された推定車体速度に相当する信号)を出力させるバッファに使用することができる。
【0079】
温度監視部85では、常時、集積回路50の温度検出を行っている。温度監視部85は、集積回路50の温度に応じた信号を温度検出信号としてマイクロコンピュータ60に送るようになっている。この温度検出信号に基づいてマイクロコンピュータ60では、検出された温度に応じたABS制御の演算を行うようになっている。
【0080】
続いて、ソレノイド駆動ドライバ90について説明する。ソレノイド駆動ドライバ90は、ソレノイドに接続されたMOSトランジスタ91と、ソレノイド(MOSトランジスタ91)への通電状態を監視する出力監視部92と、MOSトランジスタ91のオン、オフ駆動を行うアンド回路93とを備えている。
【0081】
MOSトランジスタ91は、図1に示す各種制御弁21〜24、31〜34のそれぞれのソレノイドに接続されており、このMOSトランジスタ91によってソレノイドへの通電のスイッチングが成される。
【0082】
出力監視部92は、各ソレノイド1つ1つに備えられ、各ソレノイドへのドライバ出力の監視を行っている。例えば、MOSトランジスタ91のドレイン電圧やドレイン電流に基づいてソレノイドへの通電状態の監視を行う。これにより、例えば、ドレイン電流が過電流になっていないか、ソレノイドへの通電用配線がオープンになっていないか若しくはリークしていないか、MOSトランジスタ91が高温になり過ぎていないか等を検出する。これにより、ソレノイド駆動に適していない結果が得られた場合には、出力監視部92はリレー駆動部79にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、アンド回路93にもソレノイド駆動禁止信号を送るようになっている。
【0083】
アンド回路93には、マイクロコンピュータ60の出力信号、リレー駆動部79からの出力信号、駆動禁止信号発生部78からの出力信号、出力監視部92からの出力信号が入力される。本実施形態の場合、リレー駆動部79からの出力信号、駆動禁止信号発生部78からの出力信号、出力監視部92からの出力信号は、通常時にはLowレベルとなっているが、何らかの故障が合った時にHiレベルとなり、アンド回路93の出力がLowレベル、つまりMOSトランジスタ91をオフするようになっている。
【0084】
このため、ソレノイド駆動ドライバ90は、マイクロコンピュータ60や周辺IC70からの信号に基づいてソレノイドへの通電を遮断できるだけでなく、ソレノイド駆動ドライバ90自身に備えら得た出力監視部92からの信号に基づいてソレノイドへの通電を遮断できるようになっている。
【0085】
半導体リレー部100においては、半導体リレー100aでは、ソレノイドへの通電のスイッチングを行っており、半導体リレー100bでは、ポンプ45a、45bの駆動を行うモータへの通電のスイッチングを行っている。これら各半導体リレー100a、100bは、リレー駆動部79からの信号に基づいて制御され、通常時にはソレノイドやモータへの通電が可能となるように構成され、リレー駆動部79からソレノイド駆動禁止信号やモータ駆動禁止信号を受けると、ソレノイドやモータへの通電が行えなくなるように構成されている。これら半導体リレー100a、100bが負荷駆動回路に相当する。
【0086】
以下、半導体リレー部100の詳細を図に基づいて説明する。ただし、半導体リレー部100を構成するソレノイド駆動用の半導体リレー100aとモータ駆動用の半導体リレー100bとは同様の構成であるため、ここではモータ駆動用の半導体リレー100bを例に挙げて説明する。図3にモータ駆動用の半導体リレー100bの回路構成を示す。
【0087】
図3に示すように、半導体リレー100bには、パワーMOSトランジスタ201a、201b、201cが内蔵されていると共にパワーMOSトランジスタ201a〜201cのオン、オフ駆動を行うIPDA、B、Cを複数個(本図では3つ)並列接続した構成となっている。但し、本図では、複数個並べられたIPDA〜Cのうち最も左に位置するもの以外は省略して記載するが、実際にはすべてのIPDA〜Cが図中の最も左に位置するIPDAと同様の構成を有している。
【0088】
この半導体リレー100bには、リレー駆動部79からの入力電圧が印加される入力端子151と、車両バッテリ等の電源152の正極側に接続される電源端子153と、電源の負極側に接続される接地端子154との3端子が備えられており、パワーMOSトランジスタ201a〜201cへの電圧供給ライン及び接地ラインとIPDA〜C内に備えられた制御部155への電圧供給ライン及び接地ラインとが1本の電圧供給ライン156及び接地ライン157で兼用された構成となっている。
【0089】
そして、MOSトランジスタ158を介して複数個のIPDA〜Cのそれぞれに入力電圧が印加されるようになっており、複数個のIPDA〜Cを並列駆動することによって、各パワーMOSトランジスタ201a〜201cのソース電極と接地ライン157間に配置された負荷159への電流供給のオン、オフが制御されるようになっている。
【0090】
また、電源供給ライン156と接地ライン157との間には、ESDサージ保護等のためにコンデンサ160が備えられていると共に、このコンデンサ160に対して直列接続されるように抵抗(第1の抵抗)161が備えられている。
【0091】
さらに、電源端子153と入力端子154との間には抵抗(第2の抵抗)162が備えられているが、入力端子151と接地端子154との間には図17に示すコンデンサ164が配置されていない構成となっている。
【0092】
なお、インダクタンス163は、電源152と電源端子153とを接続するワイヤのインダクタンス成分を示している。
【0093】
続いて、図3に示すIPDAの具体的な回路構成を図4に示し、この図に基づいてIPDAの詳細について説明する。なお、他のIPDB、Cの回路構成も同様であるため、ここでは省略する。
【0094】
IPDAの入力端子(IN端子)203には、リレー駆動部79のデューティ制御信号に基づく電圧が印加される。具体的には、モータ駆動時にはリレー駆動部79からLowレベルの電位が印加されているが、モータ非駆動時及びモータ駆動禁止信号が送られる場合にはリレー駆動部79からHiレベルの電位が印加される。
【0095】
そして、入力端子203に印加される電位はコンパレータ(第1の比較器)204によって所定のしきい値電圧(例えば0.5×Vcc)と比較され、この比較結果がOR回路205を介してMOSトランジスタ206に出力される。このため、モータ非駆動時及びモータ駆動禁止信号の送信時において入力端子203にHiレベルの電位が印加されると、OR回路205からHiレベルが出力され、MOSトランジスタ206をオンさせる。これにより、INH入出力端子202aの電位がLowレベルとなる。このINH入出力端子202aからのLowレベル出力がパワーMOSトランジスタ201a〜201cをオンさせることを禁止する禁止信号に相当する。
【0096】
そして、このようにINH入出力端子202aの電位がLowレベルになると、コンパレータ207の出力がLowレベルになり、ドライバ回路208からの出力がLowレベルとなって、パワーMOSトランジスタ201aがオフされる。
【0097】
一方、IPDAのINH入出力端子202aの電位がLowレベルになると、IPDAのINH入出力端子202aとIPDB、CのINH入出力端子202b、202cとが接続されているため、IPDB、CのINH入出力端子202b、202cの電位もLowレベルとなる。このため、IPDAと同様の回路構成とされたIPDB、Cも、IPDB、Cに備えられたパワーMOSトランジスタ201b、201cをオフさせる。
【0098】
このように、リレー駆動部79からHiレベルの電位が印加されると、IPDA及び他のIPDB、Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフするようになっている。
【0099】
また、IPDAには、高電圧検出部209や低電圧検出部210が備えられている。高電圧検出部209は、モータ駆動用の電圧Vccと通常時の電圧Vccよりも高い所望の電圧値とを比較し、電圧Vccが所望の電圧値よりも高いことを検出するものであり、本実施形態では電圧Vccが所望の電圧値よりも高い場合にHiレベルを出力するようになっている。また、低電圧検出部210は、モータ駆動用の電圧Vccと通常時の電圧Vccよりも低い所望の電圧値とを比較し、電圧Vccが所望の電圧値よりも低いことを検出するものであり、本実施形態では電圧Vccが所望の電圧値よりも低い場合にHiレベルを出力するようになっている。
【0100】
これら高電圧検出部209や低電圧検出部210からHiレベルが出力されると、OR回路211を介してOR回路205からHiレベルが出力され、MOSトランジスタ206をオンさせる。これにより、INH入出力端子202aの電位がLowレベルとなる。
【0101】
そして、このようにINH入出力端子202aの電位がLowレベルになると、コンパレータ207の出力がLowレベルになり、ドライバ回路208からの出力がLowレベルとなって、パワーMOSトランジスタ201aがオフする。これに伴い、上述したようにIPDB、CのINH入出力端子202b、202cの電位もLowレベルとなるため、他のIPDB、Cに備えられたパワーMOSトランジスタ201b、201cもオフする。
【0102】
このように、IPDAに備えられた高電圧検出部209や低電圧検出部210によってモータ駆動用電圧が所望の電圧値よりも高低している場合が検出されても、IPDA及び他のIPDB、Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフするようになっている。
【0103】
なお、IPDB、CにもIPDAと同様に高電圧検出部209や低電圧検出部210が備えられているが、このIPDBに備えられた高電圧検出部209や低電圧検出部210によってモータ駆動用電圧が所望の電圧値よりも高低していることが検出されても、IPDB、CのINH入出力端子がLowレベルとなり、IPDA〜Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフする。
【0104】
さらに、IPDAには過熱検出部212が備えられている。この過熱検出部212は、IPDAが形成されたチップの温度が異常な高温になることを防止すべく、チップが所定温度以上の過熱状態になったことを検出するものであり、本実施形態では過熱検出部212は、チップが高温であることが検出されるとHiレベル信号を出力するようになっている。
【0105】
この過熱検出部212からのHiレベル信号がRSフリップフロップ213に入力されると、RSフリップフロップ213の出力がHiレベルにセットされ、OR回路205からHiレベルが出力される。
【0106】
このため、上記した高電圧が検出された場合等と同様に、INH入出力端子202aの電位がLowレベルになって、IPDA〜Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフする。
【0107】
一方、モータ駆動時、若しくは各種異常状態が解除された際には、OR回路205の出力がLowレベルとなるため、各IPDA〜Cに備えられたパワーMOSトランジスタ201a〜201cをオンさせようとする。
【0108】
このとき、各IPDA〜CのINH入出力端子202a〜202cが互いに接続されているため、IPDAに備えられたMOSトランジスタ206だけでなく、IPDB、CのうちIPDAに備えられたMOSトランジスタ206と同様の構成のMOSトランジスタもオフしなければ、各IPDA〜CのINH入出力端子202a〜202cがHiレベルとならない。
【0109】
従って、各IPDB、Cに備えられたパワーMOSトランジスタ201b、201cのオン動作も同時に行われる。
【0110】
なお、電源電圧Vccが印加される電源端子221とGNDとされる接地端子222との間は、Vccクランプ回路223によって接続されており、ESDサージ時やロードダンプ時においてもIPDAが保護できるようになっている。
【0111】
また、本実施形態では、パワーオンリセット部214からの初期状態設定信号や入力端子203からの信号に基づいてRSフリップフロップ213がリセットされるような構成としている。
【0112】
すなわち、パワーオンリセット部214からの初期状態設定信号(Hiレベル信号)により、OR回路215がHiレベルを出力したとき、及びリレー駆動部79からのデューティ駆動信号によってMOSトランジスタ216がオン、オフされ、MOSトランジスタ216のドレイン電位が所定電位(ここでは2.5V)よりも高くコンパレータ217によってHiレベルが出力されたときに、RSフリップフロップ213がリセットされるようになっている。
【0113】
次に、上記構成とされた半導体リレー100bの特徴について説明する。
【0114】
▲1▼本実施形態に示す半導体リレー100bでは、上述したように、ESDサージ保護等のためのコンデンサ160に対して抵抗161を直列接続している。このような抵抗を備えることにより、電源152と電源端子153とを接続するワイヤのインダクタンス成分163とコンデンサ160とによるLC発振が抑制される。
【0115】
図5に、本実施形態のように抵抗を備えた場合において、電圧供給を遮断した際における半導体リレー100bの各部の出力波形を示す。この図に示されるように、抵抗161を備えたことにより、電源152と負荷駆動回路としての半導体リレー100bを接続するワイヤのインダクタンス成分による影響を吸収でき、LC発振を抑制することが可能となる。
【0116】
これにより、電源供給ラインの電位の安定化を図ることができ、電源供給ラインが瞬間的に低下することを防止することができる。
【0117】
さらに、本実施形態の場合、過熱検出時にパワーMOSトランジスタ201がオフ状態に維持されるようにRSフリップフロップ(ラッチ手段)213の出力がラッチされるようにしている。このRSフリップフロップ213の論理構成を図6(a)に示す。
【0118】
この図に示されるように、RSフリップフロップ213は2つのNOR回路213a、213bを備えた構成となっている。一方のNOR回路(第1のNOR回路)213aには、セット端子に接続される信号と他方のNOR回路(第2のNOR回路)213bの出力信号が入力されるように構成され、他方のNOR回路213bには、リセット端子に接続される信号ともう一方のNOR回路213aの出力信号が入力されるように構成されている。これらのうち、NOR回路213bの出力がRSフリップフロップ213の出力となり、NOR回路213aの出力がRSフリップフロップ213の反転出力となる。
【0119】
さらに、NOR回路213bと接地電位間においてコンデンサ(第4のコンデンサ)213cが接続されており、NOR回路213aと電源との間においてもコンデンサ(第3のコンデンサ)213dが接続されている。
【0120】
このように構成されたRSフリップフロップ213の作動をタイミングチャートで示すと、図6(b)のように示される。
【0121】
この図に示すように、NOR回路213aの出力電位がコンデンサ213dによって保持されるため、電圧供給ライン156の電位が変動したり、瞬間的に低下した場合においても、RSフリップフロップ213の状態がコンデンサ213c、213dによって保持され、RSフリップフロップ213が誤作動することはない。
【0122】
このように、RSフリップフロップ213の出力が所定時間中維持されるようにすることによっても、パワーMOSトランジスタ201a〜201cを誤ってオンさせないようにできる。
【0123】
なお、電源立ち上げ時には、電圧立ち上がり時のAC成分がNOR回路213bの出力に接続されたコンデンサ容量を抜けるため、RSフリップフロップ213がリセット状態に初期設定されるようにできる。
【0124】
▲2▼また、本実施形態では、パワーオンリセット部214が初期状態設定信号(パワーオンリセット信号)を発生させるスレッショルドレベルを調整し、負荷ショート時に想定される電圧供給ラインの電位よりも低いスレッショルドレベルに設定している。
【0125】
すなわち、図19に示したように、電源152の内部抵抗Rb、電源152と電源端子153とを接続するワイヤ抵抗Rw、パワーMOSトランジスタ201a〜201cのオン抵抗Ron、及びモータ部分でのショート抵抗Rsとすると、パワーオンリセット部が初期状態設定信号を発生させるスレッショルドレベルが以下の関係を満たすようにしている。
【0126】
【数1】
【0127】
図7(a)に、本実施形態のようにスレッショルドレベルを負荷ショート時に想定される電圧供給ライン156の電位よりも低い値に設定した場合と、その電位よりも高い値に設定した改善前の場合とについて、電圧供給ライン156の電位とスレッショルドレベルとの関係を示す。また、図7(b)に、本実施形態の場合と改善前の場合におけるRSフリップフロップ213の出力信号波形を示す。
【0128】
これらの図からも判るように、改善前のように負荷ショート時に想定される電圧供給ライン156の電位よりも高い値にスレッショルドレベルを設定しておくと、RSフリップフロップ213のラッチ出力が解除され、パワーMOSトランジスタ201a〜201cをオフ状態に維持するべきであるにも関わらず、パワーMOSトランジスタ201a〜201cをオンさせてしまう。
【0129】
これに対し、本実施形態のように、負荷ショート時に想定される電圧供給ライン156の電位よりも低い値にスレッショルドレベルを設定しておくと、RSフリップフロップ213のラッチ出力が解除されず、パワーMOSトランジスタ201a〜201cをオフ状態に維持することができる。
【0130】
これにより、RSフリップフロップ213の誤作動によるパワーMOSトランジスタ201a〜201cの破壊等を防止でき、半導体リレー100bの保護を図ることができる。
【0131】
▲3▼さらに、本実施形態では、図17に示すコンデンサ164を備えていない構成としている。このため、リレー駆動部79よりパワーMOSトランジスタ201a〜201cをオフさせるという入力信号が入力された時に、IPDAの各部では図8に示す電圧波形を示す。
【0132】
この図に示されるように、入力電圧V1が立ち上がるとしきい値電圧を超え、コンパレータ204がHiレベルを出力するようになる。このとき、コンデンサを廃止し、コンデンサの影響による入力電圧V1の立ち上がり遅れが無くしてあるため、フライバック電圧によってしきい値電圧が急上昇しても、しきい値電圧が入力電圧V1を超えてしまってパワーMOSトランジスタ201a〜201cをオンさせてしまうことはない。
【0133】
このように、コンデンサを廃止することにより、コンデンサの影響による入力電圧V1の立ち上がり遅れを防止することができ、フライバック電圧発生時にコンパレータ204の出力が反転してしまってパワーMOSトランジスタ201a〜201cをオンさせてしまうことを防止できる。
【0134】
これにより、パワーMOSトランジスタ201a〜201cに繰り返しストレスが印加されることを防止でき、負荷駆動回路の保護を十分に図ることができる。
【0135】
(第2実施形態)
上記第1実施形態では、図17に示すコンデンサ164を削除しているが、図17に示すコンデンサ(第2のコンデンサ)164をそのまま用いた場合においても、コンデンサ164と抵抗162とによる時定数を調整することにより、入力電圧の立ち上がり遅れをなくすことができる。
【0136】
図9に、リレー駆動部79よりパワーMOSトランジスタ201a〜201cをオフさせるという入力信号が入力された時におけるIPDAの各部での電圧波形を示す。
【0137】
この図に示すように、入力電圧V1の立ち上がりが第1実施形態と比べると多少遅れるが、フライバック電圧発生時において、しきい値電圧が上昇する分よりも入力電圧V1が高くなるように上記時定数を設定することにより、第1実施形態と同様の効果を得ることができる。
【0138】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0139】
(第3実施形態)
本実施形態における半導体リレー100bの回路構成を図10に示す。本実施形態では、図17に対して、コンデンサ164の接続位置を変更している。すなわち、電源供給ライン156とIPDA〜Cの入力端子151間にコンデンサ164′を接続し、抵抗162に対してコンデンサ164′が並列接続されるようにしている。このようにコンデンサ164′の接続位置を変更することにより、コンデンサ164′への充電が成されないようにでき、入力電圧V1の立ち上がり遅れを防止することができる。
【0140】
この場合、リレー駆動部79よりパワーMOSトランジスタ201a〜201cをオフさせるという入力信号が入力された時には、IPDAの各部での電圧波形が図8に示す波形とほぼ同様になる。
【0141】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0142】
(第4実施形態)
本実施形態では図17に示す回路構成に対してIPDA〜Cの構成を変更することにより、入力電圧V1の立ち上がり遅れによる問題を解決する。図11に、本実施形態におけるIPDAの回路構成を示す。
【0143】
図11に示すように、本実施形態では、コンパレータ204の出力がインバータ回路220を介してワンショットマルチバイブレータ400に入力され、ワンショットマルチバイブレータ400の出力がOR回路205に入力されるようになっている。
【0144】
このような構成とすることにより、一旦コンパレータ204の出力がHiレベルとなってワンショットマルチバイブレータ400にLowレベルが入力されると、所定期間中パワーMOSトランジスタ201a〜201cがオフされるようにしている。
【0145】
図12に、本実施形態におけるIPDAの各部での電圧波形を示す。この図に示されるように、入力電圧V1の立ち上がり遅れが発生してしきい値電圧が入力電圧V1を超えたとしても、ワンショットマルチバイブレータ400によって所定期間中Hiレベル信号が出力されるため、この期間中はパワーMOSトランジスタ201a〜201cをオフさせることができる。
【0146】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0147】
(第5実施形態)
本実施形態も図17に示す回路構成に対してIPDA〜Cの構成を変更することにより、入力電圧V1の立ち上がり遅れによる問題を解決する。図13に、本実施形態におけるIPDAの回路構成を示す。
【0148】
図13に示すように、本実施形態では、コンパレータ204のしきい値電圧が電源電圧の変動によって変化しないように例えば4〜5Vとなるように固定している。このしきい値電圧の固定は、例えば、ツェナーダイオードや内部電源回路によって行うことができる。
【0149】
このようにコンパレータ204のしきい値電圧を固定しておけば、コンデンサ164による影響で入力電圧の立ち上がり遅れがあっても、フライバック電圧によってしきい値電圧が急上昇して入力電圧よりも高くなることはない。
【0150】
図14に、本実施形態におけるIPDAの各部での電圧波形を示す。この図に示されるように、入力電圧V1の立ち上がり遅れが発生してもしきい値電圧が固定されているため、しきい値電圧が入力電圧V1を超えない。
【0151】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0152】
(第6実施形態)
本実施形態では、IPDAのうち高電圧検出部209におけるスレッショルドレベルを変更することにより、入力電圧V1の立ち上がり遅れによる問題を解決する。なお、本実施形態では図4のうち高電圧検出部209のスレッショルドレベルを変更するのみであるため、図4を参照に説明する。
【0153】
本実施形態では、高電圧検出部209が高電圧であると検出するスレッショルドレベルを低く設定するようにしている。高圧検出部209にはコンパレータ(図示せず)が備えられており、電源電圧がスレッショルドレベルよりも高くなった時に高電圧であるとして、OR回路211にHiレベルを出力し、パワーMOSトランジスタ201a〜201cをオフするように構成されている。
【0154】
この高電圧検出部209のスレッショルドレベルをフライバック電圧よりも低く設定することにより、フライバック電圧発生時には高電圧検出部209によってパワーMOSトランジスタ201a〜201cがオフされるようにできる。
【0155】
図15に、本実施形態におけるIPDAの各部での電圧波形を示す。この図に示されるように、入力電圧V1の立ち上がり電圧が遅れたとしても、電源電圧が急上昇することによって高電圧検出部410のスレッショルドレベルを超えるため、しきい値電圧が入力電圧V1を超える前に高電圧検出部410からHiレベルが出力される。これにより、フライバック電圧発生時にパワーMOSトランジスタ201a〜201cがオフされるようにでき、入力電圧の立ち上がり遅れによってパワーMOSトランジスタに繰り返しストレスが印加させることを防止することができる。
【0156】
(他の実施形態)
上記各実施形態では、半導体スイッチング素子としてのパワーMOSトランジスタを有するIPDA〜Cが3つ備えられた負荷駆動回路について説明したが、IPDが1つの場合や、複数の場合すべてにおいて上記各実施形態を適用することが可能である。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるABS制御用ECUによって制御されるABS制御装置の概略構成を示す図である。
【図2】ABS制御用ECU50の内部構造を表すブロック図である。
【図3】図2に示す半導体リレー100bの具体的な構成を示す図である。
【図4】図3に示す半導体リレー100bを構成する各IPDA〜Cの回路構成を示す図である。
【図5】電圧供給を遮断した際における半導体リレー100bの各部の出力波形を示す図である。
【図6】(a)はRSフリップフロップ213の論理構成を示す図であり、(b)はRSフリップフロップ213の作動を説明するためのタイミングチャートを示す図である。
【図7】(a)は負荷ショート時におけるスレッショルドレベルと電源供給ライン156の電位Vbとの関係を示す図であり、(b)は負荷ショート時におけるRSフリップフロップ213の出力信号を示す図である。
【図8】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図9】本発明の第2実施形態について、リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図10】本発明の第3実施形態におけるIPDAの回路構成を示す図である。
【図11】本発明の第4実施形態におけるIPDAの回路構成を示す図である。
【図12】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図13】本発明の第5実施形態におけるIPDAの回路構成を示す図である。
【図14】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図15】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図16】本発明者らが検討に用いた負荷駆動回路の回路構成を示す図である。
【図17】本発明者らが検討に用いた負荷駆動回路の回路構成を示す図である。
【図18】LC発振時における電圧波形を示す図である。
【図19】図17に示す負荷駆動回路を簡略化した図である。
【図20】図17に示す負荷駆動回路を簡略化した図である。
【図21】入力電圧V1としきい値電圧との関係を説明するための図である。
【符号の説明】
50…ABS制御用ECU、60…マイクロコンピュータ、70…周辺IC、77…リセット制御部、78…駆動禁止信号発生部、79…リレー駆動部、100…半導体リレー部、100a、100b…半導体リレー、151…入力端子、153…電源端子、154…接地端子、156…電圧供給ライン、157…接地ライン、161…抵抗、201a〜201c…パワーMOSトランジスタ、204…コンパレータ、A〜C…IPD。
【発明の属する技術分野】
本発明は、モータやソレノイド等の負荷の駆動に用いられる負荷駆動回路に関するものである。
【0002】
【従来の技術】
近年、車両の自動制御化が進むに連れ、負荷制御技術が重要になってきている。この負荷制御を達成する一手法として、従来では、半導体スイッチング素子を用いた制御技術が採用されている。
【0003】
しかしながら、負荷が大きくなるに連れて大電流負荷のオン、オフ時に電源ワイヤのインダクタンス成分により発生するサージノイズの影響で自己保護回路が誤動作する問題がある。
【0004】
【発明が解決しようとする課題】
図16に示す負荷駆動回路では、並列接続された複数のパワーMOSトランジスタ501、502、503へは大電流用の電圧供給ライン504を通じて電源電圧が印加されるようになっており、パワーMOSトランジスタ駆動用のマイクロコンピュータ等が配された制御部505には小電流用の電圧供給ライン506を通じて電源電圧が印加されるようになっている。すなわち、大電流が流れる電圧供給ライン504と、小電流が流れる電圧供給ライン506とを別々に構成している。
【0005】
この場合、負荷制御回路には、図中白丸で示すようにパワーMOSトランジスタ501〜503の両端に接続される端子508、509、制御部505の両端に接続される端子510、511、及びパワーMOSトランジスタ駆動用の入力電圧を制御するMOSトランジスタ507に接続される端子512の合計5つの端子が必要になると共に、端子数に応じてワイヤハーネスも必要になる。
【0006】
しかしながら、負荷制御回路、ひいては車両のコストダウンや軽量化の観点から、端子の削減及び端子に接続されるワイヤ本数の削減が求められており、図16に示す回路構成では端子及びワイヤ本数の削減が十分であるとは言えない。
【0007】
なお、ここでは、複数のパワーMOSトランジスタ501〜503を並列駆動する場合について説明したが、1つの場合であっても同様である。
【0008】
本発明は上記点に鑑みて、負荷駆動回路の端子、及びこの端子に接続されるワイヤ本数の削減が図れるようにすることを目的とする。
【0009】
【課題を解決するための手段】
本発明者らは、上記問題を解決するために、パワーMOSトランジスタへの電圧供給ラインと制御部への電圧供給ラインを共通化させることを考えた。この回路構成を図17に示す。
【0010】
この図に示す負荷駆動回路は、パワーMOSトランジスタ201a〜201cが内蔵されていると共にパワーMOSトランジスタ201a〜201cのオン、オフ駆動を行うIPD(Intelligent Power Device)A〜Cを複数個(本図では3つ)並列接続した構成となっている。但し、本図では、複数個並べられたIPDのうち最も左に位置するもの以外は省略して記載するが、実際にはすべてのIPDが図中の最も左に位置するIPDと同様の構成を有している。
【0011】
また、パワーMOSトランジスタ201a〜201cへの電圧供給ライン及び接地ラインとIPD内に備えられた制御部への電圧供給ライン及び接地ラインとを1本の電圧供給ライン156及び接地ライン157で兼用した構成となっている。
【0012】
そして、MOSトランジスタ158を介して複数個のIPDA〜Cのそれぞれに入力電圧が印加されるようになっており、複数個のIPDA〜Cを並列駆動することによって、各パワーMOSトランジスタ201a〜201cのソース電極と接地ライン157間に配置された負荷159への電流供給のオン、オフが制御されるようになっている。
【0013】
しかしながら、本発明者らが上記構成の負荷駆動回路について更なる検討を行ったところ、以下に示す問題が発生することが判った。
【0014】
▲1▼図17に示す負荷駆動回路においては、大電流が流れる電圧供給ライン156を介してパワーMOSトランジスタ201a〜201cへの電圧供給を行っていると共に、制御部155への電圧供給も行っている。このような回路構成においては、通常、電源152として車両バッテリを用いることから、バッテリ152と電源端子153とを接続するワイヤ長さ分の配線インダクタンス163が存在することになる。
【0015】
この配線インダクタンス163の存在により、負荷駆動回路への電流供給が遮断された際にフライバック電圧等のサージノイズが発生する。このようなサージノイズが発生すると、ESD(静電気)サージ保護等のために備えてあるコンデンサ160との間でLC発振が生じる。このLC発振の様子を図18に示す。なお、この図に示す電源電圧とは電圧供給ライン156の電位、入力信号とは入力端子151の電位、出力電圧とはパワーMOSトランジスタ201a〜201cにかかる電位、電源電流とは電源供給ライン156に流れる電流を示している。
【0016】
この図に示すように、LC発振が生じると、電圧供給ライン156の電位(電源電圧)が瞬間的に低下してしまう。このような状態になると、制御部155に備えられた出力ラッチ用の部品、つまりパワーMOSトランジスタ201a〜201cをオフ状態に維持する出力を発生する部品(例えばフリップフロップ等)が誤動作し、パワーMOSトランジスタ201a〜201cが破壊される等、負荷駆動回路の保護が十分に図れないという問題がある。
【0017】
▲2▼また、近年のパワーMOSトランジスタのオン抵抗の低減により、オン抵抗と車両バッテリに接続されるワイヤの抵抗とが近似しつつある。このため、ワイヤの噛み込みやショートなどが起こった場合、オン抵抗とワイヤ抵抗とによる分圧抵抗値で決定される電圧供給ラインの電位が低下し、制御部に備えられた出力ラッチ用の部品を誤作動させ、上記と同様の問題を発生させる。
【0018】
図17に示す負荷駆動回路のうち電源から負荷を通過する電流経路を簡略化すると、図19に示す回路構成となる。この場合において、負荷159としてのモータに接続される配線がショートし、負荷ショートが生じたとすると、上記電流経路は、電源152の内部抵抗、電源152とパワーMOSトランジスタ201a〜201cとを接続するワイヤ抵抗、パワーMOSトランジスタ201a〜201cのオン抵抗、及びモータ部分でのショート抵抗によって構成されることになる。
【0019】
このような負荷ショートが生じた場合、上記電流経路に過電流が流れるため、パワーMOSトランジスタ201a〜201cが高温となり、過熱検出部によって過熱検出が成されるため、パワーMOSトランジスタ201a〜201cをオフ状態に維持するべく、RSフリップフロップ213の出力がラッチされる。
【0020】
しかしながら、通常、RSフリップフロップ213はパワーオンリセット部214からの初期状態設定信号に基づいてリセットされるように構成され、パワーオンリセット部214は電源供給ライン156の電位が所定のスレッショルドレベル以下になると初期状態設定信号を出力するようになっているため、負荷ショートが生じたときに電源供給ライン156の電位が低下し、パワーオンリセット部214が初期状態設定信号を出力するパワーオンリセット電圧よりも低くなって、RSフリップフロップ213をリセットしてしまう。
【0021】
このようにリセットされると、RSフリップフロップ213のラッチ出力が解除され、パワーMOSトランジスタ201a〜201cをオフ状態に維持するべきであるにも関わらずオンさせてしまい、パワーMOSトランジスタ201a〜201cが破壊される等、負荷駆動回路の保護が十分に図れないという問題がある。
【0022】
▲3▼また、図17に示すIPDの制御部155には、ロジック部が含まれており、このロジック部には入力電圧と所定のしきい値電圧とを比較するコンパレータが備えられている。このコンパレータのしきい値電圧は、IPDに印加される電源電圧Vccに基づいて設定される。
【0023】
負荷駆動回路を簡略化して書くと図20のような回路構成で示される。この図に示されるように、コンパレータ204は電源電圧Vccを抵抗R1、R2で抵抗分割することによってしきい値電圧を設定しており、このように設定されたしきい値電圧と入力電圧V1とを比較することによって、パワーMOSトランジスタ201a〜201cのオン、オフ駆動用の信号を出力するようになっている。例えば、本実施形態のようにLowアクティブのIPDA〜Cの場合、入力電圧がLowレベルであればパワーMOSトランジスタ201a〜201cをオンさせ、逆にHiレベルであればパワーMOSトランジスタ201a〜201cをオフさせるよう作動する。
【0024】
しかしながら、このような構成においては、電源投入時や上述したフライバック電圧発生時など電源電圧の急上昇に対して、入力電圧V1の上昇が遅れてしまい、以下の問題を発生させる。この問題について、図21に示す電圧波形を参照に説明する。
【0025】
図21に示すように、入力電圧V1としてHiレベルが入力される場合、入力電圧V1が徐々に上昇していき、しきい値電圧を超える。これにより、パワーMOSトランジスタ201a〜201cをオフさせる。このとき、フライバック電圧が発生すため、電源電圧が急上昇し、それに伴ってコンパレータ204のしきい値電圧も急上昇する。
【0026】
これに対し、サージノイズ吸収用のコンデンサ164等の影響で入力電圧V1の立ち上がりがしきい値電圧の上昇よりも遅れる。このため、入力電圧V1がしきい値電圧よりも低下してコンパレータ204の出力が反転し、パワーMOSトランジスタ201a〜201cをオンさせてしまう。
【0027】
そして、パワーMOSトランジスタ201a〜201cがオンすると再びしきい値電圧が低下するため、入力電圧V1がしきい値電圧を超えるが、このとき未だ入力電圧V1がしきい値電圧の急上昇分よりも小さいと再び入力電圧V1がしきい値電圧を下回り、パワーMOSトランジスタ201a〜201cをオフさせて上記動作を繰り返す可能性がある。
【0028】
このような場合、パワーMOSトランジスタ201a〜201cに繰り返しストレスが印加されるため、負荷駆動回路の保護を十分に図ることができない。
【0029】
そこで、請求項1に記載の発明では、スイッチング素子(201a、201b、201c)と、該スイッチング素子のスイッチングを制御する制御部(155)とが備えられた複数のスイッチング回路(A、B、C)が並列接続され、複数のスイッチング回路を並列駆動することにより、負荷(159)に流す電流のスイッチングを行う負荷駆動回路において、電源側に接続される電源端子(153)と、接地側に接続される接地端子(154)とが備えられており、制御部に電圧供給を行う電圧供給ラインと、スイッチング素子に電圧供給を行う電圧供給ラインとは、電源端子に接続される電源供給ライン(156)によって兼用されており、制御部の接地ラインと、スイッチング素子の接地ラインとは、接地端子に接続される接地ライン(157)によって兼用されていることを特徴としている。
【0030】
このような構成とすることにより、制御部の電圧供給ラインや接地ラインとスイッチング素子の電圧供給ラインや接地ラインを共通化でき、電圧供給ラインが接続される電源端子やワイヤを省略でき、回路構成の簡略化を図ることができる。
さらに、請求項1に記載の発明では、電源端子と接地端子との間には、第1のコンデンサ(160)が接続されていると共に、第1のコンデンサに対して第1の抵抗(161)が直列接続されていることも特徴としている。
このように第1のコンデンサに対して第1の抵抗を直列接続することにより、電源と電源端子とを接続するワイヤに存在するインダクタンス成分と第1のコンデンサとによるLC発振を抑制することができる。これにより、電圧供給ラインの電位が瞬間的に低下してしまうことを防止でき、スイッチング素子の誤作動を防止できる。
【0031】
なお、請求項3に示すように、スイッチング素子を備えたスイッチング回路が1つの場合においても、請求項1と同様の効果を得ることができる。
【0034】
請求項7に記載の発明においては、入力端子と電源端子との間は、第2の抵抗(162)を介して接続されていることを特徴としている。
【0035】
このような構成において、入力端子と接地端子との間にコンデンサが配置されないようにすれば、コンデンサの影響による入力電圧の立ち上がり遅れを防止することができる。これにより、フライバック電圧発生時に第1の比較器(204)の出力が反転してしまってスイッチング素子をオンさせてしまうことを防止できる。
【0036】
請求項8に記載の発明においては、入力端子と接地端子との間は、第2のコンデンサ(164)を介して接続されており、第2の抵抗とコンデンサの時定数は、スイッチング素子がオフされた際に電圧供給ラインに印加されるフライバック電圧によって上昇する所定電圧よりも、入力端子にかかる電位が速く立ち上がるように設定されていることを特徴としている。
【0037】
このように、第2の抵抗と第2のコンデンサの時定数を設定することによっても、請求項7と同様の効果を得ることができる。
【0038】
請求項9に記載の発明においては、入力端子と電源端子との間は、第2のコンデンサ(164′)を介して接続されていることを特徴としている。
【0039】
このように、第2のコンデンサが入力端子と電源端子との間に配置されるようにすれば、コンデンサの影響による入力電圧の立ち上がり遅れをなくせるため、請求項7と同様の効果を得ることができる。
【0040】
請求項10に記載の発明においては、第1の比較器からスイッチング素子をオフする制御信号が出力されると、所定期間スイッチング素子のオフ状態を維持するワンショットマルチバイブレータ(400)を備えていることを特徴としている。
【0041】
このように、ワンショットマルチバイブレータを備えることにより、フライバック電圧が生じたか否かに関わらず、所定期間スイッチング素子のオフ状態を維持することができるため、請求項7と同様の効果を得ることができる。
【0042】
請求項11に記載の発明においては、制御部には、電源の電位とスレッショルド電圧とを大小比較する第2の比較器が備えられており、第2の比較器のスレッショルド電圧は、スイッチング素子がオフされた際に電圧供給ラインに印加されるフライバック電圧よりも低い電位に設定されていることを特徴としている。
【0043】
このように、第2の比較器のスレッショルド電圧をフライバック電圧よりも低い電圧に設定しておくことにより、フライバック電圧発生時にスイッチング素子をオフ状態に維持することができ、請求項5と同様の効果を得ることができる。
【0044】
請求項12に記載の発明においては、制御部には、入力端子にかかる電位と電源の電位変動によって変化しない所定電圧とを大小比較する比較器(204)が備えられており、入力端子にかかる電位が所定電圧よりも高い場合には、比較器からスイッチング素子をオフする制御信号が出力されるようになっていることを特徴としている。
【0045】
このように、比較器で比較されるスレッショルド電圧が電源の電位変動によって変化しない所定電圧と比較するようになっていても、請求項7と同様の効果を得ることができる。
【0046】
請求項13に記載の発明においては、制御部には、スイッチング素子が配置されたチップの温度が過熱状態になっていることを検出する過熱検出部(212)と、該過熱検出部が過熱状態であることを検出すると、スイッチング素子をオフにする制御信号を出力するラッチ手段(213)とが備えられており、ラッチ手段には、制御信号を所定期間中維持する手段が備えられていることを特徴としている。
【0047】
このように、ラッチ手段が出力する制御信号が所定期間中維持されるようにすれば、電源電圧が瞬間的に低下した時にラッチ手段の出力がリセットされてしまい、スイッチング素子を誤ってオンさせないようにできる。
【0048】
具体的には、請求項14に示すように、ラッチ手段としては、セット端子とリセット端子、及び第1、第2のNOR回路(213a、213b)が備えられたRSフリップフロップを用いることができ、RSフリップフロップに対して、第1のNOR回路の出力部と電源供給ラインとの間に第3のコンデンサ(213d)を配置すると共に、第2のNOR回路の出力部と接地ラインとの間に第4のコンデンサ(213c)を配置すればよい。
【0049】
請求項15に記載の発明においては、ラッチ手段は、パワーオンリセット部(214)からのリセット信号に基づいてリセットされるように構成されており、パワーオンリセット部は、電圧供給ラインの電位が、負荷ショート時における電位よりも低くなった時にリセット信号を出力するようになっていることを特徴としている。
【0050】
このようにすることで、負荷ショート時にリセット信号を出力しないようにでき、負荷ショートによって電圧供給ラインの電位が低下した場合においても過熱異常時に確実に出力をオフ状態でラッチすることができる。
【0051】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0052】
【発明の実施の形態】
(第1実施形態)
本実施形態では、集積回路として、ABS(アンチスキッドブレーキシステム)制御用ECUに本発明の一実施形態を適用する場合について説明する。
【0053】
まず、図1に、ABS制御用ECUによって制御されるABS制御装置の概略構成図を示し、ABS制御装置の構成について説明する。
【0054】
図1に示すように、FR輪1、FL輪2、RR輪3及びRR輪4のそれぞれには、電磁ピックアップ式、磁気抵抗効果素子(MRE)式、若しくはホール素子式の車輪速度センサ5〜8が配置されている。これら各車輪速度センサ5〜8は各車輪1〜4の回転に応じたパルス信号を発生させる。
【0055】
また、各車輪1〜4のそれぞれには、ホイールシリンダ11〜14が配設されている。マスタシリンダ16がブレーキペダル27の踏み込みに応じてブレーキ液圧を発生させると、2位置弁(増圧制御弁)21〜24及び油圧管路を介して各ホイールシリンダ11〜14に圧送されるようになっている。なお、ブレーキペダル27の踏み込み状態はストップスイッチ29によって検出されるようになっている。
【0056】
さらに、ホイールシリンダ11、14は2位置弁(減圧制御弁)31、34を介してリザーバ37に接続されており、ホイールシリンダ12、13は2位置弁(減圧制御弁)32、33を介してリザーバ39に接続されている。
【0057】
なお、2位置弁21〜24及び31〜34は、連通位置と遮断位置とを有するソレノイド駆動式2位置弁で構成されており、ソレノイドへの通電により連通位置と遮断位置とを切換えられるように構成されている。
【0058】
一方、2位置弁21〜24の上下流はバイパス管路41〜44によって接続されている。これらのバイパス管路41〜44には逆止弁41a〜44aが備えられ、ホイールシリンダ11〜14からマスタシリンダ16へ向かう圧油のみがバイパス管路41〜44を介して流通できるようになっている。
【0059】
リザーバ37、39は、図示しないモータによって駆動されるポンプ45a、45b及び逆止弁47、49を介した油圧管路で接続されており、リザーバ37、39からマスタシリンダ16へ向かう圧油の流動のみが許容されている。
【0060】
車輪速度センサ5〜8及びストップスイッチ29の検出信号は、ABS制御用ECU50に入力されている。ABS制御用ECU50は、上記検出信号に基づいて、各2位置弁21〜24及び31〜34の制御信号やポンプ45a、45bの駆動を行うモータの制御信号等を発生させる。この制御信号に基づいて各2位置弁21〜24及び31〜34やモータを制御し、ABS制御等を行うようになっている。
【0061】
図2に、ABS制御用ECU50の内部構造を表すブロック図を示す。この図に示されるように、ABS制御用ECU50には、マイクロコンピュータ60、周辺IC70、ソレノイド駆動ドライバ90、及び半導体リレー部100等からなる複数のチップが備えられている。
【0062】
以下、ABS制御用ECU50の各構成要素の詳細を説明するが、図2中に示した各矢印は、実線で示したものが制御系のライン、破線で示したものが監視系のライン、一点鎖線で示したものが禁止、遮断系のラインを示すものとする。なお、制御系のラインとは、矢印の先端の要素を矢印の後端の要素からの信号に基づいて制御することを意味する。また、監視系のラインとは、矢印の先端の要素が矢印の後端の要素からの信号に基づいて所定の要素が故障等していないか否か監視することを意味する。また、禁止、遮断系のラインとは、矢印の先端の要素が矢印の後端の要素からの禁止、遮断信号に基づいて所定の要素の駆動を禁止、遮断することを意味する。
【0063】
まず、マイクロコンピュータ60について説明する。マイクロコンピュータ60は、入力部61、演算部62、出力部63を備えており、入力部61に車輪速信号等の各種情報が入力されると、この入力された各種情報に基づいて演算部62がABS制御等に用いられる各種演算を行い、出力部63より演算結果に基づくABS制御信号、すなわちソレノイド駆動やモータ駆動信号を発生させるように構成されている。また、マイクロコンピュータ60にはシリアル通信部64が備えられており、演算部62での演算によって得られた各種信号(例えばABS制御中を示すABS制御信号)が入力されると、これら各種信号をシリアル化し、シリアル信号として周辺IC70に送信している。
【0064】
次に、周辺IC70について説明する。周辺IC70には、車輪速度入力バッファ71、スイッチ(以下、SWという)信号入力バッファ72、シリアル通信バッファ73、シリアル通信監視部74、内部発振回路75、ウォッチドック(以下、WDという)監視部76、リセット制御部77、駆動禁止信号発生部78、リレー駆動部79、ランプ駆動回路80、過熱保護回路81、電源監視部82、電源出力回路83、信号入出力バッファ84及び温度監視部85が備えられている。これら各要素が1チップに集積され、周辺IC70が構成されている。
【0065】
車輪速入力バッファ71では、図1に示した車輪速度センサ5〜8から送られてくる信号を矩形波に修正する波形整形を行っている。この車輪速入力バッファ71によって波形整形された車輪速度信号がマイクロコンピュータ60に入力され、マイクロコンピュータ60が車輪速度や推定車体速度等のABS制御に用いる各種演算を行うようになっている。また、車輪速入力バッファ71では、車輪速度センサ5〜8とABS制御用ECUとを接続する配線の断線検出も行っており、断線検出が成されるとシリアル通信バッファ73に断線したことを示す断線信号を送るようになっている。
【0066】
SW信号入力バッファ72では、図1に示すストップスイッチ29のオン、オフ信号や、2位置弁21〜24、31〜34のソレノイドへの通電が行われたか否かが判る信号(例えば、ソレノイドにかかる電圧値)のモニタリングを行っている。これにより、ブレーキペダル27の踏み込みが成されているか否かのオン、オフ信号や、ソレノイドへの通電が行われているか否かのオン、オフ信号が出力されるようになっている。
【0067】
シリアル通信バッファ73では、車輪速入力バッファ71からの断線信号やSW信号入力バッファ72からのオン、オフの信号等をシリアル化し、シリアル信号としてマイクロコンピュータ60への送信を行っている。上述したマイクロコンピュータ60からのシリアル信号は、このシリアル通信バッファ73に送られるようになっている。
【0068】
シリアル信号監視部74では、シリアル通信バッファ73からのシリアル信号に基づいてマイクロコンピュータ60の監視を行う。具体的には、車輪速入力バッファ71及びSW信号入力バッファ72からの信号等に基づいてマイクロコンピュータ60が演算した結果をシリアル通信バッファ73で受信し、その信号が適正な信号であるか否かの監視を行う。例えば、SW信号入力バッファ72からストップスイッチ29が踏み込まれていないというオフ信号が送られてきているにも関わらず、シリアル通信部64からABS制御中という信号が送られてきた場合には、マイクロコンピュータ60からのシリアル信号が適正ではないと判定するようになっている。そして、マイクロコンピュータ60からのシリアル信号が適正ではない場合には、後述するリセット制御部77にリセット信号を出力する若しくは、駆動禁止信号発生回路78に禁止信号を送るようになっている。
【0069】
内部発信部75では、シリアル信号監視部74やWD監視部76等に使用される内部クロックを形成している。この内部発振回路75では、タイミングが異なる複数種のクロック信号を生成しており、シリアル信号監視部74やWD監視部76では、監視用信号として相応しいタイミングのクロック信号を選択して、各監視を行っている。
【0070】
WD監視部76では、マイクロコンピュータ60から送られてくる演算周期等のデータに基づいて、マイクロコンピュータ60での演算が適正に成されているか否かの監視を行っている。例えば、演算適正に行われていれば、WD監視信号が交互に反転した信号として得られるため、このWD監視信号が交互に反転した信号となっていなければマイクロコンピュータ60での演算が適正な周期で行われていないと判定するようになっている。そして、マイクロコンピュータ60での演算が適正ない周期で行われていない場合には、後述するリセット制御部77にリセット信号を出力する若しくは、駆動禁止信号発生回路78に禁止信号を送るようになっている。
【0071】
リセット制御部77では、初期化の際、若しくはシリアル信号監視部74やWD監視部76、及び後述する電源監視部83からのリセット信号が入力されると、マイクロコンピュータ60にリセット信号を送るようになっている。このリセット信号を受け取ると、マイクロコンピュータ60は、マイクロコンピュータ60内の各値を予め規定されたリセット状態のモードにする。例えば、マイクロコンピュータ60での演算等をすべてストップさせる。また、このリセット信号は、シリアル通信バッファ73やシリアル信号監視部74にも送られるようになっており、このリセット信号に基づいて初期化等が行われる。
【0072】
駆動禁止信号発生部78では、シリアル信号監視部74、WD監視部76、後述する過熱保護回路81及び電源監視部83からの禁止信号に基づき、リレー駆動部79にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、マイクロコンピュータ60を介さずに直接ソレノイド駆動ドライバ90に駆動禁止信号を送る。このため、駆動禁止信号発生部78からソレノイド駆動禁止信号が送られると、マイクロコンピュータ60が作動していてもソレノイド駆動が禁止される。
【0073】
リレー駆動部79では、マイクロコンピュータ60からのソレノイド駆動信号やモータ駆動信号に基づき、半導体リレー部100のスイッチングを制御し、ソレノイドやポンプ45a、45bの駆動を行うモータへの通電を制御する。そして、駆動禁止信号発生部78や後述するソレノイド駆動ドライバ90の出力監視部92からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、リレー駆動部79は半導体リレー部100によってソレノイドへの通電やモータへの通電をストップさせるようになっている。
【0074】
ランプ駆動部80では、通常時にはマイクロコンピュータ60からのABS制御中信号に基づいてABS制御の作動状態を出力しているが、リセット制御部77からのリセット信号、若しくは駆動禁止信号発生部78からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、ABS制御が非作動となることを出力する。このランプ駆動部80からの信号を受けて、図示しないランプが点灯し、ABS制御の作動状態が確認できる。
【0075】
過熱保護回路部81では、周辺回路70を構成するチップが異常な温度になることを防止すべく、チップが所定温度に達したことを検出し、チップが所定温度以上になると駆動禁止信号発生部78に禁止信号を発生させると共に、それ以上の温度上昇を防止するために、マイクロコンピュータ60への電圧供給を止めるようになっている。
【0076】
電源出力回路82は、被監視ブロックに相当し、集積回路50外に配置された外部電源との接続が成される電源端子(第1の電源端子)101及び接地端子(第1の接地端子)103に接続されている。この電源出力回路82では、電源端子101に印加される電圧に基づいて、所望の値(例えば、5V、3.3V)の電圧を出力するようになっている。この電源出力回路82の出力電圧が、マイクロコンピュータ60、周辺IC70、ソレノイド駆動ドライバ90等の電源電圧として用いられる。
【0077】
電源監視部83は、監視ブロックに相当し、電源出力回路82が接続される電源端子101とは別の電源端子(第2の電源端子)105及び接地端子(第2の電源端子)107に接続されている。電源監視部83では、電源出力回路82の出力電圧が所望の値になっているか否かの監視を行うと共に、電源出力回路82に印加される電圧が過電圧になっていないか否かの監視を行う。例えば、電源出力回路82の出力電圧が所望の値に満たない場合にはリセット制御部77にリセット信号が送られ、所望の値よりも高い場合には駆動禁止信号発生部78に禁止信号が送られるようになっている。また、電源出勅回路82に印加される電圧が過電圧である場合には、駆動禁止信号発生部78に禁止信号を出力すると共に、異常過熱を防止するため、マイクロコンピュータ60への電圧供給を止めるようになっている。
【0078】
信号入出力バッファ84は、車が故障した時のダイアグを調査するための端子84aに接続されており、テスターを端子84aに接続することでマイクロコンピュータ60との通信が行えるようになっている。また、この信号入出力バッファ84は、単なる出力バッファ、例えば車両用スピードメータの車速を表示するための信号(例えば、車輪速から演算された推定車体速度に相当する信号)を出力させるバッファに使用することができる。
【0079】
温度監視部85では、常時、集積回路50の温度検出を行っている。温度監視部85は、集積回路50の温度に応じた信号を温度検出信号としてマイクロコンピュータ60に送るようになっている。この温度検出信号に基づいてマイクロコンピュータ60では、検出された温度に応じたABS制御の演算を行うようになっている。
【0080】
続いて、ソレノイド駆動ドライバ90について説明する。ソレノイド駆動ドライバ90は、ソレノイドに接続されたMOSトランジスタ91と、ソレノイド(MOSトランジスタ91)への通電状態を監視する出力監視部92と、MOSトランジスタ91のオン、オフ駆動を行うアンド回路93とを備えている。
【0081】
MOSトランジスタ91は、図1に示す各種制御弁21〜24、31〜34のそれぞれのソレノイドに接続されており、このMOSトランジスタ91によってソレノイドへの通電のスイッチングが成される。
【0082】
出力監視部92は、各ソレノイド1つ1つに備えられ、各ソレノイドへのドライバ出力の監視を行っている。例えば、MOSトランジスタ91のドレイン電圧やドレイン電流に基づいてソレノイドへの通電状態の監視を行う。これにより、例えば、ドレイン電流が過電流になっていないか、ソレノイドへの通電用配線がオープンになっていないか若しくはリークしていないか、MOSトランジスタ91が高温になり過ぎていないか等を検出する。これにより、ソレノイド駆動に適していない結果が得られた場合には、出力監視部92はリレー駆動部79にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、アンド回路93にもソレノイド駆動禁止信号を送るようになっている。
【0083】
アンド回路93には、マイクロコンピュータ60の出力信号、リレー駆動部79からの出力信号、駆動禁止信号発生部78からの出力信号、出力監視部92からの出力信号が入力される。本実施形態の場合、リレー駆動部79からの出力信号、駆動禁止信号発生部78からの出力信号、出力監視部92からの出力信号は、通常時にはLowレベルとなっているが、何らかの故障が合った時にHiレベルとなり、アンド回路93の出力がLowレベル、つまりMOSトランジスタ91をオフするようになっている。
【0084】
このため、ソレノイド駆動ドライバ90は、マイクロコンピュータ60や周辺IC70からの信号に基づいてソレノイドへの通電を遮断できるだけでなく、ソレノイド駆動ドライバ90自身に備えら得た出力監視部92からの信号に基づいてソレノイドへの通電を遮断できるようになっている。
【0085】
半導体リレー部100においては、半導体リレー100aでは、ソレノイドへの通電のスイッチングを行っており、半導体リレー100bでは、ポンプ45a、45bの駆動を行うモータへの通電のスイッチングを行っている。これら各半導体リレー100a、100bは、リレー駆動部79からの信号に基づいて制御され、通常時にはソレノイドやモータへの通電が可能となるように構成され、リレー駆動部79からソレノイド駆動禁止信号やモータ駆動禁止信号を受けると、ソレノイドやモータへの通電が行えなくなるように構成されている。これら半導体リレー100a、100bが負荷駆動回路に相当する。
【0086】
以下、半導体リレー部100の詳細を図に基づいて説明する。ただし、半導体リレー部100を構成するソレノイド駆動用の半導体リレー100aとモータ駆動用の半導体リレー100bとは同様の構成であるため、ここではモータ駆動用の半導体リレー100bを例に挙げて説明する。図3にモータ駆動用の半導体リレー100bの回路構成を示す。
【0087】
図3に示すように、半導体リレー100bには、パワーMOSトランジスタ201a、201b、201cが内蔵されていると共にパワーMOSトランジスタ201a〜201cのオン、オフ駆動を行うIPDA、B、Cを複数個(本図では3つ)並列接続した構成となっている。但し、本図では、複数個並べられたIPDA〜Cのうち最も左に位置するもの以外は省略して記載するが、実際にはすべてのIPDA〜Cが図中の最も左に位置するIPDAと同様の構成を有している。
【0088】
この半導体リレー100bには、リレー駆動部79からの入力電圧が印加される入力端子151と、車両バッテリ等の電源152の正極側に接続される電源端子153と、電源の負極側に接続される接地端子154との3端子が備えられており、パワーMOSトランジスタ201a〜201cへの電圧供給ライン及び接地ラインとIPDA〜C内に備えられた制御部155への電圧供給ライン及び接地ラインとが1本の電圧供給ライン156及び接地ライン157で兼用された構成となっている。
【0089】
そして、MOSトランジスタ158を介して複数個のIPDA〜Cのそれぞれに入力電圧が印加されるようになっており、複数個のIPDA〜Cを並列駆動することによって、各パワーMOSトランジスタ201a〜201cのソース電極と接地ライン157間に配置された負荷159への電流供給のオン、オフが制御されるようになっている。
【0090】
また、電源供給ライン156と接地ライン157との間には、ESDサージ保護等のためにコンデンサ160が備えられていると共に、このコンデンサ160に対して直列接続されるように抵抗(第1の抵抗)161が備えられている。
【0091】
さらに、電源端子153と入力端子154との間には抵抗(第2の抵抗)162が備えられているが、入力端子151と接地端子154との間には図17に示すコンデンサ164が配置されていない構成となっている。
【0092】
なお、インダクタンス163は、電源152と電源端子153とを接続するワイヤのインダクタンス成分を示している。
【0093】
続いて、図3に示すIPDAの具体的な回路構成を図4に示し、この図に基づいてIPDAの詳細について説明する。なお、他のIPDB、Cの回路構成も同様であるため、ここでは省略する。
【0094】
IPDAの入力端子(IN端子)203には、リレー駆動部79のデューティ制御信号に基づく電圧が印加される。具体的には、モータ駆動時にはリレー駆動部79からLowレベルの電位が印加されているが、モータ非駆動時及びモータ駆動禁止信号が送られる場合にはリレー駆動部79からHiレベルの電位が印加される。
【0095】
そして、入力端子203に印加される電位はコンパレータ(第1の比較器)204によって所定のしきい値電圧(例えば0.5×Vcc)と比較され、この比較結果がOR回路205を介してMOSトランジスタ206に出力される。このため、モータ非駆動時及びモータ駆動禁止信号の送信時において入力端子203にHiレベルの電位が印加されると、OR回路205からHiレベルが出力され、MOSトランジスタ206をオンさせる。これにより、INH入出力端子202aの電位がLowレベルとなる。このINH入出力端子202aからのLowレベル出力がパワーMOSトランジスタ201a〜201cをオンさせることを禁止する禁止信号に相当する。
【0096】
そして、このようにINH入出力端子202aの電位がLowレベルになると、コンパレータ207の出力がLowレベルになり、ドライバ回路208からの出力がLowレベルとなって、パワーMOSトランジスタ201aがオフされる。
【0097】
一方、IPDAのINH入出力端子202aの電位がLowレベルになると、IPDAのINH入出力端子202aとIPDB、CのINH入出力端子202b、202cとが接続されているため、IPDB、CのINH入出力端子202b、202cの電位もLowレベルとなる。このため、IPDAと同様の回路構成とされたIPDB、Cも、IPDB、Cに備えられたパワーMOSトランジスタ201b、201cをオフさせる。
【0098】
このように、リレー駆動部79からHiレベルの電位が印加されると、IPDA及び他のIPDB、Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフするようになっている。
【0099】
また、IPDAには、高電圧検出部209や低電圧検出部210が備えられている。高電圧検出部209は、モータ駆動用の電圧Vccと通常時の電圧Vccよりも高い所望の電圧値とを比較し、電圧Vccが所望の電圧値よりも高いことを検出するものであり、本実施形態では電圧Vccが所望の電圧値よりも高い場合にHiレベルを出力するようになっている。また、低電圧検出部210は、モータ駆動用の電圧Vccと通常時の電圧Vccよりも低い所望の電圧値とを比較し、電圧Vccが所望の電圧値よりも低いことを検出するものであり、本実施形態では電圧Vccが所望の電圧値よりも低い場合にHiレベルを出力するようになっている。
【0100】
これら高電圧検出部209や低電圧検出部210からHiレベルが出力されると、OR回路211を介してOR回路205からHiレベルが出力され、MOSトランジスタ206をオンさせる。これにより、INH入出力端子202aの電位がLowレベルとなる。
【0101】
そして、このようにINH入出力端子202aの電位がLowレベルになると、コンパレータ207の出力がLowレベルになり、ドライバ回路208からの出力がLowレベルとなって、パワーMOSトランジスタ201aがオフする。これに伴い、上述したようにIPDB、CのINH入出力端子202b、202cの電位もLowレベルとなるため、他のIPDB、Cに備えられたパワーMOSトランジスタ201b、201cもオフする。
【0102】
このように、IPDAに備えられた高電圧検出部209や低電圧検出部210によってモータ駆動用電圧が所望の電圧値よりも高低している場合が検出されても、IPDA及び他のIPDB、Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフするようになっている。
【0103】
なお、IPDB、CにもIPDAと同様に高電圧検出部209や低電圧検出部210が備えられているが、このIPDBに備えられた高電圧検出部209や低電圧検出部210によってモータ駆動用電圧が所望の電圧値よりも高低していることが検出されても、IPDB、CのINH入出力端子がLowレベルとなり、IPDA〜Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフする。
【0104】
さらに、IPDAには過熱検出部212が備えられている。この過熱検出部212は、IPDAが形成されたチップの温度が異常な高温になることを防止すべく、チップが所定温度以上の過熱状態になったことを検出するものであり、本実施形態では過熱検出部212は、チップが高温であることが検出されるとHiレベル信号を出力するようになっている。
【0105】
この過熱検出部212からのHiレベル信号がRSフリップフロップ213に入力されると、RSフリップフロップ213の出力がHiレベルにセットされ、OR回路205からHiレベルが出力される。
【0106】
このため、上記した高電圧が検出された場合等と同様に、INH入出力端子202aの電位がLowレベルになって、IPDA〜Cに備えられたパワーMOSトランジスタ201a〜201cが同時にオフする。
【0107】
一方、モータ駆動時、若しくは各種異常状態が解除された際には、OR回路205の出力がLowレベルとなるため、各IPDA〜Cに備えられたパワーMOSトランジスタ201a〜201cをオンさせようとする。
【0108】
このとき、各IPDA〜CのINH入出力端子202a〜202cが互いに接続されているため、IPDAに備えられたMOSトランジスタ206だけでなく、IPDB、CのうちIPDAに備えられたMOSトランジスタ206と同様の構成のMOSトランジスタもオフしなければ、各IPDA〜CのINH入出力端子202a〜202cがHiレベルとならない。
【0109】
従って、各IPDB、Cに備えられたパワーMOSトランジスタ201b、201cのオン動作も同時に行われる。
【0110】
なお、電源電圧Vccが印加される電源端子221とGNDとされる接地端子222との間は、Vccクランプ回路223によって接続されており、ESDサージ時やロードダンプ時においてもIPDAが保護できるようになっている。
【0111】
また、本実施形態では、パワーオンリセット部214からの初期状態設定信号や入力端子203からの信号に基づいてRSフリップフロップ213がリセットされるような構成としている。
【0112】
すなわち、パワーオンリセット部214からの初期状態設定信号(Hiレベル信号)により、OR回路215がHiレベルを出力したとき、及びリレー駆動部79からのデューティ駆動信号によってMOSトランジスタ216がオン、オフされ、MOSトランジスタ216のドレイン電位が所定電位(ここでは2.5V)よりも高くコンパレータ217によってHiレベルが出力されたときに、RSフリップフロップ213がリセットされるようになっている。
【0113】
次に、上記構成とされた半導体リレー100bの特徴について説明する。
【0114】
▲1▼本実施形態に示す半導体リレー100bでは、上述したように、ESDサージ保護等のためのコンデンサ160に対して抵抗161を直列接続している。このような抵抗を備えることにより、電源152と電源端子153とを接続するワイヤのインダクタンス成分163とコンデンサ160とによるLC発振が抑制される。
【0115】
図5に、本実施形態のように抵抗を備えた場合において、電圧供給を遮断した際における半導体リレー100bの各部の出力波形を示す。この図に示されるように、抵抗161を備えたことにより、電源152と負荷駆動回路としての半導体リレー100bを接続するワイヤのインダクタンス成分による影響を吸収でき、LC発振を抑制することが可能となる。
【0116】
これにより、電源供給ラインの電位の安定化を図ることができ、電源供給ラインが瞬間的に低下することを防止することができる。
【0117】
さらに、本実施形態の場合、過熱検出時にパワーMOSトランジスタ201がオフ状態に維持されるようにRSフリップフロップ(ラッチ手段)213の出力がラッチされるようにしている。このRSフリップフロップ213の論理構成を図6(a)に示す。
【0118】
この図に示されるように、RSフリップフロップ213は2つのNOR回路213a、213bを備えた構成となっている。一方のNOR回路(第1のNOR回路)213aには、セット端子に接続される信号と他方のNOR回路(第2のNOR回路)213bの出力信号が入力されるように構成され、他方のNOR回路213bには、リセット端子に接続される信号ともう一方のNOR回路213aの出力信号が入力されるように構成されている。これらのうち、NOR回路213bの出力がRSフリップフロップ213の出力となり、NOR回路213aの出力がRSフリップフロップ213の反転出力となる。
【0119】
さらに、NOR回路213bと接地電位間においてコンデンサ(第4のコンデンサ)213cが接続されており、NOR回路213aと電源との間においてもコンデンサ(第3のコンデンサ)213dが接続されている。
【0120】
このように構成されたRSフリップフロップ213の作動をタイミングチャートで示すと、図6(b)のように示される。
【0121】
この図に示すように、NOR回路213aの出力電位がコンデンサ213dによって保持されるため、電圧供給ライン156の電位が変動したり、瞬間的に低下した場合においても、RSフリップフロップ213の状態がコンデンサ213c、213dによって保持され、RSフリップフロップ213が誤作動することはない。
【0122】
このように、RSフリップフロップ213の出力が所定時間中維持されるようにすることによっても、パワーMOSトランジスタ201a〜201cを誤ってオンさせないようにできる。
【0123】
なお、電源立ち上げ時には、電圧立ち上がり時のAC成分がNOR回路213bの出力に接続されたコンデンサ容量を抜けるため、RSフリップフロップ213がリセット状態に初期設定されるようにできる。
【0124】
▲2▼また、本実施形態では、パワーオンリセット部214が初期状態設定信号(パワーオンリセット信号)を発生させるスレッショルドレベルを調整し、負荷ショート時に想定される電圧供給ラインの電位よりも低いスレッショルドレベルに設定している。
【0125】
すなわち、図19に示したように、電源152の内部抵抗Rb、電源152と電源端子153とを接続するワイヤ抵抗Rw、パワーMOSトランジスタ201a〜201cのオン抵抗Ron、及びモータ部分でのショート抵抗Rsとすると、パワーオンリセット部が初期状態設定信号を発生させるスレッショルドレベルが以下の関係を満たすようにしている。
【0126】
【数1】
【0127】
図7(a)に、本実施形態のようにスレッショルドレベルを負荷ショート時に想定される電圧供給ライン156の電位よりも低い値に設定した場合と、その電位よりも高い値に設定した改善前の場合とについて、電圧供給ライン156の電位とスレッショルドレベルとの関係を示す。また、図7(b)に、本実施形態の場合と改善前の場合におけるRSフリップフロップ213の出力信号波形を示す。
【0128】
これらの図からも判るように、改善前のように負荷ショート時に想定される電圧供給ライン156の電位よりも高い値にスレッショルドレベルを設定しておくと、RSフリップフロップ213のラッチ出力が解除され、パワーMOSトランジスタ201a〜201cをオフ状態に維持するべきであるにも関わらず、パワーMOSトランジスタ201a〜201cをオンさせてしまう。
【0129】
これに対し、本実施形態のように、負荷ショート時に想定される電圧供給ライン156の電位よりも低い値にスレッショルドレベルを設定しておくと、RSフリップフロップ213のラッチ出力が解除されず、パワーMOSトランジスタ201a〜201cをオフ状態に維持することができる。
【0130】
これにより、RSフリップフロップ213の誤作動によるパワーMOSトランジスタ201a〜201cの破壊等を防止でき、半導体リレー100bの保護を図ることができる。
【0131】
▲3▼さらに、本実施形態では、図17に示すコンデンサ164を備えていない構成としている。このため、リレー駆動部79よりパワーMOSトランジスタ201a〜201cをオフさせるという入力信号が入力された時に、IPDAの各部では図8に示す電圧波形を示す。
【0132】
この図に示されるように、入力電圧V1が立ち上がるとしきい値電圧を超え、コンパレータ204がHiレベルを出力するようになる。このとき、コンデンサを廃止し、コンデンサの影響による入力電圧V1の立ち上がり遅れが無くしてあるため、フライバック電圧によってしきい値電圧が急上昇しても、しきい値電圧が入力電圧V1を超えてしまってパワーMOSトランジスタ201a〜201cをオンさせてしまうことはない。
【0133】
このように、コンデンサを廃止することにより、コンデンサの影響による入力電圧V1の立ち上がり遅れを防止することができ、フライバック電圧発生時にコンパレータ204の出力が反転してしまってパワーMOSトランジスタ201a〜201cをオンさせてしまうことを防止できる。
【0134】
これにより、パワーMOSトランジスタ201a〜201cに繰り返しストレスが印加されることを防止でき、負荷駆動回路の保護を十分に図ることができる。
【0135】
(第2実施形態)
上記第1実施形態では、図17に示すコンデンサ164を削除しているが、図17に示すコンデンサ(第2のコンデンサ)164をそのまま用いた場合においても、コンデンサ164と抵抗162とによる時定数を調整することにより、入力電圧の立ち上がり遅れをなくすことができる。
【0136】
図9に、リレー駆動部79よりパワーMOSトランジスタ201a〜201cをオフさせるという入力信号が入力された時におけるIPDAの各部での電圧波形を示す。
【0137】
この図に示すように、入力電圧V1の立ち上がりが第1実施形態と比べると多少遅れるが、フライバック電圧発生時において、しきい値電圧が上昇する分よりも入力電圧V1が高くなるように上記時定数を設定することにより、第1実施形態と同様の効果を得ることができる。
【0138】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0139】
(第3実施形態)
本実施形態における半導体リレー100bの回路構成を図10に示す。本実施形態では、図17に対して、コンデンサ164の接続位置を変更している。すなわち、電源供給ライン156とIPDA〜Cの入力端子151間にコンデンサ164′を接続し、抵抗162に対してコンデンサ164′が並列接続されるようにしている。このようにコンデンサ164′の接続位置を変更することにより、コンデンサ164′への充電が成されないようにでき、入力電圧V1の立ち上がり遅れを防止することができる。
【0140】
この場合、リレー駆動部79よりパワーMOSトランジスタ201a〜201cをオフさせるという入力信号が入力された時には、IPDAの各部での電圧波形が図8に示す波形とほぼ同様になる。
【0141】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0142】
(第4実施形態)
本実施形態では図17に示す回路構成に対してIPDA〜Cの構成を変更することにより、入力電圧V1の立ち上がり遅れによる問題を解決する。図11に、本実施形態におけるIPDAの回路構成を示す。
【0143】
図11に示すように、本実施形態では、コンパレータ204の出力がインバータ回路220を介してワンショットマルチバイブレータ400に入力され、ワンショットマルチバイブレータ400の出力がOR回路205に入力されるようになっている。
【0144】
このような構成とすることにより、一旦コンパレータ204の出力がHiレベルとなってワンショットマルチバイブレータ400にLowレベルが入力されると、所定期間中パワーMOSトランジスタ201a〜201cがオフされるようにしている。
【0145】
図12に、本実施形態におけるIPDAの各部での電圧波形を示す。この図に示されるように、入力電圧V1の立ち上がり遅れが発生してしきい値電圧が入力電圧V1を超えたとしても、ワンショットマルチバイブレータ400によって所定期間中Hiレベル信号が出力されるため、この期間中はパワーMOSトランジスタ201a〜201cをオフさせることができる。
【0146】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0147】
(第5実施形態)
本実施形態も図17に示す回路構成に対してIPDA〜Cの構成を変更することにより、入力電圧V1の立ち上がり遅れによる問題を解決する。図13に、本実施形態におけるIPDAの回路構成を示す。
【0148】
図13に示すように、本実施形態では、コンパレータ204のしきい値電圧が電源電圧の変動によって変化しないように例えば4〜5Vとなるように固定している。このしきい値電圧の固定は、例えば、ツェナーダイオードや内部電源回路によって行うことができる。
【0149】
このようにコンパレータ204のしきい値電圧を固定しておけば、コンデンサ164による影響で入力電圧の立ち上がり遅れがあっても、フライバック電圧によってしきい値電圧が急上昇して入力電圧よりも高くなることはない。
【0150】
図14に、本実施形態におけるIPDAの各部での電圧波形を示す。この図に示されるように、入力電圧V1の立ち上がり遅れが発生してもしきい値電圧が固定されているため、しきい値電圧が入力電圧V1を超えない。
【0151】
これにより、入力電圧V1の立ち上がり遅れによってパワーMOSトランジスタ201a〜201cに繰り返しストレスが印加させることを防止することができる。
【0152】
(第6実施形態)
本実施形態では、IPDAのうち高電圧検出部209におけるスレッショルドレベルを変更することにより、入力電圧V1の立ち上がり遅れによる問題を解決する。なお、本実施形態では図4のうち高電圧検出部209のスレッショルドレベルを変更するのみであるため、図4を参照に説明する。
【0153】
本実施形態では、高電圧検出部209が高電圧であると検出するスレッショルドレベルを低く設定するようにしている。高圧検出部209にはコンパレータ(図示せず)が備えられており、電源電圧がスレッショルドレベルよりも高くなった時に高電圧であるとして、OR回路211にHiレベルを出力し、パワーMOSトランジスタ201a〜201cをオフするように構成されている。
【0154】
この高電圧検出部209のスレッショルドレベルをフライバック電圧よりも低く設定することにより、フライバック電圧発生時には高電圧検出部209によってパワーMOSトランジスタ201a〜201cがオフされるようにできる。
【0155】
図15に、本実施形態におけるIPDAの各部での電圧波形を示す。この図に示されるように、入力電圧V1の立ち上がり電圧が遅れたとしても、電源電圧が急上昇することによって高電圧検出部410のスレッショルドレベルを超えるため、しきい値電圧が入力電圧V1を超える前に高電圧検出部410からHiレベルが出力される。これにより、フライバック電圧発生時にパワーMOSトランジスタ201a〜201cがオフされるようにでき、入力電圧の立ち上がり遅れによってパワーMOSトランジスタに繰り返しストレスが印加させることを防止することができる。
【0156】
(他の実施形態)
上記各実施形態では、半導体スイッチング素子としてのパワーMOSトランジスタを有するIPDA〜Cが3つ備えられた負荷駆動回路について説明したが、IPDが1つの場合や、複数の場合すべてにおいて上記各実施形態を適用することが可能である。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるABS制御用ECUによって制御されるABS制御装置の概略構成を示す図である。
【図2】ABS制御用ECU50の内部構造を表すブロック図である。
【図3】図2に示す半導体リレー100bの具体的な構成を示す図である。
【図4】図3に示す半導体リレー100bを構成する各IPDA〜Cの回路構成を示す図である。
【図5】電圧供給を遮断した際における半導体リレー100bの各部の出力波形を示す図である。
【図6】(a)はRSフリップフロップ213の論理構成を示す図であり、(b)はRSフリップフロップ213の作動を説明するためのタイミングチャートを示す図である。
【図7】(a)は負荷ショート時におけるスレッショルドレベルと電源供給ライン156の電位Vbとの関係を示す図であり、(b)は負荷ショート時におけるRSフリップフロップ213の出力信号を示す図である。
【図8】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図9】本発明の第2実施形態について、リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図10】本発明の第3実施形態におけるIPDAの回路構成を示す図である。
【図11】本発明の第4実施形態におけるIPDAの回路構成を示す図である。
【図12】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図13】本発明の第5実施形態におけるIPDAの回路構成を示す図である。
【図14】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図15】リレー駆動部79からの入力電圧に対するIPDAの各部での電圧波形を示す図である。
【図16】本発明者らが検討に用いた負荷駆動回路の回路構成を示す図である。
【図17】本発明者らが検討に用いた負荷駆動回路の回路構成を示す図である。
【図18】LC発振時における電圧波形を示す図である。
【図19】図17に示す負荷駆動回路を簡略化した図である。
【図20】図17に示す負荷駆動回路を簡略化した図である。
【図21】入力電圧V1としきい値電圧との関係を説明するための図である。
【符号の説明】
50…ABS制御用ECU、60…マイクロコンピュータ、70…周辺IC、77…リセット制御部、78…駆動禁止信号発生部、79…リレー駆動部、100…半導体リレー部、100a、100b…半導体リレー、151…入力端子、153…電源端子、154…接地端子、156…電圧供給ライン、157…接地ライン、161…抵抗、201a〜201c…パワーMOSトランジスタ、204…コンパレータ、A〜C…IPD。
Claims (15)
- スイッチング素子(201a、201b、201c)と、該スイッチング素子のスイッチングを制御する制御部(155)とが備えられた複数のスイッチング回路(A、B、C)が並列接続され、前記複数のスイッチング回路を並列駆動することにより、負荷(159)に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子(153)と、接地側に接続される接地端子(154)とが備えられており、
前記制御部に電圧供給を行う電圧供給ラインと、前記スイッチング素子に電圧供給を行う電圧供給ラインとは、前記電源端子に接続される電源供給ライン(156)によって兼用されており、
前記制御部の接地ラインと、前記スイッチング素子の接地ラインとは、前記接地端子に接続される接地ライン(157)によって兼用されており、
前記電源端子と前記接地端子との間には、第1のコンデンサ(160)が接続されていると共に、前記第1のコンデンサに対して第1の抵抗(161)が直列接続されていることを特徴とする負荷駆動回路。 - スイッチング素子(201a、201b、201c)と、該スイッチング素子のスイッチングを制御する制御部(155)とが備えられた複数のスイッチング回路(A、B、C)が並列接続され、前記複数のスイッチング回路を並列駆動することにより、負荷(159)に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子(153)と、
前記電源端子に接続され、前記スイッチング素子及び前記制御部への電圧供給を行う電圧供給ライン(156)と、
接地側に接続される接地端子(154)と、
前記接地端子と前記スイッチング素子及び前記制御部とを接続する接地ライン(157)とを備えており、
前記電源端子と前記接地端子との間には、第1のコンデンサ(160)が接続されていると共に、前記第1のコンデンサに対して第1の抵抗(161)が直列接続されていることを特徴とする負荷駆動回路。 - スイッチング素子(201a、201b、201c)と、該スイッチング素子のスイッチングを制御する制御部(155)とが備えられたスイッチング回路(A、B、C)を駆動することにより、負荷(159)に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子(153)と、接地側に接続される接地端子(154)とが備えられており、
前記制御部に電圧供給を行う電圧供給ラインと、前記スイッチング素子に電圧供給を行う電圧供給ラインとは、前記電源端子に接続される電源供給ライン(156)によって兼用されており、
前記制御部の接地ラインと、前記スイッチング素子の接地ラインとは、前記接地端子に接続される接地ライン(157)によって兼用されており、
前記電源端子と前記接地端子との間には、第1のコンデンサ(160)が接続されていると共に、前記第1のコンデンサに対して第1の抵抗(161)が直列接続されていることを特徴とする負荷駆動回路。 - スイッチング素子(201a、201b、201c)と、該スイッチング素子のスイッチングを制御する制御部(155)とが備えられたスイッチング回路(A、B、C)を駆動することにより、負荷(159)に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子(153)と、
前記電源端子に接続され、前記スイッチング素子及び前記制御部への電圧供給を行う電圧供給ライン(156)と、
接地側に接続される接地端子(154)と、
前記接地端子と前記スイッチング素子及び前記制御部とを接続する接地ライン(157)とを備えており、
前記電源端子と前記接地端子との間には、第1のコンデンサ(160)が接続されていると共に、前記第1のコンデンサに対して第1の抵抗(161)が直列接続されていることを特徴とする負荷駆動回路。 - 外部からの入力信号が入力される入力端子(151)が備えられ、
前記スイッチング回路は、前記入力端子にかかる電位に基づいて前記スイッチング素子のオン、オフを制御するようになっていることを特徴とする請求項1乃至4のいずれか1つに記載の負荷駆動回路。 - 前記制御部には、前記入力端子にかかる電位と前記電源の電位とによって設定される所定電圧とを大小比較する第1の比較器(204)が備えられており、
前記入力端子にかかる電位が前記所定電圧よりも高い場合には、前記第1の比較器から前記スイッチング素子をオフする制御信号が出力されるようになっていることを特徴とする請求項5に記載の負荷駆動回路。 - 前記入力端子と前記電源端子との間は、第2の抵抗(162)を介して接続されていることを特徴とする請求項6に記載の負荷駆動回路。
- 前記入力端子と前記接地端子との間は、第2のコンデンサ(164)を介して接続されており、
前記第2の抵抗と前記コンデンサの時定数は、前記スイッチング素子がオフされた際に前記電圧供給ラインに印加されるフライバック電圧によって上昇する前記所定電圧よりも、前記入力端子にかかる電位が速く立ち上がるように設定されていることを特徴とする請求項7に記載の負荷駆動回路。 - 前記入力端子と前記電源端子との間は、第2のコンデンサ(164′)を介して接続されていることを特徴とする請求項6に記載の負荷駆動回路。
- 前記第1の比較器から前記スイッチング素子をオフする制御信号が出力されると、所定期間前記スイッチング素子のオフ状態を維持するワンショットマルチバイブレータ(400)を備えていることを特徴とする請求項6に記載の負荷駆動回路。
- 前記制御部には、前記電源の電位とスレッショルド電圧とを大小比較する第2の比較器が備えられており、
前記第2の比較器の前記スレッショルド電圧は、前記スイッチング素子がオフされた際に前記電圧供給ラインに印加されるフライバック電圧よりも低い電位に設定されていることを特徴とする請求項6に記載の負荷駆動回路。 - 前記制御部には、前記入力端子にかかる電位と前記電源の電位変動によって変化しない所定電圧とを大小比較する比較器(204)が備えられており、
前記入力端子にかかる電位が前記所定電圧よりも高い場合には、前記比較器から前記スイッチング素子をオフする制御信号が出力されるようになっていることを特徴とする請求項6に記載の負荷駆動回路。 - 前記制御部には、
該制御部が配置されたチップの温度が過熱状態になっていることを検出する過熱検出部(212)と、
該過熱検出部が過熱状態であることを検出すると、前記スイッチング素子をオフにする制御信号を出力するラッチ手段(213)とが備えられており、
前記ラッチ手段には、前記制御信号を所定期間中維持する手段が備えられていることを特徴とする請求項1乃至12のいずれか1つに記載の負荷駆動回路。 - 前記ラッチ手段は、セット端子とリセット端子、及び第1、第2のNOR回路(213a、213b)が備えられたRSフリップフロップであり、
第1のNOR回路(213a)にはセット端子からの入力信号と前記第2のNOR回路からの出力信号が入力され、前記第2のNOR回路(213b)にはリセット端子からの入力信号と前記第1のNOR回路からの出力信号が入力されるようになっており、
前記RSフリップフロップには、前記第1のNOR回路の出力部と前記電源供給ライン との間に配置された第3のコンデンサ(213d)と、前記第2のNOR回路の出力部と前記接地ラインとの間に配置された第4のコンデンサ(213c)とが備えられていることを特徴とする請求項13に記載の負荷駆動回路。 - 前記ラッチ手段は、パワーオンリセット部(214)からのリセット信号に基づいてリセットされるように構成されており、
前記パワーオンリセット部は、前記電圧供給ラインの電位が、負荷ショート時における電位よりも低くなった時に前記リセット信号を出力するようになっていることを特徴とする請求項13又は14に記載の負荷駆動回路。
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