JP3610769B2 - 多層電子部品搭載用基板 - Google Patents

多層電子部品搭載用基板 Download PDF

Info

Publication number
JP3610769B2
JP3610769B2 JP09855598A JP9855598A JP3610769B2 JP 3610769 B2 JP3610769 B2 JP 3610769B2 JP 09855598 A JP09855598 A JP 09855598A JP 9855598 A JP9855598 A JP 9855598A JP 3610769 B2 JP3610769 B2 JP 3610769B2
Authority
JP
Japan
Prior art keywords
electronic component
component mounting
hole
multilayer electronic
mounting board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09855598A
Other languages
English (en)
Other versions
JPH11274732A (ja
Inventor
光広 近藤
輝代隆 塚田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP09855598A priority Critical patent/JP3610769B2/ja
Publication of JPH11274732A publication Critical patent/JPH11274732A/ja
Application granted granted Critical
Publication of JP3610769B2 publication Critical patent/JP3610769B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【技術分野】
本発明は,多層電子部品搭載用基板に関し,特に高密度実装化を図ることができるものに関する。
【0002】
【従来技術】
従来,多層プリント配線板の製造方法としては,図13〜図20に示すごとく,絶縁基板の表面に導体パターン及び絶縁層を順次形成しながらこれらを積層するビルドアップ方法がある。
即ち,まず,図13に示すごとく,絶縁基板970に導通用孔910及び導体パターン920を形成し,その表面にプリプレグ96を介在させて銅箔92を積層する。次いで,図14に示すごとく,これらを熱圧着して積層板97となす。
【0003】
次いで,図15に示すごとく,エッチングにより銅箔92の導通用孔形成部分に開口孔922を穿設し,次いで該開口孔922に対してレーザーを照射してレーザー孔911を穿設する。次いで,図16に示すごとく,レーザー孔911の内壁に金属めっき膜912を被覆して導通用孔91となすとともに,銅箔92をエッチングして導体パターン921を形成する。
【0004】
その後,積層板97に対して,上記と同様に,プリプレグ96及び銅箔92の積層工程(図17),圧着工程(図18),開口孔922及びレーザー孔911の穿設工程(図19),導通用孔91及び導体パターン921のパターン形成工程(図20)を繰り返して多層プリント配線板9を形成する。
【0005】
上記の製造方法においては,レーザーを用いて導通用孔を形成しているため,導通用孔を微小にすることができる。そのため,導通用孔及び導体パターンの高密度実装に適している。
【0006】
【解決しようとする課題】
しかしながら,上記従来の多層電子部品搭載用基板の製造方法においては,1層の導体パターンを形成するごとに,積層工程,熱圧着工程,開口孔及びレーザー孔の穿設工程,導通用孔及び導体パターンの形成工程を順次繰り返して行わなければならない。そのため,多層になればなるほど工程数が多くなり,多層電子部品搭載用基板の製造コストが高くなる。
【0007】
また,積層ごとに位置合わせを行わなければならない。その位置合わせも,わずかな位置ずれが,後の積層工程に大きな影響を与え,すべての層について正確に位置合わせを行うことが困難である。特に,最後の積層工程で形成される最表面の導体パターンには,多層電子部品搭載用基板に流れるすべての電気情報が集約されるため,非常に高密度に配線されることになる。そのため,わずかな位置ずれは,導体パターンの高密度実装の妨げとなる。
【0008】
本発明はかかる従来の問題点に鑑み,高密度実装を実現でき,製造工程数を削減できる多層電子部品搭載用基板を提供しようとするものである。
【0009】
【課題の解決手段】
本発明は,導体パターンを有する複数の絶縁基板を,フィラーを含有させた樹脂よりなるプリプレグを介在させて積層してなる積層板と,電子部品搭載用の搭載用凹部と,異層の導体パターン同士を電気的に接続するための導通用孔と,外部と電気の導出入を行うための接続端子とを有する多層電子部品搭載用基板であって,
上記導通用孔内には上記プリルレグ中の樹脂が圧入された,フィラーを含まない樹脂充填部が形成されていると共に該樹脂充填部にはレーザー照射によって形成されたレーザー孔を有し,
かつ,上記導通用孔の底部は被覆パッドにより被覆されていると共に上記レーザー孔の内部には導電材料が供給されており,上記レーザー孔内の導電材料と上記被履パッドとを介して異層の導体パターン同士を電気的に接続していることを特徴とする多層電子部品搭載用基板である。
【0010】
本発明において,絶縁基板とは,フィラーを含浸させた樹脂基板である。絶縁基板には,予め導体パターンが形成されていたり導通用孔が形成されていてもよい。
積層板とは,複数の絶縁基板を,プリプレグを介在させて積層,圧着して一体化した多層板をいう。
【0011】
本発明の多層電子部品搭載用基板は,導体パターンを有する複数の絶縁基板を,プリプレグを介在させて積層したものである。そのため,従来のように1層ずつ積み重ねながら導体パターンを形成する手間が省け製造工数を大幅に削減できる。
また,各絶縁基板間の位置ずれも最小限に留めることができる。そのため,導体パターンを積層間で正確な位置に配置することができ,高密度実装が実現できる。
【0012】
また,多層電子部品搭載用基板は,電子部品を搭載するための搭載用凹部を有する。搭載用凹部は,底部及び内壁により囲まれている。そのため,搭載用凹部に,導体パターンとの接続面積を広範囲に設けることができる。このため,搭載用凹部周辺に高密度に導体パターンを形成することができる。
【0013】
また,多層電子部品搭載用基板は,上記導体パターン及び搭載用凹部だけでなく,外部接続用の接続端子を有している。そのため,多層電子部品搭載用基板に伝達された電流は,自在に電子部品及び外部材との間を流れ,優れた電気特性を発揮する。
【0014】
更に,多層電子部品搭載用基板は,異層の導体パターン同士を,導通用孔により接続している。導通用孔は,その片面が被覆パッドにより被覆されている。このため,導通用孔内の導電材料と被覆パッドとの接続面積が広い。したがって,微小な直径を有する導通用孔であっても,導通用孔内の導電材料と被覆パッドとの間を確実に接続できる。被覆パッドは,同一層の導体パターンと接続させることができるため,導通用孔及び被覆パッドを介して異層の導体パターン同士を確実に電気的に接続できる。
【0015】
また,上記搭載用凹部は,上記多層電子部品搭載用基板の上記接続端子が設けられている側に開口していることが好ましい。この多層電子部品搭載用基板は,一般にキャビティダウン型といわれ,相手部材に配置したときに搭載用凹部が相手部材に対面することになる。このため,電子部品と接続端子との間を,外部材に対面する最表面の導体パターンを通じて高密度に導電させることができる。
【0016】
上記搭載用凹部は,その内壁又は底部に導体パターンの一部が配置されていることが好ましい。これにより,搭載用凹部周辺に高密度に導体パターンを設けることができる。
また,接続端子は,例えば,半田ボール,導体ピンである。導通用孔内に供給される導電材料は,金属めっき膜,半田,導電性フィラーを含浸させた樹脂などがある。
【0017】
また,本発明の多層電子部品搭載用基板は,被覆パッドにより被覆された導通用孔だけでなく,上下端が開口しランドにより周囲を囲まれているスルーホールを設けることができる。
また,搭載用凹部の底部は,放熱板により被覆されていていることが好ましい。これにより,電子部品から発する熱を放熱板に直接伝達できるため,放熱性が高くなる。
【0018】
上記多層電子部品搭載用基板を製造する方法としては,例えば,複数の絶縁基板を,プリプレグを介在させて積層してなる積層板を有するとともに,該積層板の表面に設けた表面パターンと,積層板の内部に設けた内部パターンと,上記表面パターンと上記内部パターンとを電気的に接続する導通用孔と,電子部品を搭載するための搭載用凹部と,外部との電気の導出入を行なうための接続端子とを有する多層電子部品搭載用基板の製造方法において,
絶縁基板の表面に表面パターンを形成するとともに,積層板を形成したときに表面パターンと内部パターンとの間を導通させる導通用孔の形成部分の底部を被覆パッドにより被覆する工程と,
上記各絶縁基板に搭載用凹部を形成するための搭載用穴を形成する工程と,
積層板を形成したときに少なくとも最表面に位置する絶縁基板とその内部に配置されるプリプレグとを貫通する導通用孔の形成部分に,ドリルを用いてドリル孔を穿設する工程と,
上記複数の絶縁基板を,隣接する絶縁基板に設けられた搭載用穴に対応した開口穴を有するプリプレグを介在させて積層するとともにその最外層に金属箔を積層し,これらを圧着して積層板を得る工程と,
上記ドリル孔に対してレーザーを照射して被覆パッドを底部とするレーザー孔を穿設する工程と,
該レーザー孔の内部に導電材料を供給して導通用孔となす工程と,
上記積層板の最外層の金属箔をエッチングして表面パターンを形成する工程と,
上記表面パターンに接続端子を接続する工程とからなることを特徴とする多層電子部品搭載用基板の製造方法がある。
【0019】
この製造方法において,表面パターンとは,積層板の最外層に形成される導体パターンをいう。内部パターンとは,積層板の内部に形成される導体パターンをいう。
また,絶縁基板とは,フィラーを含させた樹脂基板をいう。絶縁基板には,予め内部パターンが形成されていたり導通用孔が形成されていてもよい。プリプレグとは,フィラーを含したBステージの樹脂をいう。絶縁基板及びプリプレグに含まれているフィラーは,例えば,ガラスクロス,ガラスファイバー等がある。
【0020】
また,積層板とは,内部パターンを有する複数の絶縁基板をプリプレグを介在させて積層,圧着して一体化した多層板をいう。
レーザー孔の内部に供給される導電材料は,例えば,金属めっき膜,半田,導電材料を含浸した樹脂材料などがある。
【0021】
この製造方法においては,積層すべき複数の絶縁基板に予めパターン形成を行い,これらを,プリプレグを介在させて一括して積層,圧着している。そのため,従来のように1層ずつ積み重ねる手間が省け製造工数を大幅に削減できる。また,絶縁基板の枚数が多少にかかわらず,最小限の工数にとどめることができる。
【0022】
また,絶縁基板の導通用孔形成部分には積層前に予めドリル孔を穿設し,積層圧着している。圧着時には,ドリル孔の中にプリプレグの樹脂が圧入されて,フィラーのない樹脂充填部が形成される。樹脂充填部は,レーザー加工性が悪いフィラーを含んでいない。そのため,導通用孔形成部分のフィラー密度が低減し,導通用孔のレーザー加工性が高くなる。また,レーザー孔を精度良く穿設できるため,これより形成される導通用孔の電気特性も優れている。
【0023】
また,導通用孔形成部分には,その底部に被覆パッドを配置している。この被覆パッドは,レーザーを反射して,そこで孔形成を停止させる。そのため,レーザー照射により,表面パターンと被覆パッドとの間に,レーザー孔が形成されるかかるレーザー法によれば,微小のレーザー孔を形成できる。また,さらに,レーザー孔は,表面パターンのように高密度配線が要求される部分に開口するため,表面パターンの高密度配線化を実現できる。
【0024】
また,最表面の絶縁基板の表面と上記表面パターンを形成すべき金属箔との間には,プリプレグを介在させることができる。これにより,製造工程の組み合わせが多様化し,各パターン間の導通関係を多様にすることができる。
【0025】
この場合,上記ドリル孔の直径は,上記導通用孔の直径よりも50〜300μm大きいことが好ましい。これにより,絶縁基板に積層ずれが発生しても,導通用孔形成部分に,レーザー加工性が悪いフィラーを含浸した絶縁基板が配置することにはならない。そのため,多少の積層ずれが生じても,導通用孔形成部分のレーザー加工性を確保できる。
【0026】
一方,50μm未満の場合には,絶縁基板の積層ずれにより導通用孔形成部分にフィラーを含むフィラー入り樹脂部分が形成されることになり,レーザー孔の加工性が低下するおそれがある。また,300μmを超える場合には,配線密度が低下するおそれがある。
【0027】
この製造方法において,レーザー照射による微小の導通用孔によって,内部パターン間を導通させる場合には,表面パターン形成工程の後に,さらにその表面パターンの表面にプリプレグを介して他の表面パターンを積層すればよい。
【0028】
【発明の実施の形態】
実施形態例1
本発明の実施形態例にかかる多層電子部品搭載用基板について,図1〜図12を用いて説明する。
本例の多層電子部品搭載用基板70は,図1に示すごとく,6層の導体パターン211,202,203,214,205,216を積層した多層基板である。この多層電子部品搭載用基板70は,これらの導体パターンを有する複数の絶縁基板71〜73を,プリプレグ6を介在させて積層してなる積層板7を有する。また,多層電子部品搭載用基板70は,電子部品搭載用の搭載用凹部3と,異層の導体パターン同士を電気的に接続するための導通用孔10,11a,bと,外部と電気の導出入を行うための半田ボール8とを有する。
【0029】
導通用孔11a,bの底部は被覆パッド20により被覆されている。導通用孔10,11a,bの内壁は,金属めっき膜26により被覆されている。
搭載用凹部3は,多層電子部品搭載用基板70の接続端子8が設けられている側に開口している。搭載用凹部3は,階段形状を有する内壁を有する。この内壁には,上記導体パターンの一部が配置されている。搭載用凹部3の底部は,放熱板76により被覆されている。
【0030】
次に,多層電子部品搭載用基板の製造方法について説明する。
まず,図2に示すごとく,絶縁基板71〜73としてガラスエポキシ基板を準備する。次いで,絶縁基板71〜73の両面に銅箔2を貼着する。絶縁基板71〜73に,順に拡大開口する搭載用穴31〜33をドリルにて穿設する。次いで,絶縁基板71,72の搭載用穴31,32の内壁全面に壁面パターン24を形成する。
【0031】
次いで,図3に示すごとく,絶縁基板71〜73の表面に,銅箔2のエッチングにより導体パターン202,203,205を形成する。これらの導体パターン202,203,205は,後工程のレーザー孔に金属めっき膜を被覆する際に内部に埋設されているパターンである。導体パターン202,203には,その導通用孔形成部分110a,bの底部に位置する部分に被覆パッド25を設ける。被覆パッド25は,導通用孔形成部分110a,bの底部全体を被覆させる。 また,導通用孔形成部分110a,bのうち,絶縁基板72とその下部に配置されるプリプレグ6とを貫通する導通用孔形成部分110aに,ドリルを用いて,ドリル孔111を穿設する。
【0032】
次いで,図4に示すごとく,絶縁基板71,72の間に,プリプレグ6を介在させて積層する。プリプレグ6としては,ガラスクロスを含させたBステージのエポキシ系の樹脂を用いる。プリプレグ6には,あらかじめ絶縁基板72の搭載用穴32と同一形状の開口穴62を開口させておく。
【0033】
次いで,これらを圧着して,図5に示すごとく,一体化した積層板7aを得る。このとき,図6に示すごとく,ドリル孔111の中に,プリプレグ6の中の樹脂が進入して,樹脂充填部206が形成される。
次いで,図7に示すごとく,導通用孔形成部分110a,bにレーザーを照射して,その底部を被覆する被覆パッド25にまで至るレーザー孔を開口させる。次いで,このレーザー孔の内壁に金属めっき膜26を施して導通用孔11a,bとなす。
【0034】
次いで,図8に示すごとく,積層板7aの最上層に配置されている銅箔2にエッチングを施して導体パターン214を形成する。次いで,この積層板7aの上に,さらにプリプレグ6を介して上記の絶縁基板73を積層する。プリプレグ6は,上記と同様のものを用い,予め絶縁基板73の搭載用穴33と同一形状の開口穴63を開口させておく。次いで,これらを圧着して,図9に示すごとく,積層板7を得る。
【0035】
次いで,図10に示すごとく,ドリルによりドリル孔を穿設しその内壁に金属めっき膜26を施して導通用孔10となす。次いで,図11に示すごとく,積層板7の最表面に配置されている銅箔2にエッチングを施して導体パターン211,216を形成する。
【0036】
次いで,図1に示すごとく,積層板7の表面へのレジスト膜79の被覆,導体パターン211,216への半田ボール8の接合を行う。また,積層板7の下面に,絶縁性の樹脂接着材77により放熱板76を接着する。
以上により多層電子部品搭載用基板70が得られる。
【0037】
その後,多層電子部品搭載用基板70には,図1に示すごとく,放熱板76及び搭載用穴31〜33により囲まれた搭載用凹部3に,電子部品39を銀ペースト等の接着材34により接着し,電子部品39と搭載用凹部3の内壁に露出した導体パターン202,214とボンディングワイヤー38により電気的に接続する。次いで,搭載用凹部3の内部に封止用樹脂37を充填して電子部品39及びボンディングワイヤー38を埋設する。
その後,半田ボール8の頭部をマザーボード4と接合させる。
【0038】
次に,本例の作用及び効果について説明する。
本例の多層電子部品搭載用基板70は,導体パターン211,202,203,214,205,216を有する複数の絶縁基板71〜73を,プリプレグ6を介在させて積層したものである。そのため,従来のように1層ずつ積み重ねながら導体パターンを形成する手間が省け製造工数を大幅に削減できる。
また,各絶縁基板間の位置ずれも最小限に留めることができる。そのため,導体パターンを積層間で正確な位置に配置することができ,高密度実装が実現できる。
【0039】
また,多層電子部品搭載用基板70は,電子部品39を搭載するための搭載用凹部3を有する。搭載用凹部3は,底部及び内壁により囲まれている。そのため,搭載用凹部3に,ボンディングワイヤー38による,導体パターン202,214との電気的接続面積を広範囲に設けることができる。このため,搭載用凹部周辺に高密度に導体パターンを形成することができる。
【0040】
また,多層電子部品搭載用基板70は,上記導体パターン及び搭載用凹部だけでなく,外部接続用の半田ボール8を有している。そのため,多層電子部品搭載用基板70に伝達された電流は,自在に電子部品39及びマザーボード4との間を流れ,優れた電気特性を発揮する。
【0041】
更に,多層電子部品搭載用基板70は,異層の導体パターン同士を,導通用孔11a,bにより接続している。導通用孔11a,bは,その片面が被覆パッド25により被覆されている。このため,導通用孔11a,b内の金属めっき膜26と被覆パッド25との接続面積が広い。したがって,レーザーで開口された微小な直径を有する導通用孔11a,bであっても,導通用孔内の金属めっき膜26と被覆パッド25との間を確実に接続できる。被覆パッド25は,同一層の導体パターンと接続させることができるため,導通用孔及び被覆パッドを介して異層の導体パターン同士を確実に電気的に接続できる。
【0042】
また,多層電子部品搭載用基板70は,一般にキャビティダウン型といわれ,マザーボード4に配置したときに搭載用凹部3がマザーボード4に対面することになる。このため,電子部品39と半田ボール8との間を,マザーボード4に対面する最表面の導体パターン216を通じて高密度に導電させることができる。
【0043】
搭載用凹部3は,その内壁に導体パターン202,214の一部が配置されている。そのため,搭載用凹部3の周辺に高密度に導体パターン202,214を設けることができる。
【0044】
次に,多層電子部品搭載用基板の製造方法においては,図6に示すごとく,絶縁基板72の導通用孔形成部分110aには積層前に予めドリル孔111を穿設し,積層圧着時にドリル孔111の中にプリプレグ6の樹脂を圧入してフィラーのない樹脂充填部206を形成している。樹脂充填部206は,レーザー加工性が悪いフィラーを含んでいない。そのため,導通用孔形成部分110aのフィラ−密度が低減し,レーザー孔の加工性が高くなる。また,レーザー孔を精度良く穿設できるため,これより形成される導通用孔11aの電気特性も優れている。
【0045】
なお,本例においては,図1に示すごとく,絶縁基板71,72の搭載用穴31,32に壁面パターン24を形成しているが,壁面パターンを形成しない場合もある。また,搭載用凹部3は,多層電子部品搭載用基板70における,半田ボール8が配置されている側に開口しているが,その反対側に開口していてもよい。
【0046】
実施形態例2
本例は,図12に示すごとく,3層の導体パターン202,203,214を積層した多層電子部品搭載用基板70である。この多層電子部品搭載用基板70は,2枚の絶縁基板71,72の表面にプリプレグ6を介在させて積層してなる積層板7を有している。積層板70の内部には導体パターン202,203が,片表面には導体パターン214が設けられている。導体パターン202,203,214の間は,導通用孔11a,bにより電気的に接続されている。電子部品39を搭載するための搭載用凹部3の周囲には,封止用樹脂37をせき止めるためのダム枠89が設けられている。
【0047】
本例の多層電子部品搭載用基板を製造するに当たっては,実施形態例1と同様に絶縁基板71,72を積層した積層板70aを形成する。但し,積層板70aの片面には導体パターンを形成しないでおく。この導体パターン未形成の側の積層板70aの表面に放熱板76を接着し,他方の導体パターン214を有する側には半田ボール8及びダム枠89を接合する。その他は,実施形態例1と同様である。
本例においても,実施形態例1と同様の効果を得ることができる。
【0048】
【発明の効果】
本発明によれば,高密度実装を実現でき,製造工程数を削減できる多層電子部品搭載用基板を提供することができる。
【図面の簡単な説明】
【図1】実施形態例1の多層電子部品搭載用基板の断面図。
【図2】実施形態例1における,多層電子部品搭載用基板の製造方法を示す,絶縁基板の断面図。
【図3】図2に続く,導体パターン及びドリル孔を形成した絶縁基板の断面図。
【図4】図3に続く,2枚の絶縁基板を,プリプレグを介して積層する方法を示す説明図。
【図5】図4に続く,2枚の絶縁基板からなる積層板の断面図。
【図6】図5の導通用孔形成部分の断面説明図。
【図7】図5に続く,導通用孔を形成した積層板の断面図。
【図8】図7に続く,積層板の上に更に,プリプレグを介して絶縁基板を積層する方法を示す説明図。
【図9】図8に続く,3枚の絶縁基板からなる積層板の断面図。
【図10】図9に続く,ドリルを用いて導通用孔を形成した積層板の断面図。
【図11】図10に続く,最表面に導体パターンを形成した積層板の断面図。
【図12】実施形態例2の多層電子部品搭載用基板の断面図。
【図13】従来例の多層プリント配線板の製造方法における,積層工程を示す,絶縁基板,プリプレグ及び銅箔の断面図。
【図14】図13に続く,圧着工程を示す積層板の断面図。
【図15】図14に続く,穿設工程を示す積層板の断面図。
【図16】図15に続く,パターン形成工程を示す積層板の断面図。
【図17】図16の積層板の表面に更にプリプレグ及び銅箔を積層する積層工程を示す説明図。
【図18】図17に続く,圧着工程を示す説明図。
【図19】図18に続く,穿設工程を示す説明図。
【図20】図19に続く,パターン形成工程を示す説明図。
【符号の説明】
10,11a,11b...導通用孔,
110a,110b...導通用孔形成部分,
111...ドリル孔,
2...銅箔,
211,202,203,214,205,216...導体パターン,
24...壁面パターン,
25...被覆パッド,
26...金属めっき膜,
3...搭載用凹部,
31〜33...搭載用穴,
37...封止用樹脂,
38...ボンディングワイヤー,
39...電子部品,
4...マザーボード,
5...ガラスクロス,
6...プリプレグ,
62,63...開口穴,
7,7a...積層板,
70...多層電子部品搭載用基板,
71〜73...絶縁基板,
76...放熱板,
79...レジスト膜,
8...半田ボール,

Claims (5)

  1. 導体パターンを有する複数の絶縁基板を,フィラーを含有させた樹脂よりなるプリプレグを介在させて積層してなる積層板と,電子部品搭載用の搭載用凹部と,異層の導体パターン同士を電気的に接続するための導通用孔と,外部と電気の導出入を行うための接続端子とを有する多層電子部品搭載用基板であって,
    上記導通用孔内には上記プリプレグ中の樹脂が圧入された,フィラーを含まない樹脂充填部が形成されていると共に該樹脂充填部にはレーザー照射によって形成されたレーザー孔を有し,
    かつ,上記導通用孔の底部は被覆パッドにより被覆されていると共に上記レーザー孔の内部には導電材料が供給されており,上記レーザー孔内の導電材料と上記被履パッドとを介して異層の導体パターン同士を電気的に接続していることを特徴とする多層電子部品搭載用基板。
  2. 請求項1において,上記搭載用凹部は,上記多層電子部品搭載用基板の上記接続端子が設けられている側に開口していることを特徴とする多層電子部品搭載用基板。
  3. 請求項1又は2において,上記搭載用凹部は,その内壁に導体パターンの一部が配置されていることを特徴とする多層電子部品搭載用基板。
  4. 請求項1〜3のいずれか一項において,上記接続端子は,半田ボールであることを特徴とする多層電子部品搭載用基板。
  5. 請求項1〜3のいずれか一項において,上記接続端子は,導体ピンであることを特徴とする多層電子部品搭載用基板。
JP09855598A 1998-03-25 1998-03-25 多層電子部品搭載用基板 Expired - Fee Related JP3610769B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP09855598A JP3610769B2 (ja) 1998-03-25 1998-03-25 多層電子部品搭載用基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09855598A JP3610769B2 (ja) 1998-03-25 1998-03-25 多層電子部品搭載用基板

Publications (2)

Publication Number Publication Date
JPH11274732A JPH11274732A (ja) 1999-10-08
JP3610769B2 true JP3610769B2 (ja) 2005-01-19

Family

ID=14222947

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09855598A Expired - Fee Related JP3610769B2 (ja) 1998-03-25 1998-03-25 多層電子部品搭載用基板

Country Status (1)

Country Link
JP (1) JP3610769B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2363902A (en) * 2000-06-23 2002-01-09 Central Research Lab Ltd Method of mounting an electronic device on a multilayer substrate using prepreg layer
US6858932B2 (en) * 2002-02-07 2005-02-22 Freescale Semiconductor, Inc. Packaged semiconductor device and method of formation

Also Published As

Publication number Publication date
JPH11274732A (ja) 1999-10-08

Similar Documents

Publication Publication Date Title
KR100572143B1 (ko) 프린트배선판 및 그 제조방법
US7420128B2 (en) Electronic component embedded substrate and method for manufacturing the same
US8455994B2 (en) Electronic module with feed through conductor between wiring patterns
WO2010007704A1 (ja) フレックスリジッド配線板及び電子デバイス
JP2000101245A (ja) 積層樹脂配線基板及びその製造方法
TWI295912B (en) Method for manufacturing a substrate embedded with an electronic component and device from the same
JP2006237637A (ja) プリント配線板及びその製造方法
JP4875926B2 (ja) 多層配線板及びその製造方法
JP3610769B2 (ja) 多層電子部品搭載用基板
KR101003640B1 (ko) 칩 내장 인쇄회로기판 및 그 제조방법
KR20000069984A (ko) 프린트배선판및 그 제조방법
JP3684830B2 (ja) プリント配線板
JPH10261854A (ja) プリント配線板及びその製造方法
JP2004111578A (ja) ヒートスプレッダー付きビルドアップ型の配線基板の製造方法とヒートスプレッダー付きビルドアップ型の配線基板
JP2020150094A (ja) プリント配線板およびその製造方法
JPH10117067A (ja) 多層配線基板及びその製造方法
US20230337363A1 (en) Method for producing a printed circuit board, and printed circuit board having at least one embedded electronic component
TWI293236B (en) Method for manufacturing a substrate embedded with an electronic component and device from the same
JP2008210885A (ja) 多層プリント配線板およびその製造方法
JP2001068807A (ja) 配線基板及び配線基板の製造方法
CN117295227A (zh) 线路板及其制备方法、线路板连接结构
JPH11284347A (ja) 多層プリント配線板
JP2017201674A (ja) プリント配線板およびその製造方法
JPH11284343A (ja) 多層プリント配線板及びその製造方法
KR20080043207A (ko) 능동 소자 내장형 인쇄회로기판 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040608

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040805

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040928

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041011

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071029

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081029

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081029

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091029

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091029

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101029

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111029

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111029

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121029

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131029

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees