JP3609823B2 - Plasma display device and control method thereof - Google Patents

Plasma display device and control method thereof Download PDF

Info

Publication number
JP3609823B2
JP3609823B2 JP2003338461A JP2003338461A JP3609823B2 JP 3609823 B2 JP3609823 B2 JP 3609823B2 JP 2003338461 A JP2003338461 A JP 2003338461A JP 2003338461 A JP2003338461 A JP 2003338461A JP 3609823 B2 JP3609823 B2 JP 3609823B2
Authority
JP
Japan
Prior art keywords
circuit
voltage
drive
signal
power recovery
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003338461A
Other languages
Japanese (ja)
Other versions
JP2004029850A (en
Inventor
誠 小野澤
智勝 岸
重寿 冨尾
哲也 坂本
Original Assignee
富士通日立プラズマディスプレイ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通日立プラズマディスプレイ株式会社 filed Critical 富士通日立プラズマディスプレイ株式会社
Priority to JP2003338461A priority Critical patent/JP3609823B2/en
Publication of JP2004029850A publication Critical patent/JP2004029850A/en
Application granted granted Critical
Publication of JP3609823B2 publication Critical patent/JP3609823B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/294—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for lighting or sustain discharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Description

本発明は、プラズマディスプレイ装置およびその制御方法に関し、特に、表示部を構成する各セルを駆動する駆動回路と上記駆動回路を制御する駆動制御回路との基準電位が異なる交流駆動型プラズマディスプレイ装置に用いて好適なものである。   The present invention relates to a plasma display device and a control method thereof, and more particularly to an AC drive plasma display device in which reference potentials of a drive circuit that drives each cell constituting a display unit and a drive control circuit that controls the drive circuit are different. It is suitable for use.

従来から平面表示装置の１つである交流駆動型プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）には、２本の電極で選択放電（アドレス放電）および維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型とがあった。また、上記３電極型においては、維持放電を行う第１の電極と第２の電極とが配置されている基板に第３の電極を形成する場合と、対向するもう１つの基板に当該第３の電極を形成する場合とがあった。   Conventionally, an AC-driven plasma display panel (PDP), which is one of flat display devices, includes a two-electrode type in which selective discharge (address discharge) and sustain discharge are performed with two electrodes, There was a three-electrode type in which address discharge was performed using electrodes. In the three-electrode type, the third electrode is formed on the substrate on which the first electrode and the second electrode for performing the sustain discharge are arranged, and the third electrode is formed on the other substrate facing the third electrode type. In some cases, an electrode was formed.

上記した各タイプのＰＤＰ装置は、何れも動作原理は同一であるので、以下では、維持放電を行う第１および第２の電極を第１の基板に設けるとともに、これとは別に、当該第１の基板と対向する第２の基板に第３の電極を設けたＰＤＰ装置についてその構成例を説明する。   Since each of the above-mentioned types of PDP apparatuses has the same operating principle, hereinafter, the first and second electrodes for performing the sustain discharge are provided on the first substrate. An example of the configuration of a PDP device in which a third electrode is provided on a second substrate facing the substrate will be described.

図１７は、交流駆動型ＰＤＰ装置の全体構成を示す図である。図１７において、交流駆動型ＰＤＰ装置１は、各セルが表示画像の１画素であるマトリックス状に配置された複数のセルを備えており、図１７においてはｍ行ｎ列のマトリックスに配置されたセルＣｍｎからなる交流駆動型ＰＤＰ装置を示している。また、交流駆動型ＰＤＰ１には、第１の基板に互いに平行な走査電極Ｙ１〜Ｙｎおよび共通電極Ｘが設けられるとともに、上記第１の基板に対向する第２の基板にこれらの電極Ｙ１〜Ｙｎ、Ｘと直交する方向にアドレス電極Ａ１〜Ａｍが設けられている。共通電極Ｘは、各走査電極Ｙ１〜Ｙｎに対応してこれに接近して設けられ、一端が互いに共通に接続されている。   FIG. 17 is a diagram illustrating an overall configuration of an AC drive type PDP device. In FIG. 17, the AC drive type PDP apparatus 1 includes a plurality of cells arranged in a matrix in which each cell is one pixel of a display image. In FIG. 17, the cells are arranged in a matrix of m rows and n columns. An AC drive type PDP device composed of a cell Cmn is shown. Further, in the AC drive type PDP1, scanning electrodes Y1 to Yn and a common electrode X which are parallel to each other are provided on a first substrate, and these electrodes Y1 to Yn are provided on a second substrate facing the first substrate. , X are provided with address electrodes A1 to Am in a direction orthogonal to X. The common electrode X is provided corresponding to each of the scanning electrodes Y1 to Yn and close thereto, and one end thereof is connected in common with each other.

上記共通電極Ｘの共通端はＸ側回路２の出力端に接続され、各走査電極Ｙ１〜ＹｎはＹ側回路３の出力端に接続されている。また、アドレス電極Ａ１〜Ａｍはアドレス側回路４の出力端に接続されている。Ｘ側回路２は放電を繰り返す回路から成り、Ｙ側回路３は線順次走査する回路と放電を繰り返す回路とから成る。また、アドレス側回路４は、表示すべき列を選択する回路から成る。   The common end of the common electrode X is connected to the output end of the X-side circuit 2, and each scanning electrode Y <b> 1 to Yn is connected to the output end of the Y-side circuit 3. The address electrodes A1 to Am are connected to the output terminal of the address side circuit 4. The X-side circuit 2 is composed of a circuit that repeats discharge, and the Y-side circuit 3 is composed of a circuit that performs line sequential scanning and a circuit that repeats discharge. The address side circuit 4 includes a circuit for selecting a column to be displayed.

これらのＸ側回路２、Ｙ側回路３およびアドレス側回路４は、駆動制御回路５から供給される制御信号により制御される。すなわち、アドレス側回路４とＹ側回路３内の線順次走査する回路によりどこのセルを点灯させるかを決め、Ｘ側回路２およびＹ側回路３の放電を繰り返すことによって、ＰＤＰの表示動作を行う。   These X-side circuit 2, Y-side circuit 3 and address-side circuit 4 are controlled by a control signal supplied from the drive control circuit 5. That is, a cell that performs line-sequential scanning in the address-side circuit 4 and the Y-side circuit 3 determines which cell is lit, and repeats the discharge of the X-side circuit 2 and the Y-side circuit 3 to perform the display operation of the PDP. Do.

制御回路５は、外部からの表示データＤ、表示データＤの読み込みタイミングを示すクロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳに基づいて上記制御信号を生成し、Ｘ側回路２、Ｙ側回路３およびアドレス側回路４に供給する。   The control circuit 5 generates the control signal based on the external display data D, the clock CLK indicating the read timing of the display data D, the horizontal synchronization signal HS, and the vertical synchronization signal VS, and generates the X side circuit 2 and the Y side circuit. 3 and the address side circuit 4.

図１８（ａ）は、１画素である第ｉ行第ｊ列のセルＣijの断面構成を示す図である。図１８（ａ）において、共通電極Ｘおよび走査電極Ｙｉは、前面ガラス基板１１上に形成されている。その上には、放電空間１７に対し絶縁するための誘電体層１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜１３が被着されている。   FIG. 18A is a diagram illustrating a cross-sectional configuration of the cell Cij in the i-th row and the j-th column which is one pixel. In FIG. 18A, the common electrode X and the scanning electrode Yi are formed on the front glass substrate 11. A dielectric layer 12 for insulating the discharge space 17 is deposited thereon, and a MgO (magnesium oxide) protective film 13 is further deposited thereon.

一方、アドレス電極Ａｊは、前面ガラス基板１１と対向して配置された背面ガラス基板１４上に形成され、その上には誘電体層１５が被着され、更にその上に蛍光体１８が被着されている。ＭｇＯ保護膜１３と誘電体層１５との間の放電空間１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。   On the other hand, the address electrode Aj is formed on the rear glass substrate 14 disposed so as to face the front glass substrate 11, and the dielectric layer 15 is deposited thereon, and the phosphor 18 is further deposited thereon. Has been. The discharge space 17 between the MgO protective film 13 and the dielectric layer 15 is filled with Ne + Xe Penning gas or the like.

図１８（ｂ）は、交流駆動型ＰＤＰの容量Ｃｐについて説明するための図である。図１８（ｂ）に示すように、交流駆動型ＰＤＰには、放電空間１７、共通電極Ｘと走査電極Ｙとの間、および前面ガラス基板１１にそれぞれ容量成分Ｃａ、Ｃｂ、Ｃｃが存在し、これらの合計によってセル１つ当りの容量Ｃｐcellが決まる（Ｃｐcell＝Ｃａ＋Ｃｂ＋Ｃｃ）。全てのセルの容量Ｃｐcellの合計がパネル容量Ｃｐである。   FIG. 18B is a diagram for explaining the capacitance Cp of the AC drive type PDP. As shown in FIG. 18B, in the AC drive type PDP, there are capacitive components Ca, Cb, Cc in the discharge space 17, between the common electrode X and the scan electrode Y, and in the front glass substrate 11, respectively. The sum of these determines the capacity Cpcell per cell (Cpcell = Ca + Cb + Cc). The total of the capacitance Cpcell of all the cells is the panel capacitance Cp.

また、図１８（ｃ）は、交流駆動型ＰＤＰの発光について説明するための図である。図１８（ｃ）に示すように、リブ１６の内面には、赤、青、緑色の蛍光体１８がストライプ状に各色毎に配列、塗付されており、共通電極Ｘおよび走査電極Ｙの間の放電によって蛍光体１８を励起して発光するようになっている。   FIG. 18C is a diagram for explaining light emission of the AC drive type PDP. As shown in FIG. 18 (c), red, blue, and green phosphors 18 are arranged and applied in stripes on the inner surface of the rib 16 between the common electrode X and the scan electrode Y. The phosphor 18 is excited by the discharge to emit light.

また、交流駆動型ＰＤＰの駆動方法の１つとして、図１９に示すような駆動装置を用い、一方の電極には正の電圧を印加し、他方の電極には負の電圧を印加することにより、電極間の電位差を利用して電極間の放電を行う駆動方法が提案されている。   In addition, as one of the driving methods of the AC driving type PDP, a driving device as shown in FIG. 19 is used, and a positive voltage is applied to one electrode and a negative voltage is applied to the other electrode. A driving method has been proposed in which a potential difference between electrodes is used to discharge between electrodes.

図１９は、交流駆動型ＰＤＰの駆動装置の回路構成例を示す図である。
図１９において、容量負荷２０（以下、「負荷」と称す。）は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。ここで、走査電極Ｙとは、上記走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。 FIG. 19 is a diagram illustrating a circuit configuration example of a driving device for an AC driving type PDP.
In FIG. 19, a capacitive load 20 (hereinafter referred to as “load”) is the total capacity of cells formed between one common electrode X and one scan electrode Y. A common electrode X and a scanning electrode Y are formed on the load 20. Here, the scanning electrode Y is an arbitrary scanning electrode among the scanning electrodes Y1 to Yn.

まず、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランド（ＧＮＤ）との間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とＧＮＤとの間には、スイッチＳＷ３が接続される。   First, on the common electrode X side, the switches SW1 and SW2 are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and a ground (GND). One terminal of a capacitor C1 is connected to an interconnection point between the two switches SW1 and SW2, and a switch SW3 is connected between the other terminal of the capacitor C1 and GND.

また、スイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に直列に接続される。そして、これら２つのスイッチＳＷ４、ＳＷ５の相互接続点は出力ラインＯＵＴＣを介して中間から負荷２０の共通電極Ｘに接続されるとともに、電力回収回路２１に接続されている。さらに、第２の信号ラインＯＵＴＢと、書き込み電圧Ｖｗを発生する電源ラインとの間には、抵抗Ｒ１を含むスイッチＳＷ６が接続される。   The switches SW4 and SW5 are connected in series to both ends of the capacitor C1. The interconnection point of these two switches SW4 and SW5 is connected to the common electrode X of the load 20 from the middle via the output line OUTC and to the power recovery circuit 21. Further, a switch SW6 including a resistor R1 is connected between the second signal line OUTB and the power supply line that generates the write voltage Vw.

電力回収回路２１は、負荷２０に接続された２つのコイルＬ１、Ｌ２と、一方のコイルＬ１に直列に接続されるダイオードＤ２およびトランジスタＴｒ１と、もう一方のコイルＬ２に直列に接続されるダイオードＤ３およびトランジスタＴｒ２とを備える。さらに、電力回収回路２１は上記２つのトランジスタＴｒ１、Ｔｒ２の相互接続点と第２の信号ラインＯＵＴＢとの間に接続されるコンデンサＣ２を備える。   The power recovery circuit 21 includes two coils L1 and L2 connected to the load 20, a diode D2 and a transistor Tr1 connected in series to one coil L1, and a diode D3 connected in series to the other coil L2. And a transistor Tr2. Further, the power recovery circuit 21 includes a capacitor C2 connected between the connection point of the two transistors Tr1 and Tr2 and the second signal line OUTB.

そして、上記容量負荷２０とそれに接続されるそれぞれのコイルＬ１、Ｌ２により、２系統の直列共振回路が構成される。すなわち、この電力回収回路２１は、２系統のＬ−Ｃ共振回路を持つものであり、コイルＬ１と負荷２０との共振によってパネルに供給した電荷を、コイルＬ２と負荷２０との共振によって回収するものである。   The capacitive load 20 and the coils L1 and L2 connected to the capacitive load 20 constitute two series resonance circuits. That is, the power recovery circuit 21 has two L-C resonance circuits, and recovers the charge supplied to the panel by resonance between the coil L1 and the load 20 by resonance between the coil L2 and the load 20. Is.

一方、走査電極Ｙ側では、スイッチＳＷ１'、ＳＷ２'は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとＧＮＤとの間に直列に接続される。これら２つのスイッチＳＷ１'、ＳＷ２'の相互接続点にはコンデンサＣ４の一方の端子が接続され、このコンデンサＣ４の他方の端子とＧＮＤとの間には、スイッチＳＷ３'が接続される。   On the other hand, on the scan electrode Y side, the switches SW1 ′ and SW2 ′ are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and GND. One terminal of a capacitor C4 is connected to an interconnection point between the two switches SW1 ′ and SW2 ′, and a switch SW3 ′ is connected between the other terminal of the capacitor C4 and GND.

また、コンデンサＣ４の上記一方の端子に接続されたスイッチＳＷ４'は、ダイオードＤ７のカソードと接続され、ダイオードＤ７のアノードとコンデンサＣ４の上記他方の端子が接続される。コンデンサＣ４の上記他方の端子に接続されたスイッチＳＷ５'は、ダイオードＤ６のアノードと接続され、ダイオードＤ６のカソードとコンデンサＣ４の上記一方の端子が接続される。   The switch SW4 ′ connected to the one terminal of the capacitor C4 is connected to the cathode of the diode D7, and the anode of the diode D7 and the other terminal of the capacitor C4 are connected. The switch SW5 ′ connected to the other terminal of the capacitor C4 is connected to the anode of the diode D6, and the cathode of the diode D6 and the one terminal of the capacitor C4 are connected.

そして、ダイオードＤ７のカソードと接続されるスイッチＳＷ４'、ダイオードＤ６のアノードと接続されるスイッチＳＷ５'のそれぞれの一端からスキャンドライバ２２を介して負荷２０が接続されるとともに、電力回収回路２１'が接続されている。さらに、第４の信号ラインＯＵＴＢ'と、書き込み電圧Ｖｗを発生する電源ラインとの間には、抵抗Ｒ１'を含むスイッチＳＷ６'が接続される。   A load 20 is connected via a scan driver 22 from one end of each of the switch SW4 ′ connected to the cathode of the diode D7 and the switch SW5 ′ connected to the anode of the diode D6, and the power recovery circuit 21 ′ It is connected. Further, a switch SW6 ′ including a resistor R1 ′ is connected between the fourth signal line OUTB ′ and a power supply line that generates the write voltage Vw.

電力回収回路２１'は、負荷２０から上記スキャンドライバ２２を介して接続される２つのコイルＬ３、Ｌ４と、一方のコイルＬ３に直列に接続されるダイオードＤ４およびトランジスタＴｒ３と、もう一方のコイルＬ４に直列に接続されるダイオードＤ５およびトランジスタＴｒ４とを備える。さらに、電力回収回路２１'は上記２つのトランジスタＴｒ３、Ｔｒ４の共通端子と第４の信号ラインＯＵＴＢ'との間に接続されるコンデンサＣ３を備える。   The power recovery circuit 21 ′ includes two coils L3 and L4 connected from the load 20 via the scan driver 22, a diode D4 and a transistor Tr3 connected in series to one coil L3, and the other coil L4. Are connected in series to a diode D5 and a transistor Tr4. Further, the power recovery circuit 21 ′ includes a capacitor C3 connected between the common terminal of the two transistors Tr3 and Tr4 and the fourth signal line OUTB ′.

この電力回収回路２１'も、２系統のＬ−Ｃ共振回路を持ち、コイルＬ４と容量負荷２０との共振によって負荷２０に供給した電荷を、コイルＬ３と負荷２０との共振によって回収するものである。   This power recovery circuit 21 ′ also has two L-C resonance circuits, and recovers the charge supplied to the load 20 due to resonance between the coil L 4 and the capacitive load 20 due to resonance between the coil L 3 and the load 20. is there.

さらに、走査電極Ｙ側においては、以上の構成の他に、３つのトランジスタＴｒ５、Ｔｒ６、Ｔｒ７と、２つのダイオードＤ６、Ｄ７とを更に備えている。トランジスタＴｒ５は、これがＯＮとなることにより、これに接続された抵抗Ｒ２の作用によって、走査電極Ｙに印加するパルス電圧の波形を鈍らせるためのものである。このトランジスタＴｒ５と抵抗Ｒ２は、スイッチＳＷ５'と並列に接続されている。   Furthermore, on the scanning electrode Y side, in addition to the above configuration, three transistors Tr5, Tr6, Tr7 and two diodes D6, D7 are further provided. When the transistor Tr5 is turned ON, the waveform of the pulse voltage applied to the scan electrode Y is blunted by the action of the resistor R2 connected thereto. The transistor Tr5 and the resistor R2 are connected in parallel with the switch SW5 ′.

また、トランジスタＴｒ６、Ｔｒ７は、後述するアドレス期間中にスキャンドライバ２２の両端に（Ｖｓ／２）の電位差を与えるためのものである。すなわち、アドレス期間中に、スイッチＳＷ２'およびトランジスタＴｒ６がＯＮとなることによりスキャンドライバ２２の上側の電圧がグランドレベルになる。さらに、トランジスタＴｒ７がＯＮとなることにより、コンデンサＣ４に蓄積されていた電荷に応じて第４の信号ラインＯＵＴＢ'に出力された負の電圧（−Ｖｓ／２）がスキャンドライバ２２の下側に印加される。これにより、スキャンパルス出力時には、スキャンドライバ２２により走査電極Ｙに負の電圧（−Ｖｓ／２）を印加することが可能となる。   The transistors Tr6 and Tr7 are for applying a potential difference of (Vs / 2) to both ends of the scan driver 22 during an address period to be described later. That is, during the address period, the switch SW2 ′ and the transistor Tr6 are turned on, so that the voltage on the upper side of the scan driver 22 becomes the ground level. Further, when the transistor Tr7 is turned ON, the negative voltage (−Vs / 2) output to the fourth signal line OUTB ′ according to the electric charge accumulated in the capacitor C4 is applied to the lower side of the scan driver 22. Applied. As a result, when the scan pulse is output, the scan driver 22 can apply a negative voltage (−Vs / 2) to the scan electrode Y.

上述したスイッチＳＷ１〜ＳＷ６、ＳＷ１'〜ＳＷ６'およびトランジスタＴｒ１〜Ｔｒ７は、駆動制御回路３１からそれぞれ供給される制御信号により制御される。上記駆動制御回路３１は、論理回路等を用いて構成され、外部から供給される表示データＤ、クロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳ等に基づいて上記制御信号を生成し、スイッチＳＷ１〜ＳＷ６、ＳＷ１'〜ＳＷ６'およびトランジスタＴｒ１〜Ｔｒ７に供給する。   The above-described switches SW1 to SW6, SW1 ′ to SW6 ′ and transistors Tr1 to Tr7 are controlled by control signals supplied from the drive control circuit 31, respectively. The drive control circuit 31 is configured using a logic circuit or the like, generates the control signal based on display data D, clock CLK, horizontal synchronization signal HS, vertical synchronization signal VS, and the like supplied from the outside, and switches SW1 To SW6, SW1 ′ to SW6 ′ and transistors Tr1 to Tr7.

なお、図１９においては、駆動制御回路３１からの制御線は、スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４にそれぞれ接続された制御線のみ図示しているが、スイッチＳＷ１〜ＳＷ６、ＳＷ１'〜ＳＷ６'およびトランジスタＴｒ１〜Ｔｒ７のそれぞれに駆動制御回路３１からの制御線が接続されている。   In FIG. 19, only the control lines connected to the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4 are shown as the control lines from the drive control circuit 31, but the switches SW1 to SW6 are shown. , SW1 ′ to SW6 ′ and the transistors Tr1 to Tr7 are connected to control lines from the drive control circuit 31, respectively.

図２０は、上記図１９のように構成した交流駆動型ＰＤＰの駆動装置による駆動波形を示すタイムチャートであり、１フレームを構成する複数のサブフィールドのうちの１サブフィールド分を示している。１つのサブフィールドは、全面書き込み期間および全面消去期間から成るリセット期間と、アドレス期間と、維持放電期間とに区分される。   FIG. 20 is a time chart showing drive waveforms by the drive device of the AC drive type PDP configured as shown in FIG. 19, and shows one subfield of a plurality of subfields constituting one frame. One subfield is divided into a reset period including an entire writing period and an entire erasing period, an address period, and a sustain discharge period.

図２０において、リセット期間においては、まず、共通電極Ｘ側のスイッチＳＷ２、ＳＷ５がＯＮとなり、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６がＯＦＦとなる。これにより、第２の信号ラインＯＵＴＢの電圧が、コンデンサＣ１に蓄積されている電荷に応じて（−Ｖｓ／２）に引き下げられる。そして、その電圧（−Ｖｓ／２）がスイッチＳＷ５を介して出力ラインＯＵＴＣに出力され、負荷２０の共通電極Ｘに印加される。   In FIG. 20, in the reset period, first, the switches SW2 and SW5 on the common electrode X side are turned on, and the switches SW1, SW3, SW4, and SW6 are turned off. As a result, the voltage of the second signal line OUTB is lowered to (−Vs / 2) in accordance with the electric charge accumulated in the capacitor C1. The voltage (−Vs / 2) is output to the output line OUTC via the switch SW5 and applied to the common electrode X of the load 20.

一方、走査電極Ｙ側では、スイッチＳＷ１'、ＳＷ４'、ＳＷ６'がＯＮとなり、スイッチＳＷ２'、ＳＷ３'、ＳＷ５'はＯＦＦとなる。これにより、出力ラインＯＵＴＣ'に電圧ＶｗとコンデンサＣ４に蓄積された電荷による電圧（Ｖｓ／２）とを加算した電圧が印加される。そして、その電圧（Ｖｓ／２＋Ｖｗ）が負荷２０の走査電極Ｙに印加される。このとき、スイッチＳＷ６'内の抵抗Ｒ１'の作用により、電圧は時間経過とともに徐々に上昇していく。   On the other hand, on the scanning electrode Y side, the switches SW1 ′, SW4 ′, and SW6 ′ are turned on, and the switches SW2 ′, SW3 ′, and SW5 ′ are turned off. As a result, a voltage obtained by adding the voltage Vw and the voltage (Vs / 2) due to the charge accumulated in the capacitor C4 is applied to the output line OUTC ′. Then, the voltage (Vs / 2 + Vw) is applied to the scan electrode Y of the load 20. At this time, the voltage gradually increases with time due to the action of the resistor R1 ′ in the switch SW6 ′.

これにより、共通電極Ｘと走査電極Ｙとの電位差が（Ｖｓ＋Ｖｗ）となり、以前の表示状態に関わらず、全表示ラインの全セルで放電が行われ、壁電荷が形成される（全面書き込み）。   As a result, the potential difference between the common electrode X and the scanning electrode Y becomes (Vs + Vw), and discharge is performed in all cells of all display lines regardless of the previous display state, and wall charges are formed (full-surface writing).

次に、各スイッチを適宜制御することにより、共通電極Ｘおよび走査電極Ｙの電圧をグランドレベルに戻した後、共通電極Ｘ側と走査電極Ｙ側とで上述した状態とは逆の状態を作り出す。すなわち、共通電極Ｘ側のスイッチＳＷ１、ＳＷ４、ＳＷ６をＯＮ、スイッチＳＷ２、ＳＷ３、ＳＷ５をＯＦＦとするとともに、走査電極Ｙ側のスイッチＳＷ２'、ＳＷ５'をＯＮ、スイッチＳＷ１'、ＳＷ３'、ＳＷ４'、ＳＷ６'をＯＦＦとする。   Next, by appropriately controlling each switch, the voltages of the common electrode X and the scan electrode Y are returned to the ground level, and then the opposite state is created on the common electrode X side and the scan electrode Y side. . That is, the switches SW1, SW4, SW6 on the common electrode X side are turned on, the switches SW2, SW3, SW5 are turned off, the switches SW2 ′, SW5 ′ on the scanning electrode Y side are turned on, and the switches SW1 ′, SW3 ′, SW4 are turned on. ', SW6' is turned OFF.

これにより、共通電極Ｘに対する印加電圧がグランドレベルから（Ｖｓ／２＋Ｖｗ）まで時間経過にともない連続的に上昇していくとともに、走査電極Ｙに対する印加電圧が（−Ｖｓ／２）に落とされる。これにより、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始される。このとき、上述のように共通電極Ｘに対する印加電圧を、時間経過とともに連続的に上昇させることにより、微弱放電が行われ、蓄積されていた壁電荷が一部を除いて消去される（全面消去）。   As a result, the voltage applied to the common electrode X continuously increases from the ground level to (Vs / 2 + Vw) over time, and the voltage applied to the scan electrode Y is reduced to (−Vs / 2). As a result, the voltage of the wall charge itself exceeds the discharge start voltage in all the cells, and the discharge is started. At this time, as described above, the voltage applied to the common electrode X is continuously increased as time passes, so that a weak discharge is performed, and the accumulated wall charges are erased except for a part (entire erasure). ).

次に、アドレス期間においては、表示データに応じて各セルのＯＮ／ＯＦＦを行うために、線順次でアドレス放電が行われる。このとき、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ３、ＳＷ４がＯＮとなり、スイッチＳＷ２、ＳＷ５、ＳＷ６がＯＦＦとなることにより、第１の信号ラインＯＵＴＡの電圧が、スイッチＳＷ１を介して与えられる電圧（Ｖｓ／２）まで引き上げられる。そして、その電圧（Ｖｓ／２）がスイッチＳＷ４を介して出力ラインＯＵＴＣに出力され、負荷２０の共通電極Ｘに印加される。   Next, in the address period, in order to turn on / off each cell in accordance with display data, address discharge is performed line-sequentially. At this time, on the common electrode X side, the switches SW1, SW3, and SW4 are turned on, and the switches SW2, SW5, and SW6 are turned off, whereby the voltage of the first signal line OUTA is applied via the switch SW1. It is raised to (Vs / 2). The voltage (Vs / 2) is output to the output line OUTC via the switch SW4 and applied to the common electrode X of the load 20.

また、ある表示ラインに相当する走査電極Ｙに電圧を印加するときは、スイッチＳＷ２'およびトランジスタＴｒ６がＯＮとなることによってスキャンドライバ２２の上側の電圧がグランドレベルとされる。また、このときトランジスタＴｒ７がＯＮとなることによって、コンデンサＣ４に蓄積されていた電荷に応じて第４の信号ラインＯＵＴＢ'に出力された負の電圧（−Ｖｓ／２）がスキャンドライバ２２の下側に印加される。これにより、線順次により選択された走査電極Ｙには（−Ｖｓ／２）レベル、非選択の走査電極Ｙにはグランドレベルの電圧が負荷２０の走査電極Ｙに印加される。   When a voltage is applied to the scan electrode Y corresponding to a certain display line, the voltage on the upper side of the scan driver 22 is set to the ground level by turning on the switch SW2 ′ and the transistor Tr6. At this time, when the transistor Tr7 is turned on, the negative voltage (−Vs / 2) output to the fourth signal line OUTB ′ in accordance with the electric charge accumulated in the capacitor C4 is below the scan driver 22. Applied to the side. As a result, a voltage of (−Vs / 2) level is applied to the scanning electrode Y selected by line sequential, and a ground level voltage is applied to the scanning electrode Y of the load 20 to the non-selected scanning electrode Y.

このとき、各アドレス電極Ａ１〜Ａｍ中の維持放電を起こすセル、すなわち点灯させるセルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させるセルのアドレス電極Ａｊと線順次で選択された走査電極Ｙとの間で放電が起こり、これをプライミング（種火）として共通電極Ｘと走査電極Ｙとの放電に即移行する。これにより、選択セルの共通電極Ｘおよび走査電極Ｙの上のＭｇＯ保護膜面に、次の維持放電が可能な量の壁電荷が蓄積される。   At this time, the address pulse of the voltage Va is selectively applied to the address electrode Aj corresponding to the cell causing the sustain discharge in each of the address electrodes A1 to Am, that is, the cell to be lit. As a result, a discharge occurs between the address electrode Aj of the cell to be lit and the scan electrode Y selected line-sequentially, and this is used as a priming (seeding) to immediately shift to the discharge between the common electrode X and the scan electrode Y. . As a result, wall charges of an amount capable of the next sustain discharge are accumulated on the MgO protective film surface on the common electrode X and the scan electrode Y of the selected cell.

その後、維持放電期間になると、共通電極Ｘ側では、最初に２つのスイッチＳＷ１、ＳＷ３をＯＮにし、残りのスイッチＳＷ２、ＳＷ４〜ＳＷ６はＯＦＦにする。このとき、第１の信号ラインＯＵＴＡの電圧は（＋Ｖｓ／２）となり、第２の信号ラインＯＵＴＢの電圧はグランドレベルとなる。このとき、電力回収回路２１内のトランジスタＴｒ１をＯＮにすることにより、コイルＬ１と負荷２０の容量によりＬ−Ｃ共振が行われ、コンデンサＣ２に回収されていた電荷がトランジスタＴｒ１、ダイオードＤ２、コイルＬ１を介して負荷２０に供給される。   Thereafter, in the sustain discharge period, on the common electrode X side, first, the two switches SW1 and SW3 are turned on, and the remaining switches SW2 and SW4 to SW6 are turned off. At this time, the voltage of the first signal line OUTA becomes (+ Vs / 2), and the voltage of the second signal line OUTB becomes the ground level. At this time, by turning on the transistor Tr1 in the power recovery circuit 21, the LC resonance is performed by the capacitance of the coil L1 and the load 20, and the charges recovered in the capacitor C2 are converted into the transistor Tr1, the diode D2, the coil It is supplied to the load 20 via L1.

このとき、走査電極Ｙ側では、スイッチＳＷ２'がＯＮとなっていることにより、共通電極Ｘ側のスイッチＳＷ３を介してコンデンサＣ２から共通電極Ｘに供給された電流は、走査電極Ｙ側のスキャンドライバ２２内のダイオード、およびダイオードＤ６を通り、第３の信号ラインＯＵＴＡ'、スイッチＳＷ２'を介してＧＮＤに供給される。このような電流の流れにより、共通電極Ｘの電圧は図２０のように徐々に上昇していく。そして、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ４をＯＮとすることにより、共通電極Ｘの電圧を（Ｖｓ／２）にクランプする。   At this time, since the switch SW2 ′ is ON on the scan electrode Y side, the current supplied from the capacitor C2 to the common electrode X via the switch SW3 on the common electrode X side is scanned on the scan electrode Y side. The signal passes through the diode in the driver 22 and the diode D6, and is supplied to the GND through the third signal line OUTA ′ and the switch SW2 ′. Due to such a current flow, the voltage of the common electrode X gradually increases as shown in FIG. Then, by turning on the switch SW4 in the vicinity of the peak voltage generated at the time of resonance, the voltage of the common electrode X is clamped to (Vs / 2).

次に、走査電極Ｙ側において、電力回収回路２１'内のトランジスタＴｒ３が更にＯＮとされる。これにより、コイルＬ３と負荷２０の容量にてＬ−Ｃ共振が行われ、共通電極Ｘ側のスイッチＳＷ３、コンデンサＣ１から第１の信号ラインＯＵＴＡを介してスイッチＳＷ４を通して共通電極Ｘに供給された電流が、走査電極Ｙ側のスキャンドライバ２２内のダイオードおよび電力回収回路２１'内のダイオードＤ４を通り、更にトランジスタＴｒ３、コンデンサＣ３、コンデンサＣ４、スイッチＳＷ２'を介してＧＮＤに供給される。このような電流の流れによって、走査電極Ｙの電圧は図２０のように徐々に下降していく。このとき、その一部の電荷をコンデンサＣ３に回収することができる。そして、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ５'を更にＯＮとすることにより、走査電極Ｙの電圧を（−Ｖｓ／２）にクランプする。   Next, on the scan electrode Y side, the transistor Tr3 in the power recovery circuit 21 ′ is further turned on. Thereby, LC resonance is performed by the capacity of the coil L3 and the load 20, and the common electrode X is supplied from the switch SW3 on the common electrode X side and the capacitor C1 to the common electrode X through the switch SW4 via the first signal line OUTA. The current passes through the diode in the scan driver 22 on the scan electrode Y side and the diode D4 in the power recovery circuit 21 ′, and is further supplied to GND via the transistor Tr3, the capacitor C3, the capacitor C4, and the switch SW2 ′. With such a current flow, the voltage of the scan electrode Y gradually decreases as shown in FIG. At this time, a part of the charge can be collected by the capacitor C3. Then, the switch SW5 ′ is further turned ON in the vicinity of the peak voltage generated at the time of resonance, thereby clamping the voltage of the scan electrode Y to (−Vs / 2).

同様にして、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（−Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、電力回収回路２１、２１'内のコンデンサＣ２、Ｃ３に回収されていた電荷を供給することにより、印加電圧を徐々に上昇させていく。   Similarly, when the applied voltage of the common electrode X and the scan electrode Y is changed from the voltage (−Vs / 2) to the ground level (0 V), the voltage is recovered by the capacitors C2 and C3 in the power recovery circuits 21 and 21 ′. By supplying the electric charge, the applied voltage is gradually increased.

また、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、負荷２０に蓄積されていた電荷がＧＮＤに供給されることで、印加電圧を徐々に下降させるとともに、負荷２０に蓄積されていた電荷の一部を電力回収回路２１、２１'内のコンデンサＣ２、Ｃ３に回収する。   Further, when the voltage applied to the common electrode X and the scan electrode Y is changed from the voltage (Vs / 2) to the ground level (0 V), the charge accumulated in the load 20 is supplied to the GND, so that the applied voltage is gradually reduced. And a part of the electric charge accumulated in the load 20 is recovered by the capacitors C2 and C3 in the power recovery circuits 21 and 21 ′.

このようにして維持放電期間には、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を交互に印加して維持放電を行い、１サブフィールドの映像を表示する。   In this manner, during the sustain discharge period, voltages having different polarities (+ Vs / 2, −Vs / 2) are alternately applied to the common electrode X and the scan electrode Y of each display line to perform sustain discharge. Display subfield video.

しかしながら、上述した交流駆動型ＰＤＰの駆動装置では、論理回路等で構成される駆動制御回路３１はＧＮＤレベルを基準電位としているが、上記駆動制御回路３１から制御信号が供給され、共通電極Ｘおよび走査電極Ｙに電圧を印加する出力素子、すなわちスイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'および電源回収回路２１、２１'内のトランジスタＴｒ１〜Ｔｒ４は駆動動作において基準電位が変化する。そのため、例えば、駆動制御回路３１により生成した信号を上記出力素子に供給する際、出力素子の電圧変動が駆動制御回路３１に逆流することにより、駆動制御回路３１に高電圧がかかる可能性があった。   However, in the drive device of the AC drive type PDP described above, the drive control circuit 31 constituted by a logic circuit or the like uses the GND level as a reference potential, but a control signal is supplied from the drive control circuit 31 to the common electrode X and The reference potential of the output elements that apply a voltage to the scan electrode Y, that is, the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4 in the power recovery circuits 21 and 21 ′ change during the driving operation. For this reason, for example, when a signal generated by the drive control circuit 31 is supplied to the output element, a voltage fluctuation of the output element may flow back to the drive control circuit 31, so that a high voltage may be applied to the drive control circuit 31. It was.

この問題を解決する方法の１つとして、駆動制御回路３１の出力部の各素子に大きい耐圧を備える部品を用いることにより、上記出力素子の電圧変動の影響を受けないようにする方法が考えられる。しかしながら、大きい耐圧を備える部品を用いて駆動制御回路３１の出力部を構成すると、回路構成が複雑になってしまうという問題があった。   As one of the methods for solving this problem, there can be considered a method of preventing the influence of the voltage variation of the output element by using a component having a large withstand voltage for each element of the output unit of the drive control circuit 31. . However, when the output unit of the drive control circuit 31 is configured using components having a high breakdown voltage, there is a problem that the circuit configuration becomes complicated.

また、上述した交流駆動型ＰＤＰの駆動装置では、電力回収回路２１、２１'が正常に動作しなかった場合、すなわちコンデンサＣ２、Ｃ３の両端の電圧が正常な電圧値から逸脱した場合には、上記駆動装置による駆動動作において、出力ロスが大きくなって、駆動装置を構成する各素子の発熱量が増加し、その結果素子破壊に至ってしまうことがある。   In the AC drive type PDP driving apparatus described above, when the power recovery circuits 21 and 21 ′ do not operate normally, that is, when the voltages at both ends of the capacitors C2 and C3 deviate from the normal voltage values, In the driving operation by the driving device, output loss increases, and the amount of heat generated by each element constituting the driving device increases, resulting in element destruction.

本発明は、このような問題を解決するために成されたものであり、電力回収回路が正常に動作しなかった場合に、素子破壊等の発生を防止することができるようにすることを目的とする。また、本発明は、大きい耐圧を備える部品等を用いなくとも、信頼性の高いプラズマディスプレイ装置を提供することができるようにすることを目的とする。   The present invention has been made to solve such problems, and it is an object of the present invention to prevent the occurrence of element destruction or the like when the power recovery circuit does not operate normally. And It is another object of the present invention to provide a highly reliable plasma display device without using a component having a high breakdown voltage.

本発明のプラズマディスプレイ装置は、電圧検出回路により電力回収回路の電力回収電圧として検出された上記電力回収回路が有するコンデンサの電極間の電位差が、上記電力回収回路が正常に動作しているときの電力回収電圧と異なる場合には、プラズマディスプレイ装置を駆動させるための電源電圧を下げるようにしたことを特徴とする。   In the plasma display device according to the present invention, the potential difference between the electrodes of the capacitor of the power recovery circuit detected as the power recovery voltage of the power recovery circuit by the voltage detection circuit is the value when the power recovery circuit is operating normally. When the voltage is different from the power recovery voltage, the power supply voltage for driving the plasma display device is lowered.

上記のように構成した本発明によれば、検出された電力回収回路の電力回収電圧が、上記電力回収回路が正常に動作しているときの電力回収電圧と異なる場合には、プラズマディスプレイ装置を駆動させるための電源電圧を下げるようにしたので、素子破壊等が発生する前にプラズマディスプレイ装置の動作を停止することができるようになる。   According to the present invention configured as described above, when the detected power recovery voltage of the power recovery circuit is different from the power recovery voltage when the power recovery circuit is operating normally, the plasma display device is Since the power supply voltage for driving is lowered, the operation of the plasma display apparatus can be stopped before element destruction or the like occurs.

本発明によれば、電圧検出回路により電力回収回路の電力回収電圧として検出された上記電力回収回路が有するコンデンサの電極間の電位差が、上記電力回収回路が正常に動作しているときの電力回収電圧と異なるときに、プラズマディスプレイ装置を駆動させるための電源電圧を下げるようにする。これにより、素子破壊等が発生する前のプラズマディスプレイ装置の動作を停止することができ、プラズマディスプレイ装置の信頼性を向上させることができる。   According to the present invention, the potential difference between the electrodes of the capacitor of the power recovery circuit detected by the voltage detection circuit as the power recovery voltage of the power recovery circuit is the power recovery when the power recovery circuit is operating normally. When the voltage is different from the voltage, the power supply voltage for driving the plasma display apparatus is lowered. As a result, the operation of the plasma display apparatus before the element breakdown or the like can be stopped, and the reliability of the plasma display apparatus can be improved.

以下に、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、第１の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。なお、この図１に示す本実施形態の駆動装置は、例えば図１７、図１８に全体構成および１画素を構成する１つのセルの構成を示した交流駆動型ＰＤＰ装置に適用することが可能である。また、この図１において、図１９に示した符号と同一の符号を付したものは、同一の機能を有するものである。 Embodiments of the present invention will be described below with reference to the drawings.
(First embodiment)
FIG. 1 is a diagram illustrating a configuration example of a drive device for an AC drive type PDP according to the first embodiment. The drive device of this embodiment shown in FIG. 1 can be applied to, for example, the AC drive type PDP device shown in FIG. 17 and FIG. 18 and showing the entire configuration and the configuration of one cell constituting one pixel. is there. In FIG. 1, the same reference numerals as those shown in FIG. 19 have the same functions.

図１において、負荷２０は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。また、負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。   In FIG. 1, a load 20 is a total capacity of cells formed between one common electrode X and one scan electrode Y. A common electrode X and a scan electrode Y are formed on the load 20.

共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランド（ＧＮＤ）との間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とＧＮＤとの間には、スイッチＳＷ３が接続される。   On the common electrode X side, the switches SW1 and SW2 are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and the ground (GND). One terminal of a capacitor C1 is connected to an interconnection point between the two switches SW1 and SW2, and a switch SW3 is connected between the other terminal of the capacitor C1 and GND.

また、スイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に直列に接続され、上記ＳＷ４は第１の信号ラインＯＵＴＡを介して、コンデンサＣ１の上記一方の端子に接続され、上記ＳＷ５は第２の信号ラインＯＵＴＢを介して、コンデンサＣ１の上記他方の端子に接続される。そして、これら２つのスイッチＳＷ４およびＳＷ５の相互接続点には、出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘが接続されている。   The switches SW4 and SW5 are connected in series to both ends of the capacitor C1, the SW4 is connected to the one terminal of the capacitor C1 via the first signal line OUTA, and the SW5 is connected to the second signal. The other terminal of the capacitor C1 is connected through the line OUTB. The common electrode X of the load 20 is connected to the interconnection point of these two switches SW4 and SW5 via the output line OUTC.

一方、走査電極Ｙ側では、スイッチＳＷ１'、ＳＷ２'は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとＧＮＤとの間に直列に接続される。これら２つのスイッチＳＷ１'、ＳＷ２'の相互接続点にはコンデンサＣ４の一方の端子が接続され、このコンデンサＣ４の他方の端子とＧＮＤとの間には、スイッチＳＷ３'が接続される。   On the other hand, on the scan electrode Y side, the switches SW1 ′ and SW2 ′ are connected in series between a power supply line of a voltage (Vs / 2) supplied from a power supply (not shown) and GND. One terminal of a capacitor C4 is connected to an interconnection point between the two switches SW1 ′ and SW2 ′, and a switch SW3 ′ is connected between the other terminal of the capacitor C4 and GND.

また、コンデンサＣ４の上記一方の端子に第３の信号ラインＯＵＴＡ'を介して接続されたスイッチＳＷ４'は、ダイオードＤ１４のカソードと接続され、ダイオードＤ１４のアノードとコンデンサＣ４の上記他方の端子が接続される。また、コンデンサＣ４の上記他方の端子に第４の信号ラインＯＵＴＢ'を介して接続されたスイッチＳＷ５'は、ダイオードＤ１５のアノードと接続され、ダイオードＤ１５のカソードとコンデンサＣ４の上記一方の端子が接続される。そして、ダイオードＤ１４のカソードと接続されるスイッチＳＷ４'、ダイオードＤ１５のアノードと接続されるスイッチＳＷ５'のそれぞれの一端からスキャンドライバ２２を介して負荷２０の走査電極Ｙが接続されている。   The switch SW4 ′ connected to the one terminal of the capacitor C4 via the third signal line OUTA ′ is connected to the cathode of the diode D14, and the anode of the diode D14 and the other terminal of the capacitor C4 are connected. Is done. The switch SW5 ′ connected to the other terminal of the capacitor C4 via the fourth signal line OUTB ′ is connected to the anode of the diode D15, and the cathode of the diode D15 and the one terminal of the capacitor C4 are connected. Is done. The scan electrode Y of the load 20 is connected via the scan driver 22 from one end of each of the switch SW4 ′ connected to the cathode of the diode D14 and the switch SW5 ′ connected to the anode of the diode D15.

なお、図１ではスキャンドライバ２２を１つのみ示しているが、実際には、ＰＤＰが備える複数の表示ラインに対してそれぞれ備えられている。その他の回路は、複数の表示ラインに共通に設けられる共通回路である。   Although only one scan driver 22 is shown in FIG. 1, actually, it is provided for each of a plurality of display lines provided in the PDP. The other circuits are common circuits provided in common for the plurality of display lines.

駆動制御回路３１は、論理回路等を用いて構成され、本駆動装置を構成する上記スイッチＳＷ１〜ＳＷ５、ＳＷ１'〜ＳＷ５'を制御するための回路である。すなわち、駆動制御回路３１は、外部から供給される表示データ、クロック、水平同期信号および垂直同期信号等に基づいて、上記スイッチＳＷ１〜ＳＷ５、ＳＷ１'〜ＳＷ５'を制御するための制御信号を生成する。そして、駆動制御回路３１は、生成した制御信号を上記スイッチＳＷ１〜ＳＷ５、ＳＷ１'〜ＳＷ５'にそれぞれ供給する。   The drive control circuit 31 is configured by using a logic circuit or the like, and is a circuit for controlling the switches SW1 to SW5 and SW1 ′ to SW5 ′ constituting the drive device. That is, the drive control circuit 31 generates control signals for controlling the switches SW1 to SW5 and SW1 ′ to SW5 ′ based on display data, clocks, horizontal synchronization signals, vertical synchronization signals, and the like supplied from the outside. To do. Then, the drive control circuit 31 supplies the generated control signal to the switches SW1 to SW5 and SW1 ′ to SW5 ′, respectively.

なお、図１においては、駆動制御回路３１から制御信号を供給する制御線は、スイッチＳＷ４、ＳＷ５、ＳＷ４'およびＳＷ５'にそれぞれ接続されたプリドライブ回路３２−１、３２−２、３２−３、３３−３に制御信号を供給する制御線ＣＴＬ１〜ＣＴＬ４のみ図示しているが、スイッチＳＷ１〜ＳＷ３、ＳＷ１'〜ＳＷ３'のそれぞれに駆動制御回路３１から制御信号を供給する制御線が接続されている。   In FIG. 1, control lines for supplying control signals from the drive control circuit 31 are pre-drive circuits 32-1, 32-2, and 32-3 connected to the switches SW4, SW5, SW4 ′, and SW5 ′, respectively. Only control lines CTL1 to CTL4 for supplying control signals to 33-3 are shown, but control lines for supplying control signals from the drive control circuit 31 are connected to the switches SW1 to SW3 and SW1 ′ to SW3 ′, respectively. ing.

プリドライブ回路３２−１〜３２−４は、上記駆動制御回路３１から制御線ＣＴＬ１〜ＣＴＬ４を介してそれぞれ供給される駆動制御回路３１の基準電位（例えば、ＧＮＤ）を基準とする制御信号を、上記スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'の基準電位にあわせた制御信号にそれぞれ電圧レベルを変換し供給する。なお、このプリドライブ回路３２−１〜３２−４の詳細については、後述する。   The pre-drive circuits 32-1 to 32-4 receive control signals based on the reference potential (for example, GND) of the drive control circuit 31 supplied from the drive control circuit 31 via the control lines CTL1 to CTL4, respectively. Voltage levels are converted and supplied to control signals in accordance with the reference potentials of the switches SW4, SW5, SW4 ′ and SW5 ′. Details of the pre-drive circuits 32-1 to 32-4 will be described later.

次に、図２を用いて動作について説明する。
図２は、上記図１に示した交流駆動型ＰＤＰの駆動装置の動作を説明するための概念図である。なお、この図２において、図１に示した符号と同じ符号を付したものは、同一の機能を有するものであり、重複する説明は省略する。 Next, the operation will be described with reference to FIG.
FIG. 2 is a conceptual diagram for explaining the operation of the drive device for the AC drive type PDP shown in FIG. 2 that have the same reference numerals as those shown in FIG. 1 have the same functions, and redundant description is omitted.

図２において、共通電極Ｘ側の２つのスイッチＳＷ１、ＳＷ３がＯＮとなり、残りのスイッチＳＷ２、ＳＷ４、ＳＷ５はＯＦＦとなると、第１の信号ラインＯＵＴＡの電圧は、図示しない電源よりスイッチＳＷ１を介して与えられる電圧レベル（＋Ｖｓ／２）となる。その後、スイッチＳＷ４がＯＮとなるとともに、走査電極Ｙ側のスイッチＳＷ４'、ＳＷ２'がＯＮとなることにより、第１の信号ラインＯＵＴＡの電圧（＋Ｖｓ／２）が出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに印加され、共通電極Ｘと走査電極Ｙとの間に（Ｖｓ／２）の電圧が印加される。   In FIG. 2, when the two switches SW1 and SW3 on the common electrode X side are turned on and the remaining switches SW2, SW4 and SW5 are turned off, the voltage of the first signal line OUTA is supplied from a power source (not shown) via the switch SW1. Voltage level (+ Vs / 2). Thereafter, the switch SW4 is turned ON and the switches SW4 ′ and SW2 ′ on the scanning electrode Y side are turned ON, so that the voltage (+ Vs / 2) of the first signal line OUTA passes through the output line OUTC. A voltage of (Vs / 2) is applied between the common electrode X and the scan electrode Y.

また、この段階では、スイッチＳＷ１、ＳＷ３がＯＮとなってコンデンサＣ１が電源に接続されることとなるので、当該コンデンサＣ１には、図示しない電源からスイッチＳＷ１、ＳＷ３によって与えられる電圧（Ｖｓ／２）に応じた電荷が蓄積される。   At this stage, the switches SW1 and SW3 are turned on and the capacitor C1 is connected to the power source. Therefore, the voltage (Vs / 2) applied to the capacitor C1 from the power source (not shown) by the switches SW1 and SW3. ) Is accumulated.

次に、スイッチＳＷ４がＯＦＦとなって、電圧を印加する際の電流経路が遮断された後、スイッチＳＷ５がパルス状にＯＮとなることにより、出力ラインＯＵＴＣの電圧がグランドレベルまで下げられる。次に、スイッチＳＷ２がＯＮ、残り４つのスイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５がＯＦＦとされた後、スイッチＳＷ４がパルス的にＯＮとなる。このスイッチＳＷ４がＯＮとなることにより、共通電極Ｘ（グランド）に対し、走査電極Ｙ側に電圧を印加するときの電流経路となる。   Next, after the switch SW4 is turned off and the current path when the voltage is applied is cut off, the switch SW5 is turned on in a pulsed manner, whereby the voltage of the output line OUTC is lowered to the ground level. Next, after the switch SW2 is turned on and the remaining four switches SW1, SW3, SW4, and SW5 are turned off, the switch SW4 is turned on in a pulsed manner. When the switch SW4 is turned on, it becomes a current path for applying a voltage to the scanning electrode Y side with respect to the common electrode X (ground).

次に、スイッチＳＷ２をＯＮに維持したまま、スイッチＳＷ５がＯＮとなる。このとき、第１の信号ラインＯＵＴＡには図示しない電源からスイッチＳＷ１を介して電源電圧が供給されないので、その電圧はグランドレベルとなる。一方、第２の信号ラインＯＵＴＢに関しては、スイッチＳＷ２がＯＮとなって第１の信号ラインＯＵＴＡが接地されることにより、第２の信号ラインＯＵＴＢの電圧は、コンデンサＣ１に蓄積されている電荷に応じた電圧（Ｖｓ／２）分だけグランドレベルから下がった電位（−Ｖｓ／２）となる。   Next, the switch SW5 is turned on while the switch SW2 is kept on. At this time, since the power supply voltage is not supplied to the first signal line OUTA from the power supply (not shown) via the switch SW1, the voltage becomes the ground level. On the other hand, with respect to the second signal line OUTB, the switch SW2 is turned on and the first signal line OUTA is grounded, so that the voltage of the second signal line OUTB is changed to the charge accumulated in the capacitor C1. The potential (−Vs / 2) is lowered from the ground level by the corresponding voltage (Vs / 2).

このとき、スイッチＳＷ５がＯＮとなっているので、第２の信号ラインＯＵＴＢの電圧（−Ｖｓ／２）が出力ラインＯＵＴＣを介して負荷２０に印加される。その際、走査電極Ｙ側のスイッチＳＷ３'、ＳＷ４'をＯＮとし、走査電極Ｙ（電圧Ｖｓ／２）に対し、共通電極Ｘ側に電圧（−Ｖｓ／２）を印加することとなる。   At this time, since the switch SW5 is ON, the voltage (−Vs / 2) of the second signal line OUTB is applied to the load 20 via the output line OUTC. At this time, the switches SW3 ′ and SW4 ′ on the scanning electrode Y side are turned ON, and the voltage (−Vs / 2) is applied to the common electrode X side with respect to the scanning electrode Y (voltage Vs / 2).

次に、スイッチＳＷ２、ＳＷ４がＯＮとなり、残りのスイッチＳＷ１、ＳＷ３、ＳＷ５はＯＦＦとなる。これにより、出力ラインＯＵＴＣの電圧がグランドレベルに持ち上げられる。その後、最初の段階と同様に３つのスイッチＳＷ１、ＳＷ３、ＳＷ４がＯＮ、残り２つのスイッチＳＷ２、ＳＷ５がＯＦＦとなり、以降同様に繰り返されていく。   Next, the switches SW2 and SW4 are turned on, and the remaining switches SW1, SW3, and SW5 are turned off. As a result, the voltage of the output line OUTC is raised to the ground level. Thereafter, as in the first stage, the three switches SW1, SW3, SW4 are turned on, the remaining two switches SW2, SW5 are turned off, and so on.

このようにして、負荷２０の共通電極Ｘに対して正の電圧（＋Ｖｓ／２）と負の電圧（−Ｖｓ／２）とを交互に印加していく。一方、負荷２０の走査電極Ｙに対しても、共通電極Ｘ側と同様のスイッチング制御を行うことにより、正の電圧（＋Ｖｓ／２）と負の電圧（−Ｖｓ／２）とを交互に印加していく。   In this way, a positive voltage (+ Vs / 2) and a negative voltage (−Vs / 2) are alternately applied to the common electrode X of the load 20. On the other hand, a positive voltage (+ Vs / 2) and a negative voltage (−Vs / 2) are alternately applied to the scan electrode Y of the load 20 by performing the same switching control as that on the common electrode X side. I will do it.

このとき、共通電極Ｘおよび走査電極Ｙのそれぞれに印加する電圧（±Ｖｓ／２）は、互いに位相が反転するように印加する。つまり、共通電極Ｘに正の電圧（＋Ｖｓ／２）が印加されているときには、走査電極Ｙには負の電圧（−Ｖｓ／２）を印加するようにする。このようにすることにより、共通電極Ｘと走査電極Ｙ間の電位差を、共通電極Ｘと走査電極Ｙ間での維持放電が可能な電位差にすることができる。   At this time, the voltage (± Vs / 2) applied to each of the common electrode X and the scanning electrode Y is applied so that the phases are reversed. That is, when a positive voltage (+ Vs / 2) is applied to the common electrode X, a negative voltage (−Vs / 2) is applied to the scan electrode Y. By doing so, the potential difference between the common electrode X and the scan electrode Y can be made a potential difference capable of sustain discharge between the common electrode X and the scan electrode Y.

次に、上記図１に示したプリドライブ回路３２−１〜３２−４について詳細に説明する。なお、上記プリドライブ回路３２−１〜３２−４は、同じ構成であるので、以下ではプリドライブ回路３２−１について説明する。   Next, the predrive circuits 32-1 to 32-4 shown in FIG. 1 will be described in detail. Since the predrive circuits 32-1 to 32-4 have the same configuration, the predrive circuit 32-1 will be described below.

図３は、プリドライブ回路の一構成例を示すブロック図である。
図３において、プリドライブ回路３２−１は、信号伝達回路４１および信号増幅回路４２を備えている。 FIG. 3 is a block diagram illustrating a configuration example of the pre-drive circuit.
In FIG. 3, the pre-drive circuit 32-1 includes a signal transmission circuit 41 and a signal amplification circuit 42.

上記信号伝達回路４１は、図１に示す駆動制御回路３１の基準電位（例えば、ＧＮＤ）を基準とする駆動制御回路３１から制御線ＣＴＬ１を介して供給される上記制御信号を、出力素子（プリドライブ回路３２−１であれば、図１に示すスイッチＳＷ４）の基準電位にあわせた制御信号の電圧レベルに変換する。この信号伝達回路４１は、例えば、フォトカプラ、カップリングコンデンサ、またはトランスで構成することができる。   The signal transmission circuit 41 outputs the control signal supplied from the drive control circuit 31 based on the reference potential (for example, GND) of the drive control circuit 31 shown in FIG. In the case of the drive circuit 32-1, the voltage level of the control signal is converted to the reference potential of the switch SW4) shown in FIG. The signal transmission circuit 41 can be composed of, for example, a photocoupler, a coupling capacitor, or a transformer.

上記信号増幅回路４２は、上記信号伝達回路４１により出力される上記出力素子に対する制御信号を、出力素子の駆動レベルに増幅し、上記出力素子に供給する。この信号増幅回路４２は、例えば、ＭＯＳドライバ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）ドライバで構成することができる。   The signal amplification circuit 42 amplifies the control signal for the output element output from the signal transmission circuit 41 to the drive level of the output element, and supplies the amplified output signal to the output element. The signal amplifying circuit 42 can be constituted by, for example, a MOS driver or an IGBT (Insulated Gate Bipolar Transistor) driver.

このように構成したプリドライブ回路３２−１によれば、駆動制御回路３１から供給される駆動制御回路３１の基準電位を基準とした制御信号を、信号伝達回路４１により出力素子の基準電位の電圧レベルに変換し、さらに信号増幅回路４２で出力素子の駆動レベルに増幅した後、上記出力素子に供給することができる。これにより、出力素子の基準電位にあった制御信号が当該出力素子に供給されるので、出力素子を安定して作動させることができるとともに、出力素子において電圧変動等が発生したとしても、その影響が駆動制御回路３１に及ばなくなる。   According to the pre-drive circuit 32-1 configured as described above, a control signal based on the reference potential of the drive control circuit 31 supplied from the drive control circuit 31 is sent to the voltage of the reference potential of the output element by the signal transmission circuit 41. After being converted to a level and further amplified to the drive level of the output element by the signal amplification circuit 42, it can be supplied to the output element. As a result, a control signal corresponding to the reference potential of the output element is supplied to the output element, so that the output element can be stably operated, and even if voltage fluctuation or the like occurs in the output element, the influence thereof Does not reach the drive control circuit 31.

また、供給される制御信号の基準電位を変換する信号伝達回路４１を設けたことにより、信号伝達回路４１の前段に配置する回路および後段に配置する回路を設計する際に、それぞれの基準電位を考慮することなく、前段に配置する回路と後段に配置する回路とに分けて回路設計を行うことができるので、容易に回路設計を行うことができる。   In addition, since the signal transmission circuit 41 that converts the reference potential of the supplied control signal is provided, when designing the circuit disposed in the front stage and the circuit disposed in the rear stage of the signal transmission circuit 41, the respective reference potentials are set. Without consideration, the circuit design can be performed separately for the circuit disposed in the preceding stage and the circuit disposed in the subsequent stage, so that the circuit design can be easily performed.

図４は、プリドライブ回路の構成例を示すブロック図である。
図４に示すプリドライブ回路３２−１は、図３に示すプリドライブ回路３２−１において駆動制御回路３１から供給された制御信号の基準電位を変換する信号伝達回路４１にフォトカプラ等の光伝達回路４３を用いたものである。 FIG. 4 is a block diagram illustrating a configuration example of the pre-drive circuit.
The pre-drive circuit 32-1 shown in FIG. 4 transmits an optical transmission such as a photocoupler to the signal transmission circuit 41 that converts the reference potential of the control signal supplied from the drive control circuit 31 in the pre-drive circuit 32-1 shown in FIG. The circuit 43 is used.

図４において、光伝達回路４３は図５に示すように発光素子４４と受光素子４５とを組み合わせた回路で構成される。ここで、上記発光素子４４の基準電位は駆動制御回路３１の基準電位と等しく、上記受光素子４５の基準電位は出力素子の基準電位と等しい。   In FIG. 4, the light transmission circuit 43 is configured by a circuit in which a light emitting element 44 and a light receiving element 45 are combined as shown in FIG. Here, the reference potential of the light emitting element 44 is equal to the reference potential of the drive control circuit 31, and the reference potential of the light receiving element 45 is equal to the reference potential of the output element.

図４に示すプリドライブ回路３２−１では、駆動制御回路３１から出力素子に対する制御信号が供給されると、まず上記制御信号に従って光伝達回路４３内の発光素子４４が明滅する。そして、上記発光素子４４により発光される光Ａの有無を光伝達回路４３内の受光素子４５にて検出し、検出結果に応じた信号を光伝達回路４３から出力する。すなわち、上記光伝達回路４３は、供給された制御信号の基準電位を駆動制御回路３１の基準電位から出力素子の基準電位に変換して出力する。   In the pre-drive circuit 32-1 shown in FIG. 4, when a control signal for the output element is supplied from the drive control circuit 31, first, the light emitting element 44 in the light transmission circuit 43 blinks in accordance with the control signal. The presence or absence of light A emitted from the light emitting element 44 is detected by the light receiving element 45 in the light transmission circuit 43, and a signal corresponding to the detection result is output from the light transmission circuit 43. That is, the light transmission circuit 43 converts the reference potential of the supplied control signal from the reference potential of the drive control circuit 31 to the reference potential of the output element and outputs it.

そして、上記光伝達回路４３により出力素子の基準電位に変換して出力された制御信号は、信号増幅回路４２により出力素子の駆動レベルに増幅され、上記出力素子に供給される。   Then, the control signal output after being converted to the reference potential of the output element by the light transmission circuit 43 is amplified to the drive level of the output element by the signal amplification circuit 42 and supplied to the output element.

このように、光伝達回路４３により駆動制御回路３１の基準電位から出力素子の基準電位に、制御信号を変換する場合には、光伝達回路４３内の発光素子４４と受光素子４５との間で、上記制御信号の伝達経路を電気的に遮断し絶縁しながらも、制御信号を光で伝達することができる。したがって、駆動制御回路３１は、出力素子において発生した電圧変動等の影響を全く受けることがなくなる。   As described above, when the light transmission circuit 43 converts the control signal from the reference potential of the drive control circuit 31 to the reference potential of the output element, the light transmission circuit 43 is connected between the light emitting element 44 and the light receiving element 45. The control signal can be transmitted by light while the transmission path of the control signal is electrically cut off and insulated. Therefore, the drive control circuit 31 is not affected at all by the voltage fluctuation generated in the output element.

図６は、図４に示すプリドライブ回路３２−１の動作例を説明するための図である。
図６において、出力素子であるスイッチＳＷ４はｎチャネルトランジスタであり、プリドライブ回路３２−１から出力される信号ＯＵＴがハイレベルのときはＯＮとなり、ロウレベルのときはＯＦＦとなる。 FIG. 6 is a diagram for explaining an operation example of the pre-drive circuit 32-1 shown in FIG.
In FIG. 6, a switch SW4, which is an output element, is an n-channel transistor, and is ON when the signal OUT output from the pre-drive circuit 32-1 is high level, and is OFF when the signal OUT is low level.

また、上記プリドライブ回路３２−１は、光伝達回路４３内の発光素子４４が発光している場合には、ハイレベルの信号ＯＵＴを出力し、そうでない場合（発光素子４４が発光していない場合）には、ロウレベルの信号ＯＵＴを出力する。   The pre-drive circuit 32-1 outputs a high level signal OUT when the light emitting element 44 in the light transmission circuit 43 emits light, and otherwise (the light emitting element 44 does not emit light). In this case, a low level signal OUT is output.

図７は、図６に示すプリドライブ回路３２−１の動作を示すタイムチャートである。
図７において、ＣＴＬは駆動制御回路３１から供給される制御信号であり、ＯＵＴは上記制御信号に従ってプリドライブ回路３２−１から出力される信号である。また、ＯＵＴ'は、上記信号ＯＵＴと比較するために記載したものであり、図６に示す光伝達回路４３内の発光素子４４が発光している場合にはロウレベルとなり、そうでない場合（発光素子４４が発光していない場合）にはハイレベルとなる。
ここで、光伝達回路４３内の発光素子４４は、制御信号ＣＴＬがハイレベルのときは発光し、ロウレベルのときは発光しないものとする。 FIG. 7 is a time chart showing the operation of the pre-drive circuit 32-1 shown in FIG.
In FIG. 7, CTL is a control signal supplied from the drive control circuit 31, and OUT is a signal output from the predrive circuit 32-1 according to the control signal. OUT ′ is described for comparison with the signal OUT. When the light emitting element 44 in the light transmission circuit 43 shown in FIG. 6 emits light, it becomes low level, and otherwise (light emitting element). When 44 is not emitting light), it becomes high level.
Here, the light emitting element 44 in the light transmission circuit 43 emits light when the control signal CTL is at a high level, and does not emit light when the control signal CTL is at a low level.

まず、時刻Ｔ１において、制御信号ＣＴＬがハイレベルになると、光伝達回路４３内の発光素子４４が発光し、プリドライブ回路３２−１から出力される信号ＯＵＴもハイレベルになり、スイッチＳＷ４はＯＮ状態になる。次に、時刻Ｔ２において、制御信号ＣＴＬがロウレベルになると、光伝達回路４３内の発光素子４４は発光せず、プリドライブ回路３２−１から出力される信号ＯＵＴはロウレベルになり、スイッチＳＷ４はＯＦＦ状態になる。
そして、時刻Ｔ３において、再び制御信号ＣＴＬがハイレベルになると、それに伴いプリドライブ回路３２−１から出力される信号ＯＵＴもハイレベルとなり、スイッチＳＷ４はＯＮ状態になる。 First, when the control signal CTL becomes high level at time T1, the light emitting element 44 in the light transmission circuit 43 emits light, the signal OUT output from the predrive circuit 32-1 also becomes high level, and the switch SW4 is turned on. It becomes a state. Next, when the control signal CTL becomes low level at time T2, the light emitting element 44 in the light transmission circuit 43 does not emit light, the signal OUT output from the predrive circuit 32-1 becomes low level, and the switch SW4 is turned off. It becomes a state.
At time T3, when the control signal CTL becomes high level again, the signal OUT output from the predrive circuit 32-1 also becomes high level accordingly, and the switch SW4 is turned on.

ここで、時刻Ｔ４において、電源を供給する電源装置および回路の不具合等によりプリドライブ回路３２−１内の光伝達回路４３への電源供給が遮断され、その後時刻Ｔ５において、スイッチＳＷ４を含むその他の回路への電源供給が遮断されたとする。このとき、時刻Ｔ４において、上記光伝達回路４３内の発光素子４４は、制御信号ＣＴＬには関わらず発光しなくなる。それに伴い、プリドライブ回路３２−１から出力される信号ＯＵＴもロウレベルとなり、スイッチＳＷ４はＯＦＦ状態になる。   Here, at time T4, the power supply to the optical transmission circuit 43 in the pre-drive circuit 32-1 is cut off due to a power supply device that supplies power and a circuit failure, and then at time T5, other switches including the switch SW4 are included. Assume that the power supply to the circuit is cut off. At this time, at time T4, the light emitting element 44 in the light transmission circuit 43 does not emit light regardless of the control signal CTL. Along with this, the signal OUT output from the pre-drive circuit 32-1 also goes low, and the switch SW4 is turned off.

それに対して、光伝達回路４３内の発光素子４４が発光している場合にはロウレベルとなり、そうでない場合（発光素子４４が発光していない場合）にはハイレベルとなる信号ＯＵＴ'の場合には、時刻Ｔ４において、上記光伝達回路４３内の発光素子４４が発光しなくなるが、その他の回路が動作しているため、プリドライブ回路３２−１から出力される信号ＯＵＴ'はハイレベルとなり、スイッチＳＷ４がＯＮ状態になる。その後、時刻Ｔ５において、スイッチＳＷ４を含むその他の回路が動作しなくなることで、スイッチＳＷ４がＯＦＦ状態になる。   On the other hand, when the light emitting element 44 in the light transmission circuit 43 emits light, the signal becomes low level, otherwise (when the light emitting element 44 does not emit light), the signal OUT ′ becomes high level. At time T4, the light emitting element 44 in the light transmission circuit 43 stops emitting light, but the other circuit is operating, so that the signal OUT ′ output from the pre-drive circuit 32-1 becomes high level. The switch SW4 is turned on. After that, at time T5, other circuits including the switch SW4 do not operate, so that the switch SW4 is turned off.

すなわち、光伝達回路４３内の発光素子４４が発光しているときに、出力素子であるスイッチＳＷ４をＯＦＦ状態にし、発光素子４４が発光していないときに、スイッチＳＷ４をＯＮ状態にするようにした場合には、仮に光伝達回路４３への電源供給のみが遮断されたときには、スイッチＳＷ４がＯＮ状態となる。これにより、プラズマディスプレイパネルに電流が供給され続けたり、排他制御すべきスイッチ等の出力素子が同時にＯＮ状態になったりして素子破壊等が発生することがある。   That is, when the light emitting element 44 in the light transmission circuit 43 is emitting light, the output switch SW4 is turned off, and when the light emitting element 44 is not emitting light, the switch SW4 is turned on. In this case, if only the power supply to the light transmission circuit 43 is interrupted, the switch SW4 is turned on. As a result, current may continue to be supplied to the plasma display panel, or an output element such as a switch to be exclusively controlled may be turned on at the same time, causing element destruction or the like.

それに対して、上述した信号ＯＵＴのように光伝達回路４３内の発光素子４４が発光しているときに、出力素子であるスイッチＳＷ４をＯＮ状態にし、発光素子４４が発光していないときに、スイッチＳＷ４をＯＦＦ状態にするようにした場合には、仮に光伝達回路４３への電源供給のみが遮断されたとしても、スイッチＳＷ４をＯＦＦ状態にすることができ、素子破壊等を確実に防止することができる。   On the other hand, when the light emitting element 44 in the light transmission circuit 43 emits light as in the signal OUT described above, the switch SW4 that is the output element is turned on, and when the light emitting element 44 is not emitting light, When the switch SW4 is turned off, even if only the power supply to the light transmission circuit 43 is interrupted, the switch SW4 can be turned off, and element destruction or the like is surely prevented. be able to.

また、電源を供給する電源装置および回路の不具合等により、上記光伝達回路４３への電源供給が遮断された場合に、プリドライブ回路３２−１に接続された出力素子を確実にＯＦＦ状態にする方法として、光伝達回路４３に対して所定の時間だけ電源を供給する電源電圧維持回路を設ける方法がある。   In addition, when the power supply to the light transmission circuit 43 is interrupted due to a power supply device that supplies power, a circuit failure, or the like, the output element connected to the pre-drive circuit 32-1 is surely turned off. As a method, there is a method of providing a power supply voltage maintaining circuit that supplies power to the optical transmission circuit 43 for a predetermined time.

図８は、上記光伝達回路４３に対して上記電源電圧維持回路を設けたプリドライブ回路３２−１の構成例を示す図である。
図８において、４６は電源電圧維持回路４７を介して光伝達回路４３'に電源を供給する電源装置である。また、電源電圧維持回路４７は、上記電源装置４６から光伝達回路４３への電源供給が遮断された場合に所定の時間だけ光伝達回路４３に電源端子Ｖｔを介して電源を供給する。上記電源電圧維持回路４７は、例えば、図９に示すような電源装置４６にアノードが接続され、電源端子Ｖｔにカソードが接続されたダイオードと、上記ダイオードのカソードとグランドとの間に接続されたコンデンサ４８により構成される。 FIG. 8 is a diagram illustrating a configuration example of the pre-drive circuit 32-1 in which the power supply voltage maintaining circuit is provided for the light transmission circuit 43.
In FIG. 8, reference numeral 46 denotes a power supply device that supplies power to the light transmission circuit 43 ′ via the power supply voltage maintaining circuit 47. The power supply voltage maintaining circuit 47 supplies power to the light transmission circuit 43 through the power supply terminal Vt for a predetermined time when the power supply from the power supply device 46 to the light transmission circuit 43 is cut off. The power supply voltage maintaining circuit 47 is connected, for example, between a power source device 46 as shown in FIG. 9 having an anode connected to the power source terminal Vt and a cathode connected to the power source terminal Vt, and between the cathode of the diode and the ground. The capacitor 48 is used.

そして、電源４６から電源端子ＶTを介して光伝達回路４３に電源が供給されている場合には、供給されている電源を電荷としてコンデンサ４８に蓄積する。一方、電源４６から光伝達回路４３への電源供給が遮断された場合には、上記コンデンサ４８に蓄積した電荷を、電源端子ＶTを介して光伝達回路４３に供給することにより所定の時間だけ光伝達回路４３に供給する電源を維持する。これにより、光伝達回路４３への電源供給が遮断されたとしても、出力素子に供給する電源電圧が下がるまで光伝達回路４３から出力される信号の論理を正確に保つことができ、素子破壊等を防止することができる。
なお、上述のように光伝達回路４３に対して電源電圧維持回路４７を設け、上記光伝達回路４３内の発光素子４４が発光しているときに、出力素子をＯＦＦ状態にするようにした場合には、光伝達回路４３への電源供給が遮断されたとしても、出力素子に供給する電源電圧が下がるまで光伝達回路４３から出力される信号によりＯＦＦ状態に保つことができる。 When power is supplied from the power supply 46 to the optical transmission circuit 43 via the power supply terminal V T , the supplied power is stored in the capacitor 48 as charges. On the other hand, when the power supply from the power source 46 to the light transmission circuit 43 is cut off, the charge accumulated in the capacitor 48 is supplied to the light transmission circuit 43 through the power supply terminal V T for a predetermined time. The power supplied to the optical transmission circuit 43 is maintained. As a result, even if the power supply to the light transmission circuit 43 is interrupted, the logic of the signal output from the light transmission circuit 43 can be accurately maintained until the power supply voltage supplied to the output element is lowered, and the elements are destroyed. Can be prevented.
When the power supply voltage maintaining circuit 47 is provided for the light transmission circuit 43 as described above, and the output element is turned off when the light emitting element 44 in the light transmission circuit 43 emits light. Even if the power supply to the light transmission circuit 43 is cut off, the signal output from the light transmission circuit 43 can be kept in an OFF state until the power supply voltage supplied to the output element decreases.

図１０は、プリドライブ回路３２−１の他の構成例を示すブロック図である。
図１０に示すプリドライブ回路３２−１は、上記図３に示したプリドライブ回路に位相調整回路４９をさらに設けたものである。 FIG. 10 is a block diagram showing another configuration example of the pre-drive circuit 32-1.
A pre-drive circuit 32-1 shown in FIG. 10 is obtained by further providing a phase adjustment circuit 49 to the pre-drive circuit shown in FIG.

図１０において、位相調整回路４９は、駆動制御回路３１から供給される制御信号がプリドライブ回路３２−１を介して出力素子に供給される際の位相の遅延を各プリドライブ回路３２−１〜３２−４間で調整するための回路である。
すなわち、駆動制御回路３１から供給される制御信号が、信号伝達回路４１により基準電位が変換されたり、信号増幅回路４２により増幅されたりする際に、上記信号伝達回路４１および信号増幅回路４２を構成する素子やその素子の感度等のばらつきにより、プリドライブ回路から出力される信号には位相の遅延が発生する。
上記位相調整回路４９は、この信号伝達回路４１および信号増幅回路４２により発生した位相の遅延を各プリドライブ回路３２−１〜３２−４の間で調整し、位相をあわせて各出力素子に制御信号を供給する。 In FIG. 10, the phase adjustment circuit 49 determines the phase delay when the control signal supplied from the drive control circuit 31 is supplied to the output element via the predrive circuit 32-1. It is a circuit for adjusting between 32-4.
That is, when the control signal supplied from the drive control circuit 31 has its reference potential converted by the signal transmission circuit 41 or amplified by the signal amplification circuit 42, the signal transmission circuit 41 and the signal amplification circuit 42 are configured. Due to variations in the elements to be performed and the sensitivity of the elements, a phase delay occurs in the signal output from the pre-drive circuit.
The phase adjusting circuit 49 adjusts the phase delay generated by the signal transmission circuit 41 and the signal amplifying circuit 42 between the pre-drive circuits 32-1 to 32-4, and controls each output element in accordance with the phase. Supply signal.

上記位相調整回路４３は、例えば、コンデンサと抵抗からなる時定数調整回路により構成することができ、上記コンデンサの容量値や上記抵抗の抵抗値を調整することで位相の遅延を調整することができる。   The phase adjustment circuit 43 can be constituted by, for example, a time constant adjustment circuit composed of a capacitor and a resistor, and the phase delay can be adjusted by adjusting the capacitance value of the capacitor and the resistance value of the resistor. .

図１１は、位相調整回路４９の構成例を示す図である。
図１１において、Ｉｉｎは位相調整回路４９の入力端子であり、Ｉｏｕｔは位相調整回路４９の出力端子である。 FIG. 11 is a diagram illustrating a configuration example of the phase adjustment circuit 49.
In FIG. 11, Iin is an input terminal of the phase adjustment circuit 49, and Iout is an output terminal of the phase adjustment circuit 49.

図１１（ａ）に示す位相調整回路４９は、入力端子Ｉｉｎと出力端子Ｉｏｕｔとの間に接続された可変抵抗Ｒ１１と、上記出力端子Ｉｏｕｔと上記可変抵抗Ｒ１１の端子との相互接続点とＧＮＤとの間に接続されたコンデンサＣ１１により構成される。そして、上記可変抵抗Ｒ１１の抵抗値を変化させることにより、位相の遅延時間を調整する。   11A includes a variable resistor R11 connected between the input terminal Iin and the output terminal Iout, a connection point between the output terminal Iout and the terminal of the variable resistor R11, and GND. And a capacitor C11 connected between the two. Then, the phase delay time is adjusted by changing the resistance value of the variable resistor R11.

図１１（ｂ）に示す位相調整回路４９は、入力端子Ｉｉｎと出力端子Ｉｏｕｔとの間に接続された抵抗Ｒ１２と、上記出力端子Ｉｏｕｔと上記抵抗Ｒ１２の端子との相互接続点とＧＮＤとの間に接続された可変容量Ｃ１２により構成される。そして、上記可変容量Ｃ１２の容量値を変化させることにより、位相の遅延時間を調整する。   The phase adjustment circuit 49 shown in FIG. 11B includes a resistor R12 connected between the input terminal Iin and the output terminal Iout, a connection point between the output terminal Iout and the terminal of the resistor R12, and GND. It is comprised by the variable capacity | capacitance C12 connected between. Then, the phase delay time is adjusted by changing the capacitance value of the variable capacitor C12.

図１１（ｃ）に示す位相調整回路４９は、入力端子Ｉｉｎと出力端子Ｉｏｕｔとの間に接続された電気的に抵抗値を変えることができる電子ボリュームＲ１３と、上記出力端子Ｉｏｕｔと上記電子ボリュームＲ１３の端子との相互接続点とＧＮＤとの間に接続されたコンデンサＣ１３により構成される。また、上記電子ボリュームＲ１３を調整するための抵抗制御信号が外部から入力され、上記電子ボリュームＲ１３に供給される。そして、上記抵抗制御信号により上記電子ボリュームＲ１３の抵抗値を変化させることで、位相の遅延時間を調整する。   The phase adjustment circuit 49 shown in FIG. 11C includes an electronic volume R13 that is connected between the input terminal Iin and the output terminal Iout and can electrically change a resistance value, the output terminal Iout, and the electronic volume. The capacitor C13 is connected between an interconnection point with the terminal of R13 and GND. Also, a resistance control signal for adjusting the electronic volume R13 is input from the outside and supplied to the electronic volume R13. Then, the phase delay time is adjusted by changing the resistance value of the electronic volume R13 by the resistance control signal.

このようにプリドライブ回路内に位相調整回路４９を設けることで、信号伝達回路４１および信号増幅回路４２を構成する素子等のばらつきによる位相の遅延を調整することができ、出力素子の動作の安定化を図ることができる。
なお、図１０に示すプリドライブ回路３２−１においては、信号伝達回路４１の前段に位相調整回路４９を設けたが、位相調整回路４９は信号伝達回路４１の後段に設けるようにしても良い。 Thus, by providing the phase adjustment circuit 49 in the pre-drive circuit, it is possible to adjust the phase delay due to variations in the elements constituting the signal transmission circuit 41 and the signal amplification circuit 42, and to stabilize the operation of the output element. Can be achieved.
In the pre-drive circuit 32-1 shown in FIG. 10, the phase adjustment circuit 49 is provided before the signal transmission circuit 41. However, the phase adjustment circuit 49 may be provided after the signal transmission circuit 41.

図１２は、第１の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。図１２に示す駆動装置は、上記図１９に示した駆動装置に対して、本実施形態によるプリドライブ回路を設けたものである。なお、この図１２において、図１９に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。   FIG. 12 is a diagram illustrating another configuration example of the drive device for the AC drive type PDP according to the first embodiment. The drive device shown in FIG. 12 is obtained by providing the predrive circuit according to the present embodiment with respect to the drive device shown in FIG. In FIG. 12, the same parts as those shown in FIG. 19 are denoted by the same reference numerals, and redundant description is omitted.

図１２において、３２−１〜３２−８はプリドライブ回路であり、上記駆動制御回路３１'からそれぞれ供給される制御信号を、スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４の基準電位にあわせた制御信号にそれぞれ電圧レベルを変換し供給する。すなわち、図１に示したプリドライブ回路と同様に、駆動制御回路３１'からそれぞれ供給される制御信号の基準電位を、駆動制御回路３１'の基準電位から出力素子の基準電位に変換して出力素子に供給する。
この図１２に示す駆動装置においては、スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４の基準電位が駆動動作において変化するので、プリドライブ回路３２−１〜３２−８をそれぞれ設けている。 In FIG. 12, reference numerals 32-1 to 32-8 denote pre-drive circuits, and control signals supplied from the drive control circuit 31 ′ are used as reference signals for the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4, respectively. The voltage level is converted and supplied to the control signal in accordance with the potential. That is, similar to the pre-drive circuit shown in FIG. 1, the reference potential of the control signal supplied from the drive control circuit 31 ′ is converted from the reference potential of the drive control circuit 31 ′ to the reference potential of the output element and output. Supply to the element.
In the driving apparatus shown in FIG. 12, since the reference potentials of switches SW4, SW5, SW4 ′, SW5 ′ and transistors Tr1 to Tr4 change in the driving operation, predrive circuits 32-1 to 32-8 are provided, respectively. Yes.

このように、駆動動作において基準電位が変化するスイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４のそれぞれに対してプリドライブ回路３２−１〜３２−８を設けることで、基準電位にあった制御信号がスイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４のそれぞれに供給されるので、各出力素子を安定して動作させることができる。
なお、図１２に示すプリドライブ回路３２−１〜３２−８には、上述した何れのプリドライブ回路を用いることができる。 In this way, by providing the pre-drive circuits 32-1 to 32-8 for the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4 whose reference potential changes in the driving operation, the reference potential is set. Since the existing control signal is supplied to each of the switches SW4, SW5, SW4 ′, SW5 ′ and the transistors Tr1 to Tr4, each output element can be stably operated.
Note that any of the predrive circuits described above can be used for the predrive circuits 32-1 to 32-8 shown in FIG.

以上、詳しく説明したように本実施形態によれば、プリドライブ回路内の信号伝達回路４１により、駆動制御回路３１から供給される制御信号の基準電位を出力素子（スイッチＳＷ４、ＳＷ５、ＳＷ４、ＳＷ５、トランジスタＴｒ１〜Ｔｒ４等）の基準電位に変換し、信号増幅回路４２にて増幅した後、出力素子に供給する。   As described above in detail, according to the present embodiment, the signal transmission circuit 41 in the pre-drive circuit uses the reference potential of the control signal supplied from the drive control circuit 31 as the output element (switches SW4, SW5, SW4, SW5). , Transistors Tr1 to Tr4, etc.) are converted into reference potentials, amplified by the signal amplifier circuit 42, and then supplied to the output elements.

これにより、駆動制御回路３１および制御信号の基準電位と出力素子の基準電位が異なっていたとしても、基準電位を絶縁して制御信号を出力素子に伝達することができるので、出力素子の電圧変動等が発生したとしても、その影響が駆動制御回路３１に及ぶことを防止することができる。したがって、プラズマディスプレイ装置を安定して駆動させることができ、プラズマディスプレイ装置の信頼性を向上させることができる。   As a result, even if the reference potential of the drive control circuit 31 and the control signal is different from the reference potential of the output element, the reference potential can be insulated and the control signal can be transmitted to the output element. And the like can be prevented from affecting the drive control circuit 31. Therefore, the plasma display device can be driven stably, and the reliability of the plasma display device can be improved.

例えば、信号伝達回路４１として光伝達回路４３を用いるようにした場合には、駆動制御回路３１と出力素子との間で制御信号を伝達しながらも、電気的な経路を完全に遮断することができる。これにより、出力素子の電圧変動等が発生したとしても、その影響が駆動制御回路３１に及ぶことを完全に防止することができ、プラズマディスプレイ装置の信頼性をさらに向上させることができる。   For example, when the optical transmission circuit 43 is used as the signal transmission circuit 41, the electrical path can be completely blocked while the control signal is transmitted between the drive control circuit 31 and the output element. it can. As a result, even if a voltage fluctuation or the like of the output element occurs, it is possible to completely prevent the influence from affecting the drive control circuit 31, and to further improve the reliability of the plasma display device.

また、例えば、プリドライブ回路内に位相調整回路４９を設けるようにした場合には、制御信号を出力素子の基準電位に変換する際に、信号伝達回路４１、信号増幅回路４２等により発生する位相の遅延を調整することができるので、各出力素子の動作タイミングを同期させることができ、プラズマディスプレイ装置を安定して駆動することができる。   Further, for example, when the phase adjustment circuit 49 is provided in the pre-drive circuit, the phase generated by the signal transmission circuit 41, the signal amplification circuit 42, etc. when the control signal is converted into the reference potential of the output element. Therefore, the operation timing of each output element can be synchronized, and the plasma display device can be driven stably.

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図１３は、第２の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。なお、この図１３に示す本実施形態の駆動装置は、例えば図１７、図１８に全体構成および１画素を構成する１つのセルの構成を示した交流駆動型ＰＤＰ装置に適用することが可能である。また、この図１２において、図１に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
FIG. 13 is a diagram illustrating a configuration example of a drive device for an AC drive type PDP according to the second embodiment. The drive device of this embodiment shown in FIG. 13 can be applied to, for example, the AC drive type PDP device shown in FIGS. 17 and 18 and showing the entire configuration and the configuration of one cell constituting one pixel. is there. In FIG. 12, the same parts as those shown in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.

第２の実施形態による駆動装置は、第１の実施形態による駆動装置では各出力素子に対してそれぞれプリドライブ回路を設けていたものを、共通電極Ｘ側および走査電極Ｙ側にそれぞれ１つのプリドライブ回路を設けて、プリドライブ回路内で各出力素子に対する制御信号の変換、生成等を行い、各出力素子に供給するようにしたものである。   The driving apparatus according to the second embodiment is different from the driving apparatus according to the first embodiment in that a pre-drive circuit is provided for each output element, and one pre-drive circuit is provided on each of the common electrode X side and the scanning electrode Y side. A drive circuit is provided, and a control signal for each output element is converted and generated in the pre-drive circuit and supplied to each output element.

図１３において、５１は駆動制御回路であり、５２および５２'はプリドライブ回路であり、駆動制御回路５１からプリドライブ回路５２、５２'にはそれぞれ１つの制御信号が供給される。なお、この制御信号は、各プリドライブ回路５２、５２'の後段に接続されるすべての出力素子（スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'）を制御するための制御信号である。   In FIG. 13, 51 is a drive control circuit, 52 and 52 ′ are pre-drive circuits, and one control signal is supplied from the drive control circuit 51 to each of the pre-drive circuits 52 and 52 ′. This control signal is a control signal for controlling all output elements (switches SW4, SW5, SW4 ′, SW5 ′) connected to the subsequent stage of each pre-drive circuit 52, 52 ′.

上記プリドライブ回路５２は、１つの信号伝達回路５３、１つの信号変換回路５４および出力素子の数（図１３に示す共通電極Ｘ側では２つ）の信号増幅回路５５−１、５５−２を備えている。
上記信号伝達回路５３は、駆動制御回路５１から供給される制御信号の基準電位を出力素子の基準電位に変換し出力する回路である。すなわち、上記信号伝達回路５３は、駆動制御回路５１から供給される上記駆動制御回路５１の基準電位（例えば、ＧＮＤ）を基準とした制御信号を、プリドライブ回路５２の後段に接続された出力素子の基準電位にあわせて制御信号の電圧レベルを変換する。この信号伝達回路５３は、例えば、フォトカプラ、カップリングコンデンサ、またはトランス等で構成することができる。 The pre-drive circuit 52 includes one signal transmission circuit 53, one signal conversion circuit 54, and signal amplification circuits 55-1 and 55-2 of the number of output elements (two on the common electrode X side shown in FIG. 13). I have.
The signal transmission circuit 53 is a circuit that converts the reference potential of the control signal supplied from the drive control circuit 51 to the reference potential of the output element and outputs it. That is, the signal transmission circuit 53 outputs a control signal based on the reference potential (for example, GND) of the drive control circuit 51 supplied from the drive control circuit 51 to an output element connected to the subsequent stage of the predrive circuit 52. The voltage level of the control signal is converted in accordance with the reference potential. The signal transmission circuit 53 can be constituted by, for example, a photocoupler, a coupling capacitor, or a transformer.

上記信号変換回路５４は、上記信号伝達回路５３により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、プリドライブ回路５２の後段に接続されたそれぞれの出力素子に対する制御信号を生成するとともに、適切なタイミングで信号増幅回路５５−１、５５−２に供給する。すなわち、上記信号変換回路５４は、上記信号伝達回路５３により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、後段に接続されたスイッチＳＷ４、ＳＷ５に対する２つの制御信号を生成し、信号増幅回路５５−１、５５−２にそれぞれ供給する。   The signal conversion circuit 54 generates a control signal for each output element connected to the subsequent stage of the pre-drive circuit 52, based on the control signal whose voltage level is converted to the reference potential of the output element by the signal transmission circuit 53. At the same time, the signal is supplied to the signal amplifier circuits 55-1 and 55-2 at an appropriate timing. That is, the signal conversion circuit 54 generates two control signals for the switches SW4 and SW5 connected in the subsequent stage based on the control signal whose voltage level is converted to the reference potential of the output element by the signal transmission circuit 53. , And supplied to the signal amplification circuits 55-1 and 55-2, respectively.

上記信号増幅回路５５−１、５５−２は、上記信号変換回路５４により分離され供給される制御信号を、出力素子の駆動レベルに増幅し、出力素子であるスイッチＳＷ４、ＳＷ５に供給する。
走査電極Ｙ側のプリドライブ回路５２'は、上述した共通電極Ｘ側の上記プリドライブ回路５２と同じ構成であるので、説明は省略する。 The signal amplification circuits 55-1 and 55-2 amplify the control signal separated and supplied by the signal conversion circuit 54 to the drive level of the output element, and supply it to the switches SW 4 and SW 5 that are output elements.
The pre-drive circuit 52 ′ on the scanning electrode Y side has the same configuration as the above-described pre-drive circuit 52 on the common electrode X side, and thus description thereof is omitted.

図１４は、第２の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。なお、この図１４において、図１２および図１９に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。   FIG. 14 is a diagram illustrating another configuration example of the drive device for the AC drive type PDP according to the second embodiment. In FIG. 14, the same parts as those shown in FIGS. 12 and 19 are denoted by the same reference numerals, and redundant description is omitted.

図１４に示す駆動装置は、電源回収回路２１、２１'を備えた駆動装置に図１３に示した駆動装置と同様に、共通電極Ｘ側および走査電極Ｙ側にそれぞれ１つのプリドライブ回路を設けて、プリドライブ回路内で各出力素子に対する制御信号の変換、生成等を行い、各出力素子に供給するようにしたものである。   The drive device shown in FIG. 14 is provided with one predrive circuit on each of the common electrode X side and the scan electrode Y side in the drive device provided with the power recovery circuits 21 and 21 ′, similarly to the drive device shown in FIG. Thus, control signals for each output element are converted and generated in the pre-drive circuit and supplied to each output element.

図１４において、５６は駆動制御回路であり、５７および５７'はプリドライブ回路であり、図１３に示した駆動制御回路５１およびプリドライブ回路５２、５２'と同じ機能を有する。   14, 56 is a drive control circuit, 57 and 57 'are pre-drive circuits, and have the same functions as the drive control circuit 51 and the pre-drive circuits 52 and 52' shown in FIG.

上記プリドライブ回路５７は、１つの信号伝達回路５８、１つの信号変換回路５９および出力素子の数（図１４に示す共通電極Ｘ側では４つ）の信号増幅回路６０−１、６０−２、６０−３、６０−４を備えている。
上記信号伝達回路５８は、図１３に示した信号伝達回路５３と同様に、駆動制御回路５６から供給される制御信号の基準電位を出力素子の基準電位に変換し信号変換回路５９に出力する回路である。 The pre-drive circuit 57 includes one signal transmission circuit 58, one signal conversion circuit 59, and signal amplification circuits 60-1, 60-2 of the number of output elements (four on the common electrode X side shown in FIG. 14), 60-3 and 60-4.
Similar to the signal transmission circuit 53 shown in FIG. 13, the signal transmission circuit 58 converts the reference potential of the control signal supplied from the drive control circuit 56 into the reference potential of the output element and outputs the reference potential to the signal conversion circuit 59. It is.

また、信号変換回路５９は、図１３に示した信号変換回路５４と同様に、上記信号伝達回路５８により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、プリドライブ回路５７の後段に接続されたそれぞれの出力素子に対する制御信号を生成するとともに、適切なタイミングで信号増幅回路６０−１〜６０−４に供給する。すなわち、上記信号変換回路５９は、上記信号伝達回路５８により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、後段に接続されたスイッチＳＷ４、ＳＷ５およびトランジスタＴｒ１、Ｔｒ２のそれぞれに対する４つの制御信号を生成し、信号増幅回路６０−１〜６０−４にそれぞれ供給する。   Similarly to the signal conversion circuit 54 shown in FIG. 13, the signal conversion circuit 59 is based on the control signal whose voltage level is converted to the reference potential of the output element by the signal transmission circuit 58. A control signal for each output element connected to the subsequent stage is generated and supplied to the signal amplifier circuits 60-1 to 60-4 at an appropriate timing. That is, the signal conversion circuit 59 is connected to the switches SW4 and SW5 and the transistors Tr1 and Tr2 connected to the subsequent stage based on the control signal whose voltage level is converted to the reference potential of the output element by the signal transmission circuit 58. Four control signals are generated and supplied to the signal amplifier circuits 60-1 to 60-4, respectively.

上記信号増幅回路６０−１〜６０−４は、上記信号変換回路５９により分離され、それぞれ供給される制御信号を、出力素子の駆動レベルに増幅し、出力素子であるスイッチＳＷ４、ＳＷ５およびトランジスタＴｒ１、Ｔｒ２にそれぞれ供給する。
なお、走査電極Ｙ側のプリドライブ回路５７'についても、上述したプリドライブ回路５７と同じ構成である。 The signal amplification circuits 60-1 to 60-4 are separated by the signal conversion circuit 59 and amplify the control signals supplied to the drive levels of the output elements, and the switches SW4 and SW5 as the output elements and the transistor Tr1. , Tr2 respectively.
Note that the pre-drive circuit 57 ′ on the scanning electrode Y side has the same configuration as the pre-drive circuit 57 described above.

以上、説明したように第２の実施形態によれば、共通電極Ｘ側および走査電極Ｙ側のそれぞれに１つのプリドライブ回路を設け、プリドライブ回路内の信号伝達回路の後段に接続された信号変換回路により、プリドライブ回路に接続されたそれぞれの出力素子に対する制御信号に供給された制御信号を分離し出力素子に供給する。   As described above, according to the second embodiment, one predrive circuit is provided on each of the common electrode X side and the scan electrode Y side, and the signal connected to the subsequent stage of the signal transmission circuit in the predrive circuit. By the conversion circuit, the control signal supplied to the control signal for each output element connected to the pre-drive circuit is separated and supplied to the output element.

これにより、出力素子毎にプリドライブ回路を設けたときよりも、少ない信号伝達回路の数で制御信号の基準電位と出力素子の基準電位とを絶縁して制御信号を出力素子に伝達することができる。したがって、僅かな回路を追加するだけで、プラズマディスプレイ装置を安定して駆動させることができ、プラズマディスプレイ装置の信頼性を向上させることができる。   As a result, the control signal can be transmitted to the output element by insulating the reference potential of the control signal and the reference potential of the output element with a smaller number of signal transmission circuits than when a pre-drive circuit is provided for each output element. it can. Therefore, the plasma display device can be driven stably only by adding a few circuits, and the reliability of the plasma display device can be improved.

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１５は、第３の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。なお、この図１５において、図１９に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。
図１５において、６１および６１'は電圧検出回路であり、電力回収回路２１、２１'がそれぞれ備えるコンデンサＣ２、Ｃ３の電極間の電位差を検出し、検出結果を電源制御回路６２に供給する。 (Third embodiment)
Next, a third embodiment of the present invention will be described.
FIG. 15 is a diagram illustrating a configuration example of a drive device for an AC drive type PDP according to the third embodiment. In FIG. 15, the same parts as those shown in FIG. 19 are denoted by the same reference numerals, and redundant description is omitted.
In FIG. 15, reference numerals 61 and 61 ′ denote voltage detection circuits, which detect a potential difference between the electrodes of capacitors C <b> 2 and C <b> 3 provided in the power recovery circuits 21 and 21 ′ and supply the detection result to the power supply control circuit 62.

電源制御回路６２は、上記電圧検出回路６１、６１'から供給されるコンデンサＣ２、Ｃ３の電極間の電位差の検出結果に基づいて、電力回収回路２１、２１'がそれぞれ正常に動作しているか否か判断する。すなわち、電源制御回路６２は、上記電圧検出回路６１、６１'から供給される検出結果であるコンデンサＣ２、Ｃ３の電極間の電位差が、電力回収回路２１、２１'が正常に動作している場合に示す電位差であるか否か判断する。   The power supply control circuit 62 determines whether or not the power recovery circuits 21 and 21 ′ are operating normally based on the detection result of the potential difference between the electrodes of the capacitors C2 and C3 supplied from the voltage detection circuits 61 and 61 ′. Judge. That is, when the power recovery circuit 21, 21 'is operating normally because of the potential difference between the electrodes of the capacitors C2, C3, which is the detection result supplied from the voltage detection circuit 61, 61'. Whether the potential difference is as shown in FIG.

ここで、例えば電力回収回路２１が正常に動作している場合には、コンデンサＣ２の両端の電位差（第２の信号ラインＯＵＴＢとトランジスタＴｒ１およびＴｒ２の相互接続点との電位差）が、図１６に示すようにＶｓ／４となるので、上記判断は、上記電圧検出回路６１、６１'から供給されるコンデンサＣ２、Ｃ３の電極間の電位差の検出結果がＶｓ／４であるか否かにより判断する。   Here, for example, when the power recovery circuit 21 is operating normally, the potential difference between both ends of the capacitor C2 (potential difference between the second signal line OUTB and the interconnection point of the transistors Tr1 and Tr2) is shown in FIG. As shown, Vs / 4 is used, and therefore the above determination is made based on whether or not the detection result of the potential difference between the electrodes of the capacitors C2 and C3 supplied from the voltage detection circuits 61 and 61 ′ is Vs / 4. .

その結果、電力回収回路２１、２１'の少なくとも何れかが正常に動作していない、すなわち、電圧検出回路６１、６１'から供給された検出結果と電力回収回路２１、２１'が正常に動作している場合に示す値とが異なると判断した場合には、電源制御回路６２は電源回路６３を制御して出力電圧Ｖｓ／２、Ｖｗを下げる。   As a result, at least one of the power recovery circuits 21, 21 ′ is not operating normally, that is, the detection result supplied from the voltage detection circuits 61, 61 ′ and the power recovery circuits 21, 21 ′ operate normally. When the power supply control circuit 62 determines that the value shown in FIG. 3 is different from the value shown, the power supply control circuit 62 controls the power supply circuit 63 to lower the output voltages Vs / 2 and Vw.

以上、説明したように第３の実施形態によれば、電力回収回路２１、２１'がそれぞれ備えるコンデンサＣ２、Ｃ３の電極間の電位差を検出し、検出結果と電力回収回路２１、２１'が正常に動作している場合に示す値とが異なると判断した場合には、プラズマディスプレイ装置に供給する出力電圧を下げるようにする。これにより、素子破壊等が発生する前に、プラズマディスプレイ装置の動作を停止することができ、プラズマディスプレイ装置の信頼性を向上させることができる。   As described above, according to the third embodiment, the potential difference between the electrodes of the capacitors C2 and C3 included in the power recovery circuits 21 and 21 ′ is detected, and the detection result and the power recovery circuits 21 and 21 ′ are normal. When it is determined that the value is different from the value shown in the operation, the output voltage supplied to the plasma display device is lowered. As a result, the operation of the plasma display device can be stopped before element destruction or the like occurs, and the reliability of the plasma display device can be improved.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。   The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

第１の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。It is a figure which shows the structural example of the drive device of AC drive type PDP by 1st Embodiment. 第１の実施形態による交流駆動型ＰＤＰの駆動装置の動作を説明するための概念図である。It is a conceptual diagram for demonstrating operation | movement of the drive device of AC drive type PDP by 1st Embodiment. プリドライブ回路の一構成例を示すブロック図である。It is a block diagram which shows one structural example of a predrive circuit. プリドライブ回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a predrive circuit. 光伝達回路の構成例を示す図である。It is a figure which shows the structural example of an optical transmission circuit. プリドライブ回路の動作例を説明するための図である。It is a figure for demonstrating the operation example of a predrive circuit. プリドライブ回路の動作を示すタイムチャートである。It is a time chart which shows operation | movement of a predrive circuit. プリドライブ回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a predrive circuit. 電源電圧維持回路の構成例を示す図である。It is a figure which shows the structural example of a power supply voltage maintenance circuit. プリドライブ回路の他の構成例を示すブロック図である。It is a block diagram which shows the other structural example of a predrive circuit. 位相調整回路の構成例を示す図である。It is a figure which shows the structural example of a phase adjustment circuit. 第１の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。It is a figure which shows the other structural example of the drive device of alternating current drive type PDP by 1st Embodiment. 第２の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。It is a figure which shows the structural example of the drive device of AC drive type PDP by 2nd Embodiment. 第２の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。It is a figure which shows the other structural example of the drive device of alternating current drive type PDP by 2nd Embodiment. 第３の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。It is a figure which shows the structural example of the drive device of AC drive type PDP by 3rd Embodiment. 第３の実施形態による交流駆動型ＰＤＰの駆動装置の動作を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating operation | movement of the drive device of AC drive type PDP by 3rd Embodiment. 交流駆動型ＰＤＰ装置の全体構成を示す図である。It is a figure which shows the whole structure of an alternating current drive type PDP apparatus. １画素である第ｉ行第ｊ列のセルＣijの断面構成を示す図である。It is a figure which shows the cross-sectional structure of the cell Cij of the i-th row | line | column j which is 1 pixel. 交流駆動型ＰＤＰの駆動装置の回路構成例を示す図である。It is a figure which shows the circuit structural example of the drive device of alternating current drive type PDP. 図１９に示す交流駆動型ＰＤＰの駆動装置による駆動波形を示すタイムチャートである。It is a time chart which shows the drive waveform by the drive device of AC drive type PDP shown in FIG.

符号の説明Explanation of symbols

１ 交流駆動型ＰＤＰ
２０ 負荷
３１ 駆動制御回路
３２−１〜３２−８ プリドライブ回路
４１ 信号伝達回路
４２ 信号増幅回路
４３ 光伝達回路
４７ 電源電圧維持回路
ＯＵＴＡ 第１の信号ライン
ＯＵＴＢ 第２の信号ライン
ＯＵＴＡ' 第３の信号ライン
ＯＵＴＢ' 第４の信号ライン 1 AC drive type PDP
20 load 31 drive control circuit 32-1 to 32-8 pre-drive circuit 41 signal transmission circuit 42 signal amplification circuit 43 optical transmission circuit 47 power supply voltage maintenance circuit OUTA first signal line OUTB second signal line OUTA ′ third Signal line OUTB 'Fourth signal line

Claims (2)

表示セルに電圧を印加して放電を行うために設けられた電極に対して電圧を供給する出力素子の基準電位と、上記出力素子を制御する駆動制御回路から出力される制御信号の基準電位とが異なるプラズマディスプレイ装置であって、
電荷を蓄積するためのコンデンサを有し、上記電極を介して表示セルとの間で電荷の授受を行う電力回収回路と、
上記電力回収回路の電力回収電圧として上記コンデンサの電極間の電位差を検出する電圧検出回路とを備え、
上記電圧検出回路により検出された電力回収電圧が、上記電力回収回路が正常に動作しているときの電力回収電圧と異なる場合には、プラズマディスプレイ装置を駆動させるための電源電圧を下げるようにしたことを特徴とするプラズマディスプレイ装置。 A reference potential of an output element that supplies a voltage to an electrode provided to discharge by applying a voltage to a display cell; and a reference potential of a control signal output from a drive control circuit that controls the output element; Is a different plasma display device,
A power recovery circuit having a capacitor for accumulating charges and transferring charges to and from the display cells via the electrodes;
A voltage detection circuit for detecting a potential difference between the electrodes of the capacitor as a power recovery voltage of the power recovery circuit;
When the power recovery voltage detected by the voltage detection circuit is different from the power recovery voltage when the power recovery circuit is operating normally, the power supply voltage for driving the plasma display device is lowered. A plasma display device. 表示セルに電圧を印加して放電を行うために設けられた電極に対して電圧を供給する出力素子の基準電位と、上記出力素子を制御する駆動制御回路から出力される制御信号の基準電位とが異なるプラズマディスプレイ装置の制御方法であって、
上記電極を介して表示セルとの間で電荷の授受を行う電力回収回路の電力回収電圧として、上記電力回収回路が有する電荷を蓄積するためのコンデンサの電極間の電位差を検出し、
検出した電力回収電圧が、上記電力回収回路が正常に動作しているときの電力回収電圧と異なる場合には、プラズマディスプレイ装置を駆動させるための電源電圧を下げるようにしたことを特徴とするプラズマディスプレイ装置の制御方法。 A reference potential of an output element that supplies a voltage to an electrode provided to discharge by applying a voltage to a display cell; and a reference potential of a control signal output from a drive control circuit that controls the output element; Is a control method of different plasma display devices,
Detecting the potential difference between the electrodes of the capacitor for accumulating the charge possessed by the power recovery circuit as the power recovery voltage of the power recovery circuit for transferring charges to and from the display cell via the electrodes;
A plasma characterized in that when the detected power recovery voltage is different from the power recovery voltage when the power recovery circuit is operating normally, the power supply voltage for driving the plasma display device is lowered. Control method of display device.
JP2003338461A 2003-09-29 2003-09-29 Plasma display device and control method thereof Expired - Fee Related JP3609823B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003338461A JP3609823B2 (en) 2003-09-29 2003-09-29 Plasma display device and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003338461A JP3609823B2 (en) 2003-09-29 2003-09-29 Plasma display device and control method thereof

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2001012418A Division JP2002215087A (en) 2001-01-19 2001-01-19 Plasma display device and control method therefor

Publications (2)

Publication Number Publication Date
JP2004029850A JP2004029850A (en) 2004-01-29
JP3609823B2 true JP3609823B2 (en) 2005-01-12

Family

ID=31185615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003338461A Expired - Fee Related JP3609823B2 (en) 2003-09-29 2003-09-29 Plasma display device and control method thereof

Country Status (1)

Country Link
JP (1) JP3609823B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4532244B2 (en) * 2004-11-19 2010-08-25 日立プラズマディスプレイ株式会社 Plasma display device

Also Published As

Publication number Publication date
JP2004029850A (en) 2004-01-29

Similar Documents

Publication Publication Date Title
KR100845649B1 (en) Plasma display device and method for controlling the same
US7242373B2 (en) Circuit for driving flat display device
US20050168410A1 (en) Drive circuit and drive method
US7102598B2 (en) Predrive circuit, drive circuit and display device
US20020097003A1 (en) Method of driving plasma display device and plasma display device
US7274342B2 (en) Drive circuit and plasma display device
US7136032B2 (en) Plasma display apparatus
US7852292B2 (en) Plasma display apparatus and driving method thereof
KR20070062366A (en) Plasma display apparatus
US7633497B2 (en) Drive circuit of plasma display device
JP3980924B2 (en) Pre-drive circuit, drive circuit and display device
US7598932B2 (en) Plasma display apparatus and driving method thereof
US7307603B2 (en) Driving circuit, driving method, and plasma display device
JP3609823B2 (en) Plasma display device and control method thereof
US7474278B2 (en) Plasma display apparatus and method of driving the same
JP3947438B2 (en) Pre-drive circuit and display device
US20060001609A1 (en) Plasma display apparatus and driving method thereof
US20050200565A1 (en) Method for driving display panel
JP2005208167A (en) Plasma display equipment

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040629

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040830

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041014

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071022

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081022

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091022

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091022

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101022

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111022

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121022

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121022

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121022

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees