JP3606685B2 - プローブピン及びそれを有するコンタクター - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路等の電気特性を測定するプローブカードに関し、特に、プローブカードを構成し、前記半導体回路等の電極に接する重要部のプローブピン、並びに前記プローブピンが回路接続されているコンタクターに関する。
【０００２】
【従来技術】
半導体集積回路等の製造工程においては、一般に半導体ウェハーに多数のチップが形成された段階で、各チップの電気的特性を測定し、動作特性の良否判定を行なう。この測定には、多数のプローブピンが被検査体の電極形状に応じて植設されているコンタクターをプローブカードに用いる。
【０００３】
一般に、プローブカードは、複数のプローブピンを電極に接触させるために、複数のプローブピン先端部がつくる仮想的な面の平坦度や、被検査体の電極の平坦度、更には評価装置に組み込んだ場合の両者の平行度等の誤差を吸収し、接触抵抗値が安定するのに必要な荷重を負荷して用いる。そのためプローブピンは、被検査体と接触する先端部とプローブカードの基板部への固定部分との間が弾性的に撓む様に設計される。このプローブピンを撓ませる量をオーバードライブと称する。
【０００４】
一方、近年の半導体の微細化、高集積化に伴いプローブピンの配置は狭ピッチ化が進んでいる。この場合、プローブピン先端位置の高精度化が必要であるにもかかわらず、プローブピンの直径が小さくなり、必要なオーバードライブを数万乃至数十万回負荷した場合に、プローブピンの塑性変形が起こり、プローブピン先端の位置精度が悪くなるという問題があった。更に最近のウェハーテストにおいては、ウェハーを１００℃程度まで加熱した状態でテストする高温測定が普及しつつあり、プローブピンのクリープ変形等による位置精度の悪化が問題になっている。
【０００５】
現在、使用されているプローブピンの大半はＷを材料とする線材の一本一本をプリント配線基板に植設して作製されているが、最近の狭ピッチ、高密度化への要求に対し、その製造方法及びプローブピン先端位置精度の両面において対応が困難になりつつある。
【０００６】
そこで、ＶＬＳ成長で形成した針状単結晶を応用する方法が提案さており（特開平５−１９８６３６号公報、特開平５−２１５７７４号公報、特開平５−２１８１５６号公報参照）、これらの方法によって、狭ピッチで高密度のプローブカードの製造が容易になり、しかも高精度にプローブピンを配置することができる様になった。
【０００７】
上記方法で得られるプローブピンは、針状単結晶を導電化するために導電膜で被覆されるが、導電膜だけでは電極との接触部分の耐久性が維持できないため、導電膜の表面上全面に更に接点材料を被覆した構造を採用している。そのため、プローブカードとして使用する初期においてプローブピン先端位置の精度に問題はないが、数万乃至数十万回のコンタクト後では、被覆した膜の永久変形が生じ、プローブピン先端の位置精度が悪化するという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明は、上述したような従来の問題点に鑑みてなされたものであって、最近の狭ピッチ、高密度化に対応でき、プローブピンに要求されるオーバードライブを数十万回以上負荷しても、プローブピン先端の位置精度を維持できるプローブピン、そしてコンタクターを提供し、もって長期耐久性を有するプローブカードを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、ＳＯＩウエハー上に電極ラインを作成し、前記電極ライン上の所定の位置にＡｕバンプを作成し、その位置に針状単結晶を成長させ、前記針状単結晶の先端部分を研磨し、所定長さに揃え、しかる後に前記針状単結晶の表面に導電膜を設けた半導体計測用のプローブピンであって、前記導電膜が無電解Ｎｉメッキ、電気Ａｕメッキからなり、更に先端部のみに電解Ｐｄメッキしたことを特徴とするプローブピンであり、又、前記プローブピンを有するコンタクターである。
【００１０】
【発明の実施形態】
以下、図をもって、本発明を説明する。
本発明のプローブピンは、図１に例示されるとおり、針状単結晶１の表面に導電膜２が設けられ、更に先端部には接点材料３が被覆された構造を有するものである。
【００１１】
本発明の針状単結晶について、その材質は例えばＶＬＳ成長によって形成されるものが使用でき、具体的には、Ｓｉ、ＬａＢ６、Ｇｅ、α−Ａｌ２Ｏ３、ＧａＡｓ、ＧａＰ、ＭｇＯ、ＮｉＯ、ＳｉＣ、ＩｎＧａ等である。このうち、半導体と同じ材質のＳｉが熱膨張率等の特性が同じであり、プローブピンの位置精度が高温でも変化しにくいという理由から好ましい。また、一般的に、針状単結晶の太さは数〜１００μｍであり、長さは数百μｍ〜数ｍｍである。
【００１２】
前記針状単結晶１は、導電化する目的で表面に一般的に導電膜２を設けるが、この導電膜２はＡｕ、Ｃｕ等の低電気抵抗の金属をめっき法、蒸着法、スパッタリング法等のいろいろな公知の方法を用いて形成することができる。この場合、オーバードライブによる導電性膜の塑性変形をなるべく小さく抑えるため、延性材料のＡｕをめっき法で形成するのが好ましく、その厚みは１．０〜３．０μｍが好ましい。
【００１３】
本発明におけるプローブピンの先端部とは、オーバードライブを加えたとき発生するプローブピンの撓みが少ない部分を意味し、一般的には、プローブピン全長が１６００μｍの場合最先端から３００μｍ程度である。プローブピンの先端部で、接点材料３で被覆する部分の長さは、最先端から２０〜２００μｍ程度が好ましい。この長さが短かい場合には時として最先端部での接点材料の膜の剥離が起きることがあり、長すぎるとオーバードライブによる接点材料３の塑性変形が起きプローブピンの位置精度を悪化させることがある。前記接点材料３の厚みは、プローブピンの受ける荷重によって異なるが、例えば、接触荷重０．１〜１．０ｇｆの場合、０．２μｍ以上が好ましい。その厚みの上限については、特に定めるべき理由はないが、一般的には１．２μｍ程度あれば十分である。尚、本発明ではプローブピンの最先端部の形状は問わず、例えば円錐型や先端が丸くなった形状でも可能である。
【００１４】
本発明で用いられる接点材料とは、溶着及び接点移動が少なく、耐食性が良く、実使用条件下数十万回以上のコンタクトでも消耗が少ない耐久性の優れた金属であり、例えば、Ｐｄ、Ｉｒ、Ｒｈ、Ｎｉ等の金属や、ＰｄにＡｇ、Ｃｕ、Ｐｔ、Ａｕ等の金属を添加したＰｄ合金、ＡｇにＳｎ、Ｉｎ、Ｚｎ、Ｃｕ等の酸化物を添加したＡｇ合金等が挙げられる。これ等のうち、Ｐｄは後述のとおり容易にめっきができ、針状単結晶表面簡便に被覆することができ、しかも耐久性にすぐれることから、好ましく用いられる。
【００１５】
前記接点材料３を針状単結晶１の先端部分のみに形成する方法としては、例えば、接点材料を成膜しない部分をレジスト等でマスキングし、めっき法、蒸着法、スパッタリング法等の成膜法を用いて被覆し、マスキング材を後で除去することで容易に形成することができるが、マスキング材を用いず、直接先端部のみにめっきする方法が製法が容易でより好ましい。また、接点材料で針状単結晶を被覆する他の方法としては、針状単結晶の全体を前記成膜法で被覆した後、先端部を除く不要部分をエッチング除去する方法でも可能である。
【００１６】
【実施例】
以下、実施例及び比較例を用いて、本発明を更に詳細に説明する。
〔実施例１〜７、比較例１〜３〕
＜中間体の準備＞
図２に例示するとおり、ＳＯＩウエハー８の上に電極ライン７をエッチング法で作成し、更に前記電極ライン７上の所定の位置にＡｕバンプを作成し、その位置にＳｉの針状単結晶をＶＬＳ法にて形成させ、更に前記針状単結晶の先端部分を研磨し、所定の長さを揃える。次に、前記針状単結晶１及び電極ライン７の表面に無電解めっきでＮｉ下地膜４を０．１μｍの厚さで形成し、更に、導電膜のＡｕ膜５を電気めっき法で１．０〜３．０μｍの厚さで成膜した。尚、このとき目標としたプローブピン配置のパターンはロの字型に６０μｍピッチで３００本配置した形状である。上記操作において、Ａｕバンプの大きさ、研磨時の寸法、Ａｕ膜の厚みを調整することで、針状単結晶の直径が１５〜１８μｍ、長さが１０００〜２０００μｍ、Ａｕ膜厚が１．０〜３．０μｍのプローブピンを有するコンタクター中間体を準備し、以降の操作の試料とした。
【００１７】
＜実施例１〜７＞
前記試料中から適宜選択し、プローブピンの先端から約１００μｍを、市販されている筆めっき用電解Ｐｄめっき液で浸した筆に差し込み、プローブピン先端部にＰｄをめっきした。筆には片側に白金電極を差し込み、ＳＯＩウエハー８に形成した電極ライン７との間に電流を流しめっきした。 このときの電流密度は５００ｍＡ／ｍｍ２で、めっき液温度は２３℃で、１分間のめっきで厚さ０．６μｍのＰｄ膜６を成膜することができた。
【００１８】
上記操作で得たコンタクターについて、後述のプロービング耐久性試験を行い、その前後のプローブピン先端の位置ズレ量を測定した。この結果を表１に示す。尚、プロービング耐久性試験は、オーバードライブを４０μｍで負荷し、サイクルタイム１７５ｍｓｅｃ、コンタクト時間１２５ｍｓｅｃの条件で１００万回行なった。また、プローブピン先端の位置の測定は、ＸＹステージ（測定精度±１μｍ）付きの工場顕微鏡を使用し、倍率２００倍で耐久性試験前後のプローブピン先端の位置座標を測定することで求めた。
【００１９】
【表１】
【００２０】
＜比較例１〜３＞
前記試料を用い、実施例と同一の方法で、市販されている電解Ｐｄめっき液（液温６０℃）にＳＯＩウエハーごと浸し、電流密度２ｍＡ／ｄｍ２で４０〜２００秒間めっきし、０．２〜１．０μｍの厚さのＰｄ膜３をプローブピンの全表面及び電極ライン部分に成膜した（図３参照）。この操作で得られたコンタクターを、実施例１〜６と同一の評価を行った。この結果を表１に併せて記載する。
【００２１】
【発明の効果】
本発明のプローブピン並びにコンタクターは、実施例から明かのとおり、１００万回のオーバードライブを負荷されてもプローブピンの位置精度が維持でき、長寿命であるという特徴を有しているので、最近の半導体回路の狭ピッチ化、高密度化にも対応でき、有用である。
【図面の簡単な説明】
【図１】本発明のプローブピンの一例を示す断面図。
【図２】本発明の実施例に係るプローブピンを示す断面図。
【図３】比較例に係る公知のプローブピンを示す断面図。
【符号の説明】
１ 針状単結晶
２ 導電性膜
３ 接点材料
４ Ｎｉ下地膜
５ Ａｕ膜
６ Ｐｄ膜
７ 電極ライン
８ ＳＯＩウエハー
９ コンタクター
【発明の属する技術分野】
本発明は、半導体集積回路等の電気特性を測定するプローブカードに関し、特に、プローブカードを構成し、前記半導体回路等の電極に接する重要部のプローブピン、並びに前記プローブピンが回路接続されているコンタクターに関する。
【０００２】
【従来技術】
半導体集積回路等の製造工程においては、一般に半導体ウェハーに多数のチップが形成された段階で、各チップの電気的特性を測定し、動作特性の良否判定を行なう。この測定には、多数のプローブピンが被検査体の電極形状に応じて植設されているコンタクターをプローブカードに用いる。
【０００３】
一般に、プローブカードは、複数のプローブピンを電極に接触させるために、複数のプローブピン先端部がつくる仮想的な面の平坦度や、被検査体の電極の平坦度、更には評価装置に組み込んだ場合の両者の平行度等の誤差を吸収し、接触抵抗値が安定するのに必要な荷重を負荷して用いる。そのためプローブピンは、被検査体と接触する先端部とプローブカードの基板部への固定部分との間が弾性的に撓む様に設計される。このプローブピンを撓ませる量をオーバードライブと称する。
【０００４】
一方、近年の半導体の微細化、高集積化に伴いプローブピンの配置は狭ピッチ化が進んでいる。この場合、プローブピン先端位置の高精度化が必要であるにもかかわらず、プローブピンの直径が小さくなり、必要なオーバードライブを数万乃至数十万回負荷した場合に、プローブピンの塑性変形が起こり、プローブピン先端の位置精度が悪くなるという問題があった。更に最近のウェハーテストにおいては、ウェハーを１００℃程度まで加熱した状態でテストする高温測定が普及しつつあり、プローブピンのクリープ変形等による位置精度の悪化が問題になっている。
【０００５】
現在、使用されているプローブピンの大半はＷを材料とする線材の一本一本をプリント配線基板に植設して作製されているが、最近の狭ピッチ、高密度化への要求に対し、その製造方法及びプローブピン先端位置精度の両面において対応が困難になりつつある。
【０００６】
そこで、ＶＬＳ成長で形成した針状単結晶を応用する方法が提案さており（特開平５−１９８６３６号公報、特開平５−２１５７７４号公報、特開平５−２１８１５６号公報参照）、これらの方法によって、狭ピッチで高密度のプローブカードの製造が容易になり、しかも高精度にプローブピンを配置することができる様になった。
【０００７】
上記方法で得られるプローブピンは、針状単結晶を導電化するために導電膜で被覆されるが、導電膜だけでは電極との接触部分の耐久性が維持できないため、導電膜の表面上全面に更に接点材料を被覆した構造を採用している。そのため、プローブカードとして使用する初期においてプローブピン先端位置の精度に問題はないが、数万乃至数十万回のコンタクト後では、被覆した膜の永久変形が生じ、プローブピン先端の位置精度が悪化するという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明は、上述したような従来の問題点に鑑みてなされたものであって、最近の狭ピッチ、高密度化に対応でき、プローブピンに要求されるオーバードライブを数十万回以上負荷しても、プローブピン先端の位置精度を維持できるプローブピン、そしてコンタクターを提供し、もって長期耐久性を有するプローブカードを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、ＳＯＩウエハー上に電極ラインを作成し、前記電極ライン上の所定の位置にＡｕバンプを作成し、その位置に針状単結晶を成長させ、前記針状単結晶の先端部分を研磨し、所定長さに揃え、しかる後に前記針状単結晶の表面に導電膜を設けた半導体計測用のプローブピンであって、前記導電膜が無電解Ｎｉメッキ、電気Ａｕメッキからなり、更に先端部のみに電解Ｐｄメッキしたことを特徴とするプローブピンであり、又、前記プローブピンを有するコンタクターである。
【００１０】
【発明の実施形態】
以下、図をもって、本発明を説明する。
本発明のプローブピンは、図１に例示されるとおり、針状単結晶１の表面に導電膜２が設けられ、更に先端部には接点材料３が被覆された構造を有するものである。
【００１１】
本発明の針状単結晶について、その材質は例えばＶＬＳ成長によって形成されるものが使用でき、具体的には、Ｓｉ、ＬａＢ６、Ｇｅ、α−Ａｌ２Ｏ３、ＧａＡｓ、ＧａＰ、ＭｇＯ、ＮｉＯ、ＳｉＣ、ＩｎＧａ等である。このうち、半導体と同じ材質のＳｉが熱膨張率等の特性が同じであり、プローブピンの位置精度が高温でも変化しにくいという理由から好ましい。また、一般的に、針状単結晶の太さは数〜１００μｍであり、長さは数百μｍ〜数ｍｍである。
【００１２】
前記針状単結晶１は、導電化する目的で表面に一般的に導電膜２を設けるが、この導電膜２はＡｕ、Ｃｕ等の低電気抵抗の金属をめっき法、蒸着法、スパッタリング法等のいろいろな公知の方法を用いて形成することができる。この場合、オーバードライブによる導電性膜の塑性変形をなるべく小さく抑えるため、延性材料のＡｕをめっき法で形成するのが好ましく、その厚みは１．０〜３．０μｍが好ましい。
【００１３】
本発明におけるプローブピンの先端部とは、オーバードライブを加えたとき発生するプローブピンの撓みが少ない部分を意味し、一般的には、プローブピン全長が１６００μｍの場合最先端から３００μｍ程度である。プローブピンの先端部で、接点材料３で被覆する部分の長さは、最先端から２０〜２００μｍ程度が好ましい。この長さが短かい場合には時として最先端部での接点材料の膜の剥離が起きることがあり、長すぎるとオーバードライブによる接点材料３の塑性変形が起きプローブピンの位置精度を悪化させることがある。前記接点材料３の厚みは、プローブピンの受ける荷重によって異なるが、例えば、接触荷重０．１〜１．０ｇｆの場合、０．２μｍ以上が好ましい。その厚みの上限については、特に定めるべき理由はないが、一般的には１．２μｍ程度あれば十分である。尚、本発明ではプローブピンの最先端部の形状は問わず、例えば円錐型や先端が丸くなった形状でも可能である。
【００１４】
本発明で用いられる接点材料とは、溶着及び接点移動が少なく、耐食性が良く、実使用条件下数十万回以上のコンタクトでも消耗が少ない耐久性の優れた金属であり、例えば、Ｐｄ、Ｉｒ、Ｒｈ、Ｎｉ等の金属や、ＰｄにＡｇ、Ｃｕ、Ｐｔ、Ａｕ等の金属を添加したＰｄ合金、ＡｇにＳｎ、Ｉｎ、Ｚｎ、Ｃｕ等の酸化物を添加したＡｇ合金等が挙げられる。これ等のうち、Ｐｄは後述のとおり容易にめっきができ、針状単結晶表面簡便に被覆することができ、しかも耐久性にすぐれることから、好ましく用いられる。
【００１５】
前記接点材料３を針状単結晶１の先端部分のみに形成する方法としては、例えば、接点材料を成膜しない部分をレジスト等でマスキングし、めっき法、蒸着法、スパッタリング法等の成膜法を用いて被覆し、マスキング材を後で除去することで容易に形成することができるが、マスキング材を用いず、直接先端部のみにめっきする方法が製法が容易でより好ましい。また、接点材料で針状単結晶を被覆する他の方法としては、針状単結晶の全体を前記成膜法で被覆した後、先端部を除く不要部分をエッチング除去する方法でも可能である。
【００１６】
【実施例】
以下、実施例及び比較例を用いて、本発明を更に詳細に説明する。
〔実施例１〜７、比較例１〜３〕
＜中間体の準備＞
図２に例示するとおり、ＳＯＩウエハー８の上に電極ライン７をエッチング法で作成し、更に前記電極ライン７上の所定の位置にＡｕバンプを作成し、その位置にＳｉの針状単結晶をＶＬＳ法にて形成させ、更に前記針状単結晶の先端部分を研磨し、所定の長さを揃える。次に、前記針状単結晶１及び電極ライン７の表面に無電解めっきでＮｉ下地膜４を０．１μｍの厚さで形成し、更に、導電膜のＡｕ膜５を電気めっき法で１．０〜３．０μｍの厚さで成膜した。尚、このとき目標としたプローブピン配置のパターンはロの字型に６０μｍピッチで３００本配置した形状である。上記操作において、Ａｕバンプの大きさ、研磨時の寸法、Ａｕ膜の厚みを調整することで、針状単結晶の直径が１５〜１８μｍ、長さが１０００〜２０００μｍ、Ａｕ膜厚が１．０〜３．０μｍのプローブピンを有するコンタクター中間体を準備し、以降の操作の試料とした。
【００１７】
＜実施例１〜７＞
前記試料中から適宜選択し、プローブピンの先端から約１００μｍを、市販されている筆めっき用電解Ｐｄめっき液で浸した筆に差し込み、プローブピン先端部にＰｄをめっきした。筆には片側に白金電極を差し込み、ＳＯＩウエハー８に形成した電極ライン７との間に電流を流しめっきした。 このときの電流密度は５００ｍＡ／ｍｍ２で、めっき液温度は２３℃で、１分間のめっきで厚さ０．６μｍのＰｄ膜６を成膜することができた。
【００１８】
上記操作で得たコンタクターについて、後述のプロービング耐久性試験を行い、その前後のプローブピン先端の位置ズレ量を測定した。この結果を表１に示す。尚、プロービング耐久性試験は、オーバードライブを４０μｍで負荷し、サイクルタイム１７５ｍｓｅｃ、コンタクト時間１２５ｍｓｅｃの条件で１００万回行なった。また、プローブピン先端の位置の測定は、ＸＹステージ（測定精度±１μｍ）付きの工場顕微鏡を使用し、倍率２００倍で耐久性試験前後のプローブピン先端の位置座標を測定することで求めた。
【００１９】
【表１】
＜比較例１〜３＞
前記試料を用い、実施例と同一の方法で、市販されている電解Ｐｄめっき液（液温６０℃）にＳＯＩウエハーごと浸し、電流密度２ｍＡ／ｄｍ２で４０〜２００秒間めっきし、０．２〜１．０μｍの厚さのＰｄ膜３をプローブピンの全表面及び電極ライン部分に成膜した（図３参照）。この操作で得られたコンタクターを、実施例１〜６と同一の評価を行った。この結果を表１に併せて記載する。
【００２１】
【発明の効果】
本発明のプローブピン並びにコンタクターは、実施例から明かのとおり、１００万回のオーバードライブを負荷されてもプローブピンの位置精度が維持でき、長寿命であるという特徴を有しているので、最近の半導体回路の狭ピッチ化、高密度化にも対応でき、有用である。
【図面の簡単な説明】
【図１】本発明のプローブピンの一例を示す断面図。
【図２】本発明の実施例に係るプローブピンを示す断面図。
【図３】比較例に係る公知のプローブピンを示す断面図。
【符号の説明】
１ 針状単結晶
２ 導電性膜
３ 接点材料
４ Ｎｉ下地膜
５ Ａｕ膜
６ Ｐｄ膜
７ 電極ライン
８ ＳＯＩウエハー
９ コンタクター
Claims (2)
- ＳＯＩウエハー上に電極ラインを作成し、前記電極ライン上の所定の位置にＡｕバンプを作成し、その位置に針状単結晶を成長させ、前記針状単結晶の先端部分を研磨し、所定長さに揃え、しかる後に前記針状単結晶の表面に導電膜を設けた半導体計測用のプローブピンであって、前記導電膜が無電解Ｎｉメッキ、電気Ａｕメッキからなり、更に先端部のみに電解Ｐｄメッキしたことを特徴とするプローブピン。
- 請求項１記載のプローブピンを有するコンタクター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041796A JP3606685B2 (ja) | 1996-07-19 | 1996-07-19 | プローブピン及びそれを有するコンタクター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041796A JP3606685B2 (ja) | 1996-07-19 | 1996-07-19 | プローブピン及びそれを有するコンタクター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1038918A JPH1038918A (ja) | 1998-02-13 |
| JP3606685B2 true JP3606685B2 (ja) | 2005-01-05 |
Family
ID=16257796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19041796A Expired - Fee Related JP3606685B2 (ja) | 1996-07-19 | 1996-07-19 | プローブピン及びそれを有するコンタクター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3606685B2 (ja) |
Families Citing this family (6)
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| KR100403758B1 (ko) * | 2000-08-01 | 2003-11-01 | 주식회사 이엘피 | 반도체 프로브 장치 및 이를 이용한 반도체 프로브 칩과 그의 제조방법 |
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-
1996
- 1996-07-19 JP JP19041796A patent/JP3606685B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1038918A (ja) | 1998-02-13 |
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