JP3604861B2 - Semiconductor storage device - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関するもので、例えば、ＥＷＳ（エンジニアリング・ワーク・ステーション）等のキャッシュメモリを構成するシンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）ならびにそのサイクルタイムの高速化に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
クロック信号に従って同期動作するシンクロナスＳＲＡＭがある。また、このようなシンクロナスＳＲＡＭを中心とするキャッシュメモリがあり、このようなキャッシュメモリを備えるＥＷＳ等のデジタルシステムがある。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、ＥＷＳ用のキャッシュメモリとなるシンクロナスＳＲＡＭを開発しようとして、次の問題点に気付いた。すなわち、このシンクロナスＳＲＡＭは、図９及び図１０に示されるように、相補クロック信号Ｋ＊（ここで、例えば非反転クロック信号Ｋ及び反転クロック信号／Ｋからなる相補信号を、相補クロック信号Ｋ＊のように＊を付して表す。また、それが有効とされるとき選択的にロウレベルとされる反転信号等については、反転クロック信号／Ｋのようにその略号の先頭に／を付して表す。以下同様）が有効レベル（ここで、例えば相補クロック信号Ｋ＊の非反転信号がハイレベルとされ、その反転信号がロウレベルとされることを有効レベルと称する。以下同様）へ変化するタイミングＴ１〜Ｔ１１等でチップ選択信号／ＳＳが有効レベルつまりロウレベルとされることで、選択的に選択状態とされる。また、その動作モードは、各タイミングにおいてライトイネーブル信号／ＳＷＥがハイレベルとされることで選択的にリードサイクル（ＲＥＡＤ）とされ、がロウレベルとされることで選択的にライトサイクル（ＷＲＩＴＥ）とされる。
【０００４】
例えばタイミングＴ１のリードサイクルにおいて、アドレス入力端子ＳＡ０〜ＳＡｋから入力されるリードアドレスＡＲ１は、そのサイクル内でシンクロナスＳＲＡＭのＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに伝達されてデコードされ、これによってメモリアレイＭＡＲＹの対応するアドレス（ＡＲ１）が選択される。この選択アドレス（ＡＲ１）の読み出し信号は、タイミングＴ２で始まる次のサイクルにかけてセンスアンプＳＡにより増幅されてリードデータＤＲ１となり、タイミングＴ３でアクセス装置に取り込まれるべくデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８から出力される。
【０００５】
一方、例えばタイミングＴ３のライトサイクルの場合、アドレス入力端子ＳＡ０〜ＳＡｋから入力されるライトアドレスＡＷ１は、タイミングＴ４で始まるサイクルでＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤによりデコードされ、これによってメモリアレイＭＡＲＹのアドレス（ＡＷ１）が選択される。また、シンクロナスＳＲＡＭは、いわゆる１レイトライト（Ｌａｔｅ Ｗｒｉｔｅ）方式を採り、選択アドレス（ＡＷ１）に書き込むライトデータＤＷ１は、タイミングＴ４でデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８から入力され、タイミングＴ５で始まるサイクルにかけてライトアンプＷＡからメモリアレイＭＡＲＹの選択アドレス（ＡＷ１）に書き込まれる。
【０００６】
ところで、シンクロナスＳＲＡＭは、タイミングＴ５及びＴ６に例示されるように、ライトサイクルの次サイクルでのリードサイクルを許容し、その仕様書で保証する。また、シンクロナスＳＲＡＭは、図８に例示されるように、３個のＰチャンネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）Ｐ３〜Ｐ５からなるデータ線イコライズ回路を含み、これらのＭＯＳＦＥＴは、イコライズ制御信号ＥＱがロウレベルとされることで選択的にオン状態となってメモリアレイＭＡＲＹの対応する相補データ線Ｄ０＊等の非反転及び反転信号線を電源電圧ＶＣＣのようなハイレベルにイコライズする。この相補データ線Ｄ０＊等のイコライズに要する時間は動作モードによって異なり、リードサイクルのイコライズ所要時間Ｔｅｑｒは、相補データ線Ｄ０＊における読み出し信号の振幅が比較的小さいために短くて済むが、ライトサイクルにおけるイコライズ所要時間Ｔｅｑｗは、書き込み信号がフルスィングされるために長くなる。
【０００７】
シンクロナスＳＲＡＭは、例えばそのライトデータＤＷ３が直後のリードサイクルの開始点となるタイミングＴ６で入力されるライトサイクルについては、内蔵するアドレスレジスタＡＲ２及び入力データレジスタＩＲ１によってライトアドレスＡＷ３及びライトデータＤＷ３を保持し、その実質的な書き込み動作を例えばタイミングＴ９で始まるライトサイクルまで待機させる。しかし、タイミングＴ６のリードサイクルに関する実質的な読み出し動作は、相補データ線Ｄ０＊等のイコライズ終了を待って、タイミングＴ４のライトサイクルに関する実質的な書き込み動作に引き続いて行われる。このため、シンクロナスＳＲＡＭとしてのサイクルタイムＴｃｙは、ライトサイクルにおけるイコライズ所要時間Ｔｅｑｗと、ライトアンプＷＡの書き込み所要時間つまりその駆動信号たるライトパルス信号ＷＰのパルス幅Ｔｗｐとによる制約を受ける形となり、
Ｔｃｙ≒Ｔｓｕ＋Ｔｗｐ＋Ｔｅｑｗ
となる。なお、Ｔｓｕは、メモリアレイＭＡＲＹの選択タイミングとライトアンプＷＡの駆動タイミングとの間のセットアップ時間である。
【０００８】
現在の半導体集積回路技術において、シンクロナスＳＲＡＭのセットアップ時間Ｔｓｕは０．５ｎｓ（ナノ秒）程度とされ、ライトパルス信号ＷＰのパルス幅Ｔｗｐ及びイコライズ所要時間Ｔｅｑｗは、それぞれ２．６ｎｓ及び１．４ｎｓ程度とされる。この結果、シンクロナスＳＲＡＭのサイクルタイムＴｃｙは、５．５ｎｓ程度となり、これによってシンクロナスＳＲＡＭひいてはこれを含むＥＷＳ等のシステムの高速化が制約を受ける結果となっている。
【０００９】
この発明の目的は、ライトサイクルの次サイクルでのリードサイクルを許容するシンクロナスＳＲＡＭ等のサイクルタイムを高速化し、シンクロナスＳＲＡＭをキャッシュメモリとして含むＥＷＳ等の高速化を図ることにある。
【００１０】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、所定のクロック信号に従って同期動作し、ライトサイクルの次サイクルでのリードサイクルを許容するシンクロナスＳＲＡＭ等において、上記ライトサイクルの次サイクルのリードサイクルに関する実質的な読み出し動作を、対応する上記ライトサイクルの前サイクル又は前前サイクルのライトサイクルに関する実質的な書き込み動作が行われるサイクルの次次サイクルで実行するとともに、シンクロナスＳＲＡＭ等に、後続するリードサイクルによりその実質的な書き込み動作が行われなかったライトサイクルに関するライトアドレス及びライトデータをそれぞれ保持する２個又は１個のアドレスレジスタ及び入力データレジスタと、後続するリードサイクルに関するリードアドレスとアドレスレジスタに保持されるライトアドレスとを比較照合しその結果に応じて対応する入力データレジスタに保持されるライトデータをリードデータとして選択的に出力するための２個又は１個のアドレス比較回路とを設ける。
【００１２】
上記手段によれば、前サイクル又は前前サイクルのライトサイクルに関する実質的な書き込み動作が終了してから次サイクルのリードサイクルに関する実質的な読み出し動作が行われるまでの間に、直前の書き込み動作によりフルスィングされたデータ線及び共通データ線のイコライズ動作を行うことができるため、シンクロナスＳＲＡＭ等のサイクルタイムを、セットアップ時間とライトパルス信号のパルス幅との関数とし、ほぼイコライズ所要時間分だけ短縮することができる。この結果、シンクロナスＳＲＡＭ等のサイクルタイムを高速化し、これをキャッシュメモリとして含むＥＷＳ等の高速化を図ることができる。
【００１３】
【発明の実施の形態】
図１には、この発明が適用されたシンクロナスＳＲＡＭの一実施例のブロック図が示されている。同図により、まずこの実施例のシンクロナスＳＲＡＭの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成される。また、この実施例のシンクロナスＳＲＡＭは、特に制限されないが、ＥＷＳのキャッシュメモリを構成する。
【００１４】
図１において、この実施例のシンクロナスＳＲＡＭは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹをその基本構成要素とする。このメモリアレイＭＡＲＹは、図の水平方向に平行して配置される所定数のワード線と、垂直方向に平行して配置される所定組の相補データ線とを含む。これらのワード線及び相補データ線の交点には、多数のスタティック型メモリセルが格子状に配置される。なお、メモリアレイＭＡＲＹ及びその書き込み動作に関する周辺部の具体的な回路構成及び動作については、後で詳細に説明する。
【００１５】
メモリアレイＭＡＲＹを構成するワード線は、その左方においてＸアドレスデコーダＸＤに結合され、択一的に所定の選択レベルとされる。ＸアドレスデコーダＸＤには、アドレス選択回路ＡＳ２からｉ＋１ビットの内部Ｘアドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路ＴＧから内部制御信号ＣＳが供給される。アドレス選択回路ＡＳ２の一方の入力端子には、アドレスレジスタＡＲ１のｋ＋１ビットの出力信号が供給され、その他方の入力端子には、アドレスレジスタＡＲ４のｋ＋１ビットの出力信号が供給される。また、アドレスレジスタＡＲ４には、アドレス選択回路ＡＳ１のｋ＋１ビットの出力信号が供給される。アドレス選択回路ＡＳ２には、さらにタイミング発生回路ＴＧからその選択制御信号となる内部制御信号ＳＣ２が供給される。
【００１６】
アドレス選択回路ＡＳ１の一方の入力端子には、アドレスレジスタＡＲ２のｋ＋１ビットの出力信号が供給され、その他方の入力端子には、アドレスレジスタＡＲ３のｋ＋１ビットの出力信号が供給される。また、アドレスレジスタＡＲ３には、アドレスレジスタＡＲ２のｋ＋１ビットの出力信号が供給され、アドレスレジスタＡＲ２には、アドレスレジスタＡＲ１のｋ＋１ビットの出力信号が供給される。さらに、アドレスレジスタＡＲ１には、図示されないアクセス装置からアドレス入力端子ＳＡ０〜ＳＡｋを介して、ｋ＋１ビットのアドレス信号ＳＡ０〜ＳＡｋが供給される。アドレス選択回路ＡＳ１には、さらにタイミング発生回路ＴＧから選択制御信号となる内部制御信号ＳＣ１が供給される。
【００１７】
アドレスレジスタＡＲ１は、外部のアクセス装置からアドレス入力端子ＳＡ０〜ＳＡｋを介して入力されるアドレス信号ＳＡ０〜ＳＡｋを相補クロック信号Ｋ＊に従って取り込み、保持するとともに、アドレスレジスタＡＲ２及びアドレス選択回路ＡＳ２に伝達する。また、アドレスレジスタＡＲ２は、アドレスレジスタＡＲ１から伝達されるアドレス信号を図示されない内部制御信号に従って取り込み、保持するとともに、アドレスレジスタＡＲ３及びアドレス選択回路ＡＳ１に伝達する。さらに、アドレスレジスタＡＲ３は、アドレスレジスタＡＲ２から伝達されるアドレス信号を図示されない他の内部制御信号に従って取り込み、保持するとともに、アドレス選択回路ＡＳ１に伝達する。
【００１８】
一方、アドレス選択回路ＡＳ１は、アドレスレジスタＡＲ２又はＡＲ３に保持されるアドレス信号を内部制御信号ＳＣ１に従って選択的に取り込み、アドレスレジスタＡＲ４に伝達する。さらに、アドレスレジスタＡＲ４は、アドレス選択回路ＡＳ１を介して伝達されるアドレス信号を図示されない内部制御信号に従って取り込み、保持するとともに、アドレス選択回路ＡＳ２に伝達し、アドレス選択回路ＡＳ２は、アドレスレジスタＡＲ１又はＡＲ４に保持されるアドレス信号を内部制御信号ＳＣ２に従って選択的に取り込む。アドレス選択回路ＡＳ２のｋ＋１ビットの出力信号のうち、ｉ＋１ビットは内部Ｘアドレス信号Ｘ０〜Ｘｉとして上記ＸアドレスデコーダＸＤに供給され、残りｊ＋１ビットは内部Ｙアドレス信号Ｙ０〜ＹｊとしてＹアドレスデコーダＹＤに供給される。
【００１９】
この実施例において、シンクロナスＳＲＡＭは、１レイトライト方式を採り、アドレスレジスタＡＲ２及びＡＲ３は、シンクロナスＳＲＡＭがライトサイクルとされることを条件に選択的にシフトレジスタ形態となって、１サイクル遅れで供給されるライトアドレスをシフトしつつ取り込み、保持する。また、この実施例のシンクロナスＳＲＡＭは、ライトサイクルの次サイクルでのリードサイクルを許容し、その仕様書において保証するとともに、メモリアレイＭＡＲＹの選択メモリセルに対する実質的な書き込み動作を２サイクル遅れで実行し、リードサイクルに関する実質的な読み出し動作については１サイクル遅れで実行する。さらに、シンクロナスＳＲＡＭは、ライトサイクルの次サイクルがリードサイクルとなった場合、１サイクル遅れで実行される実質的な読み出し動作の直前サイクルを、直前の書き込み動作によりフルスィングされた相補データ線及び共通データ線のイコライズ動作にあて、実質的なデッドサイクルとする。
【００２０】
これらのことから、一連のライトサイクルに引き続いて複数のリードサイクルが実行される場合、上記リードサイクルの前サイクル及び前前サイクルのライトサイクルに関する実質的な書き込み動作はともに待ち合わせ状態となり、次にライトサイクルが指定されたサイクルとその次サイクルとにおいて実行される。このとき、アドレス選択回路ＡＳ１は、アドレスレジスタＡＲ２又はＡＲ３で待ち合わせ状態にある前サイクル又は前前サイクルのライトアドレスを選択的にアドレスレジスタＡＲ４つまりはアドレス選択回路ＡＳ２に伝達し、このアドレス選択回路ＡＳ２は、シンクロナスＳＲＡＭの動作モードに応じて、言い換えるならばシンクロナスＳＲＡＭがライトサイクル又はリードサイクルのいずれにあるかに応じて、アドレスレジスタＡＲ１により保持されるリードアドレス又はアドレスレジスタＡＲ４により保持されるライトアドレスを選択的にＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに伝達する。
【００２１】
ＸアドレスデコーダＸＤは、内部制御信号ＣＳのハイレベルを受けて選択的に動作状態とされ、アドレス選択回路ＡＳ２から供給されるｉ＋１ビットの内部Ｘアドレス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対応するワード線を択一的に所定の選択レベルとする。
【００２２】
次に、メモリアレイＭＡＲＹを構成する相補データ線は、その下方においてＹスイッチＹＳに結合される。ＹスイッチＹＳには、ＹアドレスデコーダＹＤから図示されない所定ビットのデータ線選択信号が供給され、タイミング発生回路ＴＧからイコライズ制御信号ＥＱが供給される。
【００２３】
ＹスイッチＹＳは、メモリアレイＭＡＲＹの各相補データ線に対応して設けられる複数の単位回路を備え、これらの単位回路のそれぞれは、３個のＰチャンネルＭＯＳＦＥＴからなるデータ線イコライズ回路と、一対のトランスファゲートとを含む。このうち、各単位回路のデータ線イコライズ回路を構成するＰチャンネルＭＯＳＦＥＴは、イコライズ制御信号ＥＱのロウレベルを受けて選択的にオン状態となり、メモリアレイＭＡＲＹの対応する相補データ線の非反転及び反転信号線を電源電圧ＶＣＣのようなハイレベルにイコライズする。また、各単位回路のトランスファゲートは、対応するデータ線選択信号が択一的に選択レベルとされることで３６組ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの対応する３６組の相補データ線と相補共通データ線ＣＤ０＊〜ＣＤ３５＊つまりライトアンプＷＡ及びセンスアンプＳＡとの間を選択的に接続状態とする。なお、ＹスイッチＹＳの具体的構成については、後で詳細に説明する。
【００２４】
ＹアドレスデコーダＹＤには、アドレス選択回路ＡＳ２から内部Ｙアドレス信号Ｙ０〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制御信号ＣＳが供給される。ＹアドレスデコーダＹＤは、内部制御信号ＣＳのハイレベルを受けて選択的に動作状態となり、アドレス選択回路ＡＳ２から供給される内部Ｙアドレス信号Ｙ０〜Ｙｊをデコードして、上記データ線選択信号の対応するビットを択一的に電源電圧ＶＣＣのようなハイレベルの選択レベルとする。
【００２５】
ライトアンプＷＡは、後述するように、相補共通データ線ＣＤ０＊〜ＣＤ３５＊に対応して設けられる３６個の単位ライトアンプを備える。これらの単位ライトアンプは、順次９個ずつ４つのグループに分割され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８に対応付けられる。ライトアンプＷＡの各単位ライトアンプには、入力データレジスタＩＲからライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８がそれぞれ供給され、その非反転及び反転出力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転又は反転信号線にそれぞれ結合される。また、各単位ライトアンプには、タイミング発生回路ＴＧからライトパルス信号ＷＰが共通に供給され、各グループを構成する９個の単位ライトアンプには、ライトイネーブル信号レジスタＷＥＲから対応するバイトライト制御信号ＷＥａ〜ＷＥｄがそれぞれ共通に供給される。
【００２６】
これにより、ライトアンプＷＡの各単位ライトアンプは、ライトパルス信号ＷＰがハイレベルとされかつ対応するバイトライト制御信号ＷＥａ〜ＷＥｄがハイレベルとされることで選択的に動作状態となり、ライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８に従った相補書き込み信号を形成する。これらの相補書き込み信号は、相補共通データ線ＣＤ０＊〜ＣＤ３５＊からＹスイッチＹＳのオン状態にある３６組のトランスファゲートを介してメモリアレイＭＡＲＹの指定された３６個のメモリセルに書き込まれる。
【００２７】
なお、ライトアンプＷＡの各単位ライトアンプにより形成される相補書き込み信号は、そのハイレベルを電源電圧ＶＣＣとしそのロウレベルを接地電位ＶＳＳとするいわゆるフルスィングの信号とされる。また、ライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８は、パリティビットを含む４バイトのライトデータに９ビットずつ対応するが、ライトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５の動作が対応するバイトライト制御信号ＷＥａ〜ＷＥｄのハイレベルを受けて選択的に行われることで、ライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８の書き込み動作がバイト単位で制御されるものとなる。
【００２８】
センスアンプＳＡは、相補共通データ線ＣＤ０＊〜ＣＤ３５＊に対応して設けられる３６個の単位センスアンプを備える。これらの単位センスアンプは、順次９個ずつ４つのグループに分割され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８に対応付けられる。センスアンプＳＡの各単位センスアンプの非反転及び反転入力端子は、相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転又は反転信号線にそれぞれ結合され、その出力信号は、リードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８として出力データ選択回路ＯＳの第３の入力端子に供給される。センスアンプＳＡの各単位センスアンプには、タイミング発生回路ＴＧからリードパルス信号ＲＰが共通に供給される。
【００２９】
これにより、センスアンプＳＡの各単位センスアンプは、リードパルス信号ＲＰがハイレベルとされることで選択的にかつ一斉に動作状態となり、メモリアレイＭＡＲＹの指定された３６個のメモリセルからＹスイッチＹＳならびに対応する相補共通データ線ＣＤ０＊〜ＣＤ３５＊を介して出力される読み出し信号を増幅する。これらの読み出し信号は、上記リードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８として、出力データ選択回路ＯＳの第３の入力端子に供給される。なお、メモリアレイＭＡＲＹの指定されたメモリセルから相補データ線Ｄ０＊〜Ｄｎ＊ならびに相補共通データ線ＣＤ０＊〜ＣＤ３５＊に出力される読み出し信号は、数百ｍＶ（ミリボルト）程度の小振幅信号とされる。
【００３０】
入力データレジスタＩＲ２の入力端子には、入力データレジスタＩＲ１の３６ビットの出力信号が供給され、入力データレジスタＩＲ１の入力端子には、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８を介して３６ビットのライトデータが供給される。入力データレジスタＩＲ１は、シンクロナスＳＲＡＭがライトサイクルとされるとき、外部のアクセス装置からデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８を介して供給されるライトデータを相補クロック信号Ｋ＊に従って取り込み、保持するとともに、入力データレジスタＩＲ２に伝達する。このとき、入力データレジスタＩＲ２は、入力データレジスタＩＲ１を介して伝達されるライトデータを同じく相補クロック信号Ｋ＊に従って取り込み、保持するとともに、ライトアンプＷＡに伝達する。なお、入力データレジスタＩＲ１及びＩＲ２のクロック入力端子に供給される相補クロック信号Ｋ＊は、実際にはライトイネーブル信号／ＳＷＥがロウレベルであることをその生成条件として含むが、このことについては後で説明する。
【００３１】
入力データレジスタＩＲ１に保持される３６ビットのライトデータは、さらに出力データ選択回路ＯＳの第１の入力端子に供給され、入力データレジスタＩＲ２により保持される３６ビットのライトデータは、さらにその第２の入力端子に供給される。出力データ選択回路ＯＳには、アドレス比較回路ＡＣ１及びＡＣ２からその出力信号ＡＭ１及びＡＭ２が出力制御信号として供給される。アドレス比較回路ＡＣ１及びＡＣ２の一方の入力端子には、アドレスレジスタＡＲ１のｋ＋１ビットの出力信号が供給される。また、アドレス比較回路ＡＣ１の他方の入力端子には、アドレスレジスタＡＲ２のｋ＋１ビットの出力信号が供給され、アドレス比較回路ＡＣ２の他方の入力端子には、アドレスレジスタＡＲ３のｋ＋１ビットの出力信号が供給される。なお、アドレスレジスタＡＲ１〜ＡＲ３の出力信号が、前記内部Ｘアドレス信号Ｘ０〜Ｘｉならびに内部Ｙアドレス信号Ｙ０〜Ｙｊに対応するものであり、そのビット数ｋ＋１が、これらの内部Ｘアドレス信号及び内部Ｙアドレス信号のビット数ｉ＋１及びｊ＋１に対して、
ｋ＋１＝（ｉ＋１）＋（ｊ＋１）
なる関係にあることは言うまでもない。
【００３２】
出力データ選択回路ＯＳの出力端子は、出力データレジスタＯＲの入力端子に結合される。また、出力データレジスタＯＲの出力端子は、データ出力バッファＯＢの入力端子に結合され、データ出力バッファＯＢの出力端子は、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８に結合される。
【００３３】
アドレス比較回路ＡＣ１及びＡＣ２は、シンクロナスＳＲＡＭがリードサイクルとされるとき、アドレス入力端子ＳＡ０〜ＳＡｋからアドレスレジスタＡＲ１を介して供給されるリードアドレスとアドレスレジスタＡＲ２又はＡＲ３に保持されるライトアドレスとを比較照合し、両アドレスが全ビット一致するとき、その出力信号ＡＭ１又はＡＭ２を選択的にハイレベルとする。
【００３４】
出力データ選択回路ＯＳは、アドレス比較回路ＡＣ１及びＡＣ２の出力信号ＡＭ１及びＡＭ２がともにロウレベルとされるとき、センスアンプＳＡから出力されるリードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８を選択して出力データレジスタＯＲに伝達する。また、アドレス比較回路ＡＣ１の出力信号ＡＭ１がハイレベルとされるとき、入力データレジスタＩＲ１に保持される３６ビットのライトデータを選択して出力データレジスタＯＲに伝達し、アドレス比較回路ＡＣ２の出力信号ＡＭ２がハイレベルとされるときには、入力データレジスタＩＲ２に保持される３６ビットのライトデータを選択して出力データレジスタＯＲを介してデータ出力バッファＯＢに伝達する。
【００３５】
データ出力バッファＯＢは、図示されない出力制御信号のハイレベルを受けて選択的に動作状態とされ、出力データ選択回路ＯＳから出力データレジスタＯＲを介して出力されるリードデータをデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８を介して外部のアクセス装置に出力する。なお、上記出力制御信号がロウレベルとされるとき、データ出力バッファＯＢの出力端子はいわゆるハイインピーダンス状態とされる。
【００３６】
前述のように、この実施例のシンクロナスＳＲＡＭでは、ライトサイクルの次サイクルでのリードサイクルが保証され、実際にライトサイクルの次サイクルがリードサイクルとなった場合、１サイクル遅れで実行される実質的な読み出し動作の直前サイクルが、実質的な書き込み動作によってフルスィングされた相補データ線及び共通データ線のイコライズ動作にあてられ、書き込み動作が禁止される。このため、リードサイクルの前サイクル及び前前サイクルのライトサイクルに関する実質的な書き込み動作は、次のライトサイクルが指定されたサイクルで実行される。この間、アドレスレジスタＡＲ２及びＡＲ３に保持されるライトアドレスは、アドレス比較回路ＡＣ１又はＡＣ２によりリードサイクルに際して供給されるリードアドレスと比較照合され、両者が一致すると入力データレジスタＩＲ１又はＩＲ２で待ち合わせ状態にあるライトデータがそのまま出力データ選択回路ＯＳ，出力データレジスタＯＲならびにデータ出力バッファＯＢを介して出力され、これによってリードデータの信頼性が高められる。
【００３７】
バイトライトイネーブル信号レジスタＢＷＲは、外部のアクセス装置から供給されるバイトライトイネーブル信号／ＳＷＥａないし／ＳＷＥｄを相補クロック信号Ｋ＊に従って取り込み、保持するとともに、バイトライト制御信号ＷＥａ〜ＷＥｄとして上記ライトアンプＷＡに伝達する。また、タイミング発生回路ＴＧは、外部のアクセス装置から起動制御信号として供給されるチップ選択信号／ＳＳ及びライトイネーブル信号／ＳＷＥをもとに、上記各種の内部制御信号を選択的に形成して、シンクロナスＳＲＡＭの各部に供給する。
【００３８】
図２には、図１のシンクロナスＳＲＡＭに含まれるメモリアレイＭＡＲＹ及びその周辺部の一実施例の部分的な回路図が示されている。同図をもとに、シンクロナスＳＲＡＭを構成するメモリアレイＭＡＲＹ及びその周辺部の具体的構成及び動作を説明する。なお、以下の回路図及び信号経路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であり、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００３９】
図２において、この実施例のシンクロナスＳＲＡＭを構成するメモリアレイＭＡＲＹは、特に制限されないが、図の水平方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して配置されるｎ＋１組の相補データ線Ｄ０＊〜Ｄｎ＊とを含む。これらのワード線及び相補データ線の交点には、合計（ｍ＋１）×（ｎ＋１）個のスタティック型メモリセルＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜ＭＣｍｎが格子状に配置される。
【００４０】
メモリアレイＭＡＲＹを構成するスタティック型メモリセルＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜ＭＣｍｎのそれぞれは、図２のメモリセルＭＣ００に代表して示されるように、ＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１あるいはＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバータが互いに交差結合されてなるラッチ回路をその基本構成要素とする。メモリアレイＭＡＲＹの同一列に配置されるｍ＋１個のメモリセルＭＣ００〜ＭＣｍ０ないしＭＣ０ｎ〜ＭＣｍｎのラッチ回路の非反転入出力ノードすなわちＭＯＳＦＥＴＰ１及びＮ１の共通結合されたドレインつまりＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲートは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮ３を介して対応する相補データ線Ｄ０＊〜Ｄｎ＊の非反転信号線にそれぞれ結合され、その反転入出力ノードすなわちＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレインつまりＭＯＳＦＥＴＰ１及びＮ１の共通結合されたゲートは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮ４を介して対応する相補データ線Ｄ０＊〜Ｄｎ＊の反転信号線にそれぞれ結合される。また、メモリアレイＭＡＲＹの同一行に配置されるｎ＋１個のメモリセルＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜ＭＣｍｎの選択ＭＯＳＦＥＴＮ３及びＮ４のゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合される。
【００４１】
メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍは、その左方においてＸアドレスデコーダＸＤに結合され、択一的に電源電圧ＶＣＣのような選択レベルとされる。ワード線Ｗ０〜Ｗｍが択一的に選択レベルとされるとき、メモリアレイＭＡＲＹでは、選択されたワード線に結合されるｎ＋１個のメモリセルの選択ＭＯＳＦＥＴＮ３及びＮ４が一斉にオン状態となり、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線には、これらのメモリセルの保持データに応じた論理“１”又は“０”の読み出し信号が出力される。
【００４２】
次に、メモリアレイＭＡＲＹを構成する相補データ線Ｄ０＊〜Ｄｎ＊は、その下方においてＹスイッチＹＳの対応する単位回路に結合される。ＹスイッチＹＳは、メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜Ｄｎ＊に対応して設けられるｎ＋１個の単位回路を備え、これらの単位回路のそれぞれは、図２に例示されるように、３個のＰチャンネルＭＯＳＦＥＴＰ３〜Ｐ５からなるデータ線イコライズ回路と、一対のトランスファゲートＧ１及びＧ２とを含む。このうち、データ線イコライズ回路を構成するＭＯＳＦＥＴＰ３〜Ｐ５のゲートには、タイミング発生回路ＴＧからイコライズ制御信号ＥＱが共通に供給される。
【００４３】
一方、トランスファゲートＧ１及びＧ２の一方の端子は、メモリアレイＭＡＲＹの対応する相補データ線Ｄ０＊〜Ｄｎ＊の非反転又は反転信号線にそれぞれ結合され、その他方の端子は、順次３６組おきに相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転又は反転信号線に共通結合される。トランスファゲートＧ１及びＧ２を構成するＮチャンネルＭＯＳＦＥＴのゲートには、ＹアドレスデコーダＹＤから対応するデータ線選択信号ＹＳ０〜ＹＳｐがそれぞれ供給され、ＰチャンネルＭＯＳＦＥＴのゲートには、そのインバータＶ１による反転信号がそれぞれ供給される。データ線選択信号ＹＳ０〜ＹＳｐならびにその反転信号は、隣接する３６組のトランスファゲートＧ１及びＧ２に順次共通に供給される。なお、データ線選択信号ＹＳ０〜ＹＳｐのビット数ｐ＋１が、
ｐ＋１＝（ｎ＋１）／３６
なる関係にあることは言うまでもない。
【００４４】
このように、本実施例のシンクロナスＳＲＡＭのメモリアレイＭＡＲＹを構成する相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線は、シンクロナスＳＲＡＭが非選択状態とされイコライズ制御信号ＥＱがロウレベルとされるとき、ＹスイッチＹＳのデータ線イコライズ回路を構成するＭＯＳＦＥＴＰ３〜Ｐ５を介して電源電圧ＶＣＣのようなハイレベルにイコライズされる。また、シンクロナスＳＲＡＭが選択状態とされワード線Ｗ０〜Ｗｍが択一的に選択レベルとされるとき、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線のハイレベルは、選択ワード線に結合されるｎ＋１個のメモリセルの保持データに従ってそのいずれ一方が選択的にディスチャージされ、両信号線間には数百ｍＶ程度の比較的小さなレベル差が生じる。これらのレベル差つまり読み出し信号は、データ線選択信号ＹＳ０〜ＹＳｐが択一的にハイレベルとされることで、３６組分ずつ選択的に相補共通データ線ＣＤ０＊〜ＣＤ３５＊に伝達される。
【００４５】
なお、メモリアレイＭＡＲＹのデータ線Ｄ０＊〜Ｄｎ＊ならびに相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転及び反転信号線は、シンクロナスＳＲＡＭが形成される半導体基板面を比較的長い距離にわたって引き回しされ、多数のＭＯＳＦＥＴが結合されるため、比較的大きな負荷容量が結合される。このため、リードサイクルに関する実質的な読み出し動作が行われた後のイコライズ動作の所要時間つまりイコライズ所要時間Ｔｅｑｒは、読み出し信号の振幅が数百ｍＶと小さいために充分に短い時間で済むが、ライトサイクルに関する実質的な書き込み動作が行われた後のイコライズ所要時間Ｔｅｑｗは、書き込み信号がフルスィングされるために１．４ｎｓのような比較的長い時間となる。
【００４６】
相補共通データ線ＣＤ０＊〜ＣＤ３５＊は、ライトアンプＷＡの対応する単位ライトアンプＷＡ０〜ＷＡ３５の非反転及び反転出力端子にそれぞれ結合されるとともに、センスアンプＳＡの対応する単位センスアンプＳＡ０〜ＳＡ３５の非反転及び反転入力端子にそれぞれ結合される。
【００４７】
ライトアンプＷＡは、相補共通データ線ＣＤ０＊〜ＣＤ３５＊に対応して設けられる３６個の単位ライトアンプＷＡ０〜ＷＡ３５を備える。これらの単位ライトアンプは、順次９個ずつ４つのグループにバイト分割され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８に対応付けられる。ライトアンプＷＡの各単位ライトアンプＷＡ０〜ＷＡ３５の入力端子には、入力データレジスタＩＲ２から対応するライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８がそれぞれ供給され、その非反転及び反転出力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転又は反転信号線にそれぞれ結合される。ライトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５には、タイミング発生回路ＴＧからライトパルス信号ＷＰが共通に供給される。また、ライトアンプＷＡの各グループを構成する単位ライトアンプＷＡ０〜ＷＡ８ないしＷＡ２７〜ＷＡ３５には、ライトイネーブル信号レジスタＷＥＲから対応するバイトライト制御信号ＷＥａ〜ＷＥｄがそれぞれ共通に供給される。
【００４８】
これにより、ライトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５は、ライトパルス信号ＷＰがハイレベルとされかつ対応するバイトライト制御信号ＷＥａ〜ＷＥｄがハイレベルとされることで選択的に動作状態となり、ライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８に従った相補書き込み信号を形成する。これらの相補書き込み信号は、相補共通データ線ＣＤ０＊〜ＣＤ３５＊からＹスイッチＹＳのオン状態にあるトランスファゲートＧ１及びＧ２を介してメモリアレイＭＡＲＹの指定された３６個のメモリセルに書き込まれる。
【００４９】
なお、ライトアンプＷＡの各単位ライトアンプにより形成される相補書き込み信号は、そのハイレベルを電源電圧ＶＣＣとしそのロウレベルを接地電位ＶＳＳとするフルスィングの信号とされる。また、ライトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５の動作が対応するバイトライト制御信号ＷＥａ〜ＷＥｄのハイレベルを受けて選択的に行われることで、ライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８の書き込み動作はバイト単位で制御される。
【００５０】
センスアンプＳＡは、相補共通データ線ＣＤ０＊〜ＣＤ３５＊に対応して設けられる３６個の単位センスアンプＳＡ０〜ＳＡ３５を備える。これらの単位センスアンプは、順次９個ずつ４つのグループにバイト分割され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８に対応付けられる。センスアンプＳＡの各単位センスアンプＳＡ０〜ＳＡ３５の非反転及び反転入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転又は反転信号線にそれぞれ結合され、その出力信号は、リードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８として出力データ選択回路ＯＳの第３の入力端子に供給される。センスアンプＳＡの単位センスアンプＳＡ０〜ＳＡ３５には、さらにタイミング発生回路ＴＧからリードパルス信号ＲＰが共通に供給される。
【００５１】
これにより、センスアンプＳＡの単位センスアンプＳＡ０〜ＳＡ３５は、リードパルス信号ＲＰがハイレベルとされることで選択的にかつ一斉に動作状態となり、メモリアレイＭＡＲＹの指定された３６個のメモリセルから相補共通データ線ＣＤ０＊〜ＣＤ３５＊を介して出力される読み出し信号を増幅する。これらの読み出し信号は、リードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８として、出力データ選択回路ＯＳの第３の入力端子に供給される。
【００５２】
図３には、図１のシンクロナスＳＲＡＭの書き込み動作に関する回路の一実施例の信号経路図が示されている。なお、図３は、図１のブロック図をやや詳細に書き換えたものであるため、これと異なる部分についてのみ説明を追加する。また、以下の信号経路図では、アドレス信号ＳＡ０〜ＳＡｋならびに入出力データＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８の第１ビット目に関する部分が代表して示され、信号経路に関する説明もこれらを例に進められる。
【００５３】
図３において、外部のアクセス装置からアドレス入力端子ＳＡ０を介して供給されるアドレス信号ＳＡ０は、相補クロック信号Ｋ＊に従ってアドレスレジスタＡＲ１に取り込まれた後、アドレスレジスタＡＲ２に伝達されるとともに、アドレス比較回路ＡＣ１及びＡＣ２ならびにアドレス選択回路ＡＳ２の一方の入力端子に伝達される。アドレスレジスタＡＲ２及びＡＲ３のクロック入力端子には、タイミング発生回路ＴＧのナンド（ＮＡＮＤ）ゲートＮＡ１の出力信号が供給される。このナンドゲートＮＡ１の一方の入力端子には、ライトイネーブル信号／ＳＷＥを受けるライトイネーブル信号レジスタＷＥＲの出力信号が供給され、その他方の入力端子にはＢｉＣＭＯＳ（バイポーラＣＭＯＳ）ＢＶ２の出力信号つまり非反転内部クロック信号が供給される。
【００５４】
言うまでもなく、ナンドゲートＮＡ１の出力信号は、ライトイネーブル信号／ＳＷＥがロウレベルつまりライトイネーブル信号レジスタＷＥＲの出力信号がハイレベルとされシンクロナスＳＲＡＭがライトサイクルとされるとき、相補クロック信号Ｋ＊に従って選択的にロウレベルとされる。この結果、アドレスレジスタＡＲ２及びＡＲ３は、シンクロナスＳＲＡＭがライトサイクルとされることを条件に選択的にシフトレジスタとして作用し、アドレス入力端子ＳＡ０を介して入力されるアドレス信号ＳＡ０を相補クロック信号Ｋ＊に従って順次取り込み、保持する。シンクロナスＳＲＡＭがリードサイクル又はデッドサイクルとされナンドゲートＮＡ１の出力信号がハイレベルとされるとき、アドレスレジスタＡＲ２及びＡＲ３は、そのシフト動作を停止し、直前に入力された二つのライトサイクルに関するライトアドレスを保持する。
【００５５】
アドレスレジスタＡＲ２の出力信号は、アドレス選択回路ＡＳ１の一方の入力端子に供給されるとともに、アドレス比較回路ＡＣ１の他方の入力端子に供給される。また、アドレスレジスタＡＲ３の出力信号は、アドレス選択回路ＡＳ１の他方の入力端子に供給されるとともに、アドレス比較回路ＡＣ２の他方の入力端子に供給される。アドレス比較回路ＡＣ１及びＡＣ２の出力信号ＡＭ１及びＡＭ２は、選択制御信号として出力データ選択回路ＯＳに供給され、アドレス選択回路ＡＳ１の出力信号は、アドレスレジスタＡＲ４に供給される。アドレス選択回路ＡＳ１の制御端子には、チップ選択信号／ＳＳを受けるチップ選択信号レジスタＳＳＲの出力信号が選択制御信号ＳＣ１として供給される。また、アドレスレジスタＡＲ４のクロック入力端子には、上記ナンドゲートＮＡ１の出力信号のインバータＶ２による反転信号が供給される。
【００５６】
これにより、アドレス比較回路ＡＣ１は、アドレスレジスタＡＲ２に保持されるライトアドレスとリードサイクルに際してアドレスレジスタＡＲ１を介して入力されるリードアドレスとを比較照合し、両アドレスが全ビット一致するときその出力信号ＡＭ１を選択的にハイレベルとする。また、アドレス比較回路ＡＣ２は、アドレスレジスタＡＲ３に保持されるライトアドレスとアドレスレジスタＡＲ１を介して入力されるリードアドレスとを比較照合し、両アドレスが全ビット一致するときその出力信号ＡＭ２を選択的にハイレベルとする。
【００５７】
アドレス選択回路ＡＳ１は、シンクロナスＳＲＡＭがデッドサイクルとされ選択制御信号ＳＣ１がロウレベルとされるとき、アドレスレジスタＡＲ３で待ち合わせ状態にある一つ目のライトアドレスを選択して、アドレスレジスタＡＲ４に伝達する。また、シンクロナスＳＲＡＭがデッドサイクルの後のライトサイクルとされ選択制御信号ＳＣ１がハイレベルとされるときには、アドレスレジスタＡＲ２で待ち合わせ状態にある二つ目のライトアドレスを選択して、アドレスレジスタＡＲ４に伝達する。一方、アドレス選択回路ＡＳ２は、シンクロナスＳＲＡＭがリードサイクルとされ選択制御信号ＳＣ２がロウレベルとされるとき、アドレスレジスタＡＲ１を介して入力されるリードアドレスを選択して、ＸアドレスデコーダＸＤ及び図示されないＹアドレスデコーダＹＤに伝達し、シンクロナスＳＲＡＭがライトサイクルとされ選択制御信号ＳＣ２がハイレベルとされるときには、アドレスレジスタＡＲ４に保持されるライトアドレスを選択して、ＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに伝達する。
【００５８】
ＸアドレスデコーダＸＤは、ナンドゲートＮＡ２〜ＮＡ４，ＢｉＣＭＯＳインバータＢＶ４及びＢＶ５ならびにＣＭＯＳインバータＶＡを含み、アドレス選択回路ＡＳ２から供給されるライトアドレス又はリードアドレスをデコードして、メモリアレイＭＡＲＹのワード線Ｗ０を択一的に電源電圧ＶＣＣのような選択レベルとする。メモリアレイＭＡＲＹの相補データ線Ｄ０＊は、前述のように、ＹスイッチＹＳの対応する単位回路に結合され、そのＭＯＳＦＥＴＰ３〜Ｐ５からなるデータ線イコライズ回路によって選択的にイコライズされるとともに、そのトランスファゲートＧ１及びＧ２を介して選択的に相補共通データ線ＣＤ０＊つまりはライトアンプＷＡの対応する単位ライトアンプＷＡ０あるいはセンスアンプＳＡの対応する単位センスアンプＳＡ０に選択的に接続される。
【００５９】
ライトアンプＷＡの単位ライトアンプＷＡ０には、入力データレジスタＩＲ２からライトデータＷＤａ０が供給されるとともに、タイミング発生回路ＴＧからライトパルス信号ＷＰが供給され、図示されないバイトライトイネーブル信号レジスタＢＷＲから対応するバイトライト制御信号ＷＥａが供給される。また、センスアンプＳＡの単位センスアンプＳＡ０には、図示されないリードパルス信号ＲＰが供給され、その出力信号は、リードデータＲＤａ０として出力データ選択回路ＯＳの第３の入力端子に供給される。
【００６０】
ここで、ライトアンプＷＡに供給されるライトパルス信号ＷＰは、特に制限されないが、ライトイネーブル信号／ＳＷＥつまりはライトイネーブル信号レジスタＷＥＲの出力信号がＣＭＯＳインバータＶ６〜Ｖ７を含むパルス発生回路を介されることにより形成され、ＹスイッチＹＳのデータ線イコライズ回路に供給されるイコライズ制御信号ＥＱは、ライトパルス信号ＷＰ及びリードパルス信号ＲＰがオアゲートＯＧ２ならびにＣＭＯＳインバータＶ８〜Ｖ９を含むパルス発生回路を介されることにより形成される。この結果、イコライズ制御信号ＥＱは、ライトパルス信号ＷＰ又はリードパルス信号ＲＰがともにロウレベルとされるとき所定のタイミングで選択的にロウレベルとされ、このイコライズ制御信号ＥＱのロウレベルを受けてＹスイッチＹＳのデータ線イコライズ回路による相補データ線Ｄ０＊〜Ｄｎ＊のイコライズ動作が選択的に実行される。
【００６１】
一方、データ入出力端子ＤＱａ０を介して入力されるライトデータは、シンクロナスＳＲＡＭがライトサイクルとされるとき、タイミング発生回路ＴＧのナンドゲートＮＡ１の出力信号に従ってシフトレジスタ形態の入力データレジスタＩＲ１及びＩＲ２に取り込まれる。このうち、入力データレジスタＩＲ１の出力信号は、出力データ選択回路ＯＳの第１の入力端子に供給される。また、入力データレジスタＩＲ２の出力信号は、ライトデータＷＤａ０としてライトアンプＷＡの単位ライトアンプＷＡ０に供給されるとともに、出力データ選択回路ＯＳの第２の入力端子に供給される。前述のように、出力データ選択回路ＯＳの第３の入力端子には、センスアンプＳＡの単位センスアンプＳＡ０からリードデータＲＤａ０が供給され、その選択制御端子には、アドレス比較回路ＡＣ１及びＡＣ２の出力信号ＡＭ１及びＡＭ２が供給される。
【００６２】
出力データ選択回路ＯＳは、アドレス比較回路ＡＣ１及びＡＣ２の出力信号ＡＭ１及びＡＭ２がともにロウレベルとされるとき、センスアンプＳＡの単位センスアンプＳＡ０から出力されるリードデータＲＤａ０を選択して出力データレジスタＯＲに伝達する。また、アドレス比較回路ＡＣ１の出力信号ＡＭ１がハイレベルとされるときには、入力データレジスタＩＲ１で待ち合わせ状態にある前サイクルのライトデータを選択して出力データレジスタＯＲに伝達し、アドレス比較回路ＡＣ２の出力信号ＡＭ２がハイレベルとされるときには、入力データレジスタＩＲ２で待ち合わせ状態にある前前サイクルのライトデータを選択して出力データレジスタＯＲに伝達する。出力データレジスタＯＲは、ＢｉＣＭＯＳインバータＢＶ３の出力信号つまり相補クロック信号Ｋ＊に従って出力データ選択回路ＯＳの出力信号を取り込み、データ出力バッファＯＢに伝達する。データ出力バッファＯＢは、図示されない出力制御信号のハイレベルを受けて選択的に動作状態とされ、出力データレジスタＯＲに保持されるリードデータをデータ入出力端子ＤＱａ０を介して外部のアクセス装置に出力する。
【００６３】
図４には、図１のシンクロナスＳＲＡＭの一実施例の動作タイミング図が示され、図５には、その一実施例の信号波形図が示されている。これらの図により、この実施例のシンクロナスＳＲＡＭの具体的動作ならびにその特徴について説明する。なお、図５の信号波形図は、図４の動作タイミング図を部分的に拡大し、これに必要と思われる信号の波形を追加したものである。
【００６４】
図４において、シンクロナスＳＲＡＭは、相補クロック信号Ｋ＊が有効レベルつまり非反転クロック信号Ｋが電源電圧ＶＣＣのようなハイレベルに変化され反転クロック信号／Ｋが接地電位ＶＳＳのようなロウレベルに変化されるタイミングＴ１〜Ｔ１４等でチップ選択信号／ＳＳがロウレベルとされることにより、選択的に選択状態とされる。また、その動作モードは、各タイミングでライトイネーブル信号／ＳＷＥがハイレベルとされることで選択的にリードサイクル（ＲＥＡＤ）とされ、ライトイネーブル信号／ＳＷＥがロウレベルとされることで選択的にライトサイクル（ＷＲＩＴＥ）とされる。タイミングＴ１〜Ｔ１４等においてチップ選択信号／ＳＳがハイレベルとされるとき、シンクロナスＳＲＡＭはいわゆるデッドサイクル（ＤＥＡＤ）とされるが、このデッドサイクルは、シンクロナスＳＲＡＭの動作モードがリードサイクルからライトサイクルに変化されるとき１サイクル分だけ挿入することが仕様書により義務付けられる。
【００６５】
例えばタイミングＴ１を始まりとするリードサイクルにおいて、アドレス入力端子ＳＡ０〜ＳＡｋにはアクセスすべきリードアドレスＡＲ１が入力され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８は、すべてハイインピーダンス状態とされる。また、タイミングＴ３を始まりとするライトサイクルでは、アドレス入力端子ＳＡ０〜ＳＡｋを介してアクセスすべきライトアドレスＡＷ１が入力され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８には、前前サイクルのリードサイクルのリードデータＤＲ１が出力される。さらに、タイミングＴ４を始まりとするライトサイクルでは、アドレス入力端子ＳＡ０〜ＳＡｋを介してアクセスすべきライトアドレスＡＷ２が入力され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８には、直前のライトサイクルのライトデータＤＷ１が１サイクル遅れで入力される。
【００６６】
一方、タイミングＴ５を始まりとするライトサイクルでは、アドレス入力端子ＳＡ０〜ＳＡｋを介してアクセスすべきライトアドレスＡＷ３が入力され、データ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８には、直前のライトサイクルのライトデータＤＷ２が１サイクル遅れで入力される。以下、タイミングＴ６，Ｔ７，Ｔ１２ならびにＴ１３を始まりとするサイクルはリードサイクルとされ、タイミングＴ９〜Ｔ１１を始まりとするサイクルはライトサイクルとされる。リードサイクルの次サイクルつまりタイミングＴ２，Ｔ８ならびにＴ１４を始まりとするサイクルは、すべてデッドサイクルとされる。
【００６７】
上記タイミングＴ１を始まりとするリードサイクルにおいて、アドレス入力端子ＳＡ０〜ＳＡｋを介して入力されるｋ＋１ビットのリードアドレスＡＲ１は、相補クロック信号Ｋ＊の有効レベルへの変化を受けてＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに伝達され、デコードされる。そして、ＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤのデコード所要時間が経過した時点で、メモリアレイＭＡＲＹの対応するアドレス（ＡＲ１）が選択状態とされ、ワード線Ｗ０〜Ｗｍならびにデータ線選択信号ＹＳ０〜ＹＳｐの対応するビットが択一的に電源電圧ＶＣＣのようなハイレベルの選択レベルとされる。
【００６８】
これにより、メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜Ｄｎ＊には、選択ワード線に結合されたｎ＋１個のメモリセルの読み出し信号が出力されるが、その当初は、図５に示されるように、イコライズ制御信号ＥＱがロウレベルとされているため、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線は、イコライズ制御信号ＥＱがハイレベルに戻された時点で選択的にディスチャージされ、そのいずれかが選択的にレベル差Ｖ１つまり数百ｍＶ程度だけ低下する。
【００６９】
メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜Ｄｎ＊における小振幅の読み出し信号は、データ線選択信号ＹＳ０〜ＹＳｐに従って３６ビットずつ選択され、相補共通データ線ＣＤ０＊〜ＣＤ３５＊を介してセンスアンプＳＡの単位センスアンプＳＡ０〜ＳＡ３５に伝達される。センスアンプＳＡの各単位センスアンプＳＡ０〜ＳＡ３５は、リードパルス信号ＲＰのハイレベルを受けて動作状態とされ、相補共通データ線ＣＤ０＊〜ＣＤ３５＊を介して出力される読み出し信号を増幅した後、リードデータＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８つまりＤＲ１として出力データ選択回路ＯＳに伝達する。これらのリードデータは、出力データレジスタＯＲ，データ出力バッファＯＢからデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８を介して出力され、相補クロック信号Ｋ＊のタイミングＴ３において外部のアクセス装置に取り込まれる。
【００７０】
このように、本実施例のシンクロナスＳＲＡＭは、タイミングＴ１を始まりとする第ｒのサイクルのリードサイクルに関する実質的な読み出し動作を、タイミングＴ２を始まりとする第ｒ＋１のサイクルで実行し、そのリードデータＤＲ１は、外部のアクセス装置にタイミングＴ３で取り込まれるべくデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８から出力される。
【００７１】
リードパルス信号ＲＰがロウレベルとされセンスアンプＳＡの単位センスアンプＳＡ０〜ＳＡ３５による読み出し信号の増幅動作が終了すると、イコライズ制御信号ＥＱがロウレベルとされ、ＹスイッチＹＳの各単位回路のデータ線イコライズ回路による相補データ線Ｄ０＊〜Ｄｎ＊のイコライズ動作が開始される。前記のように、読み出し動作時における相補データ線Ｄ０＊〜Ｄｎ＊の信号振幅は数百ｍＶとされるため、その読み出し動作後のイコライズに要する時間つまりイコライズ所要時間Ｔｅｑｒは、無視できる程度に短いものとなる。
【００７２】
次に、例えばタイミングＴ３を始まりとするライトサイクルの場合、アドレス入力端子ＳＡ０〜ＳＡｋを介して入力されるｋ＋１ビットのライトアドレスＡＷ１は、前述のように、シフトレジスタ形態のアドレスレジスタＡＲ２及びＡＲ３を介して１サイクル遅れでＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに伝達された後、タイミングＴ４を開始点としてデコードされる。また、１サイクル遅れのタイミングＴ４でデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８から入力される３６ビットのライトデータＡＷ１は、シフトレジスタ形態の入力データレジスタＩＲ１及びＩＲ２を介してライトアンプＷＡの対応する単位ライトアンプＷＡ０〜ＷＡ３５に伝達される。ライトアンプＷＡでは、図５に例示されるように、タイミングＴ５を始まりとするサイクルの所定のタイミングでライトパルス信号ＷＰが所定期間だけハイレベルとされ、これに対応してイコライズ制御信号ＥＱが所定期間だけハイレベルとされる。
【００７３】
これにより、シンクロナスＳＲＡＭでは、タイミングＴ５を開始点としてメモリアレイＭＡＲＹの対応するアドレス（ＡＷ１）が選択状態とされ、ワード線Ｗ０〜Ｗｍならびにデータ線選択信号ＹＳ０〜ＹＳｐが択一的に選択レベルとされる。また、ワード線Ｗ０〜Ｗｍの択一的な選択レベルを受けて、メモリアレイＭＡＲＹの選択ワード線に結合されるｎ＋１個のメモリセルが選択状態とされ、その読み出し信号が対応する相補データ線Ｄ０＊〜Ｄｎ＊に出力される。
【００７４】
メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜Ｄｎ＊に出力された読み出し信号は、データ線選択信号ＹＳ０〜ＹＳｐの択一的な選択レベルを受けて、３６組分だけ選択的に相補共通データ線ＣＤ０＊〜ＣＤ３５＊に伝達される。しかし、ライトパルス信号ＷＰがハイレベルとされライトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５が一斉に動作状態とされると、ライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８に応じたフルスィングの相補書き込み信号が各相補共通データ線に出力されるため、メモリアレイＭＡＲＹの指定された３６個のメモリセルの保持データは、強制的にライトデータＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８に応じた論理レベルに書き換えられる。
【００７５】
このように、本実施例のシンクロナスＳＲＡＭは、タイミングＴ３を始まりとする第ｑのサイクルのライトサイクルに関するライトデータＤＷ１を、タイミングＴ４を始まりとする第ｑ＋１のサイクルでデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８から取り込み、その実質的な書き込み動作を、タイミングＴ５を始まりとする第ｑ＋２のサイクルで実行する。
【００７６】
ところで、タイミングＴ４を始まりとするライトサイクルでアドレス入力端子ＳＡ０〜ＳＡｋから入力されるライトアドレスＡＷ２は、１サイクル遅れでＸアドレスデコーダＸＤ及びＹアドレスデコーダＹＤに伝達され、タイミングＴ５を開始点としてデコードされる。ところが、タイミングＴ６を始まりとするサイクルがリードサイクルであるため、そのデコード動作は中止され、選択アドレスに対する実質的な書き込み動作が禁止されるとともに、ライトアドレスＡＷ２は、タイミングＴ５を始まりとする次のライトサイクルに関するライトアドレスＡＷ３とともに、アドレスレジスタＡＲ２又はＡＲ３で待ち合わせ状態となる。同様に、１サイクル遅れのタイミングＴ５で入力されるライトデータＤＷ２は、次のライトサイクルに関するライトデータＤＷ３とともに、入力データレジスタＩＲ１又はＩＲ２で待ち合わせ状態となる。待ち合わせ状態にある両ライトサイクルの実質的な書き込み動作は、タイミングＴ９を始まりとする次のライトサイクルの実質的な書き込み動作が行われる直前に、すなわちタイミングＴ９及びＴ１０を始まりとする二つのサイクルにおいて実行される。
【００７７】
ライトパルス信号ＷＰがロウレベルに戻されると、ライトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５が非動作状態とされるとともに、イコライズ制御信号ＥＱがロウレベルとされ、ＹスイッチＹＳのデータ線イコライズ回路による相補データ線Ｄ０＊〜Ｄｎ＊のイコライズ動作が開始される。
【００７８】
なお、ライトアンプＷＡによる実質的な書き込み動作が行われるとき、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線は、前述のように、フルスィングされ、そのイコライズ動作には比較的長いイコライズ所要時間Ｔｅｑｗが必要とされる。これに対処するため、この実施例のシンクロナスＳＲＡＭでは、実質的な書き込み動作が行われたサイクルの次サイクル、すなわち例えばタイミングＴ６を始まりとするサイクルが言わば実質的なデッドサイクルとされ、このタイミングＴ６のリードサイクルに関する実質的な読み出し動作は、その直前のライトサイクルの前前サイクルのライトサイクルに関する実質的な書き込み動作が行われたサイクルつまりタイミングＴ５を始まりとするサイクルの次次サイクル、すなわちタイミングＴ７を始まりとするサイクルで実行される。言うまでもなく、タイミングＴ６を始まりとする実質的なデッドサイクルでは、タイミングＴ３のライトサイクルに関する実質的な書き込み動作によりフルスィングされた相補データ線Ｄ０＊〜Ｄｎ＊のイコライズが行われる。
【００７９】
つまり、本実施例の場合、シンクロナスＳＲＡＭとしてのサイクルタイムＴｃｙが、書き込み動作終了後における相補データ線Ｄ０＊〜Ｄｎ＊のイコライズ所要時間Ｔｅｑｗを考慮することなく設定できる訳であって、シンクロナスＳＲＡＭのサイクルタイムＴｃｙは、メモリアレイＭＡＲＹの選択タイミングとライトアンプＷＡの駆動タイミングとの間のセットアップ時間をＴｓｕとし、ライトパルス信号ＷＰのパルス幅つまりライトアンプＷＡの単位ライトアンプＷＡ０〜ＷＡ３５による書き込み動作の所要時間をＴｗｐとするとき、
Ｔｃｙ≒Ｔｓｕ＋Ｔｗｐ
となる。現在の半導体集積回路技術において、シンクロナスＳＲＡＭのセットアップ時間Ｔｓｕは０．５ｎｓ程度とされ、ライトパルス信号ＷＰのパルス幅Ｔｗｐは２．６ｎｓ程度とされる。この結果、シンクロナスＳＲＡＭのサイクルタイムＴｃｙは、３．１ｎｓ程度に短縮され、図８〜図１０に掲げた従来のシンクロナスＳＲＡＭに比較して約４４％もの改善が図られるとともに、相応してシンクロナスＳＲＡＭを含むＥＷＳのサイクルタイムも高速化される。
【００８０】
なお、リードサイクルにおいてサイクルタイムに対する制約がある場合、シンクロナスＳＲＡＭの実質的なサイクルタイムは、ライトサイクルではなくリードサイクルによって律則され、３．１ｎｓを超えることもあり得る。
【００８１】
図６には、この発明が適用されたシンクロナスＳＲＡＭの書き込み動作に関する回路の第２の実施例の信号経路図が示され、図７には、その一実施例の動作タイミング図が示されている。なお、この実施例のシンクロナスＳＲＡＭは、前記図１ないし図５の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００８２】
図６において、この実施例のシンクロナスＳＲＡＭは、前記図３の実施例にあるアドレスレジスタＡＲ３ならびにこれに対応するアドレス比較回路ＡＣ２及び入力データレジスタＩＲ２を備えず、ライトサイクルの直後サイクルでリードサイクルが指定されることによってその実質的な書き込み動作が待ち合わせ状態となるライトサイクルは、一つのみに制限される。
【００８３】
したがって、図７に示されるように、例えばタイミングＴ３のライトサイクルに関する実質的な書き込み動作は、リードサイクルの場合と同様、次サイクルつまりタイミングＴ４を始まりとするサイクルで実行され、後続するリードサイクルによりその実質的な書き込み動作が待ち合わせ状態となるライトサイクルは、タイミングＴ５のライトサイクルのみとなる。また、タイミングＴ５のライトサイクルの直後サイクルつまりタイミングＴ６のリードサイクルに関する実質的な読み出し動作は、上記ライトサイクルの前サイクルつまりタイミングＴ４のライトサイクルに関する実質的な書き込み動作が行われるサイクルつまりタイミングＴ５を始まりとするサイクルの次次サイクル、すなわちタイミングＴ７を始まりとするサイクルで実行され、その直前サイクルは、書き込み動作によりフルスィングされた相補データ線Ｄ０＊〜Ｄｎ＊のイコライズに供される。
【００８４】
この結果、この実施例の場合も、前記図１ないし図５の実施例の場合と同様な作用効果を得ることができ、これによってシンクロナスＳＲＡＭひいてはこれを含むＥＷＳ等のサイクルタイムを高速化できるものとなる。
【００８５】
なお、この実施例では、例えばタイミングＴ３のライトサイクルに関するライトデータＤＷ１が、その実質的な書き込み動作が行われるサイクルの開始点つまりタイミングＴ４で入力されるため、ライトデータＤＷ１がデータ入出力端子ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８から入力データレジスタＩＲ１を介してライトアンプＷＡに伝達されるまでの時間がセットアップ時間Ｔｓｕより長いと、その分シンクロナスＳＲＡＭのサイクルタイムが影響を受ける。
【００８６】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）所定のクロック信号に従って同期動作し、ライトサイクルの次サイクルでのリードサイクルを許容するシンクロナスＳＲＡＭ等において、上記ライトサイクルの次サイクルのリードサイクルに関する実質的な読み出し動作を、対応するライトサイクルの前サイクル又は前前サイクルのライトサイクルに関する実質的な書き込み動作が行われるサイクルの次次サイクルで実行するとともに、シンクロナスＳＲＡＭ等に、後続するリードサイクルによりその実質的な書き込み動作が行われなかったライトサイクルに関するライトアドレス及びライトデータをそれぞれ保持する２個又は１個のアドレスレジスタ及び入力データレジスタと、後続するリードサイクルに関するリードアドレスとアドレスレジスタに保持されるライトアドレスとを比較照合しその結果に応じて対応する入力データレジスタに保持されるライトデータをそのままリードデータとして選択的に出力するための２個又は１個のアドレス比較回路とを設けることで、上記前サイクル又は前前サイクルのライトサイクルに関する実質的な書き込み動作が終了してから次サイクルのリードサイクルに関する実質的な読み出し動作が行われるまでの間に、実質的な書き込み動作によりフルスィングされたデータ線及び共通データ線のイコライズ動作を行うことができるという効果が得られる。
【００８７】
（２）上記（１）項により、シンクロナスＳＲＡＭ等のサイクルタイムを、セットアップ時間とライトパルス信号のパルス幅との関数とし、ほぼイコライズ所要時間分だけ短縮することができるという効果が得られる。
（３）上記（１）項及び（２）項により、シンクロナスＳＲＡＭ等のサイクルタイムを高速化することができるという効果が得られる。
（４）上記（３）項により、シンクロナスＳＲＡＭをキャッシュメモリとして含むＥＷＳ等のサイクルタイムを高速化できるという効果が得られる。
【００８８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、シンクロナスＳＲＡＭのメモリアレイＭＡＲＹは、その周辺部を含めて複数のメモリマットに分割できる。また、シンクロナスＳＲＡＭは、いわゆる×１８ビット又は×７２ビット等、任意のビット構成を採りうるし、バイト単位の書き込み制御機能を持つことを必須条件ともしない。シンクロナスＳＲＡＭは、種々のブロック構成を採りうるし、起動制御信号及び内部制御信号等の組み合わせや名称ならびにその有効レベル等は、種々の実施形態を採りうる。
【００８９】
図２において、メモリアレイＭＡＲＹは、任意数の冗長素子を含むことができる。また、上記実施例では、相補データ線Ｄ０＊〜Ｄｎ＊の非反転及び反転信号線をともに電源電圧ＶＣＣのようなハイレベルにイコライズしているが、種々の条件を整えることで、接地電位ＶＳＳのようなロウレベルにイコライズすることも可能である。シンクロナスＳＲＡＭは、イコライズ制御信号ＥＱに従って相補共通データ線ＣＤ０＊〜ＣＤ３５＊の非反転及び反転信号線をイコライズするための共通データ線イコライズ回路を備えることができる。
【００９０】
図３及び図６において、シンクロナスＳＲＡＭの書き込み動作に関する回路の具体的構成は、これらの実施例による制約を受けない。図４及び図５ならびに図７において、相補クロック信号Ｋ＊，各起動制御信号ならびに内部信号等の具体的な時間関係やレベルは、本発明の主旨に影響を与えない。
【００９１】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるＥＷＳのキャッシュメモリを構成するシンクロナスＳＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、クロック信号に従って同期動作するダイナミック型ＲＡＭや各種のシンクロナス型メモリならびにこれを含む各種デジタルシステムにも種々の形で適用することができる。この発明は、少なくともクロック信号に従って同期動作しかつライトサイクルの次サイクルでのリードサイクルを許容する半導体記憶装置ならびにこれを含む装置又はシステムに広く適用できる。
【００９２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、所定のクロック信号に従って同期動作し、ライトサイクルの次サイクルでのリードサイクルを許容するシンクロナスＳＲＡＭ等において、上記ライトサイクルの次サイクルのリードサイクルに関する実質的な読み出し動作を、対応するライトサイクルの前サイクル又は前前サイクルのライトサイクルに関する実質的な書き込み動作が行われるサイクルの次次サイクルで実行するとともに、シンクロナスＳＲＡＭ等に、後続するリードサイクルによりその実質的な書き込み動作が行われなかったライトサイクルに関するライトアドレス及びライトデータをそれぞれ保持する２個又は１個のアドレスレジスタ及び入力データレジスタと、後続するリードサイクルに関するリードアドレスとアドレスレジスタに保持されるライトアドレスとを比較照合しその結果に応じて対応する入力データレジスタに保持されるライトデータをそのままリードデータとして選択的に出力するための２個又は１個のアドレス比較回路とを設けることで、前サイクル又は前前サイクルのライトサイクルに関する実質的な書き込み動作が終了してから次サイクルのリードサイクルに関する実質的な読み出し動作が行われるまでの間に、実質的な書き込み動作によってフルスィングされたデータ線及び共通データ線のイコライズ動作を行うことができるため、シンクロナスＳＲＡＭ等のサイクルタイムを、セットアップ時間とライトパルス信号のパルス幅との関数とし、ほぼイコライズ所要時間分だけ短縮することができる。この結果、シンクロナスＳＲＡＭ等のサイクルタイムを高速化し、これをキャッシュメモリとして含むＥＷＳ等の高速化を図ることができる。
【図面の簡単な説明】
【図１】この発明が適用されたシンクロナスＳＲＡＭの一実施例を示すブロック図である。
【図２】図１のシンクロナスＳＲＡＭに含まれるメモリアレイ及びその周辺部の一実施例を示す部分的な回路図である。
【図３】図１のシンクロナスＳＲＡＭの書き込み動作に関する回路の第１の実施例を示す信号経路図である。
【図４】図３のシンクロナスＳＲＡＭの一実施例を示す動作タイミング図である。
【図５】図３のシンクロナスＳＲＡＭの一実施例を示す信号波形図である。
【図６】この発明が適用されたシンクロナスＳＲＡＭの書き込み動作に関する回路の第２の実施例を示す信号経路図である。
【図７】図６のシンクロナスＳＲＡＭの一実施例を示す動作タイミング図である。
【図８】この発明に先立って本願発明者等が開発したシンクロナスＳＲＡＭの書き込み動作に関する回路の一例を示す信号経路図である。
【図９】図８のシンクロナスＳＲＡＭの一例を示す動作タイミング図である。
【図１０】図８のシンクロナスＳＲＡＭの一例を示す信号波形図である。
【符号の説明】
ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコーダ、ＹＳ……Ｙスイッチ、ＷＡ……ライトアンプ、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＴＧ……タイミング発生回路、ＢＷＲ……バイトライトイネーブル信号レジスタ、ＩＲ１〜ＩＲ２……入力データレジスタ、ＯＳ……出力データ選択回路、ＯＲ……出力データレジスタ、ＯＢ……データ出力バッファ、ＡＲ１〜ＡＲ３……アドレスレジスタ、ＡＳ１〜ＡＳ２……アドレス選択回路、ＡＣ１〜ＡＣ２……アドレス比較回路。
Ｋ＊……相補クロック信号又はその入力端子、Ｋ……非反転クロック信号又はその入力端子、／Ｋ……反転クロック信号又はその入力端子、／ＳＳ……チップ選択信号又はその入力端子、／ＳＷＥ……ライトイネーブル信号又はその入力端子、／ＳＷＥａ〜ＳＷＥｄ……バイトライトイネーブル信号又はその入力端子、ＤＱａ０〜ＤＱａ８ないしＤＱｄ０〜ＤＱｄ８……入出力データ又はデータ入出力端子、ＳＡ０〜ＳＡｋ……アドレス信号又はその入力端子。
Ｗ０〜Ｗｍ……ワード線、Ｄ０＊〜Ｄｎ＊……相補データ線、Ｄ０〜Ｄｎ……非反転データ線、／Ｄ０〜／Ｄｎ……反転データ線、ＭＣ００〜ＭＣ０ｎないしＭＣｍ０〜ＭＣｍｎ……スタティック型メモリセル、ＣＤ０＊〜ＣＤ３５＊……相補共通データ線、ＣＤ０〜ＣＤ３５……非反転共通データ線、／ＣＤ０〜／ＣＤ３５……反転共通データ線、ＷＡ０〜ＷＡ３５……単位ライトアンプ、ＳＡ０〜ＳＡ３５……単位センスアンプ。
ＥＱ……イコライズ制御信号、ＷＰ……ライトパルス信号、ＲＰ……リードパルス信号、ＹＳ０〜ＹＳｐ……データ線選択信号、ＷＥａ〜ＷＥｄ……バイトライト制御信号、ＷＤａ０〜ＷＤａ８ないしＷＤｄ０〜ＷＤｄ８……ライトデータ、ＲＤａ０〜ＲＤａ８ないしＲＤｄ０〜ＲＤｄ８……リードデータ。
ＳＳＲ……チップ選択信号レジスタ、ＷＥＲ……ライトイネーブル信号レジスタ、Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ４……ＮチャンネルＭＯＳＦＥＴ、Ｇ１〜Ｇ２……トランスファゲート、Ｖ１〜ＶＡ……ＣＭＯＳインバータ、ＯＧ１〜ＯＧ２……オア（ＯＲ）ゲート、ＮＡ１〜ＮＡ４……ナンド（ＮＡＮＤ）ゲート、ＢＶ１〜ＢＶ５……ＢｉＣＭＯＳインバータ。
Ｔ１〜Ｔ１４……タイミング、ＷＲＩＴＥ……ライトサイクル、ＲＥＡＤ……リードサイクル、ＤＥＡＤ……デッドサイクル、ＡＲ１〜ＡＲ５……リードアドレス、ＡＷ１〜ＡＷ６……ライトアドレス、ＤＲ１〜ＤＲ５……リードデータ、ＤＷ１〜ＤＷ６……ライトデータ。
Ｔｃｙ……サイクルタイム、Ｔｓｕ……セットアップ時間、Ｔｗｐ……ライトパルス幅、Ｔｅｑｗ，Ｔｅｑｒ……イコライズ所要時間。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device, for example, a synchronous SRAM (static random access memory) constituting a cache memory such as an EWS (Engineering Work Station) and the like, which is used for speeding up its cycle time. It relates to particularly effective technology.
[0002]
[Prior art]
There is a synchronous SRAM that operates synchronously according to a clock signal. Further, there is a cache memory centered on such a synchronous SRAM, and there is a digital system such as EWS provided with such a cache memory.
[0003]
[Problems to be solved by the invention]
Prior to the present invention, the present inventors have attempted to develop a synchronous SRAM serving as a cache memory for EWS and have noticed the following problem. That is, as shown in FIGS. 9 and 10, the synchronous SRAM has a complementary clock signal K * (here, for example, a complementary signal composed of a non-inverted clock signal K and an inverted clock signal / K is replaced with a complementary clock signal K *). In addition, for an inverted signal or the like which is selectively set to a low level when it is valid, an abbreviation is added to the beginning of the abbreviation such as an inverted clock signal / K. (The same applies hereinafter.) Changes to a valid level (here, for example, a state in which the non-inverted signal of the complementary clock signal K * is set to the high level and the inverted signal is set to the low level is referred to as the effective level; the same applies hereinafter). The chip selection signal / SS is set to an effective level, that is, a low level at timings T1 to T11 and the like, so that the chip selection signal is selectively selected. The operation mode is selectively set to a read cycle (READ) when the write enable signal / SWE is set to a high level at each timing, and selectively set to a write cycle (WRITE) when set to a low level. Is done.
[0004]
For example, in the read cycle at the timing T1, the read address AR1 input from the address input terminals SA0 to SAk is transmitted and decoded to the X address decoder XD and the Y address decoder YD of the synchronous SRAM in that cycle, thereby decoding the memory. The corresponding address (AR1) of the array MARY is selected. The read signal of the selected address (AR1) is amplified by the sense amplifier SA in the next cycle starting at the timing T2 to become the read data DR1, and the data input / output terminals DQa0 to DQa8 to DQd0 to be taken into the access device at the timing T3. Output from DQd8.
[0005]
On the other hand, for example, in the case of the write cycle at timing T3, the write address AW1 input from the address input terminals SA0 to SAk is decoded by the X address decoder XD and the Y address decoder YD in the cycle starting at timing T4, whereby the memory array MARY (AW1) is selected. The synchronous SRAM employs a so-called late write (Late Write) method, and write data DW1 to be written to the selected address (AW1) is input from the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 at timing T4. Over the cycle starting at T5, the data is written from the write amplifier WA to the selected address (AW1) of the memory array MARY.
[0006]
By the way, the synchronous SRAM allows a read cycle in the next cycle of the write cycle, as exemplified by timings T5 and T6, and guarantees it in its specification. As shown in FIG. 8, a synchronous SRAM has three P-channel MOSFETs (metal oxide semiconductor field effect transistors. In this specification, MOSFETs are generally referred to as insulated gate field effect transistors). ) Includes a data line equalizing circuit composed of P3 to P5, and these MOSFETs are selectively turned on when the equalizing control signal EQ is set to a low level, and the corresponding complementary data lines D0 * and the like of the memory array MARY are provided. Are equalized to a high level like the power supply voltage VCC. The time required for equalizing the complementary data lines D0 * and the like differs depending on the operation mode, and the equalizing time Teqr of the read cycle can be shortened because the amplitude of the read signal on the complementary data line D0 * is relatively small. Is longer because the write signal is fully swinged.
[0007]
For the write cycle input at the timing T6 when the write data DW3 is the start point of the immediately following read cycle, the synchronous SRAM converts the write address AW3 and the write data DW3 by the built-in address register AR2 and the input data register IR1. The write operation is held until a write cycle starting at timing T9, for example. However, the substantial read operation related to the read cycle at the timing T6 is performed after the substantial write operation related to the write cycle at the timing T4, after waiting for the end of the equalization of the complementary data line D0 * and the like. For this reason, the cycle time Tcy of the synchronous SRAM is restricted by the equalizing time Teqw in the write cycle and the writing time of the write amplifier WA, that is, the pulse width Twp of the write pulse signal WP as a driving signal,
Tcy @ Tsu + Twp + Teqw
It becomes. Note that Tsu is a setup time between the selection timing of the memory array MARY and the drive timing of the write amplifier WA.
[0008]
In the current semiconductor integrated circuit technology, the setup time Tsu of the synchronous SRAM is about 0.5 ns (nanosecond), and the pulse width Twp of the write pulse signal WP and the time required for equalization Teqw are 2.6 ns and 1.4 ns, respectively. Degree. As a result, the cycle time Tcy of the synchronous SRAM is about 5.5 ns, which limits the speeding up of the synchronous SRAM and, consequently, the speed of a system such as EWS including the SRAM.
[0009]
An object of the present invention is to speed up the cycle time of a synchronous SRAM or the like that allows a read cycle in the next cycle of a write cycle, and to speed up the speed of an EWS or the like including a synchronous SRAM as a cache memory.
[0010]
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
[0011]
[Means for Solving the Problems]
The outline of a typical invention disclosed in the present application will be briefly described as follows. That is, in a synchronous SRAM or the like that performs a synchronous operation in accordance with a predetermined clock signal and allows a read cycle in the next cycle of a write cycle, a substantial read operation related to a read cycle in the next cycle of the write cycle is performed by the corresponding write operation. The cycle is executed in the next cycle after the cycle in which the substantial write operation related to the previous cycle or the previous write cycle is performed, and the substantial write operation is performed in the synchronous SRAM or the like by the subsequent read cycle. Two or one address register and input data register respectively holding a write address and write data related to a write cycle that did not exist, and a write address stored in a read address and an address register related to a subsequent read cycle. Comparing collating the scan provided and two or one address comparator circuit for selectively outputting the write data held in the corresponding input data register in accordance with the result as the read data.
[0012]
According to the above means, during the period between the end of the substantial write operation related to the previous cycle or the write cycle of the previous previous cycle and the end of the substantial read operation related to the read cycle of the next cycle, the immediately preceding write operation Since full-swing data lines and common data lines can be equalized, the cycle time of a synchronous SRAM is reduced as a function of the set-up time and the pulse width of the write pulse signal, almost by the amount of time required for equalization. can do. As a result, the cycle time of a synchronous SRAM or the like can be shortened, and the speed of an EWS or the like including the same as a cache memory can be increased.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a block diagram showing an embodiment of a synchronous SRAM to which the present invention is applied. First, an outline of the configuration and operation of the synchronous SRAM of this embodiment will be described with reference to FIG. The circuit elements constituting each block in FIG. 1 are formed on one semiconductor substrate such as single crystal silicon by a known MOSFET integrated circuit manufacturing technique. The synchronous SRAM of this embodiment constitutes an EWS cache memory, although not particularly limited.
[0014]
In FIG. 1, the synchronous SRAM of this embodiment has a memory array MARY arranged so as to occupy most of the semiconductor substrate surface as a basic component. The memory array MARY includes a predetermined number of word lines arranged in parallel in the horizontal direction in the drawing, and a predetermined set of complementary data lines arranged in parallel in the vertical direction. At the intersections of these word lines and complementary data lines, a number of static memory cells are arranged in a grid. The specific circuit configuration and operation of the memory array MARY and peripheral portions related to the write operation thereof will be described later in detail.
[0015]
A word line forming the memory array MARY is coupled to the X address decoder XD on the left side, and is alternatively set to a predetermined selection level. The X address decoder XD is supplied with i + 1-bit internal X address signals X0 to Xi from the address selection circuit AS2 and the internal control signal CS from the timing generation circuit TG. One input terminal of the address selection circuit AS2 is supplied with a k + 1-bit output signal of the address register AR1, and the other input terminal is supplied with a k + 1-bit output signal of the address register AR4. The address register AR4 is supplied with the (k + 1) -bit output signal of the address selection circuit AS1. The address selection circuit AS2 is further supplied with an internal control signal SC2 as a selection control signal from the timing generation circuit TG.
[0016]
One input terminal of the address selection circuit AS1 is supplied with a k + 1-bit output signal of the address register AR2, and the other input terminal is supplied with a k + 1-bit output signal of the address register AR3. The address register AR3 is supplied with a k + 1-bit output signal of the address register AR2, and the address register AR2 is supplied with a k + 1-bit output signal of the address register AR1. Further, the address register AR1 is supplied with (k + 1) -bit address signals SA0 to SAk from an access device (not shown) via address input terminals SA0 to SAk. The address selection circuit AS1 is further supplied with an internal control signal SC1 as a selection control signal from the timing generation circuit TG.
[0017]
The address register AR1 captures and holds the address signals SA0 to SAk input from the external access device via the address input terminals SA0 to SAk according to the complementary clock signal K *, and transmits them to the address register AR2 and the address selection circuit AS2. I do. The address register AR2 captures and holds the address signal transmitted from the address register AR1 according to an internal control signal (not shown), and transmits the address signal to the address register AR3 and the address selection circuit AS1. Further, the address register AR3 captures and holds the address signal transmitted from the address register AR2 according to another internal control signal (not shown), and transmits the address signal to the address selection circuit AS1.
[0018]
On the other hand, the address selection circuit AS1 selectively takes in the address signal held in the address register AR2 or AR3 according to the internal control signal SC1, and transmits it to the address register AR4. Further, the address register AR4 captures and holds an address signal transmitted via the address selection circuit AS1 according to an internal control signal (not shown), and transmits the address signal to the address selection circuit AS2. The address signal held in AR4 is selectively taken in according to the internal control signal SC2. Of the k + 1 bit output signals of the address selection circuit AS2, i + 1 bits are supplied to the X address decoder XD as internal X address signals X0 to Xi, and the remaining j + 1 bits are supplied to the Y address decoder YD as internal Y address signals Y0 to Yj. Supplied.
[0019]
In this embodiment, the synchronous SRAM employs a one-late write method, and the address registers AR2 and AR3 are selectively shifted into a shift register form on the condition that the synchronous SRAM is in a write cycle, and are delayed by one cycle. The write address supplied by is shifted and taken in and held. Further, the synchronous SRAM of this embodiment allows a read cycle in the next cycle of the write cycle, guarantees it in its specification, and delays a substantial write operation to the selected memory cell of the memory array MARY by two cycles. Then, a substantial read operation related to a read cycle is executed with one cycle delay. Further, when the next cycle of the write cycle becomes the read cycle, the synchronous SRAM changes the cycle immediately before the substantial read operation executed with a delay of one cycle to the complementary data line and the full data line which have been fully swung by the immediately preceding write operation. A substantial dead cycle is applied to the equalizing operation of the common data line.
[0020]
From these facts, when a plurality of read cycles are executed subsequent to a series of write cycles, both the previous write cycle of the read cycle and the substantial write operation related to the write cycle of the previous previous cycle are in a waiting state, and then the write cycle is started. The cycle is executed in the designated cycle and the next cycle. At this time, the address selection circuit AS1 selectively transmits the write address of the previous cycle or the previous previous cycle in the waiting state in the address register AR2 or AR3 to the address register AR4, that is, the address selection circuit AS2, and this address selection circuit AS2 Is held by the read address held by the address register AR1 or by the address register AR4 according to the operation mode of the synchronous SRAM, in other words, depending on whether the synchronous SRAM is in the write cycle or the read cycle. The write address is selectively transmitted to the X address decoder XD and the Y address decoder YD.
[0021]
The X address decoder XD is selectively activated in response to the high level of the internal control signal CS, decodes the (i + 1) -bit internal X address signals X0 to Xi supplied from the address selection circuit AS2, and decodes the memory array MARY. Are alternately set to a predetermined selection level.
[0022]
Next, the complementary data lines constituting the memory array MARY are coupled to the Y switch YS below the complementary data lines. The Y switch YS is supplied with a data line selection signal of a predetermined bit (not shown) from the Y address decoder YD, and is supplied with an equalization control signal EQ from the timing generation circuit TG.
[0023]
The Y switch YS includes a plurality of unit circuits provided corresponding to the respective complementary data lines of the memory array MARY. Each of these unit circuits includes a data line equalizing circuit including three P-channel MOSFETs and a pair of And a transfer gate. Among them, the P-channel MOSFET constituting the data line equalizing circuit of each unit circuit is selectively turned on in response to the low level of the equalizing control signal EQ, and the non-inverting and inverting signals of the corresponding complementary data lines of the memory array MARY. The line is equalized to a high level such as the power supply voltage VCC. Also, the transfer gates of each unit circuit are selectively turned on by 36 sets by selectively setting the corresponding data line selection signal to the selection level, and the corresponding 36 sets of complementary data lines of the memory array MARY are set. And the complementary common data lines CD0 * to CD35 *, that is, the write amplifier WA and the sense amplifier SA, are selectively connected. The specific configuration of the Y switch YS will be described later in detail.
[0024]
The Y address decoder YD is supplied with internal Y address signals Y0 to Yj from an address selection circuit AS2 and an internal control signal CS from a timing generation circuit TG. The Y address decoder YD selectively operates in response to the high level of the internal control signal CS, decodes the internal Y address signals Y0 to Yj supplied from the address selection circuit AS2, and responds to the data line selection signal. The bit to be selected is alternatively set to a high-level selection level such as the power supply voltage VCC.
[0025]
The write amplifier WA includes 36 unit write amplifiers provided corresponding to the complementary common data lines CD0 * to CD35 *, as described later. These unit write amplifiers are sequentially divided into four groups of nine each, and are associated with the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8. Each unit write amplifier of the write amplifier WA is supplied with write data WDa0 to WDa8 to WDd0 to WDd8 from the input data register IR, and its non-inverted and inverted output terminals are connected to the corresponding complementary common data lines CD0 * to CD35 *. , Respectively. A write pulse signal WP is commonly supplied to the unit write amplifiers from the timing generation circuit TG, and a corresponding byte write control signal is supplied from the write enable signal register WER to the nine unit write amplifiers constituting each group. WEa to WEd are commonly supplied.
[0026]
Thereby, each unit write amplifier of the write amplifier WA is selectively activated by the write pulse signal WP being at the high level and the corresponding byte write control signals WEa to WEd being at the high level, and the write data WDa0 To WDa8 to WDd0 to WDd8. These complementary write signals are written to the designated 36 memory cells of the memory array MARY from the complementary common data lines CD0 * to CD35 * via 36 sets of transfer gates in which the Y switch YS is on.
[0027]
The complementary write signal formed by each unit write amplifier of the write amplifier WA is a so-called full swing signal whose high level is the power supply voltage VCC and whose low level is the ground potential VSS. The write data WDa0 to WDa8 to WDd0 to WDd8 each correspond to 9 bytes of 4-byte write data including a parity bit. The byte write control signals WEa to which the operations of the unit write amplifiers WA0 to WA35 of the write amplifier WA correspond. To WEd are selectively performed in response to the high level, thereby controlling the write operation of the write data WDa0 to WDa8 to WDd0 to WDd8 in byte units.
[0028]
The sense amplifier SA includes 36 unit sense amplifiers provided corresponding to the complementary common data lines CD0 * to CD35 *. These unit sense amplifiers are sequentially divided into four groups of nine, and are associated with the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8. The non-inverting and inverting input terminals of each unit sense amplifier of the sense amplifier SA are respectively coupled to the non-inverting or inverting signal lines of the complementary common data lines CD0 * to CD35 *, and the output signals thereof are read data RDa0 to RDa8 to RDd0. RDd8 are supplied to the third input terminal of the output data selection circuit OS. The read pulse signal RP is commonly supplied from the timing generation circuit TG to each unit sense amplifier of the sense amplifier SA.
[0029]
As a result, the unit sense amplifiers of the sense amplifiers SA are selectively and simultaneously activated by the read pulse signal RP being set to the high level, and the Y switch switches from the designated 36 memory cells of the memory array MARY. YS and the read signal output via the corresponding complementary common data lines CD0 * to CD35 * are amplified. These read signals are supplied to the third input terminal of the output data selection circuit OS as the read data RDa0 to RDa8 to RDd0 to RDd8. A read signal output from the designated memory cell of the memory array MARY to the complementary data lines D0 * to Dn * and the complementary common data lines CD0 * to CD35 * is a small amplitude signal of about several hundred mV (millivolt). Is done.
[0030]
The input terminal of the input data register IR2 is supplied with a 36-bit output signal of the input data register IR1, and the input terminal of the input data register IR1 is connected to the input / output terminals DQa0 to DQa8 to DQd0 to DQd8. Is supplied. When the synchronous SRAM is in a write cycle, the input data register IR1 captures write data supplied from an external access device via data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 according to a complementary clock signal K *. Hold and transmit to input data register IR2. At this time, the input data register IR2 captures and holds the write data transmitted via the input data register IR1 according to the complementary clock signal K *, and transmits the write data to the write amplifier WA. Note that the complementary clock signal K * supplied to the clock input terminals of the input data registers IR1 and IR2 actually includes the condition that the write enable signal / SWE is at a low level as a generation condition, which will be described later. explain.
[0031]
The 36-bit write data held in the input data register IR1 is further supplied to a first input terminal of the output data selection circuit OS, and the 36-bit write data held in the input data register IR2 is further supplied to the second input terminal. Is supplied to the input terminal of. The output signals AM1 and AM2 are supplied as output control signals from the address comparison circuits AC1 and AC2 to the output data selection circuit OS. One input terminal of the address comparison circuits AC1 and AC2 is supplied with an output signal of k + 1 bits of the address register AR1. The other input terminal of the address comparison circuit AC1 is supplied with a k + 1-bit output signal of the address register AR2, and the other input terminal of the address comparison circuit AC2 is supplied with a k + 1-bit output signal of the address register AR3. Is done. The output signals of the address registers AR1 to AR3 correspond to the internal X address signals X0 to Xi and the internal Y address signals Y0 to Yj, and the number of bits k + 1 indicates the internal X address signal and the internal Y address signal. For the number of bits i + 1 and j + 1 of the address signal,
k + 1 = (i + 1) + (j + 1)
It goes without saying that they have a relationship.
[0032]
An output terminal of the output data selection circuit OS is coupled to an input terminal of the output data register OR. The output terminal of the output data register OR is connected to the input terminal of the data output buffer OB, and the output terminal of the data output buffer OB is connected to the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8.
[0033]
When the synchronous SRAM is in a read cycle, the address comparison circuits AC1 and AC2 store the read address supplied from the address input terminals SA0 to SAk via the address register AR1 and the write address held in the address register AR2 or AR3. Are compared, and when all the bits match, the output signal AM1 or AM2 is selectively set to the high level.
[0034]
When the output signals AM1 and AM2 of the address comparison circuits AC1 and AC2 are both at a low level, the output data selection circuit OS selects the read data RDa0 to RDa8 to RDd0 to RDd8 output from the sense amplifier SA to output data registers. Communicate to OR. When the output signal AM1 of the address comparison circuit AC1 is at a high level, the 36-bit write data held in the input data register IR1 is selected and transmitted to the output data register OR, and the output signal of the address comparison circuit AC2 is selected. When AM2 is set to the high level, 36-bit write data held in the input data register IR2 is selected and transmitted to the data output buffer OB via the output data register OR.
[0035]
The data output buffer OB is selectively turned on in response to a high level of an output control signal (not shown), and outputs read data output from the output data selection circuit OS via the output data register OR to the data input / output terminals DQa0 to DQa0. The data is output to an external access device via DQa8 to DQd0 to DQd8. When the output control signal is at a low level, the output terminal of the data output buffer OB is in a so-called high impedance state.
[0036]
As described above, in the synchronous SRAM of this embodiment, the read cycle in the next cycle of the write cycle is guaranteed, and when the next cycle of the write cycle is actually the read cycle, the read cycle is executed with a delay of one cycle. The cycle immediately before a typical read operation is applied to the equalizing operation of the complementary data line and the common data line which are fully swung by the substantial write operation, and the write operation is prohibited. Therefore, the substantial write operation related to the previous cycle of the read cycle and the write cycle of the previous previous cycle is executed in the cycle in which the next write cycle is specified. During this time, the write addresses held in the address registers AR2 and AR3 are compared and collated with the read address supplied in the read cycle by the address comparison circuit AC1 or AC2, and if they match, the input data register IR1 or IR2 is in a waiting state. The write data is output as it is via the output data selection circuit OS, the output data register OR, and the data output buffer OB, thereby improving the reliability of the read data.
[0037]
The byte write enable signal register BWR takes in and holds the byte write enable signals / SWEa to / SWEd supplied from the external access device in accordance with the complementary clock signal K *, and as the byte write control signals WEa to WEd, the write amplifier WA. To communicate. Further, the timing generation circuit TG selectively forms the above various internal control signals based on the chip selection signal / SS and the write enable signal / SWE supplied as a start control signal from an external access device, It is supplied to each part of the synchronous SRAM.
[0038]
FIG. 2 is a partial circuit diagram of an embodiment of the memory array MARY included in the synchronous SRAM of FIG. 1 and its peripheral portion. The specific configuration and operation of the memory array MARY constituting the synchronous SRAM and its peripheral parts will be described with reference to FIG. In the following circuit diagrams and signal path diagrams, MOSFETs having an arrow at the channel (back gate) portion are of the P-channel type, and are distinguished from N-channel MOSFETs without the arrow.
[0039]
In FIG. 2, the memory array MARY constituting the synchronous SRAM of this embodiment is not particularly limited, but is parallel to the (m + 1) word lines W0 to Wm arranged in the horizontal direction in FIG. And n + 1 sets of complementary data lines D0 * to Dn * arranged in parallel. At the intersections of these word lines and complementary data lines, a total of (m + 1) × (n + 1) static memory cells MC00 to MC0n to MCm0 to MCmn are arranged in a lattice.
[0040]
Each of the static memory cells MC00 to MC0n to MCm0 to MCmn constituting the memory array MARY is a P-channel MOSFET P1 and an N-channel MOSFET N1 or a P-channel MOSFET P2 and an N-channel A latch circuit in which a pair of CMOS (complementary MOS) inverters composed of MOSFET N2 are cross-coupled to each other is a basic component. The non-inverting input / output node of the latch circuit of the (m + 1) memory cells MC00 to MCm0 to MC0n to MCmn arranged in the same column of the memory array MARY, that is, the common-coupled drains of the MOSFETs P1 and N1, that is, the common-coupled MOSFETs P2 and N2 The gates are respectively coupled to the non-inverted signal lines of the corresponding complementary data lines D0 * to Dn * via an N-channel type selection MOSFET N3, and their inverting input / output nodes, that is, the commonly coupled drains of MOSFETs P2 and N2, ie, MOSFETs P1 and N2. The commonly coupled gates of N1 are coupled to the corresponding inverted signal lines of the corresponding complementary data lines D0 * to Dn * via an N-channel type selection MOSFET N4. The gates of the selection MOSFETs N3 and N4 of the (n + 1) memory cells MC00 to MC0n to MCm0 to MCmn arranged in the same row of the memory array MARY are commonly coupled to the corresponding word lines W0 to Wm, respectively.
[0041]
The word lines W0 to Wm forming the memory array MARY are coupled to the X address decoder XD on the left side, and are alternatively set to a selection level such as the power supply voltage VCC. When the word lines W0 to Wm are alternatively set to the selection level, in the memory array MARY, the selection MOSFETs N3 and N4 of the (n + 1) memory cells coupled to the selected word line are simultaneously turned on, and the complementary data A read signal of logic "1" or "0" according to the data held in these memory cells is output to the non-inverted and inverted signal lines of the lines D0 * to Dn *.
[0042]
Next, the complementary data lines D0 * to Dn * forming the memory array MARY are coupled below to the corresponding unit circuit of the Y switch YS. The Y switch YS includes n + 1 unit circuits provided corresponding to the complementary data lines D0 * to Dn * of the memory array MARY. Each of these unit circuits has three units as illustrated in FIG. , A data line equalizing circuit composed of P-channel MOSFETs P3 to P5, and a pair of transfer gates G1 and G2. Among these, the equalization control signal EQ is commonly supplied from the timing generation circuit TG to the gates of the MOSFETs P3 to P5 constituting the data line equalizing circuit.
[0043]
On the other hand, one terminal of each of the transfer gates G1 and G2 is coupled to the non-inverted or inverted signal line of the corresponding complementary data line D0 * to Dn * of the memory array MARY. Commonly coupled to non-inverted or inverted signal lines of complementary common data lines CD0 * to CD35 *. The corresponding data line selection signals YS0 to YSp are supplied from the Y address decoder YD to the gates of the N-channel MOSFETs constituting the transfer gates G1 and G2, and the inverted signal by the inverter V1 is supplied to the gate of the P-channel MOSFET. Supplied respectively. The data line selection signals YS0 to YSp and their inverted signals are sequentially and commonly supplied to the 36 transfer gates G1 and G2 adjacent to each other. Note that the bit number p + 1 of the data line selection signals YS0 to YSp is
p + 1 = (n + 1) / 36
It goes without saying that they have a relationship.
[0044]
As described above, the non-inverted and inverted signal lines of the complementary data lines D0 * to Dn * constituting the memory array MARY of the synchronous SRAM of the present embodiment are such that the synchronous SRAM is not selected and the equalization control signal EQ is at the low level. Is equalized to a high level like the power supply voltage VCC via the MOSFETs P3 to P5 constituting the data line equalizing circuit of the Y switch YS. When the synchronous SRAM is set to the selected state and the word lines W0 to Wm are alternatively set to the selected level, the high level of the non-inverted and inverted signal lines of the complementary data lines D0 * to Dn * is set to the selected word line. One of them is selectively discharged in accordance with the data held in the (n + 1) memory cells coupled thereto, and a relatively small level difference of about several hundred mV occurs between both signal lines. These level differences, that is, the read signals, are selectively transmitted to the complementary common data lines CD0 * to CD35 * by 36 pairs by selectively setting the data line selection signals YS0 to YSp to a high level.
[0045]
The non-inverted and inverted signal lines of the data lines D0 * to Dn * and the complementary common data lines CD0 * to CD35 * of the memory array MARY are routed over a relatively long distance on the semiconductor substrate surface on which the synchronous SRAM is formed. Since a large number of MOSFETs are coupled, a relatively large load capacitance is coupled. Therefore, the time required for the equalizing operation after the substantial read operation relating to the read cycle is performed, that is, the required equalizing time Teqr is a sufficiently short time because the amplitude of the read signal is as small as several hundred mV. The required equalization time Teqw after the substantial write operation related to the cycle is performed is a relatively long time such as 1.4 ns due to the full swing of the write signal.
[0046]
The complementary common data lines CD0 * to CD35 * are respectively coupled to the non-inverted and inverted output terminals of the corresponding unit write amplifiers WA0 to WA35 of the write amplifier WA, and are connected to the corresponding unit sense amplifiers SA0 to SA35 of the sense amplifier SA. It is coupled to the non-inverting and inverting input terminals, respectively.
[0047]
The write amplifier WA includes 36 unit write amplifiers WA0 to WA35 provided corresponding to the complementary common data lines CD0 * to CD35 *. These unit write amplifiers are sequentially byte-divided into four groups of nine, and are associated with the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8. The input terminals of the unit write amplifiers WA0 to WA35 of the write amplifier WA are supplied with corresponding write data WDa0 to WDa8 to WDd0 to WDd8 from the input data register IR2, respectively. The common data lines CD0 * to CD35 * are respectively coupled to non-inverted or inverted signal lines. The write pulse signal WP is commonly supplied from the timing generation circuit TG to the unit write amplifiers WA0 to WA35 of the write amplifier WA. In addition, the corresponding byte write control signals WEa to WEd are commonly supplied from the write enable signal register WR to the unit write amplifiers WA0 to WA8 to WA27 to WA35 constituting each group of the write amplifier WA.
[0048]
Accordingly, the unit write amplifiers WA0 to WA35 of the write amplifier WA are selectively activated by the write pulse signal WP being at a high level and the corresponding byte write control signals WEa to WEd being at a high level. Complementary write signals are formed according to the data WDa0 to WDa8 to WDd0 to WDd8. These complementary write signals are written to the designated 36 memory cells of the memory array MARY from the complementary common data lines CD0 * to CD35 * via the transfer gates G1 and G2 in the ON state of the Y switch YS.
[0049]
The complementary write signal formed by each unit write amplifier of the write amplifier WA is a full swing signal whose high level is the power supply voltage VCC and whose low level is the ground potential VSS. Further, the operation of the unit write amplifiers WA0 to WA35 of the write amplifier WA is selectively performed in response to the high level of the corresponding byte write control signal WEa to WEd, thereby the write operation of the write data WDa0 to WDa8 to WDd0 to WDd8. Is controlled on a byte-by-byte basis.
[0050]
The sense amplifier SA includes 36 unit sense amplifiers SA0 to SA35 provided corresponding to the complementary common data lines CD0 * to CD35 *. These unit sense amplifiers are sequentially divided into four groups of nine by four, and are associated with the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8. The non-inverting and inverting input terminals of the unit sense amplifiers SA0 to SA35 of the sense amplifier SA are respectively coupled to the non-inverting or inverting signal lines of the corresponding complementary common data lines CD0 * to CD35 *. The data is supplied to the third input terminal of the output data selection circuit OS as RDa0 to RDa8 to RDd0 to RDd8. A read pulse signal RP is commonly supplied from the timing generation circuit TG to the unit sense amplifiers SA0 to SA35 of the sense amplifier SA.
[0051]
As a result, the unit sense amplifiers SA0 to SA35 of the sense amplifier SA are selectively and simultaneously activated by the read pulse signal RP being set to the high level, and the unit memory amplifiers SA0 to SA35 are activated from the designated 36 memory cells of the memory array MARY. The read signal output through the complementary common data lines CD0 * to CD35 * is amplified. These read signals are supplied to the third input terminal of the output data selection circuit OS as read data RDa0 to RDa8 to RDd0 to RDd8.
[0052]
FIG. 3 shows a signal path diagram of an embodiment of a circuit relating to the write operation of the synchronous SRAM of FIG. Note that FIG. 3 is obtained by rewriting the block diagram of FIG. 1 in a little more detail, and therefore, description will be added only to portions different from this. Further, in the following signal path diagram, portions relating to the first bit of address signals SA0 to SAk and input / output data DQa0 to DQa8 to DQd0 to DQd8 are shown as representatives, and the description of signal paths will be taken as an example. .
[0053]
In FIG. 3, an address signal SA0 supplied from an external access device via an address input terminal SA0 is fetched into an address register AR1 in accordance with a complementary clock signal K *, and then transmitted to an address register AR2. The signal is transmitted to one input terminal of the circuits AC1 and AC2 and the address selection circuit AS2. The clock input terminals of the address registers AR2 and AR3 are supplied with the output signal of the NAND (NAND) gate NA1 of the timing generation circuit TG. An output signal of a write enable signal register WER receiving a write enable signal / SWE is supplied to one input terminal of the NAND gate NA1, and an output signal of a BiCMOS (bipolar CMOS) BV2, that is, a non-inverted internal signal is supplied to the other input terminal. A clock signal is provided.
[0054]
Needless to say, the output signal of the NAND gate NA1 is selectively output according to the complementary clock signal K * when the write enable signal / SWE is at the low level, that is, when the output signal of the write enable signal register WER is at the high level and the synchronous SRAM is in the write cycle. Is set to low level. As a result, the address registers AR2 and AR3 selectively act as shift registers on condition that the synchronous SRAM is in a write cycle, and convert the address signal SA0 input via the address input terminal SA0 into the complementary clock signal K. * Acquire and hold sequentially according to *. When the synchronous SRAM is set to the read cycle or the dead cycle and the output signal of the NAND gate NA1 is set to the high level, the address registers AR2 and AR3 stop the shift operation and the write addresses related to the two write cycles input immediately before. Hold.
[0055]
The output signal of the address register AR2 is supplied to one input terminal of the address selection circuit AS1 and to the other input terminal of the address comparison circuit AC1. Further, the output signal of the address register AR3 is supplied to the other input terminal of the address selection circuit AS1 and to the other input terminal of the address comparison circuit AC2. The output signals AM1 and AM2 of the address comparison circuits AC1 and AC2 are supplied to the output data selection circuit OS as selection control signals, and the output signal of the address selection circuit AS1 is supplied to the address register AR4. The output terminal of the chip select signal register SSR receiving the chip select signal / SS is supplied as a select control signal SC1 to the control terminal of the address select circuit AS1. Further, an inverted signal of the output signal of the NAND gate NA1 by the inverter V2 is supplied to the clock input terminal of the address register AR4.
[0056]
As a result, the address comparison circuit AC1 compares and compares the write address held in the address register AR2 with the read address input via the address register AR1 in a read cycle, and outputs an output signal when both addresses match. AM1 is selectively set to a high level. The address comparison circuit AC2 compares and compares the write address held in the address register AR3 with the read address input via the address register AR1, and selectively outputs the output signal AM2 when all the bits match. To a high level.
[0057]
When the synchronous SRAM is in a dead cycle and the selection control signal SC1 is at a low level, the address selection circuit AS1 selects the first write address in the waiting state in the address register AR3 and transmits it to the address register AR4. . When the synchronous SRAM is set to the write cycle after the dead cycle and the selection control signal SC1 is set to the high level, the second write address in the waiting state is selected by the address register AR2, and the second write address is set to the address register AR4. introduce. On the other hand, when the synchronous SRAM is set to the read cycle and the selection control signal SC2 is set to the low level, the address selection circuit AS2 selects the read address input via the address register AR1, and the X address decoder XD and not shown. The write address is transmitted to the Y address decoder YD, and when the synchronous SRAM is set to the write cycle and the selection control signal SC2 is set to the high level, the write address held in the address register AR4 is selected and the X address decoder XD and the Y address decoder are selected. Transmit to YD.
[0058]
The X address decoder XD includes NAND gates NA2 to NA4, BiCMOS inverters BV4 and BV5, and a CMOS inverter VA, decodes a write address or a read address supplied from the address selection circuit AS2, and selects the word line W0 of the memory array MARY. A selection level such as the power supply voltage VCC is used. As described above, the complementary data line D0 * of the memory array MARY is coupled to the corresponding unit circuit of the Y switch YS, is selectively equalized by the data line equalizing circuit including the MOSFETs P3 to P5, and has its transfer gate. It is selectively connected via G1 and G2 to the complementary common data line CD0 *, that is, the corresponding unit write amplifier WA0 of the write amplifier WA or the corresponding unit sense amplifier SA0 of the sense amplifier SA.
[0059]
To the unit write amplifier WA0 of the write amplifier WA, the write data WDa0 is supplied from the input data register IR2, the write pulse signal WP is supplied from the timing generation circuit TG, and the corresponding byte is supplied from the byte write enable signal register BWR (not shown). The write control signal WEa is supplied. A read pulse signal RP (not shown) is supplied to the unit sense amplifier SA0 of the sense amplifier SA, and an output signal thereof is supplied as read data RDa0 to a third input terminal of the output data selection circuit OS.
[0060]
Here, the write pulse signal WP supplied to the write amplifier WA is not particularly limited, but the write enable signal / SWE, that is, the output signal of the write enable signal register WER is passed through a pulse generation circuit including CMOS inverters V6 to V7. The write pulse signal WP and the read pulse signal RP are supplied through a pulse generation circuit including the OR gate OG2 and the CMOS inverters V8 to V9. Formed by As a result, the equalization control signal EQ is selectively set to the low level at a predetermined timing when both the write pulse signal WP or the read pulse signal RP are set to the low level, and receives the low level of the equalization control signal EQ to control the Y switch YS. The equalizing operation of the complementary data lines D0 * to Dn * by the data line equalizing circuit is selectively executed.
[0061]
On the other hand, the write data input via the data input / output terminal DQa0 is input to the shift register type input data registers IR1 and IR2 according to the output signal of the NAND gate NA1 of the timing generation circuit TG when the synchronous SRAM is in a write cycle. It is captured. Among them, the output signal of the input data register IR1 is supplied to the first input terminal of the output data selection circuit OS. The output signal of the input data register IR2 is supplied to the unit write amplifier WA0 of the write amplifier WA as the write data WDa0, and is also supplied to the second input terminal of the output data selection circuit OS. As described above, the read data RDa0 is supplied from the unit sense amplifier SA0 of the sense amplifier SA to the third input terminal of the output data selection circuit OS, and the output of the address comparison circuits AC1 and AC2 is supplied to the selection control terminal. Signals AM1 and AM2 are provided.
[0062]
When the output signals AM1 and AM2 of the address comparison circuits AC1 and AC2 are both at a low level, the output data selection circuit OS selects the read data RDa0 output from the unit sense amplifier SA0 of the sense amplifier SA and outputs the output data register OR To communicate. When the output signal AM1 of the address comparison circuit AC1 is at a high level, the input data register IR1 selects the write data of the previous cycle in the waiting state and transmits it to the output data register OR, and outputs the output data of the address comparison circuit AC2. When the signal AM2 is at the high level, the input data register IR2 selects the write data of the previous previous cycle in the waiting state and transmits it to the output data register OR. Output data register OR takes in the output signal of output data selection circuit OS according to the output signal of BiCMOS inverter BV3, that is, complementary clock signal K *, and transmits it to data output buffer OB. Data output buffer OB is selectively activated in response to a high level of an output control signal (not shown), and outputs read data held in output data register OR to an external access device via data input / output terminal DQa0. I do.
[0063]
FIG. 4 shows an operation timing chart of an embodiment of the synchronous SRAM of FIG. 1, and FIG. 5 shows a signal waveform chart of the embodiment. With reference to these drawings, a specific operation and features of the synchronous SRAM of this embodiment will be described. The signal waveform diagram of FIG. 5 is obtained by partially enlarging the operation timing diagram of FIG. 4 and adding a signal waveform which is considered necessary.
[0064]
In FIG. 4, in the synchronous SRAM, the complementary clock signal K * changes to a valid level, that is, the non-inverted clock signal K changes to a high level like the power supply voltage VCC, and the inverted clock signal / K changes to a low level like the ground potential VSS. When the chip selection signal / SS is set to the low level at the timings T1 to T14 and the like, the selected state is selected. The operation mode is selectively set to a read cycle (READ) when the write enable signal / SWE is set to the high level at each timing, and is selectively written to when the write enable signal / SWE is set to the low level at each timing. A cycle (WRITE) is set. When the chip selection signal / SS is set to the high level at the timings T1 to T14 and the like, the synchronous SRAM has a so-called dead cycle (DEAD). In this dead cycle, the operation mode of the synchronous SRAM changes from the read cycle to the write cycle. The specification mandates that only one cycle be inserted when changing to a cycle.
[0065]
For example, in a read cycle starting at timing T1, a read address AR1 to be accessed is input to the address input terminals SA0 to SAk, and the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 are all set to a high impedance state. In a write cycle starting at timing T3, a write address AW1 to be accessed is input via the address input terminals SA0 to SAk, and the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 are read from the previous cycle. The cycle read data DR1 is output. Further, in the write cycle starting at timing T4, the write address AW2 to be accessed is input via the address input terminals SA0 to SAk, and the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 are supplied to the data input / output terminals DQa0 to DQd0 to DQd8. Write data DW1 is input with a delay of one cycle.
[0066]
On the other hand, in the write cycle starting at timing T5, the write address AW3 to be accessed is input via the address input terminals SA0 to SAk, and the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 are input to the data input / output terminals DQa0 to DQd0 to DQd8. Write data DW2 is input with a delay of one cycle. Hereinafter, a cycle starting from timings T6, T7, T12 and T13 is referred to as a read cycle, and a cycle starting from timings T9 to T11 is referred to as a write cycle. The next cycle of the read cycle, that is, the cycle starting from timings T2, T8 and T14 is all dead cycles.
[0067]
In the read cycle starting from the timing T1, the k + 1-bit read address AR1 input via the address input terminals SA0 to SAk receives the change of the complementary clock signal K * to the effective level, and the X address decoders XD and XD. The signal is transmitted to the Y address decoder YD and decoded. When the required time for decoding by the X address decoder XD and the Y address decoder YD elapses, the corresponding address (AR1) of the memory array MARY is selected, and the word lines W0 to Wm and the data line selection signals YS0 to YSp are set. Are alternatively set to a high selection level such as the power supply voltage VCC.
[0068]
As a result, a read signal of n + 1 memory cells coupled to the selected word line is output to the complementary data lines D0 * to Dn * of the memory array MARY. Initially, as shown in FIG. , The equalizing control signal EQ is at a low level, the non-inverted and inverted signal lines of the complementary data lines D0 * to Dn * are selectively discharged when the equalizing control signal EQ is returned to a high level. Either one is selectively reduced by the level difference V1, that is, about several hundred mV.
[0069]
The small-amplitude read signals on the complementary data lines D0 * to Dn * of the memory array MARY are selected 36 bits at a time in accordance with the data line selection signals YS0 to YSp, and are supplied to the sense amplifier SA via the complementary common data lines CD0 * to CD35 *. The signal is transmitted to unit sense amplifiers SA0 to SA35. Each of the unit sense amplifiers SA0 to SA35 of the sense amplifier SA is set to an operation state in response to the high level of the read pulse signal RP, and after amplifying the read signal output via the complementary common data lines CD0 * to CD35 *, The read data is transmitted to the output data selection circuit OS as read data RDa0 to RDa8 to RDd0 to RDd8, that is, DR1. These read data are output from the output data register OR and the data output buffer OB via the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8, and are taken into an external access device at the timing T3 of the complementary clock signal K *.
[0070]
As described above, the synchronous SRAM of the present embodiment executes the substantial read operation related to the read cycle of the r-th cycle starting at the timing T1, in the (r + 1) th cycle starting at the timing T2, and performs the read operation. The data DR1 is output from the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 so as to be taken into the external access device at the timing T3.
[0071]
When the read pulse signal RP is set to the low level and the read signal amplification operation by the unit sense amplifiers SA0 to SA35 of the sense amplifier SA is completed, the equalize control signal EQ is set to the low level, and the data line equalize circuit of each unit circuit of the Y switch YS performs the operation. The equalizing operation of the complementary data lines D0 * to Dn * is started. As described above, the signal amplitude of the complementary data lines D0 * to Dn * at the time of the read operation is several hundred mV, so that the time required for equalization after the read operation, that is, the time required for equalization Teqr is negligibly short. It will be.
[0072]
Next, for example, in the case of a write cycle starting at timing T3, the write address AW1 of k + 1 bits input through the address input terminals SA0 to SAk is transmitted to the address registers AR2 and AR3 in the form of a shift register as described above. After being transmitted to the X address decoder XD and the Y address decoder YD with a delay of one cycle, the data is decoded starting at timing T4. The 36-bit write data AW1 input from the data input / output terminals DQa0 to DQa8 to DQd0 to DQd8 at a timing T4 delayed by one cycle corresponds to the write amplifier WA via input data registers IR1 and IR2 in the form of shift registers. To the unit write amplifiers WA0 to WA35. In the write amplifier WA, as illustrated in FIG. 5, the write pulse signal WP is set to the high level for a predetermined period at a predetermined timing of the cycle starting from the timing T5, and in response to this, the equalization control signal EQ is set to a predetermined level. It is set to high level only during the period.
[0073]
As a result, in the synchronous SRAM, the corresponding address (AW1) of the memory array MARY is set to the selected state starting at the timing T5, and the word lines W0 to Wm and the data line selection signals YS0 to YSp are selectively set to the selection level. It is said. Further, in response to an alternative selection level of word lines W0 to Wm, n + 1 memory cells coupled to the selected word line of memory array MARY are set to the selected state, and the read signal thereof corresponds to the corresponding complementary data line D0. * To Dn *.
[0074]
The read signals output to the complementary data lines D0 * to Dn * of the memory array MARY receive an alternative selection level of the data line selection signals YS0 to YSp, and selectively receive the complementary data lines CD0 for only 36 sets. * To CD35 *. However, when the write pulse signal WP is set to the high level and the unit write amplifiers WA0 to WA35 of the write amplifier WA are simultaneously operated, a full-swing complementary write signal corresponding to the write data WDa0 to WDa8 to WDd0 to WDd8 is output. Since the data is output to each complementary common data line, the data held in the designated 36 memory cells of the memory array MARY is forcibly rewritten to a logic level corresponding to the write data WDa0 to WDa8 to WDd0 to WDd8.
[0075]
As described above, in the synchronous SRAM of this embodiment, the write data DW1 related to the write cycle of the q-th cycle starting at the timing T3 is changed to the data input / output terminals DQa0 to DQa8 in the q + 1-th cycle starting at the timing T4. Or DQd0 to DQd8, and the substantial write operation is performed in the q + 2th cycle starting from timing T5.
[0076]
By the way, the write address AW2 input from the address input terminals SA0 to SAk in the write cycle starting from the timing T4 is transmitted to the X address decoder XD and the Y address decoder YD with one cycle delay, and is decoded starting from the timing T5. Is done. However, since the cycle starting from the timing T6 is a read cycle, the decoding operation is stopped, the substantial writing operation to the selected address is prohibited, and the write address AW2 is shifted to the next starting from the timing T5. Along with the write address AW3 related to the write cycle, a wait state is set in the address register AR2 or AR3. Similarly, the write data DW2 input at the timing T5 delayed by one cycle enters the waiting state in the input data register IR1 or IR2 together with the write data DW3 for the next write cycle. The substantial write operation of both write cycles in the waiting state is performed immediately before the substantial write operation of the next write cycle starting at timing T9, that is, in two cycles starting at timings T9 and T10. Be executed.
[0077]
When the write pulse signal WP is returned to the low level, the unit write amplifiers WA0 to WA35 of the write amplifier WA are brought into a non-operating state, the equalize control signal EQ is set to the low level, and the complementary data by the data line equalize circuit of the Y switch YS is turned on. The equalizing operation of the lines D0 * to Dn * is started.
[0078]
When a substantial write operation is performed by the write amplifier WA, the non-inverted and inverted signal lines of the complementary data lines D0 * to Dn * are fully swinged as described above, and the equalizing operation is relatively long. The required equalizing time Teqw is required. In order to cope with this, in the synchronous SRAM of this embodiment, the cycle next to the cycle in which the substantial write operation is performed, that is, the cycle starting from the timing T6 is a so-called substantial dead cycle. The substantial read operation relating to the read cycle of T6 is a cycle in which the substantial write operation relating to the previous write cycle of the immediately preceding write cycle is performed, that is, the cycle next to the cycle starting from timing T5, that is, the timing It is executed in a cycle starting from T7. Needless to say, in the substantial dead cycle starting from the timing T6, the fully-swinged complementary data lines D0 * to Dn * are equalized by the substantial write operation related to the write cycle at the timing T3.
[0079]
That is, in the case of the present embodiment, the cycle time Tcy as the synchronous SRAM can be set without considering the equalizing time Teqw of the complementary data lines D0 * to Dn * after the end of the write operation. The cycle time Tcy of the SRAM is such that the setup time between the selection timing of the memory array MARY and the drive timing of the write amplifier WA is Tsu, and the pulse width of the write pulse signal WP, that is, writing by the unit write amplifiers WA0 to WA35 of the write amplifier WA. When the time required for the operation is Twp,
Tcy @ Tsu + Twp
It becomes. In the current semiconductor integrated circuit technology, the setup time Tsu of the synchronous SRAM is about 0.5 ns, and the pulse width Twp of the write pulse signal WP is about 2.6 ns. As a result, the cycle time Tcy of the synchronous SRAM is reduced to about 3.1 ns, which is about 44% improved as compared with the conventional synchronous SRAM shown in FIGS. 8 to 10, and correspondingly. The cycle time of the EWS including the synchronous SRAM is also shortened.
[0080]
If there is a restriction on the cycle time in the read cycle, the substantial cycle time of the synchronous SRAM is determined not by the write cycle but by the read cycle, and may exceed 3.1 ns.
[0081]
FIG. 6 is a signal path diagram of a second embodiment of a circuit related to the write operation of the synchronous SRAM to which the present invention is applied, and FIG. 7 is an operation timing diagram of the embodiment. I have. Since the synchronous SRAM according to this embodiment basically follows the embodiment shown in FIGS. 1 to 5, only the parts different from this embodiment will be described.
[0082]
6, the synchronous SRAM of this embodiment does not include the address register AR3 and the corresponding address comparison circuit AC2 and input data register IR2 of the embodiment of FIG. 3, and a read cycle immediately after a write cycle. Is designated, the number of write cycles in which the substantial write operation waits is limited to only one.
[0083]
Therefore, as shown in FIG. 7, for example, the substantial write operation related to the write cycle at the timing T3 is executed in the next cycle, that is, the cycle starting from the timing T4, as in the case of the read cycle. The write cycle in which the substantial write operation is in the waiting state is only the write cycle at the timing T5. In addition, the substantial read operation related to the cycle immediately after the write cycle at the timing T5, that is, the read cycle at the timing T6, is the cycle preceding the write cycle, that is, the cycle at which the substantial write operation related to the write cycle at the timing T4 is performed, that is, the timing T5. It is executed in the cycle following the start cycle, that is, in the cycle starting from timing T7, and the cycle immediately before that is used for equalizing complementary data lines D0 * to Dn * that have been fully swung by the write operation.
[0084]
As a result, also in this embodiment, the same operation and effect as those in the embodiment of FIGS. 1 to 5 can be obtained, thereby shortening the cycle time of the synchronous SRAM and the EWS including it. It will be.
[0085]
In this embodiment, for example, the write data DW1 related to the write cycle at the timing T3 is input at the start point of the cycle in which the substantial write operation is performed, that is, at the timing T4, so that the write data DW1 is changed to the data input / output terminal DQa0. If the time from DQa8 to DQd0 to DQd8 to the write amplifier WA via the input data register IR1 is longer than the setup time Tsu, the cycle time of the synchronous SRAM is affected accordingly.
[0086]
The operational effects obtained from the above embodiment are as follows. That is,
(1) In a synchronous SRAM or the like that operates synchronously according to a predetermined clock signal and allows a read cycle in the next cycle of a write cycle, a substantial read operation related to a read cycle in the next cycle of the write cycle is performed by a corresponding write operation. The cycle is executed in the next cycle after the cycle in which the substantial write operation related to the previous cycle or the previous write cycle is performed, and the substantial write operation is performed in the synchronous SRAM or the like by the subsequent read cycle. Two or one address register and input data register respectively holding the write address and write data related to the write cycle that was not present, and the read address related to the subsequent read cycle and the write address held in the address register. By providing two or one address comparing circuit for selectively outputting the write data held in the corresponding input data register as the read data as it is in accordance with the comparison result, From the end of the substantial write operation related to the previous write cycle to the completion of the substantial read operation related to the next read cycle, the data lines and common lines that have been fully swung by the substantial write operation The effect that the equalizing operation of the data line can be performed is obtained.
[0087]
(2) According to the above item (1), the cycle time of the synchronous SRAM or the like is reduced as a function of the setup time and the pulse width of the write pulse signal.
(3) According to the above items (1) and (2), the effect is obtained that the cycle time of the synchronous SRAM or the like can be shortened.
(4) According to the above item (3), there is obtained an effect that the cycle time of an EWS or the like including a synchronous SRAM as a cache memory can be shortened.
[0088]
As described above, the invention made by the inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and may be variously modified without departing from the gist of the invention. Needless to say. For example, in FIG. 1, the memory array MARY of the synchronous SRAM can be divided into a plurality of memory mats including its peripheral portion. The synchronous SRAM can have an arbitrary bit configuration such as so-called × 18 bits or × 72 bits, and does not have to have a byte-based write control function. The synchronous SRAM can have various block configurations, and the combination and names of the activation control signal and the internal control signal, the effective level thereof, and the like can take various embodiments.
[0089]
In FIG. 2, the memory array MARY can include an arbitrary number of redundant elements. Further, in the above embodiment, the non-inversion and inversion signal lines of the complementary data lines D0 * to Dn * are both equalized to a high level such as the power supply voltage VCC. It is also possible to equalize to a low level such as The synchronous SRAM can include a common data line equalizing circuit for equalizing non-inverted and inverted signal lines of the complementary common data lines CD0 * to CD35 * according to the equalize control signal EQ.
[0090]
3 and 6, the specific configuration of the circuit related to the write operation of the synchronous SRAM is not restricted by these embodiments. 4, 5 and 7, the specific time relationship and level of the complementary clock signal K *, each start control signal, the internal signal, and the like do not affect the gist of the present invention.
[0091]
In the above description, the case where the invention made by the present inventor is mainly applied to the synchronous SRAM configuring the cache memory of the EWS, which is the application field as the background, has been described. However, the present invention is not limited thereto. For example, the present invention can be applied in various forms to a dynamic RAM and various synchronous memories that operate synchronously in accordance with a clock signal, and various digital systems including the same. INDUSTRIAL APPLICABILITY The present invention can be widely applied to a semiconductor memory device that operates synchronously at least according to a clock signal and permits a read cycle in the next cycle of a write cycle, and a device or a system including the same.
[0092]
【The invention's effect】
The following is a brief description of an effect obtained by a representative one of the inventions disclosed in the present application. That is, in a synchronous SRAM or the like which operates synchronously in accordance with a predetermined clock signal and allows a read cycle in the next cycle of a write cycle, a substantial read operation related to a read cycle in the next cycle of the write cycle is performed by a corresponding write cycle. In the next cycle of the cycle in which the substantial write operation relating to the previous write cycle or the previous previous write cycle is performed, and the substantial write operation is not performed in the subsequent read cycle in the synchronous SRAM or the like. And one or two address registers and input data registers for respectively holding the write address and write data for the write cycle, and the read address and write address for the subsequent read cycle for the read cycle. And two or one address comparison circuit for selectively outputting the write data held in the corresponding input data register as the read data as it is in accordance with the comparison result. Between the end of the substantial write operation for the previous write cycle and the end of the substantial read operation for the next read cycle, the data lines and common lines fully switched by the substantial write operation Since the equalizing operation of the data lines can be performed, the cycle time of the synchronous SRAM or the like can be shortened substantially by the equalizing required time as a function of the setup time and the pulse width of the write pulse signal. As a result, the cycle time of a synchronous SRAM or the like can be shortened, and the speed of an EWS or the like including the same as a cache memory can be increased.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a synchronous SRAM to which the present invention is applied.
FIG. 2 is a partial circuit diagram showing one embodiment of a memory array included in the synchronous SRAM of FIG. 1 and a peripheral portion thereof;
FIG. 3 is a signal path diagram showing a first embodiment of a circuit relating to a write operation of the synchronous SRAM of FIG. 1;
FIG. 4 is an operation timing chart showing one embodiment of the synchronous SRAM of FIG. 3;
FIG. 5 is a signal waveform diagram showing one embodiment of the synchronous SRAM of FIG. 3;
FIG. 6 is a signal path diagram showing a second embodiment of the circuit related to the write operation of the synchronous SRAM to which the present invention is applied;
FIG. 7 is an operation timing chart showing one embodiment of the synchronous SRAM of FIG. 6;
FIG. 8 is a signal path diagram showing an example of a circuit relating to a write operation of a synchronous SRAM developed by the present inventors prior to the present invention.
FIG. 9 is an operation timing chart showing an example of the synchronous SRAM of FIG. 8;
FIG. 10 is a signal waveform diagram showing an example of the synchronous SRAM of FIG. 8;
[Explanation of symbols]
MARY: Memory array, XD: X address decoder, YS: Y switch, WA: Write amplifier, SA: Sense amplifier, YD: Y address decoder, TG: Timing generation circuit, BWR: Byte write Enable signal register, IR1 to IR2 ... input data register, OS ... output data selection circuit, OR ... output data register, OB ... data output buffer, AR1 to AR3 ... address register, AS1 to AS2 ... address selection Circuits, AC1 to AC2... Address comparison circuits.
K *: complementary clock signal or its input terminal; K: non-inverted clock signal or its input terminal; / K: inverted clock signal or its input terminal; / SS: chip select signal or its input terminal; / SWE ... Write enable signal or its input terminal, / SWEa to SWEd... Byte write enable signal or its input terminal, DQa0 to DQa8 to DQd0 to DQd8... I / O data or data I / O terminals, SA0 to SAk. Or its input terminal.
W0 to Wm: word line, D0 * to Dn *: complementary data line, D0 to Dn: non-inverted data line, / D0 to / Dn: inverted data line, MC00 to MC0n to MCm0 to MCmn: static Type memory cells, CD0 * to CD35 * ... complementary common data lines, CD0 to CD35 ... non-inverted common data lines, / CD0 to / CD35 ... inverted common data lines, WA0 to WA35 ... unit write amplifiers, SA0 SA35 Unit sense amplifier.
EQ: Equalize control signal, WP: Write pulse signal, RP: Read pulse signal, YS0 to YSp: Data line selection signal, WEa to WEd: Byte write control signal, WDa0 to WDa8 to WDd0 to WDd8 ... Write data, RDa0 to RDa8 to RDd0 to RDd8 ... read data.
SSR: Chip select signal register, WER: Write enable signal register, P1 to P5: P-channel MOSFET, N1 to N4: N-channel MOSFET, G1 to G2: Transfer gate, V1 to VA: CMOS inverter OG1 to OG2... OR gates, NA1 to NA4... NAND gates, BV1 to BV5.
T1 to T14 Timing, WRITE Write cycle, READ Read cycle, DEAD Dead cycle, AR1 to AR5 Read address, AW1 to AW6 Write address, DR1 to DR5 Read data, DW1 .About.DW6 write data.
Tcy: cycle time, Tsu: setup time, Twp: write pulse width, Teqw, Teqr: equalization required time.

Claims (3)

クロック信号に従って同期動作し、ライト動作の指示に対してメモリセルへの書き込み動作を１ないし複数サイクル遅れで実施し、リード動作の指示に対して、スタティック型メモリセルからの読み出し信号の出力動作を１ないし複数サイクル遅れで実施するとともに、ライト動作指示の次サイクルでのリード動作指示を許容するものであって、
上記リード動作指示が行われるたサイクルと、それ以前に指示されたライト動作に対応した上記メモリセルへの書き込み動作とが競合したときにはかかるメモリセルへの書き込み動作が禁止され、メモリセルが接続された相補データ線及び共通データ線のイコライズ動作が実行され、
上記禁止された書き込み動作は、レジスタに保持されたアドレス信号及び書き込みデータにより上記リード動作指示又はその後に連続したリード動作指示のうちの最後のリード動作指示に対応したメモリセルの選択動作の次サイクルに実施されることを特徴とする半導体記憶装置。A synchronous operation is performed according to a clock signal , a write operation to a memory cell is performed with a delay of one or more cycles in response to a write operation instruction, and an output operation of a read signal from a static memory cell is performed in response to a read operation instruction. The method is performed with a delay of one or more cycles and allows a read operation instruction in the next cycle of the write operation instruction ,
When a cycle in which the read operation instruction is performed conflicts with a write operation to the memory cell corresponding to a write operation instructed earlier, the write operation to the memory cell is prohibited, and the memory cell is connected. The equalizing operation of the complementary data line and the common data line is performed,
The prohibited write operation is performed in the next cycle of the memory cell selection operation corresponding to the read operation instruction or the last read operation instruction of the subsequent read operation instructions by the address signal and the write data held in the register. the semiconductor memory device comprising a call that is performed. 請求項１において、
上記ライト動作指示とメモリセルへの書き込み動作は、第ｑのサイクルでライト動作指示とアドレス信号を取り込み、それに対応したライトデータを入出力端子から第ｑ＋１のサイクルで取り込み、かかるライトデータをｑ＋２のサイクルにおいてメモリセルに書き込むものであり、
上記リード動作指示とメモリセルからの読み出し動作は、第ｒのサイクルでのリード動作指示とアドレス信号を取り込み、センスアンプ動作を含む読み出し動作をｒ＋１のサイクルにおいて行い、上記入出力端子への信号出力動作ｒ＋２のサイクルで実行するものであることを特徴とする半導体記憶装置。In claim 1,
In the write operation instruction and the write operation to the memory cell, the write operation instruction and the address signal are fetched in the qth cycle, and the corresponding write data is fetched from the input / output terminal in the q + 1th cycle. Write to memory cells in a cycle,
The read operation instruction and the read operation from the memory cell take in the read operation instruction and the address signal in the rth cycle, perform the read operation including the sense amplifier operation in the r + 1 cycle, and output the signal to the input / output terminal. A semiconductor memory device which is executed in a cycle of an operation r + 2 . 請求項２において、
上記リード動作指示との競合によってメモリセルへの書き込み動作が行われなかった連続するライト動作指示に関するライトアドレス及びライトデータをそれぞれ保持する２個のアドレスレジスタ及び入力データレジスタと、
リードサイクルに関するリードアドレスと上記アドレスレジスタに保持されるライトアドレスとをそれぞれ比較照合しその結果に応じて対応する上記入力データレジスタに保持されるライトデータをそのままリードデータとしてそれぞれ選択的に出力するための２個のアドレス比較回路とを更に具備するものであることを特徴とする半導体記憶装置。In claim 2,
Two address registers and an input data register for respectively holding a write address and write data relating to successive write operation instructions in which a write operation to a memory cell was not performed due to contention with the read operation instruction ;
Read cycle the read address and each selectively for outputting the address register and the write address held compare match each write data held in the corresponding said input data register in accordance with the result as it is as the read data relating to A semiconductor memory device further comprising two address comparison circuits.

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