JP3601305B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3601305B2 JP3601305B2 JP21372198A JP21372198A JP3601305B2 JP 3601305 B2 JP3601305 B2 JP 3601305B2 JP 21372198 A JP21372198 A JP 21372198A JP 21372198 A JP21372198 A JP 21372198A JP 3601305 B2 JP3601305 B2 JP 3601305B2
- Authority
- JP
- Japan
- Prior art keywords
- quantum well
- semiconductor device
- current
- emitter
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置に係り、特に高速かつ高出力な信号の増幅に適したバイポーラ型半導体装置に関する。
【0002】
【従来の技術】
従来のバイポーラ型半導体装置については例えば1996年ガリウムヒ素アイシーシンポジウム・テクニカルダイジェスト91頁〜94頁(GaAs IC SymposiumTechnical Digest 1996 pp91−94)、また、その熱的な安定化については1995年ガリウムヒ素アイシーシンポジウム・テクニカルダイジェスト147頁〜150頁(GaAs IC Symposium Technical Digest 1995 pp147−150)に詳しい。
【0003】
【発明が解決しようとする課題】
バイポーラ型トランジスタにおいてはその特性上、熱的不安定性が容易に生じる。その理由は以下のとおりである。
【0004】
バイポーラ型トランジスタの電流は一般にベース・エミッタ間に印加した電圧を絶対温度で除したものの指数関数に比例する。したがってバイポーラ型トランジスタのベースを電圧源を用いて駆動すると、まず(1)電力消費に伴う発熱で温度が上昇する。それに伴って、上記指数が増大し(2)素子電流が増加する。その結果(3)消費電力が増大し、さらに温度が上昇する。この(1)〜(3)の繰り返しにより、放熱が発熱と釣り合うまで温度は上昇する。放熱が十分でなければ素子の破壊に至る。これが熱的不安定性であり、特に消費電力の大きい高出力トランジスタにおいてその抑制は不可欠である。
【0005】
上記従来例においては、この熱的不安定性を解消するために、ベースもしくはエミッタ端子に直列にバラスト抵抗と呼ばれる抵抗を挿入している。このバラスト抵抗の熱的不安定性に対する効果は以下のとおりである。
【0006】
電力消費に伴う発熱で電流増大が生じるとバラスト抵抗における電圧降下が増大する。その結果、ベース・エミッタ間の電圧は減少し、電流増大は抑制される。したがって消費電力が増大し、さらに温度が上昇することが避けられる。
【0007】
ところが、このバラスト抵抗は素子の寄生抵抗として振る舞うため、高周波利得の減少等の性能劣化を引き起こすという問題があった。さらに、バラスト抵抗をトランジスタ領域外に金属等の抵抗体を用いて形成すると、抵抗値の精度は高いが面積増大を招くという問題があった。また上記第2の従来例のように、エミッタ領域中に低ドープ半導体領域を設け、半導体抵抗を用いてバラスト抵抗を形成すると、エミッタ領域が厚くなり、素子形成上の困難が生じると共に、抵抗値の精度を高くすることが困難であるという問題があった。
【0008】
【課題を解決するための手段】
上記問題を解決するために、本発明ではエミッタ領域中に量子井戸構造を有する電流飽和型の非線形素子を形成した。
【0009】
すなわち本発明の半導体装置は、(1)エミッタ領域,ベース領域,コレクタ領域からなるバイポーラ型半導体装置において、エミッタ領域中に電子のデバイ長と同程度以下の寸法を有するポテンシャル障壁層とポテンシャル井戸層からなる量子井戸領域を有し、かつ、熱平衡状態において、その量子井戸中に形成される量子化エネルギ準位が量子井戸外の半導体の禁制帯端とフェルミエネルギとの間に位置することを特徴とする。
【0010】
また、(2)上記(1)において、量子井戸領域がエミッタ・ベース接合の空乏層の外側に位置することを特徴とする。また(3)上記(1)において、エミッタ・ベース間の微分抵抗が全ての電流領域において正もしくは零であることを特徴とする。また(4)上記(2)において、ポテンシャル井戸層を形成する材料の禁制帯端での坦体のエネルギが量子井戸領域外の半導体における坦体のエネルギよりも低いことを特徴とする。また(5)上記(1)〜(4)に示す半導体装置を同一基板上で複数並列に接続したことを特徴とする。
【0011】
量子井戸構造は、その中に形成される量子化エネルギ準位が量子井戸構造外部の半導体の禁制帯端とフェルミエネルギとの間に位置する場合(共鳴状態)、共鳴トンネル効果により大きな電流が流れる、即ち、低抵抗である。電界が印加されて、上記共鳴条件から外れると、共鳴トンネル電流が流れないために、電流が減少して高抵抗化し、更には負性抵抗を生じる場合がある。実際にはポテンシャル障壁を越えて流れる電流成分などの非共鳴的に流れる電流成分があるために、障壁層厚さを調整することにより、電流飽和型の電流電圧特性が容易に生じる。
【0012】
本発明において、通常動作電流時には量子井戸構造が共鳴状態にあるように量子井戸構造を設計することにより、通常動作時には寄生抵抗の増大はごくわずかにでき、一方、電流が増大すると電流飽和型の電流電圧特性を有する量子井戸構造における電圧降下が増大し、電流の増大を抑制できる。また、トランジスタ領域外に抵抗体を形成する必要がなく、面積増大も避けることが可能である。
【0013】
【発明の実施の形態】
〈実施例1〉
図1は本発明のバイポーラ型半導体装置の断面構造模式図である。図1において1はn型GaAs基板、2はn型GaAsサブコレクタ(n=2×1018/ cm3,厚さ0.5マイクロメートル)、3はn型GaAsコレクタ(n=2×1016/cm3,厚さ0.3マイクロメートル)、4はp型GaAsベース(厚さ0.1 マイクロメートル,p=4×1019/cm3 )、5はn型InGaPエミッタ(n=5×1017/cm3 ,厚さ0.05マイクロメートル,In組成比0.5)、6はn型GaAsキャップ(n=5×1018/cm3,厚さ0.05マイクロメートル)、7はアンドープ量子井戸構造、8はn型組成グレーデッドInGaAsキャップ(n=0.5〜2×1019/cm3 ,厚さ0.05マイクロメートル,In組成比0〜0.5)、9はAu/Mo積層エミッタ電極(厚さAu:0.2マイクロメートル/Mo:0.05マイクロメートル)、10はベース引き出し電極(AuZn:Zn0.1モル%)、11はコレクタ引き出し電極(AuGe:Ge6モル%)である。
【0014】
また、量子井戸構造7は図3にそのエネルギバンド構造図を示したように、 AlGaAsポテンシャル障壁層101および102(厚さ10ナノメートル,Al組成比0.2 )、および歪InGaAs量子井戸層103(厚さ5ナノメートル,In組成比0.2 )の3層構造である。
【0015】
作成工程は以下のとおりである。まず、n型GaAs基板1上に前記図1の3から8までの半導体層を結晶成長する。この成長には通常のMBE法かMOMBE 法を用い、n型ドーパントにはSi、あるいはSnを、p型ドーパントにはBeもしくはCを用いればよい。p型ドーパントとしてZnを用いれば、MOCVD法により堆積を行うことが可能である。成長後、基板を成長装置から取り出し、通常のホトリソグラフィーと化学エッチングを用いてエミッタ領域以外の領域のエミッタから表面側の層5〜8をエッチングし除去する。続いて同様に通常のホトリソグラフィーと化学エッチングを用いてベース領域以外の領域のコレクタから表面側の層2〜4をエッチングし除去する。しかる後に、エミッタ電極9およびベース電極10を通常のホトリソグラフィーとリフトオフ法により形成し、さらに基板裏面にコレクタ電極11を形成してトランジスタを構成する。
【0016】
この後電極上にさらに絶縁層を設け配線とのコンタクト穴加工をした後に配線金属を被着・加工してトランジスタが完成する。
【0017】
このようにして形成したトランジスタの動作について以下に説明する。図2は本発明のトランジスタのエネルギバンド構造図であるが、これは量子井戸構造7を除いて通常のヘテロ接合バイポーラトランジスタと同様である。
【0018】
量子井戸構造7の動作は以下のとおりである。まず、図3に示す量子井戸構造では障壁層101および102による電子の閉じ込め効果のために量子井戸層 103中の電子の運動は層に垂直な方向に量子化され、図3中に104および 105で示す量子化準位を形成する。今、量子井戸構造7を挟む両側の層6および8はn=5×1018/cm3 と高濃度にドーピングされているため、フェルミエネルギは禁制帯端よりも高いエネルギとなり、電子は縮退していわゆる電子の海106および107が形成されている。量子井戸層103はInGaAsからなり、図3に示すとおりその禁制帯端のエネルギはキャップ層6および8の量子井戸構造に接する部分を構成するGaAsの禁制帯端のエネルギよりも低い。ところが、先に述べた閉じ込めの効果により、この構造では量子化準位104のエネルギはキャップ層6および8の量子井戸構造に接する部分を構成するGaAsの禁制帯端のエネルギとフェルミエネルギの中間の値となる。
【0019】
この構造に電流を流すと、電流が小さいうちは図4に示すとおり電子は107から104へと流れる。これが共鳴トンネル電流である。徐々に電流を増加させると量子井戸構造7の内部に電界が生じ、終には図5に示すように量子化準位 104のエネルギがキャップ層8の禁制帯端エネルギよりも低くなり、上記共鳴トンネル電流は流れなくなる。したがって、流れる電流は図5に示した量子化準位105を介して流れる電流、量子井戸構造7を非共鳴的にトンネルして流れる電流、障壁を越える高いエネルギを有する電子による電流の和となる。
【0020】
本実施例の場合には障壁層101および102にAl組成比0.2のAlGaAs という比較的エネルギ障壁の低い材料を用いたため、上記共鳴トンネル電流以外の電流が比較的多い。そのため、量子井戸構造部分のみの電流電圧特性は、共鳴トンネル電流が流れなくなった場合にしばしば観測される負性微分抵抗特性ではなく、図6に示すような電圧の上昇に対して電流が飽和する特性となる。本実施例の構造ではこの電流飽和の起きる電流密度が40kA/cm2 程度、その時の量子井戸構造にかかる電圧は20mV程度である。また、量子井戸構造にかかる電圧が100mV程度まで電流飽和が生じている。
【0021】
さて、このような量子井戸構造を有する半導体装置の動作は以下に述べるようになる。本実施例の半導体装置は基本的にバイポーラ型トランジスタであるので、その電流は一般にベース・エミッタ間に印加した電圧を絶対温度で除したものの指数関数に比例する。したがって、本発明の課題の項でも述べたように、ベースを電圧源を用いて駆動すると熱的不安定性が生じる可能性が存在する。しかし本実施例では量子井戸構造の導入により以下に述べるようにこの熱的不安定性は取り除かれている。
【0022】
電力消費に伴う発熱で電流増大が生じると図6に示したように、量子井戸構造での電流飽和が生じる電流密度で電圧降下が増大する。その結果、ベース・エミッタ接合の電圧は減少し、電流増大は抑制される。したがって、消費電力が増大しさらに温度が上昇することが避けられる。
【0023】
この効果を本発明の課題の項で述べたバラスト抵抗による熱的安定化と比較すると、(1)40kA/cm2 程度で100mV程度の電圧上昇を生じるバラスト抵抗と比べて直列抵抗分が1/5程度と小さく、高周波利得の減少等の性能劣化が最小限に抑えられている。実際、本実施例のトランジスタはエミッタ寸法3マイクロメートル×10マイクロメートルの素子において、電流10mAで遮断周波数40GHzを示した。
【0024】
一方、同一のエミッタ寸法でバラスト抵抗にて電流12mA(電流密度が40kA/cm2 )において100mVの電圧降下を発生させるように8オームのバラスト抵抗を作り込んだトランジスタでは、バラスト抵抗による高周波特性の劣化のために電流10mAで遮断周波数32GHzを示した。
【0025】
また、(2)トランジスタ領域外に金属等の抵抗体を用いてバラスト抵抗を形成する必要がなく、面積増大を招くことがない。実際、上記8オームのバラスト抵抗を抵抗率100オーム/角の抵抗体を用いて形成した場合、その面積は10マイクロメートル×25マイクロメートルとなりトランジスタ面積と同程度となった。
【0026】
さらに、(3)エミッタ領域中に低ドープ半導体領域を設け、半導体抵抗を用いてバラスト抵抗を形成する場合と比較して、本実施例では25ナノメートルの厚さの量子井戸構造を用いており、通常、0.1〜0.2マイクロメートルの厚さをバラスト抵抗に用いる低濃度半導体層のみに必要とする場合と比較して、エミッタおよびキャップ層の合計厚さが薄い。本実施例のエミッタから上層5〜8の厚さは合計0.175 マイクロメートルである。この値とエミッタ電極金属の厚さと合計しても、通常の配線金属層の厚さ0.5 〜1マイクロメートル程度と比較して小さいので素子形成上の困難が生じるということがない。
【0027】
本実施例ではn型GaAs基板を用いたトランジスタについて述べたが、半絶縁性GaAs基板を用いた場合にはサブコレクタ層を基板表面側から露出させる工程を設け、そこから電極取出しを行うことによって同様の効果が得られることはもちろんである。
【0028】
また、トランジスタを構成する各層の材料,厚さ,ドーピング濃度は本実施例に述べたものに限定されるわけではなく、通常のヘテロ接合バイポーラトランジスタに用いられる材料,厚さ,ドーピング濃度であればよい。たとえば、InP基板上のIn0.53Ga0.47As/InPの組み合わせ、GaAs基板上のGaAs/AlGaAsの組み合わせ等においても、同様の量子井戸構造、すなわち、量子井戸中に形成される量子化エネルギ準位が量子井戸外の半導体の禁制帯端とフェルミエネルギとの間に位置するような量子井戸構造を用いれば同様の効果が得られる。その際、量子井戸中に形成される量子化エネルギ準位と量子井戸外の半導体の禁制帯端とのエネルギ差に依存して電流飽和が起きる電流値は変化するため、そのエネルギ差を調節することにより、飽和電流値を調節することが可能である。
【0029】
〈実施例2〉
実施例1においてn型GaAs基板のかわりに半絶縁性GaAs基板を用い、サブコレクタ層を基板表面側から露出させる工程を設け、そこから電極取出しを行った。さらに、単位トランジスタをエミッタ寸法3マイクロメートル×10マイクロメートルとし、同一基板上に形成した単位トランジスタ120個を金属配線を用いて並列に接続した。
【0030】
このように並列に接続したトランジスタの動作においては、各トランジスタの端子電圧が共通となるため、たとえ各端子を駆動する電源が電圧源ではなく、内部抵抗を有する場合でも、熱的不安定が生じる場合がある。これは複数のトランジスタのうちどれか一個のトランジスタが熱的に不安定になった場合に、そのトランジスタのベース・エミッタ電圧は減少していても、エミッタ電流は増大する可能性があり、その一個のトランジスタに電流が集中し、他のトランジスタの電流は減少する。このため、このような並列接続トランジスタでは熱不安定への対策が不可欠である。
【0031】
本実施例においては量子井戸構造が効果的に熱的不安定を抑制するため、特に単体動作の場合と同様の構造において素子電流の合計1.2A まで全く問題なく動作した。一方、同様の並列接続トランジスタにおいて各素子にバラスト抵抗を設けた場合、本実施例の量子井戸構造のゼロバイアス時の微分抵抗と同様のバラスト抵抗、すなわち各素子2オーム程度のバラスト抵抗では熱的不安定性のために素子電流の合計1.2A を流すことは不可能であり、各素子6〜8オーム程度のバラスト抵抗が必要となった。
【0032】
また、本実施例では低い直列抵抗に起因する高い高周波性能のため、電源電圧3Vで1.9GHzにおいて最大出力2.4W、線形利得15dBを達成した。これに対してバラスト抵抗を設けた並列素子では同様の条件で、最大出力2.0W 、線形利得12.7dB であった。
【0033】
【発明の効果】
本発明によりバイポーラ型半導体装置のエミッタ抵抗を徒に増加させることなく熱的安定化を図ることができる。また、トランジスタ領域外に抵抗体を形成する必要がなく、面積増大も避けることが可能である。
【図面の簡単な説明】
【図1】本発明の実施例1の半導体装置の断面構造模式図。
【図2】本発明の実施例1の半導体装置のエネルギバンド構造図。
【図3】本発明の実施例1の半導体装置の量子井戸構造部分のエネルギバンド構造図。
【図4】本発明の実施例1の半導体装置の動作時における量子井戸構造部分のエネルギバンド構造図。
【図5】本発明の実施例1の半導体装置の電流制限動作時における量子井戸構造部分のエネルギバンド構造図。
【図6】本発明の半導体装置の量子井戸構造部分の電圧電流密度特性図。
【符号の説明】
1…n型GaAs基板、2…n型GaAsサブコレクタ、3…n型GaAsコレクタ、4…p型GaAsベース、5…n型InGaPエミッタ、6…n型GaAsキャップ、7…アンドープ量子井戸構造、8…n型組成グレーデッドInGaAsキャップ、9…Au/Mo積層エミッタ電極、10…ベース引き出し電極、11…コレクタ引き出し電極、101,102…AlGaAsポテンシャル障壁層、103…歪InGaAs量子井戸層。
Claims (5)
- エミッタ領域,ベース領域,コレクタ領域からなるバイポーラ型半導体装置において、エミッタ領域中に電子のデバイ長と同程度以下の寸法を有するポテンシャル障壁層とポテンシャル井戸層からなる量子井戸領域を有し、かつ、熱平衡状態において、その量子井戸中に形成される量子化エネルギ準位が量子井戸外の半導体の禁制帯端とフェルミエネルギとの間に位置することを特徴とする半導体装置。
- 請求項1において、量子井戸領域がエミッタ・ベース接合の空乏層の外側に位置することを特徴とする半導体装置。
- 請求項1において、エミッタ・ベース間の微分抵抗が全ての電流領域において正もしくは零であることを特徴とする半導体装置。
- 請求項2において、ポテンシャル井戸層を形成する材料の禁制帯端エネルギが量子井戸領域外の半導体における禁制帯端エネルギよりも低いことを特徴とする半導体装置。
- 上記請求項1ないし4のいずれかに記載の半導体装置を同一基板上で複数並列に接続したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21372198A JP3601305B2 (ja) | 1998-07-29 | 1998-07-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21372198A JP3601305B2 (ja) | 1998-07-29 | 1998-07-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000049165A JP2000049165A (ja) | 2000-02-18 |
JP3601305B2 true JP3601305B2 (ja) | 2004-12-15 |
Family
ID=16643904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21372198A Expired - Fee Related JP3601305B2 (ja) | 1998-07-29 | 1998-07-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3601305B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2341974A (en) * | 1998-09-22 | 2000-03-29 | Secr Defence | Semiconductor device incorporating a superlattice structure |
-
1998
- 1998-07-29 JP JP21372198A patent/JP3601305B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000049165A (ja) | 2000-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7009225B2 (en) | Heterojunction bipolar transistor with a base layer that contains bismuth | |
JP3594482B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
US20030136956A1 (en) | Heterojunction bipolar transistor and semiconductor integrated circuit device using the same | |
TWI695504B (zh) | 異質接面雙極性電晶體 | |
JPH0669222A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
TW463390B (en) | Semiconductor device | |
US7301181B2 (en) | Heterojunction bipolar transistor having an emitter layer made of a semiconductor material including aluminum | |
JPH0855979A (ja) | ヘテロ接合電界効果トランジスタ | |
US5214662A (en) | Semiconductor optical devices with pn current blocking layers of wide-band gap materials | |
JP2576417B2 (ja) | 共鳴トンネルバイポーラトランジスタ | |
Mochizuki et al. | GaInP/GaAs collector-up tunneling-collector heterojunction bipolar transistors (C-up TC-HBTs): Optimization of fabrication process and epitaxial layer structure for high-efficiency high-power amplifiers | |
JP3601305B2 (ja) | 半導体装置 | |
JP7403201B2 (ja) | 化合物半導体ヘテロ接合バイポーラトランジスタ | |
JPH0818033A (ja) | 負性微分抵抗fet | |
JPH08288300A (ja) | ヘテロ接合バイポーラトランジスタ | |
JP2010287603A (ja) | 化合物半導体素子及びその製造方法 | |
JPH04221834A (ja) | ダブルヘテロバイポーラトランジスタ | |
JP3233167B2 (ja) | 半導体装置 | |
JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
JP2001176881A (ja) | ヘテロ接合バイポーラトランジスタ | |
Loga et al. | Fabrication and characterization of circular geometry InGaP/GaAs double heterojunction bipolar transistors | |
JPH04280435A (ja) | バイポーラトランジスタおよびその製造方法 | |
JPH11330087A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
JPH09102501A (ja) | マルチエミッタ型ヘテロバイポーラトランジスタ | |
Loga et al. | Fabrication and characterization of circular geometry InP/InGaAs double heterojunction bipolar transistors |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040810 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040831 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040913 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |