JP3600740B2

JP3600740B2 - Thin film capacitors and substrates

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Publication number: JP3600740B2
Application number: JP27619698A
Authority: JP
Inventors: 成生厚主
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1998-09-29
Filing date: 1998-09-29
Publication date: 2004-12-15
Anticipated expiration: 2018-09-29
Also published as: JP2000114099A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜コンデンサに関し、例えば、高速動作する電気回路に配設され、高周波ノイズのバイパス用、もしくは電源電圧の変動防止用に供される、大容量、低インダクタンスの薄膜コンデンサおよび基板に関するものである。
【０００２】
【従来技術】
近年においては、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。特に大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バスのクロック周波数も３０ＭＨｚから１００ＭＨｚと高速化が顕著である。
【０００３】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００４】
コンデンサを小型高容量にするためには一対の電極に挟持された誘電体を薄くし、薄膜化することが最も有効である。薄膜化は上述した電圧の低下の傾向にも適合している。
【０００５】
一方、ＩＣ回路の高速動作に伴う諸問題は各素子の小型化よりも一層深刻な問題である。このうち、コンデンサの役割である高周波ノイズの除去機能において特に重要となるのは、論理回路の切り替えが同時に発生したときに生ずる電源電圧の瞬間的な低下を、コンデンサに蓄積されたエネルギーを瞬時に供給することにより低減する機能である。このような機能を有するコンデンサがいわゆるデカップリングコンデンサである。
【０００６】
デカップリングコンデンサに要求される性能は、クロック周波数よりも速い負荷部の電流変動に応じて、いかにすばやく電流を供給できるかにある。従って、１００ＭＨｚから１ＧＨｚにおける周波数領域に対してコンデンサとして確実に機能しなければならない。
【０００７】
しかし、実際のコンデンサ素子は静電容量成分の他に、抵抗成分、インダクタンス成分を持つ。容量成分のインピーダンスは周波数増加とともに減少するが、インダクタンス成分は周波数の増加とともに増大する。したがって、動作周波数が高くなるにつれ、素子の持つインダクタンスが供給すべき過渡電流を制限し、論理回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させる。結果として、論理回路上のエラーを引き起こす。
【０００８】
特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。従って、高速動作時の電圧変動幅を最小に抑えるため、デカップリングコンデンサ素子自身の持つインダクタンスを減少させることが非常に重要である。
【０００９】
インダクタンスを減少させる方法は３つある。第１は電流経路の長さを最小にする方法、第２はある電流経路が形成する磁場を近接する別の電流経路が形成する磁場により相殺低減する方法、第３は電流経路をｎ個に分配して実効的なインダクタンスを１／ｎにする方法である。
【００１０】
第１の方法は、単位面積あたりの容量を増加させて小型化を図る方法であり、コンデンサ素子を薄膜化することにより達成できる。大容量で高周波特性の良好なコンデンサを得る目的で、特開昭６０−９４７１６号公報には誘電体厚さを１μｍ以下に薄膜化したものが開示されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、所望の場所に実装できるデカップリングコンデンサを考えた場合、ハンドリング可能な寸法として０．５ｍｍ×０．５ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法のみでインダクタンスを低減するには限界があった。
【００１２】
また、上記第１〜第３の方法を組み合わせて用いる方法も考えられるが、未だ、小型化、薄型化、大容量化、高周波対応等の特性の点で、充分な特性を有する薄膜コンデンサを得ることができなかった。
【００１３】
本発明は、実装が容易でかつ積層化が容易な低インダクタンス構造を有する薄膜コンデンサを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の薄膜コンデンサは、誘電体層の下面に第１電極層を、上面に第２電極層を形成してなる容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、前記第１電極層同士を接続する複数の第１端子電極層を設け、かつ前記複数の容量素子の間に、前記第２電極層同士を接続する複数の第２端子電極層を、前記第１端子電極層と異なる位置に設け、さらに前記第１端子電極層および前記第２端子電極層に外部端子を設けてなるものである。
【００１５】
また、本発明の薄膜コンデンサは、複数の誘電体層と複数の電極層を交互に積層してなり、前記電極層が下側から交互に第１電極層または第２電極層とされた容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、同一平面上の前記第１電極層同士を接続する複数の第１端子電極層を設け、かつ前記複数の容量素子の間に、同一平面上の前記第２電極層同士を接続する複数の第２端子電極層を、前記第１端子電極層と異なる位置に設け、さらに最上層の前記第１端子電極層および前記第２端子電極層に外部端子を設けてなるものである。
【００１６】
さらに、本発明の基板は、上記薄膜コンデンサを基体の表面および／または内部に設けてなるものである。
【００１７】
【作用】
本発明の薄膜コンデンサでは、複数の容量素子を所定の間隔で並置し、容量素子間に設けられた複数の第１端子電極層および第２端子電極層で、各容量素子の第１電極層同士および第２電極層同士をそれぞれ接続し、第１端子電極層および第２端子電極層上に外部端子をそれぞれ形成したので、電流経路を分割することができ、インダクタンスを極めて小さくできる。
【００１８】
また、各容量素子間に、第１電極層同士を接続する複数の第１端子電極層と、第２電極層同士を接続する複数の第２端子電極層が形成されており、これらの端子電極層にそれぞれ外部端子を設けることにより容量を取り出すことができるが、第１電極層同士を接続する第１端子電極層と、第２電極層同士を接続する第２端子電極層を接近させて形成することができるので、第１、第２端子電極層間の距離が短くなり、実効的な電流経路が短くなるので、インダクタンスを極めて小さくすることができる。
【００１９】
さらに、各第１、第２電極層を容量素子間に形成されている第１、第２端子電極層を介して接続することができるので、図８に示すような従来のコンデンサの電極形状を変更するだけで同じような製法によって作製でき、積層化が容易となる。
【００２０】
また、外部との接点に用いる外部端子を、誘電体層が直下に存在しない第１、第２端子電極層上に形成することができるので、外部端子形成時または実装時の熱応力による容量素子へのダメージ等を防止でき、また、その弊害を考慮する必要がないので、作製および実装が容易となる。
【００２１】
【発明の実施の形態】
本発明の単板型タイプの薄膜コンデンサは、図１および図２に示したように、誘電体層１の下面に正極である第１電極層２、上面に負極である第２電極層３を形成してなる容量素子Ａ、Ｂ、Ｃ、Ｄが所定の間隔で並置されている。尚、図２では、誘電体層１は破線で示した。
【００２２】
容量素子Ａ、Ｂ、Ｃ、Ｄ間には複数の第１端子電極層４、第２端子電極層５がそれぞれ形成され、各容量素子Ａ、Ｂ、Ｃ、Ｄの第１電極層２同士および第２電極層３同士はそれぞれ複数の第１端子電極層４、第２端子電極層５を介して接続されている。これらの第１端子電極層４と第２端子電極層５は、平面的に見て異なる位置に形成されている。容量素子Ａ、Ｂ、Ｃ、Ｄおよび端子電極層４、５は、基板６の上面に形成されている。
【００２３】
そして、図２に示したように、第１電極層２同士を接続する１２個の第１端子電極層４の上面、および第２電極層３同士を接続する１２個の第２端子電極層５の上面には、外部に露出する外部端子７がそれぞれ形成されている。尚、図２には、便宜上、第２電極層３および第２端子電極層５を斜線を引き、第１端子電極層４上に形成される外部端子７を●で、第２端子電極層５上に形成される外部端子を○で記載した。
【００２４】
上述した端子電極層４、５により接続された各電極層２、３、誘電体層１の平面形状を図３に示した。第１電極層２および第１端子電極層４、および第２電極層３および第２端子電極層５は、図３（ａ）（ｃ）に示したように同一平面に形成され、全体として網の目構造を形成している。電極層２、３、誘電体層１を積層した時に、第１端子電極層４、第２端子電極層５はその表面が外部に露出する位置に形成されている。
【００２５】
さらに、誘電体層１は、図３（ｂ）に示したように、第１電極層２または第２電極層３を被覆するような大きさの長方形状とされている。誘電体層１同士は、図３（ｂ）に示したように、所定の間隔で離間されていても良いし、また、図３（ｄ）に示したように、誘電体層１は各端子電極層４、５の全面を被覆しない範囲で、誘電体層１と同一材料からなる接続部８で連結して形成してもよい。このような接続部８を形成することにより、異なる極性の第１、第２端子電極層４、５間の絶縁性を向上できる。
【００２６】
尚、上記例では、４個の容量素子Ａ、Ｂ、Ｃ、Ｄを有する場合を説明したが、容量素子の数は３個以上であればよい。容量素子数が増えるほど端子電極層の数が増加し、その上に形成する外部端子を多くすることができるので、電流経路の分割数が増加し、インダクタンスを小さくすることができる。
【００２７】
また、容量素子間の複数の第１、第２端子電極層４、５を４個形成した場合を説明したが、容量素子間の複数の端子電極層４、５は２個以上あれば良い。
【００２８】
本発明の薄膜コンデンサの外部端子７は、図２に示した通り、第１、第２端子電極層４、５上にそれぞれ形成することができ、これにより容量が取り出されるが、外部端子７に個数の制限はなく、第１、第２端子電極層４、５の全てに外部端子７を形成する必要はなく、図４に示すように、必要に応じて必要な数だけ形成すれば良い。つまり、第１、第２端子電極層４、５の一部に形成しても良い。しかしながら、充分な電流経路の分割効果を得るためには、第１、第２端子電極層４、５の全てに外部端子７を形成することが望ましい。
【００２９】
誘電体層１および電極層２、３の厚みは、０．１〜１μｍ、大きさは一辺が０．２〜３ｍｍとされている。各層の厚み、大きさは材質や用途により適宜変更することができる。
【００３０】
本発明で用いられる基板６としては、アルミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ_３単結晶、ＳｉＯ_２被覆シリコンなどが望ましい。特に、薄膜との反応性が小さく、安価で強度が大きく、かつ誘電体膜または電極膜の結晶性という点からアルミナ、サファイアが望ましい。
【００３１】
また、本発明の第１、第２電極層２、３、第１、第２端子電極層４、５としては、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）薄膜等があり、これらのうちでも誘電体との反応性が小さく、酸化されにくい金（Ａｕ）や白金（Ｐｔ）、抵抗の低い銅（Ｃｕ）薄膜が最適である。またこれらは単独で用いても良いし、複数を組み合わせて用いても良い。
【００３２】
さらに、誘電体層１は、高周波領域において高誘電率を有するものであれば良いが、その膜厚は１μｍ以下が望ましい。例えば、誘電体層１は、金属元素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘電体薄膜であって、測定周波数３００ＭＨｚ（室温）での比誘電率が１０００以上の誘電体薄膜が望ましい。また、誘電体層１としては、例えば、Ｂａ、Ｔｉを含むペロブスカイト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ_３、Ｔａ_２Ｏ_５等でも良く、特に限定されるものではない。このような誘電体層１は、ＰＶＤ法、ＣＶＤ法、ゾルゲル法等の公知の方法により作製される。
【００３３】
外部端子７としては、形状的には、バンプ状、箔状、板状、線状、ペースト状等があり、特に限定されるものではなく、複数を組み合わせても良い。また材質は、半田、Ｐｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、Ａｌ、Ｎｉ、導電性樹脂等があり、特に限定されるものではなく、複数を組み合わせても良い。
【００３４】
以上のように構成された薄膜コンデンサは、容量素子Ａ、Ｂ、Ｃ、Ｄの電極層２、３を複数の第１、第２端子電極層４、５によりそれぞれ接続しているため、電流経路を多岐に分割することができ、インダクタンスを極めて小さくすることができる。
【００３５】
また、容量素子Ａ、Ｂ、Ｃ、Ｄ間に形成される第１、第２端子電極層４、５を接近させることができるので、端子電極層４、５にそれぞれ形成される外部端子７間の距離Ｌを短くすることができるため、電流経路が短縮され、インダクタンスを極めて小さくすることができる。
【００３６】
即ち、従来の図８に示したような薄膜コンデンサは、基板２０の上面に第１電極層２１、誘電体層２２、第２電極層２３を順次積層し、第１電極層２１、第２電極層２３の端部に容量取出部２４を形成して構成されており、複数の薄膜コンデンサの容量取出部２４を接続することにより並列接続することが考えられるが、この場合には電流経路を複数に分割することができるものの、容量取出部２４間の距離が長くなるため、インダクタンス低減効果が小さいのである。
【００３７】
また、外部との接点に用いる外部端子７が端子電極層４、５上にそれぞれ形成されているため、正負の外部端子７が上方に露出していることになり、例えば、電極が形成された基板の前記電極に外部端子７を接合することにより実装でき、基板等への実装が容易となる。
【００３８】
本発明の積層タイプの薄膜コンデンサを図５により説明する。この図５によれば、積層型の薄膜コンデンサは、図１に示した単板型タイプの薄膜コンデンサに対して、さらに誘電体層と電極層を積層したものである。
【００３９】
即ち、第１、第２電極層２、３と誘電体層１を交互に積層してなる容量素子を所定の間隔で並置し、容量素子間には複数の第１、第２端子電極層４、５がそれぞれ形成され、各容量素子の２層の第１電極層２ａ、２ｂ同士は第１端子電極層４ａ、４ｂで、２層の第２電極層３ａ、３ｂ同士は第２端子電極層５ａ、５ｂにより接続されている。
【００４０】
下側の第１電極層２ａ同士を接続する第１端子電極層４ａと、上側の第１電極層２ｂ同士を接続する第１端子電極層４ｂが積層され、また下側の第２電極層３ａ同士を接続する第２端子電極層５ａと、上側の第２電極層３ｂ同士を接続する第２端子電極層５ｂとが積層されている。最上層の第１端子電極層４ｂの上面、最上層の第２端子電極層５ｂの上面は外部に露出しており、この部分に外部端子が形成されることになる。容量素子および端子電極層４、５は、基板６の上面に形成されている。
【００４１】
このような図５に示された構造の積層型薄膜コンデンサも、図１乃至図３に示された単板型の薄膜コンデンサと全く同様、複数の外部端子による電流経路の分割効果および第１、第２端子電極層４、５の近接形成による電流経路の短縮効果によって、インダクタンスを極めて小さくすることができ、最上層の第１、第２端子電極層４、５上に外部端子を形成することができるので実装が容易となる。さらに、第１、第２電極層２、３と誘電体層１を交互に積層しているため、高容量となる。
【００４２】
また、第１、第２端子電極層４、５の直下には誘電体層１が存在しないため、外部端子形成時や実装時の熱応力による誘電体層１へのダメージ等を防止できる。
【００４３】
また、本発明の薄膜コンデンサは、一般には、上記のように、基板表面に形成されて用いられるが、基板内に内蔵して用いることもできる。積層タイプを基板内に内蔵する場合には、端子電極層同士は、例えば、基板内に形成されたスルーホール導体で接続され、さらに外部端子もスルーホール導体で形成することができ、これにより各電極層の導通を確保でき、容量が取り出される。
【００４４】
また、電極層２、３の形状を長方形状とした例について説明したが、正方形状、円形状等どのような形状であっても良い。
【００４５】
【実施例】
実施例１
電極層、端子電極層および誘電体層の形成は全て高周波マグネトロンスパッタ法を用いた。スパッタ用ガスとしてプロセスチャンバー内にＡｒガスを導入し、真空排気により圧力は６．７Ｐａに維持した。
【００４６】
プロセスチャンバー内には基板ホルダーと３個のターゲットホルダーが設置され、３種類のターゲット材料からのスパッタが可能である。スパッタ時には成膜する材料種のターゲット位置に基板ホルダーを移動させ、基板−ターゲット間距離は６０ｍｍに固定した。
【００４７】
基板ホルダーとターゲット間には外部の高周波電源により１３．５６ＭＨｚの高周波電圧を印可し、ターゲット背面に設置された永久磁石により形成されたマグネトロン磁界により、ターゲット近傍に高密度のプラズマを生成させてターゲット表面のスパッタを行った。
【００４８】
高周波電圧の印可は３個のターゲットに独立に可能である。基板ホルダーはヒータによる加熱機構を有しており、スパッタ成膜中の基板温度は一定となるよう制御した。
【００４９】
また、基板ホルダーに設置された基板のターゲット側には厚さ０．１０ｍｍの金属マスクが３種類設置でき、成膜パターンに応じて必要なマスクが基板成膜面にセットできる構造とした。
【００５０】
先ず、厚さ０．２５ｍｍのアルミナ焼結体基板上に、第１電極層のマスクパターンをセットし、Ａｕターゲットのスパッタにより第１電極層を形成し、続いて第１電極層同士を接続する第１端子電極層のマスクパターンをセットして第１端子電極層を形成した。これにより図３（ａ）に示すような第１電極層同士を第１端子電極層で接続した網の目構造の電極層が得られた。続いてターゲットにＰｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３焼結体を用い、誘電体層のマスクパターンをセットし、基板温度５３５℃、高周波電力２００Ｗの条件で、図３（ｂ）に示すような誘電体層を形成した。
【００５１】
次に第２電極層のマスクパターンをセットし、Ａｕターゲットのスパッタにより第２電極層を形成し、さらに第２電極層同士を接続する第２端子電極層のマスクパターンをセットして第２端子電極層を形成した。これにより図３（ｃ）に示すような第２電極層同士を第２端子電極層で接続した網の目構造の電極層が得られた。コンデンサとしての有効電極の総面積は１．２ｍｍ^２とした。
【００５２】
作製した単板型薄膜コンデンサの端子電極層上に半田バンプを形成して評価用ボードに実装した。使用した半田バンプは直径０．１ｍｍで、各端子電極層上に合計２４個形成し、図１および図２に示すような薄膜コンデンサを作製した。各半田バンプ間の距離Ｌは０．１５ｍｍとした。
【００５３】
評価は、１ＭＨｚから１．８ＧＨｚでのインピーダンス特性を、インピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて行った結果、容量成分は２１．２ｎＦ、インダクタンス成分３ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００５４】
実施例２
実施例１と全く同様にして誘電体層５層の積層薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分は１０２ｎＦ、インダクタンス成分３ｐＨの値を得た。また上記測定後、積層型薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００５５】
実施例３
基板材、電極材、電極形成方法、形状、および寸法は実施例１と全く同様にして、誘電体層のみをゾルゲル法により形成した。ゾルゲル法による膜の作製手順は以下のとおりとした。
【００５６】
酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤量し、２−メトキシエタノール中で還流操作（１２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ＝１０．０５ｍｍｏｌ、２−メトキシエタノール１５０ｍｍｏｌ）を合成した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍｏｌの２−メトキシエタノールを混合し、１２０℃での蒸留操作により、Ｐｂ前駆体溶液を合成した。
【００５７】
ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、室温で十分撹拌し、Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３（ＰＭＮ）前駆体溶液を合成した。
【００５８】
この溶液の濃度を２−メトキシエタノールで約３倍に希釈し、塗布溶液とした。次に電極層上に、前記塗布溶液をスピンコーターで塗布し、乾燥させた後、３００℃で熱処理を１分間行い、ゲル膜を作製した。塗布溶液の塗布−熱処理の操作を繰り返した後、８３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３薄膜を得た。
【００５９】
得られた上記誘電体薄膜の上にレジストを塗布しフォトリソグラフィー工程によって露光、現像し、これをマスクとするウェットエッチングにより、実施例１と同様のパターン形状に誘電体膜のパターニングを行い、実施例１と同様の薄層コンデンサを作製した。
【００６０】
作製した薄膜コンデンサを実施例１同様、評価ボードに実装し、１ＭＨｚから１．８ＧＨｚでのインピーダンス特性を、インピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測定した。その結果、容量成分は５３ｎＦ、インダクタンス成分３ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．６μｍであった。
【００６１】
実施例４
実施例３と全く同様にして薄膜コンデンサを作製し、図４に示すように端子電極層上に形成する半田バンプを合計１２個とし、実施例１と同様の方法で評価したところ、容量成分は５２ｎＦ、インダクタンス成分７ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．６μｍであった。
【００６２】
実施例５
容量素子の数を３個にする以外は、実施例３と全く同様にして図６に示すような薄膜コンデンサを作製した。コンデンサとしての有効電極の総面積は０．９ｍｍ^２とした。端子電極層上には、図６に示すように半田バンプを合計１６個形成し、実施例１と同様の方法で評価したところ、容量成分は４０ｎＦ、インダクタンス成分４ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．６μｍであった。
【００６３】
実施例６
図７に示すように端子電極層の数を減らし、半田バンプ間の距離Ｌを０．３０ｍｍとする以外は、実施例３と全く同様にして薄膜コンデンサを作製した。端子電極層上には、図７に示すように半田バンプを合計１２個形成し、実施例１と同様の方法で評価したところ、容量成分は５３ｎＦ、インダクタンス成分１１ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．６μｍであった。
【００６４】
【発明の効果】
以上詳述したように、本発明の薄膜コンデンサでは、容量素子が複数に分割され、かつ各容量素子間に、第１電極層同士を接続する複数の第１端子電極層と、第２電極層同士を接続する複数の第２端子電極層が、第１端子電極層とは異なる位置にそれぞれ形成されており、これらの第１、第２端子電極層にそれぞれ外部端子を設けることにより、電流経路を複数に分岐することができ、かつ外部端子間の距離を短くする、つまり実効的な電流経路を短くすることができるので、インダクタンスを極めて小さくすることができる。さらに本発明の構造は積層化が容易であり、外部との接点に用いる外部端子を端子電極層上に形成したので、外部端子形成時に発生する熱応力による容量素子へのダメージを考慮する必要がなく、また実装も容易となる。
【図面の簡単な説明】
【図１】本発明の単板型の薄膜コンデンサを示す分解斜視図である。
【図２】図１の平面図である。
【図３】図１の電極層を端子電極層により接続した網の目構造の電極層、および誘電体層を示す平面図である。
【図４】外部端子を形成しない端子電極層を有する薄膜コンデンサの平面図である。
【図５】本発明の積層型の薄膜コンデンサを示す分解斜視図である。
【図６】容量素子が３個の薄膜コンデンサの平面図である。
【図７】端子電極層間が広い薄膜コンデンサの平面図である。
【図８】従来の薄膜コンデンサを示す分解斜視図である。
【符号の説明】
１・・・誘電体層
２、２ａ、２ｂ・・・第１電極層
３、３ａ、３ｂ・・・第２電極層
４、４ａ、４ｂ・・・第１端子電極層
５、５ａ、５ｂ・・・第２端子電極層
６・・・基板
７・・・外部端子
８・・・接続部
Ａ、Ｂ、Ｃ、Ｄ・・・容量素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a thin-film capacitor, for example, a thin-film capacitor and a large-capacity, low-inductance capacitor that are provided in an electric circuit that operates at high speed and that are used for bypassing high-frequency noise or preventing fluctuations in power supply voltage. is there.
[0002]
[Prior art]
In recent years, as electronic devices have become smaller and more sophisticated, there has been an increasing demand for electronic components installed in the electronic devices to be smaller, thinner, and compatible with high frequencies. Particularly in a high-speed digital circuit of a computer which needs to process a large amount of information at high speed, the clock frequency in the CPU chip is 100 MHz to several hundred MHz, and the clock frequency of the bus between chips is also 30 MHz to 100 MHz, even at the personal computer level. Is remarkable.
[0003]
In addition, as the degree of integration of LSIs increases and the number of elements in a chip increases, the power supply voltage tends to decrease in order to suppress power consumption. As the speed, density, and voltage of these IC circuits have increased, it has become essential for passive components such as capacitors to exhibit excellent characteristics with respect to high-frequency or high-speed pulses, along with increasing the size and capacity. I have.
[0004]
In order to reduce the size and the capacity of the capacitor, it is most effective to make the dielectric sandwiched between the pair of electrodes thinner and thinner. The thinning also conforms to the above-mentioned tendency of voltage drop.
[0005]
On the other hand, the problems associated with the high-speed operation of the IC circuit are more serious problems than the miniaturization of each element. Of these functions, what is particularly important in the function of removing high-frequency noise, which is the role of the capacitor, is to instantaneously reduce the power supply voltage that occurs when logic circuits are switched at the same time. This function is reduced by supplying. A capacitor having such a function is a so-called decoupling capacitor.
[0006]
The performance required for the decoupling capacitor is how quickly the current can be supplied according to the current fluctuation of the load section faster than the clock frequency. Therefore, it must function reliably as a capacitor in the frequency range from 100 MHz to 1 GHz.
[0007]
However, an actual capacitor element has a resistance component and an inductance component in addition to the capacitance component. The impedance of the capacitance component decreases as the frequency increases, but the inductance component increases as the frequency increases. Therefore, as the operating frequency increases, the inductance of the element limits the transient current to be supplied, causing an instantaneous drop in the power supply voltage on the logic circuit side or new voltage noise. As a result, an error occurs in the logic circuit.
[0008]
In particular, in recent LSIs, the power supply voltage has been reduced in order to suppress an increase in power consumption due to an increase in the total number of elements, and the allowable fluctuation width of the power supply voltage has been reduced. Therefore, it is very important to reduce the inductance of the decoupling capacitor element itself in order to minimize the voltage fluctuation width during high-speed operation.
[0009]
There are three ways to reduce inductance. The first is a method of minimizing the length of the current path, the second is a method of reducing the magnetic field formed by one current path by the magnetic field formed by another current path adjacent thereto, and the third is a method of reducing the number of current paths to n. This is a method of dividing the effective inductance to 1 / n.
[0010]
The first method is a method of increasing the capacity per unit area to reduce the size, and can be achieved by reducing the thickness of the capacitor element. Japanese Patent Application Laid-Open No. 60-94716 discloses a capacitor in which the thickness of a dielectric material is reduced to 1 μm or less for the purpose of obtaining a capacitor having a large capacity and good high-frequency characteristics.
[0011]
[Problems to be solved by the invention]
However, when considering a decoupling capacitor that can be mounted at a desired place, a dimension that can be handled is required to be about 0.5 mm × 0.5 mm or more, and the inductance is reduced only by the first thin film and the miniaturization method. Had limitations.
[0012]
A method using a combination of the first to third methods is also conceivable. However, a thin film capacitor having sufficient characteristics in terms of characteristics such as miniaturization, thinning, large capacity, and high frequency compatibility is still obtained. I couldn't do that.
[0013]
An object of the present invention is to provide a thin-film capacitor having a low inductance structure that is easy to mount and easy to stack.
[0014]
[Means for Solving the Problems]
In the thin film capacitor of the present invention, a plurality of capacitive elements each having a first electrode layer formed on a lower surface of a dielectric layer and a second electrode layer formed on an upper surface are arranged at predetermined intervals, and a plurality of capacitive elements are formed between the plurality of capacitive elements. A plurality of first terminal electrode layers that connect the first electrode layers to each other, and a plurality of second terminal electrode layers that connect the second electrode layers to each other between the plurality of capacitance elements. It is provided at a position different from the first terminal electrode layer, and further, external terminals are provided on the first terminal electrode layer and the second terminal electrode layer.
[0015]
Further, a thin film capacitor according to the present invention is a capacitive element in which a plurality of dielectric layers and a plurality of electrode layers are alternately laminated, and the electrode layers are alternately formed as a first electrode layer or a second electrode layer from below. And a plurality of first terminal electrode layers for connecting the first electrode layers on the same plane are provided between the plurality of capacitance elements, and a plurality of first terminal electrode layers are provided between the plurality of capacitance elements. In between, a plurality of second terminal electrode layers for connecting the second electrode layers on the same plane are provided at positions different from the first terminal electrode layer, and further, the uppermost first terminal electrode layer and the second An external terminal is provided on a two-terminal electrode layer.
[0016]
Further, the substrate of the present invention is obtained by providing the above-mentioned thin film capacitor on the surface and / or inside of the base.
[0017]
[Action]
In the thin film capacitor of the present invention, a plurality of capacitance elements are juxtaposed at a predetermined interval, and the first electrode layers of each capacitance element are connected to each other by the plurality of first terminal electrode layers and the second terminal electrode layers provided between the capacitance elements. Since the first and second electrode layers are connected to each other and the external terminals are formed on the first and second terminal electrode layers, respectively, the current path can be divided and the inductance can be extremely reduced.
[0018]
A plurality of first terminal electrode layers for connecting the first electrode layers and a plurality of second terminal electrode layers for connecting the second electrode layers are formed between the respective capacitor elements. Capacitors can be taken out by providing external terminals in each layer. However, the first terminal electrode layer connecting the first electrode layers and the second terminal electrode layer connecting the second electrode layers are formed close to each other. As a result, the distance between the first and second terminal electrode layers is shortened, and the effective current path is shortened, so that the inductance can be extremely reduced.
[0019]
Further, since the first and second electrode layers can be connected via the first and second terminal electrode layers formed between the capacitive elements, the electrode shape of the conventional capacitor as shown in FIG. It can be manufactured by the same manufacturing method only by changing, and the lamination becomes easy.
[0020]
Also, since the external terminals used for contact with the outside can be formed on the first and second terminal electrode layers where the dielectric layer does not exist directly below, the capacitive element due to thermal stress at the time of forming the external terminals or at the time of mounting is provided. Damage and the like can be prevented, and there is no need to consider the adverse effects thereof.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
As shown in FIGS. 1 and 2, the single-plate type thin film capacitor of the present invention includes a first electrode layer 2 serving as a positive electrode on a lower surface of a dielectric layer 1 and a second electrode layer 3 serving as a negative electrode on an upper surface. The formed capacitive elements A, B, C, D are juxtaposed at a predetermined interval. In FIG. 2, the dielectric layer 1 is indicated by a broken line.
[0022]
A plurality of first terminal electrode layers 4 and second terminal electrode layers 5 are respectively formed between the capacitance elements A, B, C and D, and the first electrode layers 2 of the respective capacitance elements A, B, C and D and The second electrode layers 3 are connected to each other via a plurality of first terminal electrode layers 4 and second terminal electrode layers 5, respectively. The first terminal electrode layer 4 and the second terminal electrode layer 5 are formed at different positions in plan view. The capacitance elements A, B, C, D and the terminal electrode layers 4, 5 are formed on the upper surface of the substrate 6.
[0023]
Then, as shown in FIG. 2, the upper surfaces of the twelve first terminal electrode layers 4 connecting the first electrode layers 2 and the twelve second terminal electrode layers 5 connecting the second electrode layers 3 to each other. External terminals 7 exposed to the outside are respectively formed on the upper surface of the substrate. In FIG. 2, for convenience, the second electrode layer 3 and the second terminal electrode layer 5 are shaded, external terminals 7 formed on the first terminal electrode layer 4 are indicated by ●, and the second terminal electrode layer 5 The external terminals formed on the top are indicated by ○.
[0024]
FIG. 3 shows the planar shapes of the electrode layers 2 and 3 and the dielectric layer 1 connected by the terminal electrode layers 4 and 5 described above. The first electrode layer 2 and the first terminal electrode layer 4, and the second electrode layer 3 and the second terminal electrode layer 5 are formed on the same plane as shown in FIGS. The eye structure is formed. When the electrode layers 2 and 3 and the dielectric layer 1 are stacked, the first terminal electrode layer 4 and the second terminal electrode layer 5 are formed at positions where their surfaces are exposed to the outside.
[0025]
Further, as shown in FIG. 3B, the dielectric layer 1 has a rectangular shape having a size that covers the first electrode layer 2 or the second electrode layer 3. The dielectric layers 1 may be separated from each other at a predetermined interval as shown in FIG. 3B, or as shown in FIG. As long as the entire surfaces of the electrode layers 4 and 5 are not covered, the electrode layers 4 and 5 may be formed so as to be connected to each other by a connection portion 8 made of the same material as the dielectric layer 1. By forming such a connection portion 8, the insulation between the first and second terminal electrode layers 4 and 5 having different polarities can be improved.
[0026]
In the above example, the case where four capacitors A, B, C, and D are provided has been described. However, the number of capacitors may be three or more. As the number of capacitor elements increases, the number of terminal electrode layers increases, and the number of external terminals formed thereon can be increased. Therefore, the number of current path divisions increases, and inductance can be reduced.
[0027]
Also, the case where four first and second terminal electrode layers 4 and 5 are formed between the capacitor elements has been described, but it is sufficient that the number of the plural terminal electrode layers 4 and 5 between the capacitor elements is two or more.
[0028]
The external terminals 7 of the thin film capacitor of the present invention can be formed on the first and second terminal electrode layers 4 and 5, respectively, as shown in FIG. There is no limitation on the number, and it is not necessary to form the external terminals 7 on all of the first and second terminal electrode layers 4 and 5, and it is sufficient to form as many as necessary as shown in FIG. That is, it may be formed on a part of the first and second terminal electrode layers 4 and 5. However, in order to obtain a sufficient current path dividing effect, it is desirable to form the external terminals 7 on all of the first and second terminal electrode layers 4 and 5.
[0029]
The thickness of the dielectric layer 1 and the electrode layers 2 and 3 is 0.1 to 1 μm, and the size is 0.2 to 3 mm on one side. The thickness and size of each layer can be appropriately changed depending on the material and the application.
[0030]
As the substrate 6 used in the present invention, alumina, sapphire, MgO single crystal, SrTiO ₃ single crystal, SiO ₂ coated silicon and the like are desirable. In particular, alumina and sapphire are desirable in that they have low reactivity with a thin film, are inexpensive, have high strength, and have the crystallinity of a dielectric film or an electrode film.
[0031]
The first and second electrode layers 2 and 3 and the first and second terminal electrode layers 4 and 5 of the present invention include gold (Au), platinum (Pt), palladium (Pd), copper (Cu), There are silver (Ag), titanium (Ti), chromium (Cr), nickel (Ni) thin films and the like. Among these, gold (Au) and platinum (Pt), which have low reactivity with the dielectric and are hardly oxidized, A copper (Cu) thin film having a low resistance is optimal. These may be used alone or in combination of two or more.
[0032]
Furthermore, the dielectric layer 1 only needs to have a high dielectric constant in a high frequency region, and its thickness is desirably 1 μm or less. For example, the dielectric layer 1 is a dielectric thin film made of a perovskite-type composite oxide crystal containing Pb, Mg, and Nb as metal elements, and has a dielectric constant of 1000 or more at a measurement frequency of 300 MHz (room temperature). Thin films are preferred. The dielectric layer 1 may be, for example, a perovskite-type composite oxide crystal containing Ba and Ti, PZT, PLZT, SrTiO ₃ , Ta ₂ O _{5 and the} like, and is not particularly limited. Such a dielectric layer 1 is manufactured by a known method such as a PVD method, a CVD method, and a sol-gel method.
[0033]
The external terminals 7 may be in the form of a bump, a foil, a plate, a wire, a paste, or the like, and are not particularly limited. A plurality of the external terminals 7 may be combined. In addition, the material includes solder, Pb, Sn, Ag, Au, Cu, Pt, Al, Ni, a conductive resin, and the like. The material is not particularly limited, and a plurality of materials may be combined.
[0034]
In the thin film capacitor configured as described above, since the electrode layers 2 and 3 of the capacitors A, B, C, and D are connected by the plurality of first and second terminal electrode layers 4 and 5, respectively, Can be divided in various ways, and the inductance can be extremely reduced.
[0035]
In addition, since the first and second terminal electrode layers 4 and 5 formed between the capacitance elements A, B, C and D can be brought close to each other, the external terminals 7 formed on the terminal electrode layers 4 and 5 can be reduced. Can be shortened, the current path is shortened, and the inductance can be extremely reduced.
[0036]
That is, in the conventional thin film capacitor as shown in FIG. 8, a first electrode layer 21, a dielectric layer 22, and a second electrode layer 23 are sequentially laminated on the upper surface of the substrate 20, and the first electrode layer 21, the second electrode The capacitor 23 is formed at the end of the layer 23, and may be connected in parallel by connecting the capacitor extracting portions 24 of a plurality of thin film capacitors. In this case, a plurality of current paths are provided. However, since the distance between the capacitance extracting portions 24 is long, the effect of reducing the inductance is small.
[0037]
In addition, since the external terminals 7 used for contact with the outside are formed on the terminal electrode layers 4 and 5, respectively, the positive and negative external terminals 7 are exposed upward, and, for example, the electrodes are formed. It can be mounted by bonding the external terminals 7 to the electrodes of the substrate, and mounting on a substrate or the like becomes easy.
[0038]
The laminated type thin film capacitor of the present invention will be described with reference to FIG. According to FIG. 5, the laminated thin film capacitor is obtained by further laminating a dielectric layer and an electrode layer on the single plate type thin film capacitor shown in FIG.
[0039]
That is, capacitance elements formed by alternately stacking the first and second electrode layers 2 and 3 and the dielectric layer 1 are juxtaposed at predetermined intervals, and a plurality of first and second terminal electrode layers 4 are provided between the capacitance elements. , 5 are respectively formed, two first electrode layers 2a, 2b of each capacitive element are first terminal electrode layers 4a, 4b, and two second electrode layers 3a, 3b are second terminal electrode layers. They are connected by 5a and 5b.
[0040]
A first terminal electrode layer 4a connecting the lower first electrode layers 2a to each other and a first terminal electrode layer 4b connecting the upper first electrode layers 2b to each other are laminated, and the lower second electrode layer 3a is formed. A second terminal electrode layer 5a for connecting the second electrode layers 5a and a second terminal electrode layer 5b for connecting the upper second electrode layers 3b are stacked. The upper surface of the uppermost first terminal electrode layer 4b and the upper surface of the uppermost second terminal electrode layer 5b are exposed to the outside, and external terminals are formed in these portions. The capacitor and the terminal electrode layers 4 and 5 are formed on the upper surface of the substrate 6.
[0041]
The multilayer thin film capacitor having the structure shown in FIG. 5 has the same effect as the single plate type thin film capacitor shown in FIGS. Due to the effect of shortening the current path by forming the second terminal electrode layers 4 and 5 close to each other, the inductance can be extremely reduced, and external terminals are formed on the first and second terminal electrode layers 4 and 5 as the uppermost layers. Can be easily implemented. Further, since the first and second electrode layers 2 and 3 and the dielectric layer 1 are alternately stacked, the capacity is high.
[0042]
In addition, since the dielectric layer 1 does not exist directly below the first and second terminal electrode layers 4 and 5, damage to the dielectric layer 1 due to thermal stress during external terminal formation or mounting can be prevented.
[0043]
In addition, the thin film capacitor of the present invention is generally formed on the substrate surface as described above, and may be used by being built in the substrate. When the laminated type is built in the substrate, the terminal electrode layers are connected to each other by, for example, through-hole conductors formed in the substrate, and the external terminals can also be formed by through-hole conductors. The conduction of the electrode layer can be secured, and the capacitance is taken out.
[0044]
In addition, although an example has been described in which the shape of the electrode layers 2 and 3 is rectangular, any shape such as a square shape or a circular shape may be used.
[0045]
【Example】
Example 1
The electrode layer, the terminal electrode layer, and the dielectric layer were all formed by using a high-frequency magnetron sputtering method. Ar gas was introduced into the process chamber as a sputtering gas, and the pressure was maintained at 6.7 Pa by evacuation.
[0046]
A substrate holder and three target holders are installed in the process chamber, and sputtering from three types of target materials is possible. At the time of sputtering, the substrate holder was moved to the target position of the kind of the material to be formed, and the distance between the substrate and the target was fixed at 60 mm.
[0047]
A high frequency voltage of 13.56 MHz is applied between the substrate holder and the target by an external high frequency power supply, and a high density plasma is generated near the target by a magnetron magnetic field formed by a permanent magnet installed on the back of the target. The surface was sputtered.
[0048]
The application of the high-frequency voltage can be independently applied to the three targets. The substrate holder had a heating mechanism using a heater, and was controlled so that the substrate temperature during sputter deposition was constant.
[0049]
In addition, three types of metal masks having a thickness of 0.10 mm can be provided on the target side of the substrate placed on the substrate holder, and a required mask can be set on the substrate deposition surface according to the deposition pattern.
[0050]
First, a mask pattern of a first electrode layer is set on a 0.25 mm-thick alumina sintered body substrate, a first electrode layer is formed by sputtering an Au target, and then the first electrode layers are connected to each other. The first terminal electrode layer was formed by setting the mask pattern of the first terminal electrode layer. As a result, an electrode layer having a mesh structure in which the first electrode layers were connected to each other by the first terminal electrode layer as shown in FIG. 3A was obtained. Subsequently, using a Pb (Mg _1/3 Nb _2/3 ) O ₃ sintered body as a target, a mask pattern of a dielectric layer was set, and under the conditions of a substrate temperature of 535 ° C. and a high frequency power of 200 W, FIG. A dielectric layer as shown in FIG.
[0051]
Next, a mask pattern of the second electrode layer is set, a second electrode layer is formed by sputtering an Au target, and a mask pattern of a second terminal electrode layer for connecting the second electrode layers is set to form a second terminal layer. An electrode layer was formed. As a result, an electrode layer having a mesh structure in which the second electrode layers were connected to each other by the second terminal electrode layer as shown in FIG. 3C was obtained. The total area of the effective electrodes as a capacitor was 1.2 mm ² .
[0052]
Solder bumps were formed on the terminal electrode layers of the manufactured single-plate type thin film capacitor, and mounted on an evaluation board. The used solder bumps were 0.1 mm in diameter, and a total of 24 solder bumps were formed on each terminal electrode layer, thereby producing a thin film capacitor as shown in FIGS. The distance L between the solder bumps was 0.15 mm.
[0053]
The evaluation was performed by using an impedance analyzer (HP4291A, manufactured by Hewlett-Packard Company) as an impedance characteristic at 1 MHz to 1.8 GHz. After the above measurement, when the cross section of the thin film capacitor was observed by SEM, the thickness of each dielectric layer was 0.5 μm.
[0054]
Example 2
A laminated thin-film capacitor having five dielectric layers was manufactured in exactly the same manner as in Example 1, and evaluated by the same method as in Example 1. As a result, a capacitance component of 102 nF and an inductance component of 3 pH were obtained. After the above measurement, when the cross section of the multilayer thin film capacitor was observed by SEM, the thickness of each dielectric layer was 0.5 μm.
[0055]
Example 3
The substrate material, the electrode material, the electrode forming method, the shape, and the dimensions were exactly the same as in Example 1, and only the dielectric layer was formed by the sol-gel method. The procedure for producing a film by the sol-gel method was as follows.
[0056]
Mg acetate and Nb ethoxide were weighed in a molar ratio of 1: 2, and reflux operation (124 ° C. for 24 hours) was performed in 2-methoxyethanol to obtain a MgNb composite alkoxide solution (Mg = 4.95 mmol, Nb = 10.05 mmol). , 2-methoxyethanol 150 mmol) was synthesized. Next, 15 mmol of lead acetate (anhydride) and 150 mmol of 2-methoxyethanol were mixed, and a Pb precursor solution was synthesized by a distillation operation at 120 ° C.
[0057]
The MgNb precursor solution and the Pb precursor solution are mixed at a molar ratio of Pb: (Mg + Nb) = 1: 1, sufficiently stirred at room temperature, and mixed with Pb (Mg _1/3 Nb _2/3 ) O ₃ (PMN) precursor. A body solution was synthesized.
[0058]
The concentration of this solution was diluted about 3-fold with 2-methoxyethanol to obtain a coating solution. Next, the coating solution was applied on the electrode layer by a spin coater, dried, and then heat-treated at 300 ° C. for 1 minute to produce a gel film. After repeating the operation of coating and heat treatment of the coating solution, baking was performed at 830 ° C. for 1 minute (in the air) to obtain a Pb (Mg _1/3 Nb _2/3 ) O ₃ thin film.
[0059]
A resist is applied on the obtained dielectric thin film, exposed and developed by a photolithography process, and the dielectric film is patterned into the same pattern shape as in Example 1 by wet etching using the resist as a mask. A thin-film capacitor similar to that of Example 1 was produced.
[0060]
The produced thin film capacitor was mounted on an evaluation board as in Example 1, and the impedance characteristics at 1 MHz to 1.8 GHz were measured using an impedance analyzer (HP4291A manufactured by Hewlett-Packard Co.). As a result, a capacitance component of 53 nF and an inductance component of 3 pH were obtained. After the above measurement, when the cross section of the thin film capacitor was observed by SEM, the thickness of each dielectric layer was 0.6 μm.
[0061]
Example 4
A thin-film capacitor was manufactured in exactly the same manner as in Example 3, and a total of 12 solder bumps were formed on the terminal electrode layer as shown in FIG. A value of 52 nF and an inductance component of 7 pH was obtained. After the above measurement, when the cross section of the thin film capacitor was observed by SEM, the thickness of each dielectric layer was 0.6 μm.
[0062]
Example 5
A thin-film capacitor as shown in FIG. 6 was produced in exactly the same manner as in Example 3, except that the number of capacitance elements was changed to three. The total area of the effective electrodes as a capacitor was 0.9 mm ² . As shown in FIG. 6, a total of 16 solder bumps were formed on the terminal electrode layer, and evaluated by the same method as in Example 1. As a result, a capacitance component of 40 nF and an inductance component of 4 pH were obtained. After the above measurement, when the cross section of the thin film capacitor was observed by SEM, the thickness of each dielectric layer was 0.6 μm.
[0063]
Example 6
As shown in FIG. 7, a thin film capacitor was manufactured in exactly the same manner as in Example 3 except that the number of terminal electrode layers was reduced and the distance L between the solder bumps was set to 0.30 mm. As shown in FIG. 7, a total of 12 solder bumps were formed on the terminal electrode layer and evaluated by the same method as in Example 1. As a result, a capacitance component of 53 nF and an inductance component of 11 pH were obtained. After the above measurement, when the cross section of the thin film capacitor was observed by SEM, the thickness of each dielectric layer was 0.6 μm.
[0064]
【The invention's effect】
As described in detail above, in the thin film capacitor of the present invention, the capacitance element is divided into a plurality, and between each capacitance element, a plurality of first terminal electrode layers for connecting the first electrode layers to each other, and a second electrode layer A plurality of second terminal electrode layers for connecting the first and second terminal electrode layers are formed at positions different from the first terminal electrode layer, respectively. Can be divided into plural parts, and the distance between the external terminals can be shortened, that is, the effective current path can be shortened. Therefore, the inductance can be extremely reduced. Furthermore, since the structure of the present invention can be easily laminated, and external terminals used for contact with the outside are formed on the terminal electrode layer, it is necessary to consider damage to the capacitive element due to thermal stress generated when forming the external terminals. And it is easy to mount.
[Brief description of the drawings]
FIG. 1 is an exploded perspective view showing a single-plate type thin film capacitor of the present invention.
FIG. 2 is a plan view of FIG.
FIG. 3 is a plan view showing an electrode layer having a mesh structure in which the electrode layers of FIG. 1 are connected by a terminal electrode layer, and a dielectric layer.
FIG. 4 is a plan view of a thin film capacitor having a terminal electrode layer on which no external terminal is formed.
FIG. 5 is an exploded perspective view showing the multilayer thin film capacitor of the present invention.
FIG. 6 is a plan view of a thin film capacitor having three capacitance elements.
FIG. 7 is a plan view of a thin film capacitor having a wide terminal electrode layer.
FIG. 8 is an exploded perspective view showing a conventional thin film capacitor.
[Explanation of symbols]
1 ... dielectric layers 2, 2a, 2b ... first electrode layers 3, 3a, 3b ... second electrode layers 4, 4a, 4b ... first terminal electrode layers 5, 5a, 5b ... ..Second terminal electrode layer 6 ... Substrate 7 ... External terminals 8 ... Connections A, B, C, D ... Capacitance elements

Claims

誘電体層の下面に第１電極層を、上面に第２電極層を形成してなる容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、前記第１電極層同士を接続する複数の第１端子電極層を設け、かつ前記複数の容量素子の間に、前記第２電極層同士を接続する複数の第２端子電極層を、前記第１端子電極層と異なる位置に設け、さらに前記第１端子電極層および前記第２端子電極層に外部端子を設けてなることを特徴とする薄膜コンデンサ。A plurality of capacitive elements each having a first electrode layer formed on the lower surface of the dielectric layer and a second electrode layer formed on the upper surface thereof are arranged at predetermined intervals, and the first electrode layer is provided between the plurality of capacitive elements. A plurality of first terminal electrode layers for connecting the plurality of first electrode layers are provided, and a plurality of second terminal electrode layers for connecting the second electrode layers between the plurality of capacitance elements are different from the first terminal electrode layers. Wherein the first terminal electrode layer and the second terminal electrode layer are provided with external terminals.

複数の誘電体層と複数の電極層を交互に積層してなり、前記電極層が下側から交互に第１電極層または第２電極層とされた容量素子を所定間隔を置いて複数並置するとともに、該複数の容量素子の間に、同一平面上の前記第１電極層同士を接続する複数の第１端子電極層を設け、かつ前記複数の容量素子の間に、同一平面上の前記第２電極層同士を接続する複数の第２端子電極層を、前記第１端子電極層と異なる位置に設け、さらに最上層の前記第１端子電極層および前記第２端子電極層に外部端子を設けてなることを特徴とする薄膜コンデンサ。A plurality of dielectric layers and a plurality of electrode layers are alternately stacked, and a plurality of capacitive elements in which the electrode layers are alternately formed as a first electrode layer or a second electrode layer from the lower side are juxtaposed at predetermined intervals. A plurality of first terminal electrode layers for connecting the first electrode layers on the same plane to each other between the plurality of capacitance elements, and the plurality of first terminal electrode layers on the same plane between the plurality of capacitance elements. A plurality of second terminal electrode layers for connecting the two electrode layers are provided at positions different from the first terminal electrode layer, and external terminals are provided on the uppermost first and second terminal electrode layers. A thin film capacitor characterized by the following.

請求項１または２記載の薄膜コンデンサを基体の表面および／または内部に設けてなることを特徴とする基板。A substrate comprising the thin film capacitor according to claim 1 provided on a surface and / or inside of a substrate.