JP3597379B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、絶縁膜に形成された溝または接続孔内に配線用導体膜を埋め込むことで形成される埋込配線技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の配線形成方法として、ダマシン（Ｄａｍａｓｃｅｎｅ ）法と呼ばれるプロセスがある。この方法は、絶縁膜に配線形成用の溝を形成した後、半導体基板全面に配線形成用の導体膜を堆積し、さらに、その溝以外の領域の導体膜を化学的機械的研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）によって除去することにより、配線形成用の溝内に埋込配線を形成する方法である。この方法の場合は、特に、微細なエッチング加工が困難な銅系の導体材料（銅または銅合金）からなる埋込配線の形成方法として適している。
【０００３】
また、ダマシン法の応用としてデュアルダマシン（Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）法がある。この方法は、絶縁膜に配線形成用の溝および下層配線との接続を行うための接続孔を形成した後、半導体基板全面に配線形成用の導体膜を堆積し、さらに、その溝以外の領域の導体膜をＣＭＰによって除去することにより、配線形成用の溝内に埋め込み配線を形成し、かつ、接続孔内にプラグを形成する方法である。この方法の場合は、特に、多層配線構造を有する半導体集積回路装置において、工程数の削減が可能であり、配線コストの低減が可能である。
【０００４】
このようなダマシン法等を用いた配線形成技術については、例えば（１）．Ｋ．Ａｂｅ ｅｔ．ａｌ，ｉｎ Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ １９９４ ＳＳＤＭ，ｐｐ９３７ −９４０ （沖電気）、（２）．Ｖａｌｅｒｙ Ｍ．Ｄｕｂｉｎ ｅｔ．ａｌ， ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ １９９７ ＶＭＩＣ，ｐｐ６９ −７４に記載がある。
【０００５】
上記（１） の文献には、絶縁膜に溝を形成した後、銅をスパッタリング法により堆積し、さらに熱処理を施して配線形成用の溝を良好に埋め込む技術が開示されている。また、上記（２） の文献には、絶縁膜に形成した溝および接続孔内に、銅をスパッタリング法により被着した後、さらに銅をメッキ法によって埋め込む方法が開示されている。
【０００６】
また、特開平８−７８５２５号公報には、半導体基板上に被着された絶縁膜に半導体基板の一部が露出するような接続孔を形成する工程と、その絶縁膜の上に配線層をスパッタリング法によって形成する工程と、配線上にメッキ法による金属層を形成する工程と、この配線層および金属層をパターニングする工程とを有する半導体集積回路装置の通常の配線形成技術が開示されている。
【０００７】
この公報に記載の技術は、ダマシンプロセスを前提とした本願とは適用プロセスが異なり、比較的緩いデザインルールの低アスペクトの接続孔にメッキを適用している。しかし、微細で高アスペクト比の接続孔やダマシン構造に適用する場合、通常のスパッタリング法を用いる当該公報の技術では、スパッタリング法による導体膜の接続孔内におけるステップカバレッジが低いため、たとえメッキ法を適用したとしても、配線形成用の導体膜を完全に埋め込むことができず、接続孔内にボイドが生じてしまう。
【０００８】
【発明が解決しようとする課題】
ところが、埋込配線技術においては、配線溝や接続孔の微細化やアスペクト比の増大に伴い、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、配線溝や接続孔をスパッタリング法単独で埋め込むのは困難であり、その溝あるいは接続孔を充分に埋め込むことができず、埋込配線（配線部分および接続孔部分を含む）において良好な電気的特性を確保することできない。
【００１０】
また、メッキ法を用いた場合には埋め込み能力は高いが、この場合にも下地金属膜が必要であり、当該下地金属膜のカバレッジで埋め込みの限界が決まってしまうので、埋込配線（配線部分および接続孔部分を含む）の微細化を阻害する課題がある。
【００１１】
本発明の目的は、絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法において、その配線溝または接続孔の少なくとも一方の内部に埋込配線形成用の導体膜を良好に埋め込むことのできる技術を提供することにある。
【００１２】
また、本発明の目的は、絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法において、その埋込配線の微細化を推進することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を、指向性を有し、かつ、第１導体膜の粒子がターゲットと半導体基板との間で散乱し難い条件で物理的気相成長法により被着する工程と、
（ｃ）前記第１導体膜形成後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｄ）前記第１導体膜および第２導体膜を削ることにより、前記配線溝または接続孔の少なくとも一方の内部に第１導体膜および第２導体膜からなる埋込配線を形成する工程とを有するものである。
【００１６】
また、本発明は、前記第１導体膜にプラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含有させるか、または、前記第１導体膜上に、プラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含む第３導体膜を被着した後、前記第２導体膜を被着するものである。
【００１７】
また、本発明は、前記第１導体膜の被着前または被着中の半導体基板を冷却するものである。
【００１８】
また、本発明は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を物理的気相成長法により被着する最中または被着後に半導体基板の温度を上昇させて、前記第１導体膜を配線溝の底部に移動させる工程とを有するものである。
【００１９】
また、本発明は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上にプラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含む第３導体膜を被着する工程と、
（ｃ）前記第３導体膜形成後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｄ）前記第２導体膜および第３導体膜を削ることにより、前記配線溝または接続孔の少なくとも一方の内部に第２導体膜および第３導体膜からなる埋込配線を形成する工程とを有するものである。
【００２０】
また、本発明は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を物理的気相成長法により被着する際に、成膜作用とエッチング作用との両方が行われるようにする工程と、
（ｃ）前記第１導体膜形成後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｄ）前記第１導体膜および第２導体膜を削ることにより、前記配線溝内に第１導体膜および第２導体膜からなる埋込配線を形成する工程とを有するものである。
【００２１】
本発明者が検討したさらに他の手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
すなわち、その手段は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を物理的気相成長法により被着する最中または被着後に半導体基板の温度を上昇させて、前記第１導体膜を配線溝の底部に移動させる工程と、
（ｃ）前記（ｂ）工程後に、前記配線溝または接続孔の少なくとも一方の内部および前記第１導体膜上に、銅、銅合金、プラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含む導体膜を物理的気相成長法により被着する工程と、
（ｄ）前記（ｃ）工程後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｅ）前記（ｄ）工程後に、第２導体膜および第１導体膜を削り、前記配線溝または接続孔の少なくとも一方の内部に前記第１導体膜、第２導体膜および導体膜からなる埋込配線を形成する工程とを有するものである。これにより、配線溝または接続孔のアスペクト比を小さくすることができるので、その後のメッキ処理による導体膜の埋め込みを良好に行うことが可能となる。
【００２３】
また、続くメッキ法による銅または銅合金からなる導体膜を触媒作用により良好に被着することも可能となる。
【００２４】
また、他の手段は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を物理的気相成長法により被着する最中または被着後に半導体基板の温度を上昇させて、前記第１導体膜を配線溝の底部に移動させる工程と、
（ｃ）前記（ｂ）工程後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｄ）前記（ｃ）工程後に、第２導体膜および第１導体膜を削り、前記配線溝または接続孔の少なくとも一方の内部に前記第１導体膜、第２導体膜および導体膜からなる埋込配線を形成する工程とを有するものである。これにより、配線溝または接続孔のアスペクト比を小さくすることができるので、その後のメッキ処理による導体膜の埋め込みを良好に行うことが可能となる。
【００２５】
また、他の手段は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を物理的気相成長法により被着する最中または被着後に半導体基板の温度を上昇させて、前記第１導体膜を配線溝の底部に移動させる工程と、
（ｃ）前記（ｂ）工程後に、前記絶縁膜上の第１導体膜を除去する工程と、
（ｄ）前記（ｃ）工程後に、前記第１導体膜の除去工程により配線溝内に残された第１導体膜上に、銅または銅を含有する第２導体膜をメッキ法により選択的に被着する工程とを有するものである。これにより、配線溝または接続孔のアスペクト比を小さくすることができるので、その後のメッキ処理による導体膜の埋め込みを良好に行うことが可能となる。また、導体膜の除去工程を施さなくとも埋込配線を形成できる。
【００２６】
また、他の手段は、半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を物理的気相成長法により被着する工程と、
（ｃ）前記（ｂ）工程後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｄ）前記（ｃ）工程後に、第２導体膜および第１導体膜を削り、前記配線溝または接続孔の少なくとも一方の内部に前記第１導体膜、第２導体膜および導体膜からなる埋込配線を形成する工程とを有し、
前記第１導体膜の被着前または被着中にスパッタエッチング処理を施す工程を有するものである。これにより、配線溝または接続孔上部にテーパを形成し、スパッタリング粒子が配線溝または接続孔の底部まで到達し易いようにすることや、配線溝また接続孔内部の前記第１導体膜を再スパッタすることにより、ステップカバレージを改善することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
【００２８】
（実施の形態１）
図１〜図１６は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図、図１７〜図２１は本発明のスパッタリング条件設定を説明するための説明図、図２２および図２３は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部拡大断面図、図４９および図５０は本発明者が検討した埋込配線形成時における不具合を説明するための説明図である。
【００２９】
まず、本実施の形態１の半導体集積回路装置の製造方法を図１〜図１６によって説明する。
【００３０】
図１は半導体集積回路装置の製造工程中における要部断面図を示している。半導体基板１は、例えば支持基板１ａ上に絶縁層１ｂを介して素子形成用の半導体層１ｃを設けているＳＯＩ基板が用いられている。
【００３１】
支持基板１ａは、例えばシリコン単結晶からなり、絶縁層１ｂは、例えばシリコン酸化膜からなる。半導体層１ｃは、例えばｐ形のシリコン単結晶からなり、その素子分離領域には半導体層１ｃの主面から絶縁層１ｂに達する溝２ａが掘られている。この溝２ａの内部には、例えばシリコン酸化膜からなる絶縁膜２ｂが埋め込まれている。
【００３２】
また、半導体層１ｃには、例えばｎチャネル形のＭＯＳ・ＦＥＴＱが形成されている。このＭＯＳ・ＦＥＴＱは、一対の半導体領域３ａと、ゲート絶縁膜３ｂと、ゲート電極３ｃとを有している。一対の半導体領域３ａは、例えばリンまたはヒ素が半導体層１ｃに導入されてｎ形に設定されている。なお、中央の半導体領域３ａは、隣接するＭＯＳ・ＦＥＴＱに共有の領域となっている。
【００３３】
ゲート絶縁膜３ｂは、例えばシリコン酸化膜からなる。ゲート電極３ｃは、例えば低抵抗ポリシリコンの単体膜からなる。ただし、ゲート電極３ｃは低抵抗ポリシリコンの単体膜に限定されるものではなく種々変更可能であり、例えば低抵抗ポリシリコン膜上にシリサイド膜を形成した、いわゆるポリサイド構造としても良いし、また、例えば低抵抗ポリシリコン上に窒化チタンまたは窒化タングステン等のようなバリア金属膜を介してタングステン等のような金属膜を形成した、いわゆるポリメタル構造としても良い。
【００３４】
このゲート電極３ｃの表面はキャップ絶縁膜４ａおよびサイドウォール４ｂによって覆われている。このキャップ絶縁膜４ａおよびサイドウォール４ｂは、例えばシリコン酸化膜またはシリコン窒化膜からなる。なお、キャップ絶縁膜４ａおよびサイドウォール４ｂをシリコン窒化膜で形成し、選択エッチング処理を採用することで、層間絶縁膜の接続孔を自己整合的に形成することができる。
【００３５】
この半導体層１ｃの主面上には、例えばシリコン酸化膜からなる層間絶縁膜５ａが被着されている。層間絶縁膜５ａは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）法等による塗布膜、有機膜、フッ素を添加したＣＶＤ酸化膜、シリコン窒化膜あるいは種々の絶縁膜を組み合わせたものであっても良い。この層間絶縁膜５ａには、半導体領域３ａの一部が露出するような接続孔６ａが形成されている。
【００３６】
まず、本実施の形態１においては、図２に示すように、層間絶縁膜５ａの上面および接続孔６ａ内に、バリアメタル７ａを、ＣＶＤ法、スパッタリング法またはメッキ法等によって被着する。
【００３７】
バリアメタル７ａは、層間絶縁膜５ａと配線形成用の導体膜との密着性を改善し、かつ、配線形成用の導体膜形成用のＣＶＤ原料ガスや導体膜の構成原子やシリコンの拡散を抑制する機能を有しており、例えば窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、窒化チタンシリサイドまたは窒化タングステンシリサイド等、その他の金属あるいはその化合物からなる。
【００３８】
続いて、バリアメタル７ａ上に、バリアメタル７ａに比して相対的に厚い配線形成用の導体膜８ａをＣＶＤ法等によって被着する。これにより、接続孔６ａを埋め込む。導体膜８ａは、例えばタングステンまたはその合金等からなる。
【００３９】
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）処理を施すことにより、層間絶縁膜５ａ上面が露出する程度まで導体膜８ａおよびバリアメタル７ａを削る。これにより、図３に示すように、接続孔６ａ内にバリアメタル７ａおよび導体膜８ａからなるプラグ９ａを形成する。
【００４０】
次いで、図５に示すように、例えばシリコン酸化膜等からなる層間絶縁膜５ｂをＣＶＤ法等によって被着し、これを平坦化した後、その層間絶縁膜５ｂに配線溝１０ａをフォトリソグラフィ技術およびドライエッチング技術により形成する。なお、図５の左２つの配線溝１０ａの底面にはプラグ９ａの上面が露出されている。また、層間絶縁膜５ｂは上記層間絶縁膜５ａと同様に形成しても良い。
【００４１】
配線溝１０ａの幅は、例えば０．１３〜１．０μｍ程度、特に限定されないが、例えば０．２５μｍ程度、その深さは、例えば０．１５〜１．０ μｍ程度、特に限定されないが、例えば０．４ μｍ程度、配線ピッチは、例えば０．２６〜２．０μｍ程度、特に限定されないが、例えば０．５μｍ程度である。
【００４２】
続いて、図６に示すように、層間絶縁膜５ａ， ５ｂの上面および配線溝１０ａ内に、バリアメタル（バリア導体膜）７ｂを、ＣＶＤ法、スパッタリング法またはメッキ法等によって被着した後、図７に示すように、そのバリアメタル７ｂ上に、例えば銅または銅合金からなる配線形成用の導体膜（第１導体膜）８ｂをスパッタリング法等により被着する。
【００４３】
バリアメタル７ｂの機能および構成材料は上記バリアメタル７ａと同じである。このバリアメタル７ｂはなくてもよい場合もある。配線形成用の導体膜８ｂは、この後にメッキ法により被着する導体膜の種結晶層であり、配線溝１０ａを埋め込まないように比較的薄く被着する。導体膜８ｂの厚さは、例えば５００〜１５００Å程度である。
【００４４】
この配線形成用の導体膜８ｂを被着するためのスパッタリング処理は、配線溝１０ａに対するスパッタリング粒子の入射角度が垂直またはそれに近い値となるような条件（指向性する条件）で、かつ、スパッタリング粒子が半導体基板の主面とターゲットの主面（スパッタリング面）との間で散乱され難い条件で行う。なお、このスパッタリング条件の設定については後ほど詳細に説明する。
【００４５】
このような条件で配線形成用の導体膜８ｂを被着することにより、当該導体膜８ｂを、配線溝１０ａの上部ではオーバーハングの小さいまたは無い状態で、配線溝１０ａ内では、薄く、かつ、むらのない状態で被着できる。すなわち、導体膜８ｂを高いステップカバレッジで被着できる。なお、バリアメタル７ｂも同様のスパッタリング条件により被着しても良い。
【００４６】
また、バリアメタル７ｂ内に、例えばプラチナ、パラジウム、ニッケル、クロム、金、銀または銅を添加しても良い。また、導体膜８ｂに、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀を添加しても良い。さらに、この導体膜８ｂの上面（溝や孔内を含む）に、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀からなる薄い導体膜を被着しても良い。このようにすることで、続くメッキ法による銅または銅合金からなる導体膜を触媒作用により良好に被着することが可能となる。なお、この方法は、無電解メッキ法を用いる場合に特に有効である。
【００４７】
その後、図８に示すように、導体膜８ｂ上に、例えば銅または銅合金からなる配線形成用の導体膜（第２導体膜）８ｃをメッキ法等により被着する。これにより、微細でアスペクト比の高い配線溝１０ａを充分に埋め込むことができる。
【００４８】
なお、この場合のメッキ法は、電解メッキ法、無電解メッキ法またはその組合せ（この場合は基本的に無電解メッキ後に電解メッキ）のいずれでも良い。また、層間絶縁膜５ｂの上面（溝や孔以外の平坦領域）において、導体膜８ｃの厚さは、導体膜８ｂの厚さよりも厚い。導体膜８ｃの厚さは、例えば０．５〜１．０μｍ程度である。
【００４９】
次いで、ＣＭＰ処理を施すことにより、層間絶縁膜５ｂ上面が露出する程度まで導体膜８ｃ， ８ｂおよびバリアメタル７ｂを削る。これにより、図９に示すように、配線溝１０ａ内にバリアメタル７ｂおよび導体膜８ｂ， ８ｃからなる埋込配線１１ａを形成する。なお、この埋込配線１１ａは図９の紙面に対して垂直な方向に延在している。
【００５０】
続いて、図１０に示すように、層間絶縁膜５ｂおよび埋込配線１１ａ上に、例えばシリコン窒化膜等からなるバリア絶縁膜１２をＣＶＤ法等によって被着した後、その上に、図１１に示すように、例えばシリコン酸化膜等からなる層間絶縁膜５ｃをＣＶＤ法等により被着する。なお、層間絶縁膜５ｃは上記した層間絶縁膜５ａと同様に形成しても良い。
【００５１】
その後、その層間絶縁膜５ｃの上部に、配線溝１０ｂをフォトリソグラフィ技術およびドライエッチング技術により形成した後、図１２に示すように、配線溝１０ｂの底部から埋込配線１１ａに達し埋込配線１１ａの一部が露出する接続孔６ｂをフォトリソグラフィ技術およびドライエッチング技術により形成する。
【００５２】
配線溝１０ｂの寸法や配線ピッチについては上記配線溝１０ａと同じである。また、接続孔６ｂの直径は、例えば０．１３〜１．０μｍ程度、特に限定されないが、例えば０．２５μｍ程度、その深さは、例えば０．１５〜２．０μｍ程度、特に限定されないが、例えば０．６μｍ程度である。
【００５３】
この接続孔６ｂの形成に際しては、シリコン酸化膜とシリコン窒化膜とのエッチング選択比が大きくなる条件でエッチング処理を施す。すなわち、初めはシリコン酸化膜の方がシリコン窒化膜よりもエッチングされ易い条件でエッチング処理を施した後、接続孔６ｂの底部からシリコン窒化膜からなるバリア絶縁膜１２が露出した時点で、エッチング条件を変えてシリコン窒化膜の方がシリコン酸化膜よりもエッチングされ易い条件でエッチング処理を施す。これにより、接続孔６ｂの形成時に埋込配線１１ａが除去されないようにすることができる。
【００５４】
次いで、図１３に示すように、層間絶縁膜５ｃの上面、配線溝１０ｂおよび接続孔６ｂ内に、バリアメタル（バリア導体膜）７ｂを、ＣＶＤ法、スパッタリング法またはメッキ法等によって被着した後、図１４に示すように、そのバリアメタル７ｂ上に、例えば銅または銅合金からなる配線形成用の導体膜（第１導体膜）８ｂをスパッタリング法等により被着する。
【００５５】
バリアメタル７ｂの機能および構成材料は上記バリアメタル７ａと同じである。配線形成用の導体膜８ｂは、この後にメッキ法により被着する導体膜の種結晶層であり、接続孔６ｂおよび配線溝１０ｂを埋め込まないように比較的薄く被着する。この導体膜８ｂの厚さは、例えば５００〜１５００Å程度である。
【００５６】
この配線形成用の導体膜８ｂを被着するためのスパッタリング処理は、配線溝１０ｂに対するスパッタリング粒子の入射角度が垂直またはそれに近い値となるような条件（指向性する条件）で、かつ、スパッタリング粒子が半導体基板の主面とターゲットの主面（スパッタリング面）との間で散乱され難い条件で行う。なお、このスパッタリング条件の設定については後ほど詳細に説明する。
【００５７】
このような条件で配線形成用の導体膜８ｂを被着することにより、当該導体膜８ｂを、配線溝１０ｂの上部ではオーバーハングの小さいまたは無い状態で、接続孔６ｂおよび配線溝１０ｂ内では、薄く、かつ、むらのない状態で被着できる。すなわち、導体膜８ｂを高いステップカバレッジで被着できる。なお、このバリアメタル７ｂも同様のスパッタリング条件により被着しても良い。
【００５８】
また、ここでも、バリアメタル７ｂ内に、例えばプラチナ、パラジウム、ニッケル、クロム、金、銀または銅を添加しても良い。また、この導体膜８ｂに、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀を添加しても良い。さらに、この導体膜８ｂの上面（溝や孔内を含む）に、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀からなる薄い導体膜を被着しても良い。このようにすることで、続くメッキ法による銅または銅合金からなる導体膜を触媒作用により良好に被着することが可能となる。なお、この方法は、無電解メッキ法を用いる場合に特に有効である。
【００５９】
その後、図１５に示すように、導体膜８ｂ上に、例えば銅または銅合金からなる配線形成用の導体膜（第２導体膜）８ｃをメッキ法等により被着する。これにより、微細でアスペクト比の高い接続孔６ｂおよび配線溝１０ｂを充分に埋め込むことができる。なお、この場合のメッキ法は、電解メッキ法、無電解メッキ法またはその組合せ（この場合は基本的に無電解メッキ後に電解メッキ）のいずれでも良い。この導体膜８ｃの厚さは、例えば０．５〜１．０μｍ程度である。
【００６０】
次いで、ＣＭＰ処理を施すことにより、層間絶縁膜５ｃ上面が露出する程度まで導体膜８ｃ， ８ｂおよびバリアメタル７ｂを削る。これにより、図１６に示すように、接続孔６ｂおよび配線溝１０ｂ内にバリアメタル７ｂおよび導体膜８ｂ， ８ｃからなる埋込配線１１ｂを形成する。
【００６１】
なお、埋込配線１１ｂの配線溝１０ｂ内部分は、図１６の紙面に垂直な方向に延在している。また、埋込配線１１ｂの接続孔６ｂ内部分は、図１６の紙面に垂直な方向には延在していないが、図１６の上下方向に延在して埋込配線１１ａ， １１ｂを電気的に接続している。
【００６２】
次に、溝や孔内に導体膜をスパッタリング法で被着する場合の問題点を説明した後、上記した配線形成用の導体膜８ｂのスパッタリング条件の設定技術について説明する。
【００６３】
図４９は上記した指向性を有せず、かつ、スパッタリング粒子の散乱を考慮しない通常のスパッタリング法で成膜処理をした場合の層間絶縁膜５０に形成された配線溝５１の断面図を示している。
【００６４】
層間絶縁膜５０の上面および配線溝５１の表面には、例えば窒化チタン等からなるバリアメタル５２が被着されている。上記通常のスパッタリング法を用いて銅または銅合金等からなる導体膜５３を被着した場合、配線溝５１内に銅または銅合金の粒子が入り込めず、配線溝５１の内側面において導体膜５３に非連続部やカバレッジ不足が生じたり、配線溝５１の底部に導体膜５３のカバレッジ不足が生じたり、配線溝５１の上部において導体膜５３によるオーバーハングが大きくなったりする。
【００６５】
このような状態で、図５０に示すように、銅または銅合金からなる導体膜５４をメッキ処理により被着すると、上記した非連続性やカバレッジ不足に起因して配線溝５１の内側面にボイドが生じたり、上記したオーバーハングに起因して配線溝５１の中央に大きなボイドが生じたりしてしまう。このような問題は、配線溝５１だけでなく、接続孔等でも同様に生じる。
【００６６】
そこで、本実施の形態では、次のようなスパッタリング条件で導体膜８ｂを被着する。
【００６７】
第１の手段を図１７により説明する。ここでの条件は、スパッタリング装置におけるターゲットＴＧの主面（スパッタリング面）と半導体基板１の主面との間の距離ＴＳを、ターゲットＴＧの実効半径Ｒ1と半導体基板１の半径Ｒ2 との和を３の平方根で割った値以上とし、かつ、放電時の導体膜８ｂのスパッタリング粒子の平均自由行程を、長さＬ1＝ＴＳ／ＣＯＳ（ａｒｃｔａｎ（Ｒ1＋Ｒ2）／ＴＳ）以上にすることである。
【００６８】
これにより、半導体基板１の主面に対して垂直な方向を零（０）度とした場合において、スパッタリング粒子の半導体基板１に入射する角度の最大角が３０度以下になるように制限する。当該入射角度を約３０度以下に制限することにより、無散乱で飛来するスパッタリング粒子を、アスペクト比＝１の孔（または溝）の底中央部に１００％の確率で到達させることが可能となる。また、アスペクト比＝２の孔（または溝）の底のコーナー部に５０％の確率で到達する。
【００６９】
なお、当該入射角度は厳密には２６．６度以下にすることが好ましいが、その場合、３０度でも効果が得られるので、約３０度以下としている。逆に、３０度であれば、アスペクト比０．８７に対して、スパッタリング粒子を、孔（または溝）の底の中央で１００％、また、アスペクト比１．７３に対して、スパッタリング粒子を、孔（または溝）の底の周辺で５０％の確率で到達させることができる。
【００７０】
また、特に限定されないが、この場合のＴＳは、例えば３００ｍｍ程度、Ｒ１ は、例えば１２５ｍｍ程度、Ｒ２ は、例えば６２．５ｍｍ程度、圧力は、例えば０．０２５ Ｐａ程度であり、（Ｒ１ ＋Ｒ２ ）を３の平方根で割った値が、例えば１０８ｍｍ程度、従って、ＴＳ／ＣＯＳ（ａｒｃｔａｎ（（Ｒ１ ＋Ｒ２ ）／ＴＳ））は、例えば３５０ｍｍ程度、平均自由行程は、例えば４７０ｍｍ程度である。
【００７１】
第２の手段を図１８および図１９により説明する。ここでの条件は、スパッタリング装置におけるターゲットＴＧの主面（スパッタリング面）と半導体基板１との間の距離ＴＳを、半導体基板１の半径（または直径）以上にすることである。
【００７２】
ここで、図１８では、半導体基板１の主面に対して垂直な方向を零（０）度とした場合において、スパッタリング粒子の半導体基板１に入射する角度の最大角が３０度以下になるように制限する。これにより、第１手段と同じ効果が得られる。
【００７３】
なお、ここでも当該入射角度は厳密には２６．６度以下にすることが好ましいが、上述と同様の理由で約３０度以下としている。逆に、３０度であれば、アスペクト比０．８７／１．７３に対して、スパッタリング粒子を、孔（または溝）の底の中央で１００％、周辺で５０％の確率で到達させることができる。
【００７４】
また、図１９では、半径Ｒ１ ＝半径Ｒ２ の場合を示しており、当該入射角度を４５度以下になるように制限する。当該入射角度を約４５度以下に制限することにより、無散乱で飛来するスパッタリング粒子を、アスペクト比＝０．５ の孔（又は溝）の底部の中央部に１００％の確率で到達させることができる。また、アスペクト比＝１の孔（または溝）のコーナー部に５０％の確率で到達させることができる。
【００７５】
特に限定されないが、この場合のＴＳは、例えば１７０ｍｍ程度、Ｒ１ は、例えば１２５ｍｍ程度、Ｒ２ は、例えば６２．５ｍｍ程度、圧力は、例えば０．０２５ Ｐａ程度であり、半導体基板１の直径は、例えば１２５ｍｍ程度、平均自由行程は、例えば４７０ｍｍ程度である。
【００７６】
第３の手段を図２０および図２１により説明する。ここでの条件は、スパッタリング装置におけるターゲットＴＧの主面（スパッタリング面）と半導体基板１との間の距離を、半導体基板１の直径×２以上にすることである。
【００７７】
ここで、図２０では、半導体基板１の主面に対して垂直な方向を零（０）度とした場合において、スパッタリング粒子の半導体基板１に入射する角度の最大角が１４度以下になるように制限する。当該入射角度を約１４度以下に制限することにより、スパッタリング粒子が主にターゲットＴＧの中央から半導体基板１の主面に飛来し、無散乱で飛来するスパッタリング粒子を、アスペクト比＝２の孔（または溝）の底中央部に１００％の確率で到達させることが可能となる。また、アスペクト比＝４の孔（または溝）の底のコーナー部に５０％の確率で到達する。
【００７８】
また、図２１では、当該入射角度を３０度以下になるように制限する。これにより、第１手段と同様の効果が得られる。
【００７９】
なお、当該入射角度は厳密には２６．６度以下にすることが好ましいが、上述と同様の理由で、約３０度以下としている。逆に、３０度であれば、アスペクト比０．８７／１．７３に対して、スパッタリング粒子を、孔（または溝）の底の中央で１００％、周辺で５０％の確率で到達させることができる。
【００８０】
また、特に限定されないが、この場合のＴＳ、Ｒ１ 、Ｒ２ 、圧力、平均自由行程等は、第１手段と同じである。
【００８１】
第４の手段として導体膜８ｂ（図７等参照）を被着するためのスパッタリング処理に際して、スパッタリングチャンバ内の圧力を低くする。本実施の形態においては、特に限定されないが、スパッタリングチャンバ内の圧力を、上記ＴＳが３００ｍｍの場合において、例えば０．１Ｐａ以下、好ましくは０．０２５ Ｐａ程度とした。これにより、スパッタリング粒子の散乱をさらに抑制できるので、当該導体膜８ｂを、配線溝１０ａ， １０ｂの上部ではオーバーハングの小さいまたは無い状態で、接続孔６ｂおよび配線溝１０ａ， １０ｂ内では、薄く、かつ、むらのない状態で被着できる。すなわち、導体膜８ｂを高いステップカバレッジで被着できる。
【００８２】
第５の手段として、上記した第１〜第４の手段の少なくとも１つと組み合わせて、導体膜８ｂの被着のためのスパッタリング処理前または処理中に、半導体基板１を冷却する。本実施の形態においては、特に限定されないが、半導体基板１の温度を、例えば３０℃以下、好ましくは０℃とした。これにより、導体膜８ｂを構成する銅または銅合金の成膜状態が固体状態となり、銅または銅合金の凝集を抑制することができるので、導体膜８ｂに非連続部が形成されるのを抑制することが可能となる。
【００８３】
図２２は、上記した手段またはこれらの組合せにより導体膜８ｂを被着した場合の断面図を示している。導体膜８ｂは、配線溝１０ａ内に、薄く、かつ、むらのない状態で被着されている。すなわち、配線溝１０ａの内側面（矢印Ａ）および底面（矢印Ｂ）において導体膜８ｂの非連続部は形成されないし、カバレッジ不足も生じない。また、配線溝１０ａの上部（矢印Ｃ）で顕著なオーバーハングが形成されることもない。
【００８４】
図２３は、このような状態で、銅または銅合金等からなる導体膜８ｃをメッキ法により被着した状態を示している。配線溝１０ａ内は、導体膜８ｃにより充填されておりボイドが生じていない。したがって、埋込配線の不良を発生率を大幅に低減でき、半導体集積回路装置の歩留まりおよび信頼性を向上できる。
【００８５】
このように、本実施の形態によれば、以下の効果を得ることが可能となる。
【００８６】
（１）．微細な配線溝１０ａ， １０ｂまたは接続孔６ｂの内部にボイドを生じることなく導体膜８ｂ， ８ｃを充填することが可能となる。
【００８７】
（２）．上記（１） により、埋込配線１１ａ， １１ｂの電気抵抗の設定精度を向上させることが可能となる。
【００８８】
（３）．バリアメタル７ｂに、例えばプラチナ、パラジウム、ニッケル、クロム、金、銀または銅を添加したり、導体膜８ｂに、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀を添加したり、導体膜８ｂ上に、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀からなる薄い導体膜を形成したりすることにより、続くメッキ法による銅または銅合金からなる導体膜８ｃを触媒作用により良好に被着することが可能となる。これにより、微細な配線溝１０ａ， １０ｂまたは接続孔６ｂの内部にボイドを生じることなく導体膜８ｂ， ８ｃを充填することが可能となる。
【００８９】
（４）．上記（１） 、（２） または（３） により、埋込配線（接続孔部を含む）１１ａ， １１ｂでの不良発生率を低減できるので、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【００９０】
（５）．上記（１） により、配線溝１０ａ， １０ｂまたは接続孔６ｂの微細化を推進することが可能となる。このため、素子集積度を向上させることができ、半導体集積回路装置の小形・高機能化を推進することが可能となる。
【００９１】
（実施の形態２）
図２４〜図２９は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【００９２】
図２４は、層間絶縁膜５ｂ（または層間絶縁膜５ｃ：以下、層間絶縁膜５ｂで代表する）に配線溝１０ａ（または配線溝１０ｂ、接続孔６ｂ：以下、配線溝１０ａで代表する）を形成した状態を示している。
【００９３】
このような層間絶縁膜５ｂ上に、図２５に示すように、例えば銅または銅合金からなる導体膜８ｂ１ をスパッタリング法により成膜するが、本実施の形態２においては、導体膜８ｂ１ が目標成膜値に達していない段階で成膜処理を中断する。この場合のスパッタリング法は、前記実施の形態１のスパッタリング条件を付加したスパッタリング法でも良いし、当該スパッタリング条件を付加しない通常のスパッタリング法でも良い。なお、導体膜８ｂ１ の被着に先立って、上記したバリアメタルを被着しても良い。
【００９４】
続いて、配線溝１０ａの上方が開口したままの状態で熱処理を施すことにより、図２６に示すように、配線溝１０ａの内側面の導体膜８ｂ１ を配線溝１０ａの底部に流動させて配線溝１０ａの内側面の導体膜８ｂを分断する。
【００９５】
また、配線溝８ｂの底部に所定の厚さの導体膜８ｂ１ を堆積する。これにより、配線溝１０ａを浅くすることができる。すなわち、配線溝１０ａのアスペクト比を小さくできるので、配線溝１０ａを、続くメッキ法による導体膜で良好に埋め込むことが可能となる。
【００９６】
その後、上記したスパッタリング法による銅または銅合金等からなる導体膜の成膜処理を再開することにより、図２７に示すように、導体膜８ｂ１ の上面および配線溝１０ａの側面に導体膜８ｂ２ を被着する。
【００９７】
また、ここでも、上記バリアメタル内に、例えばプラチナ、パラジウム、ニッケル、クロム、金、銀または銅を添加しても良いし、また、この導体膜８ｂ２に、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀を添加しても良い。さらに、この導体膜８ｂ２を、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀からなる薄い導体膜で形成しても良い。このようにすることで、続くメッキ法による銅または銅合金からなる導体膜を触媒作用により良好に被着することが可能となる。なお、この方法は、無電解メッキ法を用いる場合に特に有効である。
【００９８】
その後、図２８に示すように、導体膜８ｂ２ 上に導体膜８ｃを前記実施の形態１と同様にメッキ法等で被着する。これにより、微細でアスペクト比の高い配線溝１０ａを充分に埋め込むことができる。なお、層間絶縁膜５ｂの上面（溝や孔以外の略平坦領域）において、導体膜８ｃの厚さは、導体膜８ｂ１，８ｂ２ の和の厚さよりも厚い。
【００９９】
次いで、前記実施の形態１と道央にＣＭＰ処理等を施すことにより、導体膜８ｃ， ８ｂ２，８ｂ１ （バリアメタルがあればバリアメタルも）を削り、図２９に示すように、配線溝１０ａ内に導体膜８ｂ１，８ｂ２，８ｃからなる埋込配線１１ａ（または埋込配線１１ｂ）を形成する。
【０１００】
このような本実施の形態２においても前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【０１０１】
（１）．配線溝１０ｂの底部に所定の厚さの導体膜８ｂ１ を堆積することにより、配線溝１０ａを浅くすることができ、配線溝１０ａのアスペクト比を小さくすることができるので、配線溝１０ａを、続くメッキ法による導体膜８ｃで良好に埋め込むことが可能となる。
【０１０２】
（実施の形態３）
図３０および図３１は本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１０３】
本実施の形態３においては、前記実施の形態２の図２６までの処理は同じであり、その後の工程において、前記実施の形態２で説明した導体膜８ｂ２ （図２７参照）を被着せず、図３０に示すように、層間絶縁膜５ｂ上（配線溝１０ａ内を含む）に、導体膜８ｃを前記実施の形態１， ２と同様のメッキ法等で被着する。配線溝１０ａ内は導体膜８ｃで埋め込む。
【０１０４】
その後、図３１に示すように、前記実施の形態１， ２と同様にＣＭＰ処理等を施すことにより導体膜８ｃ， ８ｂ１ （バリアメタルがあればバリアメタルも）を削り、図３２に示すように、配線溝１０ａ内に導体膜８ｂ１，８ｃからなる埋込配線１１ａ（または埋込配線１１ｂ）を形成する。
【０１０５】
また、このような実施の形態３の変形例として、導体膜８ｂ１ を前記実施の形態１， ２で説明したスパッタリング法により成膜する最中に半導体基板１の温度を上昇させて、導体膜８ｂ１ を配線溝１０ａの途中位置まで埋め込み配線溝１０ａのアスペクト比を小さくした後、前記実施の形態１， ２と同様のメッキ法により導体膜８ｃを被着して配線溝１０ａを埋め込むようにしても良い。
【０１０６】
このような本実施の形態３およびその変形例においては、前記実施の形態１， ２と同様の効果を得ることが可能となる。
【０１０７】
（実施の形態４）
図３２は本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１０８】
本実施の形態４においては、前記実施の形態２の図２６までの処理は同じであり、その後、前記実施の形態２で説明した導体膜８ｂ１ （図２６参照）において層間絶縁膜５ｂの上面（配線溝１０ａ内を除く、略平坦領域）の導体膜８ｂ１ をＣＭＰ法等により除去する。
【０１０９】
この処理工程後においては、図３２に示すように、配線溝１０ａの底部のみに導体膜８ｂ１ が残されている。
【０１１０】
これにより、層間絶縁膜５ｂの上面（配線溝１０ａ内を除く、略平坦領域）に導体膜８ｂ１ がない分、前記実施の形態２， ３の場合よりもさらに配線溝１０ａを浅くすることができる。すなわち、配線溝１０ａのアスペクト比をさらに小さくすることができるので、配線溝１０ａ内を、続くメッキ法による導体膜でさらに良好に埋め込むことが可能となる。
【０１１１】
続いて、例えば銅または銅合金からなる配線形成用の導体膜を前記実施の形態１〜３と同様のメッキ法等により被着することにより、当該導体膜を配線溝１０ａ内のみに選択的に成長させることが可能となる。これにより、微細でアスペクト比の高い配線溝１０ａを充分に埋め込むことができる。なお、本実施の形態４での完成図は図３１と同じであり、当該導体膜は導体膜８ｃに該当する。
【０１１２】
このような本実施の形態４においては、前記実施の形態１〜３で得られた効果の他に、以下の効果を得ることが可能となる。
【０１１３】
（１）．配線溝１０ａの底部に所定の厚さの導体膜８ｂ１ を堆積し、かつ、層間絶縁膜５ｂ上の導体膜８ｂ１ を除去することにより、層間絶縁膜５ｂ上に導体膜が無い分、配線溝１０ａをさらに浅くすることができるので、配線溝１０ａのアスペクト比をさらに小さくすることができ、配線溝１０ａを、続くメッキ法による導体膜８ｃで良好に埋め込むことが可能となる。
【０１１４】
（２）．配線溝１０ａの底部のみに導体膜８ｂ１ を被着しておくことにより、続くメッキ法による導体膜８ｃの被着処理に際して、導体膜８ｃを配線溝１０ａ内のみに選択的に成長させることが可能となる。
【０１１５】
（実施の形態５）
図３３〜図３６は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１１６】
本実施の形態５においては、図２４までは前記実施の形態１〜４と同じであり、続く工程において、例えば銅または銅合金からなる導体膜をスパッタリング法により成膜する前または成膜中にスパッタエッチング処理を施すことにより、図３３に示すように、配線溝１０ａの上部における層間絶縁膜５ｂをエッチングし、微細な配線溝１０ａの上部において層間絶縁膜５ｂの上面と配線溝１０ａの内側面とのなす角部にテーパ（傾斜）を形成する。
【０１１７】
これにより、微細な配線溝１０ａの開口面積（開口部の幅）を広げることができるので、配線溝１０ａ内における銅または銅合金等からなる導体膜のステップカバレッジを向上させることができる。
【０１１８】
このような層間絶縁膜５ｂ上に、図３４に示すように、導体膜８ｂを前記実施の形態１，２と同様のスパッタリング法により成膜した後、図３５に示すように、導体膜８ｂ上に、導体膜８ｃを前記実施の形態１〜４と同様のメッキ法等により被着する。これにより、微細でアスペクト比の高い配線溝１０ａを充分に埋め込むことができる。
【０１１９】
その後、前記実施の形態１等と同様にＣＭＰ処理等を施すことにより、導体膜８ｃ， ８ｂ１ （バリアメタルがあればバリアメタルも）を削り、図３６に示すように、配線溝１０ａ内に導体膜８ｂ， ８ｃからなる埋込配線１１ａ（または埋込配線１１ｂ）を形成する。
【０１２０】
このような本実施の形態５においては、前記実施の形態１〜４で得られた効果の他に、以下の効果を得ることが可能となる。
【０１２１】
（１）．銅または銅合金からなる導体膜８ｂをスパッタリング法により成膜する前または成膜中にスパッタエッチング処理を施し、微細な配線溝１０ａの上部角にテーパ（傾斜）を形成することにより、微細な配線溝１０ａの上部の開口面積を広げることができるので、配線溝１０ａ内における導体膜８ｂのステップカバレッジを向上させることができる。これにより、配線溝１０ａを、続くメッキ法による導体膜８ｃで良好に埋め込むことが可能となる。
【０１２２】
（実施の形態６）
図３７〜図４０は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１２３】
本実施の形態６においては、前記実施の形態２の図２４までの処理は同じであり、その後の工程において、図３７に示すように、例えば銅または銅合金からなる導体膜８ｂをスパッタリング法により成膜する際に、半導体基板１側（スパッタリング装置の下部電極）にバイアス電圧を印加することで、成膜とスパッタエッチングとの両方の作用を生じさせながら成膜処理を行うようにする（いわゆるバイアススパッタリング法を用いる）。
【０１２４】
このような方法によれば、配線溝１０ａの開口上部に被着される導体膜８ｂのオーバーハング部分（破線で示す部分）をスパッタエッチング作用により除去できるので、図３８に示すように、導体膜８ｂを、微細な配線溝１０ａ内に、薄く、かつ、むらのない状態で被着することが可能となる。すなわち、配線溝１０ａ内における導体膜８ｂのステップカバレッジを向上させることができる。
【０１２５】
ただし、上記したバイアススパッタリング法に際しても、前記実施の形態１で説明したスパッタリング条件を付加しても良い。これにより、さらに配線溝１０ａ内における導体膜８ｂのステップカバレッジを向上させることができる。また、導体膜８ｂの被着に先立って上記したバリアメタルを被着しても良い。
【０１２６】
その後、図３９に示すように、導体膜８ｂ上に、導体膜８ｃを前記実施の形態１〜５と同様のメッキ法等により被着する。これにより、微細でアスペクト比の高い配線溝１０ａを充分に埋め込むことができる。
【０１２７】
次いで、前記実施の形態１と同様にＣＭＰ処理を施すことにより、導体膜８ｃ， ８ｂ（バリアメタルがあればバリアメタルも）を削り、図４０に示すように、配線溝１０ａ内に導体膜８ｂ， ８ｃからなる埋込配線１１ａ（または埋込配線１１ｂ）を形成する。
【０１２８】
このような本実施の形態６においては、前記実施の形態１等で得られた効果の他に、以下の効果を得ることが可能となる。
【０１２９】
（１）．銅または銅合金からなる導体膜８ｂをバイアススパッタリング法により成膜することにより、配線溝１０ａの上部に形成される導体膜８ｂのオーバーハング部分を除去したり、再スパッタにより膜厚の薄い部分に追加成膜できるので、配線溝１０ａ内における導体膜８ｂのステップカバレッジを向上させることができる。これにより、配線溝１０ａを、続くメッキ法による導体膜８ｃで良好に埋め込むことが可能となる。
【０１３０】
（実施の形態７）
図４１〜図４３は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１３１】
本実施の形態７においては、前記実施の形態１， ２の図２４までの処理は同じであり、その後の工程において、図４１に示すように、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀からなる薄い導体膜８ｄをＣＶＤ法、スパッタリング法またはメッキ法等によって被着する。このようにすることで、続くメッキ法による銅または銅合金からなる導体膜を触媒作用により良好に被着することが可能となる。
【０１３２】
また、この導体膜８ｄは、この後にメッキ法により被着する導体膜の種結晶層であり、配線溝１０ａを埋め込まないように比較的薄く被着する。この導体膜８ｄをスパッタリング法で形成する場合、前記実施の形態１のスパッタリング条件を付加しても良い。これにより、薄い導体膜８ｄのステップカバレッジを向上させることが可能となる。
【０１３３】
なお、導体膜８ｄの被着に先立って、配線溝１０ａ内を含む層間絶縁膜５ｂの上面に、バリアメタルを被着しても良い。その方法は、前記実施の形態１と同様に被着すれば良い。また、そのバリアメタル内に、例えばプラチナ、パラジウム、ニッケル、クロム、金、銀または銅を添加しても良い。
【０１３４】
続いて、図４２に示すように、導体膜８ｄ上に、導体膜８ｃを前記実施の形態１〜６と同様にメッキ法等で被着した後、前記実施の形態１〜６と同様にＣＭＰ処理等を施すことにより導体膜８ｃ， ８ｄおよびバリアメタル７ｂを削り、図４３に示すように、配線溝１０ａ内にバリアメタル７ｂおよび導体膜８ｄ， ８ｃからなる埋込配線１１ａを形成する。
【０１３５】
このような本実施の形態７によれば、前記実施の形態１等と同様の効果を得ることが可能となる。
【０１３６】
（実施の形態８）
図４４および図４５は本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１３７】
本実施の形態８においては、図４４に示すように、第１層目の埋込配線１１ａがバリアメタル７ｂ、導体膜８ｂ（図９参照）、導体膜８ｃおよび導体膜８ｄで構成されている。この導体膜８ｄは、例えば例えばプラチナ、パラジウム、ニッケル、クロム、金または銀からなり、導体膜８ｃの上面を被覆するように、すなわち、埋込配線１１ａの上部に形成されている。そして、この導体膜８ｄは、接続孔６ｂの底部から露出されている。なお、このような構造では導体膜８ｄの被着に際してステップカバレッジのことを考慮する必要がない。
【０１３８】
このように導体膜８ｄを設けることにより、続くメッキ法による銅または銅合金からなる導体膜を触媒作用により良好に被着することが可能となる。なお、この方法は、続く銅または銅合金等からなる導体膜を無電解メッキ法で形成する場合に特に有効である。
【０１３９】
その後、図４５に示すように、導体膜８ｄ上に、導体膜８ｃを前記実施の形態４と同様のメッキ法等により被着することにより、接続孔６ｂおよび配線溝１０ａ内に選択的に導体膜８ｃを形成する。これにより、微細でアスペクト比の高い配線溝１０ａを充分に埋め込み、接続孔６ｂおよび配線溝１０ａ内に導体膜８ｃからなる埋込配線１１ａを形成する。
【０１４０】
このような本実施の形態８によれば、前記実施の形態１等と同様の効果を得ることが可能となる。
【０１４１】
（実施の形態９）
図４６〜図４８は本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【０１４２】
本実施の形態９においては、図４６に示すように、バリアメタル７ｂを前記実施の形態１と同様に被着した後、その上に、導体膜８ｂを前記実施の形態１と同様により被着するが、導体膜８ｂの厚さを、前記実施の形態１の場合よりも厚くし、層間絶縁膜５ｂ上面（略平坦領域）において、後述のメッキ法による銅または銅合金等からなる導体膜よりも厚くする。ここでの導体膜８ｂの厚さは、例えば５０００〜６０００Å程度である。ただし、配線溝１０ａの内部を導体膜８ｂで完全に埋め込むことはしない。これにより、配線溝１０ａの底部に導体膜８ｂが厚めに被着されるようにする。
【０１４３】
続いて、図４７に示すように、導体膜８ｂ上に、導体膜８ｃを前記実施の形態１等と同様のメッキ法等により被着する。これにより、微細でアスペクト比の高い配線溝１０ａを充分に埋め込む。なお、層間絶縁膜５ｂの上面（略平坦領域）において、導体膜８ｃの厚さは、導体膜８ｂの厚さよりも薄い。この導体膜８ｃの厚さは、例えば１０００Å〜２０００Å程度である。また、導体膜８ｂの被着に先立って前記実施の形態６等で説明した導体膜８ｄ（図４１参照）を被着しても良い。
【０１４４】
その後、前記実施の形態１等と同様にＣＭＰ処理を施すことにより、導体膜８ｃ， ８ｂを削り、図４８に示すように、配線溝１０ａ内にバリアメタル７ｂおよび導体膜８ｂ， ８ｃからなる埋込配線１１ａを形成する。
【０１４５】
このような本実施の形態９によれば、前記実施の形態１と同様の効果を得ることが可能となる。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４７】
例えば前記実施の形態１〜９においては、半導体基板としてＳＯＩ基板を用いた場合について説明したが、これに限定されるものではなく、例えば半導体単体のみで構成される通常の半導体基板を用いても良し、半導体基板上に薄いエピタキシャル層を設けるエピタキシャル基板を用いても良い。
【０１４８】
また、前記実施の形態６においては、銅または銅合金からなる導体膜をバイアススパッタリング法により成膜する方法を採用したが、これに限定されるものではなく、例えば当該導体膜を、スパッタリング粒子をイオン化して成膜を行っても良いし、蒸着法で成膜しても良い。
【０１４９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体集積回路装置技術に適用した場合について説明したが、それに限定されるものではなく、例えば液晶基板の形成技術等に適用できる。
【０１５０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１５１】
（１）．本発明によれば、微細な配線溝または接続孔の内部にボイドを生じることなく導体膜を充填することが可能となる。
【０１５２】
（２）．本発明によれば、第１導体膜に、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀を添加したり、第１導体膜上に、例えばプラチナ、パラジウム、ニッケル、クロム、金または銀からなる薄い導体膜を形成したりすることにより、続くメッキ法による銅または銅合金からなる第２導体膜を触媒作用により良好に被着することが可能となる。これにより、微細な配線溝または接続孔の内部にボイドを生じることなく導体膜を充填することが可能となる。
【０１５３】
（３）．本発明によれば、第１導体膜の成膜前または成膜中に半導体基板を冷却することにより、第１導体膜を構成する銅または銅合金の成膜状態が固体状態となり、銅または銅合金の凝集を抑制することができるので、第１導体膜に非連続部が形成されるのを抑制することが可能となる。
【０１５４】
（４）．本発明によれば、配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を物理的気相成長法により被着する最中または被着後に半導体基板の温度を上昇させて、前記第１導体膜を配線溝の底部に移動させることにより、配線溝または接続孔のアスペクト比を小さくすることができるので、続く導体膜を配線溝または接続孔内に良好に埋め込むことができる。
【０１５５】
（５）．本発明によれば、第１導体膜を成膜とエッチングとの両方を作用させた状態で被着することにより、配線溝または接続孔の上部に被着される導体膜部分のオーバーハングを少なくすることができるので、続く導体膜を配線溝または接続孔内に良好に埋め込むことができる。
【０１５６】
（６）．上記（１） 、（２） 、（３） 、（４） または（５） により、埋込配線（接続孔部を含む）での不良発生率を低減できるので、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【０１５７】
（７）．上記（１） 、（２） 、（３） 、（４） または（５） により、配線溝または接続孔の微細化を推進することが可能となる。このため、素子集積度を向上させることができ、半導体集積回路装置の小形・高機能化を推進することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図１７】本発明のスパッタリング条件設定を説明するための説明図である。
【図１８】本発明のスパッタリング条件設定を説明するための説明図である。
【図１９】本発明のスパッタリング条件設定を説明するための説明図である。
【図２０】本発明のスパッタリング条件設定を説明するための説明図である。
【図２１】本発明のスパッタリング条件設定を説明するための説明図である。
【図２２】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部拡大断面図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部拡大断面図である。
【図２４】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３０】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３２】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図３３】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３７】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図３８】図３７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４０】図３９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４１】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図４２】図４１に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４３】図４２に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４４】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図４５】図４４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４６】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図４７】図４６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図４８】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図４９】本発明者が検討した埋込配線形成時における不具合を説明するための説明図である。
【図５０】本発明者が検討した埋込配線形成時における不具合を説明するための説明図である。
【符号の説明】
１ 半導体基板
１ａ 支持基板
１ｂ 絶縁層
１ｃ 半導体層
２ａ 溝
２ｂ 絶縁膜
３ａ 半導体領域
３ｂ ゲート絶縁膜
３ｃ ゲート電極
４ａ サイドウォール
４ｂ キャップ絶縁膜
５ａ 層間絶縁膜
５ｂ 層間絶縁膜
５ｃ 層間絶縁膜
６ａ 接続孔
６ｂ 接続孔
７ａ バリアメタル
７ｂ バリアメタル（バリア導体膜）
８ａ 導体膜
８ｂ 導体膜（第１導体膜）
８ｂ１ 導体膜
８ｂ２ 導体膜
８ｃ 導体膜（第２導体膜）
８ｄ 導体膜（第３導体膜）
９ａ プラグ
１０ａ， １０ｂ 配線溝
１１ａ， １１ｂ 埋込配線
１２ バリア絶縁膜
Ｑ ＭＯＳ・ＦＥＴ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device manufacturing method and a semiconductor integrated circuit device technology, and more particularly, to an embedded wiring technology formed by embedding a wiring conductor film in a groove or a connection hole formed in an insulating film. And effective technology.
[0002]
[Prior art]
As a method for forming wiring in a semiconductor integrated circuit device, there is a process called a damascene method. According to this method, after a trench for forming a wiring is formed in an insulating film, a conductor film for forming a wiring is deposited on the entire surface of the semiconductor substrate, and the conductor film in a region other than the trench is chemically and mechanically polished (CMP). A method of forming a buried interconnect in a trench for forming an interconnect by removing the buried interconnect by chemical mechanical polishing. This method is particularly suitable as a method for forming an embedded wiring made of a copper-based conductor material (copper or copper alloy), which is difficult to perform fine etching.
[0003]
Further, there is a dual-damascene method as an application of the damascene method. In this method, after forming a groove for forming a wiring and a connection hole for connecting with a lower layer wiring in an insulating film, a conductor film for forming a wiring is deposited on the entire surface of the semiconductor substrate, and further, a region other than the groove is formed. By removing the conductive film by CMP, a buried wiring is formed in a wiring forming groove, and a plug is formed in a connection hole. In the case of this method, particularly in a semiconductor integrated circuit device having a multilayer wiring structure, the number of steps can be reduced, and the wiring cost can be reduced.
[0004]
The wiring forming technique using such a damascene method is described in, for example, (1). K. Abe et. al, in Extended Abstracts 1994 SSDM, pp937-940 (Oki Electric), (2). Valley M. Dubin et. al, in Proceedings 1997 VMIC, pp 69-74.
[0005]
The above-mentioned document (1) discloses a technique of forming a groove in an insulating film, depositing copper by a sputtering method, and further performing a heat treatment to satisfactorily fill the groove for forming a wiring. Further, the above-mentioned document (2) discloses a method in which copper is deposited by sputtering in grooves and connection holes formed in an insulating film, and then copper is buried by plating.
[0006]
Japanese Patent Application Laid-Open No. 8-78525 discloses a process of forming a connection hole such that a part of a semiconductor substrate is exposed in an insulating film attached on a semiconductor substrate, and forming a wiring layer on the insulating film. A general wiring forming technique of a semiconductor integrated circuit device including a step of forming by a sputtering method, a step of forming a metal layer on a wiring by a plating method, and a step of patterning the wiring layer and the metal layer is disclosed. .
[0007]
The technique described in this publication has a different application process from that of the present application which presupposes a damascene process, and applies plating to a low aspect connection hole having a relatively loose design rule. However, when applied to fine and high aspect ratio connection holes and damascene structures, the technology of the publication using a normal sputtering method has a low step coverage in the connection holes of the conductor film by the sputtering method. Even if it is applied, the conductor film for forming the wiring cannot be completely buried, and voids occur in the connection holes.
[0008]
[Problems to be solved by the invention]
However, the present inventor has found that the embedded wiring technology has the following problems with the miniaturization of wiring grooves and connection holes and the increase in aspect ratio.
[0009]
That is, it is difficult to embed the wiring groove or the connection hole by the sputtering method alone, the groove or the connection hole cannot be sufficiently buried, and the electric power is excellent in the buried wiring (including the wiring portion and the connection hole portion). Can not secure the proper characteristics.
[0010]
In addition, when the plating method is used, the embedding ability is high, but also in this case, a base metal film is required, and the embedding limit is determined by the coverage of the base metal film. And connection hole portions).
[0011]
An object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film, It is an object of the present invention to provide a technique capable of satisfactorily embedding a conductive film for forming an embedded wiring.
[0012]
Another object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film, and to promote the miniaturization of the buried wiring. It is to provide the technology that can do it.
[0013]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0014]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0015]
That is, the present invention is a method for manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) forming a first conductive film made of copper or a conductive material containing copper on at least one of the wiring groove or the connection hole and on the insulating film, having directivity and particles of the first conductive film; Is deposited by physical vapor deposition under conditions that are difficult to scatter between the target and the semiconductor substrate,
(C) applying a second conductor film made of copper or a conductor material containing copper by a plating method after the formation of the first conductor film;
(D) forming a buried interconnect made of the first conductor film and the second conductor film in at least one of the interconnection groove and the connection hole by shaving the first conductor film and the second conductor film. Have
[0016]
Further, according to the present invention, the first conductive film contains at least one of platinum, palladium, nickel, chromium, gold or silver, or contains platinum, palladium, nickel, chromium, After depositing a third conductor film containing at least one of gold and silver, the second conductor film is deposited.
[0017]
Further, the present invention is to cool the semiconductor substrate before or during the deposition of the first conductor film.
[0018]
The present invention is also a method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) During or during the deposition of a first conductor film made of copper or a conductor material containing copper on at least one of the wiring groove or the connection hole and on the insulation film by a physical vapor deposition method. Raising the temperature of the semiconductor substrate to move the first conductive film to the bottom of the wiring groove.
[0019]
The present invention is also a method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) depositing a third conductor film containing at least one of platinum, palladium, nickel, chromium, gold or silver on at least one of the wiring groove or the connection hole and on the insulating film;
(C) applying a second conductor film made of copper or a conductor material containing copper by a plating method after the formation of the third conductor film;
(D) forming a buried interconnect made of the second conductor film and the third conductor film in at least one of the interconnection groove and the connection hole by shaving the second conductor film and the third conductor film. Have
[0020]
The present invention is also a method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) forming a first conductive film made of copper or a conductive material containing copper on at least one of the wiring groove or the connection hole and on the insulating film by physical vapor deposition; Causing both the action and the etching action to take place;
(C) applying a second conductor film made of copper or a conductor material containing copper by a plating method after the formation of the first conductor film;
(D) forming a buried interconnect made of the first conductor film and the second conductor film in the wiring groove by shaving the first conductor film and the second conductor film.
[0021]
The following is a brief description of an outline of a typical one of the other means examined by the present inventors.
[0022]
That is, the means is a method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) During or during the deposition of a first conductor film made of copper or a conductor material containing copper on at least one of the wiring groove or the connection hole and on the insulation film by a physical vapor deposition method. Raising the temperature of the semiconductor substrate later to move the first conductive film to the bottom of the wiring groove;
(C) After the step (b), at least one of copper, copper alloy, platinum, palladium, nickel, chromium, gold or silver is provided inside at least one of the wiring groove or the connection hole and on the first conductive film. Depositing a conductive film containing a by physical vapor deposition,
(D) after the step (c), applying a second conductive film made of copper or a conductive material containing copper by a plating method;
(E) After the step (d), the second conductor film and the first conductor film are shaved, and at least one of the wiring groove or the connection hole is filled with the first conductor film, the second conductor film, and the conductor film. And forming a built-in wiring. As a result, the aspect ratio of the wiring groove or the connection hole can be reduced, so that it is possible to satisfactorily embed the conductor film by the subsequent plating process.
[0023]
In addition, a conductive film made of copper or a copper alloy formed by a subsequent plating method can be satisfactorily applied by a catalytic action.
[0024]
Another means is a method for manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) During or during the deposition of a first conductor film made of copper or a conductor material containing copper on at least one of the wiring groove or the connection hole and on the insulation film by a physical vapor deposition method. Raising the temperature of the semiconductor substrate later to move the first conductive film to the bottom of the wiring groove;
(C) after the step (b), applying a second conductive film made of copper or a conductive material containing copper by a plating method;
(D) After the step (c), the second conductor film and the first conductor film are shaved, and at least one of the wiring groove and the connection hole is filled with the first conductor film, the second conductor film, and the conductor film. And forming a built-in wiring. As a result, the aspect ratio of the wiring groove or the connection hole can be reduced, so that it is possible to satisfactorily embed the conductor film by the subsequent plating process.
[0025]
Another means is a method for manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) During or during the deposition of a first conductor film made of copper or a conductor material containing copper on at least one of the wiring groove or the connection hole and on the insulation film by a physical vapor deposition method. Raising the temperature of the semiconductor substrate later to move the first conductive film to the bottom of the wiring groove;
(C) after the step (b), removing the first conductor film on the insulating film;
(D) After the step (c), copper or a second conductor film containing copper is selectively plated on the first conductor film left in the wiring groove by the step of removing the first conductor film by a plating method. Attaching step. As a result, the aspect ratio of the wiring groove or the connection hole can be reduced, so that it is possible to satisfactorily embed the conductor film by the subsequent plating process. Also, the embedded wiring can be formed without performing the conductor film removing step.
[0026]
Another means is a method for manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) depositing a first conductive film made of copper or a conductive material containing copper on at least one of the wiring groove or the connection hole and on the insulating film by a physical vapor deposition method;
(C) after the step (b), applying a second conductive film made of copper or a conductive material containing copper by a plating method;
(D) After the step (c), the second conductor film and the first conductor film are shaved, and at least one of the wiring groove and the connection hole is filled with the first conductor film, the second conductor film, and the conductor film. Forming a built-in wiring,
A step of performing a sputter etching process before or during the deposition of the first conductive film. Thereby, a taper is formed in the upper part of the wiring groove or the connection hole, so that the sputtered particles can easily reach the bottom of the wiring groove or the connection hole, or the first conductive film inside the wiring groove or the connection hole is re-sputtered. By doing so, step coverage can be improved.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. (Note that components having the same function are denoted by the same reference numerals throughout the drawings for describing the embodiments, and repetitive description thereof will be omitted.) Do).
[0028]
(Embodiment 1)
1 to 16 are cross-sectional views of a main part during a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIGS. 17 to 21 are explanatory diagrams for explaining setting of sputtering conditions of the present invention. 22 and 23 are enlarged cross-sectional views of a main part of a semiconductor integrated circuit device according to an embodiment of the present invention during a manufacturing process, and FIGS. 49 and 50 illustrate defects at the time of forming embedded wiring studied by the present inventors. FIG.
[0029]
First, a method for manufacturing the semiconductor integrated circuit device according to the first embodiment will be described with reference to FIGS.
[0030]
FIG. 1 is a cross-sectional view of a main part during a manufacturing process of a semiconductor integrated circuit device. As the semiconductor substrate 1, for example, an SOI substrate in which a semiconductor layer 1c for element formation is provided on a support substrate 1a via an insulating layer 1b is used.
[0031]
The support substrate 1a is made of, for example, silicon single crystal, and the insulating layer 1b is made of, for example, a silicon oxide film. The semiconductor layer 1c is made of, for example, p-type silicon single crystal, and a trench 2a extending from the main surface of the semiconductor layer 1c to the insulating layer 1b is dug in the element isolation region. An insulating film 2b made of, for example, a silicon oxide film is embedded in the trench 2a.
[0032]
In the semiconductor layer 1c, for example, an n-channel type MOSFET Q is formed. This MOS • FETQ has a pair of semiconductor regions 3a, a gate insulating film 3b, and a gate electrode 3c. For example, phosphorus or arsenic is introduced into the semiconductor layer 1c, and the pair of semiconductor regions 3a is set to be n-type. Note that the central semiconductor region 3a is a region shared by the adjacent MOSFETs Q.
[0033]
The gate insulating film 3b is made of, for example, a silicon oxide film. The gate electrode 3c is made of, for example, a single film of low-resistance polysilicon. However, the gate electrode 3c is not limited to a single film of low-resistance polysilicon and can be variously changed. For example, a so-called polycide structure in which a silicide film is formed on a low-resistance polysilicon film may be used. For example, a so-called polymetal structure in which a metal film such as tungsten is formed on a low-resistance polysilicon via a barrier metal film such as titanium nitride or tungsten nitride.
[0034]
The surface of the gate electrode 3c is covered with a cap insulating film 4a and a side wall 4b. The cap insulating film 4a and the side wall 4b are made of, for example, a silicon oxide film or a silicon nitride film. Note that by forming the cap insulating film 4a and the side walls 4b with a silicon nitride film and employing a selective etching process, the connection holes of the interlayer insulating film can be formed in a self-aligned manner.
[0035]
On the main surface of the semiconductor layer 1c, an interlayer insulating film 5a made of, for example, a silicon oxide film is applied. The interlayer insulating film 5a may be a coating film formed by an SOG (Spin On Glass) method, an organic film, a CVD oxide film doped with fluorine, a silicon nitride film, or a combination of various insulating films. A connection hole 6a is formed in the interlayer insulating film 5a such that a part of the semiconductor region 3a is exposed.
[0036]
First, in the first embodiment, as shown in FIG. 2, a barrier metal 7a is deposited on the upper surface of the interlayer insulating film 5a and in the connection hole 6a by a CVD method, a sputtering method, a plating method, or the like.
[0037]
The barrier metal 7a improves the adhesion between the interlayer insulating film 5a and the conductive film for forming the wiring, and suppresses the diffusion of the CVD source gas for forming the conductive film for forming the wiring, the constituent atoms of the conductive film, and silicon. It is made of other metals or compounds thereof, for example, titanium nitride, tantalum, tantalum nitride, tungsten, tungsten nitride, titanium nitride silicide or tungsten nitride silicide.
[0038]
Subsequently, a conductor film 8a for forming a wiring which is relatively thicker than the barrier metal 7a is deposited on the barrier metal 7a by a CVD method or the like. Thereby, the connection hole 6a is buried. The conductor film 8a is made of, for example, tungsten or an alloy thereof.
[0039]
After that, by performing a CMP (Chemical Mechanical Polishing) process, the conductive film 8a and the barrier metal 7a are shaved until the upper surface of the interlayer insulating film 5a is exposed. Thereby, as shown in FIG. 3, a plug 9a composed of the barrier metal 7a and the conductor film 8a is formed in the connection hole 6a.
[0040]
Next, as shown in FIG. 5, an interlayer insulating film 5b made of, for example, a silicon oxide film or the like is deposited by a CVD method or the like, and after this is planarized, a wiring groove 10a is formed in the interlayer insulating film 5b by a photolithography technique. It is formed by a dry etching technique. The upper surface of the plug 9a is exposed at the bottom surface of the two left wiring grooves 10a in FIG. Further, the interlayer insulating film 5b may be formed in the same manner as the above-described interlayer insulating film 5a.
[0041]
The width of the wiring groove 10a is, for example, about 0.13 to 1.0 μm, and is not particularly limited. For example, about 0.25 μm, and the depth is, for example, about 0.15 to 1.0 μm. The wiring pitch is, for example, about 0.26 to 2.0 μm, and is not particularly limited, but is, for example, about 0.5 μm.
[0042]
Subsequently, as shown in FIG. 6, after a barrier metal (barrier conductor film) 7b is deposited on the upper surfaces of the interlayer insulating films 5a and 5b and in the wiring grooves 10a by a CVD method, a sputtering method, a plating method, or the like. As shown in FIG. 7, a conductive film (first conductive film) 8b made of, for example, copper or a copper alloy for forming a wiring is deposited on the barrier metal 7b by a sputtering method or the like.
[0043]
The function and constituent material of the barrier metal 7b are the same as those of the barrier metal 7a. The barrier metal 7b may not be required in some cases. The conductor film 8b for forming a wiring is a seed crystal layer of a conductor film to be deposited later by a plating method, and is deposited relatively thin so as not to fill the wiring groove 10a. The thickness of the conductor film 8b is, for example, about 500 to 1500 °.
[0044]
The sputtering process for depositing the conductor film 8b for forming the wiring is performed under such a condition that the incident angle of the sputtered particles to the wiring groove 10a is perpendicular or close to the value (directivity condition), and Is performed under such a condition that scattering between the main surface of the semiconductor substrate and the main surface (sputtering surface) of the target is difficult. The setting of the sputtering conditions will be described later in detail.
[0045]
By applying the conductor film 8b for forming a wiring under such conditions, the conductor film 8b is thinner and thinner in the wiring groove 10a with little or no overhang above the wiring groove 10a. Can be applied evenly. That is, the conductor film 8b can be applied with high step coverage. Note that the barrier metal 7b may be deposited under the same sputtering conditions.
[0046]
Further, for example, platinum, palladium, nickel, chromium, gold, silver or copper may be added to the barrier metal 7b. Further, for example, platinum, palladium, nickel, chromium, gold, or silver may be added to the conductor film 8b. Further, a thin conductive film made of, for example, platinum, palladium, nickel, chromium, gold, or silver may be formed on the upper surface (including the inside of the groove or the hole) of the conductive film 8b. By doing so, it becomes possible to satisfactorily apply a conductive film made of copper or a copper alloy by a subsequent plating method by a catalytic action. This method is particularly effective when using an electroless plating method.
[0047]
Thereafter, as shown in FIG. 8, a conductor film (second conductor film) 8c for forming a wiring made of, for example, copper or a copper alloy is applied on the conductor film 8b by a plating method or the like. Thereby, the fine wiring trench 10a having a high aspect ratio can be sufficiently buried.
[0048]
In this case, the plating method may be any of an electrolytic plating method, an electroless plating method, and a combination thereof (in this case, electroplating is basically performed after the electroless plating). On the upper surface of the interlayer insulating film 5b (a flat region other than the groove and the hole), the thickness of the conductor film 8c is larger than the thickness of the conductor film 8b. The thickness of the conductor film 8c is, for example, about 0.5 to 1.0 μm.
[0049]
Next, by performing a CMP process, the conductor films 8c and 8b and the barrier metal 7b are shaved until the upper surface of the interlayer insulating film 5b is exposed. As a result, as shown in FIG. 9, a buried wiring 11a composed of the barrier metal 7b and the conductor films 8b and 8c is formed in the wiring groove 10a. The buried wiring 11a extends in a direction perpendicular to the plane of FIG.
[0050]
Subsequently, as shown in FIG. 10, a barrier insulating film 12 made of, for example, a silicon nitride film or the like is deposited on the interlayer insulating film 5b and the embedded wiring 11a by a CVD method or the like. As shown, an interlayer insulating film 5c made of, for example, a silicon oxide film is deposited by a CVD method or the like. Note that the interlayer insulating film 5c may be formed in the same manner as the above-described interlayer insulating film 5a.
[0051]
Thereafter, a wiring groove 10b is formed on the interlayer insulating film 5c by a photolithography technique and a dry etching technique, and then reaches the buried wiring 11a from the bottom of the wiring groove 10b as shown in FIG. Is formed by photolithography and dry etching.
[0052]
The dimensions and the wiring pitch of the wiring groove 10b are the same as those of the wiring groove 10a. The diameter of the connection hole 6b is, for example, about 0.13 to 1.0 μm, and is not particularly limited, but is, for example, about 0.25 μm, and its depth is, for example, about 0.15 to 2.0 μm, but is not particularly limited. For example, it is about 0.6 μm.
[0053]
In forming the connection hole 6b, an etching process is performed under conditions that increase the etching selectivity between the silicon oxide film and the silicon nitride film. That is, first, the silicon oxide film is etched under the condition that the silicon oxide film is more easily etched than the silicon nitride film, and then, when the barrier insulating film 12 made of the silicon nitride film is exposed from the bottom of the connection hole 6b, the etching condition is changed. The etching process is performed under the condition that the silicon nitride film is more easily etched than the silicon oxide film. Thereby, it is possible to prevent the buried wiring 11a from being removed when the connection hole 6b is formed.
[0054]
Next, as shown in FIG. 13, after a barrier metal (barrier conductor film) 7b is deposited on the upper surface of the interlayer insulating film 5c, the wiring groove 10b and the connection hole 6b by a CVD method, a sputtering method, a plating method, or the like. As shown in FIG. 14, a conductor film (first conductor film) 8b made of, for example, copper or a copper alloy for forming a wiring is deposited on the barrier metal 7b by a sputtering method or the like.
[0055]
The function and constituent material of the barrier metal 7b are the same as those of the barrier metal 7a. The conductor film 8b for forming a wiring is a seed crystal layer of a conductor film to be deposited later by a plating method, and is deposited relatively thin so as not to fill the connection hole 6b and the wiring groove 10b. The thickness of the conductor film 8b is, for example, about 500 to 1500 °.
[0056]
The sputtering process for depositing the wiring-forming conductor film 8b is performed under conditions (directivity conditions) such that the incident angle of the sputtered particles with respect to the wiring groove 10b is perpendicular or a value close thereto. Is performed under such a condition that scattering between the main surface of the semiconductor substrate and the main surface (sputtering surface) of the target is difficult. The setting of the sputtering conditions will be described later in detail.
[0057]
By depositing the conductor film 8b for wiring formation under such conditions, the conductor film 8b is formed in the connection hole 6b and the wiring groove 10b with little or no overhang above the wiring groove 10b. It can be applied in a thin and even state. That is, the conductor film 8b can be applied with high step coverage. The barrier metal 7b may be applied under the same sputtering conditions.
[0058]
Also here, for example, platinum, palladium, nickel, chromium, gold, silver or copper may be added to the barrier metal 7b. Further, for example, platinum, palladium, nickel, chromium, gold or silver may be added to the conductor film 8b. Further, a thin conductive film made of, for example, platinum, palladium, nickel, chromium, gold, or silver may be formed on the upper surface (including the inside of the groove or the hole) of the conductive film 8b. By doing so, it becomes possible to satisfactorily apply a conductive film made of copper or a copper alloy by a subsequent plating method by a catalytic action. This method is particularly effective when using an electroless plating method.
[0059]
Thereafter, as shown in FIG. 15, a conductor film (second conductor film) 8c for forming a wiring made of, for example, copper or a copper alloy is deposited on the conductor film 8b by a plating method or the like. Thereby, the fine connection holes 6b and the wiring grooves 10b having a high aspect ratio can be sufficiently buried. In this case, the plating method may be any of an electrolytic plating method, an electroless plating method, and a combination thereof (in this case, electroplating is basically performed after the electroless plating). The thickness of the conductor film 8c is, for example, about 0.5 to 1.0 μm.
[0060]
Next, by performing a CMP process, the conductor films 8c and 8b and the barrier metal 7b are shaved until the upper surface of the interlayer insulating film 5c is exposed. As a result, as shown in FIG. 16, a buried wiring 11b including the barrier metal 7b and the conductor films 8b and 8c is formed in the connection hole 6b and the wiring groove 10b.
[0061]
The portion inside the wiring groove 10b of the embedded wiring 11b extends in a direction perpendicular to the plane of the paper of FIG. The portion inside the connection hole 6b of the embedded wiring 11b does not extend in the direction perpendicular to the plane of FIG. 16, but extends in the vertical direction in FIG. 16 to electrically connect the embedded wirings 11a and 11b. Connected to
[0062]
Next, after describing a problem in a case where a conductor film is deposited in a groove or a hole by a sputtering method, a technique of setting the sputtering conditions of the conductor film 8b for forming a wiring will be described.
[0063]
FIG. 49 is a cross-sectional view of the wiring groove 51 formed in the interlayer insulating film 50 when the film is formed by a normal sputtering method that does not have the above-described directivity and does not consider scattering of sputtered particles. I have.
[0064]
On the upper surface of the interlayer insulating film 50 and the surface of the wiring groove 51, a barrier metal 52 made of, for example, titanium nitride or the like is adhered. When the conductor film 53 made of copper or a copper alloy or the like is deposited by using the above-mentioned ordinary sputtering method, copper or copper alloy particles cannot enter the wiring groove 51, and the conductor film 53 is formed on the inner surface of the wiring groove 51. In this case, a discontinuous portion or insufficient coverage may occur, the coverage of the conductor film 53 may be insufficient at the bottom of the wiring groove 51, or the overhang due to the conductor film 53 above the wiring groove 51 may increase.
[0065]
In such a state, as shown in FIG. 50, when a conductive film 54 made of copper or a copper alloy is applied by plating, voids are formed on the inner surface of the wiring groove 51 due to the discontinuity and insufficient coverage described above. Or a large void is formed at the center of the wiring groove 51 due to the overhang described above. Such a problem similarly occurs not only in the wiring groove 51 but also in the connection hole and the like.
[0066]
Thus, in the present embodiment, the conductor film 8b is deposited under the following sputtering conditions.
[0067]
The first means will be described with reference to FIG. The condition here is that the distance TS between the main surface (sputtering surface) of the target TG and the main surface of the semiconductor substrate 1 in the sputtering apparatus is the sum of the effective radius R1 of the target TG and the radius R2 of the semiconductor substrate 1. At least the value obtained by dividing by the square root of 3, and the mean freedom of the sputtered particles of the conductor film 8b during discharge. line The length L1 = TS / COS (arctan (R1 + R2) / TS ) Less It is to be on.
[0068]
Thus, when the direction perpendicular to the main surface of the semiconductor substrate 1 is set to zero (0) degrees, the maximum angle of the angle at which the sputtered particles enter the semiconductor substrate 1 is limited to 30 degrees or less. By limiting the incident angle to about 30 degrees or less, it becomes possible for the sputtered particles that fly without scattering to reach the bottom center of a hole (or groove) with an aspect ratio of 1 with a probability of 100%. . In addition, it reaches the bottom corner of the hole (or groove) having the aspect ratio = 2 with a probability of 50%.
[0069]
Note that the incident angle is preferably strictly 26.6 degrees or less. In this case, the effect is obtained even at 30 degrees. Conversely, if the angle is 30 degrees, the sputtered particles for the aspect ratio of 0.87 are 100% at the center of the bottom of the hole (or groove), and the sputtered particles are for the aspect ratio of 1.73. It can be reached with a 50% probability around the bottom of the hole (or groove).
[0070]
Although not particularly limited, the TS in this case is, for example, about 300 mm, R1 is, for example, about 125 mm, R2 is, for example, about 62.5 mm, the pressure is, for example, about 0.025 Pa, and (R1 + R2) is The value divided by the square root of 3 is, for example, about 108 mm. Therefore, TS / COS (arctan ((R1 + R2) / TS)) is, for example, about 350 mm, and the mean free path is, for example, about 470 mm.
[0071]
The second means will be described with reference to FIGS. The condition here is that the distance TS between the main surface (sputtering surface) of the target TG and the semiconductor substrate 1 in the sputtering apparatus is equal to or larger than the radius (or diameter) of the semiconductor substrate 1.
[0072]
Here, in FIG. 18, when the direction perpendicular to the main surface of the semiconductor substrate 1 is set to zero (0) degrees, the maximum angle of the angle at which the sputtered particles enter the semiconductor substrate 1 is 30 degrees or less. Restrict to Thereby, the same effect as the first means is obtained.
[0073]
Here, the incident angle is preferably strictly set to 26.6 degrees or less, but is set to about 30 degrees or less for the same reason as described above. Conversely, if the angle is 30 degrees, the sputtered particles can reach 100% at the center of the bottom of the hole (or groove) and 50% at the periphery with respect to the aspect ratio of 0.87 / 1.73. it can.
[0074]
FIG. 19 shows a case where radius R1 = radius R2, and the incident angle is limited to be 45 degrees or less. By restricting the incident angle to about 45 degrees or less, it is possible for the sputtered particles that fly without scattering to reach the center of the bottom of the hole (or groove) with an aspect ratio of 0.5 with a probability of 100%. it can. In addition, it is possible to reach the corner of a hole (or groove) having an aspect ratio of 1 with a probability of 50%.
[0075]
Although not particularly limited, the TS in this case is, for example, about 170 mm, R1 is, for example, about 125 mm, R2 is, for example, about 62.5 mm, the pressure is, for example, about 0.025 Pa, and the diameter of the semiconductor substrate 1 is, For example, about 125 mm, and the mean free path is, for example, about 470 mm.
[0076]
The third means will be described with reference to FIGS. The condition here is that the distance between the main surface (sputtering surface) of the target TG and the semiconductor substrate 1 in the sputtering apparatus is equal to or larger than the diameter of the semiconductor substrate 1 × 2.
[0077]
Here, in FIG. 20, when the direction perpendicular to the main surface of the semiconductor substrate 1 is set to zero (0) degrees, the maximum angle at which the sputtered particles enter the semiconductor substrate 1 is 14 degrees or less. Restrict to By restricting the incident angle to about 14 degrees or less, the sputtered particles mainly fly from the center of the target TG to the main surface of the semiconductor substrate 1, and the non-scattered sputtered particles are formed into holes (with an aspect ratio = 2). Alternatively, it is possible to reach the bottom central portion of the groove with a probability of 100%. Also, it reaches the bottom corner of a hole (or groove) having an aspect ratio = 4 with a probability of 50%.
[0078]
In FIG. 21, the incident angle is limited to 30 degrees or less. Thereby, the same effect as the first means is obtained.
[0079]
The incident angle is preferably strictly 26.6 degrees or less, but is set to about 30 degrees or less for the same reason as described above. Conversely, if the angle is 30 degrees, the sputtered particles can reach 100% at the center of the bottom of the hole (or groove) and 50% at the periphery with respect to the aspect ratio of 0.87 / 1.73. it can.
[0080]
Further, although not particularly limited, TS, R1, R2, pressure, mean free path, and the like in this case are the same as those of the first means.
[0081]
As a fourth means, the pressure in the sputtering chamber is reduced during the sputtering process for applying the conductor film 8b (see FIG. 7 and the like). In the present embodiment, although not particularly limited, the pressure in the sputtering chamber is, for example, 0.1 Pa or less, preferably about 0.025 Pa when the TS is 300 mm. As a result, the scattering of sputtered particles can be further suppressed. In addition, it can be applied evenly. That is, the conductor film 8b can be applied with high step coverage.
[0082]
As a fifth means, in combination with at least one of the above-described first to fourth means, the semiconductor substrate 1 is cooled before or during the sputtering processing for applying the conductor film 8b. In the present embodiment, although not particularly limited, the temperature of the semiconductor substrate 1 is, for example, 30 ° C. or lower, preferably 0 ° C. Thus, the copper or copper alloy forming the conductor film 8b is in a solid state and the aggregation of the copper or copper alloy can be suppressed, so that the formation of a discontinuous portion in the conductor film 8b is suppressed. It is possible to do.
[0083]
FIG. 22 is a sectional view showing a case where the conductor film 8b is applied by the above-described means or a combination thereof. The conductor film 8b is thinly and uniformly applied in the wiring groove 10a. That is, a discontinuous portion of the conductor film 8b is not formed on the inner side surface (arrow A) and the bottom surface (arrow B) of the wiring groove 10a, and insufficient coverage does not occur. Also, no remarkable overhang is formed at the upper part (arrow C) of the wiring groove 10a.
[0084]
FIG. 23 shows a state in which a conductor film 8c made of copper or a copper alloy or the like is applied by plating in such a state. The inside of the wiring groove 10a is filled with the conductor film 8c, and no void is generated. Therefore, the incidence of embedded wiring failure can be significantly reduced, and the yield and reliability of the semiconductor integrated circuit device can be improved.
[0085]
As described above, according to the present embodiment, the following effects can be obtained.
[0086]
(1). The conductor films 8b and 8c can be filled without generating voids in the fine wiring grooves 10a and 10b or the connection holes 6b.
[0087]
(2). According to the above (1), it is possible to improve the setting accuracy of the electric resistance of the embedded wirings 11a and 11b.
[0088]
(3). For example, platinum, palladium, nickel, chromium, gold, silver, or copper is added to the barrier metal 7b. For example, platinum, palladium, nickel, chromium, gold, or silver is added to the conductive film 8b. To form a thin conductive film made of, for example, platinum, palladium, nickel, chromium, gold or silver, so that a conductive film 8c made of copper or a copper alloy can be satisfactorily deposited by a subsequent plating method. Becomes possible. Thus, the conductor films 8b and 8c can be filled without generating voids in the fine wiring grooves 10a and 10b or the connection holes 6b.
[0089]
(4). According to the above (1), (2) or (3), the occurrence rate of defects in the buried wirings (including the connection holes) 11a and 11b can be reduced, so that the yield and reliability of the semiconductor integrated circuit device can be improved. Becomes possible.
[0090]
(5). According to the above (1), miniaturization of the wiring grooves 10a, 10b or the connection holes 6b can be promoted. For this reason, the degree of element integration can be improved, and miniaturization and high functionality of the semiconductor integrated circuit device can be promoted.
[0091]
(Embodiment 2)
24 to 29 are main-portion cross-sectional views of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step.
[0092]
FIG. 24 shows the formation of a wiring groove 10a (or a wiring groove 10b, a connection hole 6b; hereinafter, typically represented by a wiring groove 10a) in an interlayer insulating film 5b (or an interlayer insulating film 5c; hereinafter, represented by an interlayer insulating film 5b). FIG.
[0093]
As shown in FIG. 25, a conductor film 8b1 made of, for example, copper or a copper alloy is formed on such an interlayer insulating film 5b by a sputtering method. In the second embodiment, the conductor film 8b1 is formed as a target film. The film forming process is interrupted when the film value has not been reached. In this case, the sputtering method may be a sputtering method with the sputtering conditions of the first embodiment added, or a normal sputtering method without the sputtering conditions. Note that the barrier metal described above may be applied prior to the application of the conductor film 8b1.
[0094]
Subsequently, heat treatment is performed while the upper portion of the wiring groove 10a remains open, so that the conductor film 8b1 on the inner side surface of the wiring groove 10a is caused to flow to the bottom of the wiring groove 10a as shown in FIG. The conductor film 8b on the inner surface of 10a is divided.
[0095]
Further, a conductor film 8b1 having a predetermined thickness is deposited on the bottom of the wiring groove 8b. Thereby, the wiring groove 10a can be made shallow. That is, since the aspect ratio of the wiring groove 10a can be reduced, the wiring groove 10a can be satisfactorily embedded with a conductive film formed by a subsequent plating method.
[0096]
Thereafter, by restarting the process of forming a conductive film made of copper or a copper alloy by the above-described sputtering method, the conductive film 8b2 is coated on the upper surface of the conductive film 8b1 and the side surfaces of the wiring groove 10a as shown in FIG. To wear.
[0097]
Also here, for example, platinum, palladium, nickel, chromium, gold, silver or copper may be added to the barrier metal. Also, for example, platinum, palladium, nickel, chromium, or the like may be added to the conductor film 8b2. Gold or silver may be added. Further, the conductor film 8b2 may be formed of a thin conductor film made of, for example, platinum, palladium, nickel, chromium, gold, or silver. By doing so, it becomes possible to satisfactorily apply a conductive film made of copper or a copper alloy by a subsequent plating method by a catalytic action. This method is particularly effective when using an electroless plating method.
[0098]
Thereafter, as shown in FIG. 28, a conductor film 8c is deposited on the conductor film 8b2 by plating or the like as in the first embodiment. Thereby, the fine wiring trench 10a having a high aspect ratio can be sufficiently buried. Note that on the upper surface of the interlayer insulating film 5b (substantially flat region other than the grooves and holes), the thickness of the conductor film 8c is larger than the sum of the thicknesses of the conductor films 8b1 and 8b2.
[0099]
Next, the conductor films 8c, 8b2, and 8b1 (and barrier metal if there is a barrier metal) are removed by performing a CMP process or the like on the center in the first embodiment, and as shown in FIG. The buried wiring 11a (or the buried wiring 11b) including the conductor films 8b1, 8b2, and 8c is formed.
[0100]
In the second embodiment as well, the following effects can be obtained in addition to the effects obtained in the first embodiment.
[0101]
(1). By depositing the conductor film 8b1 having a predetermined thickness on the bottom of the wiring groove 10b, the wiring groove 10a can be made shallower and the aspect ratio of the wiring groove 10a can be reduced. It is possible to satisfactorily bury the conductive film 8c by the plating method.
[0102]
(Embodiment 3)
FIG. 30 and FIG. 31 are cross-sectional views of essential parts during a manufacturing process of a semiconductor integrated circuit device according to still another embodiment of the present invention.
[0103]
In the third embodiment, the processing up to FIG. 26 of the second embodiment is the same, and in the subsequent steps, the conductor film 8b2 (see FIG. 27) described in the second embodiment is not applied. As shown in FIG. 30, a conductor film 8c is deposited on the interlayer insulating film 5b (including the inside of the wiring groove 10a) by the same plating method as in the first and second embodiments. The inside of the wiring groove 10a is filled with a conductor film 8c.
[0104]
Thereafter, as shown in FIG. 31, the conductor films 8c and 8b1 (and barrier metal if there is a barrier metal) are removed by performing a CMP process or the like as in the first and second embodiments, as shown in FIG. Then, buried wiring 11a (or buried wiring 11b) formed of conductor films 8b1 and 8c is formed in wiring groove 10a.
[0105]
Further, as a modification of the third embodiment, the temperature of the semiconductor substrate 1 is increased while the conductor film 8b1 is formed by the sputtering method described in the first and second embodiments, and the conductor film 8b1 is formed. Is embedded to the middle of the wiring groove 10a, the aspect ratio of the wiring groove 10a is reduced, and then the conductive film 8c is applied by the same plating method as in the first and second embodiments to fill the wiring groove 10a. good.
[0106]
According to the third embodiment and the modification thereof, it is possible to obtain the same effects as those of the first and second embodiments.
[0107]
(Embodiment 4)
FIG. 32 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to still another embodiment of the present invention during a manufacturing step.
[0108]
In the fourth embodiment, the processing up to FIG. 26 of the second embodiment is the same, and thereafter, the upper surface (see FIG. 26) of the interlayer insulating film 5b in the conductor film 8b1 (see FIG. 26) described in the second embodiment. The conductor film 8b1 in the substantially flat region (excluding the inside of the wiring groove 10a) is removed by a CMP method or the like.
[0109]
After this processing step, as shown in FIG. 32, the conductor film 8b1 is left only at the bottom of the wiring groove 10a.
[0110]
Thus, since the conductor film 8b1 is not provided on the upper surface of the interlayer insulating film 5b (substantially flat region except inside the wiring groove 10a), the wiring groove 10a can be made shallower than in the case of the second and third embodiments. . That is, since the aspect ratio of the wiring groove 10a can be further reduced, the inside of the wiring groove 10a can be satisfactorily buried with a conductive film formed by a subsequent plating method.
[0111]
Subsequently, a conductor film for forming a wiring made of, for example, copper or a copper alloy is applied by the same plating method or the like as in the first to third embodiments, so that the conductor film is selectively provided only in the wiring groove 10a. It is possible to grow. Thereby, the fine wiring trench 10a having a high aspect ratio can be sufficiently buried. The completed drawing in the fourth embodiment is the same as FIG. 31, and the conductor film corresponds to the conductor film 8c.
[0112]
According to the fourth embodiment, in addition to the effects obtained in the first to third embodiments, the following effects can be obtained.
[0113]
(1). By depositing a conductive film 8b1 having a predetermined thickness on the bottom of the wiring groove 10a and removing the conductive film 8b1 on the interlayer insulating film 5b, the wiring groove 10a is removed to the extent that there is no conductive film on the interlayer insulating film 5b. Can be further reduced, so that the aspect ratio of the wiring groove 10a can be further reduced, and the wiring groove 10a can be satisfactorily buried with the conductor film 8c by the subsequent plating method.
[0114]
(2). By depositing the conductor film 8b1 only on the bottom of the wiring groove 10a, it is possible to selectively grow the conductor film 8c only in the wiring groove 10a during the subsequent deposition processing of the conductor film 8c by plating. It becomes.
[0115]
(Embodiment 5)
33 to 36 are main-portion cross-sectional views of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step.
[0116]
In the fifth embodiment, the steps up to FIG. 24 are the same as those in the first to fourth embodiments. In the subsequent step, for example, before or during formation of a conductor film made of copper or a copper alloy by a sputtering method, By performing the sputter etching process, as shown in FIG. 33, the interlayer insulating film 5b above the wiring groove 10a is etched, and the upper surface of the interlayer insulating film 5b and the inner surface of the wiring groove 10a above the fine wiring groove 10a. Is formed at the corner formed by the above.
[0117]
Thus, the opening area (width of the opening) of the fine wiring groove 10a can be increased, so that the step coverage of the conductor film made of copper or a copper alloy in the wiring groove 10a can be improved.
[0118]
As shown in FIG. 34, a conductor film 8b is formed on such an interlayer insulating film 5b by the same sputtering method as in the first and second embodiments, and then, as shown in FIG. Then, a conductive film 8c is applied by the same plating method as in the first to fourth embodiments. Thereby, the fine wiring trench 10a having a high aspect ratio can be sufficiently buried.
[0119]
Thereafter, the conductor films 8c and 8b1 (and barrier metal if there is a barrier metal) are removed by performing a CMP process or the like in the same manner as in the first embodiment and the like, and as shown in FIG. The buried wiring 11a (or the buried wiring 11b) including the films 8b and 8c is formed.
[0120]
In the fifth embodiment, in addition to the effects obtained in the first to fourth embodiments, the following effects can be obtained.
[0121]
(1). Before or during the formation of the conductor film 8b made of copper or a copper alloy by sputtering, sputter etching is performed to form a taper (inclination) at the upper corner of the fine wiring groove 10a, thereby providing fine wiring. Since the opening area above the groove 10a can be increased, the step coverage of the conductor film 8b in the wiring groove 10a can be improved. This makes it possible to satisfactorily fill the wiring groove 10a with the conductor film 8c formed by the subsequent plating method.
[0122]
(Embodiment 6)
37 to 40 are fragmentary cross-sectional views of a semiconductor integrated circuit device according to another embodiment of the present invention during the manufacturing steps thereof.
[0123]
In the sixth embodiment, the processing up to FIG. 24 of the second embodiment is the same, and in the subsequent steps, as shown in FIG. 37, a conductor film 8b made of, for example, copper or a copper alloy is formed by sputtering. At the time of film formation, a bias voltage is applied to the semiconductor substrate 1 side (the lower electrode of the sputtering apparatus) so that the film formation process is performed while causing both the film formation and the sputter etching. Bias sputtering is used).
[0124]
According to such a method, the overhang portion (portion shown by a broken line) of the conductor film 8b deposited on the upper portion of the opening of the wiring groove 10a can be removed by the sputter etching action, so that as shown in FIG. 8b can be thinly and evenly applied in the fine wiring groove 10a. That is, the step coverage of the conductor film 8b in the wiring groove 10a can be improved.
[0125]
However, the sputtering conditions described in the first embodiment may be added to the above-described bias sputtering method. Thereby, the step coverage of the conductor film 8b in the wiring groove 10a can be further improved. Further, the above-described barrier metal may be applied before the conductor film 8b is applied.
[0126]
Thereafter, as shown in FIG. 39, a conductor film 8c is deposited on the conductor film 8b by the same plating method as in the first to fifth embodiments. Thereby, the fine wiring trench 10a having a high aspect ratio can be sufficiently buried.
[0127]
Next, the conductor films 8c and 8b (and the barrier metal if there is a barrier metal) are removed by performing a CMP process in the same manner as in the first embodiment, and the conductor film 8b is formed in the wiring groove 10a as shown in FIG. , 8c (or embedded wiring 11b).
[0128]
In the sixth embodiment, in addition to the effects obtained in the first embodiment and the like, the following effects can be obtained.
[0129]
(1). By forming a conductive film 8b made of copper or a copper alloy by a bias sputtering method, an overhang portion of the conductive film 8b formed above the wiring groove 10a is removed, or a thin film is formed by re-sputtering. Since the additional film can be formed, the step coverage of the conductor film 8b in the wiring groove 10a can be improved. This makes it possible to satisfactorily fill the wiring groove 10a with the conductor film 8c formed by the subsequent plating method.
[0130]
(Embodiment 7)
41 to 43 are fragmentary cross-sectional views of a semiconductor integrated circuit device according to another embodiment of the present invention during the manufacturing process thereof.
[0131]
In the seventh embodiment, the processing up to FIG. 24 of the first and second embodiments is the same, and in the subsequent steps, as shown in FIG. 41, for example, platinum, palladium, nickel, chromium, gold or silver A thin conductor film 8d made of is deposited by a CVD method, a sputtering method, a plating method, or the like. By doing so, it becomes possible to satisfactorily apply a conductive film made of copper or a copper alloy by a subsequent plating method by a catalytic action.
[0132]
The conductor film 8d is a seed crystal layer of a conductor film to be deposited later by a plating method, and is deposited relatively thin so as not to fill the wiring groove 10a. When the conductive film 8d is formed by a sputtering method, the sputtering conditions of the first embodiment may be added. This makes it possible to improve the step coverage of the thin conductor film 8d.
[0133]
Prior to the deposition of the conductor film 8d, a barrier metal may be deposited on the upper surface of the interlayer insulating film 5b including the inside of the wiring groove 10a. The method may be applied in the same manner as in the first embodiment. Further, for example, platinum, palladium, nickel, chromium, gold, silver or copper may be added to the barrier metal.
[0134]
Subsequently, as shown in FIG. 42, after a conductor film 8c is deposited on the conductor film 8d by plating or the like in the first to sixth embodiments, the CMP is performed in the same manner as in the first to sixth embodiments. By performing processing or the like, the conductive films 8c and 8d and the barrier metal 7b are shaved, and as shown in FIG. 43, an embedded wiring 11a including the barrier metal 7b and the conductive films 8d and 8c is formed in the wiring groove 10a.
[0135]
According to the seventh embodiment, it is possible to obtain the same effects as those of the first embodiment.
[0136]
(Embodiment 8)
44 and 45 are fragmentary cross-sectional views of a semiconductor integrated circuit device according to still another embodiment of the present invention during the manufacturing steps thereof.
[0137]
In the eighth embodiment, as shown in FIG. 44, buried wiring 11a of the first layer includes barrier metal 7b, conductor film 8b (see FIG. 9), conductor film 8c, and conductor film 8d. . The conductor film 8d is made of, for example, platinum, palladium, nickel, chromium, gold, or silver, and is formed so as to cover the upper surface of the conductor film 8c, that is, over the embedded wiring 11a. The conductor film 8d is exposed from the bottom of the connection hole 6b. In such a structure, it is not necessary to consider step coverage when applying the conductor film 8d.
[0138]
By providing the conductor film 8d in this manner, a conductor film made of copper or a copper alloy by a subsequent plating method can be satisfactorily applied by a catalytic action. This method is particularly effective when a conductive film made of copper or a copper alloy or the like is formed by electroless plating.
[0139]
Thereafter, as shown in FIG. 45, a conductor film 8c is deposited on the conductor film 8d by the same plating method as in the fourth embodiment, so that the conductor film 8c is selectively formed in the connection hole 6b and the wiring groove 10a. The film 8c is formed. Thus, the fine wiring groove 10a having a high aspect ratio is sufficiently buried, and the buried wiring 11a made of the conductor film 8c is formed in the connection hole 6b and the wiring groove 10a.
[0140]
According to the eighth embodiment, the same effects as those of the first embodiment can be obtained.
[0141]
(Embodiment 9)
46 to 48 are fragmentary cross-sectional views of a semiconductor integrated circuit device according to still another embodiment of the present invention during the manufacturing steps thereof.
[0142]
In the ninth embodiment, as shown in FIG. 46, after a barrier metal 7b is deposited in the same manner as in the first embodiment, a conductive film 8b is deposited thereon in the same manner as in the first embodiment. However, the thickness of the conductor film 8b is made thicker than in the first embodiment, and the upper surface (substantially flat region) of the interlayer insulating film 5b is made of a conductive film made of copper or a copper alloy by a plating method described later. Also thicken. Here, the thickness of the conductor film 8b is, for example, about 5000 to 6000 °. However, the inside of the wiring groove 10a is not completely filled with the conductor film 8b. As a result, the conductor film 8b is thickly applied to the bottom of the wiring groove 10a.
[0143]
Subsequently, as shown in FIG. 47, a conductor film 8c is deposited on the conductor film 8b by the same plating method as in the first embodiment and the like. Thereby, the fine wiring trench 10a having a high aspect ratio is sufficiently buried. Note that, on the upper surface (substantially flat region) of the interlayer insulating film 5b, the thickness of the conductor film 8c is smaller than the thickness of the conductor film 8b. The thickness of the conductor film 8c is, for example, about 1000 to 2000 degrees. Further, prior to the deposition of the conductor film 8b, the conductor film 8d (see FIG. 41) described in the sixth embodiment or the like may be deposited.
[0144]
After that, the conductor films 8c and 8b are cut by performing a CMP process in the same manner as in the first embodiment and the like, and as shown in FIG. 48, the wiring trench 10a is filled with the barrier metal 7b and the conductor films 8b and 8c. The embedded wiring 11a is formed.
[0145]
According to the ninth embodiment, the same effects as those of the first embodiment can be obtained.
[0146]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0147]
For example, in the first to ninth embodiments, the case where the SOI substrate is used as the semiconductor substrate has been described. However, the present invention is not limited to this. For example, a normal semiconductor substrate including only a semiconductor alone may be used. Alternatively, an epitaxial substrate provided with a thin epitaxial layer on a semiconductor substrate may be used.
[0148]
Further, in the sixth embodiment, a method in which a conductive film made of copper or a copper alloy is formed by a bias sputtering method is employed. However, the present invention is not limited to this. For example, the conductive film may be formed by sputtering particles. The film may be formed by ionization or may be formed by an evaporation method.
[0149]
In the above description, the case where the invention made by the inventor is mainly applied to the semiconductor integrated circuit device technology which is the application field as the background has been described. However, the present invention is not limited thereto. And so on.
[0150]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0151]
(1). ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to fill a conductive film without generating a void inside a fine wiring groove or a connection hole.
[0152]
(2). According to the present invention, for example, platinum, palladium, nickel, chromium, gold, or silver is added to the first conductive film, or the first conductive film is formed of, for example, platinum, palladium, nickel, chromium, gold, or silver. By forming a thin conductor film or the like, it becomes possible to satisfactorily apply the second conductor film made of copper or a copper alloy by a subsequent plating method by a catalytic action. This makes it possible to fill the conductive film without generating voids in the fine wiring grooves or connection holes.
[0153]
(3). According to the present invention, by cooling the semiconductor substrate before or during the formation of the first conductor film, the film formation state of copper or a copper alloy constituting the first conductor film becomes a solid state, and Since the aggregation of the alloy can be suppressed, it is possible to suppress the formation of the discontinuous portion in the first conductor film.
[0154]
(4). According to the present invention, a first conductive film made of copper or a conductive material containing copper is deposited by physical vapor deposition on at least one of the wiring grooves or the connection holes and on the insulating film. By raising the temperature of the semiconductor substrate after the deposition and moving the first conductive film to the bottom of the wiring groove, the aspect ratio of the wiring groove or the connection hole can be reduced. Alternatively, it can be well embedded in the connection hole.
[0155]
(5). According to the present invention, the first conductor film is deposited in a state where both the film formation and the etching are applied, so that the overhang of the conductor film portion deposited on the wiring groove or the connection hole is reduced. Therefore, the subsequent conductive film can be satisfactorily embedded in the wiring groove or the connection hole.
[0156]
(6). According to the above (1), (2), (3), (4) or (5), the occurrence rate of defects in the embedded wiring (including the connection hole) can be reduced, so that the yield and reliability of the semiconductor integrated circuit device can be reduced. It is possible to improve the performance.
[0157]
(7). According to the above (1), (2), (3), (4) or (5), miniaturization of wiring grooves or connection holes can be promoted. For this reason, the degree of element integration can be improved, and miniaturization and high functionality of the semiconductor integrated circuit device can be promoted.
[Brief description of the drawings]
FIG. 1 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to an embodiment of the present invention during a manufacturing step thereof;
FIG. 2 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 1;
3 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 2;
FIG. 4 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 3;
5 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 4;
6 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 5;
7 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 6;
8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 7;
9 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 8;
10 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 9;
11 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 10;
12 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 11;
13 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 12;
14 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 13;
15 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 14;
16 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 15;
FIG. 17 is an explanatory diagram for explaining sputtering condition setting of the present invention.
FIG. 18 is an explanatory diagram for explaining sputtering condition setting of the present invention.
FIG. 19 is an explanatory diagram for explaining sputtering condition setting of the present invention.
FIG. 20 is an explanatory diagram illustrating the setting of sputtering conditions according to the present invention.
FIG. 21 is an explanatory diagram for explaining sputtering condition setting of the present invention.
FIG. 22 is an essential part enlarged cross sectional view of the semiconductor integrated circuit device of one embodiment of the present invention during a manufacturing step;
FIG. 23 is an enlarged cross-sectional view of a main part during a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
FIG. 24 is a fragmentary cross-sectional view of the semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step thereof;
25 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 24;
26 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 25;
27 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 26;
FIG. 28 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 27;
FIG. 29 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 28;
FIG. 30 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step thereof;
FIG. 31 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 30;
FIG. 32 is an essential part cross sectional view of the semiconductor integrated circuit device of another embodiment of the present invention during a manufacturing step;
FIG. 33 is an essential part cross sectional view of the semiconductor integrated circuit device of another embodiment of the present invention during a manufacturing step;
34 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 33;
FIG. 35 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 34;
36 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 35;
FIG. 37 is an essential part cross sectional view of the semiconductor integrated circuit device of another embodiment of the present invention during a manufacturing step;
38 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 37;
39 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 38;
40 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 39;
FIG. 41 is an essential part cross sectional view of the semiconductor integrated circuit device of another embodiment of the present invention during a manufacturing step;
42 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 41;
FIG. 43 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 42;
FIG. 44 is an essential part cross sectional view of the semiconductor integrated circuit device of another embodiment of the present invention during a manufacturing step;
FIG. 45 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 44;
FIG. 46 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to still another embodiment of the present invention during a manufacturing step thereof;
FIG. 47 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 46;
FIG. 48 is an essential part cross sectional view of the semiconductor integrated circuit device of another embodiment of the present invention during a manufacturing step;
FIG. 49 is an explanatory diagram for explaining a problem at the time of forming a buried wiring examined by the present inventors.
FIG. 50 is an explanatory diagram for explaining a problem at the time of forming a buried wiring examined by the present inventors.
[Explanation of symbols]
1 semiconductor substrate
1a Support substrate
1b Insulating layer
1c Semiconductor layer
2a groove
2b insulating film
3a Semiconductor area
3b Gate insulating film
3c Gate electrode
4a Side wall
4b Cap insulating film
5a Interlayer insulating film
5b Interlayer insulating film
5c interlayer insulating film
6a Connection hole
6b Connection hole
7a barrier metal
7b Barrier metal (barrier conductor film)
8a Conductive film
8b Conductive film (first conductive film)
8b1 Conductive film
8b2 Conductive film
8c Conductive film (second conductive film)
8d conductor film (third conductor film)
9a plug
10a, 10b Wiring groove
11a, 11b embedded wiring
12 Barrier insulating film
Q MOS ・ FET

Claims (7)

半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を、前記半導体基板の主面と前記第１導体膜形成用のターゲットの主面との間の距離ＴＳが、前記ターゲットの実効半径Ｒ 1 と前記半導体基板の半径Ｒ 2 との和を３の平方根で割った値以上であり、かつ、放電時の第１導体膜の粒子の平均自由行程がＴＳ／ＣＯＳ（ａｒｃｔａｎ（Ｒ 1 ＋Ｒ 2 ）／ＴＳ）以上である条件で物理的気相成長法により被着する工程と、
（ｃ）前記第１導体膜形成後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｄ）前記第１導体膜および第２導体膜を削ることにより、前記配線溝または接続孔の少なくとも一方の内部に第１導体膜および第２導体膜からなる埋込配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。A method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) forming a first conductive film made of copper or a conductive material containing copper on at least one of the wiring groove or the connection hole and on the insulating film for forming the first conductive film on the main surface of the semiconductor substrate; distance TS between the main surface of the target, and a value obtained by dividing more than the sum of the square root of 3 of the radius R 2 of the effective radius R 1 and the semiconductor substrate of the target, and the first time of discharging Depositing by physical vapor deposition under the condition that the mean free path of the particles of the conductive film is not less than TS / COS (arctan (R 1 + R 2 ) / TS) ;
(C) applying a second conductor film made of copper or a conductor material containing copper by a plating method after the formation of the first conductor film;
(D) forming a buried interconnect made of the first conductor film and the second conductor film in at least one of the interconnection groove and the connection hole by shaving the first conductor film and the second conductor film. A method for manufacturing a semiconductor integrated circuit device, comprising: 請求項１記載の半導体集積回路装置の製造方法において、前記第１導体膜にプラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含有させるか、または、前記第１導体膜上に、プラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含む第３導体膜を被着した後、前記第２導体膜を被着することを特徴とする半導体集積回路装置の製造方法。The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the first conductive film contains at least one of platinum, palladium, nickel, chromium, gold, and silver, or on the first conductive film, A method for manufacturing a semiconductor integrated circuit device, comprising: depositing a third conductor film containing at least one of platinum, palladium, nickel, chromium, gold, and silver, and then depositing the second conductor film. 半導体基板上の絶縁膜に形成された配線溝または接続孔の少なくとも一方に埋込配線を設ける構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記絶縁膜に配線溝または接続孔の少なくとも一方を形成する工程と、
（ｂ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上にバリア導体膜を被着する工程と、
（ｃ）前記配線溝または接続孔の少なくとも一方の内部および前記絶縁膜上に、銅または銅を含む導体材料からなる第１導体膜を、前記半導体基板の主面と前記第１導体膜形成用のターゲットの主面との間の距離ＴＳが、前記ターゲットの実効半径Ｒ 1 と前記半導体基板の半径Ｒ 2 との和を３の平方根で割った値以上であり、かつ、放電時の第１導体膜の粒子の平均自由行程がＴＳ／ＣＯＳ（ａｒｃｔａｎ（Ｒ 1 ＋Ｒ 2 ）／ＴＳ）以上である条件で物理的気相成長法により被着する工程と、
（ｄ）前記第１導体膜形成後に、銅または銅を含む導体材料からなる第２導体膜をメッキ法により被着する工程と、
（ｅ）前記第１導体膜および第２導体膜を削ることにより、前記配線溝または接続孔の少なくとも一方の内部に第１導体膜および第２導体膜からなる埋込配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。A method of manufacturing a semiconductor integrated circuit device having a structure in which a buried wiring is provided in at least one of a wiring groove or a connection hole formed in an insulating film on a semiconductor substrate,
(A) forming at least one of a wiring groove and a connection hole in the insulating film;
(B) depositing a barrier conductor film inside at least one of the wiring groove or the connection hole and on the insulating film;
(C) forming a first conductive film made of copper or a conductive material containing copper on at least one of the wiring groove or the connection hole and on the insulating film for forming the first conductive film on the main surface of the semiconductor substrate; distance TS between the main surface of the target, and a value obtained by dividing more than the sum of the square root of 3 of the radius R 2 of the effective radius R 1 and the semiconductor substrate of the target, and the first time of discharging Depositing by physical vapor deposition under the condition that the mean free path of the particles of the conductive film is not less than TS / COS (arctan (R 1 + R 2 ) / TS) ;
(D) after forming the first conductive film, applying a second conductive film made of copper or a conductive material containing copper by a plating method;
(E) forming a buried interconnect made of the first conductor film and the second conductor film in at least one of the interconnection groove and the connection hole by shaving the first conductor film and the second conductor film. A method for manufacturing a semiconductor integrated circuit device, comprising: 請求項３記載の半導体集積回路装置の製造方法において、前記バリア導体膜にプラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含有させるか、前記第１導体膜にプラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含有させるか、または、前記バリア導体膜上に、プラチナ、パラジウム、ニッケル、クロム、金または銀の少なくとも１つを含む第３導体膜を被着した後、前記第１導体膜を被着することを特徴とする半導体集積回路装置の製造方法。4. The method for manufacturing a semiconductor integrated circuit device according to claim 3, wherein said barrier conductor film contains at least one of platinum, palladium, nickel, chromium, gold and silver, or said first conductor film contains platinum, palladium and nickel. Containing at least one of chromium, gold or silver, or after depositing a third conductor film containing at least one of platinum, palladium, nickel, chromium, gold or silver on the barrier conductor film And a method of manufacturing a semiconductor integrated circuit device, comprising applying the first conductive film. 請求項１または３記載の半導体集積回路装置の製造方法において、前記第１導体膜の被着中の半導体基板を冷却することを特徴とする半導体集積回路装置の製造方法。The method for manufacturing a semiconductor integrated circuit device according to claim 1 or 3, wherein, the method of manufacturing a semiconductor integrated circuit device characterized by cooling the semiconductor substrate during deposition of the first conductive film. 請求項１、２、３、４または５記載の半導体集積回路装置の製造方法において、前記第１導体膜の被着中または被着後に半導体基板の温度を上昇させて、前記第１導体膜を配線溝の底部に移動させる工程を有することを特徴とする半導体集積回路装置の製造方法。The method for manufacturing a semiconductor integrated circuit device according to claim 1, 2, 3, 4 or 5, wherein, by increasing the temperature of the semiconductor substrate after deposition during or deposition of the first conductive layer, the first conductive film A method for manufacturing a semiconductor integrated circuit device, comprising a step of moving to a bottom of a wiring groove. 請求項１または３記載の半導体集積回路装置の製造方法において、前4. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein 記第１導体膜の被着中に、前記半導体基板にバイアス電圧を印加することを特徴とする半導体集積回路装置の製造方法。A method of manufacturing a semiconductor integrated circuit device, wherein a bias voltage is applied to the semiconductor substrate during the deposition of the first conductive film.
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