JP3595713B2

JP3595713B2 - Testability design support system

Info

Publication number: JP3595713B2
Application number: JP2725299A
Authority: JP
Inventors: 孝光山田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-02-04
Filing date: 1999-02-04
Publication date: 2004-12-02
Anticipated expiration: 2019-02-04
Also published as: JP2000227463A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ、大規模集積回路）の論理ＬＳＩテスタで使うテストパターンを自動生成するＡＴＰＧ（ＡｕｔｏｍａｔｉｃＴｅｓｔＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ）に対し、テストパターン生成を支援するシステム及びシステム装置に関する。
【０００２】
【従来の技術】
ＬＳＩの製造後テストでのテストパターン、即ち論理ＬＳＩテスタで使うテストパターンを自動生成するＥＤＡ（ＥｌｅｃｔｒｏｎｉｃＤａｔａＡｕｔｏｍａｔｉｏｎ）ツールとして、従来からＡＴＰＧが広く用いられている。ＡＴＰＧは、上記集積回路のゲート・レベル・ネットリストを入力データとする。該ツールを利用することで、ＬＳＩ設計者は、故障検出率の高いテストベクタ（テストパターン）を手作業で開発する手間を省くことができる。
【０００３】
但し、現在のＡＴＰＧに係る技術レベルでは、ＡＴＰＧは全ての集積回路に対しうまく働くわけではない。組合せ回路（内部にフリップフロップを持たない回路）に対しては十分実用化が進み、大規模（例えば、１００万ゲート）の回路に対してもＡＴＰＧを適用可能であるが、一方、順序回路（内部にフリップフロップを持つ回路）の場合、扱える回路規模や回路の種類に制限がある。このため、ＡＴＰＧを適用するのに、例えばスキャンパステスト法を併用することが、一般的に行われている。
【０００４】
スキャンパステスト法は、組合せ回路部と順序回路部とから構成された集積回路において、集積回路中の複数のフリップフロップ（以下、「Ｆ／Ｆ」と表す。）をシフトレジスタのように連結して（これを「スキャンパス」と言う。）外部端子からテスト信号を入力し、残部である組合せ回路部の動作結果をシフトレジスタ化したＦ／Ｆを介して読み出すことによって、テスト容易化を図るものである。スキャンパステスト法を前提として設計された回路に対し、ＡＴＰＧを利用することで、ＡＴＰＧの有効利用範囲はさらに広まる。
【０００５】
【発明が解決しようとする課題】
ところで、上記スキャンパステスト法においては、テストモード時に、外部端子からシフトレジスタ化したＦ／Ｆのスキャンパスに対し、テストクロックに同期してテストデータを入力し、そしてテストを実行し、さらにシフトレジスタ化したＦ／Ｆのスキャンパスから、テストクロックに同期して組み合わせ回路からの出力を、別の外部端子に取り出す。よって、スキャンパスを構成するＦ／Ｆは、全てクロック信号の同位相で動作しなければならないという制約がある。ところで、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）混在ＬＳＩにおいて、ＲＡＭの前段に配置されるＦ／Ｆは、クロック信号を逆相にして取り込むことがある。ＲＡＭ部分とその他の回路部分との、データのやりとりのタイミングを調整し、データのやりとりを確実なものにするためである。したがって、ＲＡＭの前段に配置されるＦ／Ｆはスキャンパスを構成し得ず、スキャンパスから除外されることになる。さらに上述のように、ＡＴＰＧは本来、組合せ回路についてのテストパターンを生成するツールである。スキャンパステスト法を前提として設計された回路において、ＡＴＰＧを利用する場合は、順序回路たるＦ／Ｆはできる限りスキャンパスに取り込むことが前提となる。スキャンパスから外れるＦ／Ｆが存在する場合、例えば上記のようなＲＡＭ前段のクロック信号逆相のＦ／Ｆが存在する場合、ＡＴＰＧを稼動すると、該ＲＡＭ前段Ｆ／Ｆからの出力はＡＴＰＧにより常に「Ｘ出力」と設定されてしまう。ＡＴＰＧ実施の際に、ＲＡＭをスルーモードとすることが公知の技術であるが、ＲＡＭをスルーモードとしても、その前段のＦ／Ｆの出力が「Ｘ出力」であるならば、ＲＡＭの取り込む信号も「Ｘ」になるため、ＲＡＭの周辺の故障検出をし得るテストパターンが十分には生成し得ないことになってしまう。
【０００６】
そこで、ＲＡＭ混在ＬＳＩにおいて、ＡＴＰＧを用いて特にＲＡＭ周辺の回路部の故障検出率の高いテストパターンを自動生成することが、本発明の目的である。
【０００７】
【課題を解決するための手段】
この目的を達成するために改良された本願発明のシステムは、書き込み読み出し可能記憶部を含むＬＳＩの論理ＬＳＩテスタに用いられるテストパターンを自動生成するＥＤＡツールに対し、テストパターン生成を支援するシステムである。このシステムにおいては、ＬＳＩの論理回路データの中に、書き込み読み出し可能記憶部の前段に配置されるフリップフロップ回路であって、そのフリップフロップ回路のクロック端子に入力される信号が、外部から入力されるシステムクロック信号と逆相であるフリップフロップ回路に該当するデータが存在すれば、その論理回路データにおいて、該フリッププロップ回路データを、受信信号を通過させるのみの機能を備えた素子又は回路を表すモデルのデータに置換し、上記ＥＤＡツールへ入力すべき論理回路データを作成する。
【０００８】
【発明の効果】
本発明に係る装置を用いれば、ＲＡＭ混在ＬＳＩにおいても、ＲＡＭを搭載しないＬＳＩの場合と同様に、ＡＴＰＧを用いて故障検出率の高いテストパターンを自動生成することができる。
【０００９】
また、ＲＡＭ前段のクロック信号逆相のＦ／Ｆをスキャンパスに加える必要がないため、スキャンパスの設計が簡易化される。さらに、ＲＡＭ前段のクロック信号逆相のＦ／Ｆがスキャンパスに加えられないため、ＡＴＰＧが生成するテストパターンのデータ長が減少し、論理ＬＳＩテスタによるテストの時間が全体として短縮される。
【００１０】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を説明する。
【００１１】
図１は、本発明を実現するシステム装置のハードウエア構成の一形態を示すものである。該装置は、ＬＳＩ設計におけるＣＡＤシステムを搭載した、例えばＵＮＩＸ計算機２である。図１において、本発明を実現するシステムに係るソフトウエアは、記憶装置４に格納されており、システムユーザの要求に応じてＣＰＵ６によりメモリ８に搭載され、外部からキーボード１２を介して入力される制御コマンドやマウス装置１４の動作指示に従い、ＣＰＵ６、メモリ８にて稼動し、所定の情報をデイスプレイ装置１０に表示する。後で説明する論理回路（情報）ファイル、グラフ構造ファイル、構造体ファイルなどの磁気信号化情報は、記憶装置４に保持されており、本発明を実現するシステムに係るソフトウエアの要求、又はユーザの要求に応じて、ＣＰＵ６により、メモリ８に搭載され、若しくはメモリ８にて変更され、再び記憶装置４に保持される。本発明に係るシステムの入力データである論理回路情報（ファイル）は、例えばハードウエア記述言語（ＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）であるＶｅｒｉｌｏｇ−ＨＤＬフォーマットで格納されている。
【００１２】
図２は、本発明に係る装置の処理のフローチャートを示す。ＬＳＩの論理回路情報を読み込む処理から、ＡＴＰＧを起動する処理までを含む。
【００１３】
まず、ＬＳＩの論理回路情報を読み込んでメモリ８上にグラフ構造で展開する（処理２０）。このグラフ構造については、後で説明する。
【００１４】
キーボード１２、マウス１４などを用いて、スキャンパスを構成する個々のＦ／Ｆにおいてクロック端子を指定し、さらにクロック端子に入力されるクロック信号のどの位相でＦ／Ｆが動作するかを設定する（処理２２）。
【００１５】
予め設計されているスキャンパスについて、設計制約の範囲内にあるか否かをチェックする（処理２４）。その設計制約の主たるものは、
（１）スキャン対象Ｆ／Ｆ、即ちスキャンパスを構成するＦ／Ｆの、クロック端子とセット／リセット端子が外部から制御可能であること、
（２）スキャン対象Ｆ／Ｆが、他の全てのスキャン対象Ｆ／Ｆと同様の同期式Ｆ／Ｆであり、かつ外部クロック信号と同位相にて動作すること、
である。これらの設計制約に違反するＦ／Ｆが存在すれば（判断３６）、違反するＦ／Ｆをスキャンパスから除外しスキャンパスを再構成する。スキャンパスを再構成するためには、論理回路情報を修正し（処理３４）、再び当フローチャートの最初の処理（処理２０）から本発明に係る装置を稼動させる。但し、処理３４は従来から用いられているＬＳＩ設計のＣＡＤツールを用いて行われる。
【００１６】
設計制約に違反するＦ／Ｆの存在しないスキャンパスが構成されると、処理２６にて、メモリ８上に展開したグラフ構造において、ＲＡＭを検索する。
【００１７】
処理２６にて検索されたＲＡＭの全てについて、それぞれ全入力端子の前段の論理ゲートを確認する（処理２８）。それら全入力端子の前段の論理ゲートにおいて、Ｆ／Ｆが確認されれば、そのＦ／Ｆのクロック端子における信号の位相と、外部から入力されるクロック信号の位相とが、逆相であるか否か確認する。そして、両信号の位相が異なれば、ＡＴＰＧに入力すべき論理回路情報において、そのＦ／Ｆを信号接続の機能のみを備えたバッファ・モデルに置換する。図３にそのバッファ・モデルの１例の回路図を示す。このモデルでは、信号をＤ端子からＱ端子へスルーするのみであり、クロック端子ＣＫはフローティングとなっている。
【００１８】
処理２８において必要に応じてＦ／Ｆがバッファ・モデルに置換された論理回路情報を、ＡＴＰＧの入力フォーマットにし（処理３０）、ＡＴＰＧに入力し同時にＡＴＰＧを起動する（処理３２）。
【００１９】
ここで、上記図２のフローチャート中の、処理２８において、論理回路（情報）中のＦ／Ｆを信号接続機能のみを備えたバッファ・モデルに置換する理由について説明する。
【００２０】
図４は、論理回路の１つの例の概略図である。図５は、スキャンパステスト法を利用した図４の回路のテストにおいて、クロック端子への入力信号６４と、ＲＡＭのＷＥＢ（ＷｒｉｔｅＥｎａｂｌｅＢａｒ）の波形６２に関する、シーケンスの１例である。図４において、スキャンパスは点線５６で示されている。図５のシーケンスに従って、図４の回路のテストの概略順序を述べると、
▲１▼の期間でテストパターンが外部からスキャンイン端子（図示せず）を介して第１のスキャンＦ／Ｆ４０にシフトインされ、
▲２▼の期間でテストが実行され、
▲３▼のクロック信号の立ち上がりにて上記テスト結果が第２のスキャンＦ／Ｆ５０に取り込まれ、
▲４▼の期間でテスト結果が第２のスキャンＦ／Ｆ５０からスキャンアウト端子（図示せず）を介して外部へ取り出され（シフトアウトされ）、それと同時に次のテストパターンが外部からスキャンイン端子（図示せず）を介して第１のスキャンＦ／Ｆ４０にシフトインされる、
という順になる。ＲＡＭのＷＥＢの波形６２はＲＡＭをスルーモードにしてテストするためのシーケンスを示すものであり、上記▲２▼の期間の、ＲＡＭ／ＷＥＢの波形シーケンスの▲６▼において、ＲＡＭに記憶された内容を後段に送出する。
【００２１】
図４に示す回路の上記テストにおいて、ＲＡＭ前段に配置されクロック信号が逆相となって入力されるＦ／Ｆ４４の動作に着目する。ＲＡＭ前段のＦ／Ｆ４４は、クロック端子での信号が外部のクロック信号と逆相になるよう設定されているため、図５のシーケンスでのクロック信号６４の立ち下り▲５▼で、組合せ回路４２の第１のテスト結果を読み込んでそれを後段のＲＡＭ４６へ送出する。ＲＡＭ／ＷＥＢの波形シーケンスの▲５▼から▲６▼の期間は、波形が’Ｌ（Ｌｏｗ）’即ち「書き込み」期間であるから、ＲＡＭ前段のＦ／Ｆ４４からＲＡＭ４６へ送出された第１のテスト結果は、ＲＡＭ４６に記憶される。ＲＡＭ／ＷＥＢの波形シーケンスでの▲６▼以降の’Ｈ（Ｈｉｇｈ）’の期間は「読み出し」期間であるから、そのＲＡＭ４６に記憶された第１のテスト結果は、▲６▼の時点でＲＡＭ４６の後段の組合せ回路４８に送出される。そして、組合せ回路４８からの出力である第２のテスト結果はクロック信号６４の立ち上がり▲３▼で、第２のスキャンＦ／Ｆ５０に取り込まれる。
【００２２】
このテスト例が示すように、現実の回路動作においてＲＡＭ前段のＦ／Ｆ４４の果たす役割は、ＲＡＭ４６（及びＦ／Ｆ４４）の前段に配置される組合せ回路４２の出力を確実に受け取りＲＡＭ４６以降に送出すること、即ち前段に配置される組合せ回路４２の出力をスルーし後段に送出すること、である。従って、ＡＴＰＧの実施の際には、信号接続の機能のみを備えたバッファ・モデルに置換してもかまわない、ということになる。
【００２３】
なお、ＲＡＭ前段のＦ／Ｆ４４をバッファモデルに置換してＡＴＰＧで生成されたテストパターンを用いて、回路のテストを行うと、そのＲＡＭ前段のＦ／Ｆ４４自体の故障も検出できる。この検出される故障には、ＲＡＭ前段のＦ／Ｆ４４のＤ端子Ｑ端子に係る故障のみならず、クロック端子に係る故障も含まれていることがある。従って、上記テストパターンを用いてテストを行えば、どの端子に係る故障かは特定されないという程度において、ＲＡＭ前段のＦ／Ｆ４４の故障も、検出され得る。
【００２４】
次に、上記処理２０にてメモリ８上に展開されるグラフ構造のデータベースについて説明する。該グラフ構造において、回路の論理ゲートはグラフの節と、ゲート間の配線はグラフの辺と、対応する。グラフは有向グラフであり、その方向は信号の流れに沿うものである。論理ゲートに対応する節は、部品名、ゲートの種類、ピン名等のデータを格納した（Ｃ言語における）構造体とリンクしている。したがって、上記図２フローチャートにおいて、処理２６でのＲＡＭの確認や、処理２８でのＲＡＭ前段のＦ／Ｆの確認や、ＲＡＭ前段Ｆ／Ｆのクロック端子での信号の位相の確認に際しては、構造体からの節の参照とネット探索とにより、それら確認を行える。ここで用いられるネット探索の手法は、「深さ優先探索」などの公知の数学的手法でよい。
【００２５】
ＡＴＰＧにおけるテストパターン生成のための基本ロジックは、一部のものに特定されず、例えばＤアルゴリズム、ＳＯＣＲＡＴＥＳ等であればよい。
【図面の簡単な説明】
【図１】本発明を実現するシステム装置のハードウエア構成の一形態を示す概略図である。
【図２】本発明を実現するシステム装置の処理のフローチャートである。
【図３】ＲＡＭ前段のクロック信号逆相のＦ／Ｆが置換されるバッファ・モデルの例の回路図である。
【図４】ＬＳＩを構成する論理回路の１つの例の概略図である。
【図５】スキャンパステスト法を利用した図４回路のテストでの、テストクロック端子への入力信号と、ＲＡＭのＷＥＢの波形の、シーケンスの１つの例である。
【符号の説明】
２・・・ＵＮＩＸ計算機、４・・・記憶装置、６・・・ＣＰＵ、８・・・メモリ、１０・・・デイスプレイ装置、１２・・・キーボード、１４・・・マウス装置、４０・・・第１のスキャンＦ／Ｆ、４２・・・組合せ回路、４４・・・ＲＡＭ前段のクロック信号逆相のＦ／Ｆ、４６・・・ＲＡＭ、４８・・・組合せ回路、５０・・・第２のスキャンＦ／Ｆ、５２・・・クロック信号端子、５４・・・ＲＡＭのＷＥＢ端子、６２・・・ＲＡＭのＷＥＢの波形、６４・・・クロック端子への入力信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a system and a system device for supporting test pattern generation for an ATPG (Automatic Test Pattern Generator) that automatically generates a test pattern used in a logic LSI tester of an LSI (Large Scale Integration).
[0002]
[Prior art]
Conventionally, ATPG has been widely used as an EDA (Electronic Data Automation) tool for automatically generating a test pattern in a test after manufacturing an LSI, that is, a test pattern used in a logic LSI tester. ATPG takes the gate level netlist of the integrated circuit as input data. By using this tool, an LSI designer can save the trouble of manually developing a test vector (test pattern) having a high failure detection rate.
[0003]
However, at the current technical level of ATPG, ATPG does not work well for all integrated circuits. Practical application has progressed sufficiently for combinational circuits (circuits having no internal flip-flop), and ATPG can be applied to large-scale (for example, one million gate) circuits. In the case of a circuit having a flip-flop inside, there are limitations on the circuit scale and circuit types that can be handled. For this reason, it is common practice to use, for example, a scan path test method in applying ATPG.
[0004]
In the scan path test method, in an integrated circuit including a combinational circuit unit and a sequential circuit unit, a plurality of flip-flops (hereinafter, referred to as “F / F”) in the integrated circuit are connected like a shift register. (This is referred to as a “scan path”.) A test signal is input from an external terminal, and the operation result of the remaining combinational circuit section is read out via a shift register F / F, thereby facilitating the test. Things. By using ATPG for a circuit designed on the premise of the scan path test method, the effective use range of ATPG is further expanded.
[0005]
[Problems to be solved by the invention]
By the way, in the scan path test method, in the test mode, test data is input from an external terminal to an F / F scan path converted into a shift register in synchronization with a test clock, and a test is executed. An output from the combinational circuit is taken out to another external terminal from the registered scan path of the F / F in synchronization with the test clock. Therefore, there is a restriction that all the F / Fs constituting the scan path must operate in the same phase of the clock signal. By the way, in a RAM (Random Access Memory) mixed LSI, an F / F arranged in a preceding stage of the RAM sometimes takes in a clock signal in an opposite phase. This is for adjusting the timing of data exchange between the RAM part and other circuit parts to ensure the data exchange. Therefore, the F / F arranged before the RAM cannot form a scan path and is excluded from the scan path. Further, as described above, the ATPG is originally a tool for generating a test pattern for a combinational circuit. When ATPG is used in a circuit designed on the premise of the scan path test method, it is assumed that the F / F, which is a sequential circuit, is taken into the scan path as much as possible. If there is an F / F that deviates from the scan path, for example, if there is an F / F with a phase opposite to that of the clock signal at the preceding stage of the RAM, when the ATPG is operated, the output from the preceding F / F of the RAM is output by the ATPG. It is always set to "X output". It is a known technique that the RAM is set to the through mode when the ATPG is performed. However, even if the RAM is set to the through mode, if the output of the F / F at the preceding stage is “X output”, the signal taken in by the RAM is output. Also becomes "X", so that a test pattern capable of detecting a failure around the RAM cannot be generated sufficiently.
[0006]
Therefore, it is an object of the present invention to automatically generate a test pattern having a high fault detection rate particularly for a circuit section around a RAM using an ATPG in a RAM-mixed LSI.
[0007]
[Means for Solving the Problems]
The system of the present invention improved to achieve this object is a system that supports test pattern generation for an EDA tool that automatically generates a test pattern used for a logic LSI tester of an LSI including a writable and readable storage unit. is there. In this system, a signal inputted to a clock terminal of a flip-flop circuit which is arranged in a preceding stage of a writable and readable storage unit in an LSI logic circuit data and which is inputted from the outside is inputted. If data corresponding to a flip-flop circuit having a phase opposite to that of the system clock signal is present, the logic circuit data represents an element or circuit having a function of merely passing the flip-flop circuit data through a reception signal. Replace with the model data and create logic circuit data to be input to the EDA tool.
[0008]
【The invention's effect】
By using the apparatus according to the present invention, a test pattern with a high failure detection rate can be automatically generated using an ATPG even in a RAM-mixed LSI, as in an LSI without a RAM.
[0009]
Further, since it is not necessary to add the F / F of the opposite phase of the clock signal in the preceding stage of the RAM to the scan path, the design of the scan path is simplified. Further, since the F / F having the opposite phase of the clock signal at the preceding stage of the RAM is not added to the scan path, the data length of the test pattern generated by the ATPG is reduced, and the test time by the logic LSI tester is reduced as a whole.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
[0011]
FIG. 1 shows an embodiment of a hardware configuration of a system device for realizing the present invention. The device is, for example, a UNIX computer 2 equipped with a CAD system in LSI design. In FIG. 1, software related to a system for realizing the present invention is stored in a storage device 4, mounted on a memory 8 by a CPU 6 in response to a request from a system user, and input from the outside via a keyboard 12. In accordance with a control command or an operation instruction of the mouse device 14, the CPU 6 and the memory 8 operate to display predetermined information on the display device 10. Magnetic signalized information such as a logic circuit (information) file, a graph structure file, and a structure file, which will be described later, is held in the storage device 4 and is used by a software request or a user of a system for realizing the present invention. Is mounted on the memory 8 by the CPU 6 or changed by the memory 8 in accordance with the request, and is again stored in the storage device 4. Logic circuit information (file), which is input data of the system according to the present invention, is stored in, for example, a Verilog-HDL format which is a hardware description language (Hardware Description Language).
[0012]
FIG. 2 shows a flowchart of the processing of the device according to the present invention. This includes processing from reading the logic circuit information of the LSI to processing for starting the ATPG.
[0013]
First, the logic circuit information of the LSI is read and expanded on the memory 8 in a graph structure (process 20). This graph structure will be described later.
[0014]
Using the keyboard 12, the mouse 14, and the like, a clock terminal is designated in each F / F constituting the scan path, and the phase of the clock signal input to the clock terminal at which the F / F operates is set. (Process 22).
[0015]
It is checked whether or not the scan path designed in advance is within the range of the design constraint (process 24). The main design constraints are:
(1) The clock terminal and the set / reset terminal of the scan target F / F, that is, the F / F configuring the scan path, can be externally controlled;
(2) The scan target F / F is a synchronous F / F similar to all other scan target F / Fs and operates in the same phase as the external clock signal;
It is. If there is an F / F that violates these design constraints (decision 36), the violating F / F is excluded from the scan path and the scan path is reconfigured. In order to reconfigure the scan path, the logic circuit information is corrected (process 34), and the apparatus according to the present invention is operated again from the first process (process 20) of the flowchart. However, the process 34 is performed by using a conventionally used LSI design CAD tool.
[0016]
When a scan path having no F / F that violates the design constraint is configured, in a process 26, the RAM is searched in the graph structure developed on the memory 8.
[0017]
With respect to all of the RAMs searched in the process 26, the logic gates at the preceding stages of all the input terminals are confirmed (process 28). If the F / F is confirmed in the logic gates preceding the input terminals, it is determined whether the phase of the signal at the clock terminal of the F / F is opposite to the phase of the clock signal input from the outside. Check whether or not. If the phases of the two signals are different, the F / F is replaced with a buffer model having only a signal connection function in the logic circuit information to be input to the ATPG. FIG. 3 shows a circuit diagram of an example of the buffer model. In this model, only the signal is passed from the D terminal to the Q terminal, and the clock terminal CK is floating.
[0018]
The logic circuit information in which the F / F has been replaced with the buffer model as required in the process 28 is converted into the ATPG input format (process 30), input to the ATPG and activated at the same time (process 32).
[0019]
Here, the reason for replacing the F / F in the logic circuit (information) with the buffer model having only the signal connection function in the process 28 in the flowchart of FIG. 2 will be described.
[0020]
FIG. 4 is a schematic diagram of one example of a logic circuit. FIG. 5 is an example of a sequence relating to the input signal 64 to the clock terminal and the waveform 62 of the WEB (Write Enable Bar) of the RAM in the test of the circuit of FIG. 4 using the scan path test method. In FIG. 4, the scan path is indicated by a dotted line 56. According to the sequence of FIG. 5, the general sequence of testing the circuit of FIG.
During the period (1), the test pattern is shifted into the first scan F / F 40 from the outside via the scan-in terminal (not shown),
The test is executed during period (2),
At the rising edge of the clock signal in (3), the test result is taken into the second scan F / F 50,
During the period of (4), the test result is taken out (shifted out) from the second scan F / F 50 via the scan-out terminal (not shown), and at the same time, the next test pattern is externally inputted from the scan-in terminal. (Not shown) to be shifted into the first scan F / F 40,
It becomes in order. The RAM WEB waveform 62 indicates a sequence for setting the RAM in the through mode for testing, and the contents stored in the RAM in the RAM / WEB waveform sequence (6) during the period (2). Is sent to the subsequent stage.
[0021]
In the above test of the circuit shown in FIG. 4, attention is paid to the operation of the F / F 44 which is arranged in the preceding stage of the RAM and in which the clock signal is inputted in the opposite phase. Since the F / F 44 at the preceding stage of the RAM is set so that the signal at the clock terminal is in the opposite phase to the external clock signal, the falling edge (5) of the clock signal 64 in the sequence of FIG. Is read and sent to the RAM 46 at the subsequent stage. During the period from (5) to (6) of the RAM / WEB waveform sequence, since the waveform is “L (Low)”, that is, the “write” period, the first F / F 44 sent to the RAM 46 from the F / F 44 in the preceding stage of the RAM. The test result is stored in the RAM 46. Since the period of “H (High)” after (6) in the RAM / WEB waveform sequence is the “reading” period, the first test result stored in the RAM 46 is the RAM 46 at the time of (6). Is sent to the combination circuit 48 at the subsequent stage. Then, the second test result, which is the output from the combinational circuit 48, is taken into the second scan F / F 50 at the rising edge (3) of the clock signal 64.
[0022]
As shown in this test example, in the actual circuit operation, the role of the F / F 44 in the preceding stage of the RAM is such that the output of the combinational circuit 42 disposed in the preceding stage of the RAM 46 (and the F / F 44) is reliably received and transmitted to the RAM 46 and thereafter. That is, the output of the combinational circuit 42 disposed at the preceding stage is passed through and transmitted to the subsequent stage. Therefore, when implementing the ATPG, a buffer model having only a signal connection function may be replaced.
[0023]
Note that if the circuit is tested using the test pattern generated by the ATPG by replacing the F / F 44 in the preceding stage of the RAM with a buffer model, a failure of the F / F 44 itself in the preceding stage of the RAM can also be detected. The detected failure may include not only a failure related to the D terminal and Q terminal of the F / F 44 in the preceding stage of the RAM but also a failure related to the clock terminal. Therefore, if a test is performed using the above test pattern, a failure of the F / F 44 in the preceding stage of the RAM can be detected to the extent that it is not specified which terminal is involved in the failure.
[0024]
Next, a database having a graph structure developed on the memory 8 in the process 20 will be described. In the graph structure, the logic gate of the circuit corresponds to a node of the graph, and the wiring between the gates corresponds to an edge of the graph. The graph is a directed graph, the direction of which is along the signal flow. The section corresponding to the logic gate is linked to a structure (in C language) that stores data such as a component name, a gate type, and a pin name. Therefore, in the flowchart of FIG. 2 described above, the confirmation of the RAM in the process 26, the confirmation of the F / F of the preceding stage of the RAM in the process 28, and the confirmation of the phase of the signal at the clock terminal of the preceding F / F of the RAM are performed by the structure These can be confirmed by referring to the clause from the body and searching the net. The net search method used here may be a known mathematical method such as “depth-first search”.
[0025]
The basic logic for generating a test pattern in ATPG is not limited to a part, and may be, for example, a D algorithm, SOCRATES, or the like.
[Brief description of the drawings]
FIG. 1 is a schematic diagram showing one embodiment of a hardware configuration of a system device for realizing the present invention.
FIG. 2 is a flowchart of a process of a system device for implementing the present invention.
FIG. 3 is a circuit diagram illustrating an example of a buffer model in which an F / F having a phase opposite to that of a clock signal at a preceding stage of a RAM is replaced;
FIG. 4 is a schematic diagram of one example of a logic circuit constituting an LSI.
5 is an example of a sequence of a signal input to a test clock terminal and a waveform of a WEB of a RAM in a test of the circuit of FIG. 4 using a scan path test method.
[Explanation of symbols]
2 UNIX computer, 4 storage device, 6 CPU, 8 memory, 10 display device, 12 keyboard, 14 mouse device, 40 First scan F / F, 42... Combination circuit, 44... F / F of clock signal opposite phase of RAM, 46. Scan F / F, 52 ... clock signal terminal, 54 ... RAM WEB terminal, 62 ... RAM WEB waveform, 64 ... input signal to clock terminal

Claims

書き込み読み出し可能記憶部を含むＬＳＩの論理ＬＳＩテスタに用いられるテストパターンを自動生成するＥＤＡツールに対し、テストパターン生成を支援するシステムにおいて、
ＬＳＩの論理回路データの中に、書き込み読み出し可能記憶部の前段に配置されるフリップフロップ回路であって、そのフリップフロップ回路のクロック端子に入力される信号が、外部から入力されるシステムクロック信号と逆相であるフリップフロップ回路に該当するデータが存在すれば、
その論理回路データにおいて、該フリッププロップ回路データを、受信信号を通過させるのみの機能を備えた素子又は回路を表すモデルのデータに置換し、上記ＥＤＡツールへ入力すべき論理回路データを作成する、
テスト容易化設計支援システム。In a system that supports test pattern generation for an EDA tool that automatically generates a test pattern used for a logical LSI tester of an LSI including a writable and readable storage unit,
In a logic circuit data of an LSI, a flip-flop circuit arranged in a preceding stage of a writable and readable storage unit, wherein a signal input to a clock terminal of the flip-flop circuit is connected to a system clock signal input from the outside. If there is data corresponding to the flip-flop circuit that is out of phase,
In the logic circuit data, the flip-flop circuit data is replaced with data of a model representing an element or a circuit having only a function of passing a reception signal, and logic circuit data to be input to the EDA tool is created.
Testability design support system.