JP3592291B2 - Automatic frequency adjustment method and automatic frequency adjustment device for reference clock generator - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、基準クロック発生装置の周波数自動調整方法及び周波数自動調整装置に関し、特に、基準クロック発生装置内部の高安定発振器を、外部から高精度のリファレンスクロックを入力し、PLL(Phase Locked Loop)回路によって周波数同期を行い、PLL回路の制御電圧を記憶させることで、周波数を自動調整する基準クロック発生装置の周波数自動調整方法及び周波数自動調整装置に関する。
【0002】
本発明は、更に詳しくは、図1において、本発明による周波数の自動調整を行う場合に、基準クロック発生装置101には、クロック発生器110より出力されるリファレンスクロックfrが入力され、これにより、入力信号検出部111は、リファレンスクロックが入力されていることを演算部105に通知し、このとき、演算部105は、周波数の調整を開始すると同時に、調整状態表示部109へ周波数調整中の信号を送信し、これにより、調整状態表示部109は、装置の外部に周波数調整状態であることを表示し、また、演算部105では、位相差比較部104より得られた位相差Pを「0」にするように、D/Aコンバータ107を制御し、演算部105は、ある一定期間位相差Pが「0」の状態が続いた場合に、周波数調整を完了したと判断して、そのときのD/Aコンバータ107のデジタル入力値を、デジタル入力記憶部106に記憶し、同時に調整状態表示部109へ周波数調整完了の信号を送信し、これにより、調整状態表示部109は、装置の外部に周波数調整完了状態であることを表示する基準クロック発生装置の自動調整方法である。
【0003】
【従来の技術】
この種の技術における基準クロック発生装置の第1の先行技術の構成例を図6に示す。
【0004】
図6に示された基準クロック発生装置201は、本発明に係る基準クロック発生装置のブロック構成を示した図1と比較して、分周器A102、分周器B103、位相比較部104、演算部105、デジタル入力値記憶部106、D/Aコンバータ107、調整状態表示部109を有していない点と、可変抵抗204、抵抗209を有する点で異なる。
【0005】
可変抵抗204は、抵抗209と電源に接続されている。抵抗209は、可変抵抗204とグランドに接続されている。可変抵抗204と抵抗209の接続部分の電圧を高安定発振器202の制御電圧Vc203とする。
【0006】
また、基準クロック発生装置201の外部に周波数カウンタ207と調整器205を用意する。周波数カウンタ207には、クロック発生器208より出力されたリファレンスクロックfrと無線基地局の基準クロックfoが入力され、無線基地局の基準クロックfoの値が表示される。調整器205は、可変抵抗204の抵抗値を変えることができる。
【0007】
図6に示した基準クロック発生装置201の周波数調整時の動作を以下に説明する。
【0008】
周波数調整作業者が調整器205を使用して、可変抵抗204の抵抗値を上げると、電源と電圧Vc間の電圧降下が大きくなるために、高安定発振器202の制御電圧Vc203の電圧値が下がる。すると、高安定発振器202より出力される無線基地局装置の基準クロックfoの周波数が下がるために、周波数カウンタ207に表示される値も下がる。
【0009】
また、作業者が調整器205を使用して、可変抵抗204の抵抗値を下げると、電源と電圧Vc間の電圧降下が小さくなるために、高安定発振器202の制御電圧Vc203の電圧値が上がる。すると、高安定発振器202より出力される無線基地局装置の基準クロックfoの周波数が上がるために、周波数カウンタ207に表示される値も上がる。
【0010】
よって、作業者は、調整器205を利用して、可変抵抗204の抵抗値を上げ下げし、周波数カウンタ207に表示された周波数を目視することで、基準クロック発生装置201より出力される無線基地局装置の基準クロックfoを目的の周波数に調整することができる。
【0011】
次に第2の先行技術として挙げられる特開昭63−070616号公報には、比較クロックを入力してクロック周波数誤差を補正する補正回路と、補正量を記憶する記憶回路とを設けることにより、クロック周波数の調整を自動的に行って調整時間の短縮と人的誤差の排除を図ることを目的としたクロック周波数調整回路が開示されている。
【0012】
第3の先行技術として挙げられる、本出願人と同一出願人の出願に係る特願2001−067268号明細書には、位相差Pがある一定期間0になった場合に演算部は位相同期過程と判断し、その時のデジタル入力値VDをデジタル入力値記憶部にて記憶し、その後、落雷などの外的要因により、電源発生装置に障害が生じて、基準クロック発生装置に供給している電源VBTSが瞬断した場合に、演算部がデジタル入力値記憶部からデジタル入力値VDを読み取り、D/Aコンバータに設定することで、電圧制御型発振器(VCO)に電源瞬断前の電圧値を設定できるために、電源瞬断後に電源瞬断前と同じ周波数の基準クロックfoを供給することができ、位相同期過程を保持ことができる基準クロック発生装置が記載されている。
【0013】
更に第4の先行技術として挙げられる特開平11−136632号公報には、基準クロック生成のためのリファレンス情報としてのPCR信号が入力されているときには、PCR検出器でPCR信号が抽出され、PCR信号と、電圧制御発振器(VCO)の出力信号との比較結果に応じた制御電圧がVCOに供給され、これにより、VCOは、その出力信号がPCR信号に位相ロックするように制御され、PCR信号が入力されないときには、メモリに記憶された制御電圧がVCOに供給されるクロック生成装置、が開示されている。
【0014】
【発明が解決しようとする課題】
しかしながら、叙上の第1の先行技術による基準クロック発生装置201には下記の如き問題点があった。
【0015】
第1の問題点は、作業者の手作業による調整、及び目視による周波数の確認のために品質のばらつきが生じることである。
【0016】
第2の問題点は、作業者1人に付き1つの基準クロック発生装置しか調整することができないために、周波数調整に要する時間あるいは人手を要することである。
【0017】
第3の問題点は、周波数調整時に周波数カウンタを使用するために、調整に要する設備費がかかることである。
【0018】
上記第2の先行技術の構成は、記憶回路に分周比を記憶して、その分周比に従った周波数を出力する点に対して、本発明では、PLL回路の制御電圧を用いて高安定発振器108自体の周波数を変更して調整を行い、デジタル入力値記憶部106に高安定発振器108の制御電圧のデジタル値を記憶する点で異なっている。
【0019】
また、上記第2の先行技術の問題点として、周波数調整状態を外部に表示する部分がないために、作業者が容易に周波数調整完了を判断することができない点が挙げられる。
【0020】
第3の先行技術は、VCOに設定した位相同期過程における電圧値をメモリに記憶しておき、無線基地局装置の電源が瞬断した後に復旧した際にメモリに記憶された電圧値をVCOに供給するものであるが、クロック周波数の調整を自動的に行うことはできない。
【0021】
また第4の先行技術は、VCOに供給される制御電圧をメモリに記憶しておき、PCR信号が瞬断した時に、メモリに格納されている制御電圧をVCOに切り替え接続するものであるが、第3の先行技術と同様にやはりクロック周波数の調整を自動的に行うことはできない。
【0022】
本発明は、従来の上記実情に鑑みてなされたものであり、従って本発明の目的は、叙上の各先行技術に内在する上記諸欠点を解決することを可能とした基準クロック発生装置の新規な周波数の自動調整方法及び周波数の自動調整装置を提供することにある。
【0023】
【課題を解決するための手段】
上記目的を達成する為に、本発明に係る基準クロック発生装置の周波数自動調整方法は、基準クロック発生装置にクロック発生器により出力されるリファレンスクロックが入力されたときに入力信号検出部は該リファレンスクロックが入力されていることを演算部に通知し、該通知により該演算部は周波数の自動調整を開始し、更に前記演算部は位相差比較部より得られた位相差を「0」にするようにD/Aコンバータを制御し、ある一定期間位相差が「0」の状態が続いた場合に周波数調整を完了したと判断してその際の前記D/Aコンバータのデジタル入力値をデジタル入力値記憶部に記憶し、PLL回路を使用して電圧制御発振器の制御電圧を演算処理することで無線基地局内の基準クロック発生装置の周波数を自動調整することを特徴としている。
【0024】
前記演算部が周波数の調整を開始すると同時に、該演算部は調整状態表示部に周波数調整中の信号を送信して該調整状態表示部に装置の外部に周波数調整状態であることを表示させ、前記周波数調整が完了したと判断した場合には、前記調整状態表示部に周波数調整完了の信号を送信して装置の外部に周波数調整完了状態であることを表示させる。
【0025】
本発明においては、クロック発生器から出力されるリファレンスクロックを複数に分配し、該分配された数のリファレンスクロックを、複数個配置された基準クロック発生装置にそれぞれ供給することで同時に複数の無線基地局装置の基準クロックを調整することができる。
【0026】
本発明に係る基準クロック発生装置の周波数自動調整装置は、クロック発生器から出力されるリファレンスクロックを入力し、第1の位相比較クロックに変換する第1の分周器と、無線基地局装置の基準クロックを入力し第2の位相比較クロックに変換する第2の分周器と、前記第1の位相比較クロックと前記第2の位相比較クロックとサンプリングクロックとを入力して前記第1及び第2の位相比較クロックの位相差を検出し位相差を出力する位相比較手段と、前記位相差を入力し後記高安定発振器の制御電圧となるデジタル入力値を演算処理する演算手段と、前記デジタル入力値を記憶するデジタル入力値記憶部と、前記デジタル値を入力し該デジタル入力値をアナログ出力に変換するD/Aコンバータと、前記アナログ出力を入力し該アナログ出力の電圧値に対応した周波数の無線基地局装置の基準クロックを出力する高安定発振器とを備えて構成される。
【0027】
前記デジタル入力値記憶部はフラッシュROM等の不揮発性メモリにより構成されることが望ましい。
【0028】
前記サンプリングクロックとして前記リファレンスクロックを使用することができる。
【0029】
本発明に係る基準クロック発生装置の周波数自動調整装置は、更に、前記クロック発生器から出力されるリファレンスクロックが入力されたことを検出する入力信号検出手段を設け、該入力信号検出手段による前記リファレンスクロックの入力を通知されて周波数の調整を開始した前記演算手段が演算処理過程で判断して出力する周波数調整状態情報及び周波数調整完了情報を装置の外部に表示する調整状態表示手段を設けることができる。
【0030】
本発明に係る基準クロック発生装置の周波数自動調整装置はまた、クロック発生器より出力されるリファレンスクロックと後記高安定発振器より出力される無線基地局の基準クロックが入力され位相差信号を出力する位相比較器と、前記位相差信号が入力され後記高安定発振器の制御電圧を出力するループフィルタと、該ループフィルタから出力される制御電圧を後記演算手段によって“オン”、“オフ”状態にされるスイッチを介して供給され前記基準クロックを発生する高安定発振器と、前記基準クロックを検出した時にリファレンスクロック状態信号を出力する入力信号検出手段と、前記リファレンスクロック状態信号を入力して周波数演算処理を開始する演算手段と、前記ループフィルタの出力である制御電圧が入力され該制御電圧に対応したデジタル値を発生して前記演算手段に供給するA/Dコンバータと、該A/Dコンバータより出力されるデジタル化された制御電圧の値を前記演算手段により監視し前記リファレンククロックと基準クロックが一致して該デジタル化された制御電圧の値がある一定期間変化がなかった場合にそのときの該制御電圧の値が記憶されるデジタル入力値記憶部と、前記入力信号検出手段に前記リファレンスクロックが入力されていない通常状態であること、前記入力信号検出手段に前記リファレンスクロックが入力されて周波数調整状態であること及び周波数が一致して調整完了状態であることを外部に表示する調整状態表示手段と、前記調整完了状態が経過して前記通常状態時に、前記演算手段によりある一定周期で前記デジタル値記憶部より読み取られたデジタル値を入力しアナログ値に変換して前記高安定発振器に供給するD/Aコンバータとを備えて構成される。
【0031】
前記演算手段は、前記入力信号検出手段に前記リファレンスクロックが供給されていない通常状態時に前記スイッチを“オフ”状態に切り替える。
【0032】
【発明の実施の形態】
次に、本発明をその好ましい各実施の形態について図面を参照しながら詳細に説明する。
【0033】
【第1の実施の形態】
先ず、本発明による第1の実施の形態について図面を参照して詳細に説明する。
【0034】
図1は本発明による第1の実施の形態の一実施例を示すブロック構成図である。
【0035】
【第1の実施の形態の構成】
図1を参照するに、基準クロック発生装置101は、クロック発生器110より入力されるリファレンスクロックfrを入力し、位相比較クロックfrcに変換する分周器A102と、無線基地局装置の基準クロックfoを入力し位相比較クロックfocに変換する分周器B103と、位相比較クロックfrcと位相比較クロックfocとサンプリングクロックfsを入力し位相比較クロックfrcと位相比較クロックfocの位相差を検出し位相差Pを出力する位相比較器104と、位相差Pを入力しデジタル入力値VDを制御する演算部105と、デジタル入力値VDを記憶するデジタル入力値記憶部106と、デジタル入力値VDを入力しデジタル入力VDをアナログ出力VAに変換するD/Aコンバータ107と、アナログ出力VAを入力し無線基地局の基準クロックfoを出力する高安定発振器108と、演算部105より出力される調整状態信号を入力し調整状態を基準クロック発生装置101の外部に表示する調整状態表示部109と、リファレンスクロックfrの入力状態を演算部105に通知する入力信号検出部111とを含む。
【0036】
位相比較部104は、位相比較クロックfrcに対して、位相比較クロックfocが遅れた場合に位相差Pの値を負にして、進んでいる場合には位相差Pの値を正にする。
【0037】
演算部105は、入力された位相差Pの値が負の場合には、デジタル入力VDを増加させ、正の場合には、デジタル入力VDを減少させる。
【0038】
デジタル入力値記憶部106は、演算部105の出力、即ちD/Aコンバータ107のデジタル入力VDを記憶するものであり、フラッシュROM等の不揮発性メモリが使用されて、電源断の場合でも、記憶されたデジタル入力値VDは消去されない。
【0039】
D/Aコンバータ107は、デジタル入力VDが増加した場合には、アナログ出力VAを増加させ、減少した場合にはアナログ出力VAを減少させる。
【0040】
高安定発振器108は、アナログ出力VAの電圧値に対応した周波数の無線基地局装置の基準クロックfoを出力し、アナログ出力VAが増加した場合に、基準クロックfoの周波数は高くなり、減少した場合には基準クロックfoの周波数は低くなる。
【0041】
調整状態表示部109は、演算部105より入力される調整状態信号によって、周波数調整中、周波数調整完了、通常状態の3つの状態を区別して、基準クロック発生装置101の外部に表示する。
【0042】
入力信号検出部111は、基準クロック発生装置101にリファレンスクロックfrが入力されている時、あるいは入力されていない時の2つの状態を区別して、演算部105にリファレンスクロック状態信号を入力する。
【0043】
【第1の実施の形態の動作】
次に、本発明に係る第1の実施の形態の動作について説明する。
【0044】
図1に示された基準クロック発生装置101にリファレンスクロックfrが入力されていないときには、入力信号検出部111は、リファレンスクロックfrが入力されていないことを演算部105に通知する。演算部105は、リファレンスクロックfrが入力されていないので、調整状態表示部109に通常状態であることを通知し、調整状態表示部109は通常状態であることを基準クロック発生装置101の外部に表示する。これにより、通常状態であることが判断される。
【0045】
次に、周波数調整時の一連の動作を以下に説明する。
【0046】
周波数調整を行う場合には、クロック発生器110から出力されるリファレンスクロックfrは基準クロック発生装置101に入力される。そのときに、入力信号検出部111は、リファレンスクロックfrが入力されていることを演算部105に通知する。演算部105は、リファレンスクロックfrが入力されているので、調整状態表示部109に周波数調整状態であることを通知する。調整状態表示部109は、周波数調整状態であることを基準クロック発生装置101の外部に表示する。これにより、周波数調整状態であることが判断される。
【0047】
次に、周波数調整状態時の基準クロック発生装置101内部の動作を以下に説明する。
【0048】
リファレンスクロックfrが入力されると位相差比較部104は、基準クロックfoとリファレンスクロックfrの位相差を検出し、位相差Pを演算部105に出力する。位相差Pが負の場合には、演算部105はデジタル入力値VDを増加させるように動作する。
【0049】
従って、アナログ出力VAの値も増加する。
【0050】
アナログ出力VAの値が増加すると無線基地局装置の基準クロックfoの周波数も高くなるので、その結果、位相差Pも増加することになる。
【0051】
位相差Pが正の場合には、演算部105はデジタル入力値VDを減少させるように動作する。
【0052】
従って、アナログ出力VAの値が減少する。アナログ出力VAの値が減少すると無線基地局装置の基準クロックfoの周波数も低くなるので、その結果、位相差Pも減少することになる。
【0053】
以上の動作を連続的に行うと、図2に示すように、やがて、位相比較クロックfrcと位相比較クロックfocの位相差が0付近で微少に変動するようになる。
【0054】
その結果、無線基地局装置の基準クロックfoは、クロック発生器110より入力されるリファレンスクロックfrに同期している状態になる。
【0055】
位相差Pがある一定期間「0」になった場合には、演算部105は、クロック発生器110より入力されたリファレンスクロックfrと無線基地局装置の基準クロックfoの周波数が一致したと判断し、そのときのデジタル入力値VDを、デジタル入力値記憶部106に記憶し、調整完了状態であることを調整状態信号にて、調整状態表示部109に入力する。
【0056】
調整状態表示部109は、調整完了状態であることを基準クロック外部に表示する。そのときには、調整状態表示部109によって、調整完了状態であることが判断され、クロック発生器110からの基準クロック発生装置101へのリファレンスクロックfrの入力は止められる。
【0057】
リファレンスクロックfrが入力されていないので、演算部105は、調整状態表示部109に通常状態であることを通知し、調整状態表示部109は、通常状態であることを基準クロック発生装置101の外部に表示する。これにより、通常状態であることが判断される。
【0058】
通常状態時に演算部105は、ある一定周器で、デジタル入力値より読み取った値をD/Aコンバータ107に入力し続ける。D/Aコンバータ107は、演算部105より入力されたデジタル入力値に対応したアナログ電圧を出力するために、高安定発振器108が周波数調整完了時の電圧値に対応した周波数で発振する。
【0059】
これにより、基準クロック発生装置101は、リファレンスクロックfrと同一の周波数を無線基地局に供給することができる。
【0060】
【第2の実施の形態】
次に、本発明による第2の実施の形態について図面を参照しながら詳細に説明する。
【0061】
図4は、本発明による第2の実施の形態の一実施例を示すブロック構成図である。
【0062】
【第2の実施の形態の構成】
図4を参照するに、本発明による第2の実施の形態では、アナログPLL回路を使用してリファレンスクロックfrと無線基地局の基準クロックfoの位相同期を行っている。
【0063】
図4に示された第2の実施の形態は、図1に示された第1の実施の形態と比較して、分周器A102、分周器B103、位相差比較部104を有していない点と、位相比較器112、ループフィルタ113、スイッチ114、A/Dコンバータ115を有する点で異なる。
【0064】
位相比較器112には、クロック発生器110より出力されるリファレンスクロックfrと高安定発振器108により出力される無線基地局の基準クロックfoが入力され、位相差信号PDを出力する。ループフィルタ113には、位相差信号PDが入力され、高安定発振器108の制御電圧Vcを出力する。スイッチ114は、演算部105によって、“オン”あるいは“オフ”状態になる。A/Dコンバータ115には、制御電圧Vcが入力され、A/Dコンバータ115は入力された電圧値に対応したデジタル値Vcdを演算部105へ出力する。
【0065】
図4に示された基準クロック発生装置101にリファレンスクロックfrが入力されていないときには、入力信号検出部111は、リファレンスクロックfrが入力されていないことを演算部105に通知する。演算部105は、リファレンスクロックfrが入力されていないので、調整状態表示部109に通常状態であることを通知し、スイッチ104を“オフ”状態にする。
【0066】
調整状態表示部109は、通常状態であることを基準クロック発生装置101の外部に表示する。周波数調整を行う作業者は、調整状態表示部109を目視し、通常状態であることを判断する。
【0067】
周波数調整を行う場合には、クロック発生器110から出力されるリファレンスクロックfrを基準クロック発生装置101に入力する。そのとき、入力信号検出部111は、リファレンスクロックfrが入力されていることを演算部105に通知する。
【0068】
演算部105は、リファレンスクロックfrが入力されているので、調整状態表示部109に周波数調整状態であることを通知し、スイッチ104を“オン”状態にする。調整状態表示部109は、周波数調整状態であることを基準クロック発生装置101の外部に表示する。これにより、周波数調整状態であることが判断される。
【0069】
【第2の実施の形態の動作】
次に、周波数調整状態時の基準クロック発生装置101の内部の動作を図5を使用して以下に説明する。
【0070】
位相比較器112は、リファレンスクロックfrと無線基地局の基準クロックfoとを比較し、リファレンスクロックfrの立ち上がりより基準クロックfoの立ち上がりが遅れている場合には、正パルスの位相差信号PD(+)を出力する。正パルスの位相差信号PD(+)が入力された場合には、ループフィルタ113は、その出力である制御電圧Vcの電圧値を増加させる。制御電圧Vcの電圧値が増加すると、高安定発振器108の周波数が増加する。
【0071】
また、リファレンスクロックfrの立ち上がりより基準クロックfoの立ち上がりが進んでいる場合には、位相比較器112は、負パルスの位相差信号PD(−)を出力する。負パルスの位相差信号PD(−)が入力された場合には、ループフィルタ113は、制御電圧Vcの電圧値を減少させる。
【0072】
以上に示した動作を連続的に行うことで、リファレンスクロックfrと基準クロックfoの位相が一致するので、周波数が一致する。そのとき、制御電圧Vcの電圧値はほぼ一定となる。
【0073】
演算部105は、A/Dコンバータ115より出力される制御電圧Vcをデジタル変換された値Vcdの値を監視し、デジタル電圧Vcdの値がある一定期間変化が無かった場合に、そのときのデジタル電圧Vcdの値を、デジタル入力値記憶部106に記憶し、調整完了状態であることを調整状態信号にて、調整状態表示部109に入力し、スイッチ104を“オフ”状態にする。
【0074】
調整状態表示部109は、調整完了状態であることを基準クロック外部に表示する。そのとき、調整状態表示部109を確認し、調整完了状態であることを判断し、基準クロック発生装置101へのリファレンスクロックfrの入力を止める。
【0075】
そのときには、リファレンスクロックfrが入力されていないので、演算部105は、調整状態表示部109に通常状態であることを通知し、スイッチ104を“オフ”状態にする。調整状態表示部109は、通常状態であることを基準クロック発生装置101の外部に表示する。これにより、通常状態であることが判断される。
【0076】
通常状態時に演算部105は、ある一定周期で、デジタル入力値記憶部106より読み取った値をD/Aコンバータ107に入力し続ける。D/Aコンバータ107は、演算部105より入力されたデジタル入力値に対応したアナログ電圧を出力するので、高安定発振器108が周波数調整完了時の電圧値に対応した周波数で発振するために、基準クロック発生装置101は、リファレンスクロックfrと同一の周波数を無線基地局に供給する。
【0077】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【0078】
本発明の第1の効果は、無線基地局装置の基準クロック発生装置101の基準クロックfoを周波数カウンタを使用しないで調整できることである。
【0079】
その理由は、外部からリファレンスクロックfrを入力したとき、基準クロック発生装置101の内部で、リファレンスクロックfrと無線基地局装置の基準クロックfoを一致させるように動作し、周波数が一致した後に、調整完了を表示し制御電圧を記憶する為に、基準クロック発生装置101の調整状態表示部109を確認するだけで、周波数調整状態を判断することができるからである。
【0080】
本発明の第2の効果は、周波数調整後の無線基地局装置の基準クロックfoの品質を、外部からリファレンスクロックfrと比較して一定にすることができることである。
【0081】
その理由は、周波数調整時の位相差Pがある決められた期間「0」になった場合を演算部105にて判断するからである。
【0082】
本発明の第3の効果は、外部からリファレンスクロックfrを入力するだけで、周波数を自動調整するために、作業効率を上げることである。
【0083】
その理由は、外部からリファレンスクロックfrを入力するだけで、周波数を自動調整するために、手作業での調整時を必要としないからである。
【0084】
本発明の第4の効果は、一度に複数の無線基地局装置の基準クロック発生装置101の基準クロックfoを調整し、作業効率を上げることである。
【0085】
その理由を図3を参照して説明する。図3を参照するとクロック発生器からのリファレンスクロックを複数に分配し、分配した数のリファレンスクロックを基準クロック発生装置101に供給することで一度に複数の無線基地局装置の基準クロックfoを調整することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による基準クロック発生装置の一実施例を示すブロック構成図である。
【図2】本発明による第1の実施の形態におけるデジタルPLL回路動作時の位相比較クロックとアナログ出力と位相差の関係を示すタイミングチャートである。
【図3】複数の基準クロック発生装置の周波数を調整する方法を説明するブロック図である。
【図4】本発明の第2の実施の形態による基準クロック発生装置の一実施例を示すブロック構成図である。
【図5】本発明による第2の実施の形態におけるアナログPLL回路動作時の各クロックと位相差信号と制御電圧の関係を示すタイミングチャートである。
【図6】従来の基準クロック発生装置の構成例を示すブロック図である。
【符号の説明】
101、201…基準クロック発生装置
102…分周器A
103…分周器B
104…位相差比較部
105…演算部
106…デジタル入力値記憶部
107…D/Aコンバータ
108、202…高安定発振器
109…調整状態表示部
110、208…クロック発生器
111…入力信号検出部
112…位相比較器
113…ループフィルタ
114…スイッチ
115…A/Dコンバータ
203…制御電圧Vc
204…可変抵抗
205…調整器
207…周波数カウンタ
209…抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an automatic frequency adjustment method and an automatic frequency adjustment device for a reference clock generation device, and more particularly to a PLL (Phase Locked Loop) that receives a high-accuracy reference clock from an external source by using a highly stable oscillator inside the reference clock generation device. The present invention relates to an automatic frequency adjustment method and an automatic frequency adjustment apparatus for a reference clock generator that automatically adjusts a frequency by performing frequency synchronization by a circuit and storing a control voltage of a PLL circuit.
[0002]
More specifically, in FIG. 1, when the frequency is automatically adjusted according to the present invention, the reference clock generator 101 receives the reference clock fr output from the
[0003]
[Prior art]
FIG. 6 shows a configuration example of a first prior art of a reference clock generator in this type of technology.
[0004]
The reference clock generator 201 shown in FIG. 6 is different from FIG. 1 showing the block configuration of the reference clock generator according to the present invention in that a
[0005]
The
[0006]
Further, a
[0007]
The operation of the reference clock generator 201 shown in FIG. 6 at the time of frequency adjustment will be described below.
[0008]
When the frequency adjustment operator increases the resistance value of the
[0009]
Further, when the operator lowers the resistance value of the
[0010]
Therefore, the operator raises and lowers the resistance value of the
[0011]
Japanese Patent Application Laid-Open No. 63-070616, which is a second prior art, provides a correction circuit that corrects a clock frequency error by inputting a comparison clock and a storage circuit that stores a correction amount. There is disclosed a clock frequency adjustment circuit for automatically adjusting the clock frequency to reduce the adjustment time and eliminate human error.
[0012]
As a third prior art, Japanese Patent Application No. 2001-067268, which is filed by the same applicant as the present applicant, discloses that when a phase difference P becomes zero for a certain period of time, an arithmetic unit performs a phase synchronization process. And the digital input value VD at that time is stored in the digital input value storage unit. After that, a failure occurs in the power supply device due to an external factor such as a lightning strike, and the power supply supplied to the reference clock generator is determined. When the VBTS is momentarily interrupted, the arithmetic unit reads the digital input value VD from the digital input value storage unit and sets the digital input value VD in the D / A converter. A reference clock generator that can be set, can supply a reference clock fo having the same frequency after a momentary power failure as before the momentary power failure, and maintain a phase synchronization process is described.
[0013]
Japanese Patent Application Laid-Open No. H11-136632, which is a fourth prior art, discloses that when a PCR signal is input as reference information for generating a reference clock, the PCR signal is extracted by a PCR detector and the PCR signal is output. And a control voltage corresponding to the result of comparison with the output signal of the voltage controlled oscillator (VCO) is supplied to the VCO, whereby the VCO is controlled so that its output signal is phase-locked to the PCR signal, and the PCR signal is A clock generation device is disclosed in which a control voltage stored in a memory is supplied to a VCO when not input.
[0014]
[Problems to be solved by the invention]
However, the first prior art reference clock generator 201 has the following problems.
[0015]
The first problem is that there is a variation in quality due to manual adjustment of the operator and visual confirmation of the frequency.
[0016]
The second problem is that only one reference clock generator can be adjusted per worker, so that the time or labor required for frequency adjustment is required.
[0017]
A third problem is that since the frequency counter is used at the time of frequency adjustment, equipment costs required for the adjustment are required.
[0018]
In the configuration of the second prior art, the frequency division ratio is stored in the storage circuit, and the frequency according to the frequency division ratio is output. The difference is that adjustment is performed by changing the frequency of the stable oscillator 108 itself, and the digital value of the control voltage of the highly stable oscillator 108 is stored in the digital input
[0019]
Further, as a problem of the second prior art, there is no part for displaying the frequency adjustment state to the outside, so that an operator cannot easily judge the completion of the frequency adjustment.
[0020]
In the third prior art, a voltage value in a phase synchronization process set in a VCO is stored in a memory, and the voltage value stored in the memory is restored in the VCO when the power of the wireless base station device is restored after a momentary power failure. However, the clock frequency cannot be adjusted automatically.
[0021]
In a fourth prior art, the control voltage supplied to the VCO is stored in a memory, and when the PCR signal is momentarily interrupted, the control voltage stored in the memory is switched to the VCO and connected. Again, as in the third prior art, the adjustment of the clock frequency cannot be performed automatically.
[0022]
The present invention has been made in view of the above-described conventional circumstances, and accordingly, an object of the present invention is to provide a new reference clock generating device capable of solving the above-described drawbacks inherent in each of the above prior arts. An object of the present invention is to provide an automatic frequency adjustment method and an automatic frequency adjustment device.
[0023]
[Means for Solving the Problems]
In order to achieve the above object, a method for automatically adjusting the frequency of a reference clock generator according to the present invention is characterized in that, when a reference clock output from a clock generator is input to the reference clock generator, the input signal detector detects the reference clock. The arithmetic unit is notified that the clock is being input, and the arithmetic unit starts automatic frequency adjustment by the notification, and further, the arithmetic unit sets the phase difference obtained by the phase difference comparing unit to “0”. The D / A converter is controlled as described above, and when the state where the phase difference is “0” continues for a certain period of time, it is determined that the frequency adjustment has been completed, and the digital input value of the D / A converter at that time is digitally input. It is characterized in that the frequency of the reference clock generator in the radio base station is automatically adjusted by storing it in the value storage unit and arithmetically processing the control voltage of the voltage controlled oscillator using the PLL circuit. It is set to.
[0024]
At the same time as the arithmetic unit starts adjusting the frequency, the arithmetic unit transmits a signal indicating that the frequency is being adjusted to the adjustment state display unit and causes the adjustment state display unit to indicate that the device is in the frequency adjustment state outside the device, If it is determined that the frequency adjustment has been completed, a signal indicating that the frequency adjustment has been completed is transmitted to the adjustment state display unit, and the fact that the frequency adjustment has been completed is displayed outside the apparatus.
[0025]
In the present invention, The reference clock output from the clock generator is divided into a plurality of reference clocks, and the distributed number of reference clocks are supplied to a plurality of arranged reference clock generators, respectively, thereby simultaneously providing a plurality of reference clocks for a plurality of radio base station apparatuses. Can be adjusted.
[0026]
An automatic frequency adjustment device of a reference clock generation device according to the present invention includes a first frequency divider that inputs a reference clock output from a clock generator and converts the input reference clock into a first phase comparison clock; A second frequency divider for inputting a reference clock and converting it into a second phase comparison clock; inputting the first phase comparison clock, the second phase comparison clock, and the sampling clock to the first and second clocks; Phase comparison means for detecting a phase difference between the two phase comparison clocks and outputting the phase difference; a calculation means for inputting the phase difference and calculating a digital input value to be a control voltage of a high-stability oscillator, which will be described later; A digital input value storage unit for storing a value, a D / A converter for receiving the digital value and converting the digital input value to an analog output, Constructed and a highly stable oscillator for outputting a reference clock of a frequency of a radio base station apparatus corresponding to the voltage value of the analog output.
[0027]
It is desirable that the digital input value storage section is constituted by a nonvolatile memory such as a flash ROM.
[0028]
The reference clock can be used as the sampling clock.
[0029]
The automatic frequency adjustment device of the reference clock generation device according to the present invention further includes input signal detection means for detecting that a reference clock output from the clock generator has been input, and the reference signal generated by the input signal detection means. Adjustment state display means for displaying frequency adjustment state information and frequency adjustment completion information, which are determined and output by the arithmetic means which has been notified of the clock and started frequency adjustment in the arithmetic processing process, outside the apparatus, may be provided. it can.
[0030]
The automatic frequency adjustment device of the reference clock generation device according to the present invention also has a phase in which the reference clock output from the clock generator and the reference clock of the radio base station output from the high-stability oscillator described below are input and a phase difference signal is output. A comparator, a loop filter to which the phase difference signal is input and which outputs a control voltage of a high-stability oscillator to be described later, and a control voltage output from the loop filter to be turned on and off by an operation means to be described later A high-stability oscillator supplied through a switch to generate the reference clock; input signal detection means for outputting a reference clock status signal when the reference clock is detected; and inputting the reference clock status signal to perform frequency calculation processing Operation means for starting, and a control voltage which is an output of the loop filter, An A / D converter for generating a corresponding digital value and supplying the digital value to the arithmetic means; and a digitizing control voltage value output from the A / D converter being monitored by the arithmetic means for controlling the reference clock and a reference. A digital input value storage unit for storing a value of the control voltage at that time when a clock coincides and the value of the digitized control voltage has not changed for a certain period of time; and Adjustment for displaying outside that the normal state where the reference clock is not input, the fact that the reference clock is input to the input signal detecting means and the frequency adjustment state, and the fact that the frequencies match and the adjustment is completed state. Status display means; and, in the normal state after the completion of the adjustment completion state, the digital value writing at a certain period by the arithmetic means. It receives the digital values read from the part into an analog value comprised a D / A converter to be supplied to the high stability oscillator.
[0031]
The arithmetic unit switches the switch to an “off” state in a normal state in which the reference clock is not supplied to the input signal detecting unit.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0033]
[First Embodiment]
First, a first embodiment according to the present invention will be described in detail with reference to the drawings.
[0034]
FIG. 1 is a block diagram showing an example of the first embodiment according to the present invention.
[0035]
[Configuration of First Embodiment]
Referring to FIG. 1, a reference clock generator 101 receives a reference clock fr input from a
[0036]
The
[0037]
The
[0038]
The digital input
[0039]
The D /
[0040]
The high-stable oscillator 108 outputs the reference clock fo of the radio base station apparatus having a frequency corresponding to the voltage value of the analog output VA. When the analog output VA increases, the frequency of the reference clock fo increases and decreases. , The frequency of the reference clock fo decreases.
[0041]
The adjustment state display unit 109 distinguishes the three states of the frequency adjustment, the completion of the frequency adjustment, and the normal state based on the adjustment state signal input from the
[0042]
The input
[0043]
[Operation of First Embodiment]
Next, the operation of the first embodiment according to the present invention will be described.
[0044]
When the reference clock fr is not input to the reference clock generator 101 shown in FIG. 1, the input
[0045]
Next, a series of operations at the time of frequency adjustment will be described below.
[0046]
When adjusting the frequency, the reference clock fr output from the
[0047]
Next, the operation inside the reference clock generator 101 in the frequency adjustment state will be described below.
[0048]
When the reference clock fr is input, the
[0049]
Therefore, the value of the analog output VA also increases.
[0050]
When the value of the analog output VA increases, the frequency of the reference clock fo of the wireless base station device also increases, and as a result, the phase difference P also increases.
[0051]
When the phase difference P is positive, the
[0052]
Therefore, the value of the analog output VA decreases. When the value of the analog output VA decreases, the frequency of the reference clock fo of the radio base station device also decreases, and as a result, the phase difference P also decreases.
[0053]
When the above operations are continuously performed, as shown in FIG. 2, the phase difference between the phase comparison clock frc and the phase comparison clock foc eventually slightly changes near zero.
[0054]
As a result, the reference clock fo of the wireless base station device is in a state of being synchronized with the reference clock fr input from the
[0055]
When the phase difference P has become “0” for a certain period, the
[0056]
The adjustment state display unit 109 displays the adjustment completion state outside the reference clock. At this time, the adjustment state display unit 109 determines that the adjustment is completed, and the input of the reference clock fr from the
[0057]
Since the reference clock fr has not been input, the
[0058]
In the normal state, the
[0059]
Thereby, the reference clock generator 101 can supply the same frequency as the reference clock fr to the radio base station.
[0060]
[Second embodiment]
Next, a second embodiment according to the present invention will be described in detail with reference to the drawings.
[0061]
FIG. 4 is a block diagram showing an example of the second embodiment according to the present invention.
[0062]
[Configuration of the Second Embodiment]
Referring to FIG. 4, in the second embodiment of the present invention, the phase synchronization of the reference clock fr and the reference clock fo of the radio base station is performed using an analog PLL circuit.
[0063]
The second embodiment shown in FIG. 4 includes a frequency divider A102, a frequency divider B103, and a phase
[0064]
The
[0065]
When the reference clock fr is not input to the reference clock generator 101 shown in FIG. 4, the input
[0066]
The adjustment state display unit 109 displays the normal state outside the reference clock generator 101. The operator performing the frequency adjustment visually checks the adjustment state display unit 109 and determines that the state is the normal state.
[0067]
When adjusting the frequency, the reference clock fr output from the
[0068]
Since the reference clock fr has been input, the
[0069]
[Operation of Second Embodiment]
Next, the internal operation of the reference clock generator 101 in the frequency adjustment state will be described below with reference to FIG.
[0070]
The
[0071]
If the rise of the reference clock fo is earlier than the rise of the reference clock fr, the
[0072]
By performing the operations described above continuously, the phases of the reference clock fr and the reference clock fo match, so that the frequencies match. At that time, the voltage value of the control voltage Vc becomes substantially constant.
[0073]
The
[0074]
The adjustment state display unit 109 displays the adjustment completion state outside the reference clock. At this time, the adjustment state display unit 109 is checked, it is determined that the adjustment is completed, and the input of the reference clock fr to the reference clock generator 101 is stopped.
[0075]
At that time, since the reference clock fr has not been input, the
[0076]
In the normal state, the
[0077]
【The invention's effect】
The present invention is configured and operates as described above, and according to the present invention, the following effects can be obtained.
[0078]
A first effect of the present invention is that the reference clock fo of the reference clock generator 101 of the wireless base station device can be adjusted without using a frequency counter.
[0079]
The reason is that, when the reference clock fr is input from the outside, the reference clock generator 101 operates so that the reference clock fr and the reference clock fo of the radio base station apparatus coincide with each other. This is because the frequency adjustment state can be determined only by checking the adjustment state display unit 109 of the reference clock generator 101 in order to display the completion and store the control voltage.
[0080]
A second effect of the present invention is that the quality of the reference clock fo of the radio base station apparatus after the frequency adjustment can be made constant as compared with an external reference clock fr.
[0081]
The reason is that the
[0082]
A third effect of the present invention is to increase the working efficiency because the frequency is automatically adjusted only by inputting the reference clock fr from the outside.
[0083]
The reason is that only the reference clock fr is input from the outside, and no manual adjustment is required to automatically adjust the frequency.
[0084]
A fourth effect of the present invention is to adjust the reference clock fo of the reference clock generators 101 of a plurality of wireless base station devices at a time, thereby increasing work efficiency.
[0085]
The reason will be described with reference to FIG. Referring to FIG. 3, the reference clock from the clock generator is distributed to a plurality, and the distributed number of reference clocks are supplied to the reference clock generator 101 to adjust the reference clocks fo of the plurality of radio base station apparatuses at once. be able to.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a reference clock generator according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing a relationship between a phase comparison clock, an analog output, and a phase difference during operation of the digital PLL circuit according to the first embodiment of the present invention.
FIG. 3 is a block diagram illustrating a method for adjusting the frequencies of a plurality of reference clock generators.
FIG. 4 is a block diagram showing an example of a reference clock generator according to a second embodiment of the present invention.
FIG. 5 is a timing chart showing a relationship between each clock, a phase difference signal, and a control voltage when an analog PLL circuit operates in a second embodiment of the present invention.
FIG. 6 is a block diagram illustrating a configuration example of a conventional reference clock generator.
[Explanation of symbols]
101, 201: Reference clock generator
102: frequency divider A
103 ... frequency divider B
104: phase difference comparison unit
105 arithmetic unit
106: Digital input value storage unit
107 ... D / A converter
108, 202: Highly stable oscillator
109 ... adjustment state display section
110, 208 ... clock generator
111 ... input signal detection unit
112 ... phase comparator
113 ... Loop filter
114 ... Switch
115 ... A / D converter
203: control voltage Vc
204: Variable resistance
205 ... Adjuster
207 ... frequency counter
209 ... resistance
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