JP3592291B2 - Automatic frequency adjustment method and automatic frequency adjustment device for reference clock generator - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、基準クロック発生装置の周波数自動調整方法及び周波数自動調整装置に関し、特に、基準クロック発生装置内部の高安定発振器を、外部から高精度のリファレンスクロックを入力し、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路によって周波数同期を行い、ＰＬＬ回路の制御電圧を記憶させることで、周波数を自動調整する基準クロック発生装置の周波数自動調整方法及び周波数自動調整装置に関する。
【０００２】
本発明は、更に詳しくは、図１において、本発明による周波数の自動調整を行う場合に、基準クロック発生装置１０１には、クロック発生器１１０より出力されるリファレンスクロックｆｒが入力され、これにより、入力信号検出部１１１は、リファレンスクロックが入力されていることを演算部１０５に通知し、このとき、演算部１０５は、周波数の調整を開始すると同時に、調整状態表示部１０９へ周波数調整中の信号を送信し、これにより、調整状態表示部１０９は、装置の外部に周波数調整状態であることを表示し、また、演算部１０５では、位相差比較部１０４より得られた位相差Ｐを「０」にするように、Ｄ／Ａコンバータ１０７を制御し、演算部１０５は、ある一定期間位相差Ｐが「０」の状態が続いた場合に、周波数調整を完了したと判断して、そのときのＤ／Ａコンバータ１０７のデジタル入力値を、デジタル入力記憶部１０６に記憶し、同時に調整状態表示部１０９へ周波数調整完了の信号を送信し、これにより、調整状態表示部１０９は、装置の外部に周波数調整完了状態であることを表示する基準クロック発生装置の自動調整方法である。
【０００３】
【従来の技術】
この種の技術における基準クロック発生装置の第１の先行技術の構成例を図６に示す。
【０００４】
図６に示された基準クロック発生装置２０１は、本発明に係る基準クロック発生装置のブロック構成を示した図１と比較して、分周器Ａ１０２、分周器Ｂ１０３、位相比較部１０４、演算部１０５、デジタル入力値記憶部１０６、Ｄ／Ａコンバータ１０７、調整状態表示部１０９を有していない点と、可変抵抗２０４、抵抗２０９を有する点で異なる。
【０００５】
可変抵抗２０４は、抵抗２０９と電源に接続されている。抵抗２０９は、可変抵抗２０４とグランドに接続されている。可変抵抗２０４と抵抗２０９の接続部分の電圧を高安定発振器２０２の制御電圧Ｖｃ２０３とする。
【０００６】
また、基準クロック発生装置２０１の外部に周波数カウンタ２０７と調整器２０５を用意する。周波数カウンタ２０７には、クロック発生器２０８より出力されたリファレンスクロックｆｒと無線基地局の基準クロックｆｏが入力され、無線基地局の基準クロックｆｏの値が表示される。調整器２０５は、可変抵抗２０４の抵抗値を変えることができる。
【０００７】
図６に示した基準クロック発生装置２０１の周波数調整時の動作を以下に説明する。
【０００８】
周波数調整作業者が調整器２０５を使用して、可変抵抗２０４の抵抗値を上げると、電源と電圧Ｖｃ間の電圧降下が大きくなるために、高安定発振器２０２の制御電圧Ｖｃ２０３の電圧値が下がる。すると、高安定発振器２０２より出力される無線基地局装置の基準クロックｆｏの周波数が下がるために、周波数カウンタ２０７に表示される値も下がる。
【０００９】
また、作業者が調整器２０５を使用して、可変抵抗２０４の抵抗値を下げると、電源と電圧Ｖｃ間の電圧降下が小さくなるために、高安定発振器２０２の制御電圧Ｖｃ２０３の電圧値が上がる。すると、高安定発振器２０２より出力される無線基地局装置の基準クロックｆｏの周波数が上がるために、周波数カウンタ２０７に表示される値も上がる。
【００１０】
よって、作業者は、調整器２０５を利用して、可変抵抗２０４の抵抗値を上げ下げし、周波数カウンタ２０７に表示された周波数を目視することで、基準クロック発生装置２０１より出力される無線基地局装置の基準クロックｆｏを目的の周波数に調整することができる。
【００１１】
次に第２の先行技術として挙げられる特開昭６３−０７０６１６号公報には、比較クロックを入力してクロック周波数誤差を補正する補正回路と、補正量を記憶する記憶回路とを設けることにより、クロック周波数の調整を自動的に行って調整時間の短縮と人的誤差の排除を図ることを目的としたクロック周波数調整回路が開示されている。
【００１２】
第３の先行技術として挙げられる、本出願人と同一出願人の出願に係る特願２００１−０６７２６８号明細書には、位相差Ｐがある一定期間０になった場合に演算部は位相同期過程と判断し、その時のデジタル入力値ＶＤをデジタル入力値記憶部にて記憶し、その後、落雷などの外的要因により、電源発生装置に障害が生じて、基準クロック発生装置に供給している電源ＶＢＴＳが瞬断した場合に、演算部がデジタル入力値記憶部からデジタル入力値ＶＤを読み取り、Ｄ／Ａコンバータに設定することで、電圧制御型発振器（ＶＣＯ）に電源瞬断前の電圧値を設定できるために、電源瞬断後に電源瞬断前と同じ周波数の基準クロックｆｏを供給することができ、位相同期過程を保持ことができる基準クロック発生装置が記載されている。
【００１３】
更に第４の先行技術として挙げられる特開平１１−１３６６３２号公報には、基準クロック生成のためのリファレンス情報としてのＰＣＲ信号が入力されているときには、ＰＣＲ検出器でＰＣＲ信号が抽出され、ＰＣＲ信号と、電圧制御発振器（ＶＣＯ）の出力信号との比較結果に応じた制御電圧がＶＣＯに供給され、これにより、ＶＣＯは、その出力信号がＰＣＲ信号に位相ロックするように制御され、ＰＣＲ信号が入力されないときには、メモリに記憶された制御電圧がＶＣＯに供給されるクロック生成装置、が開示されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、叙上の第１の先行技術による基準クロック発生装置２０１には下記の如き問題点があった。
【００１５】
第１の問題点は、作業者の手作業による調整、及び目視による周波数の確認のために品質のばらつきが生じることである。
【００１６】
第２の問題点は、作業者１人に付き１つの基準クロック発生装置しか調整することができないために、周波数調整に要する時間あるいは人手を要することである。
【００１７】
第３の問題点は、周波数調整時に周波数カウンタを使用するために、調整に要する設備費がかかることである。
【００１８】
上記第２の先行技術の構成は、記憶回路に分周比を記憶して、その分周比に従った周波数を出力する点に対して、本発明では、ＰＬＬ回路の制御電圧を用いて高安定発振器１０８自体の周波数を変更して調整を行い、デジタル入力値記憶部１０６に高安定発振器１０８の制御電圧のデジタル値を記憶する点で異なっている。
【００１９】
また、上記第２の先行技術の問題点として、周波数調整状態を外部に表示する部分がないために、作業者が容易に周波数調整完了を判断することができない点が挙げられる。
【００２０】
第３の先行技術は、ＶＣＯに設定した位相同期過程における電圧値をメモリに記憶しておき、無線基地局装置の電源が瞬断した後に復旧した際にメモリに記憶された電圧値をＶＣＯに供給するものであるが、クロック周波数の調整を自動的に行うことはできない。
【００２１】
また第４の先行技術は、ＶＣＯに供給される制御電圧をメモリに記憶しておき、ＰＣＲ信号が瞬断した時に、メモリに格納されている制御電圧をＶＣＯに切り替え接続するものであるが、第３の先行技術と同様にやはりクロック周波数の調整を自動的に行うことはできない。
【００２２】
本発明は、従来の上記実情に鑑みてなされたものであり、従って本発明の目的は、叙上の各先行技術に内在する上記諸欠点を解決することを可能とした基準クロック発生装置の新規な周波数の自動調整方法及び周波数の自動調整装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成する為に、本発明に係る基準クロック発生装置の周波数自動調整方法は、基準クロック発生装置にクロック発生器により出力されるリファレンスクロックが入力されたときに入力信号検出部は該リファレンスクロックが入力されていることを演算部に通知し、該通知により該演算部は周波数の自動調整を開始し、更に前記演算部は位相差比較部より得られた位相差を「０」にするようにＤ／Ａコンバータを制御し、ある一定期間位相差が「０」の状態が続いた場合に周波数調整を完了したと判断してその際の前記Ｄ／Ａコンバータのデジタル入力値をデジタル入力値記憶部に記憶し、ＰＬＬ回路を使用して電圧制御発振器の制御電圧を演算処理することで無線基地局内の基準クロック発生装置の周波数を自動調整することを特徴としている。
【００２４】
前記演算部が周波数の調整を開始すると同時に、該演算部は調整状態表示部に周波数調整中の信号を送信して該調整状態表示部に装置の外部に周波数調整状態であることを表示させ、前記周波数調整が完了したと判断した場合には、前記調整状態表示部に周波数調整完了の信号を送信して装置の外部に周波数調整完了状態であることを表示させる。
【００２５】
本発明においては、クロック発生器から出力されるリファレンスクロックを複数に分配し、該分配された数のリファレンスクロックを、複数個配置された基準クロック発生装置にそれぞれ供給することで同時に複数の無線基地局装置の基準クロックを調整することができる。
【００２６】
本発明に係る基準クロック発生装置の周波数自動調整装置は、クロック発生器から出力されるリファレンスクロックを入力し、第１の位相比較クロックに変換する第１の分周器と、無線基地局装置の基準クロックを入力し第２の位相比較クロックに変換する第２の分周器と、前記第１の位相比較クロックと前記第２の位相比較クロックとサンプリングクロックとを入力して前記第１及び第２の位相比較クロックの位相差を検出し位相差を出力する位相比較手段と、前記位相差を入力し後記高安定発振器の制御電圧となるデジタル入力値を演算処理する演算手段と、前記デジタル入力値を記憶するデジタル入力値記憶部と、前記デジタル値を入力し該デジタル入力値をアナログ出力に変換するＤ／Ａコンバータと、前記アナログ出力を入力し該アナログ出力の電圧値に対応した周波数の無線基地局装置の基準クロックを出力する高安定発振器とを備えて構成される。
【００２７】
前記デジタル入力値記憶部はフラッシュＲＯＭ等の不揮発性メモリにより構成されることが望ましい。
【００２８】
前記サンプリングクロックとして前記リファレンスクロックを使用することができる。
【００２９】
本発明に係る基準クロック発生装置の周波数自動調整装置は、更に、前記クロック発生器から出力されるリファレンスクロックが入力されたことを検出する入力信号検出手段を設け、該入力信号検出手段による前記リファレンスクロックの入力を通知されて周波数の調整を開始した前記演算手段が演算処理過程で判断して出力する周波数調整状態情報及び周波数調整完了情報を装置の外部に表示する調整状態表示手段を設けることができる。
【００３０】
本発明に係る基準クロック発生装置の周波数自動調整装置はまた、クロック発生器より出力されるリファレンスクロックと後記高安定発振器より出力される無線基地局の基準クロックが入力され位相差信号を出力する位相比較器と、前記位相差信号が入力され後記高安定発振器の制御電圧を出力するループフィルタと、該ループフィルタから出力される制御電圧を後記演算手段によって“オン”、“オフ”状態にされるスイッチを介して供給され前記基準クロックを発生する高安定発振器と、前記基準クロックを検出した時にリファレンスクロック状態信号を出力する入力信号検出手段と、前記リファレンスクロック状態信号を入力して周波数演算処理を開始する演算手段と、前記ループフィルタの出力である制御電圧が入力され該制御電圧に対応したデジタル値を発生して前記演算手段に供給するＡ／Ｄコンバータと、該Ａ／Ｄコンバータより出力されるデジタル化された制御電圧の値を前記演算手段により監視し前記リファレンククロックと基準クロックが一致して該デジタル化された制御電圧の値がある一定期間変化がなかった場合にそのときの該制御電圧の値が記憶されるデジタル入力値記憶部と、前記入力信号検出手段に前記リファレンスクロックが入力されていない通常状態であること、前記入力信号検出手段に前記リファレンスクロックが入力されて周波数調整状態であること及び周波数が一致して調整完了状態であることを外部に表示する調整状態表示手段と、前記調整完了状態が経過して前記通常状態時に、前記演算手段によりある一定周期で前記デジタル値記憶部より読み取られたデジタル値を入力しアナログ値に変換して前記高安定発振器に供給するＤ／Ａコンバータとを備えて構成される。
【００３１】
前記演算手段は、前記入力信号検出手段に前記リファレンスクロックが供給されていない通常状態時に前記スイッチを“オフ”状態に切り替える。
【００３２】
【発明の実施の形態】
次に、本発明をその好ましい各実施の形態について図面を参照しながら詳細に説明する。
【００３３】
【第１の実施の形態】
先ず、本発明による第１の実施の形態について図面を参照して詳細に説明する。
【００３４】
図１は本発明による第１の実施の形態の一実施例を示すブロック構成図である。
【００３５】
【第１の実施の形態の構成】
図１を参照するに、基準クロック発生装置１０１は、クロック発生器１１０より入力されるリファレンスクロックｆｒを入力し、位相比較クロックｆｒｃに変換する分周器Ａ１０２と、無線基地局装置の基準クロックｆｏを入力し位相比較クロックｆｏｃに変換する分周器Ｂ１０３と、位相比較クロックｆｒｃと位相比較クロックｆｏｃとサンプリングクロックｆｓを入力し位相比較クロックｆｒｃと位相比較クロックｆｏｃの位相差を検出し位相差Ｐを出力する位相比較器１０４と、位相差Ｐを入力しデジタル入力値ＶＤを制御する演算部１０５と、デジタル入力値ＶＤを記憶するデジタル入力値記憶部１０６と、デジタル入力値ＶＤを入力しデジタル入力ＶＤをアナログ出力ＶＡに変換するＤ／Ａコンバータ１０７と、アナログ出力ＶＡを入力し無線基地局の基準クロックｆｏを出力する高安定発振器１０８と、演算部１０５より出力される調整状態信号を入力し調整状態を基準クロック発生装置１０１の外部に表示する調整状態表示部１０９と、リファレンスクロックｆｒの入力状態を演算部１０５に通知する入力信号検出部１１１とを含む。
【００３６】
位相比較部１０４は、位相比較クロックｆｒｃに対して、位相比較クロックｆｏｃが遅れた場合に位相差Ｐの値を負にして、進んでいる場合には位相差Ｐの値を正にする。
【００３７】
演算部１０５は、入力された位相差Ｐの値が負の場合には、デジタル入力ＶＤを増加させ、正の場合には、デジタル入力ＶＤを減少させる。
【００３８】
デジタル入力値記憶部１０６は、演算部１０５の出力、即ちＤ／Ａコンバータ１０７のデジタル入力ＶＤを記憶するものであり、フラッシュＲＯＭ等の不揮発性メモリが使用されて、電源断の場合でも、記憶されたデジタル入力値ＶＤは消去されない。
【００３９】
Ｄ／Ａコンバータ１０７は、デジタル入力ＶＤが増加した場合には、アナログ出力ＶＡを増加させ、減少した場合にはアナログ出力ＶＡを減少させる。
【００４０】
高安定発振器１０８は、アナログ出力ＶＡの電圧値に対応した周波数の無線基地局装置の基準クロックｆｏを出力し、アナログ出力ＶＡが増加した場合に、基準クロックｆｏの周波数は高くなり、減少した場合には基準クロックｆｏの周波数は低くなる。
【００４１】
調整状態表示部１０９は、演算部１０５より入力される調整状態信号によって、周波数調整中、周波数調整完了、通常状態の３つの状態を区別して、基準クロック発生装置１０１の外部に表示する。
【００４２】
入力信号検出部１１１は、基準クロック発生装置１０１にリファレンスクロックｆｒが入力されている時、あるいは入力されていない時の２つの状態を区別して、演算部１０５にリファレンスクロック状態信号を入力する。
【００４３】
【第１の実施の形態の動作】
次に、本発明に係る第１の実施の形態の動作について説明する。
【００４４】
図１に示された基準クロック発生装置１０１にリファレンスクロックｆｒが入力されていないときには、入力信号検出部１１１は、リファレンスクロックｆｒが入力されていないことを演算部１０５に通知する。演算部１０５は、リファレンスクロックｆｒが入力されていないので、調整状態表示部１０９に通常状態であることを通知し、調整状態表示部１０９は通常状態であることを基準クロック発生装置１０１の外部に表示する。これにより、通常状態であることが判断される。
【００４５】
次に、周波数調整時の一連の動作を以下に説明する。
【００４６】
周波数調整を行う場合には、クロック発生器１１０から出力されるリファレンスクロックｆｒは基準クロック発生装置１０１に入力される。そのときに、入力信号検出部１１１は、リファレンスクロックｆｒが入力されていることを演算部１０５に通知する。演算部１０５は、リファレンスクロックｆｒが入力されているので、調整状態表示部１０９に周波数調整状態であることを通知する。調整状態表示部１０９は、周波数調整状態であることを基準クロック発生装置１０１の外部に表示する。これにより、周波数調整状態であることが判断される。
【００４７】
次に、周波数調整状態時の基準クロック発生装置１０１内部の動作を以下に説明する。
【００４８】
リファレンスクロックｆｒが入力されると位相差比較部１０４は、基準クロックｆｏとリファレンスクロックｆｒの位相差を検出し、位相差Ｐを演算部１０５に出力する。位相差Ｐが負の場合には、演算部１０５はデジタル入力値ＶＤを増加させるように動作する。
【００４９】
従って、アナログ出力ＶＡの値も増加する。
【００５０】
アナログ出力ＶＡの値が増加すると無線基地局装置の基準クロックｆｏの周波数も高くなるので、その結果、位相差Ｐも増加することになる。
【００５１】
位相差Ｐが正の場合には、演算部１０５はデジタル入力値ＶＤを減少させるように動作する。
【００５２】
従って、アナログ出力ＶＡの値が減少する。アナログ出力ＶＡの値が減少すると無線基地局装置の基準クロックｆｏの周波数も低くなるので、その結果、位相差Ｐも減少することになる。
【００５３】
以上の動作を連続的に行うと、図２に示すように、やがて、位相比較クロックｆｒｃと位相比較クロックｆｏｃの位相差が０付近で微少に変動するようになる。
【００５４】
その結果、無線基地局装置の基準クロックｆｏは、クロック発生器１１０より入力されるリファレンスクロックｆｒに同期している状態になる。
【００５５】
位相差Ｐがある一定期間「０」になった場合には、演算部１０５は、クロック発生器１１０より入力されたリファレンスクロックｆｒと無線基地局装置の基準クロックｆｏの周波数が一致したと判断し、そのときのデジタル入力値ＶＤを、デジタル入力値記憶部１０６に記憶し、調整完了状態であることを調整状態信号にて、調整状態表示部１０９に入力する。
【００５６】
調整状態表示部１０９は、調整完了状態であることを基準クロック外部に表示する。そのときには、調整状態表示部１０９によって、調整完了状態であることが判断され、クロック発生器１１０からの基準クロック発生装置１０１へのリファレンスクロックｆｒの入力は止められる。
【００５７】
リファレンスクロックｆｒが入力されていないので、演算部１０５は、調整状態表示部１０９に通常状態であることを通知し、調整状態表示部１０９は、通常状態であることを基準クロック発生装置１０１の外部に表示する。これにより、通常状態であることが判断される。
【００５８】
通常状態時に演算部１０５は、ある一定周器で、デジタル入力値より読み取った値をＤ／Ａコンバータ１０７に入力し続ける。Ｄ／Ａコンバータ１０７は、演算部１０５より入力されたデジタル入力値に対応したアナログ電圧を出力するために、高安定発振器１０８が周波数調整完了時の電圧値に対応した周波数で発振する。
【００５９】
これにより、基準クロック発生装置１０１は、リファレンスクロックｆｒと同一の周波数を無線基地局に供給することができる。
【００６０】
【第２の実施の形態】
次に、本発明による第２の実施の形態について図面を参照しながら詳細に説明する。
【００６１】
図４は、本発明による第２の実施の形態の一実施例を示すブロック構成図である。
【００６２】
【第２の実施の形態の構成】
図４を参照するに、本発明による第２の実施の形態では、アナログＰＬＬ回路を使用してリファレンスクロックｆｒと無線基地局の基準クロックｆｏの位相同期を行っている。
【００６３】
図４に示された第２の実施の形態は、図１に示された第１の実施の形態と比較して、分周器Ａ１０２、分周器Ｂ１０３、位相差比較部１０４を有していない点と、位相比較器１１２、ループフィルタ１１３、スイッチ１１４、Ａ／Ｄコンバータ１１５を有する点で異なる。
【００６４】
位相比較器１１２には、クロック発生器１１０より出力されるリファレンスクロックｆｒと高安定発振器１０８により出力される無線基地局の基準クロックｆｏが入力され、位相差信号ＰＤを出力する。ループフィルタ１１３には、位相差信号ＰＤが入力され、高安定発振器１０８の制御電圧Ｖｃを出力する。スイッチ１１４は、演算部１０５によって、“オン”あるいは“オフ”状態になる。Ａ／Ｄコンバータ１１５には、制御電圧Ｖｃが入力され、Ａ／Ｄコンバータ１１５は入力された電圧値に対応したデジタル値Ｖｃｄを演算部１０５へ出力する。
【００６５】
図４に示された基準クロック発生装置１０１にリファレンスクロックｆｒが入力されていないときには、入力信号検出部１１１は、リファレンスクロックｆｒが入力されていないことを演算部１０５に通知する。演算部１０５は、リファレンスクロックｆｒが入力されていないので、調整状態表示部１０９に通常状態であることを通知し、スイッチ１０４を“オフ”状態にする。
【００６６】
調整状態表示部１０９は、通常状態であることを基準クロック発生装置１０１の外部に表示する。周波数調整を行う作業者は、調整状態表示部１０９を目視し、通常状態であることを判断する。
【００６７】
周波数調整を行う場合には、クロック発生器１１０から出力されるリファレンスクロックｆｒを基準クロック発生装置１０１に入力する。そのとき、入力信号検出部１１１は、リファレンスクロックｆｒが入力されていることを演算部１０５に通知する。
【００６８】
演算部１０５は、リファレンスクロックｆｒが入力されているので、調整状態表示部１０９に周波数調整状態であることを通知し、スイッチ１０４を“オン”状態にする。調整状態表示部１０９は、周波数調整状態であることを基準クロック発生装置１０１の外部に表示する。これにより、周波数調整状態であることが判断される。
【００６９】
【第２の実施の形態の動作】
次に、周波数調整状態時の基準クロック発生装置１０１の内部の動作を図５を使用して以下に説明する。
【００７０】
位相比較器１１２は、リファレンスクロックｆｒと無線基地局の基準クロックｆｏとを比較し、リファレンスクロックｆｒの立ち上がりより基準クロックｆｏの立ち上がりが遅れている場合には、正パルスの位相差信号ＰＤ（＋）を出力する。正パルスの位相差信号ＰＤ（＋）が入力された場合には、ループフィルタ１１３は、その出力である制御電圧Ｖｃの電圧値を増加させる。制御電圧Ｖｃの電圧値が増加すると、高安定発振器１０８の周波数が増加する。
【００７１】
また、リファレンスクロックｆｒの立ち上がりより基準クロックｆｏの立ち上がりが進んでいる場合には、位相比較器１１２は、負パルスの位相差信号ＰＤ（−）を出力する。負パルスの位相差信号ＰＤ（−）が入力された場合には、ループフィルタ１１３は、制御電圧Ｖｃの電圧値を減少させる。
【００７２】
以上に示した動作を連続的に行うことで、リファレンスクロックｆｒと基準クロックｆｏの位相が一致するので、周波数が一致する。そのとき、制御電圧Ｖｃの電圧値はほぼ一定となる。
【００７３】
演算部１０５は、Ａ／Ｄコンバータ１１５より出力される制御電圧Ｖｃをデジタル変換された値Ｖｃｄの値を監視し、デジタル電圧Ｖｃｄの値がある一定期間変化が無かった場合に、そのときのデジタル電圧Ｖｃｄの値を、デジタル入力値記憶部１０６に記憶し、調整完了状態であることを調整状態信号にて、調整状態表示部１０９に入力し、スイッチ１０４を“オフ”状態にする。
【００７４】
調整状態表示部１０９は、調整完了状態であることを基準クロック外部に表示する。そのとき、調整状態表示部１０９を確認し、調整完了状態であることを判断し、基準クロック発生装置１０１へのリファレンスクロックｆｒの入力を止める。
【００７５】
そのときには、リファレンスクロックｆｒが入力されていないので、演算部１０５は、調整状態表示部１０９に通常状態であることを通知し、スイッチ１０４を“オフ”状態にする。調整状態表示部１０９は、通常状態であることを基準クロック発生装置１０１の外部に表示する。これにより、通常状態であることが判断される。
【００７６】
通常状態時に演算部１０５は、ある一定周期で、デジタル入力値記憶部１０６より読み取った値をＤ／Ａコンバータ１０７に入力し続ける。Ｄ／Ａコンバータ１０７は、演算部１０５より入力されたデジタル入力値に対応したアナログ電圧を出力するので、高安定発振器１０８が周波数調整完了時の電圧値に対応した周波数で発振するために、基準クロック発生装置１０１は、リファレンスクロックｆｒと同一の周波数を無線基地局に供給する。
【００７７】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【００７８】
本発明の第１の効果は、無線基地局装置の基準クロック発生装置１０１の基準クロックｆｏを周波数カウンタを使用しないで調整できることである。
【００７９】
その理由は、外部からリファレンスクロックｆｒを入力したとき、基準クロック発生装置１０１の内部で、リファレンスクロックｆｒと無線基地局装置の基準クロックｆｏを一致させるように動作し、周波数が一致した後に、調整完了を表示し制御電圧を記憶する為に、基準クロック発生装置１０１の調整状態表示部１０９を確認するだけで、周波数調整状態を判断することができるからである。
【００８０】
本発明の第２の効果は、周波数調整後の無線基地局装置の基準クロックｆｏの品質を、外部からリファレンスクロックｆｒと比較して一定にすることができることである。
【００８１】
その理由は、周波数調整時の位相差Ｐがある決められた期間「０」になった場合を演算部１０５にて判断するからである。
【００８２】
本発明の第３の効果は、外部からリファレンスクロックｆｒを入力するだけで、周波数を自動調整するために、作業効率を上げることである。
【００８３】
その理由は、外部からリファレンスクロックｆｒを入力するだけで、周波数を自動調整するために、手作業での調整時を必要としないからである。
【００８４】
本発明の第４の効果は、一度に複数の無線基地局装置の基準クロック発生装置１０１の基準クロックｆｏを調整し、作業効率を上げることである。
【００８５】
その理由を図３を参照して説明する。図３を参照するとクロック発生器からのリファレンスクロックを複数に分配し、分配した数のリファレンスクロックを基準クロック発生装置１０１に供給することで一度に複数の無線基地局装置の基準クロックｆｏを調整することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による基準クロック発生装置の一実施例を示すブロック構成図である。
【図２】本発明による第１の実施の形態におけるデジタルＰＬＬ回路動作時の位相比較クロックとアナログ出力と位相差の関係を示すタイミングチャートである。
【図３】複数の基準クロック発生装置の周波数を調整する方法を説明するブロック図である。
【図４】本発明の第２の実施の形態による基準クロック発生装置の一実施例を示すブロック構成図である。
【図５】本発明による第２の実施の形態におけるアナログＰＬＬ回路動作時の各クロックと位相差信号と制御電圧の関係を示すタイミングチャートである。
【図６】従来の基準クロック発生装置の構成例を示すブロック図である。
【符号の説明】
１０１、２０１…基準クロック発生装置
１０２…分周器Ａ
１０３…分周器Ｂ
１０４…位相差比較部
１０５…演算部
１０６…デジタル入力値記憶部
１０７…Ｄ／Ａコンバータ
１０８、２０２…高安定発振器
１０９…調整状態表示部
１１０、２０８…クロック発生器
１１１…入力信号検出部
１１２…位相比較器
１１３…ループフィルタ
１１４…スイッチ
１１５…Ａ／Ｄコンバータ
２０３…制御電圧Ｖｃ
２０４…可変抵抗
２０５…調整器
２０７…周波数カウンタ
２０９…抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an automatic frequency adjustment method and an automatic frequency adjustment device for a reference clock generation device, and more particularly to a PLL (Phase Locked Loop) that receives a high-accuracy reference clock from an external source by using a highly stable oscillator inside the reference clock generation device. The present invention relates to an automatic frequency adjustment method and an automatic frequency adjustment apparatus for a reference clock generator that automatically adjusts a frequency by performing frequency synchronization by a circuit and storing a control voltage of a PLL circuit.
[0002]
More specifically, in FIG. 1, when the frequency is automatically adjusted according to the present invention, the reference clock generator 101 receives the reference clock fr output from the clock generator 110 in FIG. The input signal detection unit 111 notifies the calculation unit 105 that the reference clock has been input. At this time, the calculation unit 105 starts adjusting the frequency and simultaneously displays the signal indicating that the frequency is being adjusted to the adjustment state display unit 109. The adjustment state display unit 109 displays that the apparatus is in the frequency adjustment state outside the apparatus, and the calculation unit 105 displays the phase difference P obtained from the phase difference comparison unit 104 as “0”. The D / A converter 107 is controlled so that the phase difference P remains “0” for a certain period of time. It is determined that the adjustment has been completed, and the digital input value of the D / A converter 107 at that time is stored in the digital input storage unit 106, and at the same time, a signal indicating that the frequency adjustment has been completed is transmitted to the adjustment state display unit 109. The status display unit 109 is an automatic adjustment method of the reference clock generation device that indicates that the frequency adjustment is completed outside the device.
[0003]
[Prior art]
FIG. 6 shows a configuration example of a first prior art of a reference clock generator in this type of technology.
[0004]
The reference clock generator 201 shown in FIG. 6 is different from FIG. 1 showing the block configuration of the reference clock generator according to the present invention in that a frequency divider A 102, a frequency divider B 103, a phase comparator 104, an arithmetic The difference is that the unit 105, the digital input value storage unit 106, the D / A converter 107, and the adjustment state display unit 109 are not provided, and the variable resistor 204 and the resistor 209 are provided.
[0005]
The variable resistor 204 is connected to the resistor 209 and a power supply. The resistor 209 is connected to the variable resistor 204 and the ground. The voltage at the connection between the variable resistor 204 and the resistor 209 is defined as the control voltage Vc203 of the high stability oscillator 202.
[0006]
Further, a frequency counter 207 and an adjuster 205 are prepared outside the reference clock generator 201. The frequency counter 207 receives the reference clock fr output from the clock generator 208 and the reference clock fo of the radio base station, and displays the value of the reference clock fo of the radio base station. The adjuster 205 can change the resistance value of the variable resistor 204.
[0007]
The operation of the reference clock generator 201 shown in FIG. 6 at the time of frequency adjustment will be described below.
[0008]
When the frequency adjustment operator increases the resistance value of the variable resistor 204 using the adjuster 205, the voltage value of the control voltage Vc203 of the high-stability oscillator 202 decreases because the voltage drop between the power supply and the voltage Vc increases. . Then, since the frequency of the reference clock fo of the wireless base station device output from the high stability oscillator 202 decreases, the value displayed on the frequency counter 207 also decreases.
[0009]
Further, when the operator lowers the resistance value of the variable resistor 204 using the adjuster 205, the voltage drop between the power supply and the voltage Vc becomes smaller, so that the voltage value of the control voltage Vc203 of the highly stable oscillator 202 increases. . Then, since the frequency of the reference clock fo of the wireless base station device output from the high stability oscillator 202 increases, the value displayed on the frequency counter 207 also increases.
[0010]
Therefore, the operator raises and lowers the resistance value of the variable resistor 204 using the adjuster 205 and visually observes the frequency displayed on the frequency counter 207, whereby the radio base station output from the reference clock generator 201 is output. The reference clock fo of the device can be adjusted to the desired frequency.
[0011]
Japanese Patent Application Laid-Open No. 63-070616, which is a second prior art, provides a correction circuit that corrects a clock frequency error by inputting a comparison clock and a storage circuit that stores a correction amount. There is disclosed a clock frequency adjustment circuit for automatically adjusting the clock frequency to reduce the adjustment time and eliminate human error.
[0012]
As a third prior art, Japanese Patent Application No. 2001-067268, which is filed by the same applicant as the present applicant, discloses that when a phase difference P becomes zero for a certain period of time, an arithmetic unit performs a phase synchronization process. And the digital input value VD at that time is stored in the digital input value storage unit. After that, a failure occurs in the power supply device due to an external factor such as a lightning strike, and the power supply supplied to the reference clock generator is determined. When the VBTS is momentarily interrupted, the arithmetic unit reads the digital input value VD from the digital input value storage unit and sets the digital input value VD in the D / A converter. A reference clock generator that can be set, can supply a reference clock fo having the same frequency after a momentary power failure as before the momentary power failure, and maintain a phase synchronization process is described.
[0013]
Japanese Patent Application Laid-Open No. H11-136632, which is a fourth prior art, discloses that when a PCR signal is input as reference information for generating a reference clock, the PCR signal is extracted by a PCR detector and the PCR signal is output. And a control voltage corresponding to the result of comparison with the output signal of the voltage controlled oscillator (VCO) is supplied to the VCO, whereby the VCO is controlled so that its output signal is phase-locked to the PCR signal, and the PCR signal is A clock generation device is disclosed in which a control voltage stored in a memory is supplied to a VCO when not input.
[0014]
[Problems to be solved by the invention]
However, the first prior art reference clock generator 201 has the following problems.
[0015]
The first problem is that there is a variation in quality due to manual adjustment of the operator and visual confirmation of the frequency.
[0016]
The second problem is that only one reference clock generator can be adjusted per worker, so that the time or labor required for frequency adjustment is required.
[0017]
A third problem is that since the frequency counter is used at the time of frequency adjustment, equipment costs required for the adjustment are required.
[0018]
In the configuration of the second prior art, the frequency division ratio is stored in the storage circuit, and the frequency according to the frequency division ratio is output. The difference is that adjustment is performed by changing the frequency of the stable oscillator 108 itself, and the digital value of the control voltage of the highly stable oscillator 108 is stored in the digital input value storage unit 106.
[0019]
Further, as a problem of the second prior art, there is no part for displaying the frequency adjustment state to the outside, so that an operator cannot easily judge the completion of the frequency adjustment.
[0020]
In the third prior art, a voltage value in a phase synchronization process set in a VCO is stored in a memory, and the voltage value stored in the memory is restored in the VCO when the power of the wireless base station device is restored after a momentary power failure. However, the clock frequency cannot be adjusted automatically.
[0021]
In a fourth prior art, the control voltage supplied to the VCO is stored in a memory, and when the PCR signal is momentarily interrupted, the control voltage stored in the memory is switched to the VCO and connected. Again, as in the third prior art, the adjustment of the clock frequency cannot be performed automatically.
[0022]
The present invention has been made in view of the above-described conventional circumstances, and accordingly, an object of the present invention is to provide a new reference clock generating device capable of solving the above-described drawbacks inherent in each of the above prior arts. An object of the present invention is to provide an automatic frequency adjustment method and an automatic frequency adjustment device.
[0023]
[Means for Solving the Problems]
In order to achieve the above object, a method for automatically adjusting the frequency of a reference clock generator according to the present invention is characterized in that, when a reference clock output from a clock generator is input to the reference clock generator, the input signal detector detects the reference clock. The arithmetic unit is notified that the clock is being input, and the arithmetic unit starts automatic frequency adjustment by the notification, and further, the arithmetic unit sets the phase difference obtained by the phase difference comparing unit to “0”. The D / A converter is controlled as described above, and when the state where the phase difference is “0” continues for a certain period of time, it is determined that the frequency adjustment has been completed, and the digital input value of the D / A converter at that time is digitally input. It is characterized in that the frequency of the reference clock generator in the radio base station is automatically adjusted by storing it in the value storage unit and arithmetically processing the control voltage of the voltage controlled oscillator using the PLL circuit. It is set to.
[0024]
At the same time as the arithmetic unit starts adjusting the frequency, the arithmetic unit transmits a signal indicating that the frequency is being adjusted to the adjustment state display unit and causes the adjustment state display unit to indicate that the device is in the frequency adjustment state outside the device, If it is determined that the frequency adjustment has been completed, a signal indicating that the frequency adjustment has been completed is transmitted to the adjustment state display unit, and the fact that the frequency adjustment has been completed is displayed outside the apparatus.
[0025]
In the present invention, The reference clock output from the clock generator is divided into a plurality of reference clocks, and the distributed number of reference clocks are supplied to a plurality of arranged reference clock generators, respectively, thereby simultaneously providing a plurality of reference clocks for a plurality of radio base station apparatuses. Can be adjusted.
[0026]
An automatic frequency adjustment device of a reference clock generation device according to the present invention includes a first frequency divider that inputs a reference clock output from a clock generator and converts the input reference clock into a first phase comparison clock; A second frequency divider for inputting a reference clock and converting it into a second phase comparison clock; inputting the first phase comparison clock, the second phase comparison clock, and the sampling clock to the first and second clocks; Phase comparison means for detecting a phase difference between the two phase comparison clocks and outputting the phase difference; a calculation means for inputting the phase difference and calculating a digital input value to be a control voltage of a high-stability oscillator, which will be described later; A digital input value storage unit for storing a value, a D / A converter for receiving the digital value and converting the digital input value to an analog output, Constructed and a highly stable oscillator for outputting a reference clock of a frequency of a radio base station apparatus corresponding to the voltage value of the analog output.
[0027]
It is desirable that the digital input value storage section is constituted by a nonvolatile memory such as a flash ROM.
[0028]
The reference clock can be used as the sampling clock.
[0029]
The automatic frequency adjustment device of the reference clock generation device according to the present invention further includes input signal detection means for detecting that a reference clock output from the clock generator has been input, and the reference signal generated by the input signal detection means. Adjustment state display means for displaying frequency adjustment state information and frequency adjustment completion information, which are determined and output by the arithmetic means which has been notified of the clock and started frequency adjustment in the arithmetic processing process, outside the apparatus, may be provided. it can.
[0030]
The automatic frequency adjustment device of the reference clock generation device according to the present invention also has a phase in which the reference clock output from the clock generator and the reference clock of the radio base station output from the high-stability oscillator described below are input and a phase difference signal is output. A comparator, a loop filter to which the phase difference signal is input and which outputs a control voltage of a high-stability oscillator to be described later, and a control voltage output from the loop filter to be turned on and off by an operation means to be described later A high-stability oscillator supplied through a switch to generate the reference clock; input signal detection means for outputting a reference clock status signal when the reference clock is detected; and inputting the reference clock status signal to perform frequency calculation processing Operation means for starting, and a control voltage which is an output of the loop filter, An A / D converter for generating a corresponding digital value and supplying the digital value to the arithmetic means; and a digitizing control voltage value output from the A / D converter being monitored by the arithmetic means for controlling the reference clock and a reference. A digital input value storage unit for storing a value of the control voltage at that time when a clock coincides and the value of the digitized control voltage has not changed for a certain period of time; and Adjustment for displaying outside that the normal state where the reference clock is not input, the fact that the reference clock is input to the input signal detecting means and the frequency adjustment state, and the fact that the frequencies match and the adjustment is completed state. Status display means; and, in the normal state after the completion of the adjustment completion state, the digital value writing at a certain period by the arithmetic means. It receives the digital values read from the part into an analog value comprised a D / A converter to be supplied to the high stability oscillator.
[0031]
The arithmetic unit switches the switch to an “off” state in a normal state in which the reference clock is not supplied to the input signal detecting unit.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0033]
[First Embodiment]
First, a first embodiment according to the present invention will be described in detail with reference to the drawings.
[0034]
FIG. 1 is a block diagram showing an example of the first embodiment according to the present invention.
[0035]
[Configuration of First Embodiment]
Referring to FIG. 1, a reference clock generator 101 receives a reference clock fr input from a clock generator 110 and converts it into a phase comparison clock frc, and a reference clock fo of a radio base station apparatus. A frequency divider B103 for inputting a phase comparison clock foc and converting it into a phase comparison clock foc, a phase comparison clock frc, a phase comparison clock foc, and a sampling clock fs are input, and the phase difference between the phase comparison clock frc and the phase comparison clock foc is detected to detect the phase difference P , A computing unit 105 that receives the phase difference P to control the digital input value VD, a digital input value storage unit 106 that stores the digital input value VD, and a digital signal that receives the digital input value VD. A D / A converter 107 for converting an input VD into an analog output VA, and an analog output VA A high-stable oscillator 108 for inputting and outputting a reference clock fo of the radio base station; an adjustment state display unit 109 for receiving an adjustment state signal output from the arithmetic unit 105 and displaying the adjustment state outside the reference clock generator 101; And an input signal detection unit 111 that notifies the calculation unit 105 of the input state of the reference clock fr.
[0036]
The phase comparison unit 104 sets the value of the phase difference P negative when the phase comparison clock foc is delayed with respect to the phase comparison clock frc, and sets the value of the phase difference P positive when the phase comparison clock foc is advanced.
[0037]
The arithmetic unit 105 increases the digital input VD when the input value of the phase difference P is negative, and decreases the digital input VD when the value is positive.
[0038]
The digital input value storage unit 106 stores the output of the arithmetic unit 105, that is, the digital input VD of the D / A converter 107. The non-volatile memory such as a flash ROM is used. The digital input value VD is not erased.
[0039]
The D / A converter 107 increases the analog output VA when the digital input VD increases, and decreases the analog output VA when the digital input VD decreases.
[0040]
The high-stable oscillator 108 outputs the reference clock fo of the radio base station apparatus having a frequency corresponding to the voltage value of the analog output VA. When the analog output VA increases, the frequency of the reference clock fo increases and decreases. , The frequency of the reference clock fo decreases.
[0041]
The adjustment state display unit 109 distinguishes the three states of the frequency adjustment, the completion of the frequency adjustment, and the normal state based on the adjustment state signal input from the arithmetic unit 105, and displays the three states outside the reference clock generator 101.
[0042]
The input signal detection unit 111 inputs a reference clock state signal to the arithmetic unit 105 by distinguishing between two states when the reference clock fr is input to the reference clock generation device 101 or when the reference clock fr is not input.
[0043]
[Operation of First Embodiment]
Next, the operation of the first embodiment according to the present invention will be described.
[0044]
When the reference clock fr is not input to the reference clock generator 101 shown in FIG. 1, the input signal detection unit 111 notifies the calculation unit 105 that the reference clock fr is not input. Since the reference clock fr has not been input, the arithmetic unit 105 notifies the adjustment state display unit 109 of the normal state, and the adjustment state display unit 109 notifies the adjustment state display unit 109 of the normal state to the outside of the reference clock generator 101. indicate. Thereby, it is determined that the state is the normal state.
[0045]
Next, a series of operations at the time of frequency adjustment will be described below.
[0046]
When adjusting the frequency, the reference clock fr output from the clock generator 110 is input to the reference clock generator 101. At this time, the input signal detection unit 111 notifies the calculation unit 105 that the reference clock fr has been input. Since the reference clock fr has been input, the arithmetic unit 105 notifies the adjustment state display unit 109 that it is in the frequency adjustment state. The adjustment state display unit 109 displays the fact that it is in the frequency adjustment state outside the reference clock generator 101. Thereby, it is determined that the state is the frequency adjustment state.
[0047]
Next, the operation inside the reference clock generator 101 in the frequency adjustment state will be described below.
[0048]
When the reference clock fr is input, the phase difference comparator 104 detects a phase difference between the reference clock fo and the reference clock fr, and outputs a phase difference P to the calculator 105. When the phase difference P is negative, the operation unit 105 operates to increase the digital input value VD.
[0049]
Therefore, the value of the analog output VA also increases.
[0050]
When the value of the analog output VA increases, the frequency of the reference clock fo of the wireless base station device also increases, and as a result, the phase difference P also increases.
[0051]
When the phase difference P is positive, the operation unit 105 operates to decrease the digital input value VD.
[0052]
Therefore, the value of the analog output VA decreases. When the value of the analog output VA decreases, the frequency of the reference clock fo of the radio base station device also decreases, and as a result, the phase difference P also decreases.
[0053]
When the above operations are continuously performed, as shown in FIG. 2, the phase difference between the phase comparison clock frc and the phase comparison clock foc eventually slightly changes near zero.
[0054]
As a result, the reference clock fo of the wireless base station device is in a state of being synchronized with the reference clock fr input from the clock generator 110.
[0055]
When the phase difference P has become “0” for a certain period, the arithmetic unit 105 determines that the frequency of the reference clock fr input from the clock generator 110 matches the frequency of the reference clock fo of the radio base station apparatus. The digital input value VD at that time is stored in the digital input value storage unit 106, and the fact that the adjustment has been completed is input to the adjustment state display unit 109 using an adjustment state signal.
[0056]
The adjustment state display unit 109 displays the adjustment completion state outside the reference clock. At this time, the adjustment state display unit 109 determines that the adjustment is completed, and the input of the reference clock fr from the clock generator 110 to the reference clock generator 101 is stopped.
[0057]
Since the reference clock fr has not been input, the arithmetic unit 105 notifies the adjustment state display unit 109 of the normal state, and the adjustment state display unit 109 notifies the adjustment state display unit 109 of the external state of the reference clock generator 101 To be displayed. Thus, it is determined that the state is the normal state.
[0058]
In the normal state, the arithmetic unit 105 keeps inputting the value read from the digital input value to the D / A converter 107 by a certain fixed frequency divider. The D / A converter 107 oscillates at a frequency corresponding to the voltage value at the time when the frequency adjustment is completed, in order to output an analog voltage corresponding to the digital input value input from the arithmetic unit 105.
[0059]
Thereby, the reference clock generator 101 can supply the same frequency as the reference clock fr to the radio base station.
[0060]
[Second embodiment]
Next, a second embodiment according to the present invention will be described in detail with reference to the drawings.
[0061]
FIG. 4 is a block diagram showing an example of the second embodiment according to the present invention.
[0062]
[Configuration of the Second Embodiment]
Referring to FIG. 4, in the second embodiment of the present invention, the phase synchronization of the reference clock fr and the reference clock fo of the radio base station is performed using an analog PLL circuit.
[0063]
The second embodiment shown in FIG. 4 includes a frequency divider A102, a frequency divider B103, and a phase difference comparing unit 104, as compared with the first embodiment shown in FIG. This is different from the above-mentioned configuration in that the phase comparator 112, the loop filter 113, the switch 114, and the A / D converter 115 are provided.
[0064]
The phase comparator 112 receives the reference clock fr output from the clock generator 110 and the reference clock fo of the wireless base station output from the high stability oscillator 108, and outputs a phase difference signal PD. The phase difference signal PD is input to the loop filter 113, and the loop filter 113 outputs a control voltage Vc of the highly stable oscillator 108. The switch 114 is turned on or off by the arithmetic unit 105. The control voltage Vc is input to the A / D converter 115, and the A / D converter 115 outputs a digital value Vcd corresponding to the input voltage value to the arithmetic unit 105.
[0065]
When the reference clock fr is not input to the reference clock generator 101 shown in FIG. 4, the input signal detection unit 111 notifies the calculation unit 105 that the reference clock fr is not input. Since the reference clock fr has not been input, the arithmetic unit 105 notifies the adjustment state display unit 109 of the normal state, and sets the switch 104 to the “OFF” state.
[0066]
The adjustment state display unit 109 displays the normal state outside the reference clock generator 101. The operator performing the frequency adjustment visually checks the adjustment state display unit 109 and determines that the state is the normal state.
[0067]
When adjusting the frequency, the reference clock fr output from the clock generator 110 is input to the reference clock generator 101. At this time, the input signal detection unit 111 notifies the calculation unit 105 that the reference clock fr has been input.
[0068]
Since the reference clock fr has been input, the calculation unit 105 notifies the adjustment state display unit 109 of the frequency adjustment state, and turns the switch 104 on. The adjustment state display unit 109 displays the fact that it is in the frequency adjustment state outside the reference clock generator 101. Thereby, it is determined that the state is the frequency adjustment state.
[0069]
[Operation of Second Embodiment]
Next, the internal operation of the reference clock generator 101 in the frequency adjustment state will be described below with reference to FIG.
[0070]
The phase comparator 112 compares the reference clock fr with the reference clock fo of the radio base station. If the rise of the reference clock fo is later than the rise of the reference clock fr, the phase difference signal PD (+ ) Is output. When the positive pulse phase difference signal PD (+) is input, the loop filter 113 increases the voltage value of the control voltage Vc, which is its output. When the voltage value of the control voltage Vc increases, the frequency of the high stability oscillator 108 increases.
[0071]
If the rise of the reference clock fo is earlier than the rise of the reference clock fr, the phase comparator 112 outputs a negative pulse phase difference signal PD (-). When the negative pulse phase difference signal PD (−) is input, the loop filter 113 decreases the voltage value of the control voltage Vc.
[0072]
By performing the operations described above continuously, the phases of the reference clock fr and the reference clock fo match, so that the frequencies match. At that time, the voltage value of the control voltage Vc becomes substantially constant.
[0073]
The arithmetic unit 105 monitors the value of the value Vcd obtained by digitally converting the control voltage Vc output from the A / D converter 115, and if the value of the digital voltage Vcd has not changed for a certain period, the digital The value of the voltage Vcd is stored in the digital input value storage unit 106, and the adjustment completion signal is input to the adjustment state display unit 109 with the adjustment state signal, and the switch 104 is turned off.
[0074]
The adjustment state display unit 109 displays the adjustment completion state outside the reference clock. At this time, the adjustment state display unit 109 is checked, it is determined that the adjustment is completed, and the input of the reference clock fr to the reference clock generator 101 is stopped.
[0075]
At that time, since the reference clock fr has not been input, the arithmetic unit 105 notifies the adjustment state display unit 109 of the normal state, and sets the switch 104 to the “OFF” state. The adjustment state display unit 109 displays the normal state outside the reference clock generator 101. Thereby, it is determined that the state is the normal state.
[0076]
In the normal state, the arithmetic unit 105 keeps inputting the value read from the digital input value storage unit 106 to the D / A converter 107 at a certain fixed cycle. Since the D / A converter 107 outputs an analog voltage corresponding to the digital input value input from the arithmetic unit 105, the high-stability oscillator 108 oscillates at a frequency corresponding to the voltage value at the time when the frequency adjustment is completed. The clock generator 101 supplies the same frequency as the reference clock fr to the radio base station.
[0077]
【The invention's effect】
The present invention is configured and operates as described above, and according to the present invention, the following effects can be obtained.
[0078]
A first effect of the present invention is that the reference clock fo of the reference clock generator 101 of the wireless base station device can be adjusted without using a frequency counter.
[0079]
The reason is that, when the reference clock fr is input from the outside, the reference clock generator 101 operates so that the reference clock fr and the reference clock fo of the radio base station apparatus coincide with each other. This is because the frequency adjustment state can be determined only by checking the adjustment state display unit 109 of the reference clock generator 101 in order to display the completion and store the control voltage.
[0080]
A second effect of the present invention is that the quality of the reference clock fo of the radio base station apparatus after the frequency adjustment can be made constant as compared with an external reference clock fr.
[0081]
The reason is that the calculation unit 105 determines that the phase difference P during the frequency adjustment has become “0” for a predetermined period.
[0082]
A third effect of the present invention is to increase the working efficiency because the frequency is automatically adjusted only by inputting the reference clock fr from the outside.
[0083]
The reason is that only the reference clock fr is input from the outside, and no manual adjustment is required to automatically adjust the frequency.
[0084]
A fourth effect of the present invention is to adjust the reference clock fo of the reference clock generators 101 of a plurality of wireless base station devices at a time, thereby increasing work efficiency.
[0085]
The reason will be described with reference to FIG. Referring to FIG. 3, the reference clock from the clock generator is distributed to a plurality, and the distributed number of reference clocks are supplied to the reference clock generator 101 to adjust the reference clocks fo of the plurality of radio base station apparatuses at once. be able to.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a reference clock generator according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing a relationship between a phase comparison clock, an analog output, and a phase difference during operation of the digital PLL circuit according to the first embodiment of the present invention.
FIG. 3 is a block diagram illustrating a method for adjusting the frequencies of a plurality of reference clock generators.
FIG. 4 is a block diagram showing an example of a reference clock generator according to a second embodiment of the present invention.
FIG. 5 is a timing chart showing a relationship between each clock, a phase difference signal, and a control voltage when an analog PLL circuit operates in a second embodiment of the present invention.
FIG. 6 is a block diagram illustrating a configuration example of a conventional reference clock generator.
[Explanation of symbols]
101, 201: Reference clock generator
102: frequency divider A
103 ... frequency divider B
104: phase difference comparison unit
105 arithmetic unit
106: Digital input value storage unit
107 ... D / A converter
108, 202: Highly stable oscillator
109 ... adjustment state display section
110, 208 ... clock generator
111 ... input signal detection unit
112 ... phase comparator
113 ... Loop filter
114 ... Switch
115 ... A / D converter
203: control voltage Vc
204: Variable resistance
205 ... Adjuster
207 ... frequency counter
209 ... resistance

Claims (5)

基準クロック発生装置にクロック発生器により出力されるリファレンスクロックが入力されたときに入力信号検出部は該リファレンスクロックが入力されていることを演算部に通知し、該通知により該演算部は周波数の自動調整を開始し、更に前記演算部は位相差比較部より得られた位相差を「０」にするようにＤ／Ａコンバータを制御し、ある一定期間位相差が「０」の状態が続いた場合に周波数調整を完了したと判断してその際の前記Ｄ／Ａコンバータのデジタル入力値をデジタル入力値記憶部に記憶し、ＰＬＬ回路を使用して電圧制御発振器の制御電圧を演算処理することで無線基地局内の基準クロック発生装置の周波数を自動調整することを特徴とした基準クロック発生装置の周波数自動調整方法。When the reference clock output from the clock generator is input to the reference clock generator, the input signal detection unit notifies the arithmetic unit that the reference clock is input, and the arithmetic unit uses the notification to determine the frequency. The automatic adjustment is started, and the arithmetic unit controls the D / A converter so that the phase difference obtained from the phase difference comparison unit is set to “0”. In this case, it is determined that the frequency adjustment has been completed, the digital input value of the D / A converter at that time is stored in the digital input value storage unit, and the control voltage of the voltage controlled oscillator is arithmetically processed using the PLL circuit. A method for automatically adjusting the frequency of a reference clock generator in a wireless base station by automatically adjusting the frequency of the reference clock generator in the wireless base station. 前記演算部が周波数の調整を開始すると同時に、該演算部は調整状態表示部に周波数調整中の信号を送信して該調整状態表示部に装置の外部に周波数調整状態であることを表示させ、前記周波数調整が完了したと判断した場合には、前記調整状態表示部に周波数調整完了の信号を送信して装置の外部に周波数調整完了状態であることを表示させることを更に特徴とする請求項１に記載の基準クロック発生装置の周波数自動調整方法。At the same time as the arithmetic unit starts adjusting the frequency, the arithmetic unit transmits a signal indicating that the frequency is being adjusted to the adjustment state display unit and causes the adjustment state display unit to indicate that the device is in the frequency adjustment state outside the device, If the frequency adjustment is determined to have been completed, a signal indicating that the frequency adjustment has been completed is transmitted to the adjustment state display unit, and the fact that the frequency adjustment has been completed is displayed outside the apparatus. 2. The method for automatically adjusting the frequency of the reference clock generator according to 1. クロック発生器から出力されるリファレンスクロックを入力し第１の位相比較クロックに変換する第１の分周器と、無線基地局装置の基準クロックを入力し第２の位相比較クロックに変換する第２の分周器と、前記第１の位相比較クロックと前記第２の位相比較クロックとサンプリングクロックとを入力して前記第１及び第２の位相比較クロックの位相差を検出し位相差を出力する位相比較手段と、前記位相差を入力し後記高安定発振器の制御電圧となるデジタル入力値を演算処理する演算手段と、前記デジタル入力値を記憶するデジタル入力値記憶部と、前記デジタル値を入力し該デジタル入力値をアナログ出力に変換するＤ／Ａコンバータと、前記アナログ出力を入力し該アナログ出力の電圧値に対応した周波数の無線基地局装置の基準クロックを出力する高安定発振器と、前記クロック発生器から出力されるリファレンスクロックが入力されたことを検出する入力信号検出手段と、該入力信号検出手段による前記リファレンスクロックの入力を通知されて周波数の調整を開始した前記演算手段が演算処理過程で判断して出力する周波数調整状態情報及び周波数調整完了情報を装置の外部に表示する調整状態表示手段とを有することを特徴とした基準クロック発生装置の周波数自動調整装置。 A first frequency divider for inputting a reference clock output from the clock generator and converting it into a first phase comparison clock; , The first phase comparison clock, the second phase comparison clock, and the sampling clock are input to detect a phase difference between the first and second phase comparison clocks and output a phase difference. Phase comparing means, calculating means for calculating the digital input value to be the control voltage of the high-stability oscillator to be described later by inputting the phase difference, digital input value storing section for storing the digital input value, and inputting the digital value A D / A converter for converting the digital input value to an analog output, and a reference for a radio base station apparatus which receives the analog output and has a frequency corresponding to the voltage value of the analog output A high-stable oscillator that outputs a lock, input signal detection means for detecting that a reference clock output from the clock generator has been input, and a notification of the input of the reference clock by the input signal detection means, and A reference clock generator comprising: a frequency adjustment state information output by the arithmetic means which has started the adjustment and a frequency adjustment completion information determined and output in an arithmetic processing process . Automatic frequency adjustment device. クロック発生器より出力されるリファレンスクロックと後記高安定発振器より出力される無線基地局の基準クロックが入力され位相差信号を出力する位相比較器と、前記位相差信号が入力され後記高安定発振器の制御電圧を出力するループフィルタと、該ループフィルタから出力される制御電圧を後記演算手段によって“オン”、“オフ”状態にされるスイッチを介して供給され前記基準クロックを発生する高安定発振器と、前記基準クロックを検出した時にリファレンスクロック状態信号を出力する入力信号検出手段と、前記リファレンスクロック状態信号を入力して周波数演算処理を開始する演算手段と、前記ループフィルタの出力である制御電圧が入力され該制御電圧に対応したデジタル値を発生して前記演算手段に供給するＡ／Ｄコンバータと、該Ａ／Ｄコンバータより出力されるデジタル化された制御電圧の値を前記演算手段により監視し前記リファレンククロックと基準クロックが一致して該デジタル化された制御電圧の値がある一定期間変化がなかった場合にそのときの該制御電圧の値が記憶されるデジタル入力値記憶部と、前記入力信号検出手段に前記リファレンスクロックが入力されていない通常状態であること、前記入力信号検出手段に前記リファレンスクロックが入力されて周波数調整状態であること及び周波数が一致して調整完了状態であることを外部に表示する調整状態表示手段と、前記調整完了状態が経過して前記通常状態時に、前記演算手段によりある一定周期で前記デジタル値記憶部より読み取られたデジタル値を入力しアナログ値に変換して前記高安定発振器に供給するＤ／Ａコンバータとを有することを特徴とした基準クロック発生装置の周波数自動調整装置。 A phase comparator that receives a reference clock output from a clock generator and a reference clock of a radio base station that is output from a high-stability oscillator, and outputs a phase difference signal; A loop filter that outputs a control voltage, a high-stable oscillator that supplies the control voltage output from the loop filter through a switch that is turned “on” and “off” by arithmetic means, and generates the reference clock. An input signal detection unit that outputs a reference clock state signal when the reference clock is detected, an operation unit that inputs the reference clock state signal to start frequency operation processing, and a control voltage that is an output of the loop filter. A / D converter that generates a digital value corresponding to the control voltage and supplies the digital value to the arithmetic means The arithmetic unit monitors the value of the digitized control voltage output from the converter and the A / D converter, and when the reference clock and the reference clock match, the digitized control voltage value is constant. A digital input value storage unit that stores the value of the control voltage at that time when there is no change in the period; a normal state in which the reference clock is not input to the input signal detection unit; Means for externally displaying that the reference clock is input to the means and that the frequency is in an adjusted state and that the frequencies match and the adjustment is completed; and Inputting the digital value read from the digital value storage unit at a certain period by the arithmetic unit, converting the digital value into an analog value, Automatic frequency adjustment device of the reference clock generating apparatus; and a D / A converter to be supplied to the high stability oscillator. 前記演算手段は、前記入力信号検出手段に前記リファレンスクロック が供給されていない通常状態時に前記スイッチを“オフ”状態に切り替えることを更に特徴とする請求項４に記載の基準クロック発生装置の周波数自動調整装置。 5. The automatic frequency control apparatus according to claim 4, wherein the arithmetic unit switches the switch to an "off" state in a normal state in which the reference clock is not supplied to the input signal detecting unit. Adjustment device.

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