JP3589577B2

JP3589577B2 - Semiconductor device

Info

Publication number: JP3589577B2
Application number: JP36173098A
Authority: JP
Inventors: 仁一田村
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-12-21
Filing date: 1998-12-21
Publication date: 2004-11-17
Anticipated expiration: 2018-12-21
Also published as: JP2000183695A

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路を集積化して形成される超大規模集積回路などのＬＳＩ等により構成される半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、電子回路を集積化して形成される超大規模集積回路などのＬＳＩ等により構成される半導体装置として、例えば特開平６−２４４６８３号公報に記載されたものが知られており、この半導体装置について、以下に説明する。
【０００３】
図６は従来の半導体装置の構成例を簡略化して図示した回路図である。この半導体装置は、Ｄ型ラッチを形成しており、インバータ６０８とＮＯＲゲート６１０とトランスファーゲート６０５とから構成されるデータ保持ループを、リセット信号入力端子６０９に外部からリセット信号を入力することによって、リセットしている。
【０００４】
上記のような回路からなる従来の半導体装置では、電源投入直後にのみリセットが必要であり、かつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後に行なう初期リセットの際に、そのためのリセット信号をリセット信号入力端子６０９を介して外部から供給している。
【０００５】
【発明が解決しようとする課題】
上記のように従来の半導体装置では、リセット信号入力端子６０９などを介して外部からリセット信号を入力することによってラッチをリセットしており、電源投入直後にのみリセットが必要でかつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後に行なう初期リセットのためだけに、リセット信号を外部から供給する必要が生ずるという問題点を有していた。
【０００６】
本発明は、上記従来の問題点を解決するもので、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる半導体装置を提供する。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために本発明の半導体装置は、Ｄ型ラッチの機能が得られ、そのＤ型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とすることを特徴とする。
【０００８】
以上により、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【０００９】
【発明の実施の形態】
本発明の請求項１に記載の半導体装置は、Ｄ入力からのデータをラッチするためのゲートロジックと、前記データのラッチを保持するための２つのインバータを含んだ正帰還ループからなるホールド回路と、前記ホールド回路により論理レベルが保持されるホールドノードを入力としＱ出力からデータを出力するバッファとを備え、前記ゲートロジックと前記バッファが前記ホールドノードを介して直接接続されており、前記インバータ各々を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの電流駆動能力の比をアンバランスにして、前記ホールド回路が電源投入時に前記ホールドノードの電位を保持するよう構成し、前記電源投入時に初期リセットされるＤ型ラッチを形成して、Ｄ型ラッチ機能を有する構成とする。
【００１０】
この構成によると、Ｄ型ラッチの機能が得られ、そのＤ型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１１】
請求項２に記載の半導体装置は、請求項１に記載のＤ型ラッチが２個シリアル接続され、電源投入時に初期リセットされるＤ型フリップフロップを形成して、Ｄ型フリップフロップ機能を有する構成とする。
【００１２】
この構成によると、Ｄ型フリップフロップの機能が得られ、そのＤ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１３】
請求項３に記載の半導体装置は、請求項２に記載のＤ型フリップフロップのＱ出力が反転されてＤ入力に接続され、電源投入時に初期リセットされるＴ型フリップフロップを形成して、Ｔ型フリップフロップ機能を有する構成とする。
【００１４】
この構成によると、Ｔ型フリップフロップの機能が得られ、そのＴ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１５】
請求項４に記載の半導体装置は、請求項２に記載のＤ型フリップフロップと複数の組み合わせ論理回路とによりＪＫ型フリップフロップの論理に適合され、電源投入時に初期リセットされるＪＫ型フリップフロップを形成して、ＪＫ型フリップフロップ機能を有する構成とする。
【００１６】
この構成によると、ＪＫ型フリップフロップの機能が得られ、そのＪＫ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１７】
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置を説明する。
【００１８】
図１は本実施の形態１の半導体装置の構成を示す回路図である。図１において、インバータ１０５は、Ｐチャネル（ｃｈ）ＭＯＳＦＥＴの電流駆動能力がＮチャネル（ｃｈ）ＭＯＳＦＥＴの電流駆動能力に比べて例えば５：１のように相対的に高いインバータであり、インバータ１０６は、ＰｃｈＭＯＳＦＥＴの電流駆動能力がＮｃｈＭＯＳＦＥＴの電流駆動能力に比べて例えば１：５のように相対的に低いインバータであり、インバータ１０５、１０６によって構成されるホールド回路により、ホールドノード１０７は、電源投入時にＬレベルにホールドされる。
【００１９】
図５（ａ）〜図５（ｃ）は、電源投入からその直後の各部のレベル変化を表している。図５（ａ）は電源（ＶＤＤ）のレベル変化、図５（ｂ）はホールドノード１０７の逆相である逆相ノード１１０のレベル変化、図５（ｃ）はホールドノード１０７のレベル変化を表している。時刻Ｔ０では、逆相ノード１１０およびホールドノード１０７は、ともにドライブされていないローレベル（Ｌレベル）である。
【００２０】
時刻Ｔ０から時刻Ｔ１にかけて電源が立ち上がると、逆相ノード１１０は、インバータ１０５の電流駆動能力の高いＰｃｈＭＯＳＦＥＴにより、ハイレベル（Ｈレベル）に速い立ち上がり時間でドライブされる。一方、ホールドノード１０７は、時刻Ｔ２までは、インバータ１０６の電流駆動能力の低いＰｃｈＭＯＳＦＥＴにより、遅い立ち上がり時間でＨレベルに向けてドライブされるが、逆相ノード１１０がＨレベルに到達するのが早いため、時刻Ｔ２以降には、ホールドノード１０７は、インバータ１０６の電流駆動能力が高いＮｃｈＭＯＳＦＥＴにより、Ｌレベルに向けて速い立ち下がり時間でドライブされる。
【００２１】
時刻Ｔ３で、逆相ノード１１０はＨレベル、ホールドノード１０７はＬレベルを維持して安定する。
時刻Ｔ３以降の通常動作では、上記のホールド回路がＤ型ラッチのデータ保持ループとしての役割を果たす。
【００２２】
以上のように、そのデータ保持ループである正帰還ループからなるホールド回路によって、Ｄ入力端子１０１から入力されたデータに対して、トランスファーゲート１０２からなるゲートロジックへのラッチを保持し、そのようにして論理レベルが保持されたホールドノード１０７の信号に基づいてバッファ１０８を介してＱ出力端子１０９からデータを出力するＤ型ラッチを形成し、Ｄ型ラッチ機能を実現している。
【００２３】
以上のように構成された半導体装置の作用について、従来技術との違いを図６を用いて説明する。
図６は従来技術における半導体装置の構成例を簡略化して図示した回路図である。図６に示すように、従来技術では、インバータ６０８とＮＯＲゲート６１０とトランスファーゲート６０５から構成されるＤ型ラッチのデータ保持ループを、リセット信号入力端子６０９に、外部からリセット信号を入力することによってリセットしており、電源投入直後にのみリセットが必要でかつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後の初期リセットの為だけにリセット信号を外部から供給する必要が生ずるという問題がある。
【００２４】
これに対して本実施の形態１の半導体装置は、データ保持ループをＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの電流駆動能力の比をアンバランスにしたインバータ１０５、１０６で構成することにより、電源投入時のホールドノード１０７のレベルを固定し、外部からリセット信号を供給することなく電源投入時に初期リセットがかかるパワーオンリセットつきで、Ｄ型ラッチ機能を有する半導体装置を実現することができる。
（実施の形態２）
本発明の実施の形態２の半導体装置を説明する。
【００２５】
図２は本実施の形態２の半導体装置の構成を示す回路図である。図２において、２０５、２０６はそれぞれ実施の形態１のパワーオンリセットつきＤ型ラッチ機能を有するＤ型ラッチからなる半導体装置であり、バッファ２０３およびインバータ２０４と接続して、Ｄ入力端子２０１からの入力信号に基づいてＣＬＫ入力端子２０２からのＣＬＫ信号のタイミングでＱ出力端子２０７から信号を出力するＤ型フリップフロップを形成し、Ｄ型フリップフロップ機能を実現している。
【００２６】
この構成によると、Ｄ型フリップフロップの機能が得られ、そのＤ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００２７】
その結果、Ｄ型フリップフロップを、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
（実施の形態３）
本発明の実施の形態３の半導体装置を説明する。
【００２８】
図３は本実施の形態３の半導体装置の構成を示す回路図である。図３において、３０２は実施の形態２のＤ型フリップフロップであり、このＤ型フリップフロップ３０２のＱ出力端子３０４からインバータ３０３を介してＤ型フリップフロップ３０２のＤ入力端子に接続して、Ｑ出力端子３０４からの出力信号に対する逆相信号をＤ型フリップフロップ３０２のＤ入力端子に入力することにより、Ｔ入力端子３０１に入力された信号に基づいてＱ出力端子３０４から信号を出力するＴ型フリップフロップを形成し、Ｔ型フリップフロップ機能を実現している。
【００２９】
この構成によると、Ｔ型フリップフロップの機能が得られ、そのＴ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００３０】
その結果、Ｔ型フリップフロップを、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
（実施の形態４）
本発明の実施の形態４の半導体装置を説明する。
【００３１】
図４は本実施の形態４の半導体装置の構成を示す回路図である。図４において、４０８は実施の形態２のＤ型フリップフロップであり、このＤ型フリップフロップ４０８に、インバータ４０３、４０９と、ＡＮＤゲート４０４、４０５と、ＮＯＲゲート４０６とを接続することにより、Ｊ入力端子４０１およびＫ入力端子４０２からの入力信号に基づいてＣＬＫ入力端子４０７からのＣＬＫ信号のタイミングでＱ出力端子４１０から信号を出力するＪＫ型フリップフロップを形成し、ＪＫ型フリップフロップ機能を実現している。
【００３２】
この構成によると、ＪＫ型フリップフロップの機能が得られ、そのＪＫ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００３３】
その結果、ＪＫ型フリップフロップを、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【００３４】
【発明の効果】
以上のように本発明によれば、Ｄ型ラッチの機能が得られ、そのＤ型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００３５】
そのため、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の構成を示す回路図
【図２】本発明の実施の形態２の半導体装置の構成を示す回路図
【図３】本発明の実施の形態３の半導体装置の構成を示す回路図
【図４】本発明の実施の形態４の半導体装置の構成を示す回路図
【図５】本発明の実施の形態１の半導体装置における要部の波形図
【図６】従来の半導体装置の構成例を示す回路図
【符号の説明】
１０１Ｄ入力端子
１０２トランスファーゲート
１０３データラッチ用ゲート信号入力端子
１０４データラッチ用ゲート信号の逆相入力端子
１０５、１０６電流駆動能力をアンバランスにしたインバータ
１０７ホールドノード
１０８バッファ
１０９Ｑ出力端子
１１０ホールドノード１０７の逆相ノード
２０１Ｄ入力端子
２０２ＣＬＫ入力端子
２０３バッファ
２０４インバータ
２０５、２０６Ｄ型ラッチ
２０７Ｑ出力端子
３０１Ｔ入力端子
３０２Ｄ型フリップフロップ
３０３インバータ
３０４Ｑ出力端子
４０１Ｊ入力端子
４０２Ｋ入力端子
４０３、４０９インバータ
４０４、４０５ＡＮＤゲート
４０６ＮＯＲゲート
４０７ＣＬＫ入力端子
４０８Ｄ型フリップフロップ
４１０Ｑ出力端子
６０１Ｄ入力端子
６０２、６０５トランスファーゲート
６０３、６０７データラッチ用ゲート信号入力端子
６０４、６０６データラッチ用ゲート信号の逆相入力端子
６０８インバータ
６０９リセット信号入力端子
６１０ＮＯＲゲート
６１１バッファ
６１２Ｑ出力端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device including an LSI or the like such as an ultra-large-scale integrated circuit formed by integrating electronic circuits.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a semiconductor device including an LSI or the like such as a super-large-scale integrated circuit formed by integrating electronic circuits, a semiconductor device described in, for example, Japanese Patent Laid-Open No. 6-244683 is known. Will be described below.
[0003]
FIG. 6 is a simplified circuit diagram illustrating a configuration example of a conventional semiconductor device. In this semiconductor device, a D-type latch is formed, and a data holding loop composed of an inverter 608, a NOR gate 610, and a transfer gate 605 is connected to a reset signal input terminal 609 by externally inputting a reset signal. Resetting.
[0004]
In the conventional semiconductor device having the above-described circuit, the reset is required only immediately after the power is turned on, and the initial reset performed immediately after the power is turned on even for a latch that does not require a reset signal during the subsequent normal operation. At this time, a reset signal for this is supplied from the outside via the reset signal input terminal 609.
[0005]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor device, the latch is reset by inputting a reset signal from the outside via the reset signal input terminal 609 or the like. Thus, there is a problem that a reset signal needs to be supplied from the outside only for an initial reset performed immediately after power-on, even for a latch that does not require a reset signal.
[0006]
The present invention solves the above-mentioned conventional problems, and can be formed by using a D-type latch that is automatically reset when the power is turned on. Provided is a semiconductor device which can be reset.
[0007]
[Means for Solving the Problems]
In order to solve the above-described problems, the semiconductor device of the present invention has a function of a D-type latch. When the power is turned on, the D-type latch does not require an external reset signal and performs an automatic reset by turning on the power. It is characterized in that it is possible.
[0008]
As described above, it can be formed by using the D-type latch that is automatically reset when the power is turned on, and the initial reset at the time of turning on the power can be performed without supplying a reset signal from outside.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
A semiconductor device according to claim 1 of the present invention includes a gate logic for latching data from a D input, and a hold circuit including a positive feedback loop including two inverters for holding the data latch. A buffer for inputting a hold node whose logic level is held by the hold circuit and outputting data from a Q output, wherein the gate logic and the buffer are directly connected via the hold node, and each of the inverters the ratio of the current drive capability of the P-channel MOSFET and the N-channel MOSFET constituting in the unbalance, D of the hold circuit configured to hold the potential of the hold node at power up are initialized reset when the power is turned on A type latch is formed to have a D-type latch function.
[0010]
According to this configuration, the function of the D-type latch can be obtained, and an external reset signal is not required for the D-type latch when the power is turned on, and the D-type latch can be automatically reset by turning on the power.
[0011]
According to a second aspect of the present invention, there is provided a semiconductor device having a D-type flip-flop function in which two D-type latches according to the first aspect are serially connected, and a D-type flip-flop that is initially reset at power-on is formed. And
[0012]
According to this configuration, the function of the D-type flip-flop is obtained, and when the power is turned on, the D-type flip-flop does not require an external reset signal, and can be automatically reset by turning on the power.
[0013]
A semiconductor device according to a third aspect of the present invention forms a T-type flip-flop in which the Q output of the D-type flip-flop according to the second aspect is inverted and connected to the D input, and is initially reset when power is turned on. It has a configuration having a flip-flop function.
[0014]
According to this configuration, the function of a T-type flip-flop is obtained, and when the power is turned on, the T-type flip-flop does not require an external reset signal and can be automatically reset by turning on the power.
[0015]
According to a fourth aspect of the present invention, there is provided a semiconductor device which is adapted to the logic of a JK flip-flop by the D-type flip-flop according to the second aspect and a plurality of combinational logic circuits, and which is initially reset when power is turned on. And a structure having a JK flip-flop function.
[0016]
According to this configuration, the function of a JK-type flip-flop is obtained. When the power is turned on, the JK-type flip-flop does not require an external reset signal, and can be automatically reset by turning on the power.
[0017]
Hereinafter, a semiconductor device according to an embodiment of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
First Embodiment A semiconductor device according to a first embodiment of the present invention will be described.
[0018]
FIG. 1 is a circuit diagram showing a configuration of the semiconductor device of the first embodiment. In FIG. 1, an inverter 105 is an inverter in which the current driving capability of a P-channel (ch) MOSFET is relatively higher than the current driving capability of an N-channel (ch) MOSFET, for example, 5: 1. , The current driving capability of the PchMOSFET is an inverter relatively lower than the current driving capability of the NchMOSFET, for example, 1: 5, and the hold circuit constituted by the inverters 105 and 106 causes the hold node 107 to be turned on when the power is turned on. It is held at the L level.
[0019]
FIGS. 5A to 5C show the level changes of the respective units immediately after the power is turned on. 5A shows a level change of the power supply (VDD), FIG. 5B shows a level change of the reverse phase node 110 which is a reverse phase of the hold node 107, and FIG. 5C shows a level change of the hold node 107. ing. At time T0, the opposite-phase node 110 and the hold node 107 are both at a low level (L level) not driven.
[0020]
When the power supply rises from time T0 to time T1, the negative-phase node 110 is driven to a high level (H level) by a PchMOSFET having a high current driving capability of the inverter 105 with a fast rise time. On the other hand, until the time T2, the hold node 107 is driven toward the H level by a PchMOSFET having a low current driving capability of the inverter 106 with a slow rising time. Therefore, after the time T2, the hold node 107 is driven by the NchMOSFET having a high current driving capability of the inverter 106 toward the L level with a short fall time.
[0021]
At time T3, the anti-phase node 110 maintains the H level, and the hold node 107 maintains the L level and stabilizes.
In the normal operation after time T3, the above-described hold circuit plays a role as a data holding loop of the D-type latch.
[0022]
As described above, the data input from the D input terminal 101 is latched to the gate logic including the transfer gate 102 by the hold circuit including the positive feedback loop, which is the data holding loop. Thus, a D-type latch that outputs data from the Q output terminal 109 via the buffer 108 based on the signal of the hold node 107 in which the logic level is held, thereby realizing the D-type latch function.
[0023]
The operation of the semiconductor device configured as above will be described with reference to FIG.
FIG. 6 is a simplified circuit diagram illustrating a configuration example of a semiconductor device according to the related art. As shown in FIG. 6, in the related art, a data holding loop of a D-type latch including an inverter 608, a NOR gate 610, and a transfer gate 605 is connected to a reset signal input terminal 609 by externally inputting a reset signal. A reset signal is supplied only from the outside for the initial reset immediately after power-on even for latches that need to be reset only immediately after power-on and do not require a reset signal during normal operation thereafter. There is a problem that necessity arises.
[0024]
On the other hand, in the semiconductor device of the first embodiment, the data holding loop is configured by the inverters 105 and 106 in which the ratio of the current drive capability of the PchMOSFET and the NchMOSFET is unbalanced, so that the hold node 107 at the time of turning on the power is turned on. A semiconductor device having a D-type latch function with a fixed level and a power-on reset in which an initial reset is performed when power is supplied without supplying a reset signal from the outside can be realized.
(Embodiment 2)
Second Embodiment A semiconductor device according to a second embodiment of the present invention will be described.
[0025]
FIG. 2 is a circuit diagram showing a configuration of the semiconductor device according to the second embodiment. In FIG. 2, reference numerals 205 and 206 denote semiconductor devices each including a D-type latch having a D-type latch function with a power-on reset according to the first embodiment. A D-type flip-flop that outputs a signal from the Q output terminal 207 at the timing of the CLK signal from the CLK input terminal 202 based on the input signal is formed, thereby realizing a D-type flip-flop function.
[0026]
According to this configuration, the function of the D-type flip-flop can be obtained, and the D-type flip-flop does not require an external reset signal when power is turned on, and can be automatically reset by turning on the power.
[0027]
As a result, the D-type flip-flop can be formed using the D-type latch that is automatically reset when the power is turned on, and an initial reset at the time of power-on can be performed without supplying a reset signal from the outside. .
(Embodiment 3)
Third Embodiment A semiconductor device according to a third embodiment of the present invention will be described.
[0028]
FIG. 3 is a circuit diagram showing a configuration of the semiconductor device according to the third embodiment. In FIG. 3, reference numeral 302 denotes a D-type flip-flop according to the second embodiment, which is connected from a Q output terminal 304 of the D-type flip-flop 302 to a D input terminal of the D-type flip-flop 302 via an inverter 303, and By inputting a reverse-phase signal to the output signal from the output terminal 304 to the D input terminal of the D-type flip-flop 302, a T-type output signal is output from the Q output terminal 304 based on the signal input to the T input terminal 301. A flip-flop is formed to realize a T-type flip-flop function.
[0029]
According to this configuration, the function of a T-type flip-flop can be obtained, and the T-type flip-flop does not require an external reset signal when power is turned on, and can be automatically reset by turning on the power.
[0030]
As a result, the T-type flip-flop can be formed by using the D-type latch which is automatically reset when the power is turned on, and the initial reset at the time of power-on can be performed without supplying a reset signal from outside. .
(Embodiment 4)
A semiconductor device according to a fourth embodiment of the present invention will be described.
[0031]
FIG. 4 is a circuit diagram showing a configuration of the semiconductor device according to the fourth embodiment. In FIG. 4, reference numeral 408 denotes a D-type flip-flop according to the second embodiment. By connecting inverters 403 and 409, AND gates 404 and 405, and a NOR gate 406 to the D-type flip-flop 408, A JK flip-flop that outputs a signal from a Q output terminal 410 at the timing of a CLK signal from a CLK input terminal 407 based on input signals from an input terminal 401 and a K input terminal 402 is formed, thereby realizing a JK flip-flop function. are doing.
[0032]
According to this configuration, the function of a JK-type flip-flop is obtained, and when the power is turned on, an external reset signal is not required and an automatic reset can be performed by turning on the power.
[0033]
As a result, the JK-type flip-flop can be formed using the D-type latch automatically reset when the power is turned on, and an initial reset at the time of power-on can be performed without supplying a reset signal from outside. .
[0034]
【The invention's effect】
As described above, according to the present invention, the function of the D-type latch is obtained, and the D-type latch does not require an external reset signal when power is turned on, and can be automatically reset by turning on the power.
[0035]
Therefore, it can be formed by using a D-type latch that is automatically reset when the power is turned on, and an initial reset at the time of turning on the power can be performed without supplying a reset signal from the outside.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention; FIG. 2 is a circuit diagram showing a configuration of a semiconductor device according to a second embodiment of the present invention; FIG. FIG. 4 is a circuit diagram showing a configuration of a semiconductor device according to a fourth embodiment of the present invention. FIG. 5 is a waveform diagram of a main part of the semiconductor device according to the first embodiment of the present invention. FIG. 6 is a circuit diagram showing a configuration example of a conventional semiconductor device.
101 D Input Terminal 102 Transfer Gate 103 Data Latch Gate Signal Input Terminal 104 Negative Phase Input Terminal 105 for Data Latch Gate Signal Inverter 107 with Unbalanced Current Drivability Hold Node 108 Buffer 109 Q Output Terminal 110 Hold Node 107 Negative phase node 201 D input terminal 202 CLK input terminal 203 Buffer 204 Inverter 205, 206 D type latch 207 Q output terminal 301 T input terminal 302 D type flip-flop 303 Inverter 304 Q output terminal 401 J input terminal 402 K input terminal 403, 409 Inverters 404, 405 AND gate 406 NOR gate 407 CLK input terminal 408 D-type flip-flop 410 Q output terminal 601 D input terminal 602, 605 Far gate 603 and 607 data latches for the gate signal input terminal 604, 606 reverse phase input terminal 608 inverter 609 the reset signal input terminal 610 NOR gate 611 buffer 612 Q output terminal of the data latch gate signal

Claims

Ｄ入力からのデータをラッチするためのゲートロジックと、
前記データのラッチを保持するための２つのインバータを含んだ正帰還ループからなるホールド回路と、
前記ホールド回路により論理レベルが保持されるホールドノードを入力としＱ出力からデータを出力するバッファと
を備え、前記ゲートロジックと前記バッファが前記ホールドノードを介して直接接続されており、前記インバータ各々を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの電流駆動能力の比をアンバランスにして、前記ホールド回路が電源投入時に前記ホールドノードの電位を保持するよう構成し、前記電源投入時に初期リセットされるＤ型ラッチを形成して、Ｄ型ラッチ機能を有する半導体装置。Gate logic for latching data from the D input;
A hold circuit comprising a positive feedback loop including two inverters for holding the data latch;
A buffer for inputting a hold node whose logic level is held by the hold circuit and outputting data from a Q output, wherein the gate logic and the buffer are directly connected via the hold node, and each of the inverters the ratio of the current drive capability of the P-channel MOSFET and the N-channel MOSFET constituting in the imbalance, the configured such that the hold circuit holds the potential of the hold node at power-up, D-type, which is initially reset when the power is turned on A semiconductor device having a D-type latch function by forming a latch.

請求項１に記載のＤ型ラッチが２個シリアル接続され、電源投入時に初期リセットされるＤ型フリップフロップを形成して、Ｄ型フリップフロップ機能を有する半導体装置。A semiconductor device having a D-type flip-flop function, wherein two D-type latches according to claim 1 are serially connected to form a D-type flip-flop that is initially reset when power is turned on.

請求項２に記載のＤ型フリップフロップのＱ出力が反転されてＤ入力に接続され、電源投入時に初期リセットされるＴ型フリップフロップを形成して、Ｔ型フリップフロップ機能を有する半導体装置。A semiconductor device having a T-type flip-flop function by forming a T-type flip-flop in which the Q output of the D-type flip-flop according to claim 2 is inverted and connected to the D input, and which is initially reset when power is turned on.

請求項２に記載のＤ型フリップフロップと複数の組み合わせ論理回路とによりＪＫ型フリップフロップの論理に適合され、電源投入時に初期リセットされるＪＫ型フリップフロップを形成して、ＪＫ型フリップフロップ機能を有する半導体装置。A JK-type flip-flop adapted to the logic of the JK-type flip-flop by the D-type flip-flop according to claim 2 and a plurality of combinational logic circuits and initially reset at the time of power-on is formed. Semiconductor device.