JP3589577B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電子回路を集積化して形成される超大規模集積回路などのLSI等により構成される半導体装置に関するものである。
【0002】
【従来の技術】
従来から、電子回路を集積化して形成される超大規模集積回路などのLSI等により構成される半導体装置として、例えば特開平6−244683号公報に記載されたものが知られており、この半導体装置について、以下に説明する。
【0003】
図6は従来の半導体装置の構成例を簡略化して図示した回路図である。この半導体装置は、D型ラッチを形成しており、インバータ608とNORゲート610とトランスファーゲート605とから構成されるデータ保持ループを、リセット信号入力端子609に外部からリセット信号を入力することによって、リセットしている。
【0004】
上記のような回路からなる従来の半導体装置では、電源投入直後にのみリセットが必要であり、かつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後に行なう初期リセットの際に、そのためのリセット信号をリセット信号入力端子609を介して外部から供給している。
【0005】
【発明が解決しようとする課題】
上記のように従来の半導体装置では、リセット信号入力端子609などを介して外部からリセット信号を入力することによってラッチをリセットしており、電源投入直後にのみリセットが必要でかつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後に行なう初期リセットのためだけに、リセット信号を外部から供給する必要が生ずるという問題点を有していた。
【0006】
本発明は、上記従来の問題点を解決するもので、電源投入により自動的にリセットされるD型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる半導体装置を提供する。
【0007】
【課題を解決するための手段】
上記の課題を解決するために本発明の半導体装置は、D型ラッチの機能が得られ、そのD型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とすることを特徴とする。
【0008】
以上により、電源投入により自動的にリセットされるD型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【0009】
【発明の実施の形態】
本発明の請求項1に記載の半導体装置は、D入力からのデータをラッチするためのゲートロジックと、前記データのラッチを保持するための2つのインバータを含んだ正帰還ループからなるホールド回路と、前記ホールド回路により論理レベルが保持されるホールドノードを入力としQ出力からデータを出力するバッファとを備え、前記ゲートロジックと前記バッファが前記ホールドノードを介して直接接続されており、前記インバータ各々を構成するPチャネルMOSFETとNチャネルMOSFETの電流駆動能力の比をアンバランスにして、前記ホールド回路が電源投入時に前記ホールドノードの電位を保持するよう構成し、前記電源投入時に初期リセットされるD型ラッチを形成して、D型ラッチ機能を有する構成とする。
【0010】
この構成によると、D型ラッチの機能が得られ、そのD型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【0011】
請求項2に記載の半導体装置は、請求項1に記載のD型ラッチが2個シリアル接続され、電源投入時に初期リセットされるD型フリップフロップを形成して、D型フリップフロップ機能を有する構成とする。
【0012】
この構成によると、D型フリップフロップの機能が得られ、そのD型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【0013】
請求項3に記載の半導体装置は、請求項2に記載のD型フリップフロップのQ出力が反転されてD入力に接続され、電源投入時に初期リセットされるT型フリップフロップを形成して、T型フリップフロップ機能を有する構成とする。
【0014】
この構成によると、T型フリップフロップの機能が得られ、そのT型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【0015】
請求項4に記載の半導体装置は、請求項2に記載のD型フリップフロップと複数の組み合わせ論理回路とによりJK型フリップフロップの論理に適合され、電源投入時に初期リセットされるJK型フリップフロップを形成して、JK型フリップフロップ機能を有する構成とする。
【0016】
この構成によると、JK型フリップフロップの機能が得られ、そのJK型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【0017】
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
(実施の形態1)
本発明の実施の形態1の半導体装置を説明する。
【0018】
図1は本実施の形態1の半導体装置の構成を示す回路図である。図1において、インバータ105は、Pチャネル(ch)MOSFETの電流駆動能力がNチャネル(ch)MOSFETの電流駆動能力に比べて例えば5:1のように相対的に高いインバータであり、インバータ106は、PchMOSFETの電流駆動能力がNchMOSFETの電流駆動能力に比べて例えば1:5のように相対的に低いインバータであり、インバータ105、106によって構成されるホールド回路により、ホールドノード107は、電源投入時にLレベルにホールドされる。
【0019】
図5(a)〜図5(c)は、電源投入からその直後の各部のレベル変化を表している。図5(a)は電源(VDD)のレベル変化、図5(b)はホールドノード107の逆相である逆相ノード110のレベル変化、図5(c)はホールドノード107のレベル変化を表している。時刻T0では、逆相ノード110およびホールドノード107は、ともにドライブされていないローレベル(Lレベル)である。
【0020】
時刻T0から時刻T1にかけて電源が立ち上がると、逆相ノード110は、インバータ105の電流駆動能力の高いPchMOSFETにより、ハイレベル(Hレベル)に速い立ち上がり時間でドライブされる。一方、ホールドノード107は、時刻T2までは、インバータ106の電流駆動能力の低いPchMOSFETにより、遅い立ち上がり時間でHレベルに向けてドライブされるが、逆相ノード110がHレベルに到達するのが早いため、時刻T2以降には、ホールドノード107は、インバータ106の電流駆動能力が高いNchMOSFETにより、Lレベルに向けて速い立ち下がり時間でドライブされる。
【0021】
時刻T3で、逆相ノード110はHレベル、ホールドノード107はLレベルを維持して安定する。
時刻T3以降の通常動作では、上記のホールド回路がD型ラッチのデータ保持ループとしての役割を果たす。
【0022】
以上のように、そのデータ保持ループである正帰還ループからなるホールド回路によって、D入力端子101から入力されたデータに対して、トランスファーゲート102からなるゲートロジックへのラッチを保持し、そのようにして論理レベルが保持されたホールドノード107の信号に基づいてバッファ108を介してQ出力端子109からデータを出力するD型ラッチを形成し、D型ラッチ機能を実現している。
【0023】
以上のように構成された半導体装置の作用について、従来技術との違いを図6を用いて説明する。
図6は従来技術における半導体装置の構成例を簡略化して図示した回路図である。図6に示すように、従来技術では、インバータ608とNORゲート610とトランスファーゲート605から構成されるD型ラッチのデータ保持ループを、リセット信号入力端子609に、外部からリセット信号を入力することによってリセットしており、電源投入直後にのみリセットが必要でかつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後の初期リセットの為だけにリセット信号を外部から供給する必要が生ずるという問題がある。
【0024】
これに対して本実施の形態1の半導体装置は、データ保持ループをPchMOSFETとNchMOSFETの電流駆動能力の比をアンバランスにしたインバータ105、106で構成することにより、電源投入時のホールドノード107のレベルを固定し、外部からリセット信号を供給することなく電源投入時に初期リセットがかかるパワーオンリセットつきで、D型ラッチ機能を有する半導体装置を実現することができる。
(実施の形態2)
本発明の実施の形態2の半導体装置を説明する。
【0025】
図2は本実施の形態2の半導体装置の構成を示す回路図である。図2において、205、206はそれぞれ実施の形態1のパワーオンリセットつきD型ラッチ機能を有するD型ラッチからなる半導体装置であり、バッファ203およびインバータ204と接続して、D入力端子201からの入力信号に基づいてCLK入力端子202からのCLK信号のタイミングでQ出力端子207から信号を出力するD型フリップフロップを形成し、D型フリップフロップ機能を実現している。
【0026】
この構成によると、D型フリップフロップの機能が得られ、そのD型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【0027】
その結果、D型フリップフロップを、電源投入により自動的にリセットされるD型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
(実施の形態3)
本発明の実施の形態3の半導体装置を説明する。
【0028】
図3は本実施の形態3の半導体装置の構成を示す回路図である。図3において、302は実施の形態2のD型フリップフロップであり、このD型フリップフロップ302のQ出力端子304からインバータ303を介してD型フリップフロップ302のD入力端子に接続して、Q出力端子304からの出力信号に対する逆相信号をD型フリップフロップ302のD入力端子に入力することにより、T入力端子301に入力された信号に基づいてQ出力端子304から信号を出力するT型フリップフロップを形成し、T型フリップフロップ機能を実現している。
【0029】
この構成によると、T型フリップフロップの機能が得られ、そのT型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【0030】
その結果、T型フリップフロップを、電源投入により自動的にリセットされるD型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
(実施の形態4)
本発明の実施の形態4の半導体装置を説明する。
【0031】
図4は本実施の形態4の半導体装置の構成を示す回路図である。図4において、408は実施の形態2のD型フリップフロップであり、このD型フリップフロップ408に、インバータ403、409と、ANDゲート404、405と、NORゲート406とを接続することにより、J入力端子401およびK入力端子402からの入力信号に基づいてCLK入力端子407からのCLK信号のタイミングでQ出力端子410から信号を出力するJK型フリップフロップを形成し、JK型フリップフロップ機能を実現している。
【0032】
この構成によると、JK型フリップフロップの機能が得られ、そのJK型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【0033】
その結果、JK型フリップフロップを、電源投入により自動的にリセットされるD型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【0034】
【発明の効果】
以上のように本発明によれば、D型ラッチの機能が得られ、そのD型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【0035】
そのため、電源投入により自動的にリセットされるD型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の構成を示す回路図
【図2】本発明の実施の形態2の半導体装置の構成を示す回路図
【図3】本発明の実施の形態3の半導体装置の構成を示す回路図
【図4】本発明の実施の形態4の半導体装置の構成を示す回路図
【図5】本発明の実施の形態1の半導体装置における要部の波形図
【図6】従来の半導体装置の構成例を示す回路図
【符号の説明】
101 D入力端子
102 トランスファーゲート
103 データラッチ用ゲート信号入力端子
104 データラッチ用ゲート信号の逆相入力端子
105、106 電流駆動能力をアンバランスにしたインバータ
107 ホールドノード
108 バッファ
109 Q出力端子
110 ホールドノード107の逆相ノード
201 D入力端子
202 CLK入力端子
203 バッファ
204 インバータ
205、206 D型ラッチ
207 Q出力端子
301 T入力端子
302 D型フリップフロップ
303 インバータ
304 Q出力端子
401 J入力端子
402 K入力端子
403、409 インバータ
404、405 ANDゲート
406 NORゲート
407 CLK入力端子
408 D型フリップフロップ
410 Q出力端子
601 D入力端子
602、605 トランスファーゲート
603、607 データラッチ用ゲート信号入力端子
604、606 データラッチ用ゲート信号の逆相入力端子
608 インバータ
609 リセット信号入力端子
610 NORゲート
611 バッファ
612 Q出力端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device including an LSI or the like such as an ultra-large-scale integrated circuit formed by integrating electronic circuits.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a semiconductor device including an LSI or the like such as a super-large-scale integrated circuit formed by integrating electronic circuits, a semiconductor device described in, for example, Japanese Patent Laid-Open No. 6-244683 is known. Will be described below.
[0003]
FIG. 6 is a simplified circuit diagram illustrating a configuration example of a conventional semiconductor device. In this semiconductor device, a D-type latch is formed, and a data holding loop composed of an
[0004]
In the conventional semiconductor device having the above-described circuit, the reset is required only immediately after the power is turned on, and the initial reset performed immediately after the power is turned on even for a latch that does not require a reset signal during the subsequent normal operation. At this time, a reset signal for this is supplied from the outside via the reset
[0005]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor device, the latch is reset by inputting a reset signal from the outside via the reset
[0006]
The present invention solves the above-mentioned conventional problems, and can be formed by using a D-type latch that is automatically reset when the power is turned on. Provided is a semiconductor device which can be reset.
[0007]
[Means for Solving the Problems]
In order to solve the above-described problems, the semiconductor device of the present invention has a function of a D-type latch. When the power is turned on, the D-type latch does not require an external reset signal and performs an automatic reset by turning on the power. It is characterized in that it is possible.
[0008]
As described above, it can be formed by using the D-type latch that is automatically reset when the power is turned on, and the initial reset at the time of turning on the power can be performed without supplying a reset signal from outside.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
A semiconductor device according to
[0010]
According to this configuration, the function of the D-type latch can be obtained, and an external reset signal is not required for the D-type latch when the power is turned on, and the D-type latch can be automatically reset by turning on the power.
[0011]
According to a second aspect of the present invention, there is provided a semiconductor device having a D-type flip-flop function in which two D-type latches according to the first aspect are serially connected, and a D-type flip-flop that is initially reset at power-on is formed. And
[0012]
According to this configuration, the function of the D-type flip-flop is obtained, and when the power is turned on, the D-type flip-flop does not require an external reset signal, and can be automatically reset by turning on the power.
[0013]
A semiconductor device according to a third aspect of the present invention forms a T-type flip-flop in which the Q output of the D-type flip-flop according to the second aspect is inverted and connected to the D input, and is initially reset when power is turned on. It has a configuration having a flip-flop function.
[0014]
According to this configuration, the function of a T-type flip-flop is obtained, and when the power is turned on, the T-type flip-flop does not require an external reset signal and can be automatically reset by turning on the power.
[0015]
According to a fourth aspect of the present invention, there is provided a semiconductor device which is adapted to the logic of a JK flip-flop by the D-type flip-flop according to the second aspect and a plurality of combinational logic circuits, and which is initially reset when power is turned on. And a structure having a JK flip-flop function.
[0016]
According to this configuration, the function of a JK-type flip-flop is obtained. When the power is turned on, the JK-type flip-flop does not require an external reset signal, and can be automatically reset by turning on the power.
[0017]
Hereinafter, a semiconductor device according to an embodiment of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
First Embodiment A semiconductor device according to a first embodiment of the present invention will be described.
[0018]
FIG. 1 is a circuit diagram showing a configuration of the semiconductor device of the first embodiment. In FIG. 1, an
[0019]
FIGS. 5A to 5C show the level changes of the respective units immediately after the power is turned on. 5A shows a level change of the power supply (VDD), FIG. 5B shows a level change of the
[0020]
When the power supply rises from time T0 to time T1, the negative-
[0021]
At time T3, the
In the normal operation after time T3, the above-described hold circuit plays a role as a data holding loop of the D-type latch.
[0022]
As described above, the data input from the
[0023]
The operation of the semiconductor device configured as above will be described with reference to FIG.
FIG. 6 is a simplified circuit diagram illustrating a configuration example of a semiconductor device according to the related art. As shown in FIG. 6, in the related art, a data holding loop of a D-type latch including an
[0024]
On the other hand, in the semiconductor device of the first embodiment, the data holding loop is configured by the
(Embodiment 2)
Second Embodiment A semiconductor device according to a second embodiment of the present invention will be described.
[0025]
FIG. 2 is a circuit diagram showing a configuration of the semiconductor device according to the second embodiment. In FIG. 2,
[0026]
According to this configuration, the function of the D-type flip-flop can be obtained, and the D-type flip-flop does not require an external reset signal when power is turned on, and can be automatically reset by turning on the power.
[0027]
As a result, the D-type flip-flop can be formed using the D-type latch that is automatically reset when the power is turned on, and an initial reset at the time of power-on can be performed without supplying a reset signal from the outside. .
(Embodiment 3)
Third Embodiment A semiconductor device according to a third embodiment of the present invention will be described.
[0028]
FIG. 3 is a circuit diagram showing a configuration of the semiconductor device according to the third embodiment. In FIG. 3,
[0029]
According to this configuration, the function of a T-type flip-flop can be obtained, and the T-type flip-flop does not require an external reset signal when power is turned on, and can be automatically reset by turning on the power.
[0030]
As a result, the T-type flip-flop can be formed by using the D-type latch which is automatically reset when the power is turned on, and the initial reset at the time of power-on can be performed without supplying a reset signal from outside. .
(Embodiment 4)
A semiconductor device according to a fourth embodiment of the present invention will be described.
[0031]
FIG. 4 is a circuit diagram showing a configuration of the semiconductor device according to the fourth embodiment. In FIG. 4,
[0032]
According to this configuration, the function of a JK-type flip-flop is obtained, and when the power is turned on, an external reset signal is not required and an automatic reset can be performed by turning on the power.
[0033]
As a result, the JK-type flip-flop can be formed using the D-type latch automatically reset when the power is turned on, and an initial reset at the time of power-on can be performed without supplying a reset signal from outside. .
[0034]
【The invention's effect】
As described above, according to the present invention, the function of the D-type latch is obtained, and the D-type latch does not require an external reset signal when power is turned on, and can be automatically reset by turning on the power.
[0035]
Therefore, it can be formed by using a D-type latch that is automatically reset when the power is turned on, and an initial reset at the time of turning on the power can be performed without supplying a reset signal from the outside.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention; FIG. 2 is a circuit diagram showing a configuration of a semiconductor device according to a second embodiment of the present invention; FIG. FIG. 4 is a circuit diagram showing a configuration of a semiconductor device according to a fourth embodiment of the present invention. FIG. 5 is a waveform diagram of a main part of the semiconductor device according to the first embodiment of the present invention. FIG. 6 is a circuit diagram showing a configuration example of a conventional semiconductor device.
101
Claims (4)
前記データのラッチを保持するための2つのインバータを含んだ正帰還ループからなるホールド回路と、
前記ホールド回路により論理レベルが保持されるホールドノードを入力としQ出力からデータを出力するバッファと
を備え、前記ゲートロジックと前記バッファが前記ホールドノードを介して直接接続されており、前記インバータ各々を構成するPチャネルMOSFETとNチャネルMOSFETの電流駆動能力の比をアンバランスにして、前記ホールド回路が電源投入時に前記ホールドノードの電位を保持するよう構成し、前記電源投入時に初期リセットされるD型ラッチを形成して、D型ラッチ機能を有する半導体装置。Gate logic for latching data from the D input;
A hold circuit comprising a positive feedback loop including two inverters for holding the data latch;
A buffer for inputting a hold node whose logic level is held by the hold circuit and outputting data from a Q output, wherein the gate logic and the buffer are directly connected via the hold node, and each of the inverters the ratio of the current drive capability of the P-channel MOSFET and the N-channel MOSFET constituting in the imbalance, the configured such that the hold circuit holds the potential of the hold node at power-up, D-type, which is initially reset when the power is turned on A semiconductor device having a D-type latch function by forming a latch.
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