JP3588301B2 - ハーフブリッジ形インバータ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はハーフブリッジ形インバータ回路に関し、特に高電圧で駆動される負荷を接続されるハーフブリッジ形インバータ回路に関する。
【0002】
【従来の技術】
図1に照明用のハーフブリッジ形インバータ回路の構成を示す。Q1、Q2はパワーMOSFETで構成されるメインスイッチング素子であり、D1、D2はパワーMOSFETのドレイン・ソース間の寄生ダイオードで構成される共振電流の転流ダイオードである。バラスト回路のLは共振用リアクトル、C1は直流成分カット用コンデンサ、C2はフィラメント予熱用コンデンサであり、蛍光ランプはフィラメント予熱用コンデンサC2と並列に接続される回路構成となっている。
【0003】
図2はランプ点灯時の動作波形を示している。VGS1、VGS2はメインスイッチング素子Q1、Q2のゲート・ソース間電圧である。動作中、メインスイッチング素子Q1、Q2は交互にオン、オフを繰り返すとともに、メインスイッチング素子Q1、Q2が同時にオンになることを防ぐために、メインスイッチング素子Q1、Q2が共にオフとなるデッドタイム期間を有している。
【0004】
ハイサイド側メインスイッチング素子Q1はVGS1がハイとなるとオンし、ID1に示すドレイン電流が流れる。これにより、L、C1、C2および蛍光ランプで構成されるバラスト回路に方形波の電圧が印可され、正弦波状のバラスト電流I1が流れる。ランプの点灯中のバラスト電流I1はフィラメント電流I2とランプ電流I3の合成電流である。
【0005】
ローサイド側メインスイッチング素子Q2はVGS2がハイになるとオンし、ドレイン電流ID2が流れる。これにより、バラスト回路に蓄積されたエネルギーが放出され、バラスト電流I1、フィラメント電流I2およびランプ電流I3はマイナス方向に減少する。
【0006】
通常のハーフブリッジ形インバータ回路では、バラスト回路の共振周波数より高い遅相領域の周波数で動作させる。従って、バラスト電流I1はメインスイッチング素子Q1、Q2のスイッチング周波数により変化させることができるので、明るさの調整が可能となる。
【0007】
図1より、制御回路1からの入力信号をドライブ回路2で所定のドライブ信号(例えば、VGS1、VGS2)に変換して、メインスイッチング素子Q1、Q2が駆動されている。
【0008】
図3にこのドライブ回路2の具体的な回路ブロックを示す。すなわち、信号入力回路21と、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路22、23と、パルス発生回路24と、レベルシフト回路25と、パルスフィルター回路26と、記憶回路となるフリップフロップ回路27と、ハイサイド側およびローサイド側のメインスイッチング素子Q1、Q2を駆動するドライブ信号を供給する出力回路28、29より構成される。
【0009】
かかるドライブ回路2は制御回路1からの出力信号を信号入力回路21で整形した後、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路22、23に入力され、図4に示すように入力信号(制御回路1の出力信号)から遅延させたハイサイド出力信号HOとハイサイド出力信号HOが立ち上がる前に立ち下がるローサイド出力信号LOが形成される。ハイサイド出力信号HOとローサイド出力信号LOにはメインスイッチング素子Q1、Q2が同時にオンしないように共にローレベルとなるデッドタイムが作られている。
【0010】
ハイサイド側のドライブ回路2はメインスイッチング素子Q1が約600ボルトの電圧で駆動されるので、ハイサイド出力信号HOを約600ボルトまで高圧にシフトしてドライブ信号VGS1を作る必要がある。パルス発生回路24 にはデッドタイムコントロール回路22の出力信号PGINが入力され、セット出力信号OUT(Set)とリセット出力信号OUT(Reset)を出力する。これらの信号は次の高電圧へのレベルシフト回路25に入力されて、高電圧のセット出力信号OUT(Set)とリセット出力信号OUT(Reset)に変換される。これらの信号はパルスフィルター回路26で一定のパルス幅以上の信号を通過させて、フリップフロップ回路27のセットおよびリセットを行い、出力回路28からハイサイド出力信号HOを出力してハイサイド側のメインスイッチング素子Q1を駆動する。
【0011】
図7にパルス発生回路24を示す。ハイサイド側のデッドタイムコントロール回路22からの入力信号PGINからセット出力信号OUT(Set)とリセット出力信号OUT(Reset)を出力するために、セット側では入力信号PGINをインバータ回路241で反転させた信号S1と、入力信号PGINを2段の遅延回路242で遅延させ、2段接続されたインバータ回路243で整形して信号S2を形成する。両信号S1、S2はNORゲート回路244に入力され、セット出力信号OUT(Set)が得られ、更に2段接続したインバータ回路245を経て整形される。リセット側も同様に信号R1と信号R2からリセット出力信号OUT(Reset)を発生させる。
【0012】
【発明が解決しようとする課題】
かかるハーフブリッジ形インバータ回路では、メインスイッチング素子Q1、Q2が同時にオンになることを防ぐために、ドライブ信号(例えば、VGS1、VGS2)が共にオフとなるデッドタイム期間を設けている。
【0013】
しかしながら、ドライブ回路2のパルス発生回路24への入力信号PGINが突発的なノイズが入力された場合に誤動作が起こり、メインスイッチング素子Q1、Q2が同時にオンになる問題がある。
【0014】
図8に示すように、パルス発生回路24への入力信号PGINのパルス幅が15ns以下と狭い場合、信号S2および信号R2は遅延回路242で伝達されないので、セット出力信号OUT(Set)は入力信号PGINと同一の波形になる。一方、リセット出力信号OUT(Reset)は無くなり、ローレベルで維持される。このために、セット出力信号OUT(Set)のみでリセット出力信号OUT(Reset)が無くなるので、ハイサイド出力信号HOはハイレベル状態で維持されることになる。すなわち、メインスイッチング素子Q1、Q2は同時オンとなる。
【0015】
【課題を解決するための手段】
本発明はかかるメインスイッチング素子Q1、Q2が同時オンモードになるという問題点に鑑みてなされ、ハーフブリッジ形インバータ回路において、前記ドライブ回路を前記ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子が同時にオンになるのを防止するためのデッドタイム期間を作るデッドタイムコントロール回路を有しハイサイド側のスイッチング素子をオンさせる出力信号を出力するハイサイド側の出力回路と、前記同様にデッドタイム期間を作るデッドタイムコントロール回路を有しローサイド側のスイッチング素子をオンさせる出力信号を出力するローサイドの出力回路とで構成し、前記ハイサイド側のデッドタイムコントロール回路に該デッドタイムコントロール回路の出力からセット出力信号およびリセット出力信号を発生するパルス発生回路と、前記セット出力信号およびリセット出力信号のうち一定のパルス幅以上のパルスを通過させるパルスフィルタ回路と、前記パルスフィルタ回路を通過した前記セット出力信号およびリセット出力信号でセットリセットし前記出力信号を出力するハイサイド側の出力回路とを接続し、前記ドライブ回路に加わる入力信号が一定幅以下のとき、前記パルス発生回路からのセット出力信号またはリセット出力信号を前記パルスフィルタ回路で阻止しハイサイド側のスイッチング素子をオンさせる出力信号を出力する前記出力回路を不動作させ、ハイサイド側のメインスイッチング素子を不動作させ、前記両メインスイッチング素子の同時オンを防止することに特徴を有する。
【0016】
【発明の実施の形態】
本発明の実施の形態について図1から図9を参照して説明する。
【0017】
図1に照明用のハーフブリッジ形インバータ回路の構成を示す。Q1、Q2はパワーMOSFETで構成されるメインスイッチング素子であり、D1、D2はパワーMOSFETのドレイン・ソース間の寄生ダイオードで構成される共振電流の転流ダイオードである。バラスト回路のLは共振用リアクトル、C1は直流成分カット用コンデンサ、C2はフィラメント予熱用コンデンサであり、蛍光ランプはフィラメント予熱用コンデンサC2と並列に接続される回路構成となっている。
【0018】
図2に動作波形を示し、図3にドライブ回路の回路ブロックを示す。基本的な動作原理および回路構成は従来の技術の欄で説明したものと同じであるので、ここでは説明を省略する。
【0019】
図4は入力信号(制御回路1の出力信号)から遅延させたハイサイド出力信号HOとハイサイド出力信号HOが立ち上がる前に立ち下がるローサイド出力信号LOの波形を示す。ハイサイド出力信号HOとローサイド出力信号LOにはメインスイッチング素子Q1、Q2が同時にオンしないように共にローレベルとなるデッドタイムが作られている。
【0020】
図7にパルス発生回路24を示す。ハイサイド側のデッドタイムコントロール回路22からの入力信号PGINからセット出力信号OUT(Set)とリセット出力信号OUT(Reset)を出力するために、セット側では入力信号INをインバータ回路241で反転させた信号S1と、入力信号INを2段の遅延回路242で遅延させ、2段接続されたインバータ回路243で整形して信号S2を形成する。両信号S1、S2はNORゲート回路244に入力され、セット出力信号OUT(Set)が得られ、更に2段接続したインバータ回路245を経て整形される。リセット側も同様に信号R1と信号R2からリセット出力信号OUT(Reset)を発生させる。
【0021】
図8に示すように、パルス発生回路24への入力信号PGINのパルス幅が12nS以下と狭い場合、信号S2および信号R2は遅延回路242で伝達されないので、セット出力信号OUT(Set)は入力信号PGINと同一の波形になる。一方、リセット出力信号OUT(Reset)は無くなり、ローレベルで維持される。
【0022】
図9にパルス発生回路24の入力となるデッドタイムコントロール回路22の出力信号PGINのパルス入力幅とパルス発生回路24からの出力であるセット出力信号OUT(Set)およびリセット出力信号OUT(Reset)のパルス出力幅の関係を示す。
【0023】
ドライブ回路2のハイサイド出力信号HOはパルス発生回路24のセット出力信号OUT(Set)でハイレベルとなり、リセット出力信号OUT(Reset)でローレベルとなるように構成されている。パルス発生回路24の遅延回路242の働きで入力信号のパルス幅が12nS程度以下になるとリセット出力信号OUT(Reset)がセット出力信号OUT(Set)よりも先に無くなる領域となり、図8に示すように残ったセット出力信号OUT(Set)によりハイサイド出力信号HOがハイレベルで維持される結果になる。
【0024】
図5にセット出力信号OUT(Set)が印可されるレベルシフト回路25とパルスフィルタ回路26の具体的な回路図を示す。なお、リセット出力信号OUT(Reset)が印可されるレベルシフト回路25とパルスフィルタ回路26は同様の回路が存在する。
【0025】
本発明の特徴はこのパルスフィルタ回路26にある。パルスフィルタ回路26は波形整形を行う2段接続されたインバータ回路261、262と、遅延回路263と、波形整形を行う2段接続されたインバータ回路264、265で構成されている。遅延回路263はCMOSインバータ回路の出力端子とPチャネルMOSトランジスタのドレイン端子間に接続された抵抗Rと出力端子と共通電位VS間に接続された容量Cにより構成される。この抵抗Rおよび容量Cで形成される時定数を選択することにより、このパルスフィルタ回路26を通過できるパルス幅を決めることができる。なお共通電位VSはメインスイッチング素子Q1とメインスイッチング素子Q2の中間電位であり、VBは高圧の電源電位であり、COMはグランド電位を示す。
【0026】
図6に同時オンを発生するフィルタ幅と抵抗R(図6ではPSD(パルス信号遅延)抵抗で表示する)の関係を示す。リセット出力信号OUT(Reset)が確実に残る領域はフィルタ幅で18nS以上、最適設計値では22nSから24nSでの動作範囲を選んだ。従って、フィルタ幅を18nS以上とするには抵抗Rは6.5KΩ以上が必要である。製造上のばらつきを考慮すると約9KΩが良い。なお、容量は2.3pFとする。
【0027】
また前述したパルスフィルタ回路26のセット出力信号OUT(Set)を出力する側の遅延回路263の抵抗RをRsとし、同様にリセット出力信号OUT(Reset)側の遅延回路(図示せず)の抵抗RをRrとすれば、Rs>Rrとすることで、パルス発生回路24からの入力信号PGINが狭いときに確実にセット出力信号OUT(Set)を先に無くすることができ、同時オン防止に有効である。実際には、Rsを9KΩとしたとき、Rrは4.7KΩとした。
【0028】
これにより図9からも明白なように、パルス発生回路24からのパルス出力幅が18nS以上であれば、必ずリセット出力信号OUT(Reset)が無くなることがないので、メインスイッチング素子Q1、Q2が同時オンになることを防止することができる。
【0029】
【発明の効果】
本発明に依れば、パルスフィルタ回路26の遅延回路263の時定数を選択することにより大きな回路変更をすることなくリセット出力信号OUT(Reset)が確実に残る領域までセット出力信号OUT(Set)を伝達することがなくなり、メインスイッチング素子Q1、Q2が同時オンになることを防止することができる。これにより突発的なノイズによる誤動作を完全に回避したハーフブリッジ形インバータ回路を提供できる。
【図面の簡単な説明】
【図1】本発明および従来のハーフブリッジ形インバータ回路を説明する図である。
【図2】本発明および従来のハーフブリッジ形インバータ回路の動作波形を説明する図である。
【図3】本発明および従来のハーフブリッジ形インバータ回路のドライブ回路を説明する図である。
【図4】本発明および従来のハーフブリッジ形インバータ回路のデッドタイムコントロール回路の動作波形を説明する図である。
【図5】本発明のハーフブリッジ形インバータ回路のパルスフィルタ回路を説明する図である。
【図6】本発明のハーフブリッジ形インバータ回路のパルスフィルタ回路の特性を説明する図である。
【図7】本発明および従来のハーフブリッジ形インバータ回路のパルス発生回路を説明する図である。
【図8】本発明および従来のハーフブリッジ形インバータ回路のパルス発生回路の動作波形 説明する図である。
【図9】本発明のハーフブリッジ形インバータ回路のパルス発生回路の特性を説明する図である。
【符号の説明】
Q1、Q2 メインスイッチング素子
D1、D2 共振電流の転流ダイオード
L 共振用リアクトル
C1 直流成分カット用コンデンサ
C2 フィラメント予熱用コンデンサ
Claims (4)
- ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子で構成されるハーフブリッジ形のスイッチング回路と、該スイッチング回路を駆動する出力信号を出力するドライブ回路とを備えたハーフブリッジ形インバータ回路において、
前記ドライブ回路を前記ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子が同時にオンになるのを防止するためのデッドタイム期間を作るデッドタイムコントロール回路を有しハイサイド側のスイッチング素子をオンさせる出力信号を出力するハイサイド側の出力回路と、前記同様にデッドタイム期間を作るデッドタイムコントロール回路を有しローサイド側のスイッチング素子をオンさせる出力信号を出力するローサイドの出力回路とで構成し、
前記ハイサイド側のデッドタイムコントロール回路に該デッドタイムコントロール回路の出力からセット出力信号およびリセット出力信号を発生するパルス発生回路と、前記セット出力信号およびリセット出力信号のうち一定のパルス幅以上のパルスを通過させるパルスフィルタ回路と、前記パルスフィルタ回路を通過した前記セット出力信号およびリセット出力信号でセットリセットし前記出力信号を出力するハイサイド側の出力回路とを接続し、
前記ドライブ回路に加わる入力信号が一定幅以下のとき、前記パルス発生回路からのセット出力信号またはリセット出力信号を前記パルスフィルタ回路で阻止しハイサイド側のスイッチング素子をオンさせる出力信号を出力する前記出力回路を不動作させ、ハイサイド側のメインスイッチング素子を不動作させ、前記両メインスイッチング素子の同時オンを防止することを特徴とするハーフブリッジ形インバータ回路。 - 前記ハイサイド側の前記パルスフィルタ回路にフリップフロップ回路を接続し、前記セット出力信号でフリップフロップ回路がセットされたときに、前記出力回路からハイサイド側のスイッチング素子をオンさせる出力信号を出力することを特徴とする請求項1記載のハーフブリッジ形インバータ回路。
- 前記セット出力信号を通過させるパルスフィルタ回路の時定数をリセット出力信号を通過させる時定数より大きくし、リセット出力信号が残る領域までセット出力信号を伝達するのを防止したことを特徴とする請求項2記載のハーフブリッジ形インバータ回路。
- 前記パルスフィルタ回路はCMOSインバータ回路の出力端子とPチャネルMOSトランジスタのドレイン端子間に接続された抵抗と出力端子と共通電位間に接続された容量により構成されることを特徴とする請求項2または請求項3記載のハーフブリッジ形インバータ回路。
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