JP3588276B2 - センサ信号処理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、センサ部からの信号を被測定物理量の関数として取り出すセンサ信号処理回路に関し、特に、温度変化等に基づく素子誤差およびオペアンプのオフセット等の回路誤差を信号処理によって除去する手段を備えたセンサ信号処理回路に関する。
【0002】
【従来の技術】
近年、圧力計測の分野では、機械式から電子式への置き換えが急速に進んでいる。電子式圧力計を大別すると、感圧ダイアフラムの応力変化を電気抵抗変化に変換する抵抗式と、感圧ダイアフラムの変位を静電容量変化に変換する静電容量式とに分類できる。この中で、静電容量式圧力センサには微圧計測に優れているという特徴がある。
【0003】
図18は、従来の静電容量式圧力センサのセンサ部の構造を示す断面図である。また図19は、図18に示すセンサ部のXVIII−XVIII′線方向の断面図である。
図18に示すように、台座基板101のひとつの面の中央部には第1の凹部が形成されており、さらにこの第1の凹部を囲むように第2の凹部が溝状に形成されている。これらの凹部が形成された台座基板101の面には、厚みの薄いダイアフラム基板102が接合されている。台座基板101の第1,第2の凹部とダイアフラム基板102の内面とにより囲まれた空間がそれぞれ容量室103a,103bとなる。
【0004】
容量室103aの台座基板101側には図19に示すように電極105aが配置され、ダイアフラム基板102側には前記電極105aと対向するように電極105bが配置されている。電極105aはリード105cにより外部に取り出される。電極105bについても同様である。これらの電極105a,105bと、誘電体としての空気とにより、センサ容量(114a)が構成される。
【0005】
また、容量室103bの台座基板101側には図19に示すように電極106aが帯状に配置され、ダイアフラム基板102側には前記電極106aと対向するように電極106bが配置されている。電極106aはリード106cにより外部に取り出される。電極106bについても同様である。これらの電極106a,106bと、誘電体としての空気とにより、リファレンス容量(114b)が構成される。
なお、容量室103a,103b内の空気が容易に混ざり合うように、容量室103a,103b間の隔壁104は一部除去されている。
【0006】
ダイアフラム基板102のうち容量室103aを構成する部分は感圧ダイアフラム102aとして作用するので、例えば図18に示すようにダイアフラム基板102の上側に正の圧力Pが印加されると、感圧ダイアフラム102aは下側にたわむ。電極105bは感圧ダイアフラム102aと連動して変位するので、電極105a,105b間のギャップが小さくなり、センサ容量(114a)のキャパシタンスCs が増加する。
一方、ダイアフラム基板102のうち容量室103bを構成する部分は圧力Pが印加されてもたわまないので、リファレンス容量(114b)のキャパシタンスCr は変化しない。
【0007】
リファレンス容量(114b)は、センサ部114内外の温度変化および容量室103a内の湿度変化等に基づく測定誤差(これを素子誤差という)を除去するために設けられたものである。すなわち、センサ容量(114a)のキャパシタンスCs とリファレンス容量(114b)のキャパシタンスCr とから
K1=(Cs−Cr)/Cs ・・・(1)
を計算することにより、理論上、素子誤差が除去された圧力Pを得ることができる。
【0008】
なお、容量室103a,103b内の空気の誘電率をε、センサ容量(114a)における電極105a,105b間の通常のギャップおよびリファレンス容量(114b)における電極106a,106b間のギャップをd、感圧ダイアフラム102aの圧力感度変位をΔdとし、また簡単のため電極105a,105bの対向面積および電極106a,106bの対向面積を共にSとすると、キャパシタンスCs,Crをそれぞれ
Cs=εS/(d+Δd) ・・・(2)
Cr=εS/d ・・・(3)
と表せる。これら(2)式および(3)式を(1)式に代入すれば
K1=−Δd/d ・・・(4)
となるので、(1)式から圧力Pを得られることが解る。
【0009】
図20は、図18に示したセンサ部114からの信号を圧力Pの関数として取り出すセンサ信号処理回路の回路図である。
センサ部114のセンサ容量114aの入力側はバッファ113aおよびスイッチング部112を介して交流電源111に接続されている。同じくリファレンス容量114bの入力側はバッファ113bおよびスイッチング部112を介して交流電源111に接続されている。
センサ部114の出力側には増幅部115が接続されており、この増幅部115の出力側にはA/D変換器(アナログ/デジタル変換器)116を介してCPU(中央処理装置)117が接続されている。
【0010】
増幅部115はオペアンプ115aおよび容量115bにより構成されている。このうちオペアンプ115aは、非反転入力端子(+)が接地に接続され、反転入力端子(−)が容量114a,114bの接続点114cに接続され、出力端子がA/D変換器116に接続されている。また容量115bは容量114a,114bの接続点114cとオペアンプ115aの出力端子との間に接続されている。
またCPU117は、スイッチング部112に対して接続を切り換える制御信号を出力するとともに、スイッチング部112の切り換え毎にA/D変換器116から出力される信号を組み合わせて演算処理を行う機能を有している。
【0011】
交流電源111の出力電圧をVi 、容量115bのキャパシタンスをCf とすると、センサ容量114aに電源111が接続された場合の増幅部115の出力電圧V101 は、
V101=−CsVi/Cf ・・・(5)
と表すことができる。また、リファレンス容量114bに電源111が接続された場合の増幅部115の出力電圧V102 は、
V102=−CrVi/Cf ・・・(6)
と表すことができる。したがって、次の演算により(1)式に示すK1 を得ることができる。
【0012】
【発明が解決しようとする課題】
ところが現実には、図20に示した回路に配線容量やバッファ113a,113bおよびオペアンプ115aのオフセット等が存在するため、(5)式および(6)式の関係は得られない。例えば、バッファ113a,113bおよびオペアンプ115aのオフセットに基づく誤差をそれぞれe101,e102,e103 とすると、増幅部115の出力電圧V101,V102はそれぞれ、
V101=−Cs(Vi+e101)/Cf+e103 ・・・(5a)
V102=−Cr(Vi+e102)/Cf+e103 ・・・(6a)
となる。
【0013】
しかしながら、図20に示した従来のセンサ信号処理回路では、(5a)式および(6a)式からe101〜e103を除去することができなかった。配線容量についても同様であり、このため回路要素に基づく誤差(これを回路誤差という)が含まれた測定結果しか得られなかった。
また、従来のセンサ信号処理回路では(5a)式および(6a)式から(1)式を得ることができなかったので、温度変化等に基づく素子誤差を除去することもできなかった。
したがって、従来のセンサ信号処理回路から得られる測定結果には回路誤差および素子誤差の両方が含まれるため、正確かつ精密な測定結果が得られないという問題があった。
【0014】
本発明はこのような課題を解決するためになされたものであり、センサの測定精度向上を目的とする。
【0015】
【課題を解決するための手段】
このような目的を達成するために、本発明は、第1および第2のセンサ素子を有するセンサ部と、極性の異なる第1および第2の電源を有する電源部と、電源部の出力側とセンサ部の入力側との間に接続されかつ第1および第2の電源と第1および第2のセンサ素子との接続を4通りの組合せで切り換えるスイッチング部と、センサ部の出力側に接続されかつ第1および第2の電源がそれぞれ第1および第2のセンサ素子に接続されたときに得られる第1の信号、第1および第2の電源がそれぞれ第2および第1のセンサ素子に接続されたときに得られる第2の信号、第1の電源が第1および第2のセンサ素子のうち何れか1つ選択されたセンサ素子に接続されたときに得られる第3の信号、および第2の電源が選択されたセンサ素子に接続されたときに得られる第4の信号が入力される演算部とを備え、演算部は、第1の信号と第2の信号との差分、および第3の信号と第4の信号との差分の比を求める手段を備えることを特徴とする。
あるいは、第1および第2のセンサ素子を有するセンサ部と、極性の異なる第1および第2の電源を有する電源部と、電源部の出力側とセンサ部の入力側との間に接続されかつ第1および第2の電源と第1および第2のセンサ素子との接続を4通りの組合せで切り換えるスイッチング部と、センサ部の出力側に接続されかつ第1および第2の電源がそれぞれ第1および第2のセンサ素子に接続されたときに得られる第1の信号、第1および第2の電源がそれぞれ第2および第1のセンサ素子に接続されたときに得られる第2の信号、第1の電源が第1および第2のセンサ素子の両方に接続されたときに得られる第3の信号、および第2の電源が第1および第2のセンサ素子の両方に接続されたときに得られる第4の信号が入力される演算部とを備え、演算部は、第1の信号と第2の信号との差分、および第3の信号と第4の信号との差分の比を求める手段を備えることを特徴とする。
あるいは、第1および第2のセンサ素子を有するセンサ部と、極性の異なる第1および第2の電源を有する電源部と、電源部の出力側とセンサ部の入力側との間に接続されかつ第1および第2の電源と第1および第2のセンサ素子との接続を4通りの組合せで切り換えるスイッチング部と、センサ部の出力側に接続されかつ第1の電源が第2のセンサ素子に接続されたときに得られる第1の信号、第2の電源が第2のセンサ素子に接続されたときに得られる第2の信号、第1の電源が第1のセンサ素子に接続されたときに得られる第3の信号、および第2の電源が第1のセンサ素子に接続されたときに得られる第4の信号が入力される演算部とを備え、演算部は、第1の信号と第2の信号との差分、および第3の信号と第4の信号との差分の比を求める手段を備えることを特徴とする。
スイッチング部の切り換え毎に演算部に入力される第1〜第4の信号には、センサ信号処理回路の回路誤差が等しく含まれている。この回路誤差は、第1〜第4の信号中に独立した項の形で付加されている。したがって、これらの信号の差をとることにより、信号に含まれる回路誤差成分を除去できる。
また、温度変化等に基づくセンサ部の素子誤差は、演算部に入力される第1〜第4の信号に係数の形で影響を与えている。したがって、回路誤差成分が除去された信号の比をとることにより、信号に含まれる素子誤差成分も除去できる。
【0016】
この場合、センサ部の一構成例は、リアクタンス性のセンサ素子を有し、このとき電源部の2系統の電源は共に、交流電源である。
このように構成することにより、容量式センサおよびインダクタンス式センサにおいて、回路誤差および素子誤差を除去できる。
【0017】
また、センサ部の他の構成例は、抵抗性のセンサ素子を有し、このとき電源部の2系統の電源は共に、直流電源である。
このように構成することにより、抵抗式センサにおいて、回路誤差および素子誤差を除去できる。
【0018】
さらに、センサ部の他の構成例は、被測定物理量の変化に応じて特性が変化する第1のセンサ素子と、被測定物理量が変化しても一定の特性を示す第2のセンサ素子とを含む。
【0019】
また、センサ部が抵抗性のセンサ素子で構成される場合、センサ部は、センサ素子を少なくとも2個有し、さらに、2個のセンサ素子にそれぞれ異なる極性の直流電源が接続される場合を除きスイッチング部のデューティー比を1/n(n>1)にする手段と、センサ部の出力側に接続されかつセンサ部の出力を積分して出力する積分手段と、積分手段の出力側と演算部の入力側との間に接続されたA/D変換器と、演算部に含まれかつスイッチング部のデューティー比が1/nであるとき、A/D変換された信号の示すレベルを本来のレベルに戻してから演算処理を行う手段とを備え、デューティー比を1/nにする手段は、2個のセンサ素子にそれぞれ異なる極性の直流電源が接続される場合のセンサ部の出力レベルと、それ以外の場合のセンサ部の出力レベルとに基づき、1/nの値を決定するようにしてもよい。
2系統の電源と2個のセンサ素子との組合せとしては、両センサ素子にそれぞれ異なる極性の電源が接続されるケース1、両センサ素子に同一電源が接続されるケース2、一方のセンサ素子のみに電源が接続されるケース3とが考えられる。このうち、ケース1ではケース2,3と比べて、センサ部の出力レベルが小さくなる。
ケース2,3において、スイッチング部のデューティー比を小さくしてセンサ部に電源が接続される時間を短くし、センサ部の出力を積分してからA/D変換器に与えることにより、A/D変換器の入力レベルを小さくすることができる。これにより電源とセンサ素子との接続状態に関係なく、A/D変換器は常に同程度のレベルの信号をA/D変換できるようになるので、A/D変換の分解能を高められる。なお、レベルを小さくされた信号については、本来のレベルに戻してから演算処理が行われるので、正しい演算結果が得られる。
【0020】
また、センサ部がリアクタンス性のセンサ素子で構成される場合、電源部およびセンサ部の出力側に接続されるとともに演算部の入力側に接続されかつ電源部の一方の電源の出力の交流分が0(ゼロ)になった時点から次に0(ゼロ)になる時点までの期間でセンサ部の出力信号の積分をとって出力する同期検波部を備えるようにしてもよい。
センサ部内にゴミや水分が入ると、これらがセンサ素子の並列抵抗として作用して誤差原因となることがあった。しかし、電源部の一方の電源の出力に同期して所定の期間でセンサ部の出力信号を積分することにより、センサ素子の並列抵抗成分を除去できる。センサ素子の並列抵抗成分が除去された信号を上述したように演算処理することにより、回路誤差成分および素子誤差成分をも除去できる。
【0021】
また、センサ部がリアクタンス性のセンサ素子で構成される場合、センサ部の出力側に接続されかつセンサ部の出力信号を増幅して出力する増幅部と、増幅部の出力側に接続されかつ増幅部の出力信号の位相に変化を与えて出力する移相部と、電源部および移相部部の出力側に接続されるとともに演算部の入力側に接続されかつ電源部の一方の電源の出力の交流分が0(ゼロ)になった時点から次に0(ゼロ)になる時点までの期間で移相部の出力信号の積分をとって出力する同期検波部とを備え、増幅部は、この増幅部の入力側と出力側とを接続する抵抗を含んでおり、移相部の移相量は、増幅部に含まれる抵抗に基づく位相シフトを補償するように決められるようにしてもよい。
増幅部にその入力側と出力側とを接続する抵抗を設けた回路では、この抵抗により増幅部の出力信号の位相がシフトする。このため、センサ部のセンサ素子に上記並列抵抗が発生した場合に、電源部の一方の電源の出力に同期して増幅部の出力信号を積分しても、センサ素子の並列抵抗成分を除去できない。しかし、位相シフタで増幅部に含まれる抵抗に基づく位相シフトを補償して、位相シフトを補償した信号を積分することにより、センサ素子の並列抵抗成分を除去できる。センサ素子の並列抵抗成分が除去された信号を上述したように演算処理することにより、回路誤差成分および素子誤差成分をも除去できる。
【0022】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
まず、本発明によるセンサ信号処理回路が静電容量式圧力センサに適用された形態を説明する。図1は、静電容量式圧力センサのセンサ部の構造を示す断面図である。また図2は、図1に示すセンサ部のII−II′線方向の断面図である。
【0023】
図1に示すように、台座基板1のひとつの面の中央部には第1の凹部が形成されており、さらにこの第1の凹部を囲むように第2の凹部が溝状に形成されている。これらの凹部が形成された台座基板1の面には、厚みの薄いダイアフラム基板2が接合されている。台座基板1の第1,第2の凹部とダイアフラム基板2の内面とにより囲まれた空間がそれぞれ容量室3a,3bとなる。なお、台座基板1およびダイアフラム基板2は、例えばサファイアガラス等の絶縁部材で形成される。
【0024】
容量室3aの台座基板1側には図2に示すように電極5aが配置され、ダイアフラム基板2側には前記電極5aと対向するように電極5bが配置されている。電極5aはリード5cにより外部に取り出される。電極5bについても同様である。これらの電極5a,5bと、誘電体としての空気とにより、センサ容量(14a)が構成される。
【0025】
また、容量室3bの台座基板1側には図2に示すように電極6aが帯状に配置され、ダイアフラム基板2側には前記電極6aと対向するように電極6bが配置されている。電極6aはリード6cにより外部に取り出される。電極6bについても同様である。これらの電極6a,6bと、誘電体としての空気とにより、リファレンス容量(14b)が構成される。
なお、容量室3a,3b内の空気が容易に混ざり合うように、容量室3a,3b間の隔壁4は一部除去されている。
【0026】
ダイアフラム基板2のうち容量室3aを構成する部分は感圧ダイアフラム2aとして作用するので、例えば図1に示すようにダイアフラム基板2の上側に正の圧力Pが印加されると、感圧ダイアフラム2aは下側にたわむ。電極5bは感圧ダイアフラム2aと連動して変位するので、電極5a,5b間のギャップが小さくなり、センサ容量(14a)のキャパシタンスCs が増加する。すなわち、センサ容量(14a)は、圧力Pの変化に応じてキャパシタンスCs が変化する第1のセンサ素子として機能する。
【0027】
一方、ダイアフラム基板2のうち容量室3bを構成する部分は、容量室3bの幅が狭いので、圧力Pが印加されてもたわまない。このため、リファレンス容量(14b)のキャパシタンスCr は変化しない。すなわち、リファレンス容量(14b)は、圧力Pが変化しても一定のキャパシタンスCr を示す第2のセンサ素子として機能する。
【0028】
図3は、図1に示したセンサ部14からの信号を圧力Pの関数として取り出すセンサ信号処理回路の回路図である。
電源部11は、極性の異なる2系統の交流電源11a,11bにより構成されている。
センサ部14は図1および図2に示したものであり、センサ容量14aとリファレンス容量14bとにより構成されている。なお、これらの容量14a,14bは共に温度特性および湿度特性を有しているが、これについては後述する。
【0029】
これら電源部11の出力側とセンサ部14の入力側との間には、スイッチング部12が設けられている。このスイッチング部12は、電源11aをセンサ容量14aに接続するスイッチ12aと、電源11bをリファレンス容量14bに接続するスイッチ12bと、電源11aをリファレンス容量14bに接続するスイッチ12cと、電源11bをセンサ容量14aに接続するスイッチ12dと、センサ容量14bの入力側を接地に接続するスイッチ12eとを備えている。
【0030】
ただし、スイッチング部12とセンサ部14との間には、バッファ13a,13bが接続されている。このバッファ13a,13bは、スイッチング部12のスイッチ12a〜12dがオンのときに僅かに生じる導通抵抗に基づく誤差を除去するためのものである。したがって、スイッチ12a〜12dが理想的なスイッチであり、その導通抵抗が無視できるほど小さければ、バッファ13a,13bを設けなくてもよい。
【0031】
センサ部14の出力側には、センサ部14の出力信号を増幅して出力する増幅部15が接続されている。さらに、この増幅部15の出力側にはA/D変換器(アナログ/デジタル変換器)16を介して、演算部として機能するCPU17が接続されている。
増幅部15はオペアンプ15aと容量15bとにより構成されている。このうちオペアンプ15aは、非反転入力端子(+)が接地に接続され、反転入力端子(−)が容量14a,14bの接続点14cに接続され、出力端子がA/D変換器16に接続されている。また容量15bは容量14a,14bの接続点14cとオペアンプ15aの出力端子との間に接続されている。なお、容量15bの代わりに抵抗を用いてもよい。
【0032】
またCPU17は、電源部11とセンサ部14との接続を切り換える制御信号をスイッチング部12に対して出力するとともに、スイッチング部12の切り換え毎にA/D変換器16から出力される複数個の信号を組み合わせて演算処理を行う機能を有している。
【0033】
制御信号は、電源部11とセンサ部14との接続を4通りに切り換える信号である。ただし、2系統の交流電源11a,11bの出力が混信する組合せであってはならない。すなわち、スイッチング部12のスイッチ12a,12dをオンにしてセンサ容量14aに電源11a,11bの両方を接続する組合せ、スイッチ12b,12cをオンにしてリファレンス容量14bに電源11a,11bの両方を接続する組合せは認められない。
CPU17が行う演算処理は、スイッチング部12の切り換え毎に入力される4信号のうち各2信号の差をとり、この後、各2信号の差どうしの比をとることにより、印加圧力Pを求めるための物理量を導くものである。
【0034】
前述したように、図20に示した従来のセンサ信号処理回路には配線容量やバッファ113a,113bおよびオペアンプ115aのオフセット等の誤差要因が存在するが、この点については図3に示したセンサ信号処理回路についても同様である。しかしながら、このセンサ信号処理回路によれば信号処理により誤差要因を除去できるので、回路誤差を含まない測定結果を得ることができる。
ここでは例として、バッファ13a,13bおよびオペアンプ15aのオフセットに基づく誤差をそれぞれe1,e2,e3 とし、これらを除去する原理を説明する。なお、電源部11の交流電源11a,11bの出力電圧をそれぞれVi1,Vi2、増幅部15の容量15bのキャパシタンスをCf とする。
【0035】
まず、CPU17は制御信号として、スイッチング部12のスイッチ12a〜12eを表1に示すようにオン・オフ制御する信号s1〜s4を順次出力する。信号S3,S4でスイッチ12eをオンにすることにより、バッファ13bの非反転入力端子(+)が接地に接続されるので、バッファ13bの非反転入力端子(+)がフロートとなることを回避できる。
【0036】
【表1】
【0037】
信号s1〜s4がスイッチング部12に与えられたときの増幅部15の出力電圧をV1〜V4とすると、V1〜V4は次のように表すことができる。
V1=−[Cs(Vi1+e1)+Cr(Vi2+e2)]/Cf+e3 ・・・(8)
V2=−[Cs(Vi2+e1)+Cr(Vi1+e2)]/Cf+e3 ・・・(9)
V3=−Cs(Vi1+e1)/Cf+e3 ・・・(10)
V4=−Cs(Vi2+e1)/Cf+e3 ・・・(11)
次に、(8)式〜(11)式から(V1−V2)/(V3−V4)を計算すると、 (V1−V2)/(V3−V4)
=(CsVi1+CrVi2−CsVi2−CrVi1)/(CsVi1−CsVi2)・・・(12)
となり、誤差e1〜e3を除去できる。
【0038】
交流電源11a,11bの出力電圧Vi1,Vi2は、
Vi1=−Vi2 ・・・(13)
の関係を有していることが望ましいが、電圧変動も生じうるので、
Vi1=−αVi2 ・・・(14)
とおく。ここで、αは誤差係数であり、α>0である。
この(14)式を(12)式に代入すると、
(V1−V2)/(V3−V4)=(Cs−Cr)/Cs(=K1) ・・・(15)
となり、(1)式を得ることができる。(15)式において、誤差係数αは消去されるので、電圧変動が生じてもそれに基づく誤差は測定結果に含まれないことが解る。
【0039】
ここではバッファ13a,13bおよびオペアンプ15aのオフセットに基づく誤差e1〜e3を例にして説明したが、同じ原理で配線容量など他の誤差要因も除去できる。また、図3に示されていない回路がセンサ信号処理回路に挿入されたとしても、その回路によって生じる誤差も除去することができる。
このように、2系統の電源11a,11bの出力を4通りの組合わせでセンサ部14に印加し、各組合わせの切り換え毎にセンサ部14から出力される4信号の差と比をとることにより、測定結果から回路誤差を除去する手法を4象元レシオメトリックと呼ぶ。
【0040】
センサ容量14aおよびリファレンス容量14bは共に温度特性および湿度特性を有しているが、(1)式を計算することにより測定結果からこれらの特性に基づく素子誤差を除去できる。
まず、容量14a,14bの温度特性について説明する。容量14a,14bの温度特性は主に、図1に示した台座基板1およびダイアフラム基板2の熱膨張によって生ずる。図2に示した基板1,2の平面形状は正方形であるが、円形であってもよいので、センサ容量14aを全周完全拘束円板の微小たわみ式で近似すると、キャパシタンスCs の温度特性は(16)式のように表せる。
【0041】
【数1】
【0042】
さらに、リファレンス容量14bの圧力感度をゼロと仮定すると、キャパシタンスCr の温度特性は(17)式のように表せる。
Cr=επr2/d ・・・(17)
(16)式および(17)式において、印加圧力P、ポアソン比νは温度特性をもたないパラメータとする。また、誘電率ε、ヤング率E、感圧ダイアフラム2aの厚みt、感圧ダイアフラム2aの半径r、電極5a,5b間のギャップdは、熱膨張等による温度特性をもつパラメータとする。
【0043】
次に、基準温度からの温度変化をΔTとすると、基板1,2の熱膨張率をf(ΔT)と表せる。この熱膨張率を温度特性をもつパラメータに導入すると、(18)式〜(20)式が得られる。ここでは基板材料に結晶異方性はないものと仮定する。
t=t0[1+f(ΔT)] ・・・(18)
r=r0[1+f(ΔT)] ・・・(19)
d=d0[1+f(ΔT)] ・・・(20)
(18)式〜(20)式において、t0 、r0 、d0 はそれぞれ、基準温度での感圧ダイアフラム2aの厚み、感圧ダイアフラム2aの半径、電極5a,5b間のギャップである。
【0044】
(18)式〜(20)式を(16)式および(17)式に代入し、さらに(1)式に代入して温度特性を求めると、(21)式が得られる。
K1=1−β/arctanh(β) ・・・(21)
ここで、
β=[3Pr0 4(ν2−1)/(16Ed0t0 3)]1/2 ・・・(22)
である。
(21)式および(22)式から解るように、ヤング率Eを除き、温度特性をもつパラメータはすべて消去される。しかも、ヤング率Eの与える影響は小さいので、(1)式を計算することにより測定結果から温度変化に基づく素子誤差を概ね除去できる。
【0045】
次に、容量14a,14bの湿度特性について説明する。容量14a,14bの湿度特性は主に、図1に示した容量室3a,3b内の誘電率εが湿度によって変化することにより生ずる。しかし、(21)式および(22)式から解るように、誘電率εは(1)式の演算によって消去されるので、測定結果から湿度変化に基づく素子誤差は除去される。
【0046】
以上述べたように、図3に示したセンサ信号処理回路によれば、A/D変換後のV1〜V4について(V1−V2)/(V3−V4)の計算をCPU17で行うことにより、測定結果からあらゆる回路誤差を取り除くことができる。
また、(V1−V2)/(V3−V4)の計算を行うことにより(1)式を得ることができるので、温度変化および湿度変化等に基づく素子誤差を取り除くこともできる。
したがって、回路誤差および素子誤差の両方が含まれない、正確かつ精密な測定結果を得ることができる。
【0047】
なお、ここでは(V1−V2)/(V3−V4)の計算をCPU17で行う場合を説明したが、アナログでの演算やCPU17を使用しない他のディジタル的な演算で上記の計算を行うことも可能である。
【0048】
(第2の実施の形態)
本発明によるセンサ信号処理回路は、2方向から印加される圧力の差を検出する静電容量式圧力センサにも適用できる。図4は、この種の圧力センサのセンサ部の構造を示す断面図である。また図5は、図4に示すセンサ部の回路図である。
センサ部34は、上下両側に感圧ダイアフラム22a,22a′を有している。このセンサ部34の場合、ダイアフラム基板22,22′の中央部一帯に凹部が形成されており、この凹部によって薄膜化された部分が感圧ダイアフラム22a,22a′として機能する。
【0049】
感圧ダイアフラム22a,22a′を含むダイアフラム基板22,22′は、筒状に形成された枠体21の開口両端に接合されている。これらのダイアフラム基板22,22′と枠体21とによって囲まれた空間が容量室23となる。
感圧ダイアフラム22aと22a′とは、容量室23内に配置された支柱27によって結合されている。また、この支柱27にはダイアフラム基板22,22′と平行に、しかもダイアフラム基板22,22′および枠体21のいずれとも接触しないように、中央支持板28が取り付けられている。
以上のダイアフラム基板22,22′、枠体21、支柱27、中央支持板28は、例えばサファイアガラス等の絶縁部材で形成される。
【0050】
さらに、ダイアフラム基板22,22′の周縁部内面には、導電性薄膜からなる電極25a,26aがそれぞれ配置されている。また、中央支持板28の周縁部の上下両側には、同じく導電性薄膜からなる電極25b,26bがそれぞれ配置されている。
対向する電極25a,25bと、容量室23内の空気とにより、第1のセンサ容量34aが構成される。同じく、対向する電極26a,26bと、容量室23内の空気とにより、第2のセンサ容量34bが構成される。
【0051】
このように構成されたセンサ部34に対して、感圧ダイアフラム22aの上側から圧力HPを印加し、感圧ダイアフラム22a′の下側から圧力LPを印加する。ここでは、HP<LPとする。
このとき、圧力HPとLPとの差に応じて、感圧ダイアフラム22a,22a′と支柱27と中央支持板28とが一体となって上方向に変位する。中央支持板28上に配置された電極25bは中央支持板28と共に上方向に変位するので、電極25a,25b間のギャップが小さくなり、第1のセンサ容量34aのキャパシタンスC1 が増加する。
同様に電極26bも中央支持板28と共に上方向に変位するので、電極26a,26b間のギャップが大きくなり、第2のセンサ容量34bのキャパシタンスC2 は減少する。
【0052】
第1のセンサ容量34aおよび第2のセンサ容量34bは共に温度特性を有しているが、(23)式を計算することにより第1の実施の形態で説明したのと同様の原理で、理論上、測定結果から温度特性に基づく素子誤差を除去できる。
K2=(C1−C2)/(C1+C2) ・・・(23)
【0053】
なお、容量室23内の空気の誘電率をε、第1のセンサ容量34aにおける電極25a,25b間の通常のギャップおよび第2のセンサ容量34bにおける電極26a,26b間の通常のギャップをd、感圧ダイアフラム22a,22a′の圧力感度変位をΔdとし、また簡単のため電極25a,25bの対向面積および電極26a,26bの対向面積を共にSとすると、キャパシタンスC1 ,C2 を
C1=εS/(d+Δd) ・・・(24)
C2=εS/(d−Δd) ・・・(25)
と表せる。これら(24)式および(25)式を(23)式に代入すれば
K2=−Δd/d ・・・(26)
となるので、(23)式から印加圧力HPと印加圧力LPとの圧力差を得られることが解る。
【0054】
図6は、図4に示したセンサ部34からの信号を圧力差の関数として取り出すセンサ信号処理回路の回路図である。
図6に示したセンサ信号処理回路は、図3に示したセンサ信号処理回路のセンサ部14を、図4に示したセンサ部34に置き換えたものである。
ただし、CPU17から制御信号として出力される信号s5〜s8は、表2に示すようにスイッチング部12のスイッチ12a〜12dをオン・オフ制御する。
また、信号s5〜s8が出力されている間、バッファ13bの非反転入力端子(+)がフロートとなることはないので、スイッチング部12′はスイッチ12eを有していない。
【0055】
【表2】
【0056】
ここでもバッファ13a,13bおよびオペアンプ15aのオフセットに基づく誤差e1〜e3を考慮して、信号s5〜s8がスイッチング部12′に与えられたときの増幅部15の出力電圧V5〜V8を示す。
V5=−[C1(Vi1+e1)+C2(Vi2+e2)]/Cf+e3 ・・・(27)
V6=−[C1(Vi2+e1)+C2(Vi1+e2)]/Cf+e3 ・・・(28)
V7=−[C1(Vi1+e1)+C2(Vi1+e2)]/Cf+e3 ・・・(29)
V8=−[C1(Vi2+e1)+C2(Vi2+e2)]/Cf+e3 ・・・(30)
【0057】
そして、(27)式〜(30)式から(V5−V6)/(V7−V8)を計算し、電圧変動を考慮して(14)式を代入すると、
(V5−V6)/(V7−V8)=(C1−C2)/(C1+C2)(=K2)・・・(31)
となり、オフセットおよび電圧変動に基づく回路誤差が除去され、(23)式を得ることができる。これにより、温度変化に基づく素子誤差が除去された測定結果を得ることができる。
したがって、2方向から印加される圧力の差を検出する静電容量式圧力センサについても、4象元レシオメトリックを用いることにより第1の実施の形態と同様に、回路誤差および素子誤差の両方が含まれない正確かつ精密な測定結果を得ることができる。
【0058】
なお、CPU17はスイッチング部12,12′の切り換え毎に入力される4信号の演算処理を行うとしたが、本発明は複数個の信号の差と比をとることによって回路誤差および素子誤差の両方を除去するものであるから、演算処理の対象となる信号数は4信号に限定されない。
また、センサ部が他のリアクタンス性のセンサ素子により構成される場合、例えば可変インダクタンス圧力計等のインダクタンス式センサにも利用できる。
【0059】
(第3の実施の形態)
次に、本発明によるセンサ信号処理回路が抵抗式圧力センサに適用された形態を説明する。抵抗式圧力センサとは、印加圧力に応じてたわみを生じる感圧ダイアフラム上にピエゾ抵抗素子等の歪みゲージを設けて、この歪みゲージで感圧ダイアフラムの歪みを検出することによって印加圧力を測定するものである。
図7は、抵抗式圧力センサのセンサ部の平面図である。また図8は、図7に示すセンサ部のVIII−VIII′線方向の断面図である。
【0060】
ダイアフラム基板42はn形シリコンで形成されている。ダイアフラム基板42の中央部一帯には凹部が形成されており、この凹部によって薄膜化された部分が感圧ダイアフラム42aとして機能する。
図7に示すように、感圧ダイアフラム42a上の2カ所に、p形の拡散抵抗層からなるピエゾ抵抗素子(センサ素子)44a,44bが形成されている。ピエゾ抵抗素子44a,44bは共に感圧ダイアフラム42aの周縁部に形成されているが、ピエゾ抵抗素子44aが感圧ダイアフラム42aの周縁に沿う方向に形成されているのに対して、ピエゾ抵抗素子44bは感圧ダイアフラム42aの周縁から中心に向かう方向に形成されている。
【0061】
また、感圧ダイアフラム42a上にはSiO2 からなる層間絶縁膜45が形成されており、この層間絶縁膜45上には金属で形成された端子46a〜46cおよび配線47a〜47cが形成されている。
このうち端子46aは電源端子であり、配線47aと、層間絶縁膜45中のプラグ48aとを介してピエゾ抵抗素子44aの一端に接続されている。端子46cも同じく電源端子であり、配線47cと、層間絶縁膜45中のプラグ(図示せず)とを介してピエゾ抵抗素子44bの一端に接続されている。また端子46bは出力端子であり、配線47bと、層間絶縁膜45中のプラグ48a等とを介してピエゾ抵抗素子44a,44bそれぞれの他端に接続されている。
【0062】
ダイアフラム基板42の上側に正の圧力Pが印加されると、感圧ダイアフラム42aは下側にたわむ。このときピエゾ抵抗素子44aは縮むため、その抵抗値Rv はRからR+ΔR(ΔR<0)に変化する。これに対してピエゾ抵抗素子44bは伸びるため、その抵抗値Rd はRからR−ΔR(ΔR<0)に変化する。反対に、ダイアフラム基板42の上側に負の圧力Pが印加されると、感圧ダイアフラム42aは上側にたわむ。このときピエゾ抵抗素子44aは伸びるため、その抵抗値Rv はRからR+ΔR(ΔR>0)に変化する。これに対してピエゾ抵抗素子44bは縮むため、その抵抗値Rd はRからR−ΔR(ΔR>0)に変化する。
【0063】
このようにダイアフラム基板42に印加される圧力Pに応じてピエゾ抵抗素子44a,44bの抵抗値Rv ,Rd がそれぞれ変化するので、これにしたがってピエゾ抵抗素子44a,44bの接続点である端子46bの電位も変化する。したがって、端子46bの電位を演算処理することより、印加圧力Pを求めることができる。
【0064】
図9は、図7に示したセンサ部54からの信号、すなわち端子46の電位を圧力Pの関数として取り出すセンサ信号処理回路の回路図である。
図9に示したセンサ信号処理回路は、図3に示したセンサ信号処理回路のセンサ部14を、図7,図8に示したセンサ部54に置き換えたものである。ただし電源部51は、極性の異なる2系統の直流電源51a,51bにより構成されている。電源51a,51bの出力電圧Vi3,Vi4は、
Vi3=−Vi4 ・・・(32)
の関係を有していることが望ましいが、電圧変動が生じた場合に
Vi3=−αVi4 ・・・(33)
となってもよい。
【0065】
また、増幅部55はオペアンプ55aと抵抗55bとにより構成されている。抵抗55bの抵抗値をRf とする。
また、CPU17から制御信号として出力される信号s9〜sCはそれぞれ、s5〜s8とまったく同様にスイッチング部12′のスイッチ12a〜12dをオン・オフ制御する(表2参照)。
また、信号s9〜sCが出力されている間、バッファ13bの非反転入力端子(+)がフロートとなることはないので、スイッチング部12′はスイッチ12eを有していない。
【0066】
ここでもバッファ13a,13bおよびオペアンプ55aのオフセットに基づく誤差e1 〜e3 を考慮して、信号s9〜sCがスイッチング部12′に与えられたときの増幅部15の出力電圧V9〜VCを示す。
V9=−Rf[Rv(Vi2+e2)+Rd(Vi1+e1)]/RvRd+e3 ・・・(34)
VA=−Rf[Rv(Vi1+e2)+Rd(Vi2+e1)]/RvRd+e3 ・・・(35)
VB=−Rf[Rv(Vi1+e2)+Rd(Vi1+e1)]/RvRd+e3 ・・・(36)
VC=−Rf[Rv(Vi2+e2)+Rd(Vi2+e1)]/RvRd+e3 ・・・(37)
【0067】
(34)式〜(37)式から(V9−VA)/(VB−VC)を計算し、電圧変動を考慮して(33)式を代入すると、
(V9−VA)/(VB−VC)=(Rd−Rv)/(Rd+Rv) ・・・(38)
となり、オフセットおよび電圧変動に基づく回路誤差が除去される。
さらに、(38)式に
Rv=R+ΔR,Rd=R−ΔR ・・・(39)
を代入すると、
(V9−VA)/(VB−VC)=−ΔR/R ・・・(40)
となる。
【0068】
このように、(V9−VA)/(VB−VC)を計算することでピエゾ抵抗素子44a,44bの抵抗値の変化量率を得られるので、これより印加圧力Pを求められる。
なお、ピエゾ抵抗素子44a,44bは温度特性を有しているが、(Rd−Rv)/(Rd+Rv)を計算することにより、第1の実施の形態で説明したのと同様の原理で、理論上、温度特性に基づく素子誤差を除去できる。
したがって、A/D変換後のV9〜VCについて(V9−VA)/(VB−VC)の計算をCPU17で行うことにより、回路誤差および素子誤差の両方が含まれない、正確かつ精密な測定結果を得ることができる。
【0069】
(第4の実施の形態)
図9に示したセンサ信号処理回路において、ピエゾ抵抗素子44a,44bにそれぞれ異なる極性の電源51a,51bが接続される場合は、ピエゾ抵抗素子44a,44bの両方に同一の電源51a(または51b)が接続される場合と比較して、センサ部54の出力レベルがかなり小さくなる。より具体的に言えば、電圧V9 ,VA は電圧VB ,VC に比べて、レベルが2桁程度小さくなる。このような電圧V9〜VCを実際の回路でA/D変換すると、分解能の関係で、小さい値を正確にA/D変換できないおそれがある。
そこで、このような問題を解決できる方式について説明する。
【0070】
図10は、この方式を実現するセンサ信号処理回路の回路図である。また図11は、図10に示すセンサ信号処理回路のCPUからスイッチング部に出力される制御信号を示す図である。図11において、横軸は時間であり、縦軸はレベルである。
演算部として機能するCPU17′から制御信号として順次出力される信号s9′〜sC′は、図9における信号s9〜sCと同様にスイッチング部12′を切り換え制御する。ただし、信号sB′,sC′の出力時間は、信号s9′,sA′の出力時間の1/100に設定される。例えば図11に示すように信号s9′,sA′の出力時間が10msecである場合、信号sB′,sC′の出力時間は0.1msecに設定される。
【0071】
したがって、信号s9′,sA′が与えられるときのスイッチング部12′のデューティー比を100%とすると、信号sB′,sC′が与えられるときのスイッチング部12′のデューティー比は1%となる。これにより、センサ部54のピエゾ抵抗素子44a,44bの両方に同一の電源51a(または51b)が接続される時間は短くなり、それぞれ異なる極性の電源51a,51bが接続される時間の1/100となる。
【0072】
増幅部55′は、オペアンプ55aおよび抵抗55bに加えて、容量55cを有している。容量55cは、スイッチング部12′をデューティー比1%で動作させたときのセンサ部54の出力から交流成分を除去するための積分用容量(積分手段)である。容量55cのキャパシタンスは、十分大きな時定数が得られるように設定されている。
【0073】
スイッチング部12′に信号sB′,sC′が与えられたとき、センサ部54からはレベルの大きいパルス状の信号が出力される。しかし、容量55cを含む増幅部55′にこの信号を通すことより、増幅部55′の出力電圧VB′,VC′のレベルをV9′,VA′と同程度のレベルに低減することができる。ここで、電圧V9′〜VC′はそれぞれ信号s9′〜sC′がスイッチング部12′に与えられたときの増幅部15の出力電圧である。
これにより、直流電源51a,51bとピエゾ抵抗素子44a,44bとの接続状態に関係なく、A/D変換器16は常に同程度のレベルの信号(V9′〜VC′)をA/D変換できるようになるので、A/D変換の分解能を高められる。
【0074】
CPU17′は、信号sB′,sC′を出力したときは、A/D変換された信号の示すレベルを本来のレベルに戻してから演算処理を行う機能を有している。例えば、A/D変換器16がサンプリングしてA/D変換を行う信号がその信号本来のレベルの1/100であるとき、CPU17′はA/D変換された信号の示すレベルを100倍して演算処理を行う。
このように、A/D変換後、レベル調整を行ってから演算処理を行うので、正しい演算結果が得られる。
【0075】
なお、図10に示したセンサ信号処理回路では、積分用の容量55cを用いないで、増幅部55′とA/D変換器16との間に積分要素をもつ回路を付加してもよい。
また、スイッチング部12′のデューティー比は1%に限定されず、1/n(n>1)であってもよい。
【0076】
(第5の実施の形態)
図6に示したセンサ信号処理回路において、増幅部15を構成するオペアンプ15aの入力インピーダンスは実際には無限大ではないので、オペアンプ15aの直流バイアスが反転入力端子(−)から容量34a,34bの接続点34cに漏れてしまう。
しかし、接続点34cはセンサ部34の容量34a,34bと増幅部15の容量15bとにより外部と直流的に絶縁されているので、漏れバイアスにより接続点34cの電圧は徐々に上昇する。このため、センサ部34の出力信号はオペアンプ15aの反転入力端子(−)に正しく入力されないので、正確な測定結果を得られなくなる。
そこで、増幅部15に容量15bと並列に直流バイアス補償抵抗を接続して、漏れバイアスを外部ににがす必要がある。
【0077】
図12は、図6に示したセンサ信号処理回路の増幅部にこのような直流バイアス補償抵抗を設けた場合の回路図である。増幅部15′には、容量15bと並列に直流バイアス補償抵抗(増幅部15′の入力側と出力側とを接続する抵抗)15cが接続されている。直流バイアス補償抵抗15cの抵抗値をRf とする。
なお、図12において、図6と同一部分を同一符号をもって示し、適宜その説明を省略する。
図12に示したセンサ信号処理回路についても、4象元レシオメトリックにより図6に示したセンサ信号処理回路と同様に、測定結果から回路誤差を除去できる。
【0078】
すなわち、表2に示すようにスイッチ12a〜12dの動作を制御する信号s5〜s8がスイッチング部12′に与えられたときの増幅部15′の出力電圧V51〜V81は、
V51=γ(C1Vi1+C2Vi2)+δ1 ・・・(41)
V61=γ(C1Vi2+C2Vi1)+δ1 ・・・(42)
V71=γ(C1Vi1+C2Vi1)+δ1 ・・・(43)
V81=γ(C1Vi2+C2Vi2)+δ1 ・・・(44)
となる。ここで、
γ=−jωRf/(1+jωCfRf) ・・・(45)
であり、ωは交流電源11a,11bの出力電圧Vi1,Vi2の角周波数、δ1 は回路のオフセット誤差である。
【0079】
そして、(41)式〜(44)式から(V51−V61)/(V71−V81)を計算し、電圧変動を考慮して(14)式を代入すると、
(V51−V61)/(V71−V81)=(C1−C2)/(C1+C2)(=K2)・・・(46)
となる。このように、抵抗値Rf の直流バイアス補償抵抗15cが挿入されても、その影響を受けることなくオフセットおよび電圧変動などに基づく回路誤差が除去され、(23)式を得ることができる。これにより、温度変化に基づく素子誤差が除去された測定結果を得ることができる。
【0080】
(第6の実施の形態)
図4に示した静電容量式圧力センサがゲージ圧計の場合、センサ部34の容量室23が通気孔(図示せず)により筐体外部に連通している。このため、筐体外部から容量室23内にゴミや水分が入り、これらがセンサ素子としての容量34a,34bの並列抵抗として作用して誤差原因となることがある。
【0081】
図13は、この並列抵抗の影響を同期検波によって除去するセンサ信号処理回路の回路図である。図13に示したセンサ信号処理回路は、図6に示したセンサ信号処理回路に同期検波部60を付加したものである。
なお、センサ部34′には容量34a,34bにそれぞれ抵抗値R1,R2の並列抵抗34d,34eが発生しているものとする。また、電源部11の交流電源11a,11bの出力電圧Vi1,Vi2を
Vi1=Asin(ωt),Vi1=Bsin(ωt) ・・・(47)
とする。
【0082】
同期検波部60は同期検波を行うためのものであり、図13に示すように、同期信号発生回路61と、スイッチ62と、積分回路63a,63bと、差動増幅器64とにより構成されている。
同期信号発生回路61は、電源部11の一方の交流電源11aの出力側に接続されている。この同期信号発生回路61は、交流電源11aの出力電圧Vi1を監視して、この電圧Vi1が所定の電圧になるたびに同期信号を出力する。具体的には、電圧Vi1が0(ゼロ)になるたび、または最大値および最小値になるたびに同期信号を出力する。
【0083】
スイッチ62は1個の可動接点と、2個の固定接点とを有するスイッチである。このうち、可動接点は増幅部15の出力側に接続され、2個の固定接点は積分回路63a,63bの入力側にそれぞれ接続されている。また、スイッチ62は同期信号発生回路61の出力側に接続されており、同期信号発生回路61から出力される同期信号にしたがって接続を切り換える。
積分回路63a,63bはともに、入力信号の積分をとって出力する回路である。
差動増幅器64は、非反転入力端子(+)が積分回路63aの出力側に接続され、反転入力端子(−)が積分回路63bの出力側に接続され、出力端子がA/D変換器16の入力側に接続されている。
【0084】
次に、図14を用いて同期検波により並列抵抗34d,34eを除去できることを説明する。図14は、図13に示したセンサ信号処理回路の基本構成を示す回路図である。この図において、交流電源11xの出力電圧Vixは交流電源11a,11bの出力電圧Vi1,Vi2に、容量34xのキャパシタンスCx は容量34a,34bのキャパシタンスC1,C2に、並列抵抗34yの抵抗値Ry は並列抵抗34d,34eの抵抗値R1,R2に、積分回路63xは積分回路63a,63bにそれぞれ対応する。また、増幅部15の出力電圧をVo 、積分回路63xの出力電圧をVx とする。
【0085】
まず、交流電源11xの出力電圧Vixが
Vix=Asin(ωt) ・・・(48)
であるとき、増幅部15の出力電圧Vo は(49)式に示すようになる。
【0086】
【数2】
【0087】
(49)式に示す電圧Vo を、電圧Vixに対してΔtの時間差で同期検波することを考える。ここで、同期検波とは、交流電源11xの出力電圧Vixに同期して、電圧Vixの1/2周期の期間で、増幅部15の出力電圧Vo の積分をとることをいう。ここでは、電圧Vixに対してΔtの時間差で電圧Vo を同期検波するので、スイッチ62′はΔt〜1/2f+Δtの期間、増幅部15を積分回路63xに接続する。fは電圧Vixの周波数であり、
ω=2πf ・・・(50)
の関係にある。
この場合の積分回路63xの出力電圧Vx は、(51)式により求まる。
【0088】
【数3】
【0089】
(51)式を解くと、(52a)式または(52b)式となる。
【0090】
【数4】
【0091】
【数5】
【0092】
ここで、交流電源11xの出力電圧Vixと同位相で同期検波する場合、(52a)式にΔt=0を代入すると、
Vx =2ACx/(πCf) ・・・(53)
が得られる。この(53)式では並列抵抗34yの抵抗値Ry が消えているので、並列抵抗34yに影響されずに容量34xのキャパシタンスCx を測定できることが解る。
電圧Vixと同位相で同期検波するには、電圧Vi1が0(ゼロ)になるたびに同同期信号が出力されるように同期信号発生回路61を設定して、電圧Vi1が0(ゼロ)になった時点から次に0(ゼロ)になる時点までの期間で電圧Vo を積分するようにする。
【0093】
一方、電圧Vixから90゜遅れた位相で同期検波する場合、(52b)式にΔt=1/(4f)を代入すると、
Vx =A/(πf2CfRy) ・・・(54)
が得られる。この(54)式では容量34xのキャパシタンスCx が消えているので、容量34xに影響されずに並列抵抗34yの抵抗値Ry を測定できることが解る。
電圧Vixから90゜遅れて同期検波するには、電圧Vi1が最大値および最小値になるたびに同期信号が出力されるように同期信号発生回路61を設定して、電圧Vi1が最大値(または最小値)になった時点から最小値(最大値)になる時点までの期間で電圧Vo を積分するようにする。
【0094】
再び、図13の説明に戻る。
図13に示したセンサ信号処理回路では、増幅部15の出力電圧Vo は、交流電源11aの出力電圧Vi1の1/2周期経過ごとに、2個の積分回路63a,63bに交互に出力される。したがって、積分回路63a,63bのそれぞれで積分された電圧Vx は、互いに極性が逆となる。しかし、差動増幅器64で積分回路63bの出力電圧Vx の極性が反転されるので、差動増幅器64からは一方の極性を有する電圧が出力される。つまり、スイッチ62と差動増幅器64とにより、増幅部15の出力電圧Vo はAC/DC変換される。
【0095】
図13に示したセンサ信号処理回路では、2個の積分回路63a,63bが差動増幅器64の前段に設けられているが、差動増幅器64の後段に1個の積分回路を設けるようにしてもよい。また、同期検波部60のすべての機能、または同期信号発生回路61を除くすべての機能をCPU17で実現するようにしてもよい。
【0096】
図14を用いて説明したように、同期検波により、センサ部34′の容量34a,34bに発生する並列抵抗34d,34eの影響を除去できる。したがって、図13に示したセンサ信号処理回路は4象元レシオメトリックを用いて、オフセットなどの回路誤差を除去することができる。
【0097】
まず、交流電源11aの出力電圧Vi1と同位相で同期検波する場合を示す。
表2に示すようにスイッチ12a〜12dの動作を制御する信号s5〜s8がスイッチング部12′に与えられたときの増幅部15′の出力電圧V52〜V82は、(53)式より、
V52=(2/πCf)×(AC1+BC2)+δ2 ・・・(55)
V62=(2/πCf)×(BC1+AC2)+δ2 ・・・(56)
V72=(2/πCf)×(AC1+AC2)+δ2 ・・・(57)
V82=(2/πCf)×(BC1+BC2)+δ2 ・・・(58)
となる。ここで、δ2 は回路のオフセット誤差である。なお、(55)式〜(58)式では、交流電源11a,11bの出力電圧Vi1,Vi2の電圧変動が考慮されている。
【0098】
(55)式〜(58)式から(V52−V62)/(V72−V82)を計算すると、
(V52−V62)/(V72−V82)=(C1−C2)/(C1+C2)(=K2)・・・(59)
となる。
このように、センサ部34′に並列抵抗34d,34eが発生しても、その影響を受けることなくオフセットおよび電圧変動などに基づく回路誤差が除去され、(23)式を得ることができる。これにより、測定結果から温度変化に基づく素子誤差をも除去できるので、正確かつ精密な圧力値を得られる。
【0099】
次に、交流電源11aの出力電圧Vi1と90゜遅れた位相で同期検波する場合を示す。
前述したのと同じ信号s5〜s8がスイッチング部12′に与えられたときの増幅部15′の出力電圧V53〜V83は、(54)式より、
V53=(1/πf2Cf)×(A/R1+B/R2)+δ2 ・・・(60)
V63=(1/πf2Cf)×(B/R1+A/R2)+δ2 ・・・(61)
V73=(1/πf2Cf)×(A/R1+A/R2)+δ2 ・・・(62)
V83=(1/πf2Cf)×(B/R1+B/R2)+δ2 ・・・(63)
となる。これら(60)式〜(63)式でも、交流電源11a,11bの出力電圧Vi1,Vi2の電圧変動が考慮されている。
【0100】
(60)式〜(63)式から(V53−V63)/(V73−V83)を計算すると、
(V53−V63)/(V73−V83)=(−R1+R2)/(R1+R2)・・・(64)
となる。
このように、センサ素子としての容量34a,34bのキャパシタンスC1 ,C2 および回路誤差に影響されずに、並列抵抗34d,34eの抵抗値R1,R2のみからなる値((−R1+R2)/(R1+R2))を得られる。この値より並列抵抗R1,R2の大きさを知ることができる。
【0101】
また、詳細には述べないが、図13に示したセンサ信号処理回路で、増幅部15を構成する容量15bに代えて抵抗(図示せず)を用いる場合は、交流電源11aの出力電圧Vi1と同位相で同期検波すれば、容量34a,34bのキャパシタンスC1,C2等の影響を受けない(−R1+R2)/(R1+R2)を得られ、90゜遅れた位相で同期検波すれば、並列抵抗34d,34eの抵抗値R1,R2等の影響を受けない(C1−C2)/(C1+C2)を得られる。
【0102】
(第7の実施の形態)
図13に示したセンサ信号処理回路によれば、センサ素子としての容量34a,34bに並列抵抗34d,34eが発生しても、同期検波によって並列抵抗34d,34eの影響を取り除くことができる。しかし、実際の回路では、図12に示したように、増幅部15を構成する容量15bと並列に直流バイアス補償抵抗15cを接続する必要がある。
【0103】
ところが、この直流バイアス補償抵抗15cは、増幅部15の出力電圧Vo の位相に対して変化をもたらすので、図13に示したセンサ信号処理回路と同様に同期検波するだけでは並列抵抗34d,34eの影響を除去できない。
そこで、ここでは、増幅部15に直流バイアス補償抵抗15cを設けた場合でも、並列抵抗34d,34eの影響を除去できるセンサ信号処理回路について説明する。
【0104】
図15は、このセンサ信号処理回路の回路図である。このセンサ信号処理回路は、図13に示したセンサ信号処理回路に、移相部としての位相シフタ70を付加したものである。この位相シフタ70は、増幅部15′の出力側とスイッチ62の入力側との間に挿入されている。
位相シフタ70は、直流バイアス補償抵抗15cによる位相シフトを補償する移相量を有している。位相シフタ70としては、例えば、バンドパスフィルタ(以下、BPFと略記する)およびオールパスフィルタ(以下、APFと略記する)等を使用できる。
【0105】
次に、位相シフタ70の設計方法を説明する。
図16は、図15に示したセンサ信号処理回路の基本構成を示す回路図である。この図において、図14と同一部分を同一符号をもって示し、適宜その説明を省略する。
図16において、センサ部34′に並列抵抗34yがないと仮定すると、交流電源11xの出力電圧Vixが(48)式で表されるときの増幅部15′の出力電圧Vo は(65)式のようになる。
【0106】
【数6】
【0107】
(65)式に示されるように、センサ部34′に並列抵抗34yがない場合には、直流バイアス補償抵抗15cによって、arctan(1/CfRfω)の位相シフトが生じる。したがって、後段の位相シフタ70の移相量をarctan(−1/Cf Rf ω)に設定すれば、直流バイアス補償抵抗15cに基づく位相シフトを補償できる。
【0108】
次に、位相シフタ70としてBPFを使用する例について説明する。BPFとは、ある周波数範囲の周波数の信号だけを通過させ、それ以外の周波数の信号を減衰させるフィルタである。
BPFの伝達関数A1(s)は、(66)式で表される。
A1(s)=Kp(Wp/Qp)s/[s2+(Wp/Qp)s+Wp 2] ・・・(66)
ここで、Wp は振幅特性のピーク値を示す周波数であり、Qp は振幅特性の急峻さを示す量であり、Kp は全体的な振幅特性の大小を示す量である。
(66)式にs=jωを代入したときの虚数部がBPFによる位相シフトを示すから、BPFによってarctan{Qp(−ω/Wp+Wp/ω)}の位相シフトが生じることになる。
【0109】
よって、直流バイアス補償抵抗15cに基づく位相シフトを補償できるようにBPFの移相量を設定するには、(67)式に示す関係を満足するようにBPFを設計すればよい。
Qp(−ω/Wp+Wp/ω) =−1/CfRfω ・・・(67)
(67)式を解くと、(68)式を得られる。
【0110】
【数7】
【0111】
したがって、(68)式に示すWp を有するBPFを設計することにより、直流バイアス補償抵抗15cに基づく位相シフトを補償できるので、センサ部34′に生じる並列抵抗34yに影響されない測定が可能になる。
【0112】
次に、センサ部34′に生じる並列抵抗34yの影響を受けないで、センサ素子としての容量34xのキャパシタンスCx を測定できることを確認する。
図16において、位相シフタ70は、(68)式に示す特性を有しているものとする。交流電源11xの出力電圧Vixが(48)式で表されるとき、位相シフタ70の出力電圧Vo ′は(69)式のようになる。
【0113】
【数8】
【0114】
続いて、(69)式に示す電圧Vo′を、電圧Vixと同位相で同期検波する。このときの積分回路63xの出力電圧Vx は(70)式のようになる。
Vx=ζACx ・・・(70)
ここで、
ζ=8πf2KpCfRf 2/{1+(2πfCfRf)2} ・・・(71)
である。(70)式および(71)式では並列抵抗34yの抵抗値Ry が消えているので、並列抵抗34yに影響されずに容量34xのキャパシタンスCx を測定できることが解る。
【0115】
このように、増幅器15′に直流バイアス補償抵抗15cが設けられる場合でも、位相シフタ70を挿入して同期検波することにより、センサ部34′に発生する並列抵抗34d,34eの影響を除去できる。したがって、図15に示したセンサ信号処理回路は4象元レシオメトリックを用いて、オフセットなどの回路誤差を除去することができる。
【0116】
交流電源11aの出力電圧Vi1と同位相で同期検波する場合において、表2に示すようにスイッチ12a〜12dの動作を制御する信号s5〜s8がスイッチング部12′に与えられたときの同期検波部60の出力電圧V54〜V84は、(70)式より、
V54=ζ(AC1+BC2)+δ3 ・・・(72)
V64=ζ(BC1+AC2)+δ3 ・・・(73)
V74=ζ(AC1+AC2)+δ3 ・・・(74)
V84=ζ(BC1+BC2)+δ3 ・・・(75)
となる。ここで、δ3 は回路のオフセット誤差である。なお、(72)式〜(75)式では、交流電源11a,11bの出力電圧Vi1,Vi2の電圧変動が考慮されている。
【0117】
(72)式〜(75)式から(V54−V64)/(V74−V84)を計算すると、
(V54−V64)/(V74−V84)=(C1−C2)/(C1+C2)(=K2)・・・(76)
となる。
このように、増幅器15′に直流バイアス補償抵抗15cが設けられる場合に、センサ部34′に並列抵抗34d,34eが発生しても、その影響を受けることなくオフセットおよび電圧変動などに基づく回路誤差が除去され、(23)式を得ることができる。これにより、測定結果から温度変化に基づく素子誤差をも除去できるので、正確かつ精密な圧力値を得られる。
【0118】
次に、位相シフタ70としてAPFを使用する例について説明する。APFとは、すべての周波数範囲の信号を通過させ、位相だけを変化させるフィルタである。
APFの伝達関数A2(s)は、(77)式で表される。
A2(s) = (s−Wp)/(s+Wp) ・・・(77)
したがって、APFによってarctan{2ωWp/(ω2−Wp 2)}の位相シフトが生じることになる。
【0119】
よって、
2ωWp/(ω2−Wp 2) =−1/CfRfω ・・・(78)
すなわち、
Wp=CfRfω2+ω[1+(CfRfω)2]1/2 ・・・(79)
の関係を有するAPFを設計することにより、直流バイアス補償抵抗15cによる位相シフトを補償できるので、センサ部34′に生じる並列抵抗34yに影響されない測定が可能になる。
【0120】
次に、センサ部34′に生じる並列抵抗34yの影響を受けないで、センサ素子としての容量34xのキャパシタンスCx を測定できることを確認する。
図16において、位相シフタ70は、(79)式に示す特性を有しているものとする。交流電源11xの出力電圧Vixが(48)式で表されるとき、位相シフタ70の出力電圧Vo ′は(80)式のようになる。
【0121】
【数9】
【0122】
続いて、(80)式に示す電圧Vo′を、電圧Vixと同位相で同期検波する。このときの積分回路63xの出力電圧Vx は(81)式のようになる。
Vx =ηACx ・・・(81)
ここで、
η=4fRf/{1+(2πfCfRf)2}1/2 ・・・(82)
である。(81)式および(82)式では並列抵抗34yの抵抗値Ry が消えているので、並列抵抗34yに影響されずに容量34xのキャパシタンスCx を測定できることが解る。
【0123】
次に、図15に示したセンサ信号処理回路が行なう4象元レシオメトリックについて示す。
交流電源11aの出力電圧Vi1と同位相で同期検波する場合において、上記信号s5〜s8がスイッチング部12′に与えられたときの同期検波部60の出力電圧V55〜V85は、(81)式より、
V55=η(AC1+BC2)+δ4 ・・・(83)
V65=η(BC1+AC2)+δ4 ・・・(84)
V75=η(AC1+AC2)+δ4 ・・・(85)
V85=η(BC1+BC2)+δ4 ・・・(86)
となる。ここで、δ4 は回路のオフセット誤差である。
【0124】
よって、(83)式〜(86)式から、
(V55−V65)/(V75−V85)=(C1−C2)/(C1+C2)(=K2)・・・(87)
を得られる。
このように、APFを用いて位相シフタ70を構成しても、BPFと同様に、並列抵抗34d,34eの影響を受けることなく回路誤差を除去でき、さらに素子誤差を除去できる。
【0125】
なお、第5〜第7の実施の形態については、2方向から印加される圧力の差を検出する静電容量式圧力センサを例に説明したが、1方向から印加される圧力を検出する静電容量式圧力センサにも適用できる。この場合は、図3に示したセンサ信号処理回路のように、スイッチング部12のスイッチ12a〜12dは表1に示すようにオン・オフ制御される。
【0126】
(第8の実施の形態)
図1に示したセンサ部14を有する静電容量式圧力センサについて、第1の実施の形態では、下記▲1▼に示す演算を用いて−Δd/dを求める方法を説明した。しかし、−Δd/dを求める演算方法はこれに限定されず、下記▲2▼〜▲4▼に示す演算を用いて−Δd/dを求めることもできる。
▲1▼ [Cs−Cr]/[Cs]=−Δd/d
▲2▼ 1−[Cr]/[Cs]=−Δd/d
▲3▼ 1−1/([Cs−Cr]/[Cr]+1)=−Δd/d
▲4▼ 2−2/([Cs−Cr]/[Cs+Cr]+1)=−Δd/d
ここで、[ ]内は測定されたデータである。
以下、▲2▼〜▲4▼の場合について説明する。
【0127】
まず、上記▲2▼の場合について説明する。
図17は、この演算を行うためのセンサ信号処理回路の回路図である。この図において、図3と同一部分を同一符号をもって示し、適宜その説明を省略する。図17に示すセンサ信号処理回路では、スイッチ12a〜12eの他にセンサ容量14aの入力側を接地に接続するスイッチ12fを備えたスイッチング部12″が使用されている。
【0128】
▲2▼に示す演算を行うために、CPU17は制御信号として、スイッチング部12″のスイッチ12a〜12fを表3に示すようにオン・オフ制御する信号s11〜s41を順次出力する。
このとき、信号S11,S21でスイッチ12fをオンにすることにより、バッファ13aの非反転入力端子(+)が接地に接続されるので、バッファ13aの非反転入力端子(+)がフロートとなることを回避できる。同じく、信号S31,S41でスイッチ12eをオンにすることにより、バッファ13bの非反転入力端子(+)がフロートとなることを回避できる。
【0129】
【表3】
【0130】
ここでもバッファ13a,13bおよびオペアンプ15aのオフセットに基づく誤差e1〜e3を考慮して、信号s11〜s41がスイッチング部12″に与えられたときの増幅部15の出力電圧V11〜V41を示す。
V11=−Cr(Vi1+e2)/Cf+e3 ・・・(88)
V21=−Cr(Vi2+e2)/Cf+e3 ・・・(89)
V31=−Cs(Vi1+e1)/Cf+e3 ・・・(90)
V41=−Cs(Vi2+e1)/Cf+e3 ・・・(91)
【0131】
(88)式〜(91)式から1−{(V11−V21)/(V31−V41)}を計算すると、
となり、▲2▼に示す演算で−Δd/dを得ることができる。
このとき、オフセットおよび電圧変動に基づく回路誤差が除去されていることは、▲1▼に示した演算と同じである。
【0132】
次に、上記▲3▼の場合について説明する。
▲3▼に示す演算を行うために、CPU17は制御信号として、スイッチング部12″のスイッチ12a〜12fを表4に示すようにオン・オフ制御する信号s12〜s42を順次出力する。
この場合、バッファ13bの非反転入力端子(+)には常に交流電源11a,11bのいずれかが接続されるので、スイッチ12eはなくてもよい。
【0133】
【表4】
【0134】
ここでもバッファ13a,13bおよびオペアンプ15aのオフセットに基づく誤差e1〜e3を考慮して、信号s12〜s42がスイッチング部12″に与えられたときの増幅部15の出力電圧V12〜V42を示す。
V12=−[Cs(Vi1+e1)+Cr(Vi2+e2)]/Cf+e3 ・・・(93)
V22=−[Cs(Vi2+e1)+Cr(Vi1+e2)]/Cf+e3 ・・・(94)
V32=−Cr(Vi1+e2)/Cf+e3 ・・・(95)
V42=−Cr(Vi2+e2)/Cf+e3 ・・・(96)
【0135】
(93)式〜(96)式から1−1/{(V12−V22)/(V32−V42)+1}を計算すると、
1−1/{(V12−V22)/(V32−V42)+1}
=1−1/([Cs−Cr]/[Cr]+1)=−Δd/d ・・・(97)
となり、▲3▼に示す演算で−Δd/dを得ることができる。
このとき、オフセットおよび電圧変動に基づく回路誤差は除去されている。
【0136】
次に、上記▲4▼の場合について説明する。
▲4▼に示す演算を行うために、CPU17は制御信号として、スイッチング部12″のスイッチ12a〜12fを表5に示すようにオン・オフ制御する信号s13〜s43を順次出力する。
この場合、バッファ13a,13bそれぞれの非反転入力端子(+)には常に交流電源11a,11bのいずれかが接続されるので、スイッチ12e,12fはなくてもよい。
【0137】
【表5】
【0138】
ここでもバッファ13a,13bおよびオペアンプ15aのオフセットに基づく誤差e1〜e3を考慮して、信号s13〜s43がスイッチング部12″に与えられたときの増幅部15の出力電圧V13〜V43を示す。
V13=−[Cs(Vi1+e1)+Cr(Vi2+e2)]/Cf+e3 ・・・(98)
V23=−[Cs(Vi2+e1)+Cr(Vi1+e2)]/Cf+e3 ・・・(99)
V33=−[Cs(Vi1+e1)+Cr(Vi1+e2)]/Cf+e3 ・・・(100)
V43=−[Cs(Vi2+e1)+Cr(Vi2+e2)]/Cf+e3 ・・・(101)
【0139】
(98)式〜(101)式から2−2/{(V13−V23)/(V33−V43)+1}を計算すると、
となり、▲4▼に示す演算で−Δd/dを得ることができる。
このとき、オフセットおよび電圧変動に基づく回路誤差は除去されている。
【0140】
上記▲1▼〜▲4▼に示す演算によって理論上は同じ結果が得られるが、現実には差違が生じる。
センサ容量14aのキャパシタンスCs は主に圧力Pにより変化するのに対して、リファレンス容量14bのキャパシタンスCr は圧力Pによっては変化せず、温度および湿度等の影響のみを受ける。ここで、圧力Pの変動は速いが、温度および湿度等の変動は圧力Pよりもかなり遅い。このため、圧力Pにより変化するキャパシタンスCs については常に測定しておく必要があるが、圧力Pにより変化しないキャパシタンスCr については常に測定しておく必要はない。
【0141】
上記▲1▼および▲4▼の場合は、4つの象元のすべて(▲1▼の場合は(8)式〜(11)式、▲4▼の場合は(98)式〜(101)式)がキャパシタンスCs を含む測定になるので、常にすべての象元を測定しておく必要がある。
これに対して、上記▲2▼および▲3▼の場合は、4つの象元のうちの2つ(▲2▼の場合は(88)式および(89)式、▲3▼の場合は(95)式および(96)式)がキャパシタンスCs を含まない測定である。このため、キャパシタンスCs を含む2つの象元(▲2▼の場合は(90)式および(91)式、▲3▼の場合は(93)式および(94)式)については常に測定しておき、キャパシタンスCs を含まない2つの象元については必要に応じて時々測定するようにすればよい。
【0142】
また、上記▲1▼〜▲4▼に示す各演算間で、A/D変換を行う場合の量子化誤差に差が生じる。詳細は述べないが、量子化雑音に対して有利な順番は、▲3▼、▲4▼、▲1▼、▲2▼である。
【0143】
以上では、本発明が圧力センサに適用された形態について説明したが、本発明は圧力以外にも、温度、湿度、変位、変量、加速度等の各種物理量を測定するセンサに適用できる。
【0144】
【発明の効果】
以上説明したように、本発明では、2系統の電源の出力を切り換えてセンサ部に印加し、この切り換え毎にセンサ部から出力される複数個の信号の差と比をとることにより、回路誤差および素子誤差の両方が除去された測定結果を得られる。したがって、センサの測定精度を向上できる。
【0145】
また、センサ部をリアクタンス性のセンサ素子で構成し、電源部を2系統の交流電源で構成することにより、容量式センサおよびインダクタンス式センサについて上記の効果が得られる。
また、センサ部を抵抗性のセンサ素子で構成し、電源部を2系統の直流電源で構成することにより、抵抗式センサについて上記の効果が得られる。
【0146】
また、2個のセンサ素子にそれぞれ異なる極性の電源が接続される場合を除き、スイッチング部のデューティー比を小さくしてセンサ部に電源が接続される時間を短くし、センサ部の出力を積分手段に通してからA/D変換器に与えることにより、A/D変換器の入力レベルを小さくすることができる。これにより電源とセンサ素子との接続状態に関わりなく、高分解能のA/D変換が可能となるので、正確な測定結果を得られる。
【0147】
また、一方の電源の出力に同期して所定の期間でセンサ部の出力信号を積分することにより、リアクタンス性のセンサ素子に並列抵抗が発生しても、並列抵抗成分を除去できる。したがって、センサ部の出力信号を積分した信号を上述したように演算処理することにより、回路誤差および素子誤差の両方が除去された測定結果を得られるので、センサの測定精度を向上できる。
【0148】
また、増幅部にその入力側と出力側とを接続する抵抗を設けた場合に、この抵抗に基づく位相シフトを補償する移相部を増幅部の後段に接続して、移相部の出力信号を上述したように積分する。これにより、リアクタンス性のセンサ素子に並列抵抗が発生しても、並列抵抗成分を除去でき、さらに上述したのと同様の効果を得られる。
【図面の簡単な説明】
【図1】静電容量式圧力センサのセンサ部の構造を示す断面図である。
【図2】図1に示したセンサ部のII−II′線方向の断面図である。
【図3】図1に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【図4】2方向から印加される圧力の差を検出する静電容量式圧力センサのセンサ部の構造を示す断面図である。
【図5】図4に示したセンサ部の回路図である。
【図6】図4に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【図7】抵抗式圧力センサのセンサ部の平面図である。
【図8】図7に示したセンサ部のVIII−VIII′線方向の断面図である。
【図9】図7に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【図10】図9に示したセンサ信号処理回路を一部改良したセンサ信号処理回路の回路図である。
【図11】図10に示したセンサ信号処理回路のCPUからスイッチング部に出力される制御信号を示す図である。
【図12】図6に示したセンサ信号処理回路の増幅部に直流バイアス補償抵抗を設けた場合の回路図である。
【図13】センサ部に発生する並列抵抗の影響を同期検波によって除去するセンサ信号処理回路の回路図である。
【図14】図13に示したセンサ信号処理回路の基本構成を示す回路図である。
【図15】増幅部に直流バイアス補償抵抗を設けた場合でも、センサ部に発生する並列抵抗の影響を除去できるセンサ信号処理回路の回路図である。
【図16】図15に示したセンサ信号処理回路の基本構成を示す回路図である。
【図17】図3に示したセンサ信号処理回路の変形例を示す回路図である。
【図18】従来の静電容量式圧力センサのセンサ部の構造を示す断面図である。
【図19】図18に示したセンサ部のXVIII−XVIII′線方向の断面図である。
【図20】図18に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【符号の説明】
1…台座基板、2,22,22′,42…ダイアフラム基板、2a,22a,22a′,42a…感圧ダイアフラム、3a,3b,23…容量室、4…隔壁、5a,5b,6a,6b,25a,25b,26a,26b…電極、5c,6c…リード、11,51…電源部、11a,11b,11x…交流電源、12,12′,12″…スイッチング部、12a〜12f,62,62′…スイッチ、13a,13b…バッファ、14,34,34′,54…センサ部、14a,34a,34b……センサ容量、14b…リファレンス容量、14c,34c…接続点、15,55,55′…増幅部、15a,55a…オペアンプ、15b,55c…容量、15c…直流バイアス補償抵抗、16…A/D変換器、17,17′…CPU、21…枠体、27…支柱、28…中央支持板、34d,34e,34y…並列抵抗、34x…容量、44a,44b…ピエゾ抵抗素子、45…層間絶縁膜、46a〜46c…端子、47a〜47c…配線、48a,48b…プラグ、51a,51b…直流電源、55b…抵抗、60…同期検波部、61…同期信号発生回路、63a,63b,63x…積分回路、64…差動増幅器、70…位相シフタ。
Claims (9)
- 第1および第2のセンサ素子を有するセンサ部と、
極性の異なる第1および第2の電源を有する電源部と、
前記電源部の出力側と前記センサ部の入力側との間に接続されかつ前記第1および第2の電源と前記第1および第2のセンサ素子との接続を4通りの組合せで切り換えるスイッチング部と、
前記センサ部の出力側に接続されかつ前記第1および第2の電源がそれぞれ前記第1および第2のセンサ素子に接続されたときに得られる第1の信号、前記第1および第2の電源がそれぞれ前記第2および第1のセンサ素子に接続されたときに得られる第2の信号、前記第1の電源が前記第1および第2のセンサ素子のうち何れか1つ選択されたセンサ素子に接続されたときに得られる第3の信号、および前記第2の電源が前記選択されたセンサ素子に接続されたときに得られる第4の信号が入力される演算部と
を備え、
前記演算部は、
前記第1の信号と前記第2の信号との差分、および前記第3の信号と前記第4の信号との差分の比を求める手段を備えることを特徴とするセンサ信号処理回路。 - 第1および第2のセンサ素子を有するセンサ部と、
極性の異なる第1および第2の電源を有する電源部と、
前記電源部の出力側と前記センサ部の入力側との間に接続されかつ前記第1および第2の電源と前記第1および第2のセンサ素子との接続を4通りの組合せで切り換えるスイッチング部と、
前記センサ部の出力側に接続されかつ前記第1および第2の電源がそれぞれ前記第1および第2のセンサ素子に接続されたときに得られる第1の信号、前記第1および第2の電源がそれぞれ前記第2および第1のセンサ素子に接続されたときに得られる第2の信号、前記第1の電源が前記第1および第2のセンサ素子の両方に接続されたときに得られる第3の信号、および前記第2の電源が前記第1および第2のセンサ素子の両方に接続されたときに得られる第4の信号が入力される演算部と
を備え、
前記演算部は、
前記第1の信号と前記第2の信号との差分、および前記第3の信号と前記第4の信号との差分の比を求める手段を備えることを特徴とするセンサ信号処理回路。 - 第1および第2のセンサ素子を有するセンサ部と、
極性の異なる第1および第2の電源を有する電源部と、
前記電源部の出力側と前記センサ部の入力側との間に接続されかつ前記第1および第2の電源と前記第1および第2のセンサ素子との接続を4通りの組合せで切り換えるスイッチング部と、
前記センサ部の出力側に接続されかつ前記第1の電源が前記第2のセンサ素子に接続されたときに得られる第1の信号、前記第2の電源が前記第2のセンサ素子に接続されたときに得られる第2の信号、前記第1の電源が前記第1のセンサ素子に接続されたときに得られる第3の信号、および前記第2の電源が前記第1のセンサ素子に接続されたときに得られる第4の信号が入力される演算部と
を備え、
前記演算部は、
前記第1の信号と前記第2の信号との差分、および前記第3の信号と前記第4の信号との差分の比を求める手段を備えることを特徴とするセンサ信号処理回路。 - 請求項1〜3のいずれか1項記載のセンサ信号処理回路において、
前記第1および第2のセンサ素子は共に、リアクタンス性のセンサ素子であり、
前記第1および第2の電源は共に、交流電源であることを特徴とするセンサ信号処理回路。 - 請求項2記載のセンサ信号処理回路において、
前記第1および第2のセンサ素子は共に、抵抗性のセンサ素子であり、
前記第1および第2の電源は共に、直流電源であることを特徴とするセンサ信号処理回路。 - 請求項1〜3のいずれか1項記載のセンサ信号処理回路において、
前記第1のセンサ素子は、被測定物理量の変化に応じて特性が変化し、
前記第2のセンサ素子は、被測定物理量が変化しても一定の特性を示すことを特徴とするセンサ信号処理回路。 - 請求項5記載のセンサ信号処理回路において、
前記2個のセンサ素子にそれぞれ異なる極性の前記直流電源が接続される場合を除き前記スイッチング部のデューティー比を1/n(n>1)にする手段と、
前記センサ部の出力側に接続されかつ前記センサ部の出力を積分して出力する積分手段と、
前記積分手段の出力側と前記演算部の入力側との間に接続されたA/D変換器と、
前記演算部に含まれかつ前記スイッチング部のデューティー比が1/nであるとき、A/D変換された信号の示すレベルを本来のレベルに戻してから前記演算処理を行う手段と
を備え、
前記デューティー比を1/nにする手段は、前記2個のセンサ素子にそれぞれ異なる極性の前記直流電源が接続される場合の前記センサ部の出力レベルと、それ以外の場合の前記センサ部の出力レベルとに基づき、1/nの値を決定することを特徴とするセンサ信号処理回路。 - 請求項4記載のセンサ信号処理回路において、
前記電源部および前記センサ部の出力側に接続されるとともに前記演算部の入力側に接続されかつ前記電源部の一方の前記電源の出力の交流分が0(ゼロ)になった時点から次に0(ゼロ)になる時点までの期間で前記センサ部の出力信号の積分をとって出力する同期検波部
を備えることを特徴とするセンサ信号処理回路。 - 請求項4記載のセンサ信号処理回路において、
前記センサ部の出力側に接続されかつ前記センサ部の出力信号を増幅して出力する増幅部と、
前記増幅部の出力側に接続されかつ前記増幅部の出力信号の位相に変化を与えて出力する移相部と、
前記電源部および前記移相部の出力側に接続されるとともに前記演算部の入力側に接続されかつ前記電源部の一方の前記電源の出力の交流分が0(ゼロ)になった時点から次に0(ゼロ)になる時点までの期間で前記移相部の出力信号の積分をとって出力する同期検波部と
を備え、
前記増幅部は、この増幅部の入力側と出力側とを接続する抵抗を含んでおり、
前記移相部の移相量は、前記増幅部に含まれる前記抵抗に基づく位相シフトを補償するように決められることを特徴とするセンサ信号処理回路。
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