JP3588276B2 - センサ信号処理回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、センサ部からの信号を被測定物理量の関数として取り出すセンサ信号処理回路に関し、特に、温度変化等に基づく素子誤差およびオペアンプのオフセット等の回路誤差を信号処理によって除去する手段を備えたセンサ信号処理回路に関する。
【０００２】
【従来の技術】
近年、圧力計測の分野では、機械式から電子式への置き換えが急速に進んでいる。電子式圧力計を大別すると、感圧ダイアフラムの応力変化を電気抵抗変化に変換する抵抗式と、感圧ダイアフラムの変位を静電容量変化に変換する静電容量式とに分類できる。この中で、静電容量式圧力センサには微圧計測に優れているという特徴がある。
【０００３】
図１８は、従来の静電容量式圧力センサのセンサ部の構造を示す断面図である。また図１９は、図１８に示すセンサ部のＸＶＩＩＩ−ＸＶＩＩＩ′線方向の断面図である。
図１８に示すように、台座基板１０１のひとつの面の中央部には第１の凹部が形成されており、さらにこの第１の凹部を囲むように第２の凹部が溝状に形成されている。これらの凹部が形成された台座基板１０１の面には、厚みの薄いダイアフラム基板１０２が接合されている。台座基板１０１の第１，第２の凹部とダイアフラム基板１０２の内面とにより囲まれた空間がそれぞれ容量室１０３ａ，１０３ｂとなる。
【０００４】
容量室１０３ａの台座基板１０１側には図１９に示すように電極１０５ａが配置され、ダイアフラム基板１０２側には前記電極１０５ａと対向するように電極１０５ｂが配置されている。電極１０５ａはリード１０５ｃにより外部に取り出される。電極１０５ｂについても同様である。これらの電極１０５ａ，１０５ｂと、誘電体としての空気とにより、センサ容量（１１４ａ）が構成される。
【０００５】
また、容量室１０３ｂの台座基板１０１側には図１９に示すように電極１０６ａが帯状に配置され、ダイアフラム基板１０２側には前記電極１０６ａと対向するように電極１０６ｂが配置されている。電極１０６ａはリード１０６ｃにより外部に取り出される。電極１０６ｂについても同様である。これらの電極１０６ａ，１０６ｂと、誘電体としての空気とにより、リファレンス容量（１１４ｂ）が構成される。
なお、容量室１０３ａ，１０３ｂ内の空気が容易に混ざり合うように、容量室１０３ａ，１０３ｂ間の隔壁１０４は一部除去されている。
【０００６】
ダイアフラム基板１０２のうち容量室１０３ａを構成する部分は感圧ダイアフラム１０２ａとして作用するので、例えば図１８に示すようにダイアフラム基板１０２の上側に正の圧力Ｐが印加されると、感圧ダイアフラム１０２ａは下側にたわむ。電極１０５ｂは感圧ダイアフラム１０２ａと連動して変位するので、電極１０５ａ，１０５ｂ間のギャップが小さくなり、センサ容量（１１４ａ）のキャパシタンスＣ_ｓ が増加する。
一方、ダイアフラム基板１０２のうち容量室１０３ｂを構成する部分は圧力Ｐが印加されてもたわまないので、リファレンス容量（１１４ｂ）のキャパシタンスＣ_ｒ は変化しない。
【０００７】
リファレンス容量（１１４ｂ）は、センサ部１１４内外の温度変化および容量室１０３ａ内の湿度変化等に基づく測定誤差（これを素子誤差という）を除去するために設けられたものである。すなわち、センサ容量（１１４ａ）のキャパシタンスＣ_ｓ とリファレンス容量（１１４ｂ）のキャパシタンスＣ_ｒ とから
Ｋ_１＝（Ｃ_ｓ−Ｃ_ｒ）／Ｃ_ｓ ・・・（１）
を計算することにより、理論上、素子誤差が除去された圧力Ｐを得ることができる。
【０００８】
なお、容量室１０３ａ，１０３ｂ内の空気の誘電率をε、センサ容量（１１４ａ）における電極１０５ａ，１０５ｂ間の通常のギャップおよびリファレンス容量（１１４ｂ）における電極１０６ａ，１０６ｂ間のギャップをｄ、感圧ダイアフラム１０２ａの圧力感度変位をΔｄとし、また簡単のため電極１０５ａ，１０５ｂの対向面積および電極１０６ａ，１０６ｂの対向面積を共にＳとすると、キャパシタンスＣ_ｓ，Ｃ_ｒをそれぞれ
Ｃ_ｓ＝εＳ／（ｄ＋Δｄ） ・・・（２）
Ｃ_ｒ＝εＳ／ｄ ・・・（３）
と表せる。これら（２）式および（３）式を（１）式に代入すれば
Ｋ_１＝−Δｄ／ｄ ・・・（４）
となるので、（１）式から圧力Ｐを得られることが解る。
【０００９】
図２０は、図１８に示したセンサ部１１４からの信号を圧力Ｐの関数として取り出すセンサ信号処理回路の回路図である。
センサ部１１４のセンサ容量１１４ａの入力側はバッファ１１３ａおよびスイッチング部１１２を介して交流電源１１１に接続されている。同じくリファレンス容量１１４ｂの入力側はバッファ１１３ｂおよびスイッチング部１１２を介して交流電源１１１に接続されている。
センサ部１１４の出力側には増幅部１１５が接続されており、この増幅部１１５の出力側にはＡ／Ｄ変換器（アナログ／デジタル変換器）１１６を介してＣＰＵ（中央処理装置）１１７が接続されている。
【００１０】
増幅部１１５はオペアンプ１１５ａおよび容量１１５ｂにより構成されている。このうちオペアンプ１１５ａは、非反転入力端子（＋）が接地に接続され、反転入力端子（−）が容量１１４ａ，１１４ｂの接続点１１４ｃに接続され、出力端子がＡ／Ｄ変換器１１６に接続されている。また容量１１５ｂは容量１１４ａ，１１４ｂの接続点１１４ｃとオペアンプ１１５ａの出力端子との間に接続されている。
またＣＰＵ１１７は、スイッチング部１１２に対して接続を切り換える制御信号を出力するとともに、スイッチング部１１２の切り換え毎にＡ／Ｄ変換器１１６から出力される信号を組み合わせて演算処理を行う機能を有している。
【００１１】
交流電源１１１の出力電圧をＶ_ｉ 、容量１１５ｂのキャパシタンスをＣ_ｆ とすると、センサ容量１１４ａに電源１１１が接続された場合の増幅部１１５の出力電圧Ｖ_１０１ は、
Ｖ_１０１＝−Ｃ_ｓＶ_ｉ／Ｃ_ｆ ・・・（５）
と表すことができる。また、リファレンス容量１１４ｂに電源１１１が接続された場合の増幅部１１５の出力電圧Ｖ_１０２ は、
Ｖ_１０２＝−Ｃ_ｒＶ_ｉ／Ｃ_ｆ ・・・（６）
と表すことができる。したがって、次の演算により（１）式に示すＫ_１ を得ることができる。

【００１２】
【発明が解決しようとする課題】
ところが現実には、図２０に示した回路に配線容量やバッファ１１３ａ，１１３ｂおよびオペアンプ１１５ａのオフセット等が存在するため、（５）式および（６）式の関係は得られない。例えば、バッファ１１３ａ，１１３ｂおよびオペアンプ１１５ａのオフセットに基づく誤差をそれぞれｅ_１０１，ｅ_１０２，ｅ_１０３ とすると、増幅部１１５の出力電圧Ｖ_１０１，Ｖ_１０２はそれぞれ、
Ｖ_１０１＝−Ｃ_ｓ（Ｖ_ｉ＋ｅ_１０１）／Ｃ_ｆ＋ｅ_１０３ ・・・（５ａ）
Ｖ_１０２＝−Ｃ_ｒ（Ｖ_ｉ＋ｅ_１０２）／Ｃ_ｆ＋ｅ_１０３ ・・・（６ａ）
となる。
【００１３】
しかしながら、図２０に示した従来のセンサ信号処理回路では、（５ａ）式および（６ａ）式からｅ_１０１〜ｅ_１０３を除去することができなかった。配線容量についても同様であり、このため回路要素に基づく誤差（これを回路誤差という）が含まれた測定結果しか得られなかった。
また、従来のセンサ信号処理回路では（５ａ）式および（６ａ）式から（１）式を得ることができなかったので、温度変化等に基づく素子誤差を除去することもできなかった。
したがって、従来のセンサ信号処理回路から得られる測定結果には回路誤差および素子誤差の両方が含まれるため、正確かつ精密な測定結果が得られないという問題があった。
【００１４】
本発明はこのような課題を解決するためになされたものであり、センサの測定精度向上を目的とする。
【００１５】
【課題を解決するための手段】
このような目的を達成するために、本発明は、第１および第２のセンサ素子を有するセンサ部と、極性の異なる第１および第２の電源を有する電源部と、電源部の出力側とセンサ部の入力側との間に接続されかつ第１および第２の電源と第１および第２のセンサ素子との接続を４通りの組合せで切り換えるスイッチング部と、センサ部の出力側に接続されかつ第１および第２の電源がそれぞれ第１および第２のセンサ素子に接続されたときに得られる第１の信号、第１および第２の電源がそれぞれ第２および第１のセンサ素子に接続されたときに得られる第２の信号、第１の電源が第１および第２のセンサ素子のうち何れか１つ選択されたセンサ素子に接続されたときに得られる第３の信号、および第２の電源が選択されたセンサ素子に接続されたときに得られる第４の信号が入力される演算部とを備え、演算部は、第１の信号と第２の信号との差分、および第３の信号と第４の信号との差分の比を求める手段を備えることを特徴とする。
あるいは、第１および第２のセンサ素子を有するセンサ部と、極性の異なる第１および第２の電源を有する電源部と、電源部の出力側とセンサ部の入力側との間に接続されかつ第１および第２の電源と第１および第２のセンサ素子との接続を４通りの組合せで切り換えるスイッチング部と、センサ部の出力側に接続されかつ第１および第２の電源がそれぞれ第１および第２のセンサ素子に接続されたときに得られる第１の信号、第１および第２の電源がそれぞれ第２および第１のセンサ素子に接続されたときに得られる第２の信号、第１の電源が第１および第２のセンサ素子の両方に接続されたときに得られる第３の信号、および第２の電源が第１および第２のセンサ素子の両方に接続されたときに得られる第４の信号が入力される演算部とを備え、演算部は、第１の信号と第２の信号との差分、および第３の信号と第４の信号との差分の比を求める手段を備えることを特徴とする。
あるいは、第１および第２のセンサ素子を有するセンサ部と、極性の異なる第１および第２の電源を有する電源部と、電源部の出力側とセンサ部の入力側との間に接続されかつ第１および第２の電源と第１および第２のセンサ素子との接続を４通りの組合せで切り換えるスイッチング部と、センサ部の出力側に接続されかつ第１の電源が第２のセンサ素子に接続されたときに得られる第１の信号、第２の電源が第２のセンサ素子に接続されたときに得られる第２の信号、第１の電源が第１のセンサ素子に接続されたときに得られる第３の信号、および第２の電源が第１のセンサ素子に接続されたときに得られる第４の信号が入力される演算部とを備え、演算部は、第１の信号と第２の信号との差分、および第３の信号と第４の信号との差分の比を求める手段を備えることを特徴とする。
スイッチング部の切り換え毎に演算部に入力される第１〜第４の信号には、センサ信号処理回路の回路誤差が等しく含まれている。この回路誤差は、第１〜第４の信号中に独立した項の形で付加されている。したがって、これらの信号の差をとることにより、信号に含まれる回路誤差成分を除去できる。
また、温度変化等に基づくセンサ部の素子誤差は、演算部に入力される第１〜第４の信号に係数の形で影響を与えている。したがって、回路誤差成分が除去された信号の比をとることにより、信号に含まれる素子誤差成分も除去できる。
【００１６】
この場合、センサ部の一構成例は、リアクタンス性のセンサ素子を有し、このとき電源部の２系統の電源は共に、交流電源である。
このように構成することにより、容量式センサおよびインダクタンス式センサにおいて、回路誤差および素子誤差を除去できる。
【００１７】
また、センサ部の他の構成例は、抵抗性のセンサ素子を有し、このとき電源部の２系統の電源は共に、直流電源である。
このように構成することにより、抵抗式センサにおいて、回路誤差および素子誤差を除去できる。
【００１８】
さらに、センサ部の他の構成例は、被測定物理量の変化に応じて特性が変化する第１のセンサ素子と、被測定物理量が変化しても一定の特性を示す第２のセンサ素子とを含む。
【００１９】
また、センサ部が抵抗性のセンサ素子で構成される場合、センサ部は、センサ素子を少なくとも２個有し、さらに、２個のセンサ素子にそれぞれ異なる極性の直流電源が接続される場合を除きスイッチング部のデューティー比を１／ｎ（ｎ＞１）にする手段と、センサ部の出力側に接続されかつセンサ部の出力を積分して出力する積分手段と、積分手段の出力側と演算部の入力側との間に接続されたＡ／Ｄ変換器と、演算部に含まれかつスイッチング部のデューティー比が１／ｎであるとき、Ａ／Ｄ変換された信号の示すレベルを本来のレベルに戻してから演算処理を行う手段とを備え、デューティー比を１／ｎにする手段は、２個のセンサ素子にそれぞれ異なる極性の直流電源が接続される場合のセンサ部の出力レベルと、それ以外の場合のセンサ部の出力レベルとに基づき、１／ｎの値を決定するようにしてもよい。
２系統の電源と２個のセンサ素子との組合せとしては、両センサ素子にそれぞれ異なる極性の電源が接続されるケース１、両センサ素子に同一電源が接続されるケース２、一方のセンサ素子のみに電源が接続されるケース３とが考えられる。このうち、ケース１ではケース２，３と比べて、センサ部の出力レベルが小さくなる。
ケース２，３において、スイッチング部のデューティー比を小さくしてセンサ部に電源が接続される時間を短くし、センサ部の出力を積分してからＡ／Ｄ変換器に与えることにより、Ａ／Ｄ変換器の入力レベルを小さくすることができる。これにより電源とセンサ素子との接続状態に関係なく、Ａ／Ｄ変換器は常に同程度のレベルの信号をＡ／Ｄ変換できるようになるので、Ａ／Ｄ変換の分解能を高められる。なお、レベルを小さくされた信号については、本来のレベルに戻してから演算処理が行われるので、正しい演算結果が得られる。
【００２０】
また、センサ部がリアクタンス性のセンサ素子で構成される場合、電源部およびセンサ部の出力側に接続されるとともに演算部の入力側に接続されかつ電源部の一方の電源の出力の交流分が０（ゼロ）になった時点から次に０（ゼロ）になる時点までの期間でセンサ部の出力信号の積分をとって出力する同期検波部を備えるようにしてもよい。
センサ部内にゴミや水分が入ると、これらがセンサ素子の並列抵抗として作用して誤差原因となることがあった。しかし、電源部の一方の電源の出力に同期して所定の期間でセンサ部の出力信号を積分することにより、センサ素子の並列抵抗成分を除去できる。センサ素子の並列抵抗成分が除去された信号を上述したように演算処理することにより、回路誤差成分および素子誤差成分をも除去できる。
【００２１】
また、センサ部がリアクタンス性のセンサ素子で構成される場合、センサ部の出力側に接続されかつセンサ部の出力信号を増幅して出力する増幅部と、増幅部の出力側に接続されかつ増幅部の出力信号の位相に変化を与えて出力する移相部と、電源部および移相部部の出力側に接続されるとともに演算部の入力側に接続されかつ電源部の一方の電源の出力の交流分が０（ゼロ）になった時点から次に０（ゼロ）になる時点までの期間で移相部の出力信号の積分をとって出力する同期検波部とを備え、増幅部は、この増幅部の入力側と出力側とを接続する抵抗を含んでおり、移相部の移相量は、増幅部に含まれる抵抗に基づく位相シフトを補償するように決められるようにしてもよい。
増幅部にその入力側と出力側とを接続する抵抗を設けた回路では、この抵抗により増幅部の出力信号の位相がシフトする。このため、センサ部のセンサ素子に上記並列抵抗が発生した場合に、電源部の一方の電源の出力に同期して増幅部の出力信号を積分しても、センサ素子の並列抵抗成分を除去できない。しかし、位相シフタで増幅部に含まれる抵抗に基づく位相シフトを補償して、位相シフトを補償した信号を積分することにより、センサ素子の並列抵抗成分を除去できる。センサ素子の並列抵抗成分が除去された信号を上述したように演算処理することにより、回路誤差成分および素子誤差成分をも除去できる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
まず、本発明によるセンサ信号処理回路が静電容量式圧力センサに適用された形態を説明する。図１は、静電容量式圧力センサのセンサ部の構造を示す断面図である。また図２は、図１に示すセンサ部のＩＩ−ＩＩ′線方向の断面図である。
【００２３】
図１に示すように、台座基板１のひとつの面の中央部には第１の凹部が形成されており、さらにこの第１の凹部を囲むように第２の凹部が溝状に形成されている。これらの凹部が形成された台座基板１の面には、厚みの薄いダイアフラム基板２が接合されている。台座基板１の第１，第２の凹部とダイアフラム基板２の内面とにより囲まれた空間がそれぞれ容量室３ａ，３ｂとなる。なお、台座基板１およびダイアフラム基板２は、例えばサファイアガラス等の絶縁部材で形成される。
【００２４】
容量室３ａの台座基板１側には図２に示すように電極５ａが配置され、ダイアフラム基板２側には前記電極５ａと対向するように電極５ｂが配置されている。電極５ａはリード５ｃにより外部に取り出される。電極５ｂについても同様である。これらの電極５ａ，５ｂと、誘電体としての空気とにより、センサ容量（１４ａ）が構成される。
【００２５】
また、容量室３ｂの台座基板１側には図２に示すように電極６ａが帯状に配置され、ダイアフラム基板２側には前記電極６ａと対向するように電極６ｂが配置されている。電極６ａはリード６ｃにより外部に取り出される。電極６ｂについても同様である。これらの電極６ａ，６ｂと、誘電体としての空気とにより、リファレンス容量（１４ｂ）が構成される。
なお、容量室３ａ，３ｂ内の空気が容易に混ざり合うように、容量室３ａ，３ｂ間の隔壁４は一部除去されている。
【００２６】
ダイアフラム基板２のうち容量室３ａを構成する部分は感圧ダイアフラム２ａとして作用するので、例えば図１に示すようにダイアフラム基板２の上側に正の圧力Ｐが印加されると、感圧ダイアフラム２ａは下側にたわむ。電極５ｂは感圧ダイアフラム２ａと連動して変位するので、電極５ａ，５ｂ間のギャップが小さくなり、センサ容量（１４ａ）のキャパシタンスＣ_ｓ が増加する。すなわち、センサ容量（１４ａ）は、圧力Ｐの変化に応じてキャパシタンスＣ_ｓ が変化する第１のセンサ素子として機能する。
【００２７】
一方、ダイアフラム基板２のうち容量室３ｂを構成する部分は、容量室３ｂの幅が狭いので、圧力Ｐが印加されてもたわまない。このため、リファレンス容量（１４ｂ）のキャパシタンスＣ_ｒ は変化しない。すなわち、リファレンス容量（１４ｂ）は、圧力Ｐが変化しても一定のキャパシタンスＣ_ｒ を示す第２のセンサ素子として機能する。
【００２８】
図３は、図１に示したセンサ部１４からの信号を圧力Ｐの関数として取り出すセンサ信号処理回路の回路図である。
電源部１１は、極性の異なる２系統の交流電源１１ａ，１１ｂにより構成されている。
センサ部１４は図１および図２に示したものであり、センサ容量１４ａとリファレンス容量１４ｂとにより構成されている。なお、これらの容量１４ａ，１４ｂは共に温度特性および湿度特性を有しているが、これについては後述する。
【００２９】
これら電源部１１の出力側とセンサ部１４の入力側との間には、スイッチング部１２が設けられている。このスイッチング部１２は、電源１１ａをセンサ容量１４ａに接続するスイッチ１２ａと、電源１１ｂをリファレンス容量１４ｂに接続するスイッチ１２ｂと、電源１１ａをリファレンス容量１４ｂに接続するスイッチ１２ｃと、電源１１ｂをセンサ容量１４ａに接続するスイッチ１２ｄと、センサ容量１４ｂの入力側を接地に接続するスイッチ１２ｅとを備えている。
【００３０】
ただし、スイッチング部１２とセンサ部１４との間には、バッファ１３ａ，１３ｂが接続されている。このバッファ１３ａ，１３ｂは、スイッチング部１２のスイッチ１２ａ〜１２ｄがオンのときに僅かに生じる導通抵抗に基づく誤差を除去するためのものである。したがって、スイッチ１２ａ〜１２ｄが理想的なスイッチであり、その導通抵抗が無視できるほど小さければ、バッファ１３ａ，１３ｂを設けなくてもよい。
【００３１】
センサ部１４の出力側には、センサ部１４の出力信号を増幅して出力する増幅部１５が接続されている。さらに、この増幅部１５の出力側にはＡ／Ｄ変換器（アナログ／デジタル変換器）１６を介して、演算部として機能するＣＰＵ１７が接続されている。
増幅部１５はオペアンプ１５ａと容量１５ｂとにより構成されている。このうちオペアンプ１５ａは、非反転入力端子（＋）が接地に接続され、反転入力端子（−）が容量１４ａ，１４ｂの接続点１４ｃに接続され、出力端子がＡ／Ｄ変換器１６に接続されている。また容量１５ｂは容量１４ａ，１４ｂの接続点１４ｃとオペアンプ１５ａの出力端子との間に接続されている。なお、容量１５ｂの代わりに抵抗を用いてもよい。
【００３２】
またＣＰＵ１７は、電源部１１とセンサ部１４との接続を切り換える制御信号をスイッチング部１２に対して出力するとともに、スイッチング部１２の切り換え毎にＡ／Ｄ変換器１６から出力される複数個の信号を組み合わせて演算処理を行う機能を有している。
【００３３】
制御信号は、電源部１１とセンサ部１４との接続を４通りに切り換える信号である。ただし、２系統の交流電源１１ａ，１１ｂの出力が混信する組合せであってはならない。すなわち、スイッチング部１２のスイッチ１２ａ，１２ｄをオンにしてセンサ容量１４ａに電源１１ａ，１１ｂの両方を接続する組合せ、スイッチ１２ｂ，１２ｃをオンにしてリファレンス容量１４ｂに電源１１ａ，１１ｂの両方を接続する組合せは認められない。
ＣＰＵ１７が行う演算処理は、スイッチング部１２の切り換え毎に入力される４信号のうち各２信号の差をとり、この後、各２信号の差どうしの比をとることにより、印加圧力Ｐを求めるための物理量を導くものである。
【００３４】
前述したように、図２０に示した従来のセンサ信号処理回路には配線容量やバッファ１１３ａ，１１３ｂおよびオペアンプ１１５ａのオフセット等の誤差要因が存在するが、この点については図３に示したセンサ信号処理回路についても同様である。しかしながら、このセンサ信号処理回路によれば信号処理により誤差要因を除去できるので、回路誤差を含まない測定結果を得ることができる。
ここでは例として、バッファ１３ａ，１３ｂおよびオペアンプ１５ａのオフセットに基づく誤差をそれぞれｅ_１，ｅ_２，ｅ_３ とし、これらを除去する原理を説明する。なお、電源部１１の交流電源１１ａ，１１ｂの出力電圧をそれぞれＶ_ｉ１，Ｖ_ｉ２、増幅部１５の容量１５ｂのキャパシタンスをＣ_ｆ とする。
【００３５】
まず、ＣＰＵ１７は制御信号として、スイッチング部１２のスイッチ１２ａ〜１２ｅを表１に示すようにオン・オフ制御する信号ｓ１〜ｓ４を順次出力する。信号Ｓ３，Ｓ４でスイッチ１２ｅをオンにすることにより、バッファ１３ｂの非反転入力端子（＋）が接地に接続されるので、バッファ１３ｂの非反転入力端子（＋）がフロートとなることを回避できる。
【００３６】
【表１】

【００３７】
信号ｓ１〜ｓ４がスイッチング部１２に与えられたときの増幅部１５の出力電圧をＶ_１〜Ｖ_４とすると、Ｖ_１〜Ｖ_４は次のように表すことができる。
Ｖ_１＝−［Ｃ_ｓ（Ｖ_ｉ１＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ２＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（８）
Ｖ_２＝−［Ｃ_ｓ（Ｖ_ｉ２＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ１＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（９）
Ｖ_３＝−Ｃ_ｓ（Ｖ_ｉ１＋ｅ_１）／Ｃ_ｆ＋ｅ_３ ・・・（１０）
Ｖ_４＝−Ｃ_ｓ（Ｖ_ｉ２＋ｅ_１）／Ｃ_ｆ＋ｅ_３ ・・・（１１）
次に、（８）式〜（１１）式から（Ｖ_１−Ｖ_２）／（Ｖ_３−Ｖ_４）を計算すると、 （Ｖ_１−Ｖ_２）／（Ｖ_３−Ｖ_４）
＝（Ｃ_ｓＶ_ｉ１＋Ｃ_ｒＶ_ｉ２−Ｃ_ｓＶ_ｉ２−Ｃ_ｒＶ_ｉ１）／（Ｃ_ｓＶ_ｉ１−Ｃ_ｓＶ_ｉ２）・・・（１２）
となり、誤差ｅ_１〜ｅ_３を除去できる。
【００３８】
交流電源１１ａ，１１ｂの出力電圧Ｖ_ｉ１，Ｖ_ｉ２は、
Ｖ_ｉ１＝−Ｖ_ｉ２ ・・・（１３）
の関係を有していることが望ましいが、電圧変動も生じうるので、
Ｖ_ｉ１＝−αＶ_ｉ２ ・・・（１４）
とおく。ここで、αは誤差係数であり、α＞０である。
この（１４）式を（１２）式に代入すると、
（Ｖ_１−Ｖ_２）／（Ｖ_３−Ｖ_４）＝（Ｃ_ｓ−Ｃ_ｒ）／Ｃ_ｓ（＝Ｋ_１） ・・・（１５）
となり、（１）式を得ることができる。（１５）式において、誤差係数αは消去されるので、電圧変動が生じてもそれに基づく誤差は測定結果に含まれないことが解る。
【００３９】
ここではバッファ１３ａ，１３ｂおよびオペアンプ１５ａのオフセットに基づく誤差ｅ_１〜ｅ_３を例にして説明したが、同じ原理で配線容量など他の誤差要因も除去できる。また、図３に示されていない回路がセンサ信号処理回路に挿入されたとしても、その回路によって生じる誤差も除去することができる。
このように、２系統の電源１１ａ，１１ｂの出力を４通りの組合わせでセンサ部１４に印加し、各組合わせの切り換え毎にセンサ部１４から出力される４信号の差と比をとることにより、測定結果から回路誤差を除去する手法を４象元レシオメトリックと呼ぶ。
【００４０】
センサ容量１４ａおよびリファレンス容量１４ｂは共に温度特性および湿度特性を有しているが、（１）式を計算することにより測定結果からこれらの特性に基づく素子誤差を除去できる。
まず、容量１４ａ，１４ｂの温度特性について説明する。容量１４ａ，１４ｂの温度特性は主に、図１に示した台座基板１およびダイアフラム基板２の熱膨張によって生ずる。図２に示した基板１，２の平面形状は正方形であるが、円形であってもよいので、センサ容量１４ａを全周完全拘束円板の微小たわみ式で近似すると、キャパシタンスＣ_ｓ の温度特性は（１６）式のように表せる。
【００４１】
【数１】

【００４２】
さらに、リファレンス容量１４ｂの圧力感度をゼロと仮定すると、キャパシタンスＣ_ｒ の温度特性は（１７）式のように表せる。
Ｃ_ｒ＝επｒ^２／ｄ ・・・（１７）
（１６）式および（１７）式において、印加圧力Ｐ、ポアソン比νは温度特性をもたないパラメータとする。また、誘電率ε、ヤング率Ｅ、感圧ダイアフラム２ａの厚みｔ、感圧ダイアフラム２ａの半径ｒ、電極５ａ，５ｂ間のギャップｄは、熱膨張等による温度特性をもつパラメータとする。
【００４３】
次に、基準温度からの温度変化をΔＴとすると、基板１，２の熱膨張率をｆ（ΔＴ）と表せる。この熱膨張率を温度特性をもつパラメータに導入すると、（１８）式〜（２０）式が得られる。ここでは基板材料に結晶異方性はないものと仮定する。
ｔ＝ｔ_０［１＋ｆ（ΔＴ）］ ・・・（１８）
ｒ＝ｒ_０［１＋ｆ（ΔＴ）］ ・・・（１９）
ｄ＝ｄ_０［１＋ｆ（ΔＴ）］ ・・・（２０）
（１８）式〜（２０）式において、ｔ_０ 、ｒ_０ 、ｄ_０ はそれぞれ、基準温度での感圧ダイアフラム２ａの厚み、感圧ダイアフラム２ａの半径、電極５ａ，５ｂ間のギャップである。
【００４４】
（１８）式〜（２０）式を（１６）式および（１７）式に代入し、さらに（１）式に代入して温度特性を求めると、（２１）式が得られる。
Ｋ_１＝１−β／ａｒｃｔａｎｈ（β） ・・・（２１）
ここで、
β＝［３Ｐｒ_０ ^４（ν^２−１）／（１６Ｅｄ_０ｔ_０ ^３）］^１／２ ・・・（２２）
である。
（２１）式および（２２）式から解るように、ヤング率Ｅを除き、温度特性をもつパラメータはすべて消去される。しかも、ヤング率Ｅの与える影響は小さいので、（１）式を計算することにより測定結果から温度変化に基づく素子誤差を概ね除去できる。
【００４５】
次に、容量１４ａ，１４ｂの湿度特性について説明する。容量１４ａ，１４ｂの湿度特性は主に、図１に示した容量室３ａ，３ｂ内の誘電率εが湿度によって変化することにより生ずる。しかし、（２１）式および（２２）式から解るように、誘電率εは（１）式の演算によって消去されるので、測定結果から湿度変化に基づく素子誤差は除去される。
【００４６】
以上述べたように、図３に示したセンサ信号処理回路によれば、Ａ／Ｄ変換後のＶ_１〜Ｖ_４について（Ｖ_１−Ｖ_２）／（Ｖ_３−Ｖ_４）の計算をＣＰＵ１７で行うことにより、測定結果からあらゆる回路誤差を取り除くことができる。
また、（Ｖ_１−Ｖ_２）／（Ｖ_３−Ｖ_４）の計算を行うことにより（１）式を得ることができるので、温度変化および湿度変化等に基づく素子誤差を取り除くこともできる。
したがって、回路誤差および素子誤差の両方が含まれない、正確かつ精密な測定結果を得ることができる。
【００４７】
なお、ここでは（Ｖ_１−Ｖ_２）／（Ｖ_３−Ｖ_４）の計算をＣＰＵ１７で行う場合を説明したが、アナログでの演算やＣＰＵ１７を使用しない他のディジタル的な演算で上記の計算を行うことも可能である。
【００４８】
（第２の実施の形態）
本発明によるセンサ信号処理回路は、２方向から印加される圧力の差を検出する静電容量式圧力センサにも適用できる。図４は、この種の圧力センサのセンサ部の構造を示す断面図である。また図５は、図４に示すセンサ部の回路図である。
センサ部３４は、上下両側に感圧ダイアフラム２２ａ，２２ａ′を有している。このセンサ部３４の場合、ダイアフラム基板２２，２２′の中央部一帯に凹部が形成されており、この凹部によって薄膜化された部分が感圧ダイアフラム２２ａ，２２ａ′として機能する。
【００４９】
感圧ダイアフラム２２ａ，２２ａ′を含むダイアフラム基板２２，２２′は、筒状に形成された枠体２１の開口両端に接合されている。これらのダイアフラム基板２２，２２′と枠体２１とによって囲まれた空間が容量室２３となる。
感圧ダイアフラム２２ａと２２ａ′とは、容量室２３内に配置された支柱２７によって結合されている。また、この支柱２７にはダイアフラム基板２２，２２′と平行に、しかもダイアフラム基板２２，２２′および枠体２１のいずれとも接触しないように、中央支持板２８が取り付けられている。
以上のダイアフラム基板２２，２２′、枠体２１、支柱２７、中央支持板２８は、例えばサファイアガラス等の絶縁部材で形成される。
【００５０】
さらに、ダイアフラム基板２２，２２′の周縁部内面には、導電性薄膜からなる電極２５ａ，２６ａがそれぞれ配置されている。また、中央支持板２８の周縁部の上下両側には、同じく導電性薄膜からなる電極２５ｂ，２６ｂがそれぞれ配置されている。
対向する電極２５ａ，２５ｂと、容量室２３内の空気とにより、第１のセンサ容量３４ａが構成される。同じく、対向する電極２６ａ，２６ｂと、容量室２３内の空気とにより、第２のセンサ容量３４ｂが構成される。
【００５１】
このように構成されたセンサ部３４に対して、感圧ダイアフラム２２ａの上側から圧力ＨＰを印加し、感圧ダイアフラム２２ａ′の下側から圧力ＬＰを印加する。ここでは、ＨＰ＜ＬＰとする。
このとき、圧力ＨＰとＬＰとの差に応じて、感圧ダイアフラム２２ａ，２２ａ′と支柱２７と中央支持板２８とが一体となって上方向に変位する。中央支持板２８上に配置された電極２５ｂは中央支持板２８と共に上方向に変位するので、電極２５ａ，２５ｂ間のギャップが小さくなり、第１のセンサ容量３４ａのキャパシタンスＣ_１ が増加する。
同様に電極２６ｂも中央支持板２８と共に上方向に変位するので、電極２６ａ，２６ｂ間のギャップが大きくなり、第２のセンサ容量３４ｂのキャパシタンスＣ_２ は減少する。
【００５２】
第１のセンサ容量３４ａおよび第２のセンサ容量３４ｂは共に温度特性を有しているが、（２３）式を計算することにより第１の実施の形態で説明したのと同様の原理で、理論上、測定結果から温度特性に基づく素子誤差を除去できる。
Ｋ_２＝（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２） ・・・（２３）
【００５３】
なお、容量室２３内の空気の誘電率をε、第１のセンサ容量３４ａにおける電極２５ａ，２５ｂ間の通常のギャップおよび第２のセンサ容量３４ｂにおける電極２６ａ，２６ｂ間の通常のギャップをｄ、感圧ダイアフラム２２ａ，２２ａ′の圧力感度変位をΔｄとし、また簡単のため電極２５ａ，２５ｂの対向面積および電極２６ａ，２６ｂの対向面積を共にＳとすると、キャパシタンスＣ_１ ，Ｃ_２ を
Ｃ_１＝εＳ／（ｄ＋Δｄ） ・・・（２４）
Ｃ_２＝εＳ／（ｄ−Δｄ） ・・・（２５）
と表せる。これら（２４）式および（２５）式を（２３）式に代入すれば
Ｋ_２＝−Δｄ／ｄ ・・・（２６）
となるので、（２３）式から印加圧力ＨＰと印加圧力ＬＰとの圧力差を得られることが解る。
【００５４】
図６は、図４に示したセンサ部３４からの信号を圧力差の関数として取り出すセンサ信号処理回路の回路図である。
図６に示したセンサ信号処理回路は、図３に示したセンサ信号処理回路のセンサ部１４を、図４に示したセンサ部３４に置き換えたものである。
ただし、ＣＰＵ１７から制御信号として出力される信号ｓ５〜ｓ８は、表２に示すようにスイッチング部１２のスイッチ１２ａ〜１２ｄをオン・オフ制御する。
また、信号ｓ５〜ｓ８が出力されている間、バッファ１３ｂの非反転入力端子（＋）がフロートとなることはないので、スイッチング部１２′はスイッチ１２ｅを有していない。
【００５５】
【表２】

【００５６】
ここでもバッファ１３ａ，１３ｂおよびオペアンプ１５ａのオフセットに基づく誤差ｅ_１〜ｅ_３を考慮して、信号ｓ５〜ｓ８がスイッチング部１２′に与えられたときの増幅部１５の出力電圧Ｖ_５〜Ｖ_８を示す。
Ｖ_５＝−［Ｃ_１（Ｖ_ｉ１＋ｅ_１）＋Ｃ_２（Ｖ_ｉ２＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（２７）
Ｖ_６＝−［Ｃ_１（Ｖ_ｉ２＋ｅ_１）＋Ｃ_２（Ｖ_ｉ１＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（２８）
Ｖ_７＝−［Ｃ_１（Ｖ_ｉ１＋ｅ_１）＋Ｃ_２（Ｖ_ｉ１＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（２９）
Ｖ_８＝−［Ｃ_１（Ｖ_ｉ２＋ｅ_１）＋Ｃ_２（Ｖ_ｉ２＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（３０）
【００５７】
そして、（２７）式〜（３０）式から（Ｖ_５−Ｖ_６）／（Ｖ_７−Ｖ_８）を計算し、電圧変動を考慮して（１４）式を代入すると、
（Ｖ_５−Ｖ_６）／（Ｖ_７−Ｖ_８）＝（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）（＝Ｋ_２）・・・（３１）
となり、オフセットおよび電圧変動に基づく回路誤差が除去され、（２３）式を得ることができる。これにより、温度変化に基づく素子誤差が除去された測定結果を得ることができる。
したがって、２方向から印加される圧力の差を検出する静電容量式圧力センサについても、４象元レシオメトリックを用いることにより第１の実施の形態と同様に、回路誤差および素子誤差の両方が含まれない正確かつ精密な測定結果を得ることができる。
【００５８】
なお、ＣＰＵ１７はスイッチング部１２，１２′の切り換え毎に入力される４信号の演算処理を行うとしたが、本発明は複数個の信号の差と比をとることによって回路誤差および素子誤差の両方を除去するものであるから、演算処理の対象となる信号数は４信号に限定されない。
また、センサ部が他のリアクタンス性のセンサ素子により構成される場合、例えば可変インダクタンス圧力計等のインダクタンス式センサにも利用できる。
【００５９】
（第３の実施の形態）
次に、本発明によるセンサ信号処理回路が抵抗式圧力センサに適用された形態を説明する。抵抗式圧力センサとは、印加圧力に応じてたわみを生じる感圧ダイアフラム上にピエゾ抵抗素子等の歪みゲージを設けて、この歪みゲージで感圧ダイアフラムの歪みを検出することによって印加圧力を測定するものである。
図７は、抵抗式圧力センサのセンサ部の平面図である。また図８は、図７に示すセンサ部のＶＩＩＩ−ＶＩＩＩ′線方向の断面図である。
【００６０】
ダイアフラム基板４２はｎ形シリコンで形成されている。ダイアフラム基板４２の中央部一帯には凹部が形成されており、この凹部によって薄膜化された部分が感圧ダイアフラム４２ａとして機能する。
図７に示すように、感圧ダイアフラム４２ａ上の２カ所に、ｐ形の拡散抵抗層からなるピエゾ抵抗素子（センサ素子）４４ａ，４４ｂが形成されている。ピエゾ抵抗素子４４ａ，４４ｂは共に感圧ダイアフラム４２ａの周縁部に形成されているが、ピエゾ抵抗素子４４ａが感圧ダイアフラム４２ａの周縁に沿う方向に形成されているのに対して、ピエゾ抵抗素子４４ｂは感圧ダイアフラム４２ａの周縁から中心に向かう方向に形成されている。
【００６１】
また、感圧ダイアフラム４２ａ上にはＳｉＯ_２ からなる層間絶縁膜４５が形成されており、この層間絶縁膜４５上には金属で形成された端子４６ａ〜４６ｃおよび配線４７ａ〜４７ｃが形成されている。
このうち端子４６ａは電源端子であり、配線４７ａと、層間絶縁膜４５中のプラグ４８ａとを介してピエゾ抵抗素子４４ａの一端に接続されている。端子４６ｃも同じく電源端子であり、配線４７ｃと、層間絶縁膜４５中のプラグ（図示せず）とを介してピエゾ抵抗素子４４ｂの一端に接続されている。また端子４６ｂは出力端子であり、配線４７ｂと、層間絶縁膜４５中のプラグ４８ａ等とを介してピエゾ抵抗素子４４ａ，４４ｂそれぞれの他端に接続されている。
【００６２】
ダイアフラム基板４２の上側に正の圧力Ｐが印加されると、感圧ダイアフラム４２ａは下側にたわむ。このときピエゾ抵抗素子４４ａは縮むため、その抵抗値Ｒ_ｖ はＲからＲ＋ΔＲ（ΔＲ＜０）に変化する。これに対してピエゾ抵抗素子４４ｂは伸びるため、その抵抗値Ｒ_ｄ はＲからＲ−ΔＲ（ΔＲ＜０）に変化する。反対に、ダイアフラム基板４２の上側に負の圧力Ｐが印加されると、感圧ダイアフラム４２ａは上側にたわむ。このときピエゾ抵抗素子４４ａは伸びるため、その抵抗値Ｒ_ｖ はＲからＲ＋ΔＲ（ΔＲ＞０）に変化する。これに対してピエゾ抵抗素子４４ｂは縮むため、その抵抗値Ｒ_ｄ はＲからＲ−ΔＲ（ΔＲ＞０）に変化する。
【００６３】
このようにダイアフラム基板４２に印加される圧力Ｐに応じてピエゾ抵抗素子４４ａ，４４ｂの抵抗値Ｒ_ｖ ，Ｒ_ｄ がそれぞれ変化するので、これにしたがってピエゾ抵抗素子４４ａ，４４ｂの接続点である端子４６ｂの電位も変化する。したがって、端子４６ｂの電位を演算処理することより、印加圧力Ｐを求めることができる。
【００６４】
図９は、図７に示したセンサ部５４からの信号、すなわち端子４６の電位を圧力Ｐの関数として取り出すセンサ信号処理回路の回路図である。
図９に示したセンサ信号処理回路は、図３に示したセンサ信号処理回路のセンサ部１４を、図７，図８に示したセンサ部５４に置き換えたものである。ただし電源部５１は、極性の異なる２系統の直流電源５１ａ，５１ｂにより構成されている。電源５１ａ，５１ｂの出力電圧Ｖ_ｉ３，Ｖ_ｉ４は、
Ｖ_ｉ３＝−Ｖ_ｉ４ ・・・（３２）
の関係を有していることが望ましいが、電圧変動が生じた場合に
Ｖ_ｉ３＝−αＶ_ｉ４ ・・・（３３）
となってもよい。
【００６５】
また、増幅部５５はオペアンプ５５ａと抵抗５５ｂとにより構成されている。抵抗５５ｂの抵抗値をＲ_ｆ とする。
また、ＣＰＵ１７から制御信号として出力される信号ｓ９〜ｓＣはそれぞれ、ｓ５〜ｓ８とまったく同様にスイッチング部１２′のスイッチ１２ａ〜１２ｄをオン・オフ制御する（表２参照）。
また、信号ｓ９〜ｓＣが出力されている間、バッファ１３ｂの非反転入力端子（＋）がフロートとなることはないので、スイッチング部１２′はスイッチ１２ｅを有していない。
【００６６】
ここでもバッファ１３ａ，１３ｂおよびオペアンプ５５ａのオフセットに基づく誤差ｅ_１ 〜ｅ_３ を考慮して、信号ｓ９〜ｓＣがスイッチング部１２′に与えられたときの増幅部１５の出力電圧Ｖ_９〜Ｖ_Ｃを示す。
Ｖ_９＝−Ｒ_ｆ［Ｒ_ｖ（Ｖ_ｉ２＋ｅ_２）＋Ｒ_ｄ（Ｖ_ｉ１＋ｅ_１）］／Ｒ_ｖＲ_ｄ＋ｅ_３ ・・・（３４）
Ｖ_Ａ＝−Ｒ_ｆ［Ｒ_ｖ（Ｖ_ｉ１＋ｅ_２）＋Ｒ_ｄ（Ｖ_ｉ２＋ｅ_１）］／Ｒ_ｖＲ_ｄ＋ｅ_３ ・・・（３５）
Ｖ_Ｂ＝−Ｒ_ｆ［Ｒ_ｖ（Ｖ_ｉ１＋ｅ_２）＋Ｒ_ｄ（Ｖ_ｉ１＋ｅ_１）］／Ｒ_ｖＲ_ｄ＋ｅ_３ ・・・（３６）
Ｖ_Ｃ＝−Ｒ_ｆ［Ｒ_ｖ（Ｖ_ｉ２＋ｅ_２）＋Ｒ_ｄ（Ｖ_ｉ２＋ｅ_１）］／Ｒ_ｖＲ_ｄ＋ｅ_３ ・・・（３７）
【００６７】
（３４）式〜（３７）式から（Ｖ_９−Ｖ_Ａ）／（Ｖ_Ｂ−Ｖ_Ｃ）を計算し、電圧変動を考慮して（３３）式を代入すると、
（Ｖ_９−Ｖ_Ａ）／（Ｖ_Ｂ−Ｖ_Ｃ）＝（Ｒ_ｄ−Ｒ_ｖ）／（Ｒ_ｄ＋Ｒ_ｖ） ・・・（３８）
となり、オフセットおよび電圧変動に基づく回路誤差が除去される。
さらに、（３８）式に
Ｒ_ｖ＝Ｒ＋ΔＲ，Ｒ_ｄ＝Ｒ−ΔＲ ・・・（３９）
を代入すると、
（Ｖ_９−Ｖ_Ａ）／（Ｖ_Ｂ−Ｖ_Ｃ）＝−ΔＲ／Ｒ ・・・（４０）
となる。
【００６８】
このように、（Ｖ_９−Ｖ_Ａ）／（Ｖ_Ｂ−Ｖ_Ｃ）を計算することでピエゾ抵抗素子４４ａ，４４ｂの抵抗値の変化量率を得られるので、これより印加圧力Ｐを求められる。
なお、ピエゾ抵抗素子４４ａ，４４ｂは温度特性を有しているが、（Ｒ_ｄ−Ｒ_ｖ）／（Ｒ_ｄ＋Ｒ_ｖ）を計算することにより、第１の実施の形態で説明したのと同様の原理で、理論上、温度特性に基づく素子誤差を除去できる。
したがって、Ａ／Ｄ変換後のＶ_９〜Ｖ_Ｃについて（Ｖ_９−Ｖ_Ａ）／（Ｖ_Ｂ−Ｖ_Ｃ）の計算をＣＰＵ１７で行うことにより、回路誤差および素子誤差の両方が含まれない、正確かつ精密な測定結果を得ることができる。
【００６９】
（第４の実施の形態）
図９に示したセンサ信号処理回路において、ピエゾ抵抗素子４４ａ，４４ｂにそれぞれ異なる極性の電源５１ａ，５１ｂが接続される場合は、ピエゾ抵抗素子４４ａ，４４ｂの両方に同一の電源５１ａ（または５１ｂ）が接続される場合と比較して、センサ部５４の出力レベルがかなり小さくなる。より具体的に言えば、電圧Ｖ_９ ，Ｖ_Ａ は電圧Ｖ_Ｂ ，Ｖ_Ｃ に比べて、レベルが２桁程度小さくなる。このような電圧Ｖ_９〜Ｖ_Ｃを実際の回路でＡ／Ｄ変換すると、分解能の関係で、小さい値を正確にＡ／Ｄ変換できないおそれがある。
そこで、このような問題を解決できる方式について説明する。
【００７０】
図１０は、この方式を実現するセンサ信号処理回路の回路図である。また図１１は、図１０に示すセンサ信号処理回路のＣＰＵからスイッチング部に出力される制御信号を示す図である。図１１において、横軸は時間であり、縦軸はレベルである。
演算部として機能するＣＰＵ１７′から制御信号として順次出力される信号ｓ９′〜ｓＣ′は、図９における信号ｓ９〜ｓＣと同様にスイッチング部１２′を切り換え制御する。ただし、信号ｓＢ′，ｓＣ′の出力時間は、信号ｓ９′，ｓＡ′の出力時間の１／１００に設定される。例えば図１１に示すように信号ｓ９′，ｓＡ′の出力時間が１０ｍｓｅｃである場合、信号ｓＢ′，ｓＣ′の出力時間は０．１ｍｓｅｃに設定される。
【００７１】
したがって、信号ｓ９′，ｓＡ′が与えられるときのスイッチング部１２′のデューティー比を１００％とすると、信号ｓＢ′，ｓＣ′が与えられるときのスイッチング部１２′のデューティー比は１％となる。これにより、センサ部５４のピエゾ抵抗素子４４ａ，４４ｂの両方に同一の電源５１ａ（または５１ｂ）が接続される時間は短くなり、それぞれ異なる極性の電源５１ａ，５１ｂが接続される時間の１／１００となる。
【００７２】
増幅部５５′は、オペアンプ５５ａおよび抵抗５５ｂに加えて、容量５５ｃを有している。容量５５ｃは、スイッチング部１２′をデューティー比１％で動作させたときのセンサ部５４の出力から交流成分を除去するための積分用容量（積分手段）である。容量５５ｃのキャパシタンスは、十分大きな時定数が得られるように設定されている。
【００７３】
スイッチング部１２′に信号ｓＢ′，ｓＣ′が与えられたとき、センサ部５４からはレベルの大きいパルス状の信号が出力される。しかし、容量５５ｃを含む増幅部５５′にこの信号を通すことより、増幅部５５′の出力電圧Ｖ_Ｂ′，Ｖ_Ｃ′のレベルをＶ_９′，Ｖ_Ａ′と同程度のレベルに低減することができる。ここで、電圧Ｖ_９′〜Ｖ_Ｃ′はそれぞれ信号ｓ９′〜ｓＣ′がスイッチング部１２′に与えられたときの増幅部１５の出力電圧である。
これにより、直流電源５１ａ，５１ｂとピエゾ抵抗素子４４ａ，４４ｂとの接続状態に関係なく、Ａ／Ｄ変換器１６は常に同程度のレベルの信号（Ｖ_９′〜Ｖ_Ｃ′）をＡ／Ｄ変換できるようになるので、Ａ／Ｄ変換の分解能を高められる。
【００７４】
ＣＰＵ１７′は、信号ｓＢ′，ｓＣ′を出力したときは、Ａ／Ｄ変換された信号の示すレベルを本来のレベルに戻してから演算処理を行う機能を有している。例えば、Ａ／Ｄ変換器１６がサンプリングしてＡ／Ｄ変換を行う信号がその信号本来のレベルの１／１００であるとき、ＣＰＵ１７′はＡ／Ｄ変換された信号の示すレベルを１００倍して演算処理を行う。
このように、Ａ／Ｄ変換後、レベル調整を行ってから演算処理を行うので、正しい演算結果が得られる。
【００７５】
なお、図１０に示したセンサ信号処理回路では、積分用の容量５５ｃを用いないで、増幅部５５′とＡ／Ｄ変換器１６との間に積分要素をもつ回路を付加してもよい。
また、スイッチング部１２′のデューティー比は１％に限定されず、１／ｎ（ｎ＞１）であってもよい。
【００７６】
（第５の実施の形態）
図６に示したセンサ信号処理回路において、増幅部１５を構成するオペアンプ１５ａの入力インピーダンスは実際には無限大ではないので、オペアンプ１５ａの直流バイアスが反転入力端子（−）から容量３４ａ，３４ｂの接続点３４ｃに漏れてしまう。
しかし、接続点３４ｃはセンサ部３４の容量３４ａ，３４ｂと増幅部１５の容量１５ｂとにより外部と直流的に絶縁されているので、漏れバイアスにより接続点３４ｃの電圧は徐々に上昇する。このため、センサ部３４の出力信号はオペアンプ１５ａの反転入力端子（−）に正しく入力されないので、正確な測定結果を得られなくなる。
そこで、増幅部１５に容量１５ｂと並列に直流バイアス補償抵抗を接続して、漏れバイアスを外部ににがす必要がある。
【００７７】
図１２は、図６に示したセンサ信号処理回路の増幅部にこのような直流バイアス補償抵抗を設けた場合の回路図である。増幅部１５′には、容量１５ｂと並列に直流バイアス補償抵抗（増幅部１５′の入力側と出力側とを接続する抵抗）１５ｃが接続されている。直流バイアス補償抵抗１５ｃの抵抗値をＲ_ｆ とする。
なお、図１２において、図６と同一部分を同一符号をもって示し、適宜その説明を省略する。
図１２に示したセンサ信号処理回路についても、４象元レシオメトリックにより図６に示したセンサ信号処理回路と同様に、測定結果から回路誤差を除去できる。
【００７８】
すなわち、表２に示すようにスイッチ１２ａ〜１２ｄの動作を制御する信号ｓ５〜ｓ８がスイッチング部１２′に与えられたときの増幅部１５′の出力電圧Ｖ_５１〜Ｖ_８１は、
Ｖ_５１＝γ（Ｃ_１Ｖ_ｉ１＋Ｃ_２Ｖ_ｉ２）＋δ_１ ・・・（４１）
Ｖ_６１＝γ（Ｃ_１Ｖ_ｉ２＋Ｃ_２Ｖ_ｉ１）＋δ_１ ・・・（４２）
Ｖ_７１＝γ（Ｃ_１Ｖ_ｉ１＋Ｃ_２Ｖ_ｉ１）＋δ_１ ・・・（４３）
Ｖ_８１＝γ（Ｃ_１Ｖ_ｉ２＋Ｃ_２Ｖ_ｉ２）＋δ_１ ・・・（４４）
となる。ここで、
γ＝−ｊωＲ_ｆ／（１＋ｊωＣ_ｆＲ_ｆ） ・・・（４５）
であり、ωは交流電源１１ａ，１１ｂの出力電圧Ｖ_ｉ１，Ｖ_ｉ２の角周波数、δ_１ は回路のオフセット誤差である。
【００７９】
そして、（４１）式〜（４４）式から（Ｖ_５１−Ｖ_６１）／（Ｖ_７１−Ｖ_８１）を計算し、電圧変動を考慮して（１４）式を代入すると、
（Ｖ_５１−Ｖ_６１）／（Ｖ_７１−Ｖ_８１）＝（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）（＝Ｋ_２）・・・（４６）
となる。このように、抵抗値Ｒ_ｆ の直流バイアス補償抵抗１５ｃが挿入されても、その影響を受けることなくオフセットおよび電圧変動などに基づく回路誤差が除去され、（２３）式を得ることができる。これにより、温度変化に基づく素子誤差が除去された測定結果を得ることができる。
【００８０】
（第６の実施の形態）
図４に示した静電容量式圧力センサがゲージ圧計の場合、センサ部３４の容量室２３が通気孔（図示せず）により筐体外部に連通している。このため、筐体外部から容量室２３内にゴミや水分が入り、これらがセンサ素子としての容量３４ａ，３４ｂの並列抵抗として作用して誤差原因となることがある。
【００８１】
図１３は、この並列抵抗の影響を同期検波によって除去するセンサ信号処理回路の回路図である。図１３に示したセンサ信号処理回路は、図６に示したセンサ信号処理回路に同期検波部６０を付加したものである。
なお、センサ部３４′には容量３４ａ，３４ｂにそれぞれ抵抗値Ｒ_１，Ｒ_２の並列抵抗３４ｄ，３４ｅが発生しているものとする。また、電源部１１の交流電源１１ａ，１１ｂの出力電圧Ｖ_ｉ１，Ｖ_ｉ２を
Ｖ_ｉ１＝Ａｓｉｎ（ωｔ），Ｖ_ｉ１＝Ｂｓｉｎ（ωｔ） ・・・（４７）
とする。
【００８２】
同期検波部６０は同期検波を行うためのものであり、図１３に示すように、同期信号発生回路６１と、スイッチ６２と、積分回路６３ａ，６３ｂと、差動増幅器６４とにより構成されている。
同期信号発生回路６１は、電源部１１の一方の交流電源１１ａの出力側に接続されている。この同期信号発生回路６１は、交流電源１１ａの出力電圧Ｖ_ｉ１を監視して、この電圧Ｖ_ｉ１が所定の電圧になるたびに同期信号を出力する。具体的には、電圧Ｖ_ｉ１が０（ゼロ）になるたび、または最大値および最小値になるたびに同期信号を出力する。
【００８３】
スイッチ６２は１個の可動接点と、２個の固定接点とを有するスイッチである。このうち、可動接点は増幅部１５の出力側に接続され、２個の固定接点は積分回路６３ａ，６３ｂの入力側にそれぞれ接続されている。また、スイッチ６２は同期信号発生回路６１の出力側に接続されており、同期信号発生回路６１から出力される同期信号にしたがって接続を切り換える。
積分回路６３ａ，６３ｂはともに、入力信号の積分をとって出力する回路である。
差動増幅器６４は、非反転入力端子（＋）が積分回路６３ａの出力側に接続され、反転入力端子（−）が積分回路６３ｂの出力側に接続され、出力端子がＡ／Ｄ変換器１６の入力側に接続されている。
【００８４】
次に、図１４を用いて同期検波により並列抵抗３４ｄ，３４ｅを除去できることを説明する。図１４は、図１３に示したセンサ信号処理回路の基本構成を示す回路図である。この図において、交流電源１１ｘの出力電圧Ｖ_ｉｘは交流電源１１ａ，１１ｂの出力電圧Ｖ_ｉ１，Ｖ_ｉ２に、容量３４ｘのキャパシタンスＣ_ｘ は容量３４ａ，３４ｂのキャパシタンスＣ_１，Ｃ_２に、並列抵抗３４ｙの抵抗値Ｒ_ｙ は並列抵抗３４ｄ，３４ｅの抵抗値Ｒ_１，Ｒ_２に、積分回路６３ｘは積分回路６３ａ，６３ｂにそれぞれ対応する。また、増幅部１５の出力電圧をＶ_ｏ 、積分回路６３ｘの出力電圧をＶ_ｘ とする。
【００８５】
まず、交流電源１１ｘの出力電圧Ｖ_ｉｘが
Ｖ_ｉｘ＝Ａｓｉｎ（ωｔ） ・・・（４８）
であるとき、増幅部１５の出力電圧Ｖ_ｏ は（４９）式に示すようになる。
【００８６】
【数２】

【００８７】
（４９）式に示す電圧Ｖ_ｏ を、電圧Ｖ_ｉｘに対してΔｔの時間差で同期検波することを考える。ここで、同期検波とは、交流電源１１ｘの出力電圧Ｖ_ｉｘに同期して、電圧Ｖ_ｉｘの１／２周期の期間で、増幅部１５の出力電圧Ｖ_ｏ の積分をとることをいう。ここでは、電圧Ｖ_ｉｘに対してΔｔの時間差で電圧Ｖ_ｏ を同期検波するので、スイッチ６２′はΔｔ〜１／２ｆ＋Δｔの期間、増幅部１５を積分回路６３ｘに接続する。ｆは電圧Ｖ_ｉｘの周波数であり、
ω＝２πｆ ・・・（５０）
の関係にある。
この場合の積分回路６３ｘの出力電圧Ｖ_ｘ は、（５１）式により求まる。
【００８８】
【数３】

【００８９】
（５１）式を解くと、（５２ａ）式または（５２ｂ）式となる。
【００９０】
【数４】

【００９１】
【数５】

【００９２】
ここで、交流電源１１ｘの出力電圧Ｖ_ｉｘと同位相で同期検波する場合、（５２ａ）式にΔｔ＝０を代入すると、
Ｖ_ｘ ＝２ＡＣ_ｘ／（πＣ_ｆ） ・・・（５３）
が得られる。この（５３）式では並列抵抗３４ｙの抵抗値Ｒ_ｙ が消えているので、並列抵抗３４ｙに影響されずに容量３４ｘのキャパシタンスＣ_ｘ を測定できることが解る。
電圧Ｖ_ｉｘと同位相で同期検波するには、電圧Ｖ_ｉ１が０（ゼロ）になるたびに同同期信号が出力されるように同期信号発生回路６１を設定して、電圧Ｖ_ｉ１が０（ゼロ）になった時点から次に０（ゼロ）になる時点までの期間で電圧Ｖ_ｏ を積分するようにする。
【００９３】
一方、電圧Ｖ_ｉｘから９０゜遅れた位相で同期検波する場合、（５２ｂ）式にΔｔ＝１／（４ｆ）を代入すると、
Ｖ_ｘ ＝Ａ／（πｆ^２Ｃ_ｆＲ_ｙ） ・・・（５４）
が得られる。この（５４）式では容量３４ｘのキャパシタンスＣ_ｘ が消えているので、容量３４ｘに影響されずに並列抵抗３４ｙの抵抗値Ｒ_ｙ を測定できることが解る。
電圧Ｖ_ｉｘから９０゜遅れて同期検波するには、電圧Ｖ_ｉ１が最大値および最小値になるたびに同期信号が出力されるように同期信号発生回路６１を設定して、電圧Ｖ_ｉ１が最大値（または最小値）になった時点から最小値（最大値）になる時点までの期間で電圧Ｖ_ｏ を積分するようにする。
【００９４】
再び、図１３の説明に戻る。
図１３に示したセンサ信号処理回路では、増幅部１５の出力電圧Ｖ_ｏ は、交流電源１１ａの出力電圧Ｖ_ｉ１の１／２周期経過ごとに、２個の積分回路６３ａ，６３ｂに交互に出力される。したがって、積分回路６３ａ，６３ｂのそれぞれで積分された電圧Ｖ_ｘ は、互いに極性が逆となる。しかし、差動増幅器６４で積分回路６３ｂの出力電圧Ｖ_ｘ の極性が反転されるので、差動増幅器６４からは一方の極性を有する電圧が出力される。つまり、スイッチ６２と差動増幅器６４とにより、増幅部１５の出力電圧Ｖ_ｏ はＡＣ／ＤＣ変換される。
【００９５】
図１３に示したセンサ信号処理回路では、２個の積分回路６３ａ，６３ｂが差動増幅器６４の前段に設けられているが、差動増幅器６４の後段に１個の積分回路を設けるようにしてもよい。また、同期検波部６０のすべての機能、または同期信号発生回路６１を除くすべての機能をＣＰＵ１７で実現するようにしてもよい。
【００９６】
図１４を用いて説明したように、同期検波により、センサ部３４′の容量３４ａ，３４ｂに発生する並列抵抗３４ｄ，３４ｅの影響を除去できる。したがって、図１３に示したセンサ信号処理回路は４象元レシオメトリックを用いて、オフセットなどの回路誤差を除去することができる。
【００９７】
まず、交流電源１１ａの出力電圧Ｖ_ｉ１と同位相で同期検波する場合を示す。
表２に示すようにスイッチ１２ａ〜１２ｄの動作を制御する信号ｓ５〜ｓ８がスイッチング部１２′に与えられたときの増幅部１５′の出力電圧Ｖ_５２〜Ｖ_８２は、（５３）式より、
Ｖ_５２＝（２／πＣ_ｆ）×（ＡＣ_１＋ＢＣ_２）＋δ_２ ・・・（５５）
Ｖ_６２＝（２／πＣ_ｆ）×（ＢＣ_１＋ＡＣ_２）＋δ_２ ・・・（５６）
Ｖ_７２＝（２／πＣ_ｆ）×（ＡＣ_１＋ＡＣ_２）＋δ_２ ・・・（５７）
Ｖ_８２＝（２／πＣ_ｆ）×（ＢＣ_１＋ＢＣ_２）＋δ_２ ・・・（５８）
となる。ここで、δ_２ は回路のオフセット誤差である。なお、（５５）式〜（５８）式では、交流電源１１ａ，１１ｂの出力電圧Ｖ_ｉ１，Ｖ_ｉ２の電圧変動が考慮されている。
【００９８】
（５５）式〜（５８）式から（Ｖ_５２−Ｖ_６２）／（Ｖ_７２−Ｖ_８２）を計算すると、
（Ｖ_５２−Ｖ_６２）／（Ｖ_７２−Ｖ_８２）＝（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）（＝Ｋ_２）・・・（５９）
となる。
このように、センサ部３４′に並列抵抗３４ｄ，３４ｅが発生しても、その影響を受けることなくオフセットおよび電圧変動などに基づく回路誤差が除去され、（２３）式を得ることができる。これにより、測定結果から温度変化に基づく素子誤差をも除去できるので、正確かつ精密な圧力値を得られる。
【００９９】
次に、交流電源１１ａの出力電圧Ｖ_ｉ１と９０゜遅れた位相で同期検波する場合を示す。
前述したのと同じ信号ｓ５〜ｓ８がスイッチング部１２′に与えられたときの増幅部１５′の出力電圧Ｖ_５３〜Ｖ_８３は、（５４）式より、
Ｖ_５３＝（１／πｆ^２Ｃ_ｆ）×（Ａ／Ｒ_１＋Ｂ／Ｒ_２）＋δ_２ ・・・（６０）
Ｖ_６３＝（１／πｆ^２Ｃ_ｆ）×（Ｂ／Ｒ_１＋Ａ／Ｒ_２）＋δ_２ ・・・（６１）
Ｖ_７３＝（１／πｆ^２Ｃ_ｆ）×（Ａ／Ｒ_１＋Ａ／Ｒ_２）＋δ_２ ・・・（６２）
Ｖ_８３＝（１／πｆ^２Ｃ_ｆ）×（Ｂ／Ｒ_１＋Ｂ／Ｒ_２）＋δ_２ ・・・（６３）
となる。これら（６０）式〜（６３）式でも、交流電源１１ａ，１１ｂの出力電圧Ｖ_ｉ１，Ｖ_ｉ２の電圧変動が考慮されている。
【０１００】
（６０）式〜（６３）式から（Ｖ_５３−Ｖ_６３）／（Ｖ_７３−Ｖ_８３）を計算すると、
（Ｖ_５３−Ｖ_６３）／（Ｖ_７３−Ｖ_８３）＝（−Ｒ_１＋Ｒ_２）／（Ｒ_１＋Ｒ_２）・・・（６４）
となる。
このように、センサ素子としての容量３４ａ，３４ｂのキャパシタンスＣ_１ ，Ｃ_２ および回路誤差に影響されずに、並列抵抗３４ｄ，３４ｅの抵抗値Ｒ_１，Ｒ_２のみからなる値（（−Ｒ_１＋Ｒ_２）／（Ｒ_１＋Ｒ_２））を得られる。この値より並列抵抗Ｒ_１，Ｒ_２の大きさを知ることができる。
【０１０１】
また、詳細には述べないが、図１３に示したセンサ信号処理回路で、増幅部１５を構成する容量１５ｂに代えて抵抗（図示せず）を用いる場合は、交流電源１１ａの出力電圧Ｖ_ｉ１と同位相で同期検波すれば、容量３４ａ，３４ｂのキャパシタンスＣ_１，Ｃ_２等の影響を受けない（−Ｒ_１＋Ｒ_２）／（Ｒ_１＋Ｒ_２）を得られ、９０゜遅れた位相で同期検波すれば、並列抵抗３４ｄ，３４ｅの抵抗値Ｒ_１，Ｒ_２等の影響を受けない（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）を得られる。
【０１０２】
（第７の実施の形態）
図１３に示したセンサ信号処理回路によれば、センサ素子としての容量３４ａ，３４ｂに並列抵抗３４ｄ，３４ｅが発生しても、同期検波によって並列抵抗３４ｄ，３４ｅの影響を取り除くことができる。しかし、実際の回路では、図１２に示したように、増幅部１５を構成する容量１５ｂと並列に直流バイアス補償抵抗１５ｃを接続する必要がある。
【０１０３】
ところが、この直流バイアス補償抵抗１５ｃは、増幅部１５の出力電圧Ｖ_ｏ の位相に対して変化をもたらすので、図１３に示したセンサ信号処理回路と同様に同期検波するだけでは並列抵抗３４ｄ，３４ｅの影響を除去できない。
そこで、ここでは、増幅部１５に直流バイアス補償抵抗１５ｃを設けた場合でも、並列抵抗３４ｄ，３４ｅの影響を除去できるセンサ信号処理回路について説明する。
【０１０４】
図１５は、このセンサ信号処理回路の回路図である。このセンサ信号処理回路は、図１３に示したセンサ信号処理回路に、移相部としての位相シフタ７０を付加したものである。この位相シフタ７０は、増幅部１５′の出力側とスイッチ６２の入力側との間に挿入されている。
位相シフタ７０は、直流バイアス補償抵抗１５ｃによる位相シフトを補償する移相量を有している。位相シフタ７０としては、例えば、バンドパスフィルタ（以下、ＢＰＦと略記する）およびオールパスフィルタ（以下、ＡＰＦと略記する）等を使用できる。
【０１０５】
次に、位相シフタ７０の設計方法を説明する。
図１６は、図１５に示したセンサ信号処理回路の基本構成を示す回路図である。この図において、図１４と同一部分を同一符号をもって示し、適宜その説明を省略する。
図１６において、センサ部３４′に並列抵抗３４ｙがないと仮定すると、交流電源１１ｘの出力電圧Ｖ_ｉｘが（４８）式で表されるときの増幅部１５′の出力電圧Ｖ_ｏ は（６５）式のようになる。
【０１０６】
【数６】

【０１０７】
（６５）式に示されるように、センサ部３４′に並列抵抗３４ｙがない場合には、直流バイアス補償抵抗１５ｃによって、ａｒｃｔａｎ（１／Ｃ_ｆＲ_ｆω）の位相シフトが生じる。したがって、後段の位相シフタ７０の移相量をａｒｃｔａｎ（−１／Ｃ_ｆ Ｒ_ｆ ω）に設定すれば、直流バイアス補償抵抗１５ｃに基づく位相シフトを補償できる。
【０１０８】
次に、位相シフタ７０としてＢＰＦを使用する例について説明する。ＢＰＦとは、ある周波数範囲の周波数の信号だけを通過させ、それ以外の周波数の信号を減衰させるフィルタである。
ＢＰＦの伝達関数Ａ_１（ｓ）は、（６６）式で表される。
Ａ_１（ｓ）＝Ｋ_ｐ（Ｗ_ｐ／Ｑ_ｐ）ｓ／［ｓ^２＋（Ｗ_ｐ／Ｑ_ｐ）ｓ＋Ｗ_ｐ ^２］ ・・・（６６）
ここで、Ｗ_ｐ は振幅特性のピーク値を示す周波数であり、Ｑ_ｐ は振幅特性の急峻さを示す量であり、Ｋ_ｐ は全体的な振幅特性の大小を示す量である。
（６６）式にｓ＝ｊωを代入したときの虚数部がＢＰＦによる位相シフトを示すから、ＢＰＦによってａｒｃｔａｎ｛Ｑ_ｐ（−ω／Ｗ_ｐ＋Ｗ_ｐ／ω）｝の位相シフトが生じることになる。
【０１０９】
よって、直流バイアス補償抵抗１５ｃに基づく位相シフトを補償できるようにＢＰＦの移相量を設定するには、（６７）式に示す関係を満足するようにＢＰＦを設計すればよい。
Ｑ_ｐ（−ω／Ｗ_ｐ＋Ｗ_ｐ／ω） ＝−１／Ｃ_ｆＲ_ｆω ・・・（６７）
（６７）式を解くと、（６８）式を得られる。
【０１１０】
【数７】

【０１１１】
したがって、（６８）式に示すＷ_ｐ を有するＢＰＦを設計することにより、直流バイアス補償抵抗１５ｃに基づく位相シフトを補償できるので、センサ部３４′に生じる並列抵抗３４ｙに影響されない測定が可能になる。
【０１１２】
次に、センサ部３４′に生じる並列抵抗３４ｙの影響を受けないで、センサ素子としての容量３４ｘのキャパシタンスＣ_ｘ を測定できることを確認する。
図１６において、位相シフタ７０は、（６８）式に示す特性を有しているものとする。交流電源１１ｘの出力電圧Ｖ_ｉｘが（４８）式で表されるとき、位相シフタ７０の出力電圧Ｖ_ｏ ′は（６９）式のようになる。
【０１１３】
【数８】

【０１１４】
続いて、（６９）式に示す電圧Ｖ_ｏ′を、電圧Ｖ_ｉｘと同位相で同期検波する。このときの積分回路６３ｘの出力電圧Ｖ_ｘ は（７０）式のようになる。
Ｖ_ｘ＝ζＡＣ_ｘ ・・・（７０）
ここで、
ζ＝８πｆ^２Ｋ_ｐＣ_ｆＲ_ｆ ^２／｛１＋（２πｆＣ_ｆＲ_ｆ）^２｝ ・・・（７１）
である。（７０）式および（７１）式では並列抵抗３４ｙの抵抗値Ｒ_ｙ が消えているので、並列抵抗３４ｙに影響されずに容量３４ｘのキャパシタンスＣ_ｘ を測定できることが解る。
【０１１５】
このように、増幅器１５′に直流バイアス補償抵抗１５ｃが設けられる場合でも、位相シフタ７０を挿入して同期検波することにより、センサ部３４′に発生する並列抵抗３４ｄ，３４ｅの影響を除去できる。したがって、図１５に示したセンサ信号処理回路は４象元レシオメトリックを用いて、オフセットなどの回路誤差を除去することができる。
【０１１６】
交流電源１１ａの出力電圧Ｖ_ｉ１と同位相で同期検波する場合において、表２に示すようにスイッチ１２ａ〜１２ｄの動作を制御する信号ｓ５〜ｓ８がスイッチング部１２′に与えられたときの同期検波部６０の出力電圧Ｖ_５４〜Ｖ_８４は、（７０）式より、
Ｖ_５４＝ζ（ＡＣ_１＋ＢＣ_２）＋δ_３ ・・・（７２）
Ｖ_６４＝ζ（ＢＣ_１＋ＡＣ_２）＋δ_３ ・・・（７３）
Ｖ_７４＝ζ（ＡＣ_１＋ＡＣ_２）＋δ_３ ・・・（７４）
Ｖ_８４＝ζ（ＢＣ_１＋ＢＣ_２）＋δ_３ ・・・（７５）
となる。ここで、δ_３ は回路のオフセット誤差である。なお、（７２）式〜（７５）式では、交流電源１１ａ，１１ｂの出力電圧Ｖ_ｉ１，Ｖ_ｉ２の電圧変動が考慮されている。
【０１１７】
（７２）式〜（７５）式から（Ｖ_５４−Ｖ_６４）／（Ｖ_７４−Ｖ_８４）を計算すると、
（Ｖ_５４−Ｖ_６４）／（Ｖ_７４−Ｖ_８４）＝（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）（＝Ｋ_２）・・・（７６）
となる。
このように、増幅器１５′に直流バイアス補償抵抗１５ｃが設けられる場合に、センサ部３４′に並列抵抗３４ｄ，３４ｅが発生しても、その影響を受けることなくオフセットおよび電圧変動などに基づく回路誤差が除去され、（２３）式を得ることができる。これにより、測定結果から温度変化に基づく素子誤差をも除去できるので、正確かつ精密な圧力値を得られる。
【０１１８】
次に、位相シフタ７０としてＡＰＦを使用する例について説明する。ＡＰＦとは、すべての周波数範囲の信号を通過させ、位相だけを変化させるフィルタである。
ＡＰＦの伝達関数Ａ_２（ｓ）は、（７７）式で表される。
Ａ_２（ｓ） ＝ （ｓ−Ｗ_ｐ）／（ｓ＋Ｗ_ｐ） ・・・（７７）
したがって、ＡＰＦによってａｒｃｔａｎ｛２ωＷ_ｐ／（ω^２−Ｗ_ｐ ^２）｝の位相シフトが生じることになる。
【０１１９】
よって、
２ωＷ_ｐ／（ω^２−Ｗ_ｐ ^２） ＝−１／Ｃ_ｆＲ_ｆω ・・・（７８）
すなわち、
Ｗ_ｐ＝Ｃ_ｆＲ_ｆω^２＋ω［１＋（Ｃ_ｆＲ_ｆω）^２］^１／２ ・・・（７９）
の関係を有するＡＰＦを設計することにより、直流バイアス補償抵抗１５ｃによる位相シフトを補償できるので、センサ部３４′に生じる並列抵抗３４ｙに影響されない測定が可能になる。
【０１２０】
次に、センサ部３４′に生じる並列抵抗３４ｙの影響を受けないで、センサ素子としての容量３４ｘのキャパシタンスＣ_ｘ を測定できることを確認する。
図１６において、位相シフタ７０は、（７９）式に示す特性を有しているものとする。交流電源１１ｘの出力電圧Ｖ_ｉｘが（４８）式で表されるとき、位相シフタ７０の出力電圧Ｖ_ｏ ′は（８０）式のようになる。
【０１２１】
【数９】

【０１２２】
続いて、（８０）式に示す電圧Ｖ_ｏ′を、電圧Ｖ_ｉｘと同位相で同期検波する。このときの積分回路６３ｘの出力電圧Ｖ_ｘ は（８１）式のようになる。
Ｖ_ｘ ＝ηＡＣ_ｘ ・・・（８１）
ここで、
η＝４ｆＲ_ｆ／｛１＋（２πｆＣ_ｆＲ_ｆ）^２｝^１／２ ・・・（８２）
である。（８１）式および（８２）式では並列抵抗３４ｙの抵抗値Ｒ_ｙ が消えているので、並列抵抗３４ｙに影響されずに容量３４ｘのキャパシタンスＣ_ｘ を測定できることが解る。
【０１２３】
次に、図１５に示したセンサ信号処理回路が行なう４象元レシオメトリックについて示す。
交流電源１１ａの出力電圧Ｖ_ｉ１と同位相で同期検波する場合において、上記信号ｓ５〜ｓ８がスイッチング部１２′に与えられたときの同期検波部６０の出力電圧Ｖ_５５〜Ｖ_８５は、（８１）式より、
Ｖ_５５＝η（ＡＣ_１＋ＢＣ_２）＋δ_４ ・・・（８３）
Ｖ_６５＝η（ＢＣ_１＋ＡＣ_２）＋δ_４ ・・・（８４）
Ｖ_７５＝η（ＡＣ_１＋ＡＣ_２）＋δ_４ ・・・（８５）
Ｖ_８５＝η（ＢＣ_１＋ＢＣ_２）＋δ_４ ・・・（８６）
となる。ここで、δ_４ は回路のオフセット誤差である。
【０１２４】
よって、（８３）式〜（８６）式から、
（Ｖ_５５−Ｖ_６５）／（Ｖ_７５−Ｖ_８５）＝（Ｃ_１−Ｃ_２）／（Ｃ_１＋Ｃ_２）（＝Ｋ_２）・・・（８７）
を得られる。
このように、ＡＰＦを用いて位相シフタ７０を構成しても、ＢＰＦと同様に、並列抵抗３４ｄ，３４ｅの影響を受けることなく回路誤差を除去でき、さらに素子誤差を除去できる。
【０１２５】
なお、第５〜第７の実施の形態については、２方向から印加される圧力の差を検出する静電容量式圧力センサを例に説明したが、１方向から印加される圧力を検出する静電容量式圧力センサにも適用できる。この場合は、図３に示したセンサ信号処理回路のように、スイッチング部１２のスイッチ１２ａ〜１２ｄは表１に示すようにオン・オフ制御される。
【０１２６】
（第８の実施の形態）
図１に示したセンサ部１４を有する静電容量式圧力センサについて、第１の実施の形態では、下記▲１▼に示す演算を用いて−Δｄ／ｄを求める方法を説明した。しかし、−Δｄ／ｄを求める演算方法はこれに限定されず、下記▲２▼〜▲４▼に示す演算を用いて−Δｄ／ｄを求めることもできる。
▲１▼ ［Ｃ_ｓ−Ｃ_ｒ］／［Ｃ_ｓ］＝−Δｄ／ｄ
▲２▼ １−［Ｃ_ｒ］／［Ｃ_ｓ］＝−Δｄ／ｄ
▲３▼ １−１／（［Ｃ_ｓ−Ｃ_ｒ］／［Ｃ_ｒ］＋１）＝−Δｄ／ｄ
▲４▼ ２−２／（［Ｃ_ｓ−Ｃ_ｒ］／［Ｃ_ｓ＋Ｃ_ｒ］＋１）＝−Δｄ／ｄ
ここで、［ ］内は測定されたデータである。
以下、▲２▼〜▲４▼の場合について説明する。
【０１２７】
まず、上記▲２▼の場合について説明する。
図１７は、この演算を行うためのセンサ信号処理回路の回路図である。この図において、図３と同一部分を同一符号をもって示し、適宜その説明を省略する。図１７に示すセンサ信号処理回路では、スイッチ１２ａ〜１２ｅの他にセンサ容量１４ａの入力側を接地に接続するスイッチ１２ｆを備えたスイッチング部１２″が使用されている。
【０１２８】
▲２▼に示す演算を行うために、ＣＰＵ１７は制御信号として、スイッチング部１２″のスイッチ１２ａ〜１２ｆを表３に示すようにオン・オフ制御する信号ｓ１１〜ｓ４１を順次出力する。
このとき、信号Ｓ１１，Ｓ２１でスイッチ１２ｆをオンにすることにより、バッファ１３ａの非反転入力端子（＋）が接地に接続されるので、バッファ１３ａの非反転入力端子（＋）がフロートとなることを回避できる。同じく、信号Ｓ３１，Ｓ４１でスイッチ１２ｅをオンにすることにより、バッファ１３ｂの非反転入力端子（＋）がフロートとなることを回避できる。
【０１２９】
【表３】

【０１３０】
ここでもバッファ１３ａ，１３ｂおよびオペアンプ１５ａのオフセットに基づく誤差ｅ_１〜ｅ_３を考慮して、信号ｓ１１〜ｓ４１がスイッチング部１２″に与えられたときの増幅部１５の出力電圧Ｖ_１１〜Ｖ_４１を示す。
Ｖ_１１＝−Ｃ_ｒ（Ｖ_ｉ１＋ｅ_２）／Ｃ_ｆ＋ｅ_３ ・・・（８８）
Ｖ_２１＝−Ｃ_ｒ（Ｖ_ｉ２＋ｅ_２）／Ｃ_ｆ＋ｅ_３ ・・・（８９）
Ｖ_３１＝−Ｃ_ｓ（Ｖ_ｉ１＋ｅ_１）／Ｃ_ｆ＋ｅ_３ ・・・（９０）
Ｖ_４１＝−Ｃ_ｓ（Ｖ_ｉ２＋ｅ_１）／Ｃ_ｆ＋ｅ_３ ・・・（９１）
【０１３１】
（８８）式〜（９１）式から１−｛（Ｖ_１１−Ｖ_２１）／（Ｖ_３１−Ｖ_４１）｝を計算すると、

となり、▲２▼に示す演算で−Δｄ／ｄを得ることができる。
このとき、オフセットおよび電圧変動に基づく回路誤差が除去されていることは、▲１▼に示した演算と同じである。
【０１３２】
次に、上記▲３▼の場合について説明する。
▲３▼に示す演算を行うために、ＣＰＵ１７は制御信号として、スイッチング部１２″のスイッチ１２ａ〜１２ｆを表４に示すようにオン・オフ制御する信号ｓ１２〜ｓ４２を順次出力する。
この場合、バッファ１３ｂの非反転入力端子（＋）には常に交流電源１１ａ，１１ｂのいずれかが接続されるので、スイッチ１２ｅはなくてもよい。
【０１３３】
【表４】

【０１３４】
ここでもバッファ１３ａ，１３ｂおよびオペアンプ１５ａのオフセットに基づく誤差ｅ_１〜ｅ_３を考慮して、信号ｓ１２〜ｓ４２がスイッチング部１２″に与えられたときの増幅部１５の出力電圧Ｖ_１２〜Ｖ_４２を示す。
Ｖ_１２＝−［Ｃ_ｓ（Ｖ_ｉ１＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ２＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（９３）
Ｖ_２２＝−［Ｃ_ｓ（Ｖ_ｉ２＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ１＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（９４）
Ｖ_３２＝−Ｃ_ｒ（Ｖ_ｉ１＋ｅ_２）／Ｃ_ｆ＋ｅ_３ ・・・（９５）
Ｖ_４２＝−Ｃ_ｒ（Ｖ_ｉ２＋ｅ_２）／Ｃ_ｆ＋ｅ_３ ・・・（９６）
【０１３５】
（９３）式〜（９６）式から１−１／｛（Ｖ_１２−Ｖ_２２）／（Ｖ_３２−Ｖ_４２）＋１｝を計算すると、
１−１／｛（Ｖ_１２−Ｖ_２２）／（Ｖ_３２−Ｖ_４２）＋１｝
＝１−１／（［Ｃ_ｓ−Ｃ_ｒ］／［Ｃ_ｒ］＋１）＝−Δｄ／ｄ ・・・（９７）
となり、▲３▼に示す演算で−Δｄ／ｄを得ることができる。
このとき、オフセットおよび電圧変動に基づく回路誤差は除去されている。
【０１３６】
次に、上記▲４▼の場合について説明する。
▲４▼に示す演算を行うために、ＣＰＵ１７は制御信号として、スイッチング部１２″のスイッチ１２ａ〜１２ｆを表５に示すようにオン・オフ制御する信号ｓ１３〜ｓ４３を順次出力する。
この場合、バッファ１３ａ，１３ｂそれぞれの非反転入力端子（＋）には常に交流電源１１ａ，１１ｂのいずれかが接続されるので、スイッチ１２ｅ，１２ｆはなくてもよい。
【０１３７】
【表５】

【０１３８】
ここでもバッファ１３ａ，１３ｂおよびオペアンプ１５ａのオフセットに基づく誤差ｅ_１〜ｅ_３を考慮して、信号ｓ１３〜ｓ４３がスイッチング部１２″に与えられたときの増幅部１５の出力電圧Ｖ_１３〜Ｖ_４３を示す。
Ｖ_１３＝−［Ｃ_ｓ（Ｖ_ｉ１＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ２＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（９８）
Ｖ_２３＝−［Ｃ_ｓ（Ｖ_ｉ２＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ１＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（９９）
Ｖ_３３＝−［Ｃ_ｓ（Ｖ_ｉ１＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ１＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（１００）
Ｖ_４３＝−［Ｃ_ｓ（Ｖ_ｉ２＋ｅ_１）＋Ｃ_ｒ（Ｖ_ｉ２＋ｅ_２）］／Ｃ_ｆ＋ｅ_３ ・・・（１０１）
【０１３９】
（９８）式〜（１０１）式から２−２／｛（Ｖ_１３−Ｖ_２３）／（Ｖ_３３−Ｖ_４３）＋１｝を計算すると、

となり、▲４▼に示す演算で−Δｄ／ｄを得ることができる。
このとき、オフセットおよび電圧変動に基づく回路誤差は除去されている。
【０１４０】
上記▲１▼〜▲４▼に示す演算によって理論上は同じ結果が得られるが、現実には差違が生じる。
センサ容量１４ａのキャパシタンスＣ_ｓ は主に圧力Ｐにより変化するのに対して、リファレンス容量１４ｂのキャパシタンスＣ_ｒ は圧力Ｐによっては変化せず、温度および湿度等の影響のみを受ける。ここで、圧力Ｐの変動は速いが、温度および湿度等の変動は圧力Ｐよりもかなり遅い。このため、圧力Ｐにより変化するキャパシタンスＣ_ｓ については常に測定しておく必要があるが、圧力Ｐにより変化しないキャパシタンスＣ_ｒ については常に測定しておく必要はない。
【０１４１】
上記▲１▼および▲４▼の場合は、４つの象元のすべて（▲１▼の場合は（８）式〜（１１）式、▲４▼の場合は（９８）式〜（１０１）式）がキャパシタンスＣ_ｓ を含む測定になるので、常にすべての象元を測定しておく必要がある。
これに対して、上記▲２▼および▲３▼の場合は、４つの象元のうちの２つ（▲２▼の場合は（８８）式および（８９）式、▲３▼の場合は（９５）式および（９６）式）がキャパシタンスＣ_ｓ を含まない測定である。このため、キャパシタンスＣ_ｓ を含む２つの象元（▲２▼の場合は（９０）式および（９１）式、▲３▼の場合は（９３）式および（９４）式）については常に測定しておき、キャパシタンスＣ_ｓ を含まない２つの象元については必要に応じて時々測定するようにすればよい。
【０１４２】
また、上記▲１▼〜▲４▼に示す各演算間で、Ａ／Ｄ変換を行う場合の量子化誤差に差が生じる。詳細は述べないが、量子化雑音に対して有利な順番は、▲３▼、▲４▼、▲１▼、▲２▼である。
【０１４３】
以上では、本発明が圧力センサに適用された形態について説明したが、本発明は圧力以外にも、温度、湿度、変位、変量、加速度等の各種物理量を測定するセンサに適用できる。
【０１４４】
【発明の効果】
以上説明したように、本発明では、２系統の電源の出力を切り換えてセンサ部に印加し、この切り換え毎にセンサ部から出力される複数個の信号の差と比をとることにより、回路誤差および素子誤差の両方が除去された測定結果を得られる。したがって、センサの測定精度を向上できる。
【０１４５】
また、センサ部をリアクタンス性のセンサ素子で構成し、電源部を２系統の交流電源で構成することにより、容量式センサおよびインダクタンス式センサについて上記の効果が得られる。
また、センサ部を抵抗性のセンサ素子で構成し、電源部を２系統の直流電源で構成することにより、抵抗式センサについて上記の効果が得られる。
【０１４６】
また、２個のセンサ素子にそれぞれ異なる極性の電源が接続される場合を除き、スイッチング部のデューティー比を小さくしてセンサ部に電源が接続される時間を短くし、センサ部の出力を積分手段に通してからＡ／Ｄ変換器に与えることにより、Ａ／Ｄ変換器の入力レベルを小さくすることができる。これにより電源とセンサ素子との接続状態に関わりなく、高分解能のＡ／Ｄ変換が可能となるので、正確な測定結果を得られる。
【０１４７】
また、一方の電源の出力に同期して所定の期間でセンサ部の出力信号を積分することにより、リアクタンス性のセンサ素子に並列抵抗が発生しても、並列抵抗成分を除去できる。したがって、センサ部の出力信号を積分した信号を上述したように演算処理することにより、回路誤差および素子誤差の両方が除去された測定結果を得られるので、センサの測定精度を向上できる。
【０１４８】
また、増幅部にその入力側と出力側とを接続する抵抗を設けた場合に、この抵抗に基づく位相シフトを補償する移相部を増幅部の後段に接続して、移相部の出力信号を上述したように積分する。これにより、リアクタンス性のセンサ素子に並列抵抗が発生しても、並列抵抗成分を除去でき、さらに上述したのと同様の効果を得られる。
【図面の簡単な説明】
【図１】静電容量式圧力センサのセンサ部の構造を示す断面図である。
【図２】図１に示したセンサ部のＩＩ−ＩＩ′線方向の断面図である。
【図３】図１に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【図４】２方向から印加される圧力の差を検出する静電容量式圧力センサのセンサ部の構造を示す断面図である。
【図５】図４に示したセンサ部の回路図である。
【図６】図４に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【図７】抵抗式圧力センサのセンサ部の平面図である。
【図８】図７に示したセンサ部のＶＩＩＩ−ＶＩＩＩ′線方向の断面図である。
【図９】図７に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【図１０】図９に示したセンサ信号処理回路を一部改良したセンサ信号処理回路の回路図である。
【図１１】図１０に示したセンサ信号処理回路のＣＰＵからスイッチング部に出力される制御信号を示す図である。
【図１２】図６に示したセンサ信号処理回路の増幅部に直流バイアス補償抵抗を設けた場合の回路図である。
【図１３】センサ部に発生する並列抵抗の影響を同期検波によって除去するセンサ信号処理回路の回路図である。
【図１４】図１３に示したセンサ信号処理回路の基本構成を示す回路図である。
【図１５】増幅部に直流バイアス補償抵抗を設けた場合でも、センサ部に発生する並列抵抗の影響を除去できるセンサ信号処理回路の回路図である。
【図１６】図１５に示したセンサ信号処理回路の基本構成を示す回路図である。
【図１７】図３に示したセンサ信号処理回路の変形例を示す回路図である。
【図１８】従来の静電容量式圧力センサのセンサ部の構造を示す断面図である。
【図１９】図１８に示したセンサ部のＸＶＩＩＩ−ＸＶＩＩＩ′線方向の断面図である。
【図２０】図１８に示したセンサ部からの信号を圧力の関数として取り出すセンサ信号処理回路の回路図である。
【符号の説明】
１…台座基板、２，２２，２２′，４２…ダイアフラム基板、２ａ，２２ａ，２２ａ′，４２ａ…感圧ダイアフラム、３ａ，３ｂ，２３…容量室、４…隔壁、５ａ，５ｂ，６ａ，６ｂ，２５ａ，２５ｂ，２６ａ，２６ｂ…電極、５ｃ，６ｃ…リード、１１，５１…電源部、１１ａ，１１ｂ，１１ｘ…交流電源、１２，１２′，１２″…スイッチング部、１２ａ〜１２ｆ，６２，６２′…スイッチ、１３ａ，１３ｂ…バッファ、１４，３４，３４′，５４…センサ部、１４ａ，３４ａ，３４ｂ……センサ容量、１４ｂ…リファレンス容量、１４ｃ，３４ｃ…接続点、１５，５５，５５′…増幅部、１５ａ，５５ａ…オペアンプ、１５ｂ，５５ｃ…容量、１５ｃ…直流バイアス補償抵抗、１６…Ａ／Ｄ変換器、１７，１７′…ＣＰＵ、２１…枠体、２７…支柱、２８…中央支持板、３４ｄ，３４ｅ，３４ｙ…並列抵抗、３４ｘ…容量、４４ａ，４４ｂ…ピエゾ抵抗素子、４５…層間絶縁膜、４６ａ〜４６ｃ…端子、４７ａ〜４７ｃ…配線、４８ａ，４８ｂ…プラグ、５１ａ，５１ｂ…直流電源、５５ｂ…抵抗、６０…同期検波部、６１…同期信号発生回路、６３ａ，６３ｂ，６３ｘ…積分回路、６４…差動増幅器、７０…位相シフタ。

Claims (9)

1. 第１および第２のセンサ素子を有するセンサ部と、
   極性の異なる第１および第２の電源を有する電源部と、
   前記電源部の出力側と前記センサ部の入力側との間に接続されかつ前記第１および第２の電源と前記第１および第２のセンサ素子との接続を４通りの組合せで切り換えるスイッチング部と、
   前記センサ部の出力側に接続されかつ前記第１および第２の電源がそれぞれ前記第１および第２のセンサ素子に接続されたときに得られる第１の信号、前記第１および第２の電源がそれぞれ前記第２および第１のセンサ素子に接続されたときに得られる第２の信号、前記第１の電源が前記第１および第２のセンサ素子のうち何れか１つ選択されたセンサ素子に接続されたときに得られる第３の信号、および前記第２の電源が前記選択されたセンサ素子に接続されたときに得られる第４の信号が入力される演算部と
   を備え、
   前記演算部は、
   前記第１の信号と前記第２の信号との差分、および前記第３の信号と前記第４の信号との差分の比を求める手段を備えることを特徴とするセンサ信号処理回路。
2. 第１および第２のセンサ素子を有するセンサ部と、
   極性の異なる第１および第２の電源を有する電源部と、
   前記電源部の出力側と前記センサ部の入力側との間に接続されかつ前記第１および第２の電源と前記第１および第２のセンサ素子との接続を４通りの組合せで切り換えるスイッチング部と、
   前記センサ部の出力側に接続されかつ前記第１および第２の電源がそれぞれ前記第１および第２のセンサ素子に接続されたときに得られる第１の信号、前記第１および第２の電源がそれぞれ前記第２および第１のセンサ素子に接続されたときに得られる第２の信号、前記第１の電源が前記第１および第２のセンサ素子の両方に接続されたときに得られる第３の信号、および前記第２の電源が前記第１および第２のセンサ素子の両方に接続されたときに得られる第４の信号が入力される演算部と
   を備え、
   前記演算部は、
   前記第１の信号と前記第２の信号との差分、および前記第３の信号と前記第４の信号との差分の比を求める手段を備えることを特徴とするセンサ信号処理回路。
3. 第１および第２のセンサ素子を有するセンサ部と、
   極性の異なる第１および第２の電源を有する電源部と、
   前記電源部の出力側と前記センサ部の入力側との間に接続されかつ前記第１および第２の電源と前記第１および第２のセンサ素子との接続を４通りの組合せで切り換えるスイッチング部と、
   前記センサ部の出力側に接続されかつ前記第１の電源が前記第２のセンサ素子に接続されたときに得られる第１の信号、前記第２の電源が前記第２のセンサ素子に接続されたときに得られる第２の信号、前記第１の電源が前記第１のセンサ素子に接続されたときに得られる第３の信号、および前記第２の電源が前記第１のセンサ素子に接続されたときに得られる第４の信号が入力される演算部と
   を備え、
   前記演算部は、
   前記第１の信号と前記第２の信号との差分、および前記第３の信号と前記第４の信号との差分の比を求める手段を備えることを特徴とするセンサ信号処理回路。
4. 請求項１〜３のいずれか１項記載のセンサ信号処理回路において、
   前記第１および第２のセンサ素子は共に、リアクタンス性のセンサ素子であり、
   前記第１および第２の電源は共に、交流電源であることを特徴とするセンサ信号処理回路。
5. 請求項２記載のセンサ信号処理回路において、
   前記第１および第２のセンサ素子は共に、抵抗性のセンサ素子であり、
   前記第１および第２の電源は共に、直流電源であることを特徴とするセンサ信号処理回路。
6. 請求項１〜３のいずれか１項記載のセンサ信号処理回路において、
   前記第１のセンサ素子は、被測定物理量の変化に応じて特性が変化し、
   前記第２のセンサ素子は、被測定物理量が変化しても一定の特性を示すことを特徴とするセンサ信号処理回路。
7. 請求項５記載のセンサ信号処理回路において、
   前記２個のセンサ素子にそれぞれ異なる極性の前記直流電源が接続される場合を除き前記スイッチング部のデューティー比を１／ｎ（ｎ＞１）にする手段と、
   前記センサ部の出力側に接続されかつ前記センサ部の出力を積分して出力する積分手段と、
   前記積分手段の出力側と前記演算部の入力側との間に接続されたＡ／Ｄ変換器と、
   前記演算部に含まれかつ前記スイッチング部のデューティー比が１／ｎであるとき、Ａ／Ｄ変換された信号の示すレベルを本来のレベルに戻してから前記演算処理を行う手段と
   を備え、
   前記デューティー比を１／ｎにする手段は、前記２個のセンサ素子にそれぞれ異なる極性の前記直流電源が接続される場合の前記センサ部の出力レベルと、それ以外の場合の前記センサ部の出力レベルとに基づき、１／ｎの値を決定することを特徴とするセンサ信号処理回路。
8. 請求項４記載のセンサ信号処理回路において、
   前記電源部および前記センサ部の出力側に接続されるとともに前記演算部の入力側に接続されかつ前記電源部の一方の前記電源の出力の交流分が０（ゼロ）になった時点から次に０（ゼロ）になる時点までの期間で前記センサ部の出力信号の積分をとって出力する同期検波部
   を備えることを特徴とするセンサ信号処理回路。
9. 請求項４記載のセンサ信号処理回路において、
   前記センサ部の出力側に接続されかつ前記センサ部の出力信号を増幅して出力する増幅部と、
   前記増幅部の出力側に接続されかつ前記増幅部の出力信号の位相に変化を与えて出力する移相部と、
   前記電源部および前記移相部の出力側に接続されるとともに前記演算部の入力側に接続されかつ前記電源部の一方の前記電源の出力の交流分が０（ゼロ）になった時点から次に０（ゼロ）になる時点までの期間で前記移相部の出力信号の積分をとって出力する同期検波部と
   を備え、
   前記増幅部は、この増幅部の入力側と出力側とを接続する抵抗を含んでおり、
   前記移相部の移相量は、前記増幅部に含まれる前記抵抗に基づく位相シフトを補償するように決められることを特徴とするセンサ信号処理回路。

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