JP3585764B2 - Bipolar semiconductor device and method of manufacturing the same - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、バイポーラ型半導体装置に係り、特に高速性と低消費電力性の向上
を図ったバイポーラ型半導体装置に関する。
【０００２】
【従来の技術】
一般にバイポーラ型半導体装置における高速性、低消費電力性を向上させるためには、素子の寄生抵抗、寄生容量を低下させることが要求される。このためには、エミッタ／ベース拡散層のシャロー化や、素子の微細化、特にエミッタ寸法の縮小化が有効である。
【０００３】
これまでエミッタ寸法の縮小化を図るための種々の素子構成及び製造方法が提案されている。
【０００４】
図１に示すベース引出しポリ先作り型は、ベース引出し電極（１）及び酸化膜（２）に開口部を形成し、この開口部の内側壁に絶縁膜スペーサ（３）を形成して、スペーサの開口部にエミッタ引出し電極（４）を形成するものである。尚、この技術は特許１４３６９５１等に開示されている。
【０００５】
また、図２に上面図を、図３に断面図を示すエミッタポリ先作り型は、ポリシリコンからなるエミッタ引き出し電極（４）を先に形成し、この外側壁に絶縁膜スペーサ（３）を形成した後、自己整合的に外部ベース（６）を形成するものである。同図において、図１の各部分に対応する部分には同一番号を付し、詳細な説明は省略している。また、同図中、９はベースコンタクト、１０はエミッタコンタクトである。
【０００６】
なお、この技術は１９９０年ＢＣＴＭ予稿集Ｐ１５４等に開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、これらの従来の素子構造、製造方法にはそれぞれ次のような問題があった。
【０００８】
ベース引出しポリ先作り型においては、エミッタ開口部を小さくすると、この部分におけるアスペクトレシオが高くなるので、プラグ効果により、この部分にエミッタ引出し電極として堆積するポリシリコンの抵抗が大きくなり、エミッタ抵抗が増大してしまう。ここで、エミッタ抵抗を下げるために、エミッタ拡散温度を高く、或いは拡散時間を長くすると、エミッタ／ベース拡散層が深くなるために、今度は高速性が損なわれてしまう。
【０００９】
また、エミッタポリ先作り型においては、エミッタ寸法を微細化すると、エミッタ拡散層（８）直上での配線コンタクトを取れないことから、トランジスタの真性活性層部からエミッタ引出し電極（４）を形成する必要があるが、この部分における抵抗が大きくなってしまい、その結果、エミッタ抵抗が増大してしまう。
【００１０】
従って本発明は、これら従来の問題を除去し、高速性、低消費電力性の向上が可能となるバイポーラ型半導体装置及びその製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明のバイポーラ型半導体装置は、第1導電型の半導体基板上に積層された第2導電型の半導体膜から成るべ一ス層と、このべ一ス層に積層された、開口部を有する第１の絶縁体層と、この第１の絶縁体層に積層され、前記開口部において前記べ一ス層と接するとともに、前記開口部よりも大きな面積を有する、第1導電型の半導体膜から成るエミッタ引出し層と、このエミッタ引出し層上に順次形成された金属シリサイド層および第 2 の絶縁体層と、前記エミッタ引出層と前記金属シリサイド層および第 2 の絶縁体層の壁面に形成された絶縁体膜からなるスペーサ層と、前記べ一ス層上に設けられた第2導電型の半導体膜からなるべ一スコンタクト層とを備え、このべ一スコンタクト層は前記第2の絶縁体層の上面及び前記スペーサ層の側面を覆っていることを特徴とするものである。
【００１２】
また本発明のバイポーラ型半導体装置の製造方法は、第1導電型の半導体基板上に、第2導電型の半導体膜から成るべ一ス層を形成する工程と、このべ一ス層上に開口部を有する第1の絶縁体膜を形成する工程と、この第1の絶縁体膜上の前記開口部を含む領域に、第1導電型の半導体膜から成るエミッタ引出し層を形成する工程と、このエミッタ引出し層上に金属シリサイド層および第２の絶縁層を順次形成する工程と、この第２の絶縁層上に第３の絶縁膜を形成し、ＲＩＥ法を用いてエッチバックすることにより前記エミッタ引出し層、金属シリサイド層および第２の絶縁層側面に自己整合的に前記第３の絶縁体膜からなるスペーサ層を形成するとともに、前記第1の絶縁膜を自己整合的に取り除く工程と、前記べ一ス層上、前記第 2 の絶縁膜上および前記スペーサ層側面に前記第2導電型の半導体膜からなるべ一スコンタクト層を形成する工程を具備することを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の参考例について説明し、次いで本発明の実施形態について図面を参照して説明する。
【００１４】
（参考例）
先ず、図４に示すように、シリコン基板（１０１）に、既知の技術を用いて、Ｎ＋埋め込み層（１０２）、Ｎエピタキシャル層（１０３）、それぞれシリコン酸化膜を埋め込んだＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）域（１０４）、ＳＴＩ（Ｓｈａｌｏｗ Ｔｒｅｃｈ Ｉｓｏｌａｔｉｏｎ）領域（１０５）を形成した。
【００１５】
Ｎエピタキシャル層（１０３）は、図５に示すように、ＤＴＩ、ＳＴＩによりトランジスタの活性領域としてのベース領域（１０６）、コレクタ取出し領域（１０７）となるよう素子分離されている。次に、ボロン濃度５Ｅ１８／ｃｍ３、厚さ１００ｎｍのシリコン膜を、シリコンエピタキシャル層上にはエピタキシャル成長、シリコン酸化膜上には多結晶状態で成長する条件で堆積した後、リソグラフィ、エッチングによりパターニングし、ベース領域（１０６）及びその周辺部上に、Ｐ型半導体膜から成るベース層（１０８）を形成した。
【００１６】
さらに、図６に示すように、厚さ１００ｎｍのシリコン酸化膜を、ＣＶＤ法により堆積、同様にパターニングし、絶縁体膜（１０９）を形成した。また図７に示すように、ベース領域（１０６）上の所定領域に、ベース層（１０８）に達する開口部（１１０）を同様に形成した
次いで、ポリシリコン膜をＣＶＤ法により２５０ｎｍ堆積し、イオン注入法により、エミッタ不純物となる砒素を、エネルギ６０ｋｅＶ、ドーズ１Ｅ１６ｃｍ−２で注入した。これを、図８に示すように、開口部（１１０）を含む領域にパターニングし、Ｎ型半導体膜から成るエミッタ引出し層（１１１）を形成した。
【００１７】
次に、ＣＶＤ法により厚さ２００ｎｍのシリコン酸化膜を堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、エッチバックを行うことにより、シリコン酸化膜から成るスペーサ層（１１２）を、自己整合的に形成した。さらに図９に示すようにそのままＲＩＥを行うことにより、絶縁体膜（１０９）をエッチングし、自己整合的にベース層（１０８）を露出させるとともに絶縁体層（１１３）を形成した。
【００１８】
ここで、図１０に示すように、ベース層（１０８）の露出した領域、エミッタ引出し層（１１１）、スペーサ層（１１２）に対し、これらを除く部分をレジスト層（１１４）により覆い、イオン注入により、ＢＦ２イオンを、加速エネルギ４０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で注入した。さらに、図１１に示すように、コレクタ取出し領域（１０７）に対し、同様にリソグラフィ技術によりレジスト層（１１４）を形成して、加速エネルギ６０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で燐イオンを注入した。
【００１９】
次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により、１０００℃、２０秒間のアニールを行い、エミッタ不純物をベース層（１０８）に拡散し、エミッタ領域（１１５）を形成するとともに、各不純物を活性化した。さらに、図１２に示すように、コレクタ取出し領域（１０７）、ベース層（１０８）の露出した領域、及びエミッタ引出し層（１１１）上に、既知の技術でチタンをスパッタ、アニールし、未反応チタン層を除去することにより、自己整合的にチタンシリサイド層（１１６）を形成した。
【００２０】
次いで、図１３に示すように、ＣＶＤ法により、シリコン酸化膜層（１１７）を堆積し、既知の技術で、チタンシリサイド層（１１６）に達するコンタクト孔（１１８）及びＡｌ配線（１１９）を形成し、バイポーラ型ＮＰＮトランジスタを構成した。
【００２１】
このようにして得られたバイポーラ型ＮＰＮトランジスタの構造は、図１４に示すようになる。即ち、Ｎエピタキシャル層（ベース領域）（１０６）上にＰベース層（１０８）が形成されており、この中にエミッタ領域（１１５）が形成されている。その上に、エミッタ領域上部に開口部を有する絶縁体層（１１３）、エミッタ領域に接して、Ｎエミッタ引出し層（１１１）が形成されており、この周囲で絶縁体層（１１３）の上にはスペーサ層（１１２）が形成されている。さらに絶縁体層（１１３）外側のベース層（１０８）に自己整合的に形成された外部ベース領域が形成され、その上に形成されたエミッタ引出し層（１１１）表面、及びコレクタ取出し領域（１０７）表面には、コンタクト層（チタンシリサイド層）（１１６）が形成されている。但し、絶縁体膜とスペーサ層は必ずしも分離されていなくても良い。即ち、絶縁体層とスペーサ層が一体化して、基板に対して水平方向にエミッタ引出し層との境界面を有するスペーサ層として機能しても良い。
【００２２】
このような構造のバイポーラ型ＮＰＮトランジスタによれば、エミッタ引出し層（１１１）に自己整合的に外部ベース領域を形成することができ、かつ、エミッタ開口部の寸法に対して大きなエミッタ電極を構成することができる。したがって、エミッタ寸法の等しい従来のベース引出しポリ先作り型と比較して、エミッタ開口部のアスペクト比を小さくすることができるため、エミッタのプラグ効果による抵抗増大を防ぐことができる。また、同様のエミッタポリ先作り型と比較して、エミッタ電極を大きく（太く）できるため、抵抗を抑えることができた。従って、エミッタ寸法をさらに小さくする場合にも、従来法と比較してエミッタ抵抗の上昇を抑えることができる。また、エミッタ引出し層に対し、自己整合的に外部ベースの引出し領域が決まるため、ベース抵抗の上昇も抑えることが可能である。
【００２３】
また、絶縁体層をシリコン酸化膜としたことにより、開口部の形成をウエットエッチングで行うことができるため、ベース層へのエッチングダメージを回避することができた。尚、この絶縁体層を、シリコン酸化膜とシリコン窒化膜の複合膜にしても良い。この場合、開口部は、先ずシリコン窒化膜をＲＩＥによりエッチングを行い、レジスト剥離後に、このシリコン窒化膜をマスクとして、シリコン酸化膜をウエットエッチングすることにより形成されるので、エミッタ寸法を微細化した際に問題となるエッチング液の表面張力等により生じる不都合を回避することができる。
【００２４】
このように、本実施形態により、素子の微細化に伴うエミッタ抵抗の上昇を抑えることのできるバイポーラ型ＮＰＮトランジスタを、再現性良く形成することができた。
【００２５】
さらに、このバイポーラ型ＮＰＮトランジスタの動作状態を評価したところ、従来のものより高速性、低消費電力性が向上したことが認められた。
【００２６】
（実施形態）
先ず、図１５に示すように、参考例と同様にシリコン基板（２０１）に、既知の技術を用いて、Ｎ＋埋め込み層（２０２）、Ｎエピタキシャル層（２０３）、シリコン酸化膜を埋め込んだＤＴＩ領域（２０４）、ＳＴＩ領域（２０５）を形成した。
【００２７】
Ｎエピタキシャル層（２０３）は、図１６に示すように、ベース領域（２０６）、コレクタ取出し領域（２０７）となるよう素子分離されている。実施形態１と同様に、ベース領域（２０６）及びその周辺部上に、Ｐ型半導体膜から成るベース層（２０８）を形成した。
【００２８】
さらに、図１７に示すように、実施形態１と同様に、絶縁体膜（２０９）を形成した。また図１８に示すように、ベース領域（２０６）上の所定領域に、ベース層（２０８）に達する開口部（２１０）を同様に形成した
次いで、実施形態１と同様に、ポリシリコン膜（２１１）をＣＶＤ法により２５０ｎｍ堆積し、このポリシリコン膜（２１１）に対し、イオン注入法により、エミッタ不純物となる砒素を、エネルギ６０ｋｅＶ、ドーズ１Ｅ１６ｃｍ−２で注入した。
【００２９】
ここで参考例と異なり、ＲＴＡ法により１０００℃、２０秒間のアニールを行い、エミッタ不純物をベース層（２０８）に拡散し、エミッタ領域（２１５）を形成した。次に、スパッタ法により厚さ２００ｎｍのタングステンシリサイド膜を形成した後、ＣＶＤ法により、厚さ３００ｎｍのシリコン窒化膜を形成した。これを、図１９に示すように、開口部（２１０）を含む領域にパターニングし、エミッタ引出し層（２１１）、タングステンシリサイド層（２２０）、シリコン窒化層（２２１）を形成した。
【００３０】
次に、参考例と同様に、ＣＶＤ法により厚さ２００ｎｍのシリコン酸化膜を堆積し、ＲＩＥ法により、エッチバックを行うことにより、スペーサ層（２１２）を、自己整合的に形成した。さらにそのままＲＩＥを行うことにより、絶縁体膜（２０９）をエッチングし、図２０に示すように、自己整合的にベース層（２０８）を露出させるとともに絶縁体層（２１３）を形成した。
【００３１】
ここで、参考例と異なり、ポリシリコン膜をＣＶＤ法により２００ｎｍ堆積し、図２１に示すように、ベース層（２０８）と、その上に形成されたスペーサ層（２１２）、シリコン窒化層（２２０）の各層上、及びコレクタ取出し領域（２０７）上にパターニングし、それぞれポリシリコン層（２２２、２２３）を形成した。
【００３２】
図２２に示すように、ポリシリコン層（２２２）に対しては、レジスト層２１４を用いたリソグラフィ及びイオン注入により、ＢＦ２イオンを、加速エネルギ４０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で注入した。さらに、図２３に示すように、ポリシリコン層（２２３）に対しては、同様に燐イオンを、加速エネルギ６０ｋｅＶ、ドーズ３Ｅ１５ｃｍ−２の条件で注入した後、ＲＴＡ法により、９５０℃、１０秒間のアニールを行い、各不純物を活性化した。ここで、ポリシリコン層（２２２、２２３）上に、チタンをスパッタ、アニールし、未反応チタン層を除去することにより、図２４に示すように、自己整合的にチタンシリサ
イド層（２１６）を形成した。
【００３３】
次いで、参考例と同様に、図２５に示すように、ＣＶＤ法により、シリコン酸化膜層（２１７）を堆積し、既知の技術で、チタンシリサイド層（２１６）に達するコンタクト孔（２１８）及びＡｌ配線（２１９）を形成し、バイポーラ型ＮＰＮトランジスタを構成した。
【００３４】
このようにして得られたバイポーラ型ＮＰＮトランジスタのエミッタ部の構造は、図２６に示すようになる。即ち、Ｎエピタキシャル層（ベース領域）（２０６）上にＰベース層（２０８）が形成されており、この中にエミッタ領域（２１５）が形成されている。その上に、エミッタ拡散層上部に開口部を有する絶縁体層（２１３）、エミッタ領域（２１５）に接して、Ｎエミッタ引出し層（２１１）が形成されており、この上にタングステンシリサイド層（２２０）、シリコン窒化層（２２１）が形成され、これら各層の周囲で絶縁体層の上にはスペーサ層（２１２）が形成されている。さらにベース層（２０８）と、その上に形成されたスペーサ層（２１２）、シリコン窒化層（２２１）の各層上にはコンタクト層（チタンシリサイド層）（２１６）が形成されている。但し、絶縁体膜とスペーサ層は必ずしも分離されていなくても良い。即ち、絶縁体層とスペーサ層が一体化して、基板に対して水平方向にエミッタ引出し層との境界面を有するスペーサ層として機能しても良い。
【００３５】
このようにして得られたバイポーラ型ＮＰＮトランジスタは、参考例と同様に、従来法と比較してエミッタ抵抗の上昇を抑えることができた。
【００３６】
さらに、このバイポーラ型ＮＰＮトランジスタの動作状態を評価したところ、従来のものより高速性、低消費電力性が向上したことが認められた。
【００３７】
【発明の効果】
本発明によれば、エミッタ電極に対して自己整合的に外部ベース領域を形成す
ることができ、かつ、エミッタ開口部の寸法に対して大きなエミッタ電極を構成
することができる。このためベース抵抗およびエミッタ抵抗を低くすることがで
き、高速性、低消費電力性の向上が可能となるバイポーラ型半導体装置が得られ
る。
【図面の簡単な説明】
【図１】従来のベースポリ先作り型を示す断面図。
【図２】従来のエミッタポリ先作り型を示す上面図。
【図３】従来のエミッタポリ先作り型を示す断面図。
【図４】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図５】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図６】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図７】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図８】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図９】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１０】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１１】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１２】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１３】本発明の参考例に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１４】本発明の参考例に係るバイポーラ型半導体装置のエミッタ部を示す断面図。
【図１５】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１６】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１７】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１８】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図１９】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２０】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２１】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２２】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２３】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２４】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２５】本発明の実施形態に係るバイポーラ型半導体装置の製造工程を示す断面図。
【図２６】本発明の実施形態に係るバイポーラ型半導体装置のエミッタ部を示す断面図。
【符号の説明】
１ ベース引出し電極
２ 酸化膜
３ スペーサ
４ エミッタ引出し電極
５ 半導体基板
６ 外部ベース
７ 内部ベース
８ エミッタ拡散層
９ ベースコンタクト
１０ エミッタコンタクト
１０１、２０１ シリコン基板
１０２、２０２ Ｎ＋埋め込み層
１０３、２０３ Ｎエピタキシャル層
１０４、２０４ ＤＴＩ領域
１０５、２０５ ＳＴＩ領域
１０６、２０６ ベース領域
１０７、２０７ コレクタ取出し領域
１０８、２０８ ベース層
１０９、２０９ 絶縁体膜
１１０、２１０ 開口部
１１１、２１１ エミッタ引出し層
１１２、２１２ スペーサ層
１１３、２１３ 絶縁体層
１１４、２１４ レジスト
１１５、２１５ エミッタ領域
１１６、２１６ チタンシリサイド層
１１７、２１７ シリコン酸化膜層
１１８、２１８ コンタクト孔
１１９、２１９ Ａｌ配線
２２０ タングステンシリサイド層
２２１ シリコン窒化層
２２２、２２３ ポリシリコン層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a bipolar semiconductor device, and more particularly, to a bipolar semiconductor device having improved high speed and low power consumption.
[0002]
[Prior art]
Generally, in order to improve the high speed and low power consumption of a bipolar semiconductor device, it is required to reduce the parasitic resistance and the parasitic capacitance of the element. For this purpose, it is effective to make the emitter / base diffusion layer shallow and to make the element finer, particularly to reduce the emitter dimensions.
[0003]
Various element configurations and manufacturing methods for reducing the size of the emitter have been proposed.
[0004]
In the base lead poly prefabricated type shown in FIG. 1, an opening is formed in the base lead electrode (1) and the oxide film (2), and an insulating film spacer (3) is formed on the inner side wall of the opening. An emitter extraction electrode (4) is formed in the opening. This technique is disclosed in Japanese Patent No. 1436951 and the like.
[0005]
2 is a top view and FIG. 3 is a cross-sectional view. In the emitter poly prefabricated type, an emitter lead electrode (4) made of polysilicon is formed first, and an insulating film spacer (3) is formed on the outer wall. After the formation, the external base (6) is formed in a self-aligned manner. In the figure, parts corresponding to the respective parts in FIG. 1 are denoted by the same reference numerals, and detailed description is omitted. In the figure, 9 is a base contact and 10 is an emitter contact.
[0006]
This technology is disclosed in the 1990 BCTM Proceedings P154 and the like.
[0007]
[Problems to be solved by the invention]
However, these conventional device structures and manufacturing methods have the following problems, respectively.
[0008]
In the base lead poly prefabricated type, when the emitter opening is made smaller, the aspect ratio in this part increases, so the resistance of the polysilicon deposited as an emitter lead electrode in this part increases due to the plug effect, and the emitter resistance decreases. Will increase. Here, if the emitter diffusion temperature is increased or the diffusion time is lengthened in order to lower the emitter resistance, the emitter / base diffusion layer becomes deeper, so that the high speed operation is impaired.
[0009]
In the case of the emitter poly prefabricated type, if the size of the emitter is reduced, a wiring contact right above the emitter diffusion layer (8) cannot be taken, so that the emitter extraction electrode (4) is formed from the intrinsic active layer portion of the transistor. Although it is necessary, the resistance in this portion increases, and as a result, the emitter resistance increases.
[0010]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a bipolar semiconductor device and a method for manufacturing the same, which can improve the high-speed operation and low power consumption by eliminating the conventional problems.
[0011]
[Means for Solving the Problems]
The bipolar semiconductor device of the present invention has a base layer made of a semiconductor film of a second conductivity type stacked on a semiconductor substrate of a first conductivity type, and an opening stacked on the base layer. A first insulator layer, a first conductive type semiconductor film laminated on the first insulator layer, in contact with the base layer in the opening, and having a larger area than the opening; An emitter extraction layer, a metal silicide layer and a second insulator layer sequentially formed on the emitter extraction layer, and a wall formed on the emitter extraction layer, the metal silicide layer, and the second insulator layer. A spacer layer made of an insulator film; and a base contact layer made of a second conductivity type semiconductor film provided on the base layer , wherein the base contact layer is formed of the second insulator. Cover the top surface of the layer and the side surfaces of the spacer layer. It is characterized by having.
[0012]
Further, the method of manufacturing a bipolar semiconductor device of the present invention includes a step of forming a base layer made of a semiconductor film of the second conductivity type on a semiconductor substrate of the first conductivity type, and forming an opening on the base layer. Forming a first insulator film having a portion, and forming an emitter extraction layer made of a first conductivity type semiconductor film in a region including the opening on the first insulator film; A step of sequentially forming a metal silicide layer and a second insulating layer on the emitter extraction layer; and forming a third insulating film on the second insulating layer, and etching back using an RIE method. Forming a spacer layer composed of the third insulator film in a self-alignment manner on the side surfaces of the emitter extraction layer, the metal silicide layer and the second insulation layer, and removing the first insulation film in a self-alignment manner; On the base layer, on the second insulating film, And forming a base contact layer made of the second conductive type semiconductor film on the side surface of the spacer layer .
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a reference example of the present invention will be described, and then an embodiment of the present invention will be described with reference to the drawings.
[0014]
(Reference example)
First, as shown in FIG. 4, an N + buried layer (102), an N epitaxial layer (103), and a DTI (Deep Trench Isolation) in which a silicon oxide film is embedded in a silicon substrate (101) using a known technique. An area (104) and an STI (Shallow Trech Isolation) area (105) were formed.
[0015]
As shown in FIG. 5, the N epitaxial layer (103) is element-isolated by DTI and STI so as to become a base region (106) as a transistor active region and a collector extraction region (107). Next, after depositing a silicon film having a boron concentration of 5E18 / cm3 and a thickness of 100 nm under conditions of epitaxial growth on the silicon epitaxial layer and growth in a polycrystalline state on the silicon oxide film, patterning is performed by lithography and etching. A base layer (108) made of a P-type semiconductor film was formed on the base region (106) and its peripheral portion.
[0016]
Further, as shown in FIG. 6, a silicon oxide film having a thickness of 100 nm was deposited by a CVD method and similarly patterned to form an insulator film (109). As shown in FIG. 7, an opening (110) reaching the base layer (108) is similarly formed in a predetermined region on the base region (106), and then a polysilicon film is deposited to a thickness of 250 nm by a CVD method. Arsenic as an emitter impurity was implanted at an energy of 60 keV and a dose of 1E16 cm −2 by an implantation method. This was patterned into a region including the opening (110) as shown in FIG. 8 to form an emitter extraction layer (111) made of an N-type semiconductor film.
[0017]
Next, a 200-nm-thick silicon oxide film is deposited by the CVD method, and the spacer layer (112) made of the silicon oxide film is formed in a self-aligned manner by performing an etch-back by the RIE (Reactive Ion Etching) method. did. Further, as shown in FIG. 9, by performing RIE as it is, the insulating film (109) was etched to expose the base layer (108) in a self-aligned manner and to form the insulating layer (113).
[0018]
Here, as shown in FIG. 10, the exposed area of the base layer (108), the emitter extraction layer (111), and the spacer layer (112) are covered with a resist layer (114) except for these parts, and ion implantation is performed. BF2 ions were implanted under the conditions of an acceleration energy of 40 keV and a dose of 3E15 cm-2. Further, as shown in FIG. 11, a resist layer (114) was similarly formed in the collector extraction region (107) by lithography, and phosphorus ions were implanted under the conditions of an acceleration energy of 60 keV and a dose of 3E15 cm-2.
[0019]
Next, annealing was performed at 1000 ° C. for 20 seconds by RTA (Rapid Thermal Anneal) to diffuse emitter impurities into the base layer (108), thereby forming an emitter region (115) and activating each impurity. . Further, as shown in FIG. 12, titanium is sputtered and annealed by a known technique on the collector extraction region (107), the exposed region of the base layer (108), and the emitter extraction layer (111) to form unreacted titanium. By removing the layer, a titanium silicide layer (116) was formed in a self-aligned manner.
[0020]
Next, as shown in FIG. 13, a silicon oxide film layer (117) is deposited by a CVD method, and a contact hole (118) and an Al wiring (119) reaching the titanium silicide layer (116) are formed by a known technique. Thus, a bipolar NPN transistor was formed.
[0021]
The structure of the bipolar NPN transistor obtained in this way is as shown in FIG. That is, a P base layer (108) is formed on an N epitaxial layer (base region) (106), and an emitter region (115) is formed therein. An insulator layer (113) having an opening above the emitter region and an N emitter extraction layer (111) are formed on and in contact with the emitter region. Has a spacer layer (112) formed thereon. Further, an external base region formed in a self-aligned manner is formed on the base layer (108) outside the insulator layer (113), and the surface of the emitter extraction layer (111) and the collector extraction region (107) formed thereon are formed. A contact layer (titanium silicide layer) (116) is formed on the surface. However, the insulator film and the spacer layer do not necessarily have to be separated. That is, the insulator layer and the spacer layer may be integrated to function as a spacer layer having a boundary surface with the emitter extraction layer in the horizontal direction with respect to the substrate.
[0022]
According to the bipolar NPN transistor having such a structure, the external base region can be formed in the emitter extraction layer (111) in a self-aligned manner, and the emitter electrode is configured to be larger than the size of the emitter opening. be able to. Therefore, the aspect ratio of the emitter opening can be reduced as compared with the conventional base lead-out poly prefabricated type having the same emitter dimensions, so that an increase in resistance due to the plug effect of the emitter can be prevented. In addition, the resistance can be suppressed because the emitter electrode can be made larger (thicker) as compared with the same emitter poly prefabricated type. Therefore, even when the size of the emitter is further reduced, an increase in the emitter resistance can be suppressed as compared with the conventional method. Further, since the extraction region of the external base is determined in a self-aligned manner with respect to the emitter extraction layer, it is possible to suppress an increase in base resistance.
[0023]
Further, since the insulating layer is formed of a silicon oxide film, the opening can be formed by wet etching, so that etching damage to the base layer can be avoided. This insulator layer may be a composite film of a silicon oxide film and a silicon nitride film. In this case, since the opening is formed by first etching the silicon nitride film by RIE and removing the resist and then wet-etching the silicon oxide film using the silicon nitride film as a mask, the emitter dimensions are reduced. Inconvenience caused by the surface tension of the etching solution, which is a problem at this time, can be avoided.
[0024]
As described above, according to the present embodiment, a bipolar NPN transistor capable of suppressing an increase in emitter resistance due to miniaturization of an element can be formed with good reproducibility.
[0025]
Further, when the operation state of the bipolar NPN transistor was evaluated, it was confirmed that the operation speed and the power consumption were improved as compared with the conventional one.
[0026]
(Embodiment)
First, as shown in FIG. 15, similarly to the reference example, a DTI region in which an N + buried layer (202), an N epitaxial layer (203), and a silicon oxide film are buried in a silicon substrate (201) using a known technique. (204), an STI region (205) was formed.
[0027]
As shown in FIG. 16, the N epitaxial layer (203) is element-isolated so as to be a base region (206) and a collector extraction region (207). As in the first embodiment, a base layer (208) made of a P-type semiconductor film was formed on the base region (206) and its peripheral portion.
[0028]
Further, as shown in FIG. 17, an insulator film (209) was formed as in the first embodiment. As shown in FIG. 18, an opening (210) reaching the base layer (208) is formed in a predetermined region on the base region (206) in the same manner, and then, as in the first embodiment, the polysilicon film (211) is formed. ) Was deposited to a thickness of 250 nm by CVD, and arsenic as an emitter impurity was implanted into the polysilicon film (211) at an energy of 60 keV and a dose of 1E16 cm −2 by ion implantation.
[0029]
Here, unlike the reference example, annealing was performed at 1000 ° C. for 20 seconds by the RTA method to diffuse emitter impurities into the base layer (208) to form an emitter region (215). Next, after a 200-nm-thick tungsten silicide film was formed by a sputtering method, a 300-nm-thick silicon nitride film was formed by a CVD method. This was patterned into a region including an opening (210) as shown in FIG. 19 to form an emitter extraction layer (211), a tungsten silicide layer (220), and a silicon nitride layer (221).
[0030]
Next, as in the reference example, a 200-nm-thick silicon oxide film was deposited by the CVD method, and etch-back was performed by the RIE method to form the spacer layer (212) in a self-aligned manner. Further, by performing RIE as it is, the insulator film (209) was etched, and as shown in FIG. 20, the base layer (208) was exposed in a self-aligned manner, and the insulator layer (213) was formed.
[0031]
Here, unlike the reference example, a polysilicon film is deposited to a thickness of 200 nm by the CVD method, and as shown in FIG. 21, a base layer (208), a spacer layer (212) formed thereon, and a silicon nitride layer (220) are formed. ) And the collector extraction region (207) were patterned to form polysilicon layers (222, 223), respectively.
[0032]
As shown in FIG. 22, BF2 ions were implanted into the polysilicon layer (222) by lithography using the resist layer 214 and ion implantation under the conditions of an acceleration energy of 40 keV and a dose of 3E15 cm-2. Further, as shown in FIG. 23, phosphorus ions are similarly implanted into the polysilicon layer (223) under the conditions of an acceleration energy of 60 keV and a dose of 3E15 cm−2, and then, at 950 ° C. for 10 seconds by RTA. Was performed to activate each impurity. Here, titanium is sputtered and annealed on the polysilicon layers (222, 223) to remove the unreacted titanium layer, thereby forming a titanium silicide layer (216) in a self-aligned manner as shown in FIG. did.
[0033]
Next, as in the reference example, as shown in FIG. 25, a silicon oxide film layer (217) is deposited by a CVD method, and a contact hole (218) reaching the titanium silicide layer (216) and an Al The wiring (219) was formed to form a bipolar NPN transistor.
[0034]
The structure of the emitter portion of the bipolar NPN transistor thus obtained is as shown in FIG. That is, a P base layer (208) is formed on the N epitaxial layer (base region) (206), and an emitter region (215) is formed therein. An insulator layer (213) having an opening above the emitter diffusion layer and an N emitter extraction layer (211) are formed thereon in contact with the emitter region (215), and a tungsten silicide layer (220) is formed thereon. ), A silicon nitride layer (221) is formed, and a spacer layer (212) is formed on the insulator layer around these layers. Further, a contact layer (titanium silicide layer) (216) is formed on each of the base layer (208), the spacer layer (212) formed thereon, and the silicon nitride layer (221). However, the insulator film and the spacer layer do not necessarily have to be separated. That is, the insulator layer and the spacer layer may be integrated to function as a spacer layer having a boundary surface with the emitter extraction layer in the horizontal direction with respect to the substrate.
[0035]
The bipolar NPN transistor obtained in this manner was able to suppress an increase in emitter resistance as compared with the conventional method, similarly to the reference example.
[0036]
Further, when the operation state of the bipolar NPN transistor was evaluated, it was confirmed that the operation speed and the power consumption were improved as compared with the conventional one .
[0037]
【The invention's effect】
According to the present invention, the external base region can be formed in a self-aligned manner with respect to the emitter electrode, and the emitter electrode can be configured to be larger than the dimension of the emitter opening. For this reason, a bipolar semiconductor device can be obtained in which the base resistance and the emitter resistance can be reduced, and high-speed operation and low power consumption can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a conventional base poly preform mold.
FIG. 2 is a top view showing a conventional emitter poly prefabricated mold.
FIG. 3 is a sectional view showing a conventional emitter poly prefabricated mold.
FIG. 4 is a cross-sectional view illustrating a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 5 is a cross-sectional view illustrating a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 6 is a sectional view showing a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 7 is a cross-sectional view showing a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 9 is a cross-sectional view showing a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 10 is a sectional view showing a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 11 is a cross-sectional view illustrating a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 12 is a cross-sectional view illustrating a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 13 is a cross-sectional view showing a manufacturing process of the bipolar semiconductor device according to the reference example of the present invention.
FIG. 14 is a sectional view showing an emitter section of a bipolar semiconductor device according to a reference example of the present invention.
FIG. 15 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 16 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 17 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 18 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 19 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention;
FIG. 20 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention;
FIG. 21 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 22 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 23 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 24 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention.
FIG. 25 is a sectional view showing the manufacturing process of the bipolar semiconductor device according to the embodiment of the present invention;
FIG. 26 is a sectional view showing an emitter section of the bipolar semiconductor device according to the embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Base extraction electrode 2 Oxide film 3 Spacer 4 Emitter extraction electrode 5 Semiconductor substrate 6 External base 7 Internal base 8 Emitter diffusion layer 9 Base contact 10 Emitter contact 101, 201 Silicon substrate 102, 202 N + buried layer 103, 203 N epitaxial layer 104 , 204 DTI region 105, 205 STI region 106, 206 Base region 107, 207 Collector extraction region 108, 208 Base layer 109, 209 Insulator film 110, 210 Opening 111, 211 Emitter extraction layer 112, 212 Spacer layer 113, 213 Insulator layer 114, 214 Resist 115, 215 Emitter region 116, 216 Titanium silicide layer 117, 217 Silicon oxide film layer 118, 218 Contact hole 119, 219 Al wiring 220 Tan Sten silicide layer 221 of silicon nitride layer 222, 223 polysilicon layer

Claims (2)

第1導電型の半導体基板上に積層された第2導電型の半導体膜から成るべ一ス層と、このべ一ス層に積層された、開口部を有する第１の絶縁体層と、この第１の絶縁体層に積層され、前記開口部において前記べ一ス層と接するとともに、前記開口部よりも大きな面積を有する、第1導電型の半導体膜から成るエミッタ引出し層と、このエミッタ引出し層上に順次形成された金属シリサイド層および第 2 の絶縁体層と、前記エミッタ引出層と前記金属シリサイド層および第 2 の絶縁体層の壁面に形成された絶縁体膜からなるスペーサ層と、前記べ一ス層上に設けられた第2導電型の半導体膜からなるべ一スコンタクト層とを備え、このべ一スコンタクト層は前記第2の絶縁体層の上面および前記スペーサ層の側面を覆っていることを特徴とするバイポーラ型半導体装置。A base layer made of a semiconductor film of the second conductivity type laminated on the semiconductor substrate of the first conductivity type, a first insulator layer having an opening laminated on the base layer, laminated on the first insulating layer, with contact with the base one scan layer at said opening has a larger area than the opening, and an emitter lead-out layer comprising a first conductivity type semiconductor layer, the emitter lead-out A metal silicide layer and a second insulator layer sequentially formed on the layer, a spacer layer made of an insulator film formed on a wall surface of the emitter extraction layer and the metal silicide layer and the second insulator layer, and a second conductivity type semiconductor film base one scan contact layer made of a provided on the base Ichisu layer, the upper and side surfaces of the spacer layer of the base one scan contact layer and the second insulator layer Bipolar, characterized by covering Type semiconductor device. 第1導電型の半導体基板上に、第2導電型の半導体膜から成るべ一ス層を形成する工程と、このべ一ス層上に開口部を有する第1の絶縁体膜を形成する工程と、この第1の絶縁体膜上の前記開口部を含む領域に、第1導電型の半導体膜から成るエミッタ引出し層を形成する工程と、このエミッタ引出し層上に金属シリサイド層および第２の絶縁層を順次形成する工程と、この第２の絶縁層上に第３の絶縁膜を形成し、ＲＩＥ法を用いてエッチバックすることにより前記エミッタ引出し層、金属シリサイド層および第２の絶縁層側面に自己整合的に前記第３の絶縁体膜からなるスペーサ層を形成するとともに、前記第1の絶縁膜を自己整合的に取り除く工程と、前記べ一ス層上、前記第 2 の絶縁膜上および前記スペーサ層側面に前記第2導電型の半導体膜からなるべ一スコンタクト層を形成する工程を具備することを特徴とするバイポーラ型半導体装置の製造方法。Forming a base layer made of a semiconductor film of the second conductivity type on a semiconductor substrate of the first conductivity type, and forming a first insulator film having an opening on the base layer; Forming an emitter extraction layer made of a semiconductor film of the first conductivity type in a region including the opening on the first insulator film; and forming a metal silicide layer and a second Forming an insulating layer sequentially, forming a third insulating film on the second insulating layer, and etching back using an RIE method to form the emitter extraction layer, the metal silicide layer, and the second insulating layer. Forming a spacer layer made of the third insulating film on the side surface in a self-aligned manner, and removing the first insulating film in a self-aligned manner ; and forming the second insulating film on the base layer. the second conductivity type semiconductor film and on said spacer layer side Method for manufacturing a bipolar semiconductor device characterized by comprising the step of forming a Ranaru base one scan contact layer.

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