JP3584357B2 - Programmable delay line delay change circuit - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、入力信号の遅延時間を変えることができるプログラマブル・ディレー・ライン装置に関する。
【０００２】
【従来の技術】
電気信号の位相を制御する必要がある場合等にディレー・ライン（遅延線）装置が用いられている。このディレー・ライン装置には大きく分けて、電気信号を電歪素子あるいは磁歪素子等で一旦機械的振動に変換して伝播させて遅延させ、遅延した信号を再び電気信号に変換することにより遅延した電気信号を得るもの、電気信号をインダクタンスＬとキャパシタンスＣとからなるＬＣ遅延素子、キャパシタンスＣと抵抗器Ｒとを組み合わせたＣＲ積分からなるＣＲ遅延素子で構成した集中常数回路遅延素子により遅延した電気信号を得るもの、ＬＣ遅延素子のインダクタンス及びキャパシタンスを分布常数回路により構成したもの及び半導体素子であるＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）を利用したものがある。
【０００３】
コンピュータ等において用いられるクロック・パルスは、数ＭＨｚから最近は数１０ＭＨｚと高速であり、コンピュータの内部において必要な遅延時間はせいぜい数ｎＳｅｃと短いものでよい。そのため、コンピュータにおいて用いられる遅延回路を構成する遅延素子はこれらの遅延素子のうち、モノリシックＩＣ上に形成することが容易であるＣＲ遅延素子が多く用いられている。
【０００４】
これらの遅延素子はコンピュータにおいて使用される場所により必要な遅延時間は必ずしも一定ではないため、種々の遅延時間を有するディレー・ラインを用意する必要がある。
しかし、これらの要求の対応して種々の遅延時間を有するディレー・ライン装置を用意するとディレー・ライン装置の単価が高くなる。そのため、遅延時間を変更することができるプログラマブル・ディレー・ライン装置が注目されている。
【０００５】
このプログラマブル・ディレー・ライン装置に、遅延素子としてキャパシタＣと抵抗器Ｒの組み合わせによる積分回路を用い、この積分回路を直列に接続し、積分回路の接続数により遅延時間を変更するものがある。
その代表的なものとして、特開平１−２２８３１５号公報に記載されているプログラマブル・ディレー・ライン装置の構成を図３により、その動作を図４により示す。
【０００６】
このプログラマブル・ディレー・ライン装置には、遅延時間を変更するための信号を入力する制御信号入力用論理ゲートが設けられており、この制御入力用論理ゲートへ外部に設けた制御回路から制御信号Ｄ_０，Ｄ_１，Ｄ_２を入力し、高電位の制御信号Ｈと低電位の制御信号Ｌとの組合せにより遅延時間を可変する。
【０００７】
この従来のプログラマブル・ディレー・ライン装置は、制御信号入力用論理ゲートに一般的に用いられているＴＴＬ（Ｔｒａｎｇｉｓｔｏｒ−Ｔｒａｎｇｉｓｔｏｒ Ｌｏｇｉｃ）ゲートではなく、高速であり出力と反転出力とを同時に出力することのできるＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）ゲートＥ_０，Ｅ_１，Ｅ_２を用い、遅延時間選択用論理ゲートとして４入力のＥＣＬゲートＦ_０〜Ｆ_６を用いている。
【０００８】
制御回路から供給された遅延時間を設定する制御信号Ｄ_０，Ｄ_１，Ｄ_２は各々ＥＣＬゲートＥ_０，Ｅ_１，Ｅ_２に入力され、これらのＥＣＬゲートＥ_０，Ｅ_１，Ｅ_２から出力信号と反転出力信号が各々出力される。
【０００９】
ＥＣＬゲートＥ_０の出力信号はＥＣＬゲートＣ_０，Ｃ_２，Ｃ_４，Ｆ_６に入力され、反転出力信号はＥＣＬゲートＦ_１，Ｆ_３，Ｆ_５，Ｆ_７に入力される。
ＥＣＬゲートＥ_１の出力信号はＥＣＬゲートＦ_０，Ｆ_１，Ｆ_４，Ｆ_５に入力され、反転出力信号はＥＣＬゲートＦ_２，Ｆ_３，Ｆ_６，Ｆ_７に入力される。
ＥＣＬゲートＥ_２の出力信号はＥＣＬゲートＦ_０，Ｆ_１，Ｆ_２，Ｆ_３に入力され、反転出力信号はＥＣＬゲートＦ_４，Ｆ_５，Ｆ_６，Ｆ_７に入力される。
また、遅延信号入力用ＯＲゲートＢ_Ｉには信号が入力され、出力信号はＥＣＬゲートＦ_０〜Ｆ_６の全てに入力される。
【００１０】
これら遅延時間選択用論理ゲートであるＥＣＬゲートＦ_０〜Ｆ_６からの反転出力信号が各々直列接続された遅延素子ＤＬ_１〜ＤＬ_７の入力側に入力され、遅延素子ＤＬ_１〜ＤＬ_７により遅延された信号が遅延信号出力用ＮＯＲゲートＢ_Ｏから出力される。
【００１１】
この従来のプログラマブル・ディレー・ライン装置の動作を図４を用いて説明する。
この図においてＨレベル信号の存在する部分は太い実線でＬレベル信号の存在する部分は細い実線で、使用される遅延素子は黒い三角形で、使用されない遅延素子は白い三角形で表示している。
【００１２】
このプログラマブル・ディレー・ライン装置で用いている論理ゲートはＥＣＬゲートであるため、入力信号は負論理パルスである。また、ＥＣＬゲートＥ_０に入力される制御信号Ｄ_０はＬ、ＥＣＬゲートＥ_１に入力される制御信号Ｄ_１はＨ、ＥＣＬゲートＥ_２に入力される制御信号はＬであるとして説明する。
【００１３】
ＥＣＬゲートＥ_０に入力される制御信号はＬであるから、出力としてＬが出力され、反転出力としてＨが出力される。その結果ＥＣＬゲートＦ_０，Ｆ_２，Ｆ_４，Ｆ_６にＬが入力され、ＥＣＬゲートＦ_１，Ｆ_３，Ｆ_５，Ｆ_７にＨが入力される。
【００１４】
ＥＣＬゲートＥ_１に入力される制御信号はＨであるから、出力としてＨが出力され、反転出力としてＬが出力される。その結果ＥＣＬゲートＦ_０，Ｆ_１，Ｆ_４，Ｆ_５にＨが入力され、ＥＣＬゲートＦ_２，Ｆ_３，Ｆ_６，Ｆ_７にＬが入力される。
【００１５】
ＥＣＬゲートＥ_２に入力される制御信号はＬであるから、出力としてＬが出力され、反転出力としてＨが出力される。その結果ＥＣＬゲートＦ_０，Ｆ_１，Ｆ_２，Ｆ_３にＬが入力され、ＥＣＬゲートＦ_４，Ｆ_５，Ｆ_６，Ｆ_７にＨが入力される。
【００１６】
遅延の対象として入力される信号は負論理パルスであるから、遅延信号入力用ＯＲゲートＢ_Ｉから出力される信号はＬであり、このＬ信号がＥＣＬゲートＦ_０〜Ｆ_７の全てに入力される。
【００１７】
その結果、ＥＣＬゲートＦ_０には制御信号としてＬ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ_１には制御信号としてＨ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ_２には制御信号としてＬ，Ｌ，Ｌ及び入力信号Ｌが入力され、反転出力Ｈが出力される。
ＥＣＬゲートＦ_３には制御信号としてＨ，Ｌ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ_４には制御信号としてＬ，Ｈ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ_５には制御信号としてＨ，Ｈ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ_６には制御信号としてＬ，Ｌ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ_７には制御信号としてＨ，Ｌ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
【００１８】
このように、ＥＣＬゲートＦ_２からのみＨが出力され、他のＥＣＬゲートからはＬが出力される。すなわち、負論理パルスが入力されるとＥＣＬゲートＦ_２からパルスが出力され直列に接続された遅延要素ＤＬ_２及びＤＬ_１を経て出力される。
【００１９】
以上の説明においては、Ｄ_０＝Ｌ，Ｄ_１＝Ｈ，Ｄ_２＝Ｌの場合について説明したが、Ｄ_０＝Ｌ，Ｄ_１＝Ｌ，Ｄ_２＝Ｌの場合には、ＥＣＬゲートＦ_０からパルスが出力され、
Ｄ_０＝Ｈ，Ｄ_１＝Ｌ，Ｄ_２＝Ｌの場合には、ＥＣＬゲートＦ_１からパルスが出力され、
Ｄ_０＝Ｌ，Ｄ_１＝Ｈ，Ｄ_２＝Ｌの場合には、ＥＣＬゲートＦ_２からパルスが出力され、
Ｄ_０＝Ｈ，Ｄ_１＝Ｈ，Ｄ_２＝Ｌの場合には、ＥＣＬゲートＦ_３からパルスが出力され、
Ｄ_０＝Ｌ，Ｄ_１＝Ｌ，Ｄ_２＝Ｈの場合には、ＥＣＬゲートＦ_４からパルスが出力され、
Ｄ_０＝Ｈ，Ｄ_１＝Ｌ，Ｄ_２＝Ｈの場合には、ＥＣＬゲートＦ_５からパルスが出力され、
Ｄ_０＝Ｌ，Ｄ_１＝Ｈ，Ｄ_２＝Ｈの場合には、ＥＣＬゲートＦ_６からパルスが出力され、
Ｄ_０＝Ｈ，Ｄ_１＝Ｈ，Ｄ_２＝Ｈの場合には、ＥＣＬゲートＦ_７からパルスが出力され、
遅延要素を経ないで、あるいは直列に接続された遅延要素ＤＬ_１〜ＤＬ_７のうちのいくつかを経て出力されることにより、遅延量が設定される。
【００２０】
このように構成された従来のプログラマブル・ディレー・ライン装置において、遅延量を設定するためには制御信号Ｄ_０，Ｄ_１，Ｄ_２を外部から供給する必要がある。そのため、図３及び図４を用いて説明した従来例に示したように、遅延量の設定のみを目的として制御信号を発生する制御回路を外部に設ける必要があった。
【００２１】
しかし、ディレー・ライン装置を実装する実際の装置において、ディレー・ラインによる遅延量はその設置個所において決まっており変更できるようにする必要はない。
したがって、プログラマブル・ディレー・ライン装置の遅延量の設定のみを目的として設けられていた外部制御回路は本来不要なものであり、このような不要な外部制御回路の削減が求められていた。
【００２２】
【発明が解決しようとする課題】
本願発明は、本来不要なものでありながらやむをえなく設けられていた遅延量を制御するための外部制御回路を用いなくても遅延量を変更することができるプログラマブル・ディレー・ライン装置を提供することを課題とするものである。
【００２３】
【課題を解決するための手段】
本発明は、上記課題を解決することを目的として、制御信号発生回路をプログラマブル・ディレー・ライン装置本体に組み込むことによって外部制御回路を削減したものであり、すなわち「制御信号によって遅延時間を変更することが可能なプログラマブル・ディレー・ライン装置であって、プログラマブル・ディレー・ライン装置は制御信号入力用論理ゲートを備えており、制御入力信号用論理ゲートの各ビットが高電位電源線あるいは低電位電源線の何れかに接続されていることを特徴とするプログラマブル・ディレー・ライン装置」であることを構成とする発明を提供する。
【００２４】
【作用】
上記構成を有する本願発明のプログラマブル・ディレー・ライン装置において、遅延時間は、制御入力信号用論理ゲートの各ビットを高電位電源線あるいは低電位電源線の何れかに選択して接続することによって設定される。
【００２５】
【実施例】
図１及び図２により本願発明の実施例を説明する。
なお、以下に説明する実施例において用いるプログラマブル・ディレー・ライン装置は図３及び図４において説明した従来例のプログラマブル・ディレー・ライン装置と異なり、論理ゲートとしてはどちらかというと特殊な用途に用いられるＥＣＬゲートに代えて、一般的に用いられているＴＴＬゲートを用いたプログラマブル・ディレー・ライン装置について説明する。
【００２６】
図１に示すのは、本願発明において用いるプログラマブル・ディレー・ライン装置の論理回路図である。
このプログラマブル・ディレー・ライン装置においては、従来例における制御信号入力用論理ゲートが出力と反転出力とを同時に出力することのできるＥＣＬゲートＥ０，Ｅ１，Ｅ２であるのに対し、ＯＲゲートＡ０，Ａ１，Ａ２とこのＯＲゲートＡ０，Ａ１，Ａ２の出力を反転させるインバータＩ０，Ｉ１，Ｉ２とを組み合わせることにより、出力と反転出力とを得ている。
【００２７】
また、同様に従来例における遅延時間選択用論理ゲートが４入力のＥＣＬゲートＦ_０〜Ｆ_６であるのに対し、４入力のＮＯＲゲートＣ_０〜Ｃ_６で構成されている。これらのＯＲゲートＡ_０，Ａ_１，Ａ_２とインバータＩ_０，Ｉ_１，Ｉ_２との組み合わせ及びＮＯＲゲートＣ_０〜Ｃ_６は、従来例と同様にＥＣＬゲートＥ_０，Ｅ_１，Ｅ_２及びＦ_０〜Ｆ_６によって構成することが可能であることはいうまでもない。
【００２８】
図２に、図１に示したプログラマブル・ディレー・ライン装置の設置状態の実施例を示す。
ここに示すプログラマブル・ディレー・ライン装置１には、図示のように電源入力端子Ｖ_ＣＣ、接地端子ＧＮＤの他に遅延しようとする信号を入力する入力端子ＩＮ及び遅延された信号を出力する出力端子ＯＵＴが設けられており、さらに制御信号Ｄ_０，Ｄ_１，Ｄ_２を入力する入力端子が設けられている。
【００２９】
一方、プログラマブル・ディレー・ライン装置１が装着されるプリント基板上には制御信号Ｄ_０，Ｄ_１，Ｄ_２を与えるための導電パターン２，３及び４が形成され、導電パターン２及び４はＨレベル信号を与える高電位Ｖ_ＣＣ電源に接続されており、導電パターン３はＬレベル信号を与える低電位Ｖ_ＥＥ電源に接続されている。
【００３０】
このような構成を有するプリント基板上において、プログラマブル・ディレー・ライン装置１の制御信号Ｄ_０が入力されるＯＲゲートＡ_０が導電パターン２に、制御信号Ｄ_１が入力されるＯＲゲートＡ_１が導電パターン３に、制御信号Ｄ_２が入力されるＯＲゲートＡ_２が導電パターン４に各々接続されている。
【００３１】
この状態において、導電パターン２に接続された制御信号入力用ＯＲゲートＡ_０はＨレベルにあり、導電パターン３に接続された制御信号入力用ＯＲゲートＡ_１はＬレベルにあり、導電パターン４に接続された制御信号入力用ＯＲゲートＡ_２はＨレベルにある。
【００３２】
したがって、このような接続状態にあるプログラマブル・ディレー・ライン装置１は図４に示した従来例のプログラマブル・ディレー・ライン装置において制御回路からＤ_０＝Ｌ，Ｄ_１＝Ｈ，Ｄ_２＝Ｌの制御信号が入力されたのと同じ状態となり、出力選択用ＮＯＲゲートＣ_２から出力されたパルスは遅延素子ＤＬ_５〜ＤＬ_１により遅延され、遅延信号出力用ＯＲゲートＢ_Ｏから出力される。
【００３３】
この状態を図１に示すが、従来例の説明と整合させるために、遅延される入力パルスとしてマイナスパルスを用いている。また、従来例を示した図４と同様に、ＯＲゲートＡ_０に入力される制御信号Ｄ_０はＨ、ＯＲゲートＡ_１に入力される制御信号Ｄ_１はＬ、ＯＲゲートＡ_２に入力される制御信号はＨであり、Ｈレベル信号の存在する部分は太い実線でＬレベル信号の存在する部分は細い実線で、使用される遅延素子は黒い三角形で、使用されない遅延素子は白い三角形で表示する。
【００３４】
この実施例においてはＬレベルをＶ_ＥＥ電位としているが、これは適当な低電位、例えば接地電位を用いることも可能である。
また、制御信号入力用ＯＲゲートが３、遅延要素が７のものすなわち３ｂｉｔのものについて説明したが、必要に応じて例えば制御信号入力用ＯＲゲートを４、遅延要素が１５のものすなわち４ｂｉｔ構成あるいはそれ以上の構成とすることは可能である。
【００３５】
前に述べたように、この実施例のプログラマブル・ディレー・ライン装置において入力される信号はマイナスパルスである。このパルスがプラスパルスである場合には、遅延信号入力用ＯＲゲートＢ_ＩをＮＯＲゲートに代え、遅延信号出力用ＮＯＲゲートＢ_ＯをＯＲゲートに代えればよい。
また、図３に示した従来例のプログラマブル・ディレー・ライン装置と同様にＴＴＬではなくＥＣＬで構成することももちろん可能である。
【００３６】
【発明の効果】
以上説明したように構成されている本願発明は、遅延時間制御信号発生回路を別に設けることなく、プログラマブル・ディレー・ライン装置実装時に装着されるプリント基板上に設けられた制御信号入力端子Ｄ_０，Ｄ_１及びＤ_２が接続される導電パターンを変更するだけで任意の遅延時間を容易に設定することができる。
【図面の簡単な説明】
【図１】本願発明実施例において用いるプログラマブル・ディレー・ライン装置の論理回路図。
【図２】本願発明を実施したプログラマブル・ディレー・ライン回路例のパターン図。
【図３】従来のプログラマブル・ディレー・ライン装置の回路図。
【図４】従来のプログラマブル・ディレー・ライン回路の動作説明図。
【符号の説明】
Ａ_０〜Ａ_２ 制御信号入力用ＯＲゲート
Ｂ_Ｉ 遅延信号入力用ＯＲゲート
Ｂ_Ｏ 遅延信号出力用ＮＯＲゲート
Ｃ_０〜Ｃ_７ 遅延時間選択用ＮＯＲゲート
Ｄ_０〜Ｄ_２ 制御信号
ＤＬ_０〜ＤＬ_７ 遅延要素
Ｅ_０〜Ｅ_２ 制御信号入力用ＥＣＬゲート
Ｆ_０〜Ｆ_７ 遅延時間選択用ＥＣＬゲート
１ プログラマブル・ディレー・ライン装置
２，３，４ 導電パターン[0001]
[Industrial applications]
The present invention relates to a programmable delay line device that can change a delay time of an input signal.
[0002]
[Prior art]
A delay line (delay line) device is used when it is necessary to control the phase of an electric signal. This delay line device is roughly divided into an electric signal, which is temporarily converted into a mechanical vibration by an electrostrictive element or a magnetostrictive element, propagated and delayed, and the delayed signal is delayed by converting it into an electric signal again. An electric signal, an electric signal delayed by a lumped constant circuit delay element composed of an LC delay element composed of an inductance L and a capacitance C, and a CR delay element composed of a CR integration combining a capacitance C and a resistor R. There are a type that obtains a signal, a type in which the inductance and the capacitance of the LC delay element are configured by a distributed constant circuit, and a type that uses a CCD (Charge Coupled Device) that is a semiconductor element.
[0003]
Clock pulses used in computers and the like are as fast as several MHz to several tens of MHz recently, and the delay time required inside the computer may be as short as several nSec at most. Therefore, as a delay element constituting a delay circuit used in a computer, of these delay elements, a CR delay element that can be easily formed on a monolithic IC is often used.
[0004]
Since the required delay time of these delay elements is not always constant depending on a place used in a computer, it is necessary to prepare delay lines having various delay times.
However, if delay line devices having various delay times are prepared in response to these demands, the unit price of the delay line device increases. Therefore, a programmable delay line device capable of changing a delay time has been attracting attention.
[0005]
In this programmable delay line device, there is an example in which an integrating circuit having a combination of a capacitor C and a resistor R is used as a delay element, the integrating circuits are connected in series, and the delay time is changed according to the number of connected integrating circuits.
As a typical example, FIG. 3 shows the configuration of a programmable delay line device described in Japanese Patent Application Laid-Open No. 1-228315, and FIG. 4 shows its operation.
[0006]
This programmable delay line device is provided with a control signal input logic gate for inputting a signal for changing the delay time, and a control signal D from an externally provided control circuit is provided to the control input logic gate. ₀ , D ₁ , and D ₂ are input, and the delay time is varied by a combination of a high potential control signal H and a low potential control signal L.
[0007]
This conventional programmable delay line device is not a TTL (Transistor-Transistor Logic) gate generally used for a control signal input logic gate, but has a high speed and can simultaneously output an output and an inverted output. ECL (Emitter Coupled Logic) gates E ₀ , E ₁ , and E ₂ are used, and four-input ECL gates F _{0 to} F ₆ are used as delay time selection logic gates.
[0008]
Control signals _{D 0,} D 1, _{D 2} for setting the supplied delay time control circuit is input, each ECL gate _{E 0,} the _E 1, E _2, these ECL gate _{E 0, E 1, E 2} An output signal and an inverted output signal are output.
[0009]
The output signal of the ECL gate E ₀ is input to the ECL gates C ₀ , C ₂ , C ₄ and F ₆ , and the inverted output signal is input to the ECL gates F ₁ , F ₃ , F ₅ and F ₇ .
The output signal of the ECL gate _{E 1} is input to the ECL gate _{F 0, F 1, F 4} , F 5, the inverted output signal is input to ECL gate _{F 2, F 3, F 6} , F 7.
The output signal of the ECL gate _{E 2} is inputted to the ECL gate _{F 0, F 1, F 2} , F 3, the inverted output signal is input to ECL gate _{F 4, F 5, F 6} , F 7.
Moreover, the delayed signal input OR gate _{B I} signal is input, the output signal is input to all of the ECL gate _F 0 to F _6.
[0010]
Is input to the input side of the delay element _DL 1 through DL ₇ to the inverted output signal is respectively connected in series from the ECL gate _F 0 to F ₆ is these delay time select logic gates, the delay by the delay element _DL 1 through DL ₇ The output signal is output from the delayed signal output NOR gate _BO .
[0011]
The operation of this conventional programmable delay line device will be described with reference to FIG.
In this figure, the portion where the H level signal exists is indicated by a thick solid line, the portion where the L level signal exists is indicated by a thin solid line, delay elements used are indicated by black triangles, and delay elements not used are indicated by white triangles.
[0012]
Since the logic gate used in this programmable delay line device is an ECL gate, the input signal is a negative logic pulse. The control signal _{D 0} inputted to the ECL gate _{E 0} is L, the control signal _{D 1} inputted to the ECL gate _{E 1} is a control signal input H, the ECL gate _{E 2} is described as a L.
[0013]
Since the control signal inputted to the ECL gate E ₀ is L, L is outputted as an output, H is output as an inverted output. As a result, L is input to the ECL gates F ₀ , F ₂ , F ₄ and F _6, and H is input to the ECL gates F ₁ , F ₃ , F ₅ and F ₇ .
[0014]
Since the control signal inputted to the ECL gate E ₁ is H, H is outputted as an output, L is output as an inverted output. As a result, H is input to the ECL gates F ₀ , F ₁ , F ₄ and F ₅ , and L is input to the ECL gates F ₂ , F ₃ , F ₆ and F ₇ .
[0015]
Since the control signal inputted to the ECL gate E ₂ is L, L is outputted as an output, H is output as an inverted output. As a result, L is input to the ECL gates F ₀ , F ₁ , F ₂ and F _3, and H is input to the ECL gates F ₄ , F ₅ , F ₆ and F ₇ .
[0016]
Since the signal inputted as a target of the delay is a negative logic pulse signal output from the OR gate B _I delay signal inputs are L, this L-level signal is input to all of the ECL gate F ₀ to F ₇ You.
[0017]
As a result, L as a control signal to the ECL gate F _0, H, L and input signal L is input, the inverted output L is output.
ECL gate _{F 1} H as the control signal, H, L and input signal L is input, the inverted output L is output.
L as ECL gate _F to the _second control signal, L, L and input signal L is input, the inverted output H is outputted.
ECL gate _{F 3} to H as the control signal, L, L and input signal L is input, the inverted output L is output.
ECL gate _{F 4} to L as the control signal, H, H and the input signal L is input, the inverted output L is output.
ECL gate _{F 5} to H as the control signal, H, H and the input signal L is input, the inverted output L is output.
L as a control signal to the ECL gate _{F 6,} L, H and the input signal L is input, the inverted output L is output.
ECL gate _{F 7} H as a control signal to, L, H and the input signal L is input, the inverted output L is output.
[0018]
Thus, H only from the ECL gate _{F 2} is output, from another ECL gate L is output. That is outputted through a delay element DL ₂ and DL ₁ when the negative logic pulse is input pulses from a ECL gate F ₂ are connected in series is output.
[0019]
In the above description, the case where D ₀ = L, D ₁ = H, and D ₂ = L has been described. However, when D ₀ = L, D ₁ = L, and D ₂ = L, the ECL gate F ₀ Pulse is output from
When D ₀ = H, D ₁ = L, and D ₂ = L, a pulse is output from the ECL gate F ₁ ,
_{D 0 = L, D 1 =} H, in case of _D 2 = L is output pulse from the ECL gate _{F 2,
D 0 = H, D 1 =} H, in case of _D 2 = L, the pulse from the ECL gate _{F 3} is output,
_{D 0 = L, D 1 =} L, in the case of _D 2 = H, the pulse from the ECL gate _{F 4} is output,
_{D 0 = H, D 1 =} L, in the case of _D 2 = H, the pulse from the ECL gate _{F 5} is outputted,
When D ₀ = L, D ₁ = H, and D ₂ = H, a pulse is output from the ECL gate F ₆ ,
_{D 0 = H, D 1 =} H, in case of _D 2 = H, the pulse from the ECL gate _{F 7} is output,
The delay amount is set by being output without passing through the delay elements or through some of the delay elements DL _{1 to} DL ₇ connected in series.
[0020]
In the conventional programmable delay line device configured as described above, it is necessary to externally supply control signals D ₀ , D ₁ , and D ₂ to set the delay amount. Therefore, as shown in the conventional example described with reference to FIGS. 3 and 4, a control circuit for generating a control signal only for setting the delay amount needs to be provided outside.
[0021]
However, in an actual device in which the delay line device is mounted, the delay amount due to the delay line is determined at the place where it is installed, and it is not necessary to be able to change it.
Therefore, the external control circuit provided only for setting the delay amount of the programmable delay line device is originally unnecessary, and reduction of such unnecessary external control circuit has been demanded.
[0022]
[Problems to be solved by the invention]
An object of the present invention is to provide a programmable delay line device capable of changing a delay amount without using an external control circuit for controlling a delay amount which is unavoidably provided although it is originally unnecessary. Is the subject.
[0023]
[Means for Solving the Problems]
SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention reduces an external control circuit by incorporating a control signal generation circuit into a programmable delay line device main body, that is, "changes a delay time by a control signal. A programmable delay line device having a logic gate for control signal input, wherein each bit of the logic gate for control input signal is connected to a high potential power line or a low potential power source line. A programmable delay line device connected to any one of the lines.
[0024]
[Action]
In the programmable delay line device of the present invention having the above configuration, the delay time is set by selecting and connecting each bit of the logic gate for the control input signal to either the high potential power line or the low potential power line. Is done.
[0025]
【Example】
An embodiment of the present invention will be described with reference to FIGS.
The programmable delay line device used in the embodiment described below is different from the conventional programmable delay line device described with reference to FIGS. 3 and 4, and is used as a logic gate for a rather special purpose. A programmable delay line device using a generally used TTL gate in place of the ECL gate used will be described.
[0026]
FIG. 1 is a logic circuit diagram of a programmable delay line device used in the present invention.
In this programmable delay line device, the control signal input logic gates in the prior art are ECL gates E0, E1, E2 capable of simultaneously outputting an output and an inverted output, whereas OR gates A0, A1. , A2 and inverters I0, I1, I2 for inverting the outputs of the OR gates A0, A1, A2, to obtain an output and an inverted output.
[0027]
Similarly, while the logic gates for selecting the delay time in the conventional example is ECL gate _F 0 to F ₆ having four inputs, and a NOR gate _C 0 -C ₆ having four inputs. The combination of these OR gates A ₀ , A ₁ , A ₂ and the inverters I ₀ , I ₁ , I ₂ and the NOR gates C ₀ -C ₆ comprise ECL gates E ₀ , E ₁ , E ₂ as in the prior art. and _F 0 to F goes without saying that it is possible to configure by _6.
[0028]
FIG. 2 shows an embodiment of the installed state of the programmable delay line device shown in FIG.
The programmable delay line device 1 shown here has a power input terminal V _CC , a ground terminal GND, an input terminal IN for inputting a signal to be delayed, and an output terminal for outputting a delayed signal, as shown in the figure. OUT is provided, and input terminals for inputting control signals D ₀ , D ₁ , and D ₂ are further provided.
[0029]
On the other hand, conductive patterns 2, 3 and 4 for providing control signals D ₀ , D ₁ and D ₂ are formed on a printed circuit board on which the programmable delay line device 1 is mounted, and the conductive patterns 2 and 4 are H The conductive pattern 3 is connected to a high-potential _VCC power supply for providing a level signal, and the conductive pattern 3 is connected to a low-potential _VEE power supply for providing an L-level signal.
[0030]
In printed circuit board having such a structure, OR gate A ₀ is the conductive pattern 2, OR gate A ₁ is the control signal D ₁ is inputted to the control signal D ₀ of the programmable delay line device 1 is input the conductive pattern 3, the control signal OR gate a ₂ which D ₂ is input is respectively connected to the conductive pattern 4.
[0031]
In this state, the control signal input OR gate A ₀ connected to the conductive pattern 2 is at H level, the control signal input OR gate A ₁ connected to the conductive pattern 3 is at L level, and connected control signal input OR gate a ₂ is at the H level.
[0032]
Therefore, the programmable delay line device 1 in such a connection state is provided with D ₀ = L, D ₁ = H, and D ₂ = L from the control circuit in the conventional programmable delay line device shown in FIG. becomes the same state as the control signal is inputted, the pulse output from the output selection NOR gate C ₂ is delayed by the delay element DL ₅ through DL _1, output from the OR gate B _O delay signal output.
[0033]
FIG. 1 shows this state. In order to match with the description of the conventional example, a minus pulse is used as an input pulse to be delayed. Further, similarly to FIG. 4 showing a conventional example, the control signal _{D 0} inputted to the OR gate _{A 0} is H, the control signal _{D 1} input to the OR gate _{A 1} is input L, the OR gate _{A 2} The control signal is H, the portion where the H level signal exists is a thick solid line, the portion where the L level signal exists is a thin solid line, the delay elements used are indicated by black triangles, and the unused delay elements are indicated by white triangles. I do.
[0034]
In this embodiment, the L level is set to the _VEE potential, but an appropriate low potential, for example, a ground potential can be used.
Also, the description has been given of the case where the control signal input OR gate is 3 and the delay element is 7, that is, 3-bit. However, if necessary, for example, the control signal input OR gate is 4 and the delay element is 15, that is, a 4-bit configuration or More configurations are possible.
[0035]
As described above, the signal input in the programmable delay line device of this embodiment is a negative pulse. If the pulse is positive pulse, instead of the OR gate B _I delay signal input to the NOR gate, it In other delayed signal output NOR gates B _O to the OR gate.
Further, similarly to the conventional programmable delay line device shown in FIG. 3, it is of course possible to configure the device with ECL instead of TTL.
[0036]
【The invention's effect】
The present invention configured as described above can provide the control signal input terminals D ₀ , D ₀ , D ₀ , D ₃ provided on a printed circuit board mounted when a programmable delay line device is mounted without separately providing a delay time control signal generation circuit. An arbitrary delay time can be easily set only by changing the conductive pattern to which D ₁ and D ₂ are connected.
[Brief description of the drawings]
FIG. 1 is a logic circuit diagram of a programmable delay line device used in an embodiment of the present invention.
FIG. 2 is a pattern diagram of an example of a programmable delay line circuit embodying the present invention.
FIG. 3 is a circuit diagram of a conventional programmable delay line device.
FIG. 4 is an explanatory diagram of the operation of a conventional programmable delay line circuit.
[Explanation of symbols]
A _{0 to} A ₂ OR gate for control signal input B _I OR gate for delay signal input B _O NOR gate for delay signal output C _{0 to} C ₇ NOR gates for delay time selection D _{0 to} D ₂ Control signals DL _{0 to} DL ₇ delay element _E 0 to E ₂ control signal input ECL gate _F 0 to F ₇ delay time selecting ECL gate 1 programmable delay line units 2, 3, 4 conductive pattern

Claims (2)

制御信号入力用論理ゲートを備え、前記制御信号入力用論理ゲートの各ビットが高電位電源線あるいは低電位電源線の何れかに接続されることにより遅延時間を変更することが可能なプログラマブル・ディレー・ライン遅延量変更回路であって、
前記プログラマブル・ディレー・ライン遅延量変更回路は、設定される遅延時間に応じて前記制御信号入力用論理ゲートの入力端子に必要な電位を供給するプリント基板上の導電パターンを有し、
前記導電パターン中のある導電パターンはＨレベル信号を与える高電位電源に接続され、
他の導電パターンはＬレベル信号を与える低電位電源に接続されている
プログラマブル・ディレー・ライン遅延量変更回路。A programmable delay having a control signal input logic gate, wherein each bit of the control signal input logic gate is connected to either a high-potential power supply line or a low-potential power supply line to change a delay time; A line delay amount changing circuit,
The programmable delay line delay amount changing circuit has a conductive pattern on a printed circuit board that supplies a necessary potential to an input terminal of the control signal input logic gate according to a set delay time ,
One of the conductive patterns is connected to a high-potential power supply that provides an H level signal;
The other conductive pattern is a programmable delay line delay amount changing circuit connected to a low potential power supply for providing an L level signal. 前記制御信号入力用論理ゲートが３個であり、前記導電パターンが３個である請求項１に記載のプログラマブル・ディレー・ライン遅延量変更回路。2. The programmable delay line delay amount changing circuit according to claim 1, wherein the number of the control signal input logic gates is three, and the number of the conductive patterns is three.

Images