JP3583646B2 - 位相同期回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、チャージポンプを有する位相同期回路（以下、ＰＬＬと称する）に係り、特に半導体集積回路上に集積した場合に問題となる浮遊容量とのチャージシェアに起因する漏れ電流により発生するジッタ（ＰＬＬ出力位相の基準クロックに対する揺らぎ）を低減できる位相同期回路に関する。
【０００２】
【従来の技術】
外部基準信号と位相同期を取るための回路として、ＰＬＬが広く用いられている。図２に示したように、一般的にＰＬＬは、位相比較器１１、チャージポンプ１２、ループフィルタ１３、電圧制御発振回路（以下、ＶＣＯと称する）１４、および、分周器１５から構成される。このＰＬＬの動作を説明すれば、以下のようになる。
【０００３】
ＰＬＬでは、分周器１５の出力ｆｐと外部からの基準クロックｆｒとの位相差を位相比較器１１にて検出する。ここで、位相比較器１１の出力ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢは外部からの基準クロックｆｒと分周器出力ｆｐとの間の位相差を示す信号である。分周器出力ｆｐに対して基準クロックｆｒの位相が進んでいる場合、ＵＰ＝１，ＵＰＢ＝０，ＤＮ＝０，ＤＮＢ＝１が出力される。一方、分周器出力ｆｐに対して基準クロックｆｒの位相が遅れている場合、ＵＰ＝０，ＵＰＢ＝１，ＤＮ＝１，ＤＮＢ＝０が出力される。このように、位相比較器出力のＵＰとＵＰＢ、ＤＮとＤＮＢとは互いに反転した信号となっている。
【０００４】
これらの位相比較器１１の出力信号は、チャージポンプ１２に入力される。チャージポンプ１２では、分周器出力ｆｐと外部からの基準クロックｆｒとの位相差に対応して、ループフィルタ１３に対して電荷の注入すなわち電流の注入（ＵＰ＝１，ＵＰＢ＝０のとき）、または、電荷の吸引すなわち電流の吸引（ＤＮ＝１，ＤＮＢ＝０のとき）が行われる。さらに、ループフィルタ１３において、チャージポンプの出力に対し帯域制限と雑音抑圧がなされる。
【０００５】
次に、ループフィルタ１３の出力ＶｌｐｆはＶＣＯ１４の周波数制御端子に接続され、ＰＬＬの出力周波数ｆｖｃｏを制御して外部基準クロック信号と位相同期をとっている。
【０００６】
最後に、ＶＣＯ１４の出力ｆｖｃｏは分周器１５において所定の分周比に分周され、分周器１５の出力ｆｐが前述した位相比較器１１の入力へ帰還される。
【０００７】
このようなＰＬＬのチャージポンプ１２を構成する電流源とスイッチの各接続部に、図３に示すように浮遊容量Ｃｓ１，Ｃｓ２が存在すると、次段に接続されるループフィルタ１３に用いられている容量Ｃｓ，Ｃｐ（図４参照）と、この浮遊容量Ｃｓ１，Ｃｓ２との間でチャージシェアが発生する。このチャージシェアにより、ループフィルタ側の容量Ｃｓ，Ｃｐに蓄積されている電荷が失われることが知られている。すなわち、リーク電流と等価な電流漏れを起こすことが知られている。そのため、ＰＬＬの出力にジッタが発生する問題がある。
【０００８】
このようなチャージシェアを緩和する手法として、１９９２年１１月発行のアイ・イー・イー・イー・ジャーナル・オブ・ソリッド−ステートサーキッツ、ＳＣ−２７巻の第１５９９頁〜第１６０７頁（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ＳＣ−２７， ｐｐ．１５９９−１６０７， Ｎｏｖｅｍｂｅｒ １９９２） に、演算増幅器を用いたチャージポンプの構成方法が記載されている。
【０００９】
図５に、演算増幅器を用いたチャージポンプの構成例を示す。このチャージポンプ１２は、電源に接続された第１の電流源１と接地電位に接続された第２の電流源２と、第１の電流源１に一端が接続された第１のスイッチＳ１および第２のスイッチＳ２と、第２の電流源２に一端が接続された第３のスイッチＳ３および第４のスイッチＳ４と、演算増幅器１６とから構成される。また、第１のスイッチＳ１と第３のスイッチＳ３の他端が互いに接続され、第２のスイッチＳ２と第４のスイッチＳ４の他端が互いに接続されている。さらに、第１のスイッチＳ１と第３のスイッチＳ３との接続点は演算増幅器１６の正入力端子に接続され、演算増幅器１６の出力は負入力端子に接続されるとともに、第２のスイッチＳ２と第４のスイッチＳ４との接続点に接続されている。
【００１０】
このように構成することにより、スイッチＳ２とスイッチＳ４との接続部の電位は、電圧利得が１の電圧フォロワとして動作する演算増幅器１６により制御されるので、常にチャージポンプ１２の出力、すなわち、チャージポンプ出力を帯域制限及び雑音抑圧したループフィルタ１３の出力Ｖｌｐｆの電位と一致する。
【００１１】
さらに、スイッチＳ１とスイッチＳ２は逆極性の制御信号ＵＰとＵＰＢによりオン・オフ状態が切替えられるので、電流源１はオフすることなく常に一定の電流値となる。同様に、スイッチＳ３とスイッチＳ４も逆極性の制御信号ＤＮとＤＮＢによりオン・オフ状態が切替えられるので、電流源２はオフすることなく常に一定の電流値となる。
【００１２】
したがって、見掛け上浮遊容量Ｃｓ１が接続される電流源１とスイッチＳ１との接続点の電位、および、浮遊容量Ｃｓ２が見掛け上接続される電流源２とスイッチＳ３との接続点の電位は、チャージポンプ１２のスイッチの切替状態に依存することなく常に一定の電位を保つことになる。そのため、浮遊容量Ｃｓ１，Ｃｓ２が例え存在したとしても、それらの浮遊容量を介してループフィルタ１３の容量Ｃｓ，Ｃｐとの電荷のやりとりは発生しないので、ＰＬＬ出力のジッタの原因となるチャージシェアによる電荷の漏れ、すなわちチャージシェアによるリーク電流を緩和することができる。
【００１３】
【発明が解決しようとする課題】
前述した演算増幅器を用いたチャージポンプによれば、浮遊容量によるチャージシェアの影響を緩和できるため、ＰＬＬ出力のジッタを低減することが可能である。ところで、近年、マイクロプロセッサを内蔵した電子機器の電源電圧の低電圧化、低消費電力化、および高周波化に伴って、これら電子機器に内蔵されるマイクロプロセッサにおいて、外部基準クロック信号と内部クロック信号との位相同期を取るために用いられるＰＬＬにも、低電圧動作と高周波動作が必要になってきている。特に、ＰＬＬにおいては、低電圧・低電流におけるループ帯域の広帯域化が求められており、このような要求に対応する場合を考慮すると、前述した演算増幅器には、低電流で、電源電圧が低い場合、例えば１００μＡ程度で、１．４Ｖ〜２．０Ｖ程度の電圧でも、チャージポンプの出力電圧範囲を十分指し示せるだけの広い出力ダイナミックレンジ特性を有することが必要である。
【００１４】
ＣＭＯＳ集積回路を用いて演算増幅器を構成する場合、このようなＰＬＬ出力のジッタ低減に用いるためのダイナミックレンジの広い演算増幅器を得るには、グレイ／メイヤー著「超ＬＳＩのためのアナログ集積回路設計技術（下）」（培風館１９９０年１２月１５日発行）、３１７ページ、図１２．３２に記載されているような２段増幅器構成の適用が必要となる。
【００１５】
しかし、このような２段増幅器構成の演算増幅器を安定に動作させるには、位相補償回路が必要となり、位相補償を行う容量を付加するためにに大きな面積を占有するばかりでなく、位相補償を行うために帯域制限されることになる。このため、ＰＬＬのループ帯域の広帯域化に不利となる。すなわち、ＰＬＬの雑音抑圧に不利となる。
【００１６】
そこで、本発明の目的は、低電圧電源で動作するＰＬＬ出力のジッタを低減すると共に、ループ帯域の広帯域化を可能にした位相同期回路を提供することにある。
【００１７】
また、このような低電源電圧で動作する位相同期回路に使用可能な、位相補償容量を必要とせずにチップ占有面積が小さく、かつ、広い出力ダイナミックレンジ特性を有するチャージポンプを提供することも本発明の目的とする。
【００１８】
【課題を解決するための手段】
前述した課題を解決するために、本発明に係る位相同期回路は、２つの入力信号の位相差を検出する位相比較器と、位相比較器出力に対応して電荷の注入または吸引を行うチャージポンプと、チャージポンプ出力を帯域制限するループフィルタと、ループフィルタ出力を制御信号として発振周波数を制御できる電圧制御発振器と、この電圧制御発振器の出力を分周する分周器とを有し、分周器出力が位相比較器の一方の入力となるように構成した位相同期回路において、次のように上記チャージポンプを構成することを特徴とするものである。
【００１９】
すなわち、一端が電源に接続された第１の電流源と、第１の電流源の他端に一端が接続される第１および第２のスイッチと、一端が接地電位に接続された第２の電流源と、第２の電流源の他端に一端が接続される第３および第４のスイッチと、一端が電源に接続された第３の電流源と、第３の電流源の他端に一端が接続される第５のスイッチと、一端が接地電位に接続された第４の電流源と、第４の電流源の他端に一端が接続される第６のスイッチと、および、演算増幅器とから構成され、演算増幅器の正入力端子に第１のスイッチの他端と第３のスイッチの他端が接続され、演算増幅器の出力に第２、第４、第５、第６のスイッチの各々の他端が接続され、さらに、演算増幅器の出力と負入力端子とが接続される構成としたチャージポンプである。
【００２０】
この場合、前記演算増幅器は、２つの同一の形状を持つ第１の導電性を有する第１および第２のトランジスタと、２つの同一の形状を持つ第２の導電性を有する第３および第４のトランジスタと、前記第１および第２のトランジスタの一方の電極同士を互いに接続した接続点と接地電位との間に接続した電流源とからなり、前記第３のトランジスタと第４のトランジスタによりカレントミラー回路を構成すると共に、前記第３および第４のトランジスタの他方の電極を前記第１および第２のトランジスタの他方の電極にそれぞれ接続するように構成すれば好適である。
【００２１】
また、前記第１の電流源の電流値と第２の電流源の電流値と第３の電流源の電流値と第４の電流源の電流値を等しく設定すれば好適である。
【００２２】
さらに、前記位相同期回路のチャージポンプを構成する第１のスイッチを位相
比較器からの電荷注入信号によりオンするトランジスタ、第２のスイッチを位相
比較器からの電荷注入信号によりオフするトランジスタ、第３のスイッチを位相
比較器からの電荷吸引信号によりオンするトランジスタ、第４のスイッチを位相
比較器からの電荷吸引信号によりオフするトランジスタ、第５のスイッチを位相
比較器からの電荷吸引信号によりオフするトランジスタ、第６のスイッチを位相
比較器からの電荷注入信号によりオフするトランジスタとすれば好適である。
【００２３】
【発明の実施の形態】
次に、本発明に係る位相同期回路の好適な実施形態について、具体的な実施例を用いて添付図面を参照しながら以下詳細に説明する。なお、図５に示した従来例の構成部分と同様の構成部分には、同じ参照符号を付して説明する。
【００２４】
本実施例におけるＰＬＬは、図２に示した従来例の構成と同様に、位相比較器１１、チャージポンプ１２、ループフィルタ１３、ＶＣＯ１４、および、分周器１５のブロックから構成されるが、従来例と異なり、チャージポンプ１２を図１に示したように構成する。すなわち、チャージポンプ１２を４つの電流源１〜４と、位相比較器１１の出力信号ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢによってオン・オフが行われる６個のスイッチＳ１〜Ｓ６と、１段増幅器で構成した演算増幅器１０から構成する。
【００２５】
ここで、スイッチ記号として、矢印（→）と信号名とを組合わせた形で表記しているが、これは、該当する信号が１のときにオン状態となるスイッチを表すこととする。例えば、スイッチＳ１は矢印のところにＵＰと記載されているので、ＵＰ＝１のときにオン状態となることを示している。
【００２６】
本実施例におけるチャージポンプ１２は、電源ＶＤＤに接続された第１の電流源１と、この第１の電流源１に接続され、ＵＰ＝１のときオン状態となる第１のスイッチＳ１と、第１の電流源１に接続され、ＵＰＢ＝１のときオン状態となる第２のスイッチＳ２と、接地電位に接続された第２の電流源２と、この第２の電流源２に接続され、ＤＮ＝１のときオン状態となる第３のスイッチＳ３と、第２の電流源２に接続され、ＤＮＢ＝１のときオン状態となる第４のスイッチＳ４と、電源ＶＤＤに接続された第３の電流源３と、この第３の電流源３に接続され、ＤＮＢ＝１のときオンとなる第５のスイッチＳ５と、接地電位に接続された第４の電流源４と、この第４の電流源４に接続され、ＵＰＢ＝１のときオン状態となる第６のスイッチＳ６と、および、後述する１段増幅器からなる演算増幅器１０とから構成される。
【００２７】
チャージポンプ１２の出力は、第１と第３のスイッチＳ１，Ｓ３の接続点から得られる。位相比較器１１の出力信号ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢに対応して演算増幅器１０の出力に接続される電流源１〜４がスイッチＳ１〜Ｓ６により変更される構成となっている。これらの電流源とスイッチを用いた演算増幅器１０の動作については、後述する。
【００２８】
次に、ループフィルタ１３は、図４に示すような抵抗ＲｓとキャパシタＣｐとの直列接続した回路とキャパシタＣｓとの並列接続した回路から構成される。なお、このループフィルタは図４に示すような構成以外にもラグ・リード型など良く知られた回路構成であってもよい。
【００２９】
最後に、ＶＣＯ１４の出力はＰＬＬ出力（ｆｖｃｏ）となるとともに、分周器１５に入力され、位相比較器１１の一方の入力（ｆｐ）となる。
【００３０】
以上のような構成において、チャージポンプ１２の各スイッチＳ１〜Ｓ６は、位相比較器１１の出力状態により選択され、４つの電流源１〜４とループフィルタ１３との接続関係が変化する。
【００３１】
図６〜図９に、位相比較器１１の出力ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢに対するスイッチの接続関係を示す。図６は各出力が、ＵＰ＝１，ＵＰＢ＝０，ＤＮ＝１，ＤＮＢ＝０の場合、図７は各出力が、ＵＰ＝０，ＵＰＢ＝１，ＤＮ＝１，ＤＮＢ＝０の場合、図８は各出力が、ＵＰ＝１，ＵＰＢ＝０，ＤＮ＝０，ＤＮＢ＝１の場合、図９は各出力が、ＵＰ＝０，ＵＰＢ＝１，ＤＮ＝０，ＤＮＢ＝１の場合のチャージポンプ１２を構成する各スイッチの選択と電流源との接続状態を表している。ここで、接続されないスイッチと電流源の図示は省略した。
【００３２】
図６に示した接続状態は、位相比較器１１がリセットされるときに起こる過渡的な状態である。この状態では、ＵＰ信号とＤＮ信号が同時に出力される。このとき、スイッチＳ１とスイッチＳ３がオン状態となるため、電流源１と電流源２が接続され、Ｉｕｐ＝Ｉｄｎであるので、チャージポンプ１２から出力される電流は０となる。
【００３３】
図７に示した接続状態は、位相比較器１１から周波数低下を意味するＤＮ信号が出力された状態である。スイッチＳ２，Ｓ３，Ｓ６がオン状態となるので、電流源１と電流源４が接続され、電流源２がチャージポンプ出力Ｖｌｐｆへ接続される。したがって、次段のループフィルタ１３から電流を吸引し、電圧が低下するので、ＶＣＯ１４の発振周波数が低下する。また、この状態では演算増幅器１０の正入力端子はＶｌｐｆに、出力は電流源１と電流源４の接続点に接続され、チャージポンプ出力の電位と一致する。
【００３４】
図８に示した接続状態は、位相比較器１１から周波数上昇を意味するＵＰ信号が出力された状態である。スイッチＳ１，Ｓ４，Ｓ５がオン状態となるので、電流源３と電流源２が接続され、電流源１がチャージポンプ出力Ｖｌｐｆへ接続される。したがって、次段のループフィルタ１３へ電流が注入され、電圧が上昇するので、ＶＣＯ１４の発振周波数が上がる。また、この状態では演算増幅器１０の正入力端子はＶｌｐｆに、出力は電流源３と電流源２の接続点に接続され、チャージポンプ出力の電位と一致する。
【００３５】
図９に示した接続状態は、位相比較器１１が待機している状態である。この状態では、ＵＰ信号とＤＮ信号ともに出力されない。このとき、スイッチＳ１とスイッチＳ３がオフ状態となるため、ループフィルタ１３への電流は０となる。また、電流源１〜４はスイッチＳ３〜Ｓ６がオン状態となるため互いに接続され、さらに、演算増幅器１０によりそれらの接続点はＶｌｐｆと等しい電位に制御される。
【００３６】
本実施例のＰＬＬにおけるチャージポンプ１２は、位相比較器１１の出力に対応して、以上のような動作を行う。ここで、重要な点はチャージポンプ１２を構成する電流源１，２に寄生する浮遊容量Ｃｓ１，Ｃｓ２の接続点の電位が変化しないことである。図６〜図９に示したように、位相比較器１１の出力の全状態において、演算増幅器１０の出力が電流源１，２に寄生する浮遊容量Ｃｓ１，Ｃｓ２の接続点の電位を制御するので、常にチャージポンプ１２出力と一致させることができる。
【００３７】
図１０に本実施例に用いた演算増幅器１６の構成を示す。演算増幅器１０は、電流源２１と、正入力端子Ｖ（＋）をゲート入力とする第１のＭＯＳトランジスタ１９と、第１のＭＯＳトランジスタ１９と等しい形状を持ち、第１のＭＯＳトランジスタ１９のソースと接続され、その接続点に電流源２１が接続される第２のＭＯＳトランジスタ２０と、さらに、第１のＭＯＳトランジスタ１９のドレインにドレインとゲートが接続され、しかも、ソースが電源ＶＤＤに接続された第３のＭＯＳトランジスタ１７と、第３のＭＯＳトランジスタ１７と同一形状で、しかも、ゲートを共有し、ソースは電源ＶＤＤに、ドレインは第２のＭＯＳトランジスタ２０のドレインに接続される第４のＭＯＳトランジスタ１８とから構成される。
【００３８】
図１０の構成は良く知られた差動回路を基本としており、出力Ｖｏｕｔと負入力端子Ｖｉｎ（−）とが接続されている利得１のバッファ回路を構成している。したがって、演算増幅器１０の出力は正入力端子Ｖｉｎ（＋）であるＶｌｐｆの電圧と常に一致するように制御される。
【００３９】
また、負荷が接続されているときの演算増幅器の出力には、図７〜図９に示すように、常に電流源が接続される構成となるので、出力信号を十分駆動することができる。すなわち、１段増幅器からなる演算増幅器を用いて広い出力ダイナミックレンジのチャージポンプを得ることができる。
【００４０】
ここで、１段増幅器構成の演算増幅器を用いて従来例の図５に示したチャージポンプを構成する場合、ＣＭＯＳトランジスタの飽和電圧をＶｄｓａｔ、しきい値電圧をＶｔｈ、電源電圧をＶＤＤとすれば、演算増幅器の出力端には電源側の電流源か接地側の電流源のいずれか一方が接続されるから，可能な出力電圧範囲は、（Ｖｄｓａｔ＋Ｖｔｈ）から（ＶＤＤ−Ｖｄｓａｔ）までとなる。ＶＤＤ＝１．４Ｖ程度の低電源電圧のもとでは、例えばＶｄｓａｔ＝０．３Ｖ、Ｖｔｈ＝０．５Ｖとすると、０．８Ｖ〜１．１Ｖの範囲となる。すなわち、０．３Ｖ程度のダイナミックレンジしかとれない。
【００４１】
これに対して、本実施例の１段増幅器構成の演算増幅器を用いたチャージポンプの場合には、演算増幅器の出力には常に電源側と接地側の電流源が接続されるので、電源側と接地側の電流源に用いるＣＭＯＳトランジスタの飽和電圧Ｖｄｓａｔの損失だけとなる。したがって、演算増幅器の出力端の可能な出力電圧範囲は、Ｖｄｓａｔから（ＶＤＤ−Ｖｄｓａｔ）まで、すなわち、０．３Ｖ〜１．１Ｖの範囲となる。０．８Ｖ程度の従来例よりも広いダイナミックレンジが得られる。
【００４２】
また、演算増幅器が１段増幅器構成なので位相補償容量が必要なく、帯域制限されないので、１．４Ｖ、１００μＡ程度の条件でも、本実施例のチャージポンプは１０ＭＨｚを超える高速動作が可能である。なお、本実施例のチャージポンプは、動作条件を低電圧・低電流に限ったものではなく、チャージポンプで使用する演算増幅器の動作条件を、例えば５Ｖ，１ｍＡとしても広いダイナミックレンジで動作することは言うまでもない。
【００４３】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００４４】
【発明の効果】
本発明によれば、演算増幅器の出力に負荷が接続されている場合は、必ず、電流源が接続されるようにスイッチが切替えられるため、図１０に示すような１段構成の演算増幅器を用いても浮遊容量へのチャージのやりとりを抑圧できる制御が実現できる。これにより、ダイナミックレンジを広くするために２段構成の演算増幅器を用いた場合に、従来必要であった位相補償回路が不要となり、集積回路上の占有面積低減が図れる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬで用いるチャージポンプの構成例を示す回路図である。
【図２】一般的なＰＬＬの構成を示すブロック図である。
【図３】従来のチャージポンプの構成例を示す回路図である。
【図４】ループフィルタの構成例を示す回路図である。
【図５】従来の演算増幅器を用いたチャージポンプの構成例を示す回路図である。
【図６】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図７】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図８】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図９】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図１０】１段構成の演算増幅器の構成例を示す回路図である。
【符号の説明】
１〜４，２１…電流源、１０…演算増幅器、１１…位相比較器、１２…チャージポンプ、１３…ループフィルタ、１４…電圧制御発振回路（ＶＣＯ）、１５…分周器、１６…演算増幅器、１７〜２０…ＭＯＳトランジスタ、Ｓ１〜Ｓ６…スイッチ。
【発明の属する技術分野】
本発明は、チャージポンプを有する位相同期回路（以下、ＰＬＬと称する）に係り、特に半導体集積回路上に集積した場合に問題となる浮遊容量とのチャージシェアに起因する漏れ電流により発生するジッタ（ＰＬＬ出力位相の基準クロックに対する揺らぎ）を低減できる位相同期回路に関する。
【０００２】
【従来の技術】
外部基準信号と位相同期を取るための回路として、ＰＬＬが広く用いられている。図２に示したように、一般的にＰＬＬは、位相比較器１１、チャージポンプ１２、ループフィルタ１３、電圧制御発振回路（以下、ＶＣＯと称する）１４、および、分周器１５から構成される。このＰＬＬの動作を説明すれば、以下のようになる。
【０００３】
ＰＬＬでは、分周器１５の出力ｆｐと外部からの基準クロックｆｒとの位相差を位相比較器１１にて検出する。ここで、位相比較器１１の出力ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢは外部からの基準クロックｆｒと分周器出力ｆｐとの間の位相差を示す信号である。分周器出力ｆｐに対して基準クロックｆｒの位相が進んでいる場合、ＵＰ＝１，ＵＰＢ＝０，ＤＮ＝０，ＤＮＢ＝１が出力される。一方、分周器出力ｆｐに対して基準クロックｆｒの位相が遅れている場合、ＵＰ＝０，ＵＰＢ＝１，ＤＮ＝１，ＤＮＢ＝０が出力される。このように、位相比較器出力のＵＰとＵＰＢ、ＤＮとＤＮＢとは互いに反転した信号となっている。
【０００４】
これらの位相比較器１１の出力信号は、チャージポンプ１２に入力される。チャージポンプ１２では、分周器出力ｆｐと外部からの基準クロックｆｒとの位相差に対応して、ループフィルタ１３に対して電荷の注入すなわち電流の注入（ＵＰ＝１，ＵＰＢ＝０のとき）、または、電荷の吸引すなわち電流の吸引（ＤＮ＝１，ＤＮＢ＝０のとき）が行われる。さらに、ループフィルタ１３において、チャージポンプの出力に対し帯域制限と雑音抑圧がなされる。
【０００５】
次に、ループフィルタ１３の出力ＶｌｐｆはＶＣＯ１４の周波数制御端子に接続され、ＰＬＬの出力周波数ｆｖｃｏを制御して外部基準クロック信号と位相同期をとっている。
【０００６】
最後に、ＶＣＯ１４の出力ｆｖｃｏは分周器１５において所定の分周比に分周され、分周器１５の出力ｆｐが前述した位相比較器１１の入力へ帰還される。
【０００７】
このようなＰＬＬのチャージポンプ１２を構成する電流源とスイッチの各接続部に、図３に示すように浮遊容量Ｃｓ１，Ｃｓ２が存在すると、次段に接続されるループフィルタ１３に用いられている容量Ｃｓ，Ｃｐ（図４参照）と、この浮遊容量Ｃｓ１，Ｃｓ２との間でチャージシェアが発生する。このチャージシェアにより、ループフィルタ側の容量Ｃｓ，Ｃｐに蓄積されている電荷が失われることが知られている。すなわち、リーク電流と等価な電流漏れを起こすことが知られている。そのため、ＰＬＬの出力にジッタが発生する問題がある。
【０００８】
このようなチャージシェアを緩和する手法として、１９９２年１１月発行のアイ・イー・イー・イー・ジャーナル・オブ・ソリッド−ステートサーキッツ、ＳＣ−２７巻の第１５９９頁〜第１６０７頁（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ＳＣ−２７， ｐｐ．１５９９−１６０７， Ｎｏｖｅｍｂｅｒ １９９２） に、演算増幅器を用いたチャージポンプの構成方法が記載されている。
【０００９】
図５に、演算増幅器を用いたチャージポンプの構成例を示す。このチャージポンプ１２は、電源に接続された第１の電流源１と接地電位に接続された第２の電流源２と、第１の電流源１に一端が接続された第１のスイッチＳ１および第２のスイッチＳ２と、第２の電流源２に一端が接続された第３のスイッチＳ３および第４のスイッチＳ４と、演算増幅器１６とから構成される。また、第１のスイッチＳ１と第３のスイッチＳ３の他端が互いに接続され、第２のスイッチＳ２と第４のスイッチＳ４の他端が互いに接続されている。さらに、第１のスイッチＳ１と第３のスイッチＳ３との接続点は演算増幅器１６の正入力端子に接続され、演算増幅器１６の出力は負入力端子に接続されるとともに、第２のスイッチＳ２と第４のスイッチＳ４との接続点に接続されている。
【００１０】
このように構成することにより、スイッチＳ２とスイッチＳ４との接続部の電位は、電圧利得が１の電圧フォロワとして動作する演算増幅器１６により制御されるので、常にチャージポンプ１２の出力、すなわち、チャージポンプ出力を帯域制限及び雑音抑圧したループフィルタ１３の出力Ｖｌｐｆの電位と一致する。
【００１１】
さらに、スイッチＳ１とスイッチＳ２は逆極性の制御信号ＵＰとＵＰＢによりオン・オフ状態が切替えられるので、電流源１はオフすることなく常に一定の電流値となる。同様に、スイッチＳ３とスイッチＳ４も逆極性の制御信号ＤＮとＤＮＢによりオン・オフ状態が切替えられるので、電流源２はオフすることなく常に一定の電流値となる。
【００１２】
したがって、見掛け上浮遊容量Ｃｓ１が接続される電流源１とスイッチＳ１との接続点の電位、および、浮遊容量Ｃｓ２が見掛け上接続される電流源２とスイッチＳ３との接続点の電位は、チャージポンプ１２のスイッチの切替状態に依存することなく常に一定の電位を保つことになる。そのため、浮遊容量Ｃｓ１，Ｃｓ２が例え存在したとしても、それらの浮遊容量を介してループフィルタ１３の容量Ｃｓ，Ｃｐとの電荷のやりとりは発生しないので、ＰＬＬ出力のジッタの原因となるチャージシェアによる電荷の漏れ、すなわちチャージシェアによるリーク電流を緩和することができる。
【００１３】
【発明が解決しようとする課題】
前述した演算増幅器を用いたチャージポンプによれば、浮遊容量によるチャージシェアの影響を緩和できるため、ＰＬＬ出力のジッタを低減することが可能である。ところで、近年、マイクロプロセッサを内蔵した電子機器の電源電圧の低電圧化、低消費電力化、および高周波化に伴って、これら電子機器に内蔵されるマイクロプロセッサにおいて、外部基準クロック信号と内部クロック信号との位相同期を取るために用いられるＰＬＬにも、低電圧動作と高周波動作が必要になってきている。特に、ＰＬＬにおいては、低電圧・低電流におけるループ帯域の広帯域化が求められており、このような要求に対応する場合を考慮すると、前述した演算増幅器には、低電流で、電源電圧が低い場合、例えば１００μＡ程度で、１．４Ｖ〜２．０Ｖ程度の電圧でも、チャージポンプの出力電圧範囲を十分指し示せるだけの広い出力ダイナミックレンジ特性を有することが必要である。
【００１４】
ＣＭＯＳ集積回路を用いて演算増幅器を構成する場合、このようなＰＬＬ出力のジッタ低減に用いるためのダイナミックレンジの広い演算増幅器を得るには、グレイ／メイヤー著「超ＬＳＩのためのアナログ集積回路設計技術（下）」（培風館１９９０年１２月１５日発行）、３１７ページ、図１２．３２に記載されているような２段増幅器構成の適用が必要となる。
【００１５】
しかし、このような２段増幅器構成の演算増幅器を安定に動作させるには、位相補償回路が必要となり、位相補償を行う容量を付加するためにに大きな面積を占有するばかりでなく、位相補償を行うために帯域制限されることになる。このため、ＰＬＬのループ帯域の広帯域化に不利となる。すなわち、ＰＬＬの雑音抑圧に不利となる。
【００１６】
そこで、本発明の目的は、低電圧電源で動作するＰＬＬ出力のジッタを低減すると共に、ループ帯域の広帯域化を可能にした位相同期回路を提供することにある。
【００１７】
また、このような低電源電圧で動作する位相同期回路に使用可能な、位相補償容量を必要とせずにチップ占有面積が小さく、かつ、広い出力ダイナミックレンジ特性を有するチャージポンプを提供することも本発明の目的とする。
【００１８】
【課題を解決するための手段】
前述した課題を解決するために、本発明に係る位相同期回路は、２つの入力信号の位相差を検出する位相比較器と、位相比較器出力に対応して電荷の注入または吸引を行うチャージポンプと、チャージポンプ出力を帯域制限するループフィルタと、ループフィルタ出力を制御信号として発振周波数を制御できる電圧制御発振器と、この電圧制御発振器の出力を分周する分周器とを有し、分周器出力が位相比較器の一方の入力となるように構成した位相同期回路において、次のように上記チャージポンプを構成することを特徴とするものである。
【００１９】
すなわち、一端が電源に接続された第１の電流源と、第１の電流源の他端に一端が接続される第１および第２のスイッチと、一端が接地電位に接続された第２の電流源と、第２の電流源の他端に一端が接続される第３および第４のスイッチと、一端が電源に接続された第３の電流源と、第３の電流源の他端に一端が接続される第５のスイッチと、一端が接地電位に接続された第４の電流源と、第４の電流源の他端に一端が接続される第６のスイッチと、および、演算増幅器とから構成され、演算増幅器の正入力端子に第１のスイッチの他端と第３のスイッチの他端が接続され、演算増幅器の出力に第２、第４、第５、第６のスイッチの各々の他端が接続され、さらに、演算増幅器の出力と負入力端子とが接続される構成としたチャージポンプである。
【００２０】
この場合、前記演算増幅器は、２つの同一の形状を持つ第１の導電性を有する第１および第２のトランジスタと、２つの同一の形状を持つ第２の導電性を有する第３および第４のトランジスタと、前記第１および第２のトランジスタの一方の電極同士を互いに接続した接続点と接地電位との間に接続した電流源とからなり、前記第３のトランジスタと第４のトランジスタによりカレントミラー回路を構成すると共に、前記第３および第４のトランジスタの他方の電極を前記第１および第２のトランジスタの他方の電極にそれぞれ接続するように構成すれば好適である。
【００２１】
また、前記第１の電流源の電流値と第２の電流源の電流値と第３の電流源の電流値と第４の電流源の電流値を等しく設定すれば好適である。
【００２２】
さらに、前記位相同期回路のチャージポンプを構成する第１のスイッチを位相
比較器からの電荷注入信号によりオンするトランジスタ、第２のスイッチを位相
比較器からの電荷注入信号によりオフするトランジスタ、第３のスイッチを位相
比較器からの電荷吸引信号によりオンするトランジスタ、第４のスイッチを位相
比較器からの電荷吸引信号によりオフするトランジスタ、第５のスイッチを位相
比較器からの電荷吸引信号によりオフするトランジスタ、第６のスイッチを位相
比較器からの電荷注入信号によりオフするトランジスタとすれば好適である。
【００２３】
【発明の実施の形態】
次に、本発明に係る位相同期回路の好適な実施形態について、具体的な実施例を用いて添付図面を参照しながら以下詳細に説明する。なお、図５に示した従来例の構成部分と同様の構成部分には、同じ参照符号を付して説明する。
【００２４】
本実施例におけるＰＬＬは、図２に示した従来例の構成と同様に、位相比較器１１、チャージポンプ１２、ループフィルタ１３、ＶＣＯ１４、および、分周器１５のブロックから構成されるが、従来例と異なり、チャージポンプ１２を図１に示したように構成する。すなわち、チャージポンプ１２を４つの電流源１〜４と、位相比較器１１の出力信号ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢによってオン・オフが行われる６個のスイッチＳ１〜Ｓ６と、１段増幅器で構成した演算増幅器１０から構成する。
【００２５】
ここで、スイッチ記号として、矢印（→）と信号名とを組合わせた形で表記しているが、これは、該当する信号が１のときにオン状態となるスイッチを表すこととする。例えば、スイッチＳ１は矢印のところにＵＰと記載されているので、ＵＰ＝１のときにオン状態となることを示している。
【００２６】
本実施例におけるチャージポンプ１２は、電源ＶＤＤに接続された第１の電流源１と、この第１の電流源１に接続され、ＵＰ＝１のときオン状態となる第１のスイッチＳ１と、第１の電流源１に接続され、ＵＰＢ＝１のときオン状態となる第２のスイッチＳ２と、接地電位に接続された第２の電流源２と、この第２の電流源２に接続され、ＤＮ＝１のときオン状態となる第３のスイッチＳ３と、第２の電流源２に接続され、ＤＮＢ＝１のときオン状態となる第４のスイッチＳ４と、電源ＶＤＤに接続された第３の電流源３と、この第３の電流源３に接続され、ＤＮＢ＝１のときオンとなる第５のスイッチＳ５と、接地電位に接続された第４の電流源４と、この第４の電流源４に接続され、ＵＰＢ＝１のときオン状態となる第６のスイッチＳ６と、および、後述する１段増幅器からなる演算増幅器１０とから構成される。
【００２７】
チャージポンプ１２の出力は、第１と第３のスイッチＳ１，Ｓ３の接続点から得られる。位相比較器１１の出力信号ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢに対応して演算増幅器１０の出力に接続される電流源１〜４がスイッチＳ１〜Ｓ６により変更される構成となっている。これらの電流源とスイッチを用いた演算増幅器１０の動作については、後述する。
【００２８】
次に、ループフィルタ１３は、図４に示すような抵抗ＲｓとキャパシタＣｐとの直列接続した回路とキャパシタＣｓとの並列接続した回路から構成される。なお、このループフィルタは図４に示すような構成以外にもラグ・リード型など良く知られた回路構成であってもよい。
【００２９】
最後に、ＶＣＯ１４の出力はＰＬＬ出力（ｆｖｃｏ）となるとともに、分周器１５に入力され、位相比較器１１の一方の入力（ｆｐ）となる。
【００３０】
以上のような構成において、チャージポンプ１２の各スイッチＳ１〜Ｓ６は、位相比較器１１の出力状態により選択され、４つの電流源１〜４とループフィルタ１３との接続関係が変化する。
【００３１】
図６〜図９に、位相比較器１１の出力ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢに対するスイッチの接続関係を示す。図６は各出力が、ＵＰ＝１，ＵＰＢ＝０，ＤＮ＝１，ＤＮＢ＝０の場合、図７は各出力が、ＵＰ＝０，ＵＰＢ＝１，ＤＮ＝１，ＤＮＢ＝０の場合、図８は各出力が、ＵＰ＝１，ＵＰＢ＝０，ＤＮ＝０，ＤＮＢ＝１の場合、図９は各出力が、ＵＰ＝０，ＵＰＢ＝１，ＤＮ＝０，ＤＮＢ＝１の場合のチャージポンプ１２を構成する各スイッチの選択と電流源との接続状態を表している。ここで、接続されないスイッチと電流源の図示は省略した。
【００３２】
図６に示した接続状態は、位相比較器１１がリセットされるときに起こる過渡的な状態である。この状態では、ＵＰ信号とＤＮ信号が同時に出力される。このとき、スイッチＳ１とスイッチＳ３がオン状態となるため、電流源１と電流源２が接続され、Ｉｕｐ＝Ｉｄｎであるので、チャージポンプ１２から出力される電流は０となる。
【００３３】
図７に示した接続状態は、位相比較器１１から周波数低下を意味するＤＮ信号が出力された状態である。スイッチＳ２，Ｓ３，Ｓ６がオン状態となるので、電流源１と電流源４が接続され、電流源２がチャージポンプ出力Ｖｌｐｆへ接続される。したがって、次段のループフィルタ１３から電流を吸引し、電圧が低下するので、ＶＣＯ１４の発振周波数が低下する。また、この状態では演算増幅器１０の正入力端子はＶｌｐｆに、出力は電流源１と電流源４の接続点に接続され、チャージポンプ出力の電位と一致する。
【００３４】
図８に示した接続状態は、位相比較器１１から周波数上昇を意味するＵＰ信号が出力された状態である。スイッチＳ１，Ｓ４，Ｓ５がオン状態となるので、電流源３と電流源２が接続され、電流源１がチャージポンプ出力Ｖｌｐｆへ接続される。したがって、次段のループフィルタ１３へ電流が注入され、電圧が上昇するので、ＶＣＯ１４の発振周波数が上がる。また、この状態では演算増幅器１０の正入力端子はＶｌｐｆに、出力は電流源３と電流源２の接続点に接続され、チャージポンプ出力の電位と一致する。
【００３５】
図９に示した接続状態は、位相比較器１１が待機している状態である。この状態では、ＵＰ信号とＤＮ信号ともに出力されない。このとき、スイッチＳ１とスイッチＳ３がオフ状態となるため、ループフィルタ１３への電流は０となる。また、電流源１〜４はスイッチＳ３〜Ｓ６がオン状態となるため互いに接続され、さらに、演算増幅器１０によりそれらの接続点はＶｌｐｆと等しい電位に制御される。
【００３６】
本実施例のＰＬＬにおけるチャージポンプ１２は、位相比較器１１の出力に対応して、以上のような動作を行う。ここで、重要な点はチャージポンプ１２を構成する電流源１，２に寄生する浮遊容量Ｃｓ１，Ｃｓ２の接続点の電位が変化しないことである。図６〜図９に示したように、位相比較器１１の出力の全状態において、演算増幅器１０の出力が電流源１，２に寄生する浮遊容量Ｃｓ１，Ｃｓ２の接続点の電位を制御するので、常にチャージポンプ１２出力と一致させることができる。
【００３７】
図１０に本実施例に用いた演算増幅器１６の構成を示す。演算増幅器１０は、電流源２１と、正入力端子Ｖ（＋）をゲート入力とする第１のＭＯＳトランジスタ１９と、第１のＭＯＳトランジスタ１９と等しい形状を持ち、第１のＭＯＳトランジスタ１９のソースと接続され、その接続点に電流源２１が接続される第２のＭＯＳトランジスタ２０と、さらに、第１のＭＯＳトランジスタ１９のドレインにドレインとゲートが接続され、しかも、ソースが電源ＶＤＤに接続された第３のＭＯＳトランジスタ１７と、第３のＭＯＳトランジスタ１７と同一形状で、しかも、ゲートを共有し、ソースは電源ＶＤＤに、ドレインは第２のＭＯＳトランジスタ２０のドレインに接続される第４のＭＯＳトランジスタ１８とから構成される。
【００３８】
図１０の構成は良く知られた差動回路を基本としており、出力Ｖｏｕｔと負入力端子Ｖｉｎ（−）とが接続されている利得１のバッファ回路を構成している。したがって、演算増幅器１０の出力は正入力端子Ｖｉｎ（＋）であるＶｌｐｆの電圧と常に一致するように制御される。
【００３９】
また、負荷が接続されているときの演算増幅器の出力には、図７〜図９に示すように、常に電流源が接続される構成となるので、出力信号を十分駆動することができる。すなわち、１段増幅器からなる演算増幅器を用いて広い出力ダイナミックレンジのチャージポンプを得ることができる。
【００４０】
ここで、１段増幅器構成の演算増幅器を用いて従来例の図５に示したチャージポンプを構成する場合、ＣＭＯＳトランジスタの飽和電圧をＶｄｓａｔ、しきい値電圧をＶｔｈ、電源電圧をＶＤＤとすれば、演算増幅器の出力端には電源側の電流源か接地側の電流源のいずれか一方が接続されるから，可能な出力電圧範囲は、（Ｖｄｓａｔ＋Ｖｔｈ）から（ＶＤＤ−Ｖｄｓａｔ）までとなる。ＶＤＤ＝１．４Ｖ程度の低電源電圧のもとでは、例えばＶｄｓａｔ＝０．３Ｖ、Ｖｔｈ＝０．５Ｖとすると、０．８Ｖ〜１．１Ｖの範囲となる。すなわち、０．３Ｖ程度のダイナミックレンジしかとれない。
【００４１】
これに対して、本実施例の１段増幅器構成の演算増幅器を用いたチャージポンプの場合には、演算増幅器の出力には常に電源側と接地側の電流源が接続されるので、電源側と接地側の電流源に用いるＣＭＯＳトランジスタの飽和電圧Ｖｄｓａｔの損失だけとなる。したがって、演算増幅器の出力端の可能な出力電圧範囲は、Ｖｄｓａｔから（ＶＤＤ−Ｖｄｓａｔ）まで、すなわち、０．３Ｖ〜１．１Ｖの範囲となる。０．８Ｖ程度の従来例よりも広いダイナミックレンジが得られる。
【００４２】
また、演算増幅器が１段増幅器構成なので位相補償容量が必要なく、帯域制限されないので、１．４Ｖ、１００μＡ程度の条件でも、本実施例のチャージポンプは１０ＭＨｚを超える高速動作が可能である。なお、本実施例のチャージポンプは、動作条件を低電圧・低電流に限ったものではなく、チャージポンプで使用する演算増幅器の動作条件を、例えば５Ｖ，１ｍＡとしても広いダイナミックレンジで動作することは言うまでもない。
【００４３】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００４４】
【発明の効果】
本発明によれば、演算増幅器の出力に負荷が接続されている場合は、必ず、電流源が接続されるようにスイッチが切替えられるため、図１０に示すような１段構成の演算増幅器を用いても浮遊容量へのチャージのやりとりを抑圧できる制御が実現できる。これにより、ダイナミックレンジを広くするために２段構成の演算増幅器を用いた場合に、従来必要であった位相補償回路が不要となり、集積回路上の占有面積低減が図れる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬで用いるチャージポンプの構成例を示す回路図である。
【図２】一般的なＰＬＬの構成を示すブロック図である。
【図３】従来のチャージポンプの構成例を示す回路図である。
【図４】ループフィルタの構成例を示す回路図である。
【図５】従来の演算増幅器を用いたチャージポンプの構成例を示す回路図である。
【図６】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図７】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図８】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図９】図１に示した各スイッチの位相比較器出力に対する接続関係を示す回路図である。
【図１０】１段構成の演算増幅器の構成例を示す回路図である。
【符号の説明】
１〜４，２１…電流源、１０…演算増幅器、１１…位相比較器、１２…チャージポンプ、１３…ループフィルタ、１４…電圧制御発振回路（ＶＣＯ）、１５…分周器、１６…演算増幅器、１７〜２０…ＭＯＳトランジスタ、Ｓ１〜Ｓ６…スイッチ。
Claims (4)
- ２つの入力信号の位相差を検出する位相比較器と、位相比較器出力に対応して電荷の注入または吸引を行うチャージポンプと、チャージポンプ出力を帯域制限するループフィルタと、ループフィルタ出力を制御信号として発振周波数を制御できる電圧制御発振器と、該電圧制御発振器の出力を分周する分周器とを有し、分周器出力が位相比較器の一方の入力となるように構成した位相同期回路において、
上記チャージポンプは、一端が電源に接続された第１の電流源と、該第１の電流源の他端に一端が接続される第１および第２のスイッチと、一端が接地電位に接続された第２の電流源と、該第２の電流源の他端に一端が接続される第３および第４のスイッチと、一端が電源に接続された第３の電流源と、該第３の電流源の他端に一端が接続される第５のスイッチと、一端が接地電位に接続された第４の電流源と、該第４の電流源の他端に一端が接続される第６のスイッチと、および、演算増幅器とから構成され、
演算増幅器の正入力端子に第１および第３のスイッチの他端が接続され、演算増幅器の出力に第２、第４、第５、第６のスイッチの各々の他端が接続され、さらに、該演算増幅器の出力と負入力端子とが接続されていることを特徴とした位相同期回路。 - 前記演算増幅器は、２つの同一の形状を持つ第１の導電性を有する第１および第２のトランジスタと、２つの同一の形状を持つ第２の導電性を有する第３および第４のトランジスタと、前記第１および第２のトランジスタの一方の電極同士を互いに接続した接続点と接地電位との間に接続した電流源とからなり、
前記第３のトランジスタと第４のトランジスタによりカレントミラー回路を構成すると共に、前記第３および第４のトランジスタの他方の電極を前記第１および第２のトランジスタの他方の電極にそれぞれ接続して成る請求項１記載の位相同期回路。 - 前記第１の電流源の電流値と第２の電流源の電流値と第３の電流源の電流値と第４の電流源の電流値を等しく設定して成る請求項１または請求項２に記載の位相同期回路。
- 前記第１のスイッチは位相比較器からの電荷注入信号によりオンするトランジスタであり、第２のスイッチは位相比較器からの電荷注入信号によりオフするトランジスタであり、第３のスイッチは位相比較器からの電荷吸引信号によりオンするトランジスタであり、第４のスイッチは位相比較器からの電荷吸引信号によりオフするトランジスタであり、第５のスイッチは位相比較器からの電荷吸引信号によりオフするトランジスタであり、第６のスイッチは位相比較器からの電荷注入信号によりオフするトランジスタである請求項１〜３のいずれか１項に記載の位相同期回路。
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1999
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