JP3583579B2 - Nonvolatile semiconductor memory device and method of manufacturing the same - Google Patents

Nonvolatile semiconductor memory device and method of manufacturing the same Download PDF

Info

Publication number
JP3583579B2
JP3583579B2 JP14968097A JP14968097A JP3583579B2 JP 3583579 B2 JP3583579 B2 JP 3583579B2 JP 14968097 A JP14968097 A JP 14968097A JP 14968097 A JP14968097 A JP 14968097A JP 3583579 B2 JP3583579 B2 JP 3583579B2
Authority
JP
Japan
Prior art keywords
film
conductive film
gate
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14968097A
Other languages
Japanese (ja)
Other versions
JPH10340964A (en
Inventor
寿治 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP14968097A priority Critical patent/JP3583579B2/en
Priority to US09/088,460 priority patent/US6512262B2/en
Priority to KR1019980020930A priority patent/KR100303956B1/en
Publication of JPH10340964A publication Critical patent/JPH10340964A/en
Priority to US10/292,265 priority patent/US6667211B2/en
Application granted granted Critical
Publication of JP3583579B2 publication Critical patent/JP3583579B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Description

【０００１】
【発明の属する技術分野】
この発明は、ブースタープレートと呼ばれる電極を有する、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
ブースタープレートと呼ばれる電極を有するＥＥＰＲＯＭは、例えば１９９６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓの２３８〜２３９ページに記述されている。（著者：Ｉ．Ｄ．Ｃｈｏｉ， Ｄ．Ｊ．Ｋｉｍ， Ｄ．Ｓ．Ｊａｎｇ， Ｊ．ｋｉｍ， Ｈ．Ｓ．Ｋｉｍ，Ｗ．Ｃ．Ｓｈｉｎ， Ｓ．Ｔ．Ａｈｎ， ａｎｄ Ｏ．Ｈ．Ｋｗｏｎ， Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，ＬＴＤ． ）この明細書では、ブースタープレートと呼ばれる電極を、ブースター電極と呼ぶ。以下、ブースター電極を有するＥＥＰＲＯＭセルの概要を説明する。
【０００３】
図３１（Ａ）は平面図、図３１（Ｂ）は図３１（Ａ）中のＢ−Ｂ線に沿う断面図、図３１（Ｃ）は図３１（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図３１（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。
【０００４】
図３１（Ａ）〜（Ｃ）に示すように、Ｐ型シリコン基板１０１には、素子分離絶縁膜１０２が形成されており、素子分離絶縁膜１０２によって、基板１０１の表面には、素子領域１０３が区画されている。素子領域１０３上には、トンネル絶縁膜１０４、浮遊ゲート１０５、インターポリ絶縁膜１０６、ワード線１０７が順次形成されている。この浮遊ゲート１０５とワード線１０７とが積層された構造は、スタックトゲート構造と呼ばれる。参照符号１０８は、選択トランジスタのゲートである。素子領域１０３には、Ｎ型拡散層１０９、１１０、１１１が形成されている。拡散層１０９は、図示せぬソース線に接続され、拡散層１１０は、ビット線１１２に接続されている。拡散層１１１は複数あり、それぞれメモリセルトランジスタのソース／ドレイン領域として機能している。スタックトゲート構造の周囲、および拡散層１１１の上には、ブースター電極絶縁膜１１４が形成されており、この絶縁膜１１４の上に、ブースター電極１１５が形成されている。参照符号１４４は、層間絶縁膜である。
【０００５】
その等価回路を、図３２（Ａ）に示す。ここでは、簡単のため、２本のワード線（ＷＬ１、ＷＬ２）、２本のビット線（ＢＬ１、ＢＬ２）の場合を示す。
【０００６】
図３２（Ａ）に示すように、ビット線ＢＬ１とソース線ＳＬとの間には、選択トランジスタＳＴ１１、セルトランジスタＭＣ１１、ＭＣ２１、選択トランジスタＳＴ２１がそれぞれ、直列に接続されている。同様に、ビット線ＢＬ２とソース線ＳＬとの間には、選択トランジスタＳＴ１２、セルトランジスタＭＣ１２、ＭＣ２２、選択トランジスタＳＴ２２がそれぞれ、直列に接続されている。ワード線ＷＬ１は、セルトランジスタＭＣ１１、ＭＣ１２のゲートに共通に接続され、ワード線ＷＬ２は、セルトランジスタＭＣ２１、ＭＣ２２のゲートに共通に接続されている。ドレイン側選択ゲート線ＳＧ１は、選択トランジスタＳＴ１１、ＳＴ１２のゲートに共通に接続され、ソース側選択ゲート線ＳＧ２は、選択トランジスタＳＴ２１、ＳＴ２２のゲートに共通に接続されている。各トランジスタのバックゲート（ＢＵＬＫ）は共通である。ＮＡＮＤ型ＥＥＰＲＯＭでは、バックゲートＢＵＬＫの電位は、動作モードに応じて変えられる。また、ブースター電極ＢＰは、各トランジスタの相互接続ノードおよび浮遊ゲートＦＧ１１、ＦＧ１２、ＦＧ２１、ＦＧ２２それぞれに、静電容量的に結合される。
【０００７】
次に、その書き込み動作を、上記文献の開示に基づいて説明する。なお、この説明では、浮遊ゲートに電子を注入する書き込みを“０”書き込み、浮遊ゲートに電子を注入しない書き込みを“１”書き込みと呼ぶ。図３２（Ｂ）は、書き込みモード時の各ノードの電位を示す図である。
【０００８】
上記文献に開示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、書き込み選択されたワード線ＷＬ１の電位を１３Ｖ、ブースター電極ＢＰの電位を１３Ｖ、“０”書き込み指定されたビット線ＢＬ１の電位を０Ｖ、ドレイン側選択ゲート線ＳＧ１の電位を３．３Ｖ、ソース側選択ゲート線ＳＧ２の電位を０Ｖ、非選択のワード線ＷＬ２の電位を３．３Ｖにする。
【０００９】
この時、書き込み選択されたワード線ＷＬ１、ブースター電極ＢＰの電位はともに１３Ｖである。ワード線ＷＬ１をゲートとするセルＭＣ１１のゲート電位は１３Ｖであるが、ブースター電極ＢＰの電位によって浮遊ゲートＦＧ１１とワード線ＷＬ１とのカップリング比（γｐｇｍ）は、“０．７８”相当の電位を浮遊ゲートＦＧ１１に生成させることができ、トンネル絶縁膜には、約１０Ｖの電位が加わるようになる。このため、書き込み電位が１３Ｖでも、電子は、厚み約１０ｎｍのトンネル酸化膜をトンネルして浮遊ゲートＦＧ１１に注入される。これにより、セルＭＣ１１は、“０”書き込みされる。
【００１０】
一方、同じビット線ＢＬ１に属し、非選択のワード線ＷＬ２をゲートとするセルＭＣ２１のゲート電位は３．３Ｖ、ブースター電極ＢＰの電位は１３Ｖである。このとき、ワード線ＷＬ２に印加される電圧３．３Ｖは、浮遊ゲートＦＧ２１の電位を引き下げるように働くので、電子は浮遊ゲートＦＧ２１に注入されない。
【００１１】
一方、“１”書き込み指定されたビット線ＢＬ２の電位は３．３Ｖである。この時、ドレイン側選択ゲート線ＳＧ１の電位は３．３Ｖであるので、選択トランジスタＳＴ１２は、Ｎ型拡散層に“３．３Ｖ−ＶｔｈＳＴ”の電位を転送したところでカットオフし、図３１（Ｂ）に示す拡散層１１１およびメモリセルのチャネル１１３からなる領域（以下、便宜上ＮＡＮＤセルチャネル、あるいは単にセルチャネルと呼ぶ）１１６は、フローティングになる。ここで“ＶｔｈＳＴ”は、選択トランジスタＳＴ１２のしきい値電圧である。この時、セルチャネル１１６の電位は、ブースター電極ＢＰの電位により持ち上げられる。また、選択されたワード線ＷＬ１の電位１３Ｖも、浮遊ゲートＦＧ１２を仲立ちとしながら、セルチャネル１１６の電位を持ち上げるのに寄与する。このようにして、セルチャネル１１６の電位は、約８Ｖ程度まで持ち上げられる。選択されたワード線ＷＬ１をゲートとするセルＭＣ１２では、そのチャネルとワード線ＷＬ１との電位差が“１３Ｖ−８Ｖ＝５Ｖ”と小さくなり、電子は浮遊ゲートＦＧ１２に注入されない。これにより、セルＭＣ１２は、“１”書き込みされる。このようにブースター電極ＢＰを有するＥＥＰＲＯＭでは、“１”書き込み指定されたビット線ＢＬ２に接続され、書き込み選択されたセルＭＣ１２において、そのセルチャネル１１６の電位が、約８Ｖ程度まで大きく引き上げられる。
【００１２】
また、非選択のワード線ＷＬ２をゲートするセルＭＣ２２においても、そのチャネルとワード線ＷＬ２との電位差は“３．３Ｖ−８Ｖ＝−４．７Ｖ”となるので、電子は浮遊ゲートＦＧ２２に注入されない。
【００１３】
以上のように、ブースター電極ＢＰの主な役割は、“０”書き込みの際、浮遊ゲートの電位が充分に引き上げられるように、実効的なカップリング比γｐｇｍを上げ、選択されたワード線の電位（書き込み電位ＶＰＰ）を、従来の１７Ｖから１３Ｖまで低くする。これとともに、“１”書き込みするセルのチャネルの電位を、従来の“３．３−ＶｔｈＳＴ”から約８Ｖ程度まで引き上げ、電子が浮遊ゲートへ注入され難くし、“０”書き込みされてしまうような“誤書き込み”を発生を抑制する、というような効果を得ることができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、ブースター電極を有する従来のＥＥＰＲＯＭセルでは、素子分離領域１０２を形成するときの“加工ばらつき”、および浮遊ゲート１０５を形成するときの“加工ばらつき”によって、書き込み時のカップリング比γｐｇｍが変化する、という事情がある。以下、図３３を参照しながら具体的に説明する。
【００１５】
図３３は、浮遊ゲートの寸法を示す鳥瞰図である。
【００１６】
図３３に示すように、浮遊ゲート１０５のビット線に沿った長さを“ａ”、浮遊ゲート１０５のワード線に沿った幅を“ｂ”、浮遊ゲート１０５の高さを“ｃ”、素子領域１０３の幅を“ｄ”とする。また、図３１（Ａ）〜（Ｃ）に示したトンネル絶縁膜１０４の基板１０１〜浮遊ゲート１０５間の厚みを“ｔｏｘ１”、インターポリ絶縁膜１０６の浮遊ゲート１０５〜ワード線１０７間の厚みを“ｔｏｘ２”、ブースター電極絶縁膜１１４の浮遊ゲート１０５〜ブースター電極１１５間の厚みを“ｔｏｘ３”とする。
【００１７】
この時、基板１０１と浮遊ゲート１０５との間の容量Ｃ１は、
Ｃ１＝ε０・εｒ（ａ・ｄ）／ｔｏｘ１
また、浮遊ゲート１０５とワード線１０７との間の容量Ｃ２は、
Ｃ２＝ε０・εｒ（ｂ＋２ｃ）ａ／ｔｏｘ２
また、浮遊ゲート１０５とブースター電極１１５との間の容量Ｃ３は、
Ｃ３＝ε０・εｒ（２ｂ・ｃ）／ｔｏｘ３
で表現される。
【００１８】
ワード線１０７の電位が書き込み電位ＶＰＰである時の浮遊ゲート１０５の電位ＶＦＧは、浮遊ゲート１０５中の電荷を無視すると、
（ＶＰＰ−ＶＦＧ）・（Ｃ２＋Ｃ３）＝ＶＦＧ・Ｃ１
よって、
ＶＦＧ＝（Ｃ２＋Ｃ３）・ＶＰＰ／（Ｃ１＋Ｃ２＋Ｃ３）＝γｐｇｍ
で表現される。
【００１９】
容量Ｃ２、Ｃ３が大きいほど、電位ＶＦＧは電位ＶＰＰに近くなり、大きな値になる。このとき、浮遊ゲート１０５のワード線１０７に沿った幅“ｂ”は、容量Ｃ１の中には含まれないが、容量Ｃ２、Ｃ３には含まれる。このため、幅“ｂ”が大きいほど、容量Ｃ２、Ｃ３のどちらとも大きくなり、電位ＶＦＧの値も大きくなる。言い換えれば、幅“ｂ”がばらつけば、電位ＶＦＧの値もばらつく。電位ＶＦＧのばらつきは、書き込み電荷（浮遊ゲートに注入された電子の量）のばらつきとなり、“０”書き込みされたセルのしきい値電圧のばらつきを大きくする。
【００２０】
特に近年では、ＥＥＰＲＯＭに記憶される記憶データは、一般的な二値から、多値化の傾向にあり、セルのしきい値電圧は、非常に狭い範囲に分布させることが要求されつつある。この要求を満たすためには、浮遊ゲートに注入される電子の量を、より高い精度で制御しなければならないが、電位ＶＦＧの値のばらつきは、この制御を難しくする。
【００２１】
また、電位ＶＦＧの値がばらつくと、書き込み非選択のセルや、“１”書き込みするセルの浮遊ゲートに電子が注入され、誤書き込みを生ずる可能性も高まってくる。
【００２２】
また、素子領域１０３の幅“ｄ”は、容量Ｃ２、Ｃ３には含まれないが、容量Ｃ１の中には含まれる。そして、カップリング比γｐｇｍは、

Figure 0003583579
と表現される。このため、素子領域１０３の幅“ｄ”がばらつくと、書き込みの時のカップリング比γｐｇｍが変わる。
【００２３】
図３４は、カップリング比γｐｇｍの素子領域１０３の幅“ｄ”依存性を示す図である。図３４には、ａ＝０．２５μｍ、ｂ＝０．４５μｍ、ｃ＝０．１μｍ、ｄ＝０．２５μｍ、ｔｏｘ１＝１０ｎｍ、ｔｏｘ２＝１４ｎｍ、ｔｏｘ３＝３０ｎｍ前後のセルにおいて、素子領域１０３の幅“ｄ”が変動した時、そのカップリング比γｐｇｍの変動がプロットされている。
【００２４】
図３４に示すように、素子領域１０３の幅“ｄ”が広くなるにつれて、カップリング比γｐｇｍは、小さくなっていく。
【００２５】
カップリング比γｐｇｍがばらつけば、セルのしきい値電圧の分布のばらつきが大きくなる。しきい値電圧の分布のばらつきを小さくするためには、例えば書き込みパルスを細かく分割し、電子を少しずつ浮遊ゲートに注入するようにすれば良いが、書き込み時間が長くなる事情がある。
【００２６】
また、カップリング比γｐｇｍのばらつきによって、電子が注入されやすいセルが存在してしまうと、誤書き込みや、リードディスターブ（ワード線〜基板間に電圧が生じた時に発生する弱い書き込み）などの不良も発生しやすい。
【００２７】
この発明は、上記の事情に鑑みて為されたもので、その目的は、カップリング比γｐｇｍの変動に伴う電位ＶＦＧの変動を抑制し、書き込み非選択のセルや、“１”書き込みするセルの浮遊ゲートに電子が注入されてしまうような誤書き込み、およびリードディスターブなどの不良の発生を抑制し得る不揮発性半導体記憶装置と、その製造方法とを提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、選択ゲート線を含むゲート構造、および浮遊ゲートとワード線とを含むスタックトゲート構造が複数配置されるとともに、前記浮遊ゲートに容量結合するブースター電極が配置されたセルアレイ部を有し、前記セルアレイ部において、選択ゲート線およびワード線方向に沿った素子領域の幅を前記選択ゲート線およびワード線方向に沿った浮遊ゲートの幅で規定するとともに、前記ブースター電極を前記ゲート構造と前記スタックトゲート構造との間および前記スタックトゲート構造間各々に埋め込み、前記ブースター電極を選択ゲート線およびワード線方向に沿って配線状としたことを特徴とする。
【００２９】
また、この発明の第２態様に係る不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、第３の導電膜を形成する工程と、前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、前記ゲート構造間に残された前記第３の導電膜を除去し、前記第３の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００３０】
また、この発明の第３態様に係る不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第３の導電膜を形成する工程と、前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第３の導電膜を前記第２領域毎に分離し、前記第３の導電膜からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして 機能する第３領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００３１】
また、この発明の第４態様に係る不揮発性半導体記憶装置の製造方法では、第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、第４の導電膜を形成する工程と、前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、前記ゲート構造間に残された前記第４の導電膜を除去し、前記第４の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００３２】
また、この発明の第５態様に係る不揮発性半導体記憶装置の製造方法では、第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第４の導電膜を形成する工程と、前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第４の導電膜を前記第２領域毎に分離し、それぞれ前記第４の導電物からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、 および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する第３領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００４０】
【発明の実施の形態】
以下、この発明の実施形態を、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明する。この説明では、全図に渡り、共通の部分には共通の参照符号を付し、重複する説明をさけることにする。
【００４１】
図１（Ａ）は第１の実施形態に係るＥＥＰＲＯＭセルの平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は図１（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図１（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。
【００４２】
図１（Ａ）〜（Ｃ）に示すように、Ｐ型シリコン基板（ＢＵＬＫ）１には、素子分離絶縁膜２が形成されており、基板１の表面には、素子分離絶縁膜２によって、素子領域３が区画されている。素子領域３上には、トンネル絶縁膜４、浮遊ゲート（ＦＧ）５、インターポリ絶縁膜６、制御ゲート（ワード線：ＷＬ）７が順次形成されており、スタックトゲート構造を為している。参照符号８は、選択トランジスタのゲートである。
【００４３】
素子領域３には、Ｎ型拡散層９、１０、１１が形成されている。拡散層９は図示せぬソース線（ＳＬ）に接続され、拡散層１０はビット線（ＢＬ）１２に接続されている。また、拡散層１１は複数あり、拡散層１１間の領域は、メモリセルトランジスタ（ＭＣ）のチャネル１３となる。上記制御ゲート７は、このチャネル１３上を横切り、浮遊ゲート５を介してチャネル１３に容量結合する。
【００４４】
スタックトゲート構造の周囲、および拡散層１１それぞれの上には、ブースター電極絶縁膜１４が形成されており、この絶縁膜１４の上に、ブースター電極１５が形成されている。さらにブースター電極１５の上には、層間絶縁膜４４が形成されている。
【００４５】
図２は、図１（Ａ）〜（Ｃ）に示す浮遊ゲートの鳥瞰図である。
【００４６】
この発明に係るセルの特徴は、図２に示すように、浮遊ゲートＦＧの、トンネル絶縁膜４を介してチャネル１３に対向する面２１の幅、インターポリ絶縁膜６を介してワード線ＷＬに対向する面２２の幅、およびブースター電極絶縁膜１４を介してブースター電極１５に対向する面２３の幅がそれぞれ等しいことである。上記３つの幅はいずれも、浮遊ゲート５のワード線に沿った幅“ｂ”であり、この幅“ｂ”は、素子領域３の分離領域２間の幅“ｄ”と等しい。ゆえに、書き込み時のカップリング比γｐｇｍは、従来の、
Figure 0003583579
ではなく、
Figure 0003583579
となり、幅“ｄ”（“ｂ”）に依存しないようにできる。
【００４７】
なお、上記の式においては、浮遊ゲート５のビット線に沿った長さを“ａ”、浮遊ゲート５のワード線に沿った幅を“ｂ”、浮遊ゲート５の高さを“ｃ”、素子領域の幅を“ｄ”とし、トンネル絶縁膜４の基板１〜浮遊ゲート５間の厚みを“ｔｏｘ１”、インターポリ絶縁膜６の浮遊ゲート５〜制御ゲート７間の厚みを“ｔｏｘ２”、ブースター電極絶縁膜１４の浮遊ゲート５〜ブースター電極１５間の厚みを“ｔｏｘ３”としている。容量Ｃ１、Ｃ２、Ｃ３はそれぞれ、従来の技術の欄と同様、基板１と浮遊ゲート５との間の容量、浮遊ゲート５と制御ゲート７との間の容量、浮遊ゲート５とブースター電極１５との間の容量である。
【００４８】
このように、カップリング比γｐｇｍが幅“ｄ”に依存しなくなることによって、加工ばらつきにより素子領域３の幅“ｄ”がばらついても、カップリング比γｐｇｍのばらつきには影響がない。
【００４９】
したがって、この発明では、カップリング比γｐｇｍをばらつかせる要因のうち、特に素子領域３の幅“ｄ”のばらつきに起因するものを排除でき、この分、従来のセルに比べて、カップリング比γｐｇｍのばらつきを小さくすることができる。カップリング比γｐｇｍのばらつきが小さくなることで、電子が注入されやすいセルの存在確率も従来に比べて低くでき、誤書き込みや、リードディスターブなどの不良の発生も、従来以上に抑制することができる。
【００５０】
次に、第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの動作方法を説明する。図３（Ａ）は等価回路図、図３（Ｂ）は書き込みモードと各ノードとの電位関係を示す図、図３（Ｃ）は読み出しモードと各ノードとの電位関係を示す図、図３（Ｄ）は消去モードと各ノードとの電位関係を示す図である。ここでは、簡単のため、２本のワード線（ＷＬ１、ＷＬ２）、２本のビット線（ＢＬ１、ＢＬ２）の場合を示す。
【００５１】
まず、書き込み動作を説明する。
【００５２】
書き込み選択されたワード線ＷＬ１の電位を１３Ｖ、ブースター電極ＢＰの電位を１３Ｖ、“０”書き込み指定されたビット線ＢＬ１の電位を０Ｖ、ドレイン側選択ゲート線ＳＧ１の電位を３．３Ｖ、ソース側選択ゲート線ＳＧ２の電位を０Ｖ、非選択のワード線ＷＬ２の電位を３．３Ｖにする。
【００５３】
この時、書き込み選択されたワード線ＷＬ１、ブースター電極ＢＰの電位はともに１３Ｖである。ワード線ＷＬ１をゲートとするセルＭＣ１１のゲート電位は１３Ｖであるが、書き込み時のカップリング比γｐｇｍは、ブースター電極ＢＰの電位によって“０．７８”と大きくなり、トンネル絶縁膜には、約１０Ｖの電位が加わるようになる。このため、書き込み電位が１３Ｖでも、電子は、厚み約１０ｎｍのトンネル絶縁膜をトンネルして浮遊ゲートＦＧ１１に注入される。これにより、セルＭＣ１１は、“０”書き込みされる。
【００５４】
一方、同じビット線ＢＬ１に属し、非選択のワード線ＷＬ２をゲートとするセルＭＣ２１のゲート電位は３．３Ｖ、ブースター電極ＢＰの電位は１３Ｖである。この時、ワード線ＷＬ２に印加される電圧３．３Ｖは、浮遊ゲートＦＧ２１の電位を引き下げるように働く。このため、電子は浮遊ゲートＦＧ２１に注入されない。
【００５５】
一方、“１”書き込み指定されたビット線ＢＬ２の電位は３．３Ｖである。この時、ドレイン側選択ゲート線ＳＧ１の電位は３．３Ｖであるので、選択トランジスタＳＴ１２は、Ｎ型拡散層７に“３．３Ｖ−ＶｔｈＳＴ”の電位を転送したところでカットオフし、図１（Ｂ）に示す拡散層１１およびチャネル１３を含むセルチャネル１６は、フローティングになる。また、“ＶｔｈＳＴ”は、選択トランジスタＳＴ１２のしきい値電圧である。この時、セルチャネル１６の電位は、ブースター電極ＢＰの電位により持ち上げられる。また、選択されたワード線ＷＬ１の電位１３Ｖも、浮遊ゲートＦＧ１２を仲立ちとしながら、セルチャネル１６の電位を持ち上げるのに寄与する。このようにして、セルチャネル１６の電位は、約８Ｖ程度まで持ち上げられる。選択されたワード線ＷＬ１をゲートとするセルＭＣ１２では、そのチャネルとワード線ＷＬ１との電位差が“１３Ｖ−８Ｖ＝５Ｖ”と小さくなり、電子は浮遊ゲートＦＧ１２に注入されない。これにより、セルＭＣ１２は、“１”書き込みされる。このようにブースター電極ＢＰを有するＥＥＰＲＯＭでは、“１”書き込み指定されたビット線ＢＬ２に接続され、書き込み選択されたセルＭＣ１２において、そのセルチャネル１１２の電位が、約８Ｖ程度まで大きく引き上げられる。
【００５６】
また、非選択のワード線ＷＬ２をゲートするセルＭＣ２２においても、そのチャネルとワード線ＷＬ２との電位差は“３．３Ｖ−８Ｖ＝−４．７Ｖ”となるので、電子は浮遊ゲートＦＧ２２に注入されない。
【００５７】
次に、読み出しモードを説明する。
【００５８】
読み出し選択されたワード線ＷＬ１の電位を０Ｖ、ブースター電極ＢＰの電位、ドレイン側選択ゲート線ＳＧ１の電位、ソース側選択ゲート線ＳＧ２の電位をそれぞれ３．３Ｖとする。また、非選択のワード線ＷＬ２の電位は、セルＭＣ２１、ＭＣ２２のしきい値電圧の状態に関わらず、オンする電位とする。この実施形態では３．３Ｖである。
【００５９】
セルＭＣ１１は“０”書き込みされている（注入電子有り）ので、そのしきい値電圧は０Ｖ以上、セルＭＣ１２は“１”書き込みされている（注入電子無し）ので、そのしきい値電圧は０Ｖ以下となっている。読み出し選択されたワード線ＷＬ１の電位は０Ｖであるので、セルＭＣ１１はオフ、セルＭＣ１２はオンする。これによって、読み出しに先立ちプリチャージされていたビット線ＢＬ１、ＢＬ２の電位はそれぞれ、“Ｈ”レベル（ディスチャージ無し）、“Ｌ”レベル（ディスチャージ有り）となる。これらの電位を、図示せぬセンスアンプで増幅することにより、セルＭＣ１１からはデータ“０”が、また、セルＭＣ１２からはデータ“１”がそれぞれ読み出される。
【００６０】
次に、消去動作を説明する。
【００６１】
消去選択されたワード線ＷＬ１の電位、ブースター電極ＢＰの電位をともに０Ｖ、ビット線ＢＬ１、ＢＬ２、ソース側選択ゲート線ＳＧ１、ドレイン側選択ゲート線ＳＧ２、ソース線ＳＬ、非選択のワード線ＷＬ２をそれぞれフローティングとする。また、基板ＢＵＬＫの電位を１３Ｖとする。これにより、浮遊ゲートＦＧ１１、ＦＧ２１に対しては基板ＢＵＬＫに正の電圧が印加され、浮遊ゲートＦＧ１１に注入されていた電子は、基板ＢＵＬＫに放出され、セルＭＣ１１、ＭＣ２１のデータが消去される。また、セルＭＣ１２、ＭＣ２２では、ワード線ＷＬ２がフローティングであるので、ワード線ＷＬ２の電位は、基板ＢＵＬＫとのカップリングによって上昇する。このため、浮遊ゲートＦＧ１２、ＦＧ２２に注入されている電子は、放出されない。もちろん、ワード線ＷＬ２の電位を０Ｖとすれば、セルＭＣ１１、ＭＣ２１、ＭＣ１２、ＭＣ２２のデータを同時に消去できる。
【００６２】
次に、第１の実施形態に係るＥＥＰＲＯＭセルの製造方法を説明する。
【００６３】
図４〜図１２は第１の実施形態に係るＥＥＰＲＯＭを主要な製造工程順に示した図である。図４〜図１２において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【００６４】
まず、図４（Ａ）〜（Ｃ）に示すように、Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜３１、浮遊ゲートとなる導電性ポリシリコン層３２、素子分離用溝を形成する時にマスクとなる窒化シリコン膜３３を順に形成した第１の積層膜構造３４を形成する。次いで、窒化シリコン膜３３のうち、溝に対応する部分を除去し、窒化シリコン膜３３を、素子領域に対応したパターンにパターニングする。次いで、窒化シリコン膜３３をマスクに用いて、基板１をエッチングし、第１の積層膜構造３４の残存部分に自己整合した素子領域３および素子分離用溝３５を、基板１に形成する。
【００６５】
次に、図５（Ａ）〜（Ｃ）に示すように、図４（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコンを堆積し、溝３５の中を埋め込む二酸化シリコン膜を形成する。次いで、二酸化シリコン膜を化学的機械研磨（ＣＭＰ）し、溝３５を二酸化シリコン膜で埋め込み、素子分離領域２を形成する。この後、窒化シリコン膜３３が残っていれば除去する。
【００６６】
次に、図６（Ａ）〜（Ｃ）に示すように、図５（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコン、窒化シリコン、二酸化シリコンを順次堆積し、インターポリ絶縁膜となるＯＮＯ膜３７を形成する。次いで、ＯＮＯ膜３７のうち、選択ゲートトランジスタのゲートとなる部分を除去した後、ワード線（制御ゲート）となる導電性ポリシリコン膜３８を堆積する。
【００６７】
次に、図７（Ａ）〜（Ｃ）に示すように、二酸化シリコン膜３１、導電性ポリシリコン膜３２、ＯＮＯ膜３７、導電性ポリシリコン膜３８を含む膜状構造をワード線パターンにパターニングし、トンネル絶縁膜４、浮遊ゲート５、インターポリ絶縁膜６、ワード線７を含むスタックトゲート構造４０を形成する。この時、浮遊ゲート５は、素子領域３の上に自己整合した形で形成される。また、選択ゲートトランジスタの部分においては、インターポリ絶縁膜６が無く、浮遊ゲート５とワード線７とが電気的に接続されて、一体となったゲート構造４１が形成される。
【００６８】
次に、図８（Ａ）〜（Ｃ）に示すように、スタックトゲート構造４０、ゲート構造４１、素子分離領域２をマスクに用いて、素子領域３にＮ型不純物をイオン注入、この後、拡散させてＮ型拡散層９、１０、１１を形成する。
【００６９】
次に、図９（Ａ）〜（Ｃ）に示すように、図８（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、ブースター電極絶縁膜１４を形成する。
【００７０】
次に、図１０（Ａ）〜（Ｃ）に示すように、ブースター電極絶縁膜１４の上に、導電性ポリシリコンを堆積し、ブースター電極となる導電膜４２を形成する。次に、図１１（Ａ）〜（Ｃ）に示すように、導電膜４２をブースター電極パターンにパターニングして、ブースター電極１５を形成する。図中、参照符号４３は、ブースター電極パターンに対応したホトレジストからなるマスク層である。
【００７１】
次に、図１２（Ａ）〜（Ｃ）に示すように、図１１（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、第１層層間絶縁膜４４を形成する。次いで、層間絶縁膜４４に、拡散層９に通じるビット線用コンタクト孔４５、拡散層１０に通じる図示せぬソース線用コンタクト孔、ブースター電極１５に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、ビット線ＢＬ、図示せぬソース線、図示せぬブースター電極制御線を形成する。次いで、第２層層間絶縁膜４６を形成することで、この発明の第１の実施形態に係るＥＥＰＲＯＭセルが完成する。
【００７２】
次に、この発明の第２の実施形態に係るＥＥＰＲＯＭセルを説明する。
【００７３】
図１３（Ａ）は第２の実施形態に係るＥＥＰＲＯＭセルの平面図、図１３（Ｂ）は図１３（Ａ）中のＢ−Ｂ線に沿う断面図、図１３（Ｃ）は図１３（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図１３（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。
【００７４】
図１３（Ａ）〜（Ｃ）に示すように、第２の実施形態では、ブースター電極１５を、スタックトゲート４０構造間、スタックトゲート構造４０とゲート構造４１との間に埋め込み形成し、セルアレイにおいてブースター電極１５を配線状の形にしたことが特徴である。図１３（Ａ）〜（Ｃ）では、配線型のブースター電極１５が、参照符号１５−１〜１５−３により示されている。以下では、配線型ブースター電極と呼ぶ。
【００７５】
図１４（Ａ）は、その等価回路図、図１４（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図、図１４（Ｃ）は読み出しモードと各ノードとの関係を示す図、図１４（Ｄ）は消去モードと各ノードとの電位関係を示す図である。
【００７６】
図１４（Ａ）に示すように、等価回路では、選択トランジスタＳＴ１１、ＳＴ１２とセルＭＣ１１、ＭＣ１２との間に形成された第１の配線型ブースター電極ＢＰ１、セルＭＣ１１、ＭＣ１２とセルＭＣ２１、ＭＣ２２との間に形成された第２の配線型ブースター電極ＢＰ２、選択トランジスタＳＴ２１、ＳＴ２２とセルＭＣ２１、ＭＣ２２との間に形成された第３の配線型ブースター電極ＢＰ３に別れる。しかし、図１４（Ｂ）〜図１４（Ｄ）に示すように、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ、一つのブースター電極ＢＰとして同時に制御すれば、第１の実施形態と同様な動作を行うことができる。第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３を、一つのブースター電極ＢＰとして同時に制御するためには、例えばセルアレイの端などで、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３が互いに接続されるパターンとするか、あるいは別の配線などで互いに接続すれば良い。
【００７７】
このような第２の実施形態では、第１の実施形態と同様に、カップリング比γｐｇｍのばらつきが小さくなるとともに、図１５（Ｂ）に示すように、ワード線とビット線との間にブースター電極がない分、例えば第１の実施形態に係る図１５（Ａ）に示すセルに比べて、コンタクト孔４５の深さ“ｆ”を浅くできる。このため、ビット線用コンタクト孔４５のアスペクト比“ｆ／ｅ”（“ｅ ”はコンタクト孔の間口の寸法）を小さくでき、微細化に有効である。
【００７８】
また、図１５（Ａ）に示すように、第１の実施形態に係るセルでは、ブースター電極１５とワード線７との対向面が、ワード線７の側面“ｇ”、“ｈ”、およびワード線７の上面“ｉ”の３カ所である。しかし、図１５（Ｂ）に示すように、第２の実施形態に係るセルでは、ワード線７の側面“ｇ”、“ｈ”のみとなり、図１５（Ａ）に示すセルに比べて、ワード線７の周囲に寄生する寄生容量を小さくできる。ワード線７の寄生容量が小さくなることで、ワード線７の立ち上がり時間（ワード線を０Ｖから所定の電位まで充電するのに要する時間）、および立ち下がり時間（ワード線を所定の電位から０Ｖまで放電するのに要する時間）をそれぞれ短縮できる。これらの時間をそれぞれ短縮できることで、第２の実施形態に係るセルでは、書き込み動作、読み出し動作、消去動作をそれぞれ、より高速に行える、という効果も期待できる。
【００７９】
なお、第２の実施形態の構造は、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ独立させることが可能な構造である。このため、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ、独立して制御するように変形されても良い。
【００８０】
次に、その製造方法を説明する。
【００８１】
図１６〜図１８は第２の実施形態に係るＥＥＰＲＯＭの主要な製造工程を示した図である。図１６〜図１８において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【００８２】
まず、図４〜図１０に示した製造方法に従って、ブースター電極絶縁膜１４の上に、導電性ポリシリコンを堆積し、ブースター電極となる導電膜４２まで形成する。
【００８３】
この後、図１６（Ａ）〜（Ｃ）に示すように、導電膜４２を化学的機械研磨（ＣＭＰ）、あるいはＲＩＥ法を用いたエッチバック法により、導電膜４２の表面を後退させて、導電膜４２をスタックトゲート構造４０、ゲート構造４１の間にのみ埋め込む。
【００８４】
次に、図１７（Ａ）〜（Ｃ）に示すように、埋め込まれた導電膜４２のうち、拡散層９、１０の上にあるものを除去する。図中参照符号４３は、ホトレジストからなるマスク層である。これにより、配線型のブースター電極１５−１〜１５−３がそれぞれ、拡散層１１上にブースター電極絶縁膜１４を介して形成される。
【００８５】
次に、図１８（Ａ）〜（Ｃ）に示すように、図１７（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、第１層層間絶縁膜４４を形成する。次いで、層間絶縁膜４４に、拡散層９に通じるビット線用コンタクト孔４５、拡散層１０に通じる図示せぬソース線用コンタクト孔、ブースター電極１５に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、ビット線ＢＬ、図示せぬソース線、図示せぬブースター電極制御線を形成する。次いで、第２層層間絶縁膜４６を形成することで、この発明の第２の実施形態に係るＥＥＰＲＯＭセルが完成する。
【００８６】
次に、この発明の第３の実施形態に係るＥＥＰＲＯＭセルを説明する。
【００８７】
図１９（Ａ）は第３の実施形態に係るＥＥＰＲＯＭセルの平面図、図１９（Ｂ）は図１９（Ａ）中のＢ−Ｂ線に沿う断面図、図１９（Ｃ）は図１９（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図１９（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を省略して示している。
【００８８】
図１９（Ａ）〜（Ｃ）に示すように、第３の実施形態では、第２の実施形態と同様に、ブースター電極１５を、スタックトゲート構造４０間、スタックトゲート構造４０とゲート構造４１との間に埋め込み形成し、セルアレイにおいて配線状とされたブースター電極１５−１〜１５−３を形成する。さらに、ブースター電極１５−１〜１５−３を形成した導電膜を、ソース用拡散層９、ドレイン拡散層１０の上にそれぞれ残して、ブースター電極１５−１〜１５−３と同一の導電物からなるソース配線５１、およびビット線コンタクト用プラグ５２をそれぞれ形成したことが特徴である。ソース配線５１は、ブースター電極１５−１〜１５−３と同様な配線状に形成され、拡散層９に接続される。この時、拡散層９は、ゲート構造４１間に沿って線状に形成されていても良いし、各ＮＡＮＤセル毎に分離されていても良い。プラグ５２は、島状に形成され、拡散層１０に接続される。この時、拡散層９は、一つのビット線に接続されるＮＡＮＤセル毎に分離されている。
【００８９】
このような第３の実施形態では、第２の実施形態と同様に、カップリング比γｐｇｍのばらつきを小さくでき、ワード線７に寄生する寄生容量を低下できる。さらに、図２０（Ｂ）に示すように、プラグ５２を、拡散層１０とビット線１２とのコンタクト部に有することにより、例えば第２の実施形態に係る図２０（Ｂ）に示すセルに比べて、コンタクト孔４５の深さ“ｆ”を、さらに浅くできる。このため、ビット線用コンタクト孔４５のアスペクト比“ｆ／ｅ”を、さらに小さくでき、微細化に有効である。
【００９０】
次に、その製造方法を説明する。
【００９１】
図２１〜図２６は第３の実施形態に係るＥＥＰＲＯＭを主要な製造工程順に示した図である。図２１〜図２６において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【００９２】
まず、図４〜図８に示した製造方法に従って、スタックトゲート構造４０，およびゲート構造４１を形成し、Ｎ型拡散層９、１０、１１まで形成する。
【００９３】
この後、図２１（Ａ）〜（Ｃ）に示すように、ブースター電極絶縁膜１４を形成し、このブースター電極絶縁膜１４の上に、第１の導電膜５３を薄く堆積する。第１の導電膜は、例えば導電性のポリシリコンである。
【００９４】
なお、この製造方法では、Ｎ型拡散層（ソース）９が形成されるゲート構造４１間のピッチ“ｉ”、およびＮ型拡散層（ドレイン）１０が形成されるゲート構造４１間のピッチ“ｊ”をそれぞれ、Ｎ型拡散層（セルのソース／ドレイン）１１が形成されるゲート構造４１〜スタックトゲート構造４０間のピッチ“ｇ”、およびスタックトゲート構造４０間のピッチ“ｈ”と略同じピッチとする。これは、ソース配線が形成される領域のピッチ“ｉ”、プラグが形成される領域のピッチ“ｊ”、ブースター電極が形成される領域のピッチ“ｇ”、“ｈ”を互いに同じとすることにより、スタックトゲート構造４０およびゲート構造４１間に生ずる凹部の全てを、導電物によって容易に埋め込めるためである。また、ピッチ“ｇ”、“ｈ”を持つ領域は、基板１へのコンタクト孔がないため、最小のピッチにできる。従来よりコンタクト孔がある、ピッチ“ｉ”、“ｊ”を持つ領域を、ピッチ“ｇ”、“ｈ”に合わせれば、セルアレイ部において、スタックトゲート構造４０およびゲート構造４１の集積密度が向上する。また、そのパターンは、スタックトゲート構造４０とゲート構造４１とが互いに等間隔で現れるパターンであるため、微細な加工にも適合する。このようにピッチ“ｇ”、“ｈ”、“ｉ”、“ｊ”は、互いに同じピッチとされることが好ましいが、ソース配線、プラグが形成される領域のピッチ“ｉ”、“ｊ”は、第１、第２の実施形態のように、ブースター電極が形成される領域のピッチ“ｇ”、“ｈ”より広くされても構わない。
【００９５】
また、図２１（Ａ）に参照符号“ｋ”によって示すように、Ｎ型拡散層９は、Ｎ型拡散層１０と同様に、一つのビット線に接続されるＮＡＮＤセル毎、つまりカラム毎に分離されるようになっている。第３の実施形態では、Ｎ型拡散層９が分離されていても、後にソース配線によって互いに接続できるためである。このようなパターンは、素子領域３のパターンを従来のメッシュ状から、単純なライン＆スペースのパターンにでき、やはり微細加工に適している。このように、Ｎ型拡散層９は、Ｎ型拡散層１０と同様に、カラム毎に分離されることが好ましいが、第１、第２の実施形態のように、Ｎ型拡散層９をゲート構造４０間に沿って、一つの領域となるように形成されても良い。
【００９６】
次に、図２２（Ａ）〜（Ｃ）に示すように、導電膜５３の上に、ホトレジストからなるマスク層５４を形成する。次いで、このマスク層５４に、ゲート構造４１間の領域に対応した、線状の窓５５、５６を形成する。次いで、マスク層５４をエッチングのマスクに用いて、ブースター電極絶縁膜１４を除去し、Ｎ型拡散層９、１０それぞれの表面を露出させる。
【００９７】
次に、図２３（Ａ）〜（Ｃ）に示すように、マスク層５４を除去した後、第２の導電膜５７を堆積し、スタックトゲート構造４０およびゲート構造４１間に生じている凹部を埋め込む。第２の導電膜５７は、例えばタングステンである。第１の導電膜５３と第２の導電膜５７は、いわゆる“ポリメタル構造膜”５８となる。このとき、第２の導電膜５７は、Ｎ型拡散層９、１０それぞれに、電気的に接触される。
【００９８】
次に、図２４（Ａ）〜（Ｃ）に示すように、ポリメタル構造膜５８の表面を機械的化学研磨、あるいはＲＩＥ法を用いてエッチバックし、ポリメタル構造膜５８をスタックトゲート構造４０とゲート構造４１との間に埋め込む。
【００９９】
次に、図２５（Ａ）〜（Ｃ）に示すように、図２４（Ａ）〜（Ｃ）に示す構造の上に、ホトレジストからなるマスク層５９を形成する。次いで、このマスク層５９に、ポリメタル構造膜５８を、Ｎ型拡散層１０毎に分離するためのスリット部に対応した窓６０を形成する。次いで、マスク層５９をエッチングのマスクに用いて、ポリメタル構造膜５８を除去し、ポリメタル構造膜５８を、Ｎ型拡散層１０毎に分離する。これにより、ポリメタル構造膜５８は、図１９（Ａ）〜（Ｃ）に示したソース配線５１、プラグ５２、配線型のブースター電極１５−１〜１５−３の形状になる。
【０１００】
次に、図２６（Ａ）〜（Ｃ）に示すように、マスク層５９を除去した後、第１層層間絶縁膜４４を形成し、次いで、層間絶縁膜４４に、プラグ５２に通じるビット線用コンタクト孔４５、ソース配線５１に通じる図示せぬソース線用コンタクト孔、配線型ブースター電極１５−１〜１５−３に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、ビット線ＢＬ、図示せぬソース線、図示せぬブースター電極制御線を形成する。次いで、第２層層間絶縁膜４６を形成することで、この発明の第３の実施形態に係るＥＥＰＲＯＭセルが完成する。
【０１０１】
次に、この発明の第４の実施形態に係るＥＥＰＲＯＭセルを説明する。
【０１０２】
図２７（Ａ）は第４の実施形態に係るＥＥＰＲＯＭセルの平面図、図２７（Ｂ）は図２７（Ａ）中のＢ−Ｂ線に沿う断面図、図２７（Ｃ）は図２７（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図２７（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を省略して示している。
【０１０３】
図２７（Ａ）〜（Ｃ）に示すように、第４の実施形態は、ワード線７が、第１の導電膜６１、この第１の導電膜６１の上に形成した第２の導電膜６２の積層構造となっており、かつ第１の導電膜６１は、素子分離絶縁膜２の上にはないことが特徴である。
【０１０４】
図２７（Ａ）〜（Ｃ）では、第４の実施形態を、第２の実施形態に準じ、配線型のブースター電極１５−１〜１５−３を有した構造により示しているが、第４の実施形態に係る構造は、第１の実施形態のように、スタックトゲート構造４１の上を被覆するブースター電極１５を有したセル、あるいは第３の実施形態のように、配線型のブースター電極１５−１〜１５−３と同一導電物により構成されたソース配線５１、プラグ５２を有したセルにも、適用できることはもちろんである。
【０１０５】
次に、その製造方法を説明する。
【０１０６】
図２８は第４の実施形態に係るＥＥＰＲＯＭの主要な製造工程を示した図である。図２８において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【０１０７】
まず、図４（Ａ）〜（Ｃ）を参照して説明した方法にしたがって、Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜３１、浮遊ゲートとなる導電性ポリシリコン層３２を形成する。この後、導電性ポリシリコン層３２の上に、インターポリ絶縁膜となるＯＮＯ膜３７を形成し、ＯＮＯ膜３７のうち、選択トランジスタとなる領域に対応した部分を除去する。
【０１０８】
次に、図２８（Ａ）〜（Ｃ）に示すように、第１の導電膜６１を形成し、二酸化シリコン膜３１、導電性ポリシリコン層３２、ＯＮＯ膜３７、第１の導電膜６１を含む第１の積層膜構造を形成する。第１の導電膜は、導電性ポリシリコンである。次いで、素子分離用溝を形成するときにエッチングのマスクとなる図示せぬ窒化シリコン膜を形成した後、図示せぬ窒化シリコン膜を素子領域に対応したパターンにパターニングする。次いで、図示せぬ窒化シリコン膜をマスクに用いて、基板１をエッチングし、第１の積層膜構造の残存部分に自己整合した素子領域３および素子分離用溝３５を、基板１に形成する。次いで、溝３５の中を二酸化シリコン膜によって埋め込む。次いで、二酸化シリコン膜を化学的機械研磨（ＣＭＰ）し、溝３５を二酸化シリコン膜で埋め込み、素子分離領域２を形成する。この後、図示せぬ窒化シリコン膜が残っていれば除去する。
【０１０９】
この後、特に図示しないが、図２８（Ａ）〜（Ｃ）に示す構造の上に、第２の導電膜６２を形成し、第１の導電膜６１と第２の導電膜６２との積層構造を得る。第２の導電膜６２はタングステンである。次いで、例えば図６〜図１０を参照して説明した製造方法にしたがって、スタックトゲート構造４０、ゲート構造４１を形成し、Ｎ型拡散層９、１０、１１を形成し、ブースター電極絶縁膜１４を形成する。この後、ブースター電極となる導電物を堆積する。次に、図１１、あるいは図１６〜図１７、図２１〜図２５を参照して説明した製造方法にしたがって、ブースター電極１５、あるいは配線型のブースター電極１５−１〜１５−３、あるいは配線型のブースター電極１５−１〜１５−３、ソース配線５１およびプラグ５２を形成する。この後、図１２、あるいは図１８、あるいは図２６を参照して説明したように、第１層層間絶縁膜を形成し、第１層層間絶縁膜にビット線コンタクト孔などを形成し、第１層層間絶縁膜の上にビット線などを形成する。この後、第２層層間絶縁膜を形成することで、第４の実施形態に係るセルが完成する。
【０１１０】
このような第４の実施形態では、第１の実施形態と同様に、カップリング比γｐｇｍのばらつきを小さくでき、かつワード線７を、第１の導電膜６１と第２の導電膜６２との積層構造として低抵抗化を図ることで、書き込み動作、読み出し動作、消去動作の高速化を期待できる。なお、ここでは、第２の導電膜６２にタングステンを用いたが、その他の高融点金属、あるいは高融点金属のシリサイドなどであっても良い。
【０１１１】
次に、この発明の第５の実施形態に係るＥＥＰＲＯＭセルを説明する。
【０１１２】
図２９（Ａ）は第５の実施形態に係るＥＥＰＲＯＭセルの平面図、図２９（Ｂ）は図２９（Ａ）中のＢ−Ｂ線に沿う断面図、図２９（Ｃ）は図２９（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図２９（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を省略して示している。
【０１１３】
図２９（Ａ）〜（Ｃ）に示すように、第５の実施形態は、スタックトゲート構造４０およびゲート構造４１の上に、絶縁物でなるキャップ層７１を有することが特徴である。
【０１１４】
図２９（Ａ）〜（Ｃ）では、第５の実施形態を、第２の実施形態に準じ、配線型のブースター電極１５−１〜１５−３を有した構造により図示しているが、第５の実施形態に係る構造は、第１の実施形態のように、スタックトゲート構造４１の上を被覆するブースター電極１５を有したセル、あるいは第３の実施形態のように、配線型のブースター電極１５−１〜１５−３と同一導電物により構成されたソース配線５１、プラグ５２を有したセルにも、適用できることはもちろんである。
【０１１５】
次に、その製造方法を説明する。
【０１１６】
図３０は第５の実施形態に係るＥＥＰＲＯＭの主要な製造工程を示した図である。図３０において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【０１１７】
まず、図４〜図６を参照して説明した方法にしたがって、Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜、浮遊ゲートとなる導電性ポリシリコン層、窒化シリコン膜を含む第１の膜状構造体を形成する。この後、第１の膜状構造体および基板をエッチングし、第１の積層膜構造の残存部分に自己整合した素子領域および素子分離用溝を、基板に形成する。次いで、溝の中を二酸化シリコン膜によって埋め込み、素子分離領域２を形成する。この後、図６（Ａ）〜（Ｃ）に示す構造の上に、絶縁物でなるキャップ層７１を形成する。キャップ層７１は、例えば窒化シリコンである。
【０１１８】
次に、図３０（Ａ）〜図３０（Ｂ）に示すように、図７を参照して説明した方法に従って、スタックトゲート構造４０、ゲート構造４１を形成する。これらスタックトゲート構造４０、ゲート構造４１の上面は、キャップ層７１で覆われている。
【０１１９】
この後、特に図示しないが、図８〜図１０を参照して説明した製造方法にしたがって、Ｎ型拡散層９、１０、１１を形成し、ブースター電極絶縁膜１４を形成する。この後、ブースター電極となる導電物を堆積する。次に、図１１、あるいは図１６〜図１７、あるいは図２１〜図２５を参照して説明した製造方法にしたがって、ブースター電極１５、あるいは配線型のブースター電極１５−１〜１５−３、あるいは配線型のブースター電極１５−１〜１５−３、ソース配線５１およびプラグ５２を形成する。なお、特に図１６〜図１７、あるいは図２１〜図２５に示した、ブースター電極の材料を化学的機械研磨、あるいはエッチバックしてスタックトゲート構造４０間、スタックトゲート構造４０〜ゲート構造４１間、ゲート構造間に埋め込む方法では、キャップ層７１が研磨、エッチバックのストッパとして機能する。このため、ワード線７などの膜減りを防止する。
【０１２０】
この後、図１２、あるいは図１８、あるいは図２６を参照して説明したように、第１層層間絶縁膜を形成し、第１層層間絶縁膜にビット線コンタクト孔などを形成し、第１層層間絶縁膜の上にビット線などを形成する。この後、第２層層間絶縁膜を形成することで、第５の実施形態に係るセルが完成する。
【０１２１】
このような第５の実施形態でも、第１〜第４の実施形態と全く同様に、カップリング比γｐｇｍのばらつきを小さくすることができる。
【０１２２】
なお、上記本発明の実施形態では、Ｐ型半導体基板をＢＵＬＫとした例について示したが、Ｎ型半導体基板にＰ型ウェルをＢＵＬＫとし、この上にセルを形成しても良いことはいうまでもない。その他、本発明の主旨を逸脱しない範囲で、種々変形して実施することができる。
【０１２３】
【発明の効果】
以上説明したように、この発明によれば、カップリング比γｐｇｍの変動に伴う電位ＶＦＧの変動を抑制でき、書き込み非選択のセルや、“１”書き込みするセルの浮遊ゲートに電子が注入されてしまうような誤書き込み、およびリードディスターブなどの不良の発生を抑制し得る不揮発性半導体記憶装置、およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係るメモリセルの平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は図１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２】図２はこの発明に係るメモリセルが有する浮遊ゲートの鳥瞰図。
【図３】図３（Ａ）はこの発明の第１の実施形態に係るメモリセルを有したＥＥＰＲＯＭの等価回路図、図３（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図、図３（Ｃ）は読み出しモードと各ノードとの電位の関係を示す図、図３（Ｄ）は消去モードと各ノードとの電位の関係を示す図。
【図４】図４（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図４（Ｂ）は図４（Ａ）中のＢ−Ｂ線に沿う断面図、図４（Ｃ）は図４（Ａ）中のＣ−Ｃ線に沿う断面図。
【図５】図５（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図５（Ｂ）は図５（Ａ）中のＢ−Ｂ線に沿う断面図、図５（Ｃ）は図５（Ａ）中のＣ−Ｃ線に沿う断面図。
【図６】図６（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図６（Ｂ）は図６（Ａ）中のＢ−Ｂ線に沿う断面図、図６（Ｃ）は図６（Ａ）中のＣ−Ｃ線に沿う断面図。
【図７】図７（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図７（Ｂ）は図７（Ａ）中のＢ−Ｂ線に沿う断面図、図７（Ｃ）は図７（Ａ）中のＣ−Ｃ線に沿う断面図。
【図８】図８（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図８（Ｂ）は図８（Ａ）中のＢ−Ｂ線に沿う断面図、図８（Ｃ）は図８（Ａ）中のＣ−Ｃ線に沿う断面図。
【図９】図９（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図９（Ｂ）は図９（Ａ）中のＢ−Ｂ線に沿う断面図、図９（Ｃ）は図９（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１０】図１０（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図１０（Ｂ）は図１０（Ａ）中のＢ−Ｂ線に沿う断面図、図１０（Ｃ）は図１０（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１１】図１１（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図１１（Ｂ）は図１１（Ａ）中のＢ−Ｂ線に沿う断面図、図１１（Ｃ）は図１１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１２】図１２（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図１２（Ｂ）は図１２（Ａ）中のＢ−Ｂ線に沿う断面図、図１２（Ｃ）は図１２（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１３】図１３（Ａ）はこの発明の第２の実施形態に係るメモリセルの平面図、図１３（Ｂ）は図１３（Ａ）中のＢ−Ｂ線に沿う断面図、図１３（Ｃ）は図１３（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１４】図１４（Ａ）はこの発明の第２の実施形態に係るメモリセルを有したＥＥＰＲＯＭの等価回路図、図１４（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図、図１４（Ｃ）は読み出しモードと各ノードとの電位の関係を示す図、図１４（Ｄ）は消去モードと各ノードとの電位の関係を示す図。
【図１５】図１５（Ａ）はこの発明の第１の実施形態に係るメモリセルの断面図、図１５（Ｂ）はこの発明の第２の実施形態に係るメモリセルの断面図。
【図１６】図１６（Ａ）はこの発明の第２の実施形態に係るメモリセルの一工程中における平面図、図１６（Ｂ）は図１６（Ａ）中のＢ−Ｂ線に沿う断面図、図１６（Ｃ）は図１６（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１７】図１７（Ａ）はこの発明の第２の実施形態に係るメモリセルの一工程中における平面図、図１７（Ｂ）は図１７（Ａ）中のＢ−Ｂ線に沿う断面図、図１７（Ｃ）は図１７（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１８】図１８（Ａ）はこの発明の第２の実施形態に係るメモリセルの一工程中における平面図、図１８（Ｂ）は図１８（Ａ）中のＢ−Ｂ線に沿う断面図、図１８（Ｃ）は図１８（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１９】図１９（Ａ）はこの発明の第３の実施形態に係るメモリセルの平面図、図１９（Ｂ）は図１９（Ａ）中のＢ−Ｂ線に沿う断面図、図１９（Ｃ）は図１９（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２０】図２０（Ａ）はこの発明の第２の実施形態に係るメモリセルの断面図、図２０（Ｂ）はこの発明の第３の実施形態に係るメモリセルの断面図。
【図２１】図２１（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２１（Ｂ）は図２１（Ａ）中のＢ−Ｂ線に沿う断面図、図２１（Ｃ）は図２１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２２】図２２（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２２（Ｂ）は図２２（Ａ）中のＢ−Ｂ線に沿う断面図、図２２（Ｃ）は図２２（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２３】図２３（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２３（Ｂ）は図２３（Ａ）中のＢ−Ｂ線に沿う断面図、図２３（Ｃ）は図２３（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２４】図２４（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２４（Ｂ）は図２４（Ａ）中のＢ−Ｂ線に沿う断面図、図２４（Ｃ）は図２４（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２５】図２５（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２５（Ｂ）は図２５（Ａ）中のＢ−Ｂ線に沿う断面図、図２５（Ｃ）は図２５（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２６】図２６（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２６（Ｂ）は図２６（Ａ）中のＢ−Ｂ線に沿う断面図、図２６（Ｃ）は図２６（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２７】図２７（Ａ）はこの発明の第４の実施形態に係るメモリセルの平面図、図２７（Ｂ）は図２７（Ａ）中のＢ−Ｂ線に沿う断面図、図２７（Ｃ）は図２７（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２８】図２８（Ａ）はこの発明の第４の実施形態に係るメモリセルの一工程中における平面図、図２８（Ｂ）は図２８（Ａ）中のＢ−Ｂ線に沿う断面図、図２８（Ｃ）は図２８（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２９】図２９（Ａ）はこの発明の第５の実施形態に係るメモリセルの平面図、図２９（Ｂ）は図２９（Ａ）中のＢ−Ｂ線に沿う断面図、図２９（Ｃ）は図２９（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３０】図３０（Ａ）はこの発明の第５の実施形態に係るメモリセルの一工程中における平面図、図３０（Ｂ）は図３０（Ａ）中のＢ−Ｂ線に沿う断面図、図３０（Ｃ）は図３０（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３１】図３１（Ａ）は従来のメモリセルの平面図、図３１（Ｂ）は図３１（Ａ）中のＢ−Ｂ線に沿う断面図、図３１（Ｃ）は図３１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３２】図３２（Ａ）は従来のＥＥＰＲＯＭの等価回路図、図３２（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図。
【図３３】図３３は従来の浮遊ゲートの鳥瞰図。
【図３４】図３４はカップリング比の素子領域幅依存性を示す図。
【符号の説明】
１…Ｐ型シリコン基板、
２…素子分離領域、
３…素子領域、
４…トンネル絶縁膜、
５…浮遊ゲート、
６…インターポリ絶縁膜、
７…ワード線（制御ゲート）
８…選択トランジスタのゲート、
９、１０、１１…Ｎ型拡散層、
１２…ビット線、
１３…メモリセルのチャネル、
１４ブースタープレート絶縁膜、
１５…ブースタープレート、
１５−１〜１５−３…配線型のブースター電極、
１６…ＮＡＮＤセルチャネル、
５１…ソース配線、
５２…プラグ、
６１…第１の導電膜、
６２…第２の導電膜、
７１…キャップ層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electrically rewritable nonvolatile semiconductor memory device having an electrode called a booster plate.
[0002]
[Prior art]
EEPROMs with electrodes called booster plates are described, for example, in 1996 Symposium on VLSI Technology Digest of Technical Papers, pp. 238-239. (Authors: ID Choi, DJ Kim, DS Jang, J. Kim, HS Kim, WC Shin, ST Ahn, and OH Kwon, (Samsung Electronics Co., LTD.) In this specification, an electrode called a booster plate is called a booster electrode. Hereinafter, an outline of an EEPROM cell having a booster electrode will be described.
[0003]
31 (A) is a plan view, FIG. 31 (B) is a cross-sectional view along line BB in FIG. 31 (A), and FIG. 31 (C) is along line CC in FIG. 31 (A). It is sectional drawing. However, in FIG. 31A, a bit line and an interlayer insulating film thereunder are omitted for convenience.
[0004]
As shown in FIGS. 31A to 31C, an element isolation insulating film 102 is formed on a P-type silicon substrate 101, and an element region 103 is formed on the surface of the substrate 101 by the element isolation insulating film 102. Is partitioned. On the element region 103, a tunnel insulating film 104, a floating gate 105, an interpoly insulating film 106, and a word line 107 are sequentially formed. The structure in which the floating gate 105 and the word line 107 are stacked is called a stacked gate structure. Reference numeral 108 is a gate of the selection transistor. In the element region 103, N-type diffusion layers 109, 110, and 111 are formed. The diffusion layer 109 is connected to a source line (not shown), and the diffusion layer 110 is connected to a bit line 112. There are a plurality of diffusion layers 111, each of which functions as a source / drain region of a memory cell transistor. A booster electrode insulating film 114 is formed around the stacked gate structure and on the diffusion layer 111, and a booster electrode 115 is formed on the insulating film 114. Reference numeral 144 denotes an interlayer insulating film.
[0005]
FIG. 32A shows an equivalent circuit thereof. Here, for simplicity, the case of two word lines (WL1, WL2) and two bit lines (BL1, BL2) is shown.
[0006]
As shown in FIG. 32A, a selection transistor ST11, cell transistors MC11 and MC21, and a selection transistor ST21 are connected in series between the bit line BL1 and the source line SL. Similarly, a selection transistor ST12, cell transistors MC12 and MC22, and a selection transistor ST22 are connected in series between the bit line BL2 and the source line SL. The word line WL1 is commonly connected to the gates of the cell transistors MC11 and MC12, and the word line WL2 is commonly connected to the gates of the cell transistors MC21 and MC22. The drain-side selection gate line SG1 is commonly connected to the gates of the selection transistors ST11 and ST12, and the source-side selection gate line SG2 is commonly connected to the gates of the selection transistors ST21 and ST22. The back gate (BULK) of each transistor is common. In the NAND type EEPROM, the potential of the back gate BULK is changed according to the operation mode. The booster electrode BP is capacitively coupled to an interconnection node of each transistor and each of the floating gates FG11, FG12, FG21, and FG22.
[0007]
Next, the write operation will be described based on the disclosure of the above document. In this description, writing for injecting electrons into the floating gate is called “0” writing, and writing without injecting electrons to the floating gate is called “1” writing. FIG. 32B illustrates the potential of each node in the writing mode.
[0008]
In the NAND flash EEPROM disclosed in the above document, the potential of the word line WL1 selected for writing is 13 V, the potential of the booster electrode BP is 13 V, the potential of the bit line BL1 designated for "0" writing is 0 V, and the drain side is selected. The potential of the gate line SG1 is set to 3.3V, the potential of the source-side selection gate line SG2 is set to 0V, and the potential of the unselected word line WL2 is set to 3.3V.
[0009]
At this time, the potentials of the selected word line WL1 and booster electrode BP are both 13V. Although the gate potential of the cell MC11 having the word line WL1 as a gate is 13 V, the coupling ratio (γpgm) between the floating gate FG11 and the word line WL1 is set to a potential equivalent to “0.78” by the potential of the booster electrode BP. The potential can be generated in the floating gate FG11, and a potential of about 10 V is applied to the tunnel insulating film. Therefore, even when the write potential is 13 V, electrons are injected into the floating gate FG11 through a tunnel oxide film having a thickness of about 10 nm. As a result, "0" is written to the cell MC11.
[0010]
On the other hand, the gate potential of the cell MC21 belonging to the same bit line BL1 and having the non-selected word line WL2 as a gate is 3.3 V, and the potential of the booster electrode BP is 13 V. At this time, since the voltage 3.3 V applied to the word line WL2 works to lower the potential of the floating gate FG21, electrons are not injected into the floating gate FG21.
[0011]
On the other hand, the potential of the bit line BL2 designated as “1” write is 3.3V. At this time, since the potential of the drain-side selection gate line SG1 is 3.3 V, the selection transistor ST12 cuts off when the potential of “3.3 V−VthST” is transferred to the N-type diffusion layer, and cuts off as shown in FIG. A region 116 (hereinafter referred to as a NAND cell channel or simply a cell channel for convenience) comprising a diffusion layer 111 and a memory cell channel 113 shown in FIG. Here, “VthST” is the threshold voltage of the selection transistor ST12. At this time, the potential of the cell channel 116 is raised by the potential of the booster electrode BP. In addition, the potential 13V of the selected word line WL1 also contributes to raising the potential of the cell channel 116 while using the floating gate FG12 as an intermediary. Thus, the potential of the cell channel 116 is raised to about 8V. In the cell MC12 having the selected word line WL1 as a gate, the potential difference between the channel and the word line WL1 is reduced to "13V-8V = 5V", and electrons are not injected into the floating gate FG12. As a result, "1" is written to the cell MC12. As described above, in the EEPROM having the booster electrode BP, the potential of the cell channel 116 of the cell MC12 which is connected to the bit line BL2 designated as "1" and designated to be programmed is greatly increased to about 8V.
[0012]
Also, in the cell MC22 that gates the unselected word line WL2, since the potential difference between the channel and the word line WL2 is "3.3V-8V = -4.7V", electrons are not injected into the floating gate FG22. .
[0013]
As described above, the main role of the booster electrode BP is to increase the effective coupling ratio γpgm and to increase the potential of the selected word line so that the potential of the floating gate can be sufficiently raised at the time of writing “0”. (Write potential VPP) is reduced from 17 V to 13 V in the related art. At the same time, the potential of the channel of the cell to which "1" is written is raised from the conventional "3.3-VthST" to about 8 V, making it difficult for electrons to be injected into the floating gate and causing "0" to be written. The effect of suppressing the occurrence of “erroneous writing” can be obtained.
[0014]
[Problems to be solved by the invention]
However, in the conventional EEPROM cell having the booster electrode, the coupling ratio γpgm at the time of writing changes due to “processing variation” when forming the element isolation region 102 and “processing variation” when forming the floating gate 105. There is a situation to do. Hereinafter, a specific description will be given with reference to FIG.
[0015]
FIG. 33 is a bird's-eye view showing the dimensions of the floating gate.
[0016]
As shown in FIG. 33, the length of the floating gate 105 along the bit line is “a”, the width of the floating gate 105 along the word line is “b”, the height of the floating gate 105 is “c”, The width of the region 103 is “d”. The thickness between the substrate 101 and the floating gate 105 of the tunnel insulating film 104 shown in FIGS. 31A to 31C is “tox1”, and the thickness between the floating gate 105 and the word line 107 of the interpoly insulating film 106 is “Tox2”, and the thickness between the floating gate 105 and the booster electrode 115 of the booster electrode insulating film 114 is “tox3”.
[0017]
At this time, the capacitance C1 between the substrate 101 and the floating gate 105 is
C1 = ε0 · εr (ad) / tox1
The capacitance C2 between the floating gate 105 and the word line 107 is
C2 = ε0 · εr (b + 2c) a / tox2
Further, the capacitance C3 between the floating gate 105 and the booster electrode 115 is
C3 = ε0 · εr (2b · c) / tox3
Is represented by
[0018]
The potential VFG of the floating gate 105 when the potential of the word line 107 is the write potential VPP is such that the charge in the floating gate 105 is ignored.
(VPP−VFG) · (C2 + C3) = VFG · C1
Therefore,
VFG = (C2 + C3) · VPP / (C1 + C2 + C3) = γpgm
Is represented by
[0019]
As the capacitances C2 and C3 are larger, the potential VFG becomes closer to the potential VPP and has a larger value. At this time, the width “b” of the floating gate 105 along the word line 107 is not included in the capacitance C1, but is included in the capacitances C2 and C3. Therefore, as the width “b” is larger, both the capacitances C2 and C3 are larger, and the value of the potential VFG is larger. In other words, if the width “b” varies, the value of the potential VFG also varies. Variations in the potential VFG result in variations in the write charge (the amount of electrons injected into the floating gate), which increases the variation in the threshold voltage of the cell to which "0" has been written.
[0020]
In particular, in recent years, the storage data stored in the EEPROM tends to be multivalued from general binary data, and it is required that the threshold voltage of the cell be distributed in a very narrow range. In order to satisfy this requirement, the amount of electrons injected into the floating gate must be controlled with higher accuracy, but the variation in the value of the potential VFG makes this control difficult.
[0021]
Further, when the value of the potential VFG varies, electrons are injected into the floating gate of a cell not selected for writing or a cell to which "1" is written, and the possibility of erroneous writing increases.
[0022]
The width “d” of the element region 103 is not included in the capacitances C2 and C3, but is included in the capacitance C1. And the coupling ratio γpgm is
Figure 0003583579
Is expressed as Therefore, when the width “d” of the element region 103 varies, the coupling ratio γpgm at the time of writing changes.
[0023]
FIG. 34 is a diagram showing the dependence of the coupling ratio γpgm on the width “d” of the element region 103. FIG. 34 shows the width of the element region 103 in a cell with a = 0.25 μm, b = 0.45 μm, c = 0.15 μm, d = 0.25 μm, tox1 = 10 nm, tox2 = 14 nm, and tox3 = about 30 nm. When “d” changes, the change in the coupling ratio γpgm is plotted.
[0024]
As shown in FIG. 34, as the width “d” of the element region 103 increases, the coupling ratio γpgm decreases.
[0025]
If the coupling ratio γpgm varies, the distribution of the threshold voltage distribution of the cells increases. In order to reduce the variation in the distribution of the threshold voltage, for example, the write pulse may be finely divided and electrons may be injected little by little into the floating gate. However, the write time may be long.
[0026]
Also, if there is a cell into which electrons can be easily injected due to a variation in the coupling ratio γpgm, defects such as erroneous writing and read disturb (weak writing generated when a voltage is generated between the word line and the substrate) also occur. Likely to happen.
[0027]
The present invention has been made in view of the above circumstances, and an object of the present invention is to suppress a change in the potential VFG caused by a change in the coupling ratio γpgm, and to prevent a cell in which writing is not selected or a cell in which “1” is written. It is an object of the present invention to provide a nonvolatile semiconductor memory device capable of suppressing occurrence of errors such as erroneous writing in which electrons are injected into a floating gate and read disturb, and a method of manufacturing the same.
[0028]
[Means for Solving the Problems]
To achieve the above objectives,In the nonvolatile semiconductor memory device according to the first aspect of the present invention, a plurality of gate structures including a selection gate line and a plurality of stacked gate structures including a floating gate and a word line are arranged and capacitively coupled to the floating gate. A cell array portion on which a booster electrode is arranged; in the cell array portion, the width of the element region along the select gate line and the word line direction is defined by the width of the floating gate along the select gate line and the word line direction; At the same time, the booster electrode is embedded between the gate structure and the stacked gate structure and between the stacked gate structures, and the booster electrode is formed in a wiring shape along the direction of the select gate line and the word line.It is characterized by the following.
[0029]
In addition, the method of manufacturing a nonvolatile semiconductor memory device according to the second aspect of the present invention is a method of manufacturing a semiconductor device, comprising the steps of: forming a first conductive film on a first conductive type semiconductor substrate and insulating the first conductive film from the substrate; Forming a first film-like structure including at least one insulating film; removing a portion of the first film-like structure corresponding to an element isolation region; Forming an element region and an element isolation groove in the substrate in a self-aligned manner with respect to the portion, embedding the element isolation groove with an insulator, and forming the element film on the first film-like structure and the insulator. A second conductive film electrically connected to the first conductive film in a region where a select transistor is formed and electrically insulated from the first conductive film in a region where a memory cell is formed; Forming a second film-like structure including at least the first film-like structure; A portion corresponding to a second conductive type semiconductor active region formed in the element region in the second film-like structure is removed, and a floating gate made of the first conductive film and the second conductive film And at least a gate structure including a word line capacitively coupled to the floating gate, and a gate structure including a select gate line in which the first and second conductive films are electrically connected to each other. Forming a plurality of semiconductor active regions of the second conductivity type in the substrate in a self-aligned manner with respect to the gate structure, the stacked gate structure, and the insulator; and forming the gate structure and the stack. Forming a second insulating film on the gate structure, the insulator, and the semiconductor active region; forming a third conductive film on the second insulating film; And the third conductive film is formed in each of a concave portion formed between the gate structures, a concave portion formed between the gate structure and the stacked gate structure, and a concave portion formed between the stacked gate structures. And removing the third conductive film left between the gate structures, removing the third conductive film, and exposing the floating gate below a side surface of the word line of the floating gate; and Forming a booster electrode that is capacitively coupled via the second insulating film in each of the active regions that functions as a source / drain of the memory cell.
[0030]
In addition, the method for manufacturing a nonvolatile semiconductor memory device according to the third aspect of the present invention provides a method for manufacturing a semiconductor device, comprising the steps of: forming a first conductive film on a semiconductor substrate of a first conductivity type and insulating the first conductive film from the substrate; Forming a first film-like structure including at least one insulating film; removing a portion of the first film-like structure corresponding to an element isolation region; Forming an element region and an element isolation groove in the substrate in a self-aligned manner with respect to the portion, embedding the element isolation groove with an insulator, and forming the element film on the first film-like structure and the insulator. A second conductive film electrically connected to the first conductive film in a region where a select transistor is formed and electrically insulated from the first conductive film in a region where a memory cell is formed; Forming a second film-like structure including at least the first film-like structure; A portion corresponding to a second conductive type semiconductor active region formed in the element region in the second film-like structure is removed, and a floating gate made of the first conductive film and the second conductive film And at least a gate structure including a word line capacitively coupled to the floating gate, and a gate structure including a select gate line in which the first and second conductive films are electrically connected to each other. Forming a plurality of semiconductor active regions of the second conductivity type in the substrate in a self-aligned manner with respect to the gate structure, the stacked gate structure, and the insulator; and forming the gate structure and the stack. Forming a second insulating film on the gate structure, the insulator and the semiconductor active region, and a first region connected to a source line among the plurality of semiconductor active regions; Exposing a second region connected to the power line, forming a third conductive film on the second insulating film and on the exposed portions of the first and second regions, The third conductive film is receded, and a concave portion formed between the gate structures, a concave portion formed between the gate structure and the stacked gate structure, and a concave portion formed between the stacked gate structures are respectively formed. Leaving a third conductive film; and separating the third conductive film left between the gate structures corresponding to the second region among the gate structures for each of the second regions. A source line electrically connected to the first region, a plug electrically connected to the second region, and a surface of the floating gate exposed below a side surface of the word line; In the semiconductor active region, the source / As drain Forming a booster electrode capacitively coupled through the second insulator in each of the functioning third regions.
[0031]
In the method of manufacturing a nonvolatile semiconductor memory device according to a fourth aspect of the present invention, a first conductive film is formed on a semiconductor substrate of a first conductivity type, and a first conductive film is insulated from the substrate. A first insulating film and a second conductive film electrically connected to the first conductive film in a region where the select transistor is formed, and a second conductive film electrically isolated from the first conductive film in a region where the memory cell is formed. Forming a first film-like structure including at least a conductive film, and removing a portion corresponding to an element isolation region of the first film-like structure, and forming a first film-like structure on a remaining portion of the first film-like structure. Forming an element region and an element isolation groove in the substrate in a self-aligned manner, embedding the element isolation groove with an insulator, and forming the element isolation groove on the first film-like structure and the insulator. The third conductive film electrically connected to the second conductive film is reduced in number. Forming a second film-like structure including: removing a portion of the first and second film-like structures corresponding to a second conductivity type semiconductor active region formed in the element region; A floating gate made of the first conductive film; a stacked gate structure made of the second and third conductive films, each of which includes a word line capacitively coupled to the floating gate; Forming at least a gate structure including a select gate line in which conductive films are electrically connected to each other; and forming a second conductive film in a self-aligned manner with respect to the gate structure, the stacked gate structure, and the insulator. Forming a plurality of semiconductor active regions in the substrate, forming a second insulating film on the gate structure, the stacked gate structure, the insulator, and the semiconductor active region; Forming a fourth conductive film on the insulating film; and recessing the fourth conductive film to form a concave portion formed between the gate structures and a concave portion formed between the gate structure and the stacked gate structure. Leaving a fourth conductive film in each of the concave portion and the concave portion formed between the stacked gate structures; and removing the fourth conductive film remaining between the gate structures to form the fourth conductive film. Capacitors are respectively provided on the surface of the floating gate exposed below the side surface of the word line, and the region of the semiconductor active region functioning as the source / drain of the memory cell via the second insulator. Forming a combined booster electrode.
[0032]
In the method for manufacturing a nonvolatile semiconductor memory device according to a fifth aspect of the present invention, a first conductive film is formed on a semiconductor substrate of a first conductivity type, and a first conductive film is insulated from the substrate. A first insulating film and a second conductive film electrically connected to the first conductive film in a region where the select transistor is formed, and a second conductive film electrically isolated from the first conductive film in a region where the memory cell is formed. Forming a first film-like structure including at least a conductive film, and removing a portion corresponding to an element isolation region of the first film-like structure, and forming a first film-like structure on a remaining portion of the first film-like structure. Forming an element region and an element isolation groove in the substrate in a self-aligned manner, embedding the element isolation groove with an insulator, and forming the element isolation groove on the first film-like structure and the insulator. The third conductive film electrically connected to the second conductive film is reduced in number. Forming a second film-like structure including: removing a portion of the first and second film-like structures corresponding to a second conductivity type semiconductor active region formed in the element region; A floating gate made of the first conductive film; a stacked gate structure made of the second and third conductive films, each of which includes a word line capacitively coupled to the floating gate; Forming at least a gate structure including a select gate line in which conductive films are electrically connected to each other; and forming a second conductive film in a self-aligned manner with respect to the gate structure, the stacked gate structure, and the insulator. Forming a plurality of semiconductor active regions of a mold type in the substrate; forming a second insulating film on the gate structure, the stacked gate structure, the insulator and the semiconductor active region; Exposing a first region connected to a source line and a second region connected to a bit line in a semiconductor active region; and exposing portions of the first and second regions on the second insulating film. A step of forming a fourth conductive film thereon, a recess formed between the gate structures by retreating the fourth conductive film, a recess formed between the gate structure and the stacked gate structure, Leaving the fourth conductive film in each of the recesses formed between the stacked gate structures; and forming a fourth conductive film remaining between the gate structures corresponding to the second region among the gate structures. A film is separated for each of the second regions, a source line made of the fourth conductive material and electrically connected to the first region, a plug electrically connected to the second region, and Below the word line side of the floating gate Surface exposed at And forming a booster electrode capacitively coupled via the second insulating film in each of the third regions of the semiconductor active region functioning as a source / drain of a memory cell. .
[0040]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described using a NAND EEPROM as an example. In this description, common portions are denoted by common reference numerals throughout the drawings, and redundant description will be avoided.
[0041]
1A is a plan view of the EEPROM cell according to the first embodiment, FIG. 1B is a cross-sectional view taken along line BB in FIG. 1A, and FIG. It is sectional drawing which follows CC line | wire in A). However, in FIG. 1A, for convenience, a bit line and an interlayer insulating film thereunder are omitted.
[0042]
As shown in FIGS. 1A to 1C, an element isolation insulating film 2 is formed on a P-type silicon substrate (BULK) 1. An element region 3 is defined. On the element region 3, a tunnel insulating film 4, a floating gate (FG) 5, an interpoly insulating film 6, and a control gate (word line: WL) 7 are sequentially formed to form a stacked gate structure. . Reference numeral 8 is the gate of the selection transistor.
[0043]
In the element region 3, N-type diffusion layers 9, 10, and 11 are formed. The diffusion layer 9 is connected to a source line (SL) (not shown), and the diffusion layer 10 is connected to a bit line (BL) 12. There are a plurality of diffusion layers 11, and a region between the diffusion layers 11 becomes a channel 13 of the memory cell transistor (MC). The control gate 7 traverses over the channel 13 and is capacitively coupled to the channel 13 via the floating gate 5.
[0044]
A booster electrode insulating film 14 is formed around the stacked gate structure and on each of the diffusion layers 11, and a booster electrode 15 is formed on the insulating film 14. Further, an interlayer insulating film 44 is formed on the booster electrode 15.
[0045]
FIG. 2 is a bird's-eye view of the floating gate shown in FIGS.
[0046]
The feature of the cell according to the present invention is that, as shown in FIG. 2, the width of the surface 21 of the floating gate FG facing the channel 13 via the tunnel insulating film 4 and the word line WL via the interpoly insulating film 6 The width of the facing surface 22 and the width of the surface 23 facing the booster electrode 15 via the booster electrode insulating film 14 are equal to each other. Each of the three widths is the width “b” of the floating gate 5 along the word line, and the width “b” is equal to the width “d” between the isolation regions 2 of the element region 3. Therefore, the coupling ratio γpgm at the time of writing is
Figure 0003583579
not,
Figure 0003583579
, And can be made independent of the width “d” (“b”).
[0047]
In the above equation, the length of the floating gate 5 along the bit line is “a”, the width of the floating gate 5 along the word line is “b”, the height of the floating gate 5 is “c”, The width of the element region is "d", the thickness of the tunnel insulating film 4 between the substrate 1 and the floating gate 5 is "tox1", the thickness of the interpoly insulating film 6 between the floating gate 5 and the control gate 7 is "tox2", The thickness between the floating gate 5 and the booster electrode 15 of the booster electrode insulating film 14 is "tox3". The capacitances C1, C2, and C3 are respectively the same as those in the prior art section, the capacitance between the substrate 1 and the floating gate 5, the capacitance between the floating gate 5 and the control gate 7, the capacitance between the floating gate 5 and the booster electrode 15, and so on. Is the capacity between
[0048]
As described above, since the coupling ratio γpgm does not depend on the width “d”, even if the width “d” of the element region 3 varies due to processing variations, the variation of the coupling ratio γpgm is not affected.
[0049]
Therefore, according to the present invention, among the factors which cause the coupling ratio γpgm to vary, it is possible to eliminate particularly those which are caused by the variation of the width “d” of the element region 3. Variation in γpgm can be reduced. By reducing the variation in the coupling ratio γpgm, the probability of existence of cells into which electrons can be easily injected can be reduced as compared with the related art, and the occurrence of defects such as erroneous writing and read disturb can be suppressed more than before. .
[0050]
Next, an operation method of the NAND type EEPROM according to the first embodiment will be described. FIG. 3A is an equivalent circuit diagram, FIG. 3B is a diagram showing a potential relationship between a writing mode and each node, and FIG. 3C is a diagram showing a potential relationship between a reading mode and each node. (D) is a diagram showing a potential relationship between the erase mode and each node. Here, for simplicity, the case of two word lines (WL1, WL2) and two bit lines (BL1, BL2) is shown.
[0051]
First, the write operation will be described.
[0052]
The potential of the word line WL1 selected for writing is 13V, the potential of the booster electrode BP is 13V, the potential of the bit line BL1 designated for "0" writing is 0V, the potential of the drain-side selection gate line SG1 is 3.3V, and the source side is The potential of the selection gate line SG2 is set to 0V, and the potential of the unselected word line WL2 is set to 3.3V.
[0053]
At this time, the potentials of the selected word line WL1 and booster electrode BP are both 13V. Although the gate potential of the cell MC11 having the word line WL1 as a gate is 13 V, the coupling ratio γpgm at the time of writing increases to “0.78” by the potential of the booster electrode BP, and the tunnel insulating film has about 10 V Is applied. Therefore, even when the writing potential is 13 V, electrons are injected into the floating gate FG11 through the tunnel insulating film having a thickness of about 10 nm. As a result, "0" is written to the cell MC11.
[0054]
On the other hand, the gate potential of the cell MC21 belonging to the same bit line BL1 and having the non-selected word line WL2 as a gate is 3.3 V, and the potential of the booster electrode BP is 13 V. At this time, the voltage 3.3V applied to the word line WL2 works to lower the potential of the floating gate FG21. Therefore, electrons are not injected into the floating gate FG21.
[0055]
On the other hand, the potential of the bit line BL2 designated as “1” write is 3.3V. At this time, since the potential of the drain-side selection gate line SG1 is 3.3 V, the selection transistor ST12 cuts off when the potential of “3.3 V−VthST” is transferred to the N-type diffusion layer 7, and FIG. The cell channel 16 including the diffusion layer 11 and the channel 13 shown in FIG. “VthST” is a threshold voltage of the selection transistor ST12. At this time, the potential of the cell channel 16 is raised by the potential of the booster electrode BP. Further, the potential 13V of the selected word line WL1 also contributes to raising the potential of the cell channel 16 while setting the floating gate FG12 in the middle. Thus, the potential of the cell channel 16 is raised to about 8V. In the cell MC12 having the selected word line WL1 as a gate, the potential difference between the channel and the word line WL1 is reduced to "13V-8V = 5V", and electrons are not injected into the floating gate FG12. As a result, "1" is written to the cell MC12. As described above, in the EEPROM having the booster electrode BP, the potential of the cell channel 112 of the cell MC12 which is connected to the bit line BL2 designated as "1" and designated to be programmed is greatly increased to about 8V.
[0056]
Also, in the cell MC22 that gates the unselected word line WL2, since the potential difference between the channel and the word line WL2 is "3.3V-8V = -4.7V", electrons are not injected into the floating gate FG22. .
[0057]
Next, the read mode will be described.
[0058]
The potential of the read-selected word line WL1 is set to 0 V, the potential of the booster electrode BP, the potential of the drain-side selection gate line SG1, and the potential of the source-side selection gate line SG2 are each set to 3.3V. Further, the potential of the unselected word line WL2 is set to a potential that turns on regardless of the state of the threshold voltage of the cells MC21 and MC22. In this embodiment, it is 3.3V.
[0059]
Since the cell MC11 has been written "0" (with injected electrons), its threshold voltage is 0 V or higher, and the cell MC12 has been written "1" (without injected electrons), so its threshold voltage is 0V. It is as follows. Since the potential of the word line WL1 selected for reading is 0 V, the cell MC11 is turned off and the cell MC12 is turned on. As a result, the potentials of the bit lines BL1 and BL2, which have been precharged prior to reading, become “H” level (no discharge) and “L” level (discharged), respectively. By amplifying these potentials by a sense amplifier (not shown), data “0” is read from the cell MC11 and data “1” is read from the cell MC12.
[0060]
Next, the erasing operation will be described.
[0061]
The potential of the erase-selected word line WL1 and the potential of the booster electrode BP are both set to 0 V, the bit lines BL1 and BL2, the source-side selection gate line SG1, the drain-side selection gate line SG2, the source line SL, and the unselected word line WL2 are connected. Let each be floating. The potential of the substrate BULK is set to 13V. As a result, a positive voltage is applied to the substrate BULK with respect to the floating gates FG11 and FG21, the electrons injected into the floating gate FG11 are discharged to the substrate BULK, and the data in the cells MC11 and MC21 is erased. In the cells MC12 and MC22, since the word line WL2 is floating, the potential of the word line WL2 rises due to coupling with the substrate BULK. Therefore, the electrons injected into the floating gates FG12 and FG22 are not emitted. Of course, if the potential of the word line WL2 is set to 0 V, the data of the cells MC11, MC21, MC12, and MC22 can be simultaneously erased.
[0062]
Next, a method of manufacturing the EEPROM cell according to the first embodiment will be described.
[0063]
4 to 12 are views showing the EEPROM according to the first embodiment in the order of main manufacturing steps. 4A to 12, (A) is a plan view, (B) is a sectional view taken along line BB in (A), and (C) is a line CC in (A) in FIGS. FIG.
[0064]
First, as shown in FIGS. 4A to 4C, a silicon dioxide film 31 serving as a tunnel insulating film, a conductive polysilicon layer 32 serving as a floating gate, and a trench for element isolation are formed on a P-type silicon substrate 1. Is formed, a first stacked film structure 34 in which a silicon nitride film 33 serving as a mask is sequentially formed. Next, a portion of the silicon nitride film 33 corresponding to the groove is removed, and the silicon nitride film 33 is patterned into a pattern corresponding to the element region. Then, using the silicon nitride film 33 as a mask, the substrate 1 is etched to form an element region 3 and an element isolation groove 35 which are self-aligned with the remaining portion of the first laminated film structure 34.
[0065]
Next, as shown in FIGS. 5A to 5C, silicon dioxide is deposited on the structure shown in FIGS. 4A to 4C to form a silicon dioxide film filling the trench 35. I do. Next, the silicon dioxide film is subjected to chemical mechanical polishing (CMP) to fill the groove 35 with the silicon dioxide film, thereby forming the element isolation region 2. Thereafter, if the silicon nitride film 33 remains, it is removed.
[0066]
Next, as shown in FIGS. 6A to 6C, silicon dioxide, silicon nitride, and silicon dioxide are sequentially deposited on the structure shown in FIGS. 5A to 5C to form an interpoly insulating film. ONO film 37 is formed. Next, after removing the portion of the ONO film 37 that will be the gate of the select gate transistor, a conductive polysilicon film 38 that will be a word line (control gate) is deposited.
[0067]
Next, as shown in FIGS. 7A to 7C, the film-like structure including the silicon dioxide film 31, the conductive polysilicon film 32, the ONO film 37, and the conductive polysilicon film 38 is patterned into a word line pattern. Then, a stacked gate structure 40 including the tunnel insulating film 4, the floating gate 5, the interpoly insulating film 6, and the word line 7 is formed. At this time, the floating gate 5 is formed on the element region 3 in a self-aligned manner. Further, in the portion of the select gate transistor, there is no inter-poly insulating film 6, and the floating gate 5 and the word line 7 are electrically connected to form an integrated gate structure 41.
[0068]
Next, as shown in FIGS. 8A to 8C, an N-type impurity is ion-implanted into the element region 3 using the stacked gate structure 40, the gate structure 41, and the element isolation region 2 as a mask. To form N-type diffusion layers 9, 10 and 11.
[0069]
Next, as shown in FIGS. 9A to 9C, silicon dioxide is deposited on the structure shown in FIGS. 8A to 8C to form a booster electrode insulating film 14.
[0070]
Next, as shown in FIGS. 10A to 10C, conductive polysilicon is deposited on the booster electrode insulating film 14 to form a conductive film 42 serving as a booster electrode. Next, as shown in FIGS. 11A to 11C, the booster electrode 15 is formed by patterning the conductive film 42 into a booster electrode pattern. In the figure, reference numeral 43 denotes a mask layer made of a photoresist corresponding to the booster electrode pattern.
[0071]
Next, as shown in FIGS. 12A to 12C, silicon dioxide is deposited on the structure shown in FIGS. 11A to 11C to form a first interlayer insulating film 44. . Next, in the interlayer insulating film 44, a bit line contact hole 45 leading to the diffusion layer 9, a source line contact hole (not shown) leading to the diffusion layer 10, a booster electrode control line contact hole (not shown) leading to the booster electrode 15, and the like. Is formed, a bit line BL, a source line (not shown), and a booster electrode control line (not shown) are formed. Next, an EEPROM cell according to the first embodiment of the present invention is completed by forming a second interlayer insulating film 46.
[0072]
Next, an EEPROM cell according to a second embodiment of the present invention will be described.
[0073]
FIG. 13A is a plan view of an EEPROM cell according to the second embodiment, FIG. 13B is a cross-sectional view taken along line BB in FIG. 13A, and FIG. It is sectional drawing which follows CC line | wire in A). However, in FIG. 13A, a bit line and an interlayer insulating film thereunder are omitted for convenience.
[0074]
As shown in FIGS. 13A to 13C, in the second embodiment, the booster electrode 15 isStacked gateBetween 40 structures,Stacked gateIt is characterized in that the booster electrode 15 is buried between the structure 40 and the gate structure 41, and the booster electrode 15 is formed in a wiring shape in the cell array. 13A to 13C, the wiring-type booster electrode 15 is indicated by reference numerals 15-1 to 15-3. Hereinafter, it is referred to as a wiring type booster electrode.
[0075]
14A is an equivalent circuit diagram thereof, FIG. 14B is a diagram showing a relationship between a write mode and a potential of each node, FIG. 14C is a diagram showing a relationship between a read mode and each node, FIG. 14D illustrates a potential relationship between the erase mode and each node.
[0076]
As shown in FIG. 14A, in the equivalent circuit, a first wiring type booster electrode BP1 formed between the select transistors ST11 and ST12 and the cells MC11 and MC12, the cells MC11 and MC12, and the cells MC21 and MC22 include And a third wiring booster electrode BP3 formed between the select transistors ST21 and ST22 and the cells MC21 and MC22. However, as shown in FIGS. 14 (B) to 14 (D), when the first to third wiring-type booster electrodes BP1 to BP3 are simultaneously controlled as one booster electrode BP, the first embodiment is achieved. The same operation as described above can be performed. In order to simultaneously control the first to third wiring-type booster electrodes BP1 to BP3 as one booster electrode BP, the first to third wiring-type booster electrodes BP1 to BP3 are connected to each other, for example, at the end of a cell array. What is necessary is just to make it into the pattern connected, or to connect mutually by another wiring etc.
[0077]
In the second embodiment, as in the first embodiment, the variation in the coupling ratio γpgm is reduced, and the booster is provided between the word line and the bit line as shown in FIG. Since the electrodes are not provided, the depth “f” of the contact hole 45 can be made shallower than, for example, the cell shown in FIG. 15A according to the first embodiment. Therefore, the aspect ratio “f / e” (“e” is the dimension of the opening of the contact hole) of the bit line contact hole 45 can be reduced, which is effective for miniaturization.
[0078]
Further, as shown in FIG. 15A, in the cell according to the first embodiment, the opposing surface between the booster electrode 15 and the word line 7 has the side surfaces “g” and “h” of the word line 7 and the word line 7. There are three places on the upper surface “i” of the line 7. However, as shown in FIG. 15B, in the cell according to the second embodiment, only the side surfaces “g” and “h” of the word line 7 are present, and the word The parasitic capacitance that is parasitic around the line 7 can be reduced. As the parasitic capacitance of the word line 7 decreases, the rise time of the word line 7 (the time required to charge the word line from 0 V to a predetermined potential) and the fall time (from the potential of the word line to 0 V). (The time required for discharging). Since each of these times can be shortened, in the cell according to the second embodiment, an effect that each of the write operation, the read operation, and the erase operation can be performed at higher speed can be expected.
[0079]
Note that the structure of the second embodiment is a structure that allows the first to third wiring-type booster electrodes BP1 to BP3 to be independent from each other. Therefore, the first to third wiring-type booster electrodes BP1 to BP3 may be modified so as to be independently controlled.
[0080]
Next, the manufacturing method will be described.
[0081]
16 to 18 are views showing main manufacturing steps of the EEPROM according to the second embodiment. 16A to 18, (A) is a plan view, (B) is a cross-sectional view taken along line BB in (A), and (C) is a line CC in (A). FIG.
[0082]
First, according to the manufacturing method shown in FIGS. 4 to 10, conductive polysilicon is deposited on the booster electrode insulating film 14 to form a conductive film 42 to be a booster electrode.
[0083]
Thereafter, as shown in FIGS. 16A to 16C, the conductive film 42 is formed by chemical mechanical polishing (CMP) or an etch-back method using RIE.ofBy retreating the surface, the conductive film 42Stacked gateIt is embedded only between the structure 40 and the gate structure 41.
[0084]
Next, as shown in FIGS. 17A to 17C, of the buried conductive film 42, the one on the diffusion layers 9 and 10 is removed. Reference numeral 43 in the figure denotes a mask layer made of a photoresist. Thus, the wiring-type booster electrodes 15-1 to 15-3 are formed on the diffusion layer 11 with the booster electrode insulating film 14 interposed therebetween.
[0085]
Next, as shown in FIGS. 18A to 18C, silicon dioxide is deposited on the structure shown in FIGS. 17A to 17C to form a first interlayer insulating film 44. . Next, in the interlayer insulating film 44, a bit line contact hole 45 leading to the diffusion layer 9, a source line contact hole (not shown) leading to the diffusion layer 10, a booster electrode control line contact hole (not shown) leading to the booster electrode 15, and the like. Is formed, a bit line BL, a source line (not shown), and a booster electrode control line (not shown) are formed. Next, an EEPROM cell according to the second embodiment of the present invention is completed by forming a second interlayer insulating film 46.
[0086]
Next, an EEPROM cell according to a third embodiment of the present invention will be described.
[0087]
FIG. 19A is a plan view of an EEPROM cell according to the third embodiment, FIG. 19B is a cross-sectional view taken along line BB in FIG. 19A, and FIG. It is sectional drawing which follows CC line | wire in A). However, in FIG. 19A, for convenience, a bit line and an interlayer insulating film thereunder are omitted.
[0088]
As shown in FIGS. 19A to 19C, in the third embodiment, as in the second embodiment, the booster electrode 15 isStacked gateBetween structures 40,Stacked gateThe booster electrodes 15-1 to 15-3 buried between the structure 40 and the gate structure 41 are formed in the cell array in the form of wiring. Furthermore, the conductive film on which the booster electrodes 15-1 to 15-3 are formed is left on the source diffusion layer 9 and the drain diffusion layer 10, respectively, and is made of the same conductive material as the booster electrodes 15-1 to 15-3. The source line 51 and the bit line contact plug 52 are formed. The source wiring 51 is formed in a wiring shape similar to the booster electrodes 15-1 to 15-3, and is connected to the diffusion layer 9. At this time, the diffusion layer 9 may be formed linearly between the gate structures 41, or may be separated for each NAND cell. The plug 52 is formed in an island shape and is connected to the diffusion layer 10. At this time, the diffusion layer 9 is separated for each NAND cell connected to one bit line.
[0089]
In the third embodiment, as in the second embodiment, the variation in the coupling ratio γpgm can be reduced, and the parasitic capacitance of the word line 7 can be reduced. Further, as shown in FIG. 20B, by providing the plug 52 at the contact portion between the diffusion layer 10 and the bit line 12, compared with the cell according to the second embodiment shown in FIG. 20B, for example. Thus, the depth “f” of the contact hole 45 can be further reduced. Therefore, the aspect ratio “f / e” of the bit line contact hole 45 can be further reduced, which is effective for miniaturization.
[0090]
Next, the manufacturing method will be described.
[0091]
FIGS. 21 to 26 are views showing the EEPROM according to the third embodiment in the order of main manufacturing steps. 21 to 26, (A) is a plan view, (B) is a cross-sectional view taken along line BB in (A), and (C) is a line CC in (A). FIG.
[0092]
First, a stacked gate structure 40 and a gate structure 41 are formed according to the manufacturing method shown in FIGS. 4 to 8, and the N-type diffusion layers 9, 10, and 11 are formed.
[0093]
Thereafter, as shown in FIGS. 21A to 21C, a booster electrode insulating film 14 is formed, and a thin first conductive film 53 is deposited on the booster electrode insulating film 14. The first conductive film is, for example, conductive polysilicon.
[0094]
In this manufacturing method, the pitch “i” between the gate structures 41 on which the N-type diffusion layers (sources) 9 are formed and the pitch “j” between the gate structures 41 on which the N-type diffusion layers (drains) 10 are formed Respectively "are abbreviated as the pitch" g "between the gate structures 41 to the stacked gate structures 40 and the pitch" h "between the stacked gate structures 40 where the N-type diffusion layers (cell source / drain) 11 are formed. The pitch is the same. This is because the pitch “i” of the region where the source wiring is formed, the pitch “j” of the region where the plug is formed, and the pitch “g” and “h” of the region where the booster electrode is formed are the same. Thereby, the entire recess formed between the stacked gate structure 40 and the gate structure 41 can be easily filled with the conductive material. Further, the region having the pitches “g” and “h” can be set to the minimum pitch since there is no contact hole to the substrate 1. The integration density of the stacked gate structure 40 and the gate structure 41 in the cell array portion is improved by adjusting the regions having the contact holes and having the pitches "i" and "j" to the pitches "g" and "h". I do. Further, the pattern is a pattern in which the stacked gate structure 40 and the gate structure 41 appear at equal intervals to each other, and thus is suitable for fine processing. As described above, the pitches “g”, “h”, “i”, and “j” are preferably the same pitch, but the pitches “i”, “j” of the regions where the source wiring and the plug are formed. May be wider than the pitches “g” and “h” of the region where the booster electrode is formed, as in the first and second embodiments.
[0095]
Further, as indicated by reference numeral “k” in FIG. 21A, the N-type diffusion layer 9 is provided for each NAND cell connected to one bit line, that is, for each column, similarly to the N-type diffusion layer 10. It is to be separated. This is because, in the third embodiment, even if the N-type diffusion layers 9 are separated, they can be connected to each other later by the source wiring. Such a pattern can change the pattern of the element region 3 from a conventional mesh shape to a simple line and space pattern, and is also suitable for fine processing. As described above, the N-type diffusion layer 9 is preferably separated for each column as in the case of the N-type diffusion layer 10. However, as in the first and second embodiments, the N-type diffusion layer 9 It may be formed so as to be one region along the space between the structures 40.
[0096]
Next, as shown in FIGS. 22A to 22C, a mask layer 54 made of a photoresist is formed on the conductive film 53. Next, linear windows 55 and 56 corresponding to the region between the gate structures 41 are formed in the mask layer 54. Next, using the mask layer 54 as an etching mask, the booster electrode insulating film 14 is removed, and the surfaces of the N-type diffusion layers 9 and 10 are exposed.
[0097]
Next, as shown in FIGS. 23A to 23C, after removing the mask layer 54, a second conductive film 57 is deposited, and a recess formed between the stacked gate structure 40 and the gate structure 41. Embed The second conductive film 57 is, for example, tungsten. The first conductive film 53 and the second conductive film 57 become a so-called “polymetal structure film” 58. At this time, the second conductive film 57 is in electrical contact with each of the N-type diffusion layers 9 and 10.
[0098]
Next, as shown in FIGS. 24A to 24C, the surface of the polymetal structure film 58 is etched back using mechanical chemical polishing or RIE, so that the polymetal structure film 58 is formed with the stacked gate structure 40. It is embedded between the gate structure 41.
[0099]
Next, as shown in FIGS. 25A to 25C, a mask layer 59 made of a photoresist is formed on the structure shown in FIGS. 24A to 24C. Next, a window 60 corresponding to a slit portion for separating the polymetal structure film 58 for each N-type diffusion layer 10 is formed in the mask layer 59. Next, using the mask layer 59 as an etching mask, the polymetal structure film 58 is removed, and the polymetal structure film 58 is separated for each N-type diffusion layer 10. Thus, the polymetal structure film 58 has the shapes of the source wiring 51, the plug 52, and the wiring type booster electrodes 15-1 to 15-3 shown in FIGS.
[0100]
Next, as shown in FIGS. 26A to 26C, after removing the mask layer 59, a first-layer interlayer insulating film 44 is formed. After forming a contact hole 45 for source, a contact hole for source line (not shown) leading to the source wiring 51, a contact hole for booster electrode control line (not shown) leading to the wiring type booster electrodes 15-1 to 15-3, etc., the bit line is formed. BL, a source line (not shown), and a booster electrode control line (not shown) are formed. Next, an EEPROM cell according to the third embodiment of the present invention is completed by forming a second-layer interlayer insulating film 46.
[0101]
Next, an EEPROM cell according to a fourth embodiment of the present invention will be described.
[0102]
FIG. 27A is a plan view of an EEPROM cell according to the fourth embodiment, FIG. 27B is a cross-sectional view taken along line BB in FIG. 27A, and FIG. It is sectional drawing which follows CC line | wire in A). However, in FIG. 27A, for convenience, a bit line and an interlayer insulating film thereunder are omitted.
[0103]
As shown in FIGS. 27A to 27C, in the fourth embodiment, a word line 7 is formed by a first conductive film 61 and a second conductive film formed on the first conductive film 61. 62, and the first conductive film 61 is not provided on the element isolation insulating film 2.
[0104]
FIGS. 27A to 27C show the fourth embodiment in a structure having wiring-type booster electrodes 15-1 to 15-3 according to the second embodiment. The structure according to the embodiment is, as in the first embodiment,Stacked gateA cell having a booster electrode 15 covering the structure 41, or a source wiring 51 and a plug formed of the same conductive material as the wiring type booster electrodes 15-1 to 15-3 as in the third embodiment. Of course, the present invention can be applied to a cell having 52.
[0105]
Next, the manufacturing method will be described.
[0106]
FIG. 28 is a view showing main manufacturing steps of the EEPROM according to the fourth embodiment. 28, FIG. 28 (A) is a plan view, FIG. 28 (B) is a cross-sectional view taken along line BB in FIG. 28 (A), and FIG. 28 (C) is a cross-sectional view taken along line CC in FIG. FIG.
[0107]
First, according to the method described with reference to FIGS. 4A to 4C, a silicon dioxide film 31 serving as a tunnel insulating film and a conductive polysilicon layer 32 serving as a floating gate are formed on a P-type silicon substrate 1. To form Thereafter, an ONO film 37 serving as an interpoly insulating film is formed on the conductive polysilicon layer 32, and a portion of the ONO film 37 corresponding to a region serving as a selection transistor is removed.
[0108]
Next, as shown in FIGS. 28A to 28C, a first conductive film 61 is formed, and the silicon dioxide film 31, the conductive polysilicon layer 32, the ONO film 37, and the first conductive film 61 are formed. Forming a first stacked film structure including The first conductive film is a conductive polysilicon. Next, after forming a silicon nitride film (not shown) serving as an etching mask when forming an element isolation groove, the silicon nitride film (not shown) is patterned into a pattern corresponding to the element region. Next, the substrate 1 is etched using a silicon nitride film (not shown) as a mask to form the device region 3 and the device isolation groove 35 which are self-aligned with the remaining portion of the first laminated film structure. Next, the inside of the groove 35 is filled with a silicon dioxide film. Next, the silicon dioxide film is subjected to chemical mechanical polishing (CMP) to fill the groove 35 with the silicon dioxide film, thereby forming the element isolation region 2. Thereafter, if a silicon nitride film (not shown) remains, it is removed.
[0109]
Thereafter, although not particularly shown, a second conductive film 62 is formed on the structure shown in FIGS. 28A to 28C, and a stack of the first conductive film 61 and the second conductive film 62 is formed. Get the structure. The second conductive film 62 is tungsten. Next, for example, according to the manufacturing method described with reference to FIGS. 6 to 10, the stacked gate structure 40 and the gate structure 41 are formed, the N-type diffusion layers 9, 10 and 11 are formed, and the booster electrode insulating film 14 is formed. To form Thereafter, a conductor serving as a booster electrode is deposited. Next, in accordance with the manufacturing method described with reference to FIG. 11, or FIGS. 16 to 17 and FIGS. 21 to 25, the booster electrode 15, or the wiring type booster electrodes 15-1 to 15-3, or the wiring type , The source wiring 51 and the plug 52 are formed. Thereafter, as described with reference to FIG. 12, FIG. 18, or FIG. 26, a first-layer interlayer insulating film is formed, and a bit line contact hole or the like is formed in the first-layer interlayer insulating film. A bit line or the like is formed on the interlayer insulating film. Thereafter, a cell according to the fourth embodiment is completed by forming a second-layer interlayer insulating film.
[0110]
In the fourth embodiment, as in the first embodiment, the variation in the coupling ratio γpgm can be reduced, and the word line 7 is connected between the first conductive film 61 and the second conductive film 62. By lowering the resistance of the stacked structure, high-speed writing, reading, and erasing operations can be expected. Here, tungsten is used for the second conductive film 62, but other high melting point metal or silicide of the high melting point metal may be used.
[0111]
Next, an EEPROM cell according to a fifth embodiment of the present invention will be described.
[0112]
FIG. 29A is a plan view of the EEPROM cell according to the fifth embodiment, FIG. 29B is a cross-sectional view taken along line BB in FIG. 29A, and FIG. It is sectional drawing which follows CC line | wire in A). However, in FIG. 29A, for convenience, a bit line and an interlayer insulating film thereunder are omitted.
[0113]
As shown in FIGS. 29A to 29C, the fifth embodiment is characterized in that a cap layer 71 made of an insulator is provided on the stacked gate structure 40 and the gate structure 41.
[0114]
29A to 29C, the fifth embodiment is illustrated by a structure having wiring-type booster electrodes 15-1 to 15-3 according to the second embodiment. The structure according to the fifth embodiment is, as in the first embodiment,Stacked gateA cell having a booster electrode 15 covering the structure 41, or a source wiring 51 and a plug formed of the same conductive material as the wiring type booster electrodes 15-1 to 15-3 as in the third embodiment. Of course, the present invention can be applied to a cell having 52.
[0115]
Next, the manufacturing method will be described.
[0116]
FIG. 30 is a diagram showing main manufacturing steps of the EEPROM according to the fifth embodiment. 30, (A) is a plan view, (B) is a cross-sectional view along line BB in (A), and (C) is a cross-section along line CC in (A). FIG.
[0117]
First, according to the method described with reference to FIGS. 4 to 6, a silicon dioxide film serving as a tunnel insulating film, a conductive polysilicon layer serving as a floating gate, and a silicon nitride film are provided on a P-type silicon substrate 1. A first film-like structure is formed. Thereafter, the first film-like structure and the substrate are etched to form a device region and a device isolation groove self-aligned with the remaining portion of the first stacked film structure in the substrate. Next, the trench is filled with a silicon dioxide film to form an element isolation region 2. Thereafter, a cap layer 71 made of an insulator is formed on the structure shown in FIGS. The cap layer 71 is, for example, silicon nitride.
[0118]
Next, as shown in FIGS. 30A and 30B, a stacked gate structure 40 and a gate structure 41 are formed according to the method described with reference to FIG. The upper surfaces of the stacked gate structure 40 and the gate structure 41 are covered with a cap layer 71.
[0119]
Thereafter, although not particularly shown, the N-type diffusion layers 9, 10, and 11 are formed, and the booster electrode insulating film 14 is formed according to the manufacturing method described with reference to FIGS. Thereafter, a conductor serving as a booster electrode is deposited. Next, according to the manufacturing method described with reference to FIG. 11, or FIGS. 16 to 17, or FIGS. 21 to 25, the booster electrode 15, the wiring type booster electrodes 15-1 to 15-3, or the wiring Formed booster electrodes 15-1 to 15-3, source wiring 51 and plug 52 are formed. The booster electrode material shown in FIGS. 16 to 17 or FIGS. 21 to 25 is chemically mechanically polished or etched back to form a space between the stacked gate structures 40 and between the stacked gate structures 40 to 41. In the method of filling the gap between the gate structures, the cap layer 71 functions as a stopper for polishing and etching back. For this reason, the film thickness of the word line 7 and the like is prevented.
[0120]
Thereafter, as described with reference to FIG. 12, FIG. 18, or FIG. 26, a first-layer interlayer insulating film is formed, and a bit line contact hole or the like is formed in the first-layer interlayer insulating film. A bit line or the like is formed on the interlayer insulating film. Thereafter, a cell according to the fifth embodiment is completed by forming a second-layer interlayer insulating film.
[0121]
In the fifth embodiment as well, the variation in the coupling ratio γpgm can be reduced just like in the first to fourth embodiments.
[0122]
In the above-described embodiment of the present invention, an example has been described in which the P-type semiconductor substrate is BULK. However, it is needless to say that the P-type well may be BULK in the N-type semiconductor substrate and a cell may be formed thereon. Nor. In addition, various modifications can be made without departing from the spirit of the present invention.
[0123]
【The invention's effect】
As described above, according to the present invention, the fluctuation of the potential VFG due to the fluctuation of the coupling ratio γpgm can be suppressed, and electrons are injected into the floating gate of a cell not selected for writing or a cell for writing “1”. It is possible to provide a nonvolatile semiconductor memory device capable of suppressing occurrence of such erroneous writing and defects such as read disturb, and a method of manufacturing the same.
[Brief description of the drawings]
FIG. 1A is a plan view of a memory cell according to a first embodiment of the present invention, FIG. 1B is a cross-sectional view taken along line BB in FIG. 1A, FIG. FIG. 2C is a cross-sectional view taken along line CC in FIG.
FIG. 2 is a bird's-eye view of a floating gate included in a memory cell according to the present invention;
FIG. 3A is an equivalent circuit diagram of an EEPROM having a memory cell according to the first embodiment of the present invention, and FIG. 3B is a diagram showing a relationship between a write mode and a potential of each node; FIG. 3C is a diagram illustrating a relationship between a read mode and a potential of each node, and FIG. 3D is a diagram illustrating a relationship between an erase mode and a potential of each node.
4A is a plan view of one step of the memory cell according to the first embodiment of the present invention, and FIG. 4B is a cross-section taken along line BB in FIG. 4A; FIG. 4C is a cross-sectional view taken along line CC in FIG. 4A.
5A is a plan view of one step of the memory cell according to the first embodiment of the present invention, and FIG. 5B is a cross-section taken along line BB in FIG. 5A; FIG. 5C is a cross-sectional view taken along line CC in FIG. 5A.
6A is a plan view of one step of the memory cell according to the first embodiment of the present invention, and FIG. 6B is a cross section taken along line BB in FIG. 6A. FIG. 6C is a cross-sectional view taken along the line CC in FIG. 6A.
7A is a plan view of one step of the memory cell according to the first embodiment of the present invention, and FIG. 7B is a cross-section taken along line BB in FIG. 7A; FIG. 7C is a cross-sectional view taken along line CC in FIG. 7A.
8A is a plan view of one step of the memory cell according to the first embodiment of the present invention, and FIG. 8B is a cross-section taken along line BB in FIG. 8A; FIG. 8: (C) is sectional drawing which follows CC line | wire in FIG. 8 (A).
9A is a plan view of one step of the memory cell according to the first embodiment of the present invention, and FIG. 9B is a cross-section taken along line BB in FIG. 9A. FIG. 9C is a sectional view taken along line CC in FIG. 9A.
10A is a plan view of one step of the memory cell according to the first embodiment of the present invention, and FIG. 10B is a cross-section taken along line BB in FIG. 10A; FIG. 10C is a cross-sectional view taken along line CC in FIG. 10A.
11A is a plan view of one step of a memory cell according to the first embodiment of the present invention, and FIG. 11B is a cross-sectional view taken along line BB in FIG. 11A. FIG. 11: (C) is sectional drawing which follows CC line | wire in FIG. 11 (A).
12A is a plan view of one step of a memory cell according to the first embodiment of the present invention, and FIG. 12B is a cross-section taken along line BB in FIG. 12A. FIG. 12C is a cross-sectional view taken along the line CC in FIG.
13A is a plan view of a memory cell according to a second embodiment of the present invention, FIG. 13B is a cross-sectional view taken along line BB in FIG. 13A, FIG. FIG. 14C is a sectional view taken along line CC in FIG.
FIG. 14A is an equivalent circuit diagram of an EEPROM having a memory cell according to a second embodiment of the present invention, and FIG. 14B is a diagram showing a relationship between a write mode and a potential of each node; FIG. 14C is a diagram showing the relationship between the read mode and the potential of each node, and FIG. 14D is a diagram showing the relationship between the erase mode and the potential of each node.
FIG. 15A is a sectional view of a memory cell according to a first embodiment of the present invention, and FIG. 15B is a sectional view of a memory cell according to a second embodiment of the present invention.
16A is a plan view of one step of a memory cell according to a second embodiment of the present invention, and FIG. 16B is a cross section taken along line BB in FIG. 16A. FIG. 16: (C) is sectional drawing which follows CC line | wire in FIG. 16 (A).
17A is a plan view of one step of a memory cell according to a second embodiment of the present invention, and FIG. 17B is a cross-section taken along line BB in FIG. 17A. FIG. 17: (C) is sectional drawing which follows CC line | wire in FIG. 17 (A).
18A is a plan view of one step of a memory cell according to a second embodiment of the present invention, and FIG. 18B is a cross-section taken along line BB in FIG. 18A. FIG. 18: (C) is sectional drawing which follows CC line | wire in FIG. 18 (A).
19A is a plan view of a memory cell according to a third embodiment of the present invention, FIG. 19B is a cross-sectional view taken along line BB in FIG. 19A, FIG. FIG. 20C is a sectional view taken along line CC in FIG.
FIG. 20A is a sectional view of a memory cell according to a second embodiment of the present invention, and FIG. 20B is a sectional view of a memory cell according to a third embodiment of the present invention.
21A is a plan view of one step of a memory cell according to a third embodiment of the present invention, and FIG. 21B is a cross-section taken along line BB in FIG. 21A; FIG. 21C is a cross-sectional view taken along the line CC in FIG. 21A.
FIG. 22A is a plan view of one step of a memory cell according to a third embodiment of the present invention, and FIG. 22B is a cross section taken along line BB in FIG. 22A; FIG. 22C is a cross-sectional view taken along line CC in FIG.
FIG. 23A is a plan view of one step of a memory cell according to a third embodiment of the present invention, and FIG. 23B is a cross-sectional view taken along line BB in FIG. FIG. 23C is a cross-sectional view taken along the line CC in FIG.
24A is a plan view of one step of a memory cell according to a third embodiment of the present invention, and FIG. 24B is a cross-sectional view taken along line BB in FIG. 24A. FIG. 24 and FIG. 24C are cross-sectional views taken along line CC in FIG.
FIG. 25A is a plan view of one step of a memory cell according to a third embodiment of the present invention, and FIG. 25B is a cross-sectional view taken along the line BB in FIG. 25A; FIG. 25C is a cross-sectional view taken along the line CC in FIG. 25A.
26A is a plan view of one step of a memory cell according to a third embodiment of the present invention, and FIG. 26B is a cross-section taken along line BB in FIG. 26A. FIG. 26 and FIG. 26C are cross-sectional views taken along line CC in FIG.
27A is a plan view of a memory cell according to a fourth embodiment of the present invention, FIG. 27B is a cross-sectional view taken along line BB in FIG. 27A, FIG. FIG. 28C is a cross-sectional view of FIG. 27A taken along the line CC.
FIG. 28A is a plan view of one step of a memory cell according to a fourth embodiment of the present invention, and FIG. 28B is a cross-section taken along line BB in FIG. 28A; FIG. 28C is a cross-sectional view taken along the line CC in FIG.
29A is a plan view of a memory cell according to a fifth embodiment of the present invention, FIG. 29B is a cross-sectional view taken along the line BB in FIG. 29A, FIG. FIG. 30C is a cross-sectional view of FIG. 29A taken along the line CC.
30A is a plan view of one step of a memory cell according to a fifth embodiment of the present invention, and FIG. 30B is a cross-section taken along line BB in FIG. 30A. FIG. 30C is a cross-sectional view taken along line CC in FIG.
31A is a plan view of a conventional memory cell, FIG. 31B is a cross-sectional view taken along line BB in FIG. 31A, and FIG. 31C is FIG. Sectional drawing which follows CC line | wire in ().
FIG. 32A is an equivalent circuit diagram of a conventional EEPROM, and FIG. 32B is a diagram illustrating a relationship between a writing mode and a potential of each node.
FIG. 33 is a bird's-eye view of a conventional floating gate.
FIG. 34 is a diagram showing the dependence of the coupling ratio on the width of an element region.
[Explanation of symbols]
1 .... P-type silicon substrate,
2. Element isolation region,
3. Element area,
4: Tunnel insulating film,
5 ... Floating gate,
6 ... interpoly insulating film,
7 Word line (control gate)
8 ... the gate of the selection transistor,
9, 10, 11 ... N-type diffusion layer,
12 ... bit line,
13: memory cell channel,
14 booster plate insulation film,
15 ... Booster plate,
15-1 to 15-3: Wiring type booster electrode,
16 ... NAND cell channel,
51 ... source wiring,
52 ... Plug,
61: first conductive film,
62: second conductive film,
71 ... Cap layer.

Claims (13)

選択ゲート線を含むゲート構造、および浮遊ゲートとワード線とを含むスタックトゲート構造が複数配置されるとともに、前記浮遊ゲートに容量結合するブースター電極が配置されたセルアレイ部を有し、
前記セルアレイ部において、選択ゲート線およびワード線方向に沿った素子領域の幅を前記選択ゲート線およびワード線方向に沿った浮遊ゲートの幅で規定するとともに、前記ブースター電極を前記ゲート構造と前記スタックトゲート構造との間および前記スタックトゲート構造間各々に埋め込み、前記ブースター電極を選択ゲート線およびワード線方向に沿って配線状としたことを特徴とする不揮発性半導体記憶装置。 A gate structure including a select gate line, and a plurality of stacked gate structures including a floating gate and a word line are arranged, and a cell array unit in which a booster electrode capacitively coupled to the floating gate is arranged,
In the cell array section, the width of the element region along the select gate line and the word line direction is defined by the width of the floating gate along the select gate line and the word line direction, and the booster electrode is connected to the gate structure and the stack. A non-volatile semiconductor memory device , wherein the booster electrode is buried between the stacked gate structure and the stacked gate structure, and the booster electrode is formed in a wiring shape along the direction of the selection gate line and the word line . 前記ゲート構造間のビット線がコンタクトされる拡散層にビット線コンタクト部を有し、このビット線コンタクト部に、前記ブースター電極と同一導電材料から構成されたプラグが形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。 A bit line contact portion is provided in a diffusion layer to which a bit line between the gate structures is contacted, and a plug made of the same conductive material as the booster electrode is formed in the bit line contact portion. The nonvolatile semiconductor memory device according to claim 1. 前記ゲート構造間のソース線がコンタクトされる拡散層にソース線コンタクト部を有し、このソース線コンタクト部に、前記ブースター電極と同一導電材料から構成されたソース線が形成されていることを特徴とする請求項１及び請求項２いずれかに記載の不揮発性半導体記憶装置。 A source line contact portion is provided in a diffusion layer contacted with a source line between the gate structures, and a source line made of the same conductive material as the booster electrode is formed in the source line contact portion. the nonvolatile semiconductor memory device according to claim 1 and claim 2,. 前記ワード線は第１導電膜と第２導電膜との積層構造を含み、前記第１導電膜は前記浮遊ゲートの上方のみにあることを特徴とする請求項１乃至請求項３いずれか一項に記載の不揮発性半導体記憶装置。 It said word line comprises a stacked structure of a first conductive film and the second conductive film, according to claim 1 to claim 3 any one of the first conductive film is characterized in that it is only above the floating gate 3. The nonvolatile semiconductor memory device according to 1. 前記ゲート構造の上部およびスタックトゲート構造の上部にキャップ層を有し、このキャップ層は前記ブースター電極の導電材料と異なる絶縁物を含むことを特徴とする請求項１乃至請求項４いずれか一項に記載の不揮発性半導体記憶装置。5. The semiconductor device according to claim 1, further comprising a cap layer on the gate structure and on the stacked gate structure, wherein the cap layer includes an insulator different from a conductive material of the booster electrode. Item 14. The nonvolatile semiconductor memory device according to Item 1. 前記配線状のブースター電極は、一つのブースター電極として同時に制御されることを特徴とする請求項１乃至請求項５いずれか一項に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1, wherein the wiring-shaped booster electrodes are simultaneously controlled as one booster electrode . 前記配線状のブースター電極は、独立したブースター電極とThe wiring-shaped booster electrode is an independent booster electrode. して独立して制御されることを特徴とする請求項１乃至請求項５いずれか一項に記載の不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is independently controlled. 第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、第３の導電膜を形成する工程と、
前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、
前記ゲート構造間に残された前記第３の導電膜を除去し、前記第３の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半 導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程と を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 Forming, on a semiconductor substrate of a first conductivity type, a first film-like structure including at least a first conductive film and a first insulating film insulating the first conductive film and the substrate; ,
A portion of the first film-like structure corresponding to the device isolation region is removed, and a device region and a device isolation groove are formed in the substrate in a self-aligned manner with respect to the remaining portion of the first film-like structure. Process and
Burying the element isolation groove with an insulator;
On the first film-like structure and the insulator, the first conductive film is electrically connected to a region where a select transistor is formed, and is electrically connected to the first conductive film in a region where a memory cell is formed. Forming a second film-like structure including at least a second conductive film that is electrically insulated from the second conductive film;
A portion corresponding to a second conductivity type semiconductor active region formed in the element region in the first and second film-like structures is removed, and a floating gate made of the first conductive film; A stacked gate structure including word lines capacitively coupled to the floating gate, and a gate including a select gate line in which the first and second conductive films are electrically connected to each other At least forming a structure;
Forming a plurality of semiconductor active regions of the second conductivity type in the substrate in a self-aligned manner with respect to the gate structure, the stacked gate structure and the insulator;
Forming a second insulating film on the gate structure, the stacked gate structure, the insulator, and the semiconductor active region;
Forming a third conductive film on the second insulating film;
The third conductive film is recessed, and a concave portion formed between the gate structures, a concave portion formed between the gate structure and the stacked gate structure, and a concave portion formed between the stacked gate structures are respectively formed. Leaving the third conductive film;
Removing the third conductive film left between the gate structure consists of the third conductive film, the surface exposed at the side surface below the word lines of the floating gate, and one of the semi-conductor active region Forming a booster electrode that is capacitively coupled via the second insulator in each of the regions functioning as the source / drain of the memory cell . 第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、
前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第３の導電膜を形成する工程と、
前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構 造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、
前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第３の導電膜を前記第２領域毎に分離し、前記第３の導電膜からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する第３領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 Forming, on a semiconductor substrate of a first conductivity type, a first film-like structure including at least a first conductive film and a first insulating film insulating the first conductive film and the substrate; ,
A portion of the first film-like structure corresponding to the device isolation region is removed, and a device region and a device isolation groove are formed in the substrate in a self-aligned manner with respect to the remaining portion of the first film-like structure. Process and
Burying the element isolation groove with an insulator;
On the first film-like structure and the insulator, the first conductive film is electrically connected to a region where a select transistor is formed, and is electrically connected to the first conductive film in a region where a memory cell is formed. Forming a second film-like structure including at least a second conductive film that is electrically insulated from the second conductive film;
A portion corresponding to a second conductivity type semiconductor active region formed in the element region in the first and second film-like structures is removed, and a floating gate made of the first conductive film; A stacked gate structure including word lines capacitively coupled to the floating gate, and a gate including a select gate line in which the first and second conductive films are electrically connected to each other At least forming a structure;
Forming a plurality of semiconductor active regions of the second conductivity type in the substrate in a self-aligned manner with respect to the gate structure, the stacked gate structure and the insulator;
Forming a second insulating film on the gate structure, the stacked gate structure, the insulator, and the semiconductor active region;
Exposing a first region connected to a source line and a second region connected to a bit line among the plurality of semiconductor active regions ;
Forming a third conductive film on the second insulating film and on exposed portions of the first and second regions;
Retracting the third conductive film, the concave portion generated between the gate structure, the recess produced between the gate structure and the stacked gate structure, and the respective recess produced between the stacked gate structure Leaving the third conductive film;
A third conductive film remaining between the gate structures corresponding to the second region among the gate structures is separated for each of the second regions, and is formed of the third conductive film. A source line electrically connected, a plug electrically connected to the second region, a surface of the floating gate exposed below a side surface of the word line, and a source of the memory cell among the semiconductor active regions Forming a booster electrode that is capacitively coupled via the second insulating film in each of the third regions functioning as / drain;
A method for manufacturing a nonvolatile semiconductor memory device, comprising: 第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、第４の導電膜を形成する工程と、
前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、
前記ゲート構造間に残された前記第４の導電膜を除去し、前記第４の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法 A first conductive film, a first insulating film insulating the first conductive film from the substrate, and a first conductive film in a region where a select transistor is formed on a semiconductor substrate of a first conductivity type; Forming a first film-like structure including at least a second conductive film electrically connected to the first conductive film in a region where the memory cell is formed;
A portion of the first film-like structure corresponding to the device isolation region is removed, and a device region and a device isolation groove are formed in the substrate in a self-aligned manner with respect to the remaining portion of the first film-like structure. Process and
Burying the element isolation groove with an insulator;
Forming a second film structure including at least a third conductive film electrically connected to the second conductive film on the first film structure and the insulator;
A portion corresponding to a second conductive type semiconductor active region formed in the element region in the first and second film-like structures is removed, and a floating gate made of the first conductive film; A stacked gate structure including a word line capacitively coupled to the floating gate and a select gate line electrically connected to the first and second conductive films; Forming at least a gate structure including:
Forming a plurality of semiconductor active regions of the second conductivity type in the substrate in a self-aligned manner with respect to the gate structure, the stacked gate structure and the insulator;
Forming a second insulating film on the gate structure, the stacked gate structure, the insulator, and the semiconductor active region;
Forming a fourth conductive film on the second insulating film;
The fourth conductive film is recessed, and a concave portion formed between the gate structures, a concave portion formed between the gate structure and the stacked gate structure, and a concave portion formed between the stacked gate structures, respectively. Leaving the fourth conductive film;
The fourth conductive film remaining between the gate structures is removed, and a surface of the fourth conductive film, which is exposed below a side surface of the word line of the floating gate, and the semiconductor active region, Forming a booster electrode that is capacitively coupled via the second insulator in each of the regions functioning as the source / drain of the memory cell;
And a method for manufacturing a nonvolatile semiconductor memory device. 第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整 合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、
前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第４の導電膜を形成する工程と、
前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、
前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第４の導電膜を前記第２領域毎に分離し、それぞれ前記第４の導電物からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する第３領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 A first conductive film, a first insulating film insulating the first conductive film from the substrate, and a first conductive film in a region where a select transistor is formed on a semiconductor substrate of a first conductivity type; Forming a first film-like structure including at least a second conductive film electrically connected to the first conductive film in a region where the memory cell is formed;
A portion of the first film-like structure corresponding to the device isolation region is removed, and a device region and a device isolation groove are formed in the substrate in a self-aligned manner with respect to the remaining portion of the first film-like structure. Process and
Burying the element isolation groove with an insulator;
Forming a second film structure including at least a third conductive film electrically connected to the second conductive film on the first film structure and the insulator;
A portion corresponding to a second conductive type semiconductor active region formed in the element region in the first and second film-like structures is removed, and a floating gate made of the first conductive film; A stacked gate structure including a word line capacitively coupled to the floating gate and a select gate line electrically connected to the first and second conductive films; Forming at least a gate structure including:
A step of forming a plurality self consistently with the semiconductor active region of the second conductivity type in said substrate to said gate structure, said stacked gate structure and the insulating material,
Forming a second insulating film on the gate structure, the stacked gate structure, the insulator, and the semiconductor active region;
Exposing a first region connected to a source line and a second region connected to a bit line among the plurality of semiconductor active regions ;
Forming a fourth conductive film on the second insulating film and on the exposed portions of the first and second regions;
The fourth conductive film is recessed, and a concave portion formed between the gate structures, a concave portion formed between the gate structure and the stacked gate structure, and a concave portion formed between the stacked gate structures, respectively. Leaving the fourth conductive film;
A fourth conductive film left between the gate structures corresponding to the second region among the gate structures is separated for each of the second regions, and each of the fourth conductive films is formed of the fourth conductive material, and A source line electrically connected to the second region, a plug electrically connected to the second region, and a surface of the floating gate exposed below a side surface of the word line; Forming a booster electrode capacitively coupled to the third region functioning as a source / drain via the second insulating film, respectively;
A method for manufacturing a nonvolatile semiconductor memory device, comprising: 前記第２の膜状構造は、前記第２の導電膜の上に形成され、前記第３の導電膜と異なる絶縁物で成るキャップ層を、さらに含むことを特徴とする請求項８および請求項９いずれかに記載の不揮発性半導体記憶装置の製造方法。9. The device according to claim 8, wherein the second film-shaped structure further includes a cap layer formed on the second conductive film and made of an insulator different from the third conductive film. 9. The method for manufacturing a nonvolatile semiconductor memory device according to any one of the above items 9. 前記第２の膜状構造は、前記第３の導電膜の上に形成され、前記第４の導電膜と異なる絶縁物で成るキャップ層を、さらに含むことを特徴とする請求項１０および請求項１１いずれかに記載の不揮発性半導体記憶装置の製造方法。11. The structure according to claim 10, wherein the second film-like structure further includes a cap layer formed on the third conductive film and made of an insulator different from the fourth conductive film. 12. The method for manufacturing a nonvolatile semiconductor memory device according to any one of the eleventh to eleventh aspects.
JP14968097A 1997-06-06 1997-06-06 Nonvolatile semiconductor memory device and method of manufacturing the same Expired - Fee Related JP3583579B2 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP14968097A JP3583579B2 (en) 1997-06-06 1997-06-06 Nonvolatile semiconductor memory device and method of manufacturing the same
US09/088,460 US6512262B2 (en) 1997-06-06 1998-06-01 Non-volatile semiconductor memory device and method of manufacturing the same
KR1019980020930A KR100303956B1 (en) 1997-06-06 1998-06-05 Non volatile semiconductor memory and method for manufacturing the same
US10/292,265 US6667211B2 (en) 1997-06-06 2002-11-12 Non-volatile semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14968097A JP3583579B2 (en) 1997-06-06 1997-06-06 Nonvolatile semiconductor memory device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
JPH10340964A JPH10340964A (en) 1998-12-22
JP3583579B2 true JP3583579B2 (en) 2004-11-04

Family

ID=15480484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14968097A Expired - Fee Related JP3583579B2 (en) 1997-06-06 1997-06-06 Nonvolatile semiconductor memory device and method of manufacturing the same

Country Status (3)

Country Link
US (2) US6512262B2 (en)
JP (1) JP3583579B2 (en)
KR (1) KR100303956B1 (en)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481830B1 (en) * 1997-06-24 2006-08-01 삼성전자주식회사 Non volatile semiconductor memory device having plate cell structure and read method of the same
US7366020B2 (en) * 1999-07-28 2008-04-29 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof
KR100515374B1 (en) * 2003-01-30 2005-09-14 동부아남반도체 주식회사 Flash memory and fabrication method thereof
KR100549591B1 (en) * 2003-11-05 2006-02-08 매그나칩 반도체 유한회사 Non-volatile memory device and method for the Same
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7416956B2 (en) * 2004-11-23 2008-08-26 Sandisk Corporation Self-aligned trench filling for narrow gap isolation regions
US7381615B2 (en) 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
JP4653533B2 (en) 2005-03-24 2011-03-16 株式会社東芝 Semiconductor device and manufacturing method thereof
JP2006269814A (en) * 2005-03-24 2006-10-05 Toshiba Corp Nonvolatile semiconductor memory device, and manufacturing method therefor
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
KR100680455B1 (en) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 A NAND type flash memory device and Method of manufacturing and operating the same
US7737483B2 (en) * 2005-12-06 2010-06-15 Sandisk Corporation Low resistance void-free contacts
US7615448B2 (en) * 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
US7655536B2 (en) * 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
US7495294B2 (en) * 2005-12-21 2009-02-24 Sandisk Corporation Flash devices with shared word lines
JP4864097B2 (en) * 2005-12-27 2012-01-25 サンディスク コーポレイション Flash memory device with booster plate
US7362615B2 (en) * 2005-12-27 2008-04-22 Sandisk Corporation Methods for active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7436703B2 (en) * 2005-12-27 2008-10-14 Sandisk Corporation Active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
JP2007184605A (en) * 2006-01-04 2007-07-19 Hynix Semiconductor Inc Non-volatile memory element, its manufacturing method, and its program method
US7428165B2 (en) * 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
KR100719379B1 (en) 2006-03-30 2007-05-17 삼성전자주식회사 Nonvolatile memory device
US7436709B2 (en) * 2006-05-05 2008-10-14 Sandisk Corporation NAND flash memory with boosting
US7286408B1 (en) 2006-05-05 2007-10-23 Sandisk Corporation Boosting methods for NAND flash memory
US7977190B2 (en) * 2006-06-21 2011-07-12 Micron Technology, Inc. Memory devices having reduced interference between floating gates and methods of fabricating such devices
KR100799040B1 (en) * 2006-06-28 2008-01-28 주식회사 하이닉스반도체 flash memory device
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
US7508703B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Non-volatile memory with boost structures
WO2008063970A2 (en) * 2006-11-13 2008-05-29 Sandisk Corporation Operation nand non-volatile memory with boost electrodes
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US20080251833A1 (en) * 2007-04-12 2008-10-16 Michael Specht Integrated circuits and methods of manufacture
KR100871606B1 (en) 2007-06-18 2008-12-02 삼성전자주식회사 Method for programming in non-volatile memory device and method for operating of nand flash memory device
US8026545B2 (en) * 2008-12-01 2011-09-27 Rohm Co., Ltd. Eeprom
JP5502314B2 (en) * 2008-12-09 2014-05-28 ローム株式会社 EEPROM

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62163376A (en) 1986-01-14 1987-07-20 Fujitsu Ltd Manufacture of semiconductor memory device
JP3092219B2 (en) 1991-07-24 2000-09-25 日本電気株式会社 Method for manufacturing semiconductor memory device
JPH06334196A (en) 1993-05-24 1994-12-02 Nippon Steel Corp Mos type semiconductor memory device
US5767005A (en) * 1993-07-27 1998-06-16 Micron Technology, Inc. Method for fabricating a flash EEPROM
JPH08316348A (en) 1995-03-14 1996-11-29 Toshiba Corp Semiconductor device and fabrication thereof
JP3512976B2 (en) * 1997-03-21 2004-03-31 株式会社東芝 Nonvolatile semiconductor memory device and method of manufacturing the same
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6200856B1 (en) * 1998-03-25 2001-03-13 Winbond Electronics Corporation Method of fabricating self-aligned stacked gate flash memory cell

Also Published As

Publication number Publication date
KR100303956B1 (en) 2001-09-29
US20030082879A1 (en) 2003-05-01
US6512262B2 (en) 2003-01-28
US6667211B2 (en) 2003-12-23
JPH10340964A (en) 1998-12-22
US20010045585A1 (en) 2001-11-29
KR19990006718A (en) 1999-01-25

Similar Documents

Publication Publication Date Title
JP3583579B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US6953965B2 (en) Semiconductor device with source line and fabrication method thereof
US7795080B2 (en) Methods of forming integrated circuit devices using composite spacer structures
US7696559B2 (en) Semiconductor memory device including pillar-shaped semiconductor layers and a method of fabricating the same
JP3540579B2 (en) Semiconductor storage device and method of manufacturing the same
US7195967B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US7736973B2 (en) Non-volatile memory arrays having dual control gate cell structures and a thick control gate dielectric and methods of forming
JP4762041B2 (en) Nonvolatile semiconductor memory
JP4330670B2 (en) Nonvolatile semiconductor memory device
US7416935B2 (en) Method of manufacturing nonvolatile semiconductor memory device having adjacent selection transistors connected together
JP2007299975A (en) Semiconductor device, and its manufacturing method
JPH0864699A (en) Nonvolatile semiconductor storage device
KR20050091702A (en) Flash memory cell arrays having dual control gates per memory cell charge storage element
US20070002622A1 (en) Nonvolatile semiconductor memory device including memory cell units each having a given number of memory cell transistors
KR20050094763A (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US8350387B2 (en) Semiconductor device and semiconductor storage device
KR20070098463A (en) Semiconductor device and manufacturing method thereof
US20120069651A1 (en) EEPROM-based, data-oriented combo NVM design
JP3762385B2 (en) Nonvolatile semiconductor memory device
JPH11195718A (en) Nonvolatile semiconductor memory and manufacture and drive method therefor
US6392927B2 (en) Cell array, operating method of the same and manufacturing method of the same

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040727

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040729

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070806

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees