JP3582967B2 - クロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はクロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路に関し、特に、多電源で動作するＬＳＩに用いられる、クロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路に関する。
【０００２】
【従来の技術】
集積回路の低消費電力化を図るために、チップ内部を多電源化することが、従来から行われている。例えば、通常電圧ＶＤＤで動作する組み合わせ論理回路と、この通常電圧ＶＤＤより低い低電圧ＶＤＤＬで動作する組み合わせ論理回路とを、１つのＬＳＩチップの中に設けることが行われている。さらにこれに加えて、クロック信号やデータ信号における振幅の低電圧化を図ることが行われている。このようなＬＳＩにおいては、低電圧ＶＤＤＬで動作する組み合わせ論理回路と、通常電圧ＶＤＤで動作する組み合わせ論理回路との間で、データ信号のやりとりをする場合、電圧レベルを変換する必要が生じる。このような電圧レベルの変換は、フリップフロップ回路で行われるのが一般的である。
【０００３】
このようなフリップフロップ回路は、例えば、「１９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ９７−９８」に開示されている。これには、図３に示すようなフリップフロップ回路が開示されている。図３からわかるように、このフリップフロップ回路は、図中左側から低電圧ＶＤＤＬで振幅するクロック信号ＣＫや入力データ信号ＩＤを入力し、図中右側から通常電圧ＶＤＤで振幅する出力データ信号ＯＤを出力する回路である。
【０００４】
【発明が解決しようとする課題】
ところで、図３に示すフリップフロップ回路は、プリチャージ用のｐ型ＭＯＳトランジスタＰ１、Ｐ２におけるしきい値電圧を、他のＭＯＳトランジスタより、高くする必要がある。なぜなら、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のしきい値電圧が低いと、クロック信号ＣＫがハイとなった場合でも、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２が完全なオフ状態とならず、リーク電流ＬＣが流れてしまうという問題があるからである。例えば、ｐ型ＭＯＳトランジスタＰ１に着目すると、クロック信号ＣＫがハイとなった場合は、このｐ型ＭＯＳトランジスタＰ１は完全なオフ状態となり、電圧ＶＤＤの電源とノードＸとの間を遮断しなければならない。しかしながら、ｐ型ＭＯＳトランジスタＰ１のしきい値電圧が低いと、クロック信号ＣＫがハイとなっても、このｐ型ＭＯＳトランジスタＰ１が完全なオフ状態とならず、電圧ＶＤＤの電源からノードＸへリーク電流ＬＣが流れてしまう。このことはｐ型ＭＯＳトランジスタＰ２においても同様である。このようにクロック信号ＣＫがハイのときに、定常的なリーク電流ＬＣが流れると、消費電力が増大するとともに動作速度の低下を招く。以上のような理由により、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のしきい値電圧を高くしておく必要があるのである。
【０００５】
このようにしきい値電圧を高くしておくため、従来は、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２の基板へしきい値制御用電圧ＶＷＥＬＬを印加していた。しかし、このしきい値制御用電圧ＶＷＥＬＬが必要となると、このフリップフロップ回路を動作させるために、３種類の電圧電源が少なくとも必要になるという問題があった。すなわち、このしきい値制御用電圧ＶＷＥＬＬの他に、ｐ型ＭＯＳトランジスタＰ１、Ｐ２等のＭＯＳトランジスタを動作させるための電圧ＶＤＤと、クロック信号ＣＫ等を発生させるためやインバータＩＮＶ１を動作させるための電圧ＶＤＤＬとが、必要となり、全部で３つの異なる電圧の電源が必要になるという問題があった。
【０００６】
一方、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のしきい値電圧を、集積回路の製造過程におけるイオンインプラ工程において制御する方法も存在した。しかし、このようなやり方は１つの集積回路内に異なるしきい値電圧のＭＯＳトランジスタが混在することとなり、製造工程数の増加や製造コストの増大を招くという問題があった。
【０００７】
そこで本発明は、これらの課題に鑑みてなされたものであり、クロック信号ＣＫを、フリップフロップ回路の動作用電圧より低い電圧で振幅させた場合でも、リーク電流ＬＣが流れないようにしたフリップフロップ回路を提供することを目的とする。すなわち、クロック信号ＣＫがハイになった場合に、プリチャージ用のｐ型ＭＯＳトランジスタＰ１、Ｐ２が十分なオフ状態にならないという問題を解決することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係るクロック信号レベル変換機能付ラッチ回路は、
第１の電圧で動作するラッチ回路であって、入力されたクロック信号がハイの間は、前記クロック信号の立ち上がり時における入力信号の内容を保持して出力信号とし、前記クロック信号がロウの間は、前記入力信号にかかわらずハイの出力信号を出力する、ラッチ回路と、
前記ラッチ回路へ前記クロック信号を入力する前段に設けられたクロック信号レベル変換回路であって、前記クロック信号がハイの場合には、前記第１の電圧より低い第２の電圧で入力されたクロック信号の電圧レベルを高めたうえで、前記第１の電圧のクロック信号として前記ラッチ回路へ入力するための、クロック信号レベル変換回路と、
を備え、
前記ラッチ回路は、前記第１の電圧の電源に入力端子が接続されたプリチャージ用の第１トランジスタを備えるとともに、前記クロック信号レベル変換回路からこの第１トランジスタの制御端子へ前記第１の電圧の前記クロック信号を入力することを特徴とする。
【０００９】
【発明の実施の形態】
本実施形態は、マスターラッチ回路とスレーブラッチ回路とからなるフリップフロップ回路へクロック信号を入力する際に、このクロック信号のハイ状態における電圧を高くして、このフリップフロップ回路で用いられているＭＯＳトランジスタが十分なオフ状態となるようにしたものである。そしてこれにより、リーク電流が流れないようにして、消費電力の抑制を図ったものである。以下により詳しく説明する。
【００１０】
図１は本実施形態に係るクロック信号レベル変換機能付フリップフロップの回路の一例を示す図である。
【００１１】
この図１からわかるように、本実施形態のクロック信号レベル変換機能付フリップフロップ回路は、マスターラッチ回路ＭＬとスレーブラッチ回路ＳＬとクロック信号レベル変換回路ＣＬＣとを、備えて構成される。
【００１２】
マスタースレーブラッチＭＬは、ｐ型ＭＯＳトランジスタＰ１乃至Ｐ４と、ｎ型ＭＯＳトランジスタＮ１乃至Ｎ６と、インバータＩＮＶ１とを、備えて構成される。すなわち、図中下側におけるグランド端子の上側には、ｎ型ＭＯＳトランジスタＮ６が設けられている。電圧ＶＤＤ１の電源とこのｎ型ＭＯＳトランジスタＮ６との間における図中左側には、ｐ型ＭＯＳトランジスタＰ３と、ｎ型ＭＯＳトランジスタＮ１と、ｎ型ＭＯＳトランジスタＮ３とが、直列的に接続されて、設けられている。また、電圧ＶＤＤ１の電源とｎ型ＭＯＳトランジスタＮ６との間における図中右側には、ｐ型ＭＯＳトランジスタＰ４と、ｎ型ＭＯＳトランジスタＮ２と、ｎ型ＭＯＳトランジスタＮ４とが、直列的に接続されて、設けられている。
【００１３】
前述のｐ型ＭＯＳトランジスタＰ３と並列に、ｐ型ＭＯＳトランジスタＰ１が設けられている。また、前述のｐ型ＭＯＳトランジスタＰ４と並列に、ｐ型ＭＯＳトランジスタＰ２が設けられている。これらｐ型ＭＯＳトランジスタＰ１、Ｐ２は、ノードＡ、Ｂをクロック信号ＣＫがロウのときには常にハイ状態にする、プリチャージ用のトランジスタである。ｐ型ＭＯＳトランジスタＰ４のゲートＧとｎ型ＭＯＳトランジスタＮ２のゲートＧは互いに共通接続されており、その中点はｐ型ＭＯＳトランジスタＰ３とｎ型ＭＯＳトランジスタＮ１との間のノードＡに接続されている。これと同様に、ｐ型ＭＯＳトランジスタＰ３のゲートＧとｎ型ＭＯＳトランジスタＮ１のゲートＧは互いに共通接続されており、その中点はｐ型ＭＯＳトランジスタＰ４とｎ型ＭＯＳトランジスタＮ２との間のノードＢに接続されている。
【００１４】
ｎ型ＭＯＳトランジスタＮ１とｎ型ＭＯＳトランジスタＮ３との間にはノードＣが設けられており、ｎ型ＭＯＳトランジスタＮ２とｎ型ＭＯＳトランジスタＮ４との間にはノードＤが設けられている。これらノードＣとノードＤとの間にはｎ型ＭＯＳトランジスタＮ５が接続されている。このｎ型ＭＯＳトランジスタＮ５のゲートＧには、電圧ＶＤＤ１の電源が接続されている。つまり、このｎ型ＭＯＳトランジスタＮ５は、常時オン状態のトランジスタになっている。
【００１５】
ｎ型ＭＯＳトランジスタＮ３のゲートＧとｎ型ＭＯＳトランジスタＮ４のゲートＧとの間には、インバータＩＮＶ１が接続されている。このインバータＩＮＶ１は、電圧ＶＤＤ１よりも低い電圧である電圧ＶＤＤ２で、動作するようになっている。ｎ型ＭＯＳトランジスタＮ３のゲートＧには、入力データ信号ＩＤが入力され、ｎ型ＭＯＳトランジスタＮ４のゲートＧには、入力データ信号ＩＤを反転した信号が入力される。したがって、ｎ型ＭＯＳトランジスタＮ３とｎ型ＭＯＳトランジスタＮ４は互いに相補動作するようになっている。また、入力データ信号ＩＤは、グランドからＶＤＤ２の幅で振幅する信号である。
【００１６】
スレーブラッチ回路ＳＬは、ＮＡＮＤ回路ＮＤ１、ＮＤ２と、インバータＩＮＶ２とを備えて構成される。すなわち、ＮＡＮＤ回路ＮＤ１の出力側は、ＮＡＮＤ回路ＮＤ２の第１の入力側に接続されており、ＮＡＮＤ回路ＮＤ２の出力側は、ＮＡＮＤ回路ＮＤ１の第１の入力側に接続されている。ＮＡＮＤ回路ＮＤ１の第２の入力側は、ｐ型ＭＯＳトランジスタＰ４のゲートＧ側へ接続されている。つまり、ノードＡに接続されている。ＮＡＮＤ回路ＮＤ２の第２の入力側は、ｐ型ＭＯＳトランジスタＰ３のゲートＧ側へ接続されている。つまり、ノードＢに接続されている。ＮＡＮＤ回路ＮＤ１の出力側にはノードＧが設けられており、ＮＡＮＤ回路ＮＤ２の出力側にはノードＨが設けられている。このノードＨには、インバータＩＮＶ２が接続されている。このインバータＩＮＶ２からの出力が、出力データ信号ＯＤとなる。すなわち、このクロック信号レベル変換機能付フリップフロップ回路の出力信号である、出力データ信号ＯＤとなる。
【００１７】
これらマスターラッチ回路ＭＬとスレーブラッチ回路ＳＬの図中外側には、クロック信号レベル変換回路ＣＬＣが設けられている。つまり、マスターラッチ回路ＭＬの前段に、クロック信号レベル変換回路ＣＬＣが設けられている。このクロック信号レベル変換回路ＣＬＣは、ｐ型ＭＯＳトランジスタＰ５、Ｐ６と、ｎ型ＭＯＳトランジスタＮ７とを備えて構成される。
【００１８】
電圧ＶＤＤ１の電源とｎ型ＭＯＳトランジスタＮ６のゲートＧとの間には、ｐ型ＭＯＳトランジスタＰ５とｎ型ＭＯＳトランジスタＮ７とが、直列的に接続されて、設けられている。ｐ型ＭＯＳトランジスタＰ５のゲートＧは、前述したｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ６の接続点であるノードＥと接続されている。ｐ型ＭＯＳトランジスタＰ５とｎ型ＭＯＳトランジスタＮ７との間には、ノードＦが設けられている。このノードＦは、ｐ型ＭＯＳトランジスタＰ１のゲートＧと、ｐ型ＭＯＳトランジスタＰ２のゲートＧと、ｐ型ＭＯＳトランジスタＰ６のゲートＧとへ、接続されている。ｎ型ＭＯＳトランジスタＮ７のゲートＧは、電圧ＶＤＤ２の電源に接続されている。したがって、このｎ型ＭＯＳトランジスタＮ７は常時オン状態のトランジスタになっている。ｎ型ＭＯＳトランジスタＮ７とｎ型ＭＯＳトランジスタＮ６との間には、クロック信号ＣＫを入力するためのクロック入力端子が設けられている。このクロック信号ＣＫは、グランドからＶＤＤ２の間で振幅する信号である。前述の接続点Ｅと電圧ＶＤＤ１の電源との間には、ｐ型ＭＯＳトランジスタＰ６が設けられている。
【００１９】
次に、この図１に示すクロック信号レベル変換機能付フリップフロップ回路の動作を、図２に基づいて説明する。この図２は、このクロック信号レベル変換機能付フリップフロップ回路にける各所のタイムチャートを示す図である。図２（ａ）はクロック信号ＣＫの一例を示すタイムチャートであり、図２（ｂ）は入力データ信号ＩＤの一例を示すタイムチャートである。これらクロック信号ＣＫと入力データ信号ＩＤとは、グランドからＶＤＤ２の幅で振幅する。図２（ｃ）乃至（ｊ）は、ノードＡ乃至Ｈにおける電圧の一例を示すタイムチャートであり、グランドからＶＤＤ１の幅で振幅する。図２（ｋ）は、出力データ信号ＯＤの一例を示すタイムチャートであり、グランドからＶＤＤ１の幅で振幅する。
【００２０】
特に図２（ａ）（ｂ）（ｋ）からわかるように、このクロック信号レベル変換機能付フリップフロップ回路は、クロック信号ＣＫの立ち上がり時にハイの入力データ信号ＩＤが入力された場合に、その後におけるクロック信号ＣＫの一周期分の間、ハイの出力データ信号ＯＤを出力するとともに、その電圧を電圧ＶＤＤ２から電圧ＶＤＤ１へ昇圧する回路である。マスターラッチ回路ＭＬを単独で見ると、入力されたクロック信号ＣＫがハイの間は、このクロック信号ＣＫの立ち上がり時における入力データ信号ＩＤを保持する。すなわち、クロック信号ＣＫの立ち上がり時おける入力データ信号ＩＤのハイ又はロウに対応して、ノードＡ又はＢのいずれか一方をハイとし、他方をロウとする。一方、前記クロック信号ＣＫがロウの間は、前記入力データ信号ＩＤの内容にかかわらず、ノードＡ及びＢをハイとする。このような動作をするマスターラッチ回路ＭＬは、一般にラッチ型センスアンプと呼ばれる、広義のラッチ回路である。より詳しく説明すると、以下のようになる。
【００２１】
図１からわかるように、クロック信号ＣＫがｎ型ＭＯＳトランジスタＮ６のゲートＧと、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６のゲートＧとへ、入力されている。このようにクロック信号ＣＫが入力されている状態において、図２（ｂ）からわかるように、時刻ｔ１に、入力データ信号ＩＤがロウからハイに切り替わったとする。この時刻ｔ１においては、図２（ａ）からわかるように、クロック信号ＣＫはロウであり、ｎ型ＭＯＳトランジスタＮ６はオフである。このため、図２（ｃ）乃至（ｋ）からわかるように、このクロック信号レベル変換機能付フリップフロップ回路には、影響が現れない。
【００２２】
次に図２（ａ）からわかるように、時刻ｔ２でクロック信号ＣＫがロウからハイに切り替わる。すると、ｎ型ＭＯＳトランジスタＮ６がオンとなる。このため、図２（ｄ）からわかるように、ノードＥの電圧がグランドとなる。したがって、ｐ型ＭＯＳトランジスタＰ５がオンとなり、図２（ｃ）からわかるように、ノードＦがハイとなる。このノードＦの電圧はＶＤＤ１であり、クロック信号ＣＫの電圧ＶＤＤ２よりも高い電圧である。ノードＦがハイであるので、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６はいずれもオフとなる。このとき、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６のゲートＧの電圧はＶＤＤ１であり、ソースの電圧もＶＤＤ１である。このため、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６は、リーク電流が流れない程度の十分なオフ状態となる。
【００２３】
さらにこの時刻ｔ２にいては、図２（ｂ）からわかるように、入力データ信号ＩＤがハイであるので、ｎ型ＭＯＳトランジスタＮ３はオンであり、ｎ型ＭＯＳトランジスタＮ４はオフである。このため、図２（ｅ）からわかるように、ノードＣは直ちにロウとなる。これに対して図２（ｆ）からわかるように、ノードＤは遅延時間ＤＴだけ遅れた後でロウとなる。これは、ノードＤは、ｎ型ＭＯＳトランジスタＮ４がオフであるので直ちにはグランド電位とはならないが、常時オン状態であるｎ型ＭＯＳトランジスタＮ５を介して、ノードＣのグランド電位が伝搬してきた後にグランド電位になるためである。このとき、図２（ｈ）からわかるように、ノードＢはハイである。したがって、図２（ｇ）からわかるように、ノードＡは直ちにロウとなる。このノードＡがロウになると、ｎ型ＭＯＳトランジスタＮ２はオフとなり、ｐ型ＭＯＳトランジスタＰ４はオンとなる。このため、図２（ｆ）からわかるように、遅延時間ＤＴ経過後にノードＤがロウになったときには、すでにｎ型ＭＯＳトランジスタＮ２がオフとなっているので、図２（ｈ）からわかるように、ノードＢはハイのままとなる。
【００２４】
このように、ノードＡがロウ、ノードＢがハイであるので、図２（ｉ）（ｊ）からわかるように、ノードＧがロウからハイに切り替わり、ノードＨがハイからロウに切り替わる。このため、図２（ｋ）からわかるように、出力データ信号ＯＤはロウからハイに切り替わる。この出力データ信号ＯＤの電圧はＶＤＤ１であり、入力データ信号ＩＤの電圧であるＶＤＤ２よりも高い電圧になっている。
【００２５】
次に図２（ｂ）からわかるように、時刻ｔ３で入力データ信号ＩＤがハイからロウに切り替わったとする。しかし、図２（ａ）からわかるように、クロック信号ＣＫはハイ状態のままであり、ｎ型ＭＯＳトランジスタＮ６はオン状態のままである。このため、このクロック信号レベル変換機能付フリップフロップ回路には、影響が現れない。
【００２６】
次に図２（ａ）からわかるように、時刻ｔ４でクロック信号ＣＫがハイからロウに切り替わる。すると、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６がいずれもオンとなる。また、ｎ型ＭＯＳトランジスタＮ６がオフとなる。ｐ型ＭＯＳトランジスタＰ１、Ｐ２がオンであり、ｎ型ＭＯＳトランジスタＮ６がオフであるので、図２（ｇ）（ｈ）からわかるように、ノードＡ、Ｂはいずれもハイとなる。したがって、ｎ型ＭＯＳトランジスタＮ１、Ｎ２はともにオンとなり、図２（ｅ）（ｆ）からわかるように、ノードＣ、Ｄはともにハイとなる。このときｐ型ＭＯＳトランジスタＰ６がオンであるので、図２（ｄ）からわかるように、ノードＥがハイとなる。このノードＥの電圧はＶＤＤ１となる。このため、ｐ型ＭＯＳトランジスタＰ５はリーク電流が流れない程度の十分なオフ状態となる。
【００２７】
次に図２（ａ）からわかるように、時刻ｔ５でクロック信号ＣＫがロウからハイに切り替わる。すると、入力データ信号ＩＤがロウとなっているので、上述したクロック信号ＣＫの立ち上がり時の動作である時刻ｔ２における動作と同様の過程を経て、出力データ信号ＯＤがハイからロウへ切り替わる。
【００２８】
以上のように、本実施形態に係るクロック信号レベル変換機能付フリップフロップ回路は、図１からわかるように、マスターラッチ回路ＭＬへクロック信号ＣＫを入力する前に、このクロック信号ＣＫの電圧をＶＤＤ２からＶＤＤ１へ上げることとした。このため、ｐ型ＭＯＳトランジスタＰ１、Ｐ２にリーク電流が流れてしまうことがなくなる。すなわち、クロック信号ＣＫがハイの場合は、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のゲートＧの電圧が、電圧ＶＤＤ１となり、ソース側の電圧と同電圧となる。このため、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２をリーク電流が流れない十分なオフ状態とすることができる。
【００２９】
しかも、従来のようなしきい値制御用電圧ＶＷＥＬＬが不要となるので、電源電圧の種類を削減することができる。すなわち、本実施形態に係るクロック信号レベル変換機能付フリップフロップ回路を用いれば、電圧ＶＤＤ１の電源と、電圧ＶＤＤ２の電源との、２種類で済ますことができる。つまり、クロック信号レベル変換機能付フリップフロップ回路等を動作させるために用いられる電圧ＶＤＤ１の電源と、インバータＩＮＶ１を動作させるためやクロック信号ＣＫを発生させるため等に用いられる電圧ＶＤＤ２の電源で、済ますことができる。また、使用されているｐＭＯＳトランジスタのしきい値電圧を１つにすることもできるので、製造工程数の削減や製造コストの低減を図ることができる。
【００３０】
さらに、ｐ型ＭＯＳトランジスタＰ５とクロック信号ＣＫの入力用端子との間に、ｎ型ＭＯＳトランジスタＮ７を設けたので、逆電流が流れるのを防止することができる。つまり、ｐ型ＭＯＳトランジスタＰ５からクロック信号ＣＫの入力用端子側へ電流が流れるのを防止することができる。なぜなら、クロック信号ＣＫが電圧ＶＤＤ２のハイとなり、ｐ型ＭＯＳトランジスタＰ５がオンとなった場合でも、ｎ型ＭＯＳトランジスタＮ７のゲートＧも電圧ＶＤＤ２であるので、実質的に電流は流れないからである。。
【００３１】
しかも、クロック信号ＣＫがロウのときには、ｐ型ＭＯＳトランジスタＰ６を介すことにより、電圧ＶＤＤ１をｐ型ＭＯＳトランジスタＰ５のゲートＧへ印加するので、このｐ型ＭＯＳトランジスタＰ５をリーク電流が流れない程度の十分なオフ状態とすることができる。すなわち、ｐ型ＭＯＳトランジスタＰ５のソース側の電圧ＶＤＤ１と同電圧を、ｐ型ＭＯＳトランジスタＰ５のゲートＧに印加することとしたので、このｐ型ＭＯＳトランジスタＰ５を十分なオフ状態とすることができる。
【００３２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図１に示すスレーブラッチ回路ＳＬを省略して、ラッチ回路として用いることもできる。すなわち、クロック信号レベル変換機能付ラッチ回路として、用いることもできる。
【００３３】
また、電圧の高低関係は上記実施形態に限られるものではない。例えば、入力データ信号ＩＤとクロック信号ＣＫとは、異なる電圧の振幅であっても良い。一方、ｐ型ＭＯＳトランジスタＰ５とｐ型ＭＯＳトランジスタＰ６との電源電圧は、互いに等しく、且つ、ｐ型ＭＯＳトランジスタＰ１乃至Ｐ４の電源電圧と等しいか又は高ければ良い。また、ｎ型ＭＯＳトランジスタＮ７のゲート側の電源電圧をＶＮ７Ｇ とし、インバータＩＮＶ１の電源電圧をＶＩＮＶ とし、入力データ信号ＩＤの振幅をＶＩＤとし、クロック信号ＣＫの振幅をＶＣＫとすると、ＶＩＤ≧ＶＩＮＶ であり、且つ、ＶＣＫ≧ＶＮ７Ｇ であれば良い。
【００３４】
【発明の効果】
以上説明したように、本発明に係るクロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路によれば、クロック信号の電圧レベルを高くした後に、クロック信号をこれらラッチ回路及びフリップフロップ回路へ入力することとしたので、内部にリーク電流が流れるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るクロック信号レベル変換機能付フリップフロップの回路の一例を示す図。
【図２】図１のクロック信号レベル変換機能付フリップフロップ回路のタイムチャートを示す図。
【図３】従来のフリップフロップ回路を示す図。
【符号の説明】
ＭＬ マスターラッチ回路
ＳＬ スレーブラッチ回路
ＣＬＣ クロック信号レベル変換回路
ＩＤ 入力データ信号
ＯＤ 出力データ信号
ＣＫ クロック信号
ＩＮＶ１、ＩＮＶ２ インバータ
Ｐ１〜Ｐ４ ｐ型ＭＯＳトランジスタ
Ｎ１〜Ｎ６ ｎ型ＭＯＳトランジスタ
【発明の属する技術分野】
本発明はクロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路に関し、特に、多電源で動作するＬＳＩに用いられる、クロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路に関する。
【０００２】
【従来の技術】
集積回路の低消費電力化を図るために、チップ内部を多電源化することが、従来から行われている。例えば、通常電圧ＶＤＤで動作する組み合わせ論理回路と、この通常電圧ＶＤＤより低い低電圧ＶＤＤＬで動作する組み合わせ論理回路とを、１つのＬＳＩチップの中に設けることが行われている。さらにこれに加えて、クロック信号やデータ信号における振幅の低電圧化を図ることが行われている。このようなＬＳＩにおいては、低電圧ＶＤＤＬで動作する組み合わせ論理回路と、通常電圧ＶＤＤで動作する組み合わせ論理回路との間で、データ信号のやりとりをする場合、電圧レベルを変換する必要が生じる。このような電圧レベルの変換は、フリップフロップ回路で行われるのが一般的である。
【０００３】
このようなフリップフロップ回路は、例えば、「１９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ９７−９８」に開示されている。これには、図３に示すようなフリップフロップ回路が開示されている。図３からわかるように、このフリップフロップ回路は、図中左側から低電圧ＶＤＤＬで振幅するクロック信号ＣＫや入力データ信号ＩＤを入力し、図中右側から通常電圧ＶＤＤで振幅する出力データ信号ＯＤを出力する回路である。
【０００４】
【発明が解決しようとする課題】
ところで、図３に示すフリップフロップ回路は、プリチャージ用のｐ型ＭＯＳトランジスタＰ１、Ｐ２におけるしきい値電圧を、他のＭＯＳトランジスタより、高くする必要がある。なぜなら、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のしきい値電圧が低いと、クロック信号ＣＫがハイとなった場合でも、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２が完全なオフ状態とならず、リーク電流ＬＣが流れてしまうという問題があるからである。例えば、ｐ型ＭＯＳトランジスタＰ１に着目すると、クロック信号ＣＫがハイとなった場合は、このｐ型ＭＯＳトランジスタＰ１は完全なオフ状態となり、電圧ＶＤＤの電源とノードＸとの間を遮断しなければならない。しかしながら、ｐ型ＭＯＳトランジスタＰ１のしきい値電圧が低いと、クロック信号ＣＫがハイとなっても、このｐ型ＭＯＳトランジスタＰ１が完全なオフ状態とならず、電圧ＶＤＤの電源からノードＸへリーク電流ＬＣが流れてしまう。このことはｐ型ＭＯＳトランジスタＰ２においても同様である。このようにクロック信号ＣＫがハイのときに、定常的なリーク電流ＬＣが流れると、消費電力が増大するとともに動作速度の低下を招く。以上のような理由により、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のしきい値電圧を高くしておく必要があるのである。
【０００５】
このようにしきい値電圧を高くしておくため、従来は、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２の基板へしきい値制御用電圧ＶＷＥＬＬを印加していた。しかし、このしきい値制御用電圧ＶＷＥＬＬが必要となると、このフリップフロップ回路を動作させるために、３種類の電圧電源が少なくとも必要になるという問題があった。すなわち、このしきい値制御用電圧ＶＷＥＬＬの他に、ｐ型ＭＯＳトランジスタＰ１、Ｐ２等のＭＯＳトランジスタを動作させるための電圧ＶＤＤと、クロック信号ＣＫ等を発生させるためやインバータＩＮＶ１を動作させるための電圧ＶＤＤＬとが、必要となり、全部で３つの異なる電圧の電源が必要になるという問題があった。
【０００６】
一方、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のしきい値電圧を、集積回路の製造過程におけるイオンインプラ工程において制御する方法も存在した。しかし、このようなやり方は１つの集積回路内に異なるしきい値電圧のＭＯＳトランジスタが混在することとなり、製造工程数の増加や製造コストの増大を招くという問題があった。
【０００７】
そこで本発明は、これらの課題に鑑みてなされたものであり、クロック信号ＣＫを、フリップフロップ回路の動作用電圧より低い電圧で振幅させた場合でも、リーク電流ＬＣが流れないようにしたフリップフロップ回路を提供することを目的とする。すなわち、クロック信号ＣＫがハイになった場合に、プリチャージ用のｐ型ＭＯＳトランジスタＰ１、Ｐ２が十分なオフ状態にならないという問題を解決することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係るクロック信号レベル変換機能付ラッチ回路は、
第１の電圧で動作するラッチ回路であって、入力されたクロック信号がハイの間は、前記クロック信号の立ち上がり時における入力信号の内容を保持して出力信号とし、前記クロック信号がロウの間は、前記入力信号にかかわらずハイの出力信号を出力する、ラッチ回路と、
前記ラッチ回路へ前記クロック信号を入力する前段に設けられたクロック信号レベル変換回路であって、前記クロック信号がハイの場合には、前記第１の電圧より低い第２の電圧で入力されたクロック信号の電圧レベルを高めたうえで、前記第１の電圧のクロック信号として前記ラッチ回路へ入力するための、クロック信号レベル変換回路と、
を備え、
前記ラッチ回路は、前記第１の電圧の電源に入力端子が接続されたプリチャージ用の第１トランジスタを備えるとともに、前記クロック信号レベル変換回路からこの第１トランジスタの制御端子へ前記第１の電圧の前記クロック信号を入力することを特徴とする。
【０００９】
【発明の実施の形態】
本実施形態は、マスターラッチ回路とスレーブラッチ回路とからなるフリップフロップ回路へクロック信号を入力する際に、このクロック信号のハイ状態における電圧を高くして、このフリップフロップ回路で用いられているＭＯＳトランジスタが十分なオフ状態となるようにしたものである。そしてこれにより、リーク電流が流れないようにして、消費電力の抑制を図ったものである。以下により詳しく説明する。
【００１０】
図１は本実施形態に係るクロック信号レベル変換機能付フリップフロップの回路の一例を示す図である。
【００１１】
この図１からわかるように、本実施形態のクロック信号レベル変換機能付フリップフロップ回路は、マスターラッチ回路ＭＬとスレーブラッチ回路ＳＬとクロック信号レベル変換回路ＣＬＣとを、備えて構成される。
【００１２】
マスタースレーブラッチＭＬは、ｐ型ＭＯＳトランジスタＰ１乃至Ｐ４と、ｎ型ＭＯＳトランジスタＮ１乃至Ｎ６と、インバータＩＮＶ１とを、備えて構成される。すなわち、図中下側におけるグランド端子の上側には、ｎ型ＭＯＳトランジスタＮ６が設けられている。電圧ＶＤＤ１の電源とこのｎ型ＭＯＳトランジスタＮ６との間における図中左側には、ｐ型ＭＯＳトランジスタＰ３と、ｎ型ＭＯＳトランジスタＮ１と、ｎ型ＭＯＳトランジスタＮ３とが、直列的に接続されて、設けられている。また、電圧ＶＤＤ１の電源とｎ型ＭＯＳトランジスタＮ６との間における図中右側には、ｐ型ＭＯＳトランジスタＰ４と、ｎ型ＭＯＳトランジスタＮ２と、ｎ型ＭＯＳトランジスタＮ４とが、直列的に接続されて、設けられている。
【００１３】
前述のｐ型ＭＯＳトランジスタＰ３と並列に、ｐ型ＭＯＳトランジスタＰ１が設けられている。また、前述のｐ型ＭＯＳトランジスタＰ４と並列に、ｐ型ＭＯＳトランジスタＰ２が設けられている。これらｐ型ＭＯＳトランジスタＰ１、Ｐ２は、ノードＡ、Ｂをクロック信号ＣＫがロウのときには常にハイ状態にする、プリチャージ用のトランジスタである。ｐ型ＭＯＳトランジスタＰ４のゲートＧとｎ型ＭＯＳトランジスタＮ２のゲートＧは互いに共通接続されており、その中点はｐ型ＭＯＳトランジスタＰ３とｎ型ＭＯＳトランジスタＮ１との間のノードＡに接続されている。これと同様に、ｐ型ＭＯＳトランジスタＰ３のゲートＧとｎ型ＭＯＳトランジスタＮ１のゲートＧは互いに共通接続されており、その中点はｐ型ＭＯＳトランジスタＰ４とｎ型ＭＯＳトランジスタＮ２との間のノードＢに接続されている。
【００１４】
ｎ型ＭＯＳトランジスタＮ１とｎ型ＭＯＳトランジスタＮ３との間にはノードＣが設けられており、ｎ型ＭＯＳトランジスタＮ２とｎ型ＭＯＳトランジスタＮ４との間にはノードＤが設けられている。これらノードＣとノードＤとの間にはｎ型ＭＯＳトランジスタＮ５が接続されている。このｎ型ＭＯＳトランジスタＮ５のゲートＧには、電圧ＶＤＤ１の電源が接続されている。つまり、このｎ型ＭＯＳトランジスタＮ５は、常時オン状態のトランジスタになっている。
【００１５】
ｎ型ＭＯＳトランジスタＮ３のゲートＧとｎ型ＭＯＳトランジスタＮ４のゲートＧとの間には、インバータＩＮＶ１が接続されている。このインバータＩＮＶ１は、電圧ＶＤＤ１よりも低い電圧である電圧ＶＤＤ２で、動作するようになっている。ｎ型ＭＯＳトランジスタＮ３のゲートＧには、入力データ信号ＩＤが入力され、ｎ型ＭＯＳトランジスタＮ４のゲートＧには、入力データ信号ＩＤを反転した信号が入力される。したがって、ｎ型ＭＯＳトランジスタＮ３とｎ型ＭＯＳトランジスタＮ４は互いに相補動作するようになっている。また、入力データ信号ＩＤは、グランドからＶＤＤ２の幅で振幅する信号である。
【００１６】
スレーブラッチ回路ＳＬは、ＮＡＮＤ回路ＮＤ１、ＮＤ２と、インバータＩＮＶ２とを備えて構成される。すなわち、ＮＡＮＤ回路ＮＤ１の出力側は、ＮＡＮＤ回路ＮＤ２の第１の入力側に接続されており、ＮＡＮＤ回路ＮＤ２の出力側は、ＮＡＮＤ回路ＮＤ１の第１の入力側に接続されている。ＮＡＮＤ回路ＮＤ１の第２の入力側は、ｐ型ＭＯＳトランジスタＰ４のゲートＧ側へ接続されている。つまり、ノードＡに接続されている。ＮＡＮＤ回路ＮＤ２の第２の入力側は、ｐ型ＭＯＳトランジスタＰ３のゲートＧ側へ接続されている。つまり、ノードＢに接続されている。ＮＡＮＤ回路ＮＤ１の出力側にはノードＧが設けられており、ＮＡＮＤ回路ＮＤ２の出力側にはノードＨが設けられている。このノードＨには、インバータＩＮＶ２が接続されている。このインバータＩＮＶ２からの出力が、出力データ信号ＯＤとなる。すなわち、このクロック信号レベル変換機能付フリップフロップ回路の出力信号である、出力データ信号ＯＤとなる。
【００１７】
これらマスターラッチ回路ＭＬとスレーブラッチ回路ＳＬの図中外側には、クロック信号レベル変換回路ＣＬＣが設けられている。つまり、マスターラッチ回路ＭＬの前段に、クロック信号レベル変換回路ＣＬＣが設けられている。このクロック信号レベル変換回路ＣＬＣは、ｐ型ＭＯＳトランジスタＰ５、Ｐ６と、ｎ型ＭＯＳトランジスタＮ７とを備えて構成される。
【００１８】
電圧ＶＤＤ１の電源とｎ型ＭＯＳトランジスタＮ６のゲートＧとの間には、ｐ型ＭＯＳトランジスタＰ５とｎ型ＭＯＳトランジスタＮ７とが、直列的に接続されて、設けられている。ｐ型ＭＯＳトランジスタＰ５のゲートＧは、前述したｎ型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ６の接続点であるノードＥと接続されている。ｐ型ＭＯＳトランジスタＰ５とｎ型ＭＯＳトランジスタＮ７との間には、ノードＦが設けられている。このノードＦは、ｐ型ＭＯＳトランジスタＰ１のゲートＧと、ｐ型ＭＯＳトランジスタＰ２のゲートＧと、ｐ型ＭＯＳトランジスタＰ６のゲートＧとへ、接続されている。ｎ型ＭＯＳトランジスタＮ７のゲートＧは、電圧ＶＤＤ２の電源に接続されている。したがって、このｎ型ＭＯＳトランジスタＮ７は常時オン状態のトランジスタになっている。ｎ型ＭＯＳトランジスタＮ７とｎ型ＭＯＳトランジスタＮ６との間には、クロック信号ＣＫを入力するためのクロック入力端子が設けられている。このクロック信号ＣＫは、グランドからＶＤＤ２の間で振幅する信号である。前述の接続点Ｅと電圧ＶＤＤ１の電源との間には、ｐ型ＭＯＳトランジスタＰ６が設けられている。
【００１９】
次に、この図１に示すクロック信号レベル変換機能付フリップフロップ回路の動作を、図２に基づいて説明する。この図２は、このクロック信号レベル変換機能付フリップフロップ回路にける各所のタイムチャートを示す図である。図２（ａ）はクロック信号ＣＫの一例を示すタイムチャートであり、図２（ｂ）は入力データ信号ＩＤの一例を示すタイムチャートである。これらクロック信号ＣＫと入力データ信号ＩＤとは、グランドからＶＤＤ２の幅で振幅する。図２（ｃ）乃至（ｊ）は、ノードＡ乃至Ｈにおける電圧の一例を示すタイムチャートであり、グランドからＶＤＤ１の幅で振幅する。図２（ｋ）は、出力データ信号ＯＤの一例を示すタイムチャートであり、グランドからＶＤＤ１の幅で振幅する。
【００２０】
特に図２（ａ）（ｂ）（ｋ）からわかるように、このクロック信号レベル変換機能付フリップフロップ回路は、クロック信号ＣＫの立ち上がり時にハイの入力データ信号ＩＤが入力された場合に、その後におけるクロック信号ＣＫの一周期分の間、ハイの出力データ信号ＯＤを出力するとともに、その電圧を電圧ＶＤＤ２から電圧ＶＤＤ１へ昇圧する回路である。マスターラッチ回路ＭＬを単独で見ると、入力されたクロック信号ＣＫがハイの間は、このクロック信号ＣＫの立ち上がり時における入力データ信号ＩＤを保持する。すなわち、クロック信号ＣＫの立ち上がり時おける入力データ信号ＩＤのハイ又はロウに対応して、ノードＡ又はＢのいずれか一方をハイとし、他方をロウとする。一方、前記クロック信号ＣＫがロウの間は、前記入力データ信号ＩＤの内容にかかわらず、ノードＡ及びＢをハイとする。このような動作をするマスターラッチ回路ＭＬは、一般にラッチ型センスアンプと呼ばれる、広義のラッチ回路である。より詳しく説明すると、以下のようになる。
【００２１】
図１からわかるように、クロック信号ＣＫがｎ型ＭＯＳトランジスタＮ６のゲートＧと、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６のゲートＧとへ、入力されている。このようにクロック信号ＣＫが入力されている状態において、図２（ｂ）からわかるように、時刻ｔ１に、入力データ信号ＩＤがロウからハイに切り替わったとする。この時刻ｔ１においては、図２（ａ）からわかるように、クロック信号ＣＫはロウであり、ｎ型ＭＯＳトランジスタＮ６はオフである。このため、図２（ｃ）乃至（ｋ）からわかるように、このクロック信号レベル変換機能付フリップフロップ回路には、影響が現れない。
【００２２】
次に図２（ａ）からわかるように、時刻ｔ２でクロック信号ＣＫがロウからハイに切り替わる。すると、ｎ型ＭＯＳトランジスタＮ６がオンとなる。このため、図２（ｄ）からわかるように、ノードＥの電圧がグランドとなる。したがって、ｐ型ＭＯＳトランジスタＰ５がオンとなり、図２（ｃ）からわかるように、ノードＦがハイとなる。このノードＦの電圧はＶＤＤ１であり、クロック信号ＣＫの電圧ＶＤＤ２よりも高い電圧である。ノードＦがハイであるので、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６はいずれもオフとなる。このとき、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６のゲートＧの電圧はＶＤＤ１であり、ソースの電圧もＶＤＤ１である。このため、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６は、リーク電流が流れない程度の十分なオフ状態となる。
【００２３】
さらにこの時刻ｔ２にいては、図２（ｂ）からわかるように、入力データ信号ＩＤがハイであるので、ｎ型ＭＯＳトランジスタＮ３はオンであり、ｎ型ＭＯＳトランジスタＮ４はオフである。このため、図２（ｅ）からわかるように、ノードＣは直ちにロウとなる。これに対して図２（ｆ）からわかるように、ノードＤは遅延時間ＤＴだけ遅れた後でロウとなる。これは、ノードＤは、ｎ型ＭＯＳトランジスタＮ４がオフであるので直ちにはグランド電位とはならないが、常時オン状態であるｎ型ＭＯＳトランジスタＮ５を介して、ノードＣのグランド電位が伝搬してきた後にグランド電位になるためである。このとき、図２（ｈ）からわかるように、ノードＢはハイである。したがって、図２（ｇ）からわかるように、ノードＡは直ちにロウとなる。このノードＡがロウになると、ｎ型ＭＯＳトランジスタＮ２はオフとなり、ｐ型ＭＯＳトランジスタＰ４はオンとなる。このため、図２（ｆ）からわかるように、遅延時間ＤＴ経過後にノードＤがロウになったときには、すでにｎ型ＭＯＳトランジスタＮ２がオフとなっているので、図２（ｈ）からわかるように、ノードＢはハイのままとなる。
【００２４】
このように、ノードＡがロウ、ノードＢがハイであるので、図２（ｉ）（ｊ）からわかるように、ノードＧがロウからハイに切り替わり、ノードＨがハイからロウに切り替わる。このため、図２（ｋ）からわかるように、出力データ信号ＯＤはロウからハイに切り替わる。この出力データ信号ＯＤの電圧はＶＤＤ１であり、入力データ信号ＩＤの電圧であるＶＤＤ２よりも高い電圧になっている。
【００２５】
次に図２（ｂ）からわかるように、時刻ｔ３で入力データ信号ＩＤがハイからロウに切り替わったとする。しかし、図２（ａ）からわかるように、クロック信号ＣＫはハイ状態のままであり、ｎ型ＭＯＳトランジスタＮ６はオン状態のままである。このため、このクロック信号レベル変換機能付フリップフロップ回路には、影響が現れない。
【００２６】
次に図２（ａ）からわかるように、時刻ｔ４でクロック信号ＣＫがハイからロウに切り替わる。すると、ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ６がいずれもオンとなる。また、ｎ型ＭＯＳトランジスタＮ６がオフとなる。ｐ型ＭＯＳトランジスタＰ１、Ｐ２がオンであり、ｎ型ＭＯＳトランジスタＮ６がオフであるので、図２（ｇ）（ｈ）からわかるように、ノードＡ、Ｂはいずれもハイとなる。したがって、ｎ型ＭＯＳトランジスタＮ１、Ｎ２はともにオンとなり、図２（ｅ）（ｆ）からわかるように、ノードＣ、Ｄはともにハイとなる。このときｐ型ＭＯＳトランジスタＰ６がオンであるので、図２（ｄ）からわかるように、ノードＥがハイとなる。このノードＥの電圧はＶＤＤ１となる。このため、ｐ型ＭＯＳトランジスタＰ５はリーク電流が流れない程度の十分なオフ状態となる。
【００２７】
次に図２（ａ）からわかるように、時刻ｔ５でクロック信号ＣＫがロウからハイに切り替わる。すると、入力データ信号ＩＤがロウとなっているので、上述したクロック信号ＣＫの立ち上がり時の動作である時刻ｔ２における動作と同様の過程を経て、出力データ信号ＯＤがハイからロウへ切り替わる。
【００２８】
以上のように、本実施形態に係るクロック信号レベル変換機能付フリップフロップ回路は、図１からわかるように、マスターラッチ回路ＭＬへクロック信号ＣＫを入力する前に、このクロック信号ＣＫの電圧をＶＤＤ２からＶＤＤ１へ上げることとした。このため、ｐ型ＭＯＳトランジスタＰ１、Ｐ２にリーク電流が流れてしまうことがなくなる。すなわち、クロック信号ＣＫがハイの場合は、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のゲートＧの電圧が、電圧ＶＤＤ１となり、ソース側の電圧と同電圧となる。このため、これらｐ型ＭＯＳトランジスタＰ１、Ｐ２をリーク電流が流れない十分なオフ状態とすることができる。
【００２９】
しかも、従来のようなしきい値制御用電圧ＶＷＥＬＬが不要となるので、電源電圧の種類を削減することができる。すなわち、本実施形態に係るクロック信号レベル変換機能付フリップフロップ回路を用いれば、電圧ＶＤＤ１の電源と、電圧ＶＤＤ２の電源との、２種類で済ますことができる。つまり、クロック信号レベル変換機能付フリップフロップ回路等を動作させるために用いられる電圧ＶＤＤ１の電源と、インバータＩＮＶ１を動作させるためやクロック信号ＣＫを発生させるため等に用いられる電圧ＶＤＤ２の電源で、済ますことができる。また、使用されているｐＭＯＳトランジスタのしきい値電圧を１つにすることもできるので、製造工程数の削減や製造コストの低減を図ることができる。
【００３０】
さらに、ｐ型ＭＯＳトランジスタＰ５とクロック信号ＣＫの入力用端子との間に、ｎ型ＭＯＳトランジスタＮ７を設けたので、逆電流が流れるのを防止することができる。つまり、ｐ型ＭＯＳトランジスタＰ５からクロック信号ＣＫの入力用端子側へ電流が流れるのを防止することができる。なぜなら、クロック信号ＣＫが電圧ＶＤＤ２のハイとなり、ｐ型ＭＯＳトランジスタＰ５がオンとなった場合でも、ｎ型ＭＯＳトランジスタＮ７のゲートＧも電圧ＶＤＤ２であるので、実質的に電流は流れないからである。。
【００３１】
しかも、クロック信号ＣＫがロウのときには、ｐ型ＭＯＳトランジスタＰ６を介すことにより、電圧ＶＤＤ１をｐ型ＭＯＳトランジスタＰ５のゲートＧへ印加するので、このｐ型ＭＯＳトランジスタＰ５をリーク電流が流れない程度の十分なオフ状態とすることができる。すなわち、ｐ型ＭＯＳトランジスタＰ５のソース側の電圧ＶＤＤ１と同電圧を、ｐ型ＭＯＳトランジスタＰ５のゲートＧに印加することとしたので、このｐ型ＭＯＳトランジスタＰ５を十分なオフ状態とすることができる。
【００３２】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図１に示すスレーブラッチ回路ＳＬを省略して、ラッチ回路として用いることもできる。すなわち、クロック信号レベル変換機能付ラッチ回路として、用いることもできる。
【００３３】
また、電圧の高低関係は上記実施形態に限られるものではない。例えば、入力データ信号ＩＤとクロック信号ＣＫとは、異なる電圧の振幅であっても良い。一方、ｐ型ＭＯＳトランジスタＰ５とｐ型ＭＯＳトランジスタＰ６との電源電圧は、互いに等しく、且つ、ｐ型ＭＯＳトランジスタＰ１乃至Ｐ４の電源電圧と等しいか又は高ければ良い。また、ｎ型ＭＯＳトランジスタＮ７のゲート側の電源電圧をＶＮ７Ｇ とし、インバータＩＮＶ１の電源電圧をＶＩＮＶ とし、入力データ信号ＩＤの振幅をＶＩＤとし、クロック信号ＣＫの振幅をＶＣＫとすると、ＶＩＤ≧ＶＩＮＶ であり、且つ、ＶＣＫ≧ＶＮ７Ｇ であれば良い。
【００３４】
【発明の効果】
以上説明したように、本発明に係るクロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路によれば、クロック信号の電圧レベルを高くした後に、クロック信号をこれらラッチ回路及びフリップフロップ回路へ入力することとしたので、内部にリーク電流が流れるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るクロック信号レベル変換機能付フリップフロップの回路の一例を示す図。
【図２】図１のクロック信号レベル変換機能付フリップフロップ回路のタイムチャートを示す図。
【図３】従来のフリップフロップ回路を示す図。
【符号の説明】
ＭＬ マスターラッチ回路
ＳＬ スレーブラッチ回路
ＣＬＣ クロック信号レベル変換回路
ＩＤ 入力データ信号
ＯＤ 出力データ信号
ＣＫ クロック信号
ＩＮＶ１、ＩＮＶ２ インバータ
Ｐ１〜Ｐ４ ｐ型ＭＯＳトランジスタ
Ｎ１〜Ｎ６ ｎ型ＭＯＳトランジスタ
Claims (4)
- 第１の電圧で動作するラッチ回路であって、入力されたクロック信号がハイの間は、前記クロック信号の立ち上がり時における入力信号の内容を保持して出力信号とし、前記クロック信号がロウの間は、前記入力信号にかかわらずハイの出力信号を出力する、ラッチ回路と、
前記ラッチ回路へ前記クロック信号を入力する前段に設けられたクロック信号レベル変換回路であって、前記クロック信号がハイの場合には、前記第１の電圧より低い第２の電圧で入力されたクロック信号の電圧レベルを高めたうえで、前記第１の電圧のクロック信号として前記ラッチ回路へ入力するための、クロック信号レベル変換回路と、
を備え、
前記ラッチ回路は、前記第１の電圧の電源に入力端子が接続されたプリチャージ用の第１トランジスタを備えるとともに、前記クロック信号レベル変換回路からこの第１トランジスタの制御端子へ前記第１の電圧の前記クロック信号を入力することを特徴とするクロック信号レベル変換機能付ラッチ回路。 - 前記ラッチ回路は、負側電源に接続された出力端子と、前記第２の電圧の前記クロック信号が入力される制御端子とを有する、第２トランジスタを備え、
前記クロック信号レベル変換回路は、前記第１の電圧の電源に接続された入力端子と、前記第１トランジスタの制御端子へ接続された出力端子と、前記第２トランジスタの入力端子に接続された制御端子とを有する、第３トランジスタを備える、
ことを特徴とする請求項１に記載のクロック信号レベル変換機能付ラッチ回路。 - 前記クロック信号レベル変換回路は、前記第３トランジスタの出力端子と、前記第２の電圧の前記クロック信号を取り込むためのクロック入力端子との間に、常時オン状態となる、第４トランジスタを備えることを特徴とする請求項２に記載のクロック信号レベル変換機能付ラッチ回路。
- 前記請求項１乃至請求項３のいずれかに記載のクロック信号レベル変換機能付ラッチ回路から構成されたマスターラッチ回路と、
このマスターラッチ回路からの出力信号により動作するスレーブラッチ回路と、
を備えたことを特徴とするクロック信号レベル変換機能付フリップフロップ回路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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