JP3581035B2

JP3581035B2 - Semiconductor integrated structure

Info

Publication number: JP3581035B2
Application number: JP02056299A
Authority: JP
Inventors: 達志中原; 裕之津田; 主税天野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1999-01-28
Filing date: 1999-01-28
Publication date: 2004-10-27
Anticipated expiration: 2019-01-28
Also published as: JP2000223659A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、半導体受光素子や半導体発光素子を母基板上に集積する際の接着構造に関するものである。
【０００２】
【従来の技術】
シリコン大規模集積回路に、化合物半導体の受光素子や発光素子を集積したハイブリッド構造は、スマートピクセルと呼ばれ、チップ間やボード間の大容量光インタコネクションシステムや光コンピューテイングシステムに適用される期待が高まっている。このハイブリッド構造を製造する方法として、ポリイミドを接着層として用いる方法が開発されており、例えばＥＬＥＣＴＲＯＮＩＣＳＬＥＴＴＥＲＳＶｏｌ．３３Ｎｏ．１３ｐｐ．１１４８−１１４９（１９９７）にその方法が詳細に記されている。この方法においては、受光素子層または発光素子層、あるいはその両方の層をエピタキシャル成長した化合物半導体基板と、シリコン集積回路基板とを、ポリイミドを接着層として機械的に接着し、その後、シリコン集積回路基板内にあらかじめ作られた位置合わせ用のマーカに従って、通常のフォトリソグラフィーを用いた製造工程により、化合物半導体の受光素子あるいは発光素子を成形するため、受光素子および発光素子のシリコン電子回路に対する位置決め、受光素子間の位置決め、発光素子間の位置決め、受光素子と発光素子間の位置決めが、すべて容易かつ正確という利点を持つ。シリコン集積回路と受光素子の間の電気的接続や、シリコン集積回路と発光素子の間の電気的接続は、金属めっきを用いてなされる。以上のように、接着層を用いる方法により、化合物半導体の受光素子や発光素子を、広範囲な面積に渡って、半導体集積回路基板上に一括して集積することができる。
【０００３】
半導体集積回路は、通常、保護膜および絶縁膜など放熱特性の悪い層（本明細書中では熱伝導率４０Ｗ／ｍ／Ｋ以下の層を意味する）を総厚２マイクロメートル以上含むため、接着層を用いる方法を、半導体レーザなどの発熱素子を半導体集積回路基板上に集積することに適用する場合は、発熱素子の放熱を良くするために、発熱素子を搭載する領域に限って、半導体集積回路基板から放熱特性の悪い層を部分的に除去し、放熱特性の良い層で代替する構造が有効であった。これを図１に示す。ただし、図１には発熱素子および接着層を記載していない。
【０００４】
図１中で、１はプラズマ窒化ケイ素（Ｐ−ＳｉＮ）膜、２はＰＳＧ膜、３はアルミニウム第２配線層（ＡＬ−２）、４は層間絶縁膜、５はプラズマ酸化ケイ素（Ｐ−ＳｉＯ）膜、６はアルミニウム第１配線層（ＡＬ−１）、７はＢＰＳＧ膜、８はＰｏｌｙ−Ｓｉ、９はフィールド酸化膜、１０はゲート酸化膜、１１はコンタクト電極、１２はレーザ搭載領域、１３は放熱層、１４はＳｉＮ膜、１５はシリコンＣＭＯＳ回路基板を示す。そして、放熱層１３の上に接着層および発熱素子が接着される。この時に、放熱層１３の材料としては、熱伝導率の大きい、例えば金、銅、およびアルミニウムが適していた。
【０００５】
【発明が解決しようとする課題】
ところが、接着層を用いる方法には以下の欠点があった。放熱層に用いる金、銅、およびアルミニウムは、表１に示したように、半導体に比べて非常に大きい熱膨張係数を有すると同時に半導体と同程度のヤング率を有する材料である。一方、接着層に用いる材料は、基板接着後の半導体素子成形時の熱処理に耐える材料である必要があり、熱硬化型の有機材料、例えば接着用ポリイミド樹脂が用いられる。そのような熱硬化型の有機材料を用いた場合には、その接着温度は３５０℃以上の高温となる。このため、金、銅、またはアルミニウムの放熱層と半導体素子層との間の熱膨張係数の差によって、接着後の降温時に半導体素子層に歪みが導入され、例えば半導体レーザを集積した場合、レーザの初期特性や寿命を劣化させてしまう問題があった。
【０００６】
【表１】

【０００７】
本発明は、接着層を用いる方法によって母基板上に半導体素子を集積する際に、高温下の接着によって半導体素子層に導入される歪みを低減し、また、半導体素子の放熱を良好に保つような半導体集積構造体を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の実施の形態は、半導体集積回路基板、歪み低減層、接着層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体である。図２はその概略を示す断面図であり、そこで５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板である。
【０００９】
本発明の第２の実施の形態は、前記第１の実施の形態において、前記半導体集積回路基板と前記歪み低減層の間に、熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする半導体集積構造体である。図４はその概略を示す断面図であり、そこで１３は放熱層であり、５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板（母基板）である。
【００１０】
本発明の第３の形態は、半導体集積回路基板、接着層、歪み低減層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体である。図３はその概略を示す断面図であり、そこで５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板（母基板）である。
【００１１】
本発明の第４の実施の形態は、前記第３の実施の形態において、前記半導体集積回路基板と前記接着層の間、あるいは、前記接着層と前記歪み低減層の間に熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする半導体集積構造体である。図５はその概略を示す断面図であり、１３は放熱層であり、５１は化合物半導体材料からなる半導体素子層であり、５２は接着層であり、５３は歪み低減層であり、および５４は半導体集積回路基板（母基板）である。
【００１２】
本発明の第５の実施の形態は、前記第１から第４の実施の形態のいずれか１つにおいて、前記歪み低減層が、前記半導体素子層の熱膨張係数より大きな熱膨張係数を持つ材料および小さな熱膨張係数を持つ材料から成る多層構造、あるいは合金であって、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数を持つことを特徴とする半導体集積構造体である。
【００１４】
本発明の第６の実施の形態は、前記第１から第５の実施の形態において、前記半導体集積回路基板から、半導体素子を搭載する領域に限定して、熱伝導率４０Ｗ／ｍ／Ｋ以下の材料から成る構成要素を除去されて生じた凹形部の中に、前記歪み低減層および前記放熱層が選択的に堆積、あるいは、接着されることを特徴とする半導体集積構造体である。
【００１５】
本発明の第７の実施の形態は、前記第１から第６の実施の形態のいずれか１つにおいて、前記半導体素子層として化合物半導体を材料とする垂直共振器型面発光レーザを用いたことを特徴とする半導体集積構造体である。
【００１６】
本発明の第８の実施の形態は、前記第７の実施の形態において、前記半導体集積回路基板としてシリコン集積回路基板を用い、前記面発光レーザの材料としてガリウムヒ素／アルミニウムガリウムヒ素系の半導体材料を用い、前記歪み低減層として、クロム、モリブデン、およびタングステンからなる群から選択される金属材料、それらの多層構造、またはそれらの合金を用いたことを特徴とする半導体集積構造体である。
【００１７】
【発明の実施の形態】
本発明の第２の実施の形態である半導体集積構造体を用いた場合の作用を説明する。その半導体集積構造体の層構成は、下から順に、母基板５４、放熱層１３、歪み低減層５３、接着層５２、半導体素子層５１である。図４に概略の断面図を示す。
【００１８】
図６は、絶縁膜を有する半導体回路基板を母基板５４として用いる場合の実施例のレーザ搭載部の断面図である。図６中の符号は、図１および図４に記載されているものをそのまま用いた。この図は、半導体素子層５１を接着する前段階の断面図であり、接着層５２と半導体素子層５１は示されていない。従来の技術で説明したように、発熱素子の放熱を改良するために、レーザ等の発熱素子を搭載する領域に限って、放熱特性の悪い絶縁膜（すなわち、層間絶縁膜４、表面パシベーション（Ｐ−ＳｉＯ）膜１、ＰＳＧ膜２、Ｐ−ＳｉＯ膜５、ＢＰＳＧ膜７、およびフィールド酸化膜９）を半導体集積回路基板から部分的に除去した構造となっている。放熱層１３は、２００Ｗ／ｍ／Ｋ以上の熱伝導率を有する。したがって、放熱特性の悪い層に代わる放熱特性の良好な層として機能する。
【００１９】
放熱層１３と歪み低減層５３は室温にて母基板５４上に堆積するため、接着層５２を昇温硬化する前段階においては、すべての層は室温にて無歪みである。歪み低減層５３がない場合は、昇温により接着層５２を硬化させて半導体素子層５１を接着した後、室温まで降温すると、半導体素子層５１と放熱層１３との間の熱膨張係数の差、および、半導体素子層５１と母基板５４との間の熱膨張係数の差に起因して、半導体素子層５１を含むすべての層に歪みが導入されてしまう。しかし、歪み低減層５３がある場合、歪み低減層５３は、ヤング率が放熱層１３および母基板５４のそれより大きい（硬い）ことを特徴とするため、昇温／降温によって生じる歪み低減層５３の伸張率／収縮率は、歪み低減層５３固有の熱膨張係数に起因する伸張／収縮が支配的となり、ヤング率の小さい（柔らかい）放熱層および母基板５４の影響を受けにくくなる。同時に、歪み低減層５３は、熱膨張係数が半導体素子層５１のそれの０．６倍以上１．５倍以下であることを特徴とするため、半導体素子層５１は、接着後降温時に、歪み低減層５３と同程度の量だけ収縮する。この際に、歪み低減層５３の熱膨張係数が上記の範囲内に無ければ、歪み低減層５３は半導体素子層５１に発生する歪みを低減する効果を持たないのみならず、歪み低減層５３の収縮が放熱層１３の収縮よりもさらに大きくなる場合、あるいは歪み低減層５３の収縮が母基板５４の収縮よりもさらに小さくなる場合には、歪み低減層５３の無い場合と比較して、半導体素子層５１に発生する歪みは逆に増大してしまう。すなわち結果として、接着・降温後に導入される歪みを、放熱層１３および母基板５４に集中させ、歪み低減層５３および半導体素子層５１の歪みを低減することができる。あるいはまた、動作時に発熱する半導体素子（以下、発熱素子と称する）を用いる場合には、本発明の半導体集積構造体を用いることによって、その動作時の昇温時および降温時に導入される可能性のある歪みをも低減することができる。この場合においては、放熱層１３を用いることが特に有効である。
【００２０】
歪み低減層５３に用いる材料はヤング率が大きいことが好ましく、より好ましくは用いられる母基板５４の２．５倍以上のヤング率を有する。母基板層の２．５倍以上のヤング率を持たない材料を歪み低減層として用いた場合、接着後降温時の歪み低減層の収縮率は、母基板あるいは放熱層の影響を受け、歪み低減層固有の熱膨張係数によって生じる収縮率からずれる。その結果、歪み低減層の収縮率と半導体素子層の収縮率も合致しなくなり、半導体素子層に発生する歪みを低減する効果が減殺される。さらに、半導体のプロセス工程に導入することを前提とすると、表１に示したクロム、モリブデン、タングステンなどの金属材料を用いることが可能である。この場合、半導体に比べて２．５倍以上から６倍程度までのヤング率を得ることができ、現実的に可能な数値範囲となる。また、これらの金属材料の熱伝導率は、放熱層１３に適した金属材料である金、銅、およびアルミニウムのそれよりは小さいが、化合物半導体材料のそれよりは大きく、放熱特性も良好である。
【００２１】
接着層５２は、放熱層１３や歪み低減層５３に比べて無視できる程度に薄くするため、半導体素子層５１への歪みの導入にはほとんど影響せず、また放熱特性を劣化させる程度も小さい。実際、接着層５２の厚さを０．１マイクロメートル以下とすることが可能である。一例として、厚さ０．１マイクロメートルである１辺５０マイクロメートルの正方形の接着層５２の熱抵抗は２２２Ｋ／Ｗであり、レーザ素子の典型的な熱抵抗１０００Ｋ／Ｗと比較して小さく、したがって接着層５２は放熱特性にほとんど影響しない。接着層５２は上下の層を機械的に接着する機能を持つため、母基板５４と半導体素子を接着することができる。
【００２２】
本発明の第１の実施の形態の層構成は、第２の実施の形態の層構成から放熱層１３を除去した構成である。すなわち、下から順に、母基板５４、歪み低減層５３、接着層５２、半導体素子層５１である。上記の説明から明らかなように、半導体素子層５１における歪み低減の効果は、歪み低減層５３の大きなヤング率に起因し、放熱層１３の有無に関わらず得られるため、第２の実施の形態の層構成と同様、半導体素子層５１の歪みを低減する効果を有し、また、放熱特性も良好である。
【００２３】
本発明の第３の実施の形態の層構成は、第１の実施の形態の層構成において、接着層５２と歪み低減層５３の上下関係を逆転した構成である。すなわち、下から順に、母基板５４、接着層５２、歪み低減層５３、半導体素子層５１である。上記の説明から明らかなように、接着層５２の影響は小さいため、第１の実施の形態の層構成と同様、半導体素子層５１の歪みを低減する効果を有し、また、放熱特性も良好である。
【００２４】
本発明の第４の実施の形態の層構成は、第２の実施の形態の層構成において、放熱層１３と歪み低減層５３の位置関係を同じに保つ範囲で、すなわち、放熱層１３よりも半導体素子層５１に近い側に歪み低減層５３を有する範囲で、接着層５２、放熱層１３、歪み低減層５３の３層の順序を入れ替えた構造である。すなわち、図５（ａ）に示した、母基板５４、放熱層１３、接着層５２、歪み低減層５３、および半導体素子層５１、および図５（ｂ）に示した、母基板５４、接着層５２、放熱層１３、歪み低減層５３、および半導体素子層５１である。上記の説明から明らかなように、歪み低減層５３が半導体素子層５１と直接に接触するか、または接着層５２のみを介して接する限りにおいて、第２の実施の形態の層構成と同様、半導体素子層５１の歪みを低減する効果を有し、また、放熱特性も良好である。
【００２５】
以上のように、本発明による半導体集積構造体を用いることにより、高温硬化型の接着層５２を用いて母基板５４の上に半導体素子を集積する際、高温接着に起因する半導体素子への歪み導入を低減し、また、必要充分な放熱機能を得ることができる。さらに、発熱素子動作による熱サイクル（昇温時および降温時）によって導入される可能性のある歪みを低減することも可能である。
【００２６】
【実施例】
面発光レーザをシリコンＣＭＯＳ回路基板上に集積する際に、接着部の構造として用いた例を詳細に説明する。この例における半導体素子は、ガリウムヒ素／アルミニウムガリウムヒ素系の材料を用いた面発光レーザ（発熱素子）であり、同じ材料系のｐｉｎフォトダイオードも同時に集積している。
【００２７】
図７〜図１３にプロセス工程を示す。図７に、シリコンＣＭＯＳ回路基板１５における、レーザ搭載領域１２、ＣＭＯＳ回路領域１８、フォトダイオード搭載領域１９、位置合わせマーカ領域２０の断面構造を示す。位置合わせマーカ領域２０には、位置合わせマーカ２８を設置した。先に示した図６は、図７におけるレーザ搭載領域１２の拡大図である。レーザ搭載領域１２とフォトダイオード搭載領域１９の近傍には、ＣＭＯＳ回路と半導体素子を電気的に接続するための２個のコンタクト電極１１を、各々２個づつ設けた。素子搭載領域（１２および１９）は１辺５０〜１００マイクロメートルの正方形の形状とし、層間絶縁膜４、表面パシベーション膜（Ｐ−ＳｉＮ膜）１、ＰＳＧ膜２、Ｐ−ＳｉＯ膜５，ＢＰＳＧ膜７、およびフィールド酸化膜９などの熱伝導の悪い層は堆積しない構造とし、ゲート酸化膜１０、Ｐｏｌｙ−Ｓｉ層８、アルミニウム第１配線層（ＡＬ−１）６、アルミニウム第２配線層（ＡＬ−２）３の４層で構成した。一方、素子搭載領域とコンタクト電極に挟まれた領域は、フィールド酸化膜９、Ｐｏｌｙ−Ｓｉ層８、ＢＰＳＧ膜７、アルミニウム第１配線層（ＡＬ−１）６、Ｐ−ＳｉＯ膜５、層間絶縁膜４、アルミニウム第２配線層（ＡＬ−２）３、ＰＳＧ膜２、および表面パシベーション（Ｐ−ＳｉＯ）膜１のすべての層で構成し、ＣＭＯＳ回路基板内で最も層厚の大きい領域とした。この結果、素子搭載領域は約３．３マイクロメートルの深さの凹形部となったが、この凹形部の上に半導体素子を接着するにあたり、レーザ搭載領域１２に限って、以下のように本発明の半導体集積構造体を適用した。すなわち、まず、第２配線層３のアルミニウムと放熱層１３の材料（たとえば金など）が高温熱処理時に合金化しないように、および絶縁性を付与するために、厚さ０．３マイクロメートルのＳｉＮ膜１４をプラズマＣＶＤ法により基板全面に堆積した後、レーザ搭載部の凹形部中に、電子ビーム蒸着とリフトオフ法とを用いて放熱層１３（厚さ３．０マイクロメートルの金）と歪み低減層５３（厚さ０．５マイクロメートルのクロム）を順次堆積した。放熱層１３と歪み低減層５３の層の厚さの和を３．５マイクロメートルとし、凹形部の深さより０．２マイクロメートルだけ厚い構造とすることにより、以下に述べる半導体素子層５１の接着プロセスにおいて、接着層ポリイミド５２の層厚を極力小さく抑えることができる。なお、フォトダイオード搭載領域には放熱層１３と歪み低減層５３は形成しない。
【００２８】
次に、図８に示すように、ＣＭＯＳ回路基板を、平坦化ポリイミド２２で平坦化する。この平坦化工程は、平坦化ポリイミド２２の埋め込み工程、熱硬化工程、研磨工程、酸素ガスのリアクティブイオンエッチング（ＲＩＥ）によるエッチバック工程（歪み低減層５３の露出工程）から成る。
【００２９】
この平坦化工程の後、図９に示すように、接着層ポリイミド５２を用いて、上記のＣＭＯＳ回路基板と半導体素子層５１となるべきエピタキシャル基板とを、ＣＭＯＳ回路側とエピタキシャル層側を対向させて仮接着する。２つの基板のサイズは共に２インチである。上記のエピタキシャル基板は、図１４に示された断面構造を有する。ここで、エピタキシャル基板は、ガリウムヒ素基板２４とエピタキシャル層２３を有し、そのエピタキシャル層２３は、後の工程により形成されるレーザ用の層およびフォトダイオード用の層を含み、ｎ−Ａｌ_０．６Ｇａ_０．４Ａｓ層１０２、ｎ−ＩｎＧａＰ層１０３、ｎ−ＧａＡｓレーザ用コンタクト層１０４、ｎ−分布反射（ＤＢＲ）層１０５、ＧａＡｓ／ＡｌＧａＡｓ活性層１０６、ｐ−ＤＢＲ層１０７、ｐ−ＧａＡｓレーザ用コンタクト層１０８、ｐ−ＩｎＧａＰ層１０９、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０、ｉ−ＧａＡｓ光吸収層１１１、ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ層１１２、およびｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成されている。
【００３０】
仮接着は１９０℃の真空下で、大気圧の加圧をしながら行った。この加圧により２つの基板は隙間なく接着でき、また、歪み低減層５３の上の接着層ポリイミド５２の厚さを約０．１マイクロメートル以下に薄くすることができた。
【００３１】
仮接着の後、エピタキシャル層のみ残してＧａＡｓ基板２４を全面除去する。この工程では、ｎ−Ａｌ_０．６Ｇａ_０．４Ａｓ層１０２とｎ−ＩｎＧａＰ層１０３をエッチング停止層として用い、ｎ−ＧａＡｓレーザ用コンタクト層１０４を表面に露出した。したがって、この段階でのエピタキシャル層はｎ−ＧａＡｓレーザ用コンタクト層１０４からｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成されているので、エッチング前のエピタキシャル層と区別して、以後エピタキシャル層３０と呼ぶ。次に、エピタキシャル層３０を１ｍｍから５ｍｍのチップサイズに分割エッチングし、図１０に示すように、ＣＭＯＳ回路基板にあらかじめ作り込まれた位置合わせマーカ２８が可視光で見えるようにする。このチップサイズに分割するプロセスは、ＣＭＯＳ基板裏面から近赤外の照明を当ててフォトマスクの位置合わせを行うため、位置合わせ精度は数マイクロメートルとなるが、これは、ミリ単位のチップサイズに分割するプロセスにおいては充分な精度である。この段階で、３５０℃に加熱し、接着層ポリイミド５２を完全硬化させる。なお、この後のフォトリソグラフィーは、位置合わせマーカ２８を用いて、ステッパーを用いてなされるため、位置合わせ精度は０．３マイクロメートル以下となる。
【００３２】
次に、図１１に示すように、面発光レーザの電極形成とメサエッチングのプロセスを行う。メサは３段構造とした。上段メサ３１および中段メサ３２形成のエッチングには塩素系の電子サイクロトロン共鳴（ＥＣＲ）−ＲＩＥのドライエッチングを用い、ｐ−ＧａＡｓレーザ用コンタクト層１０８を露出した。下段メサ３３形成のエッチングは、ｐ−ＩｎＧａＰ層１０９をエッチング停止層としたウエットエッチングとし、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０を表面に露出した。したがって、上段メサ３１はｎ−ＧａＡｓレーザ用コンタクト層１０４、ｎ−分布反射（ＤＢＲ）層１０５、およびＧａＡｓ／ＡｌＧａＡｓ活性層１０６で構成され、中段メサ３２はｐ−ＤＢＲ層１０７で構成され、および下段メサ３３はｐ−ＧａＡｓレーザ用コンタクト層１０８、およびｐ−ＩｎＧａＰ層１０９で構成される。エピタキシャル層３４として示される残余の層はフォトダイオード形成のための層であり、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０、ｉ−ＧａＡｓ光吸収層１１１、ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ層１１２、およびｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成されている。
【００３３】
次に、図１２に示すように、フォトダイオードの電極形成とメサエッチングのプロセスを行う。メサは２段構造とした。すなわち、ｐ−ＧａＡｓフォトダイオード用コンタクト層１１０、ｉ−ＧａＡｓ光吸収層１１１、およびｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ層１１２で構成される上段メサ３５、およびｎ−ＧａＡｓフォトダイオード用コンタクト層１１３で構成される下段メサ３６である。上段メサ３５形成のエッチングは、ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ層１１２をエッチング停止層としたウエットエッチングとし、ｎ−ＧａＡｓフォトダイオード用コンタクト層１１３を表面に露出した。下段メサ３６形成のエッチングは、ｎ−ＧａＡｓフォトダイオード用コンタクト層１１３のウエットエッチングであり、このエッチングにより、レーザのメサとフォトダイオードのメサを除くすべて領域のエピタキシャル層２３を完全に除去し、素子間分離ができた。
【００３４】
次に、図１３に示すように、レーザのメサとフォトダイオードのメサを除く領域の平坦化ポリイミド２２と接着層ポリイミド５２を除去し、コンタクト電極部のＳｉＮ膜１４を除去し、更に、段差配線用ポリイミド２６をメサの周辺に埋め込んで段差の傾斜をなだらかにした後、金めっき２５で半導体素子とＣＭＯＳ回路の配線を行った。最後に、ヒートシンク（銅）２７の上に実装した。
【００３５】
以上のプロセスにより、２インチのＣＭＯＳ回路基板上に、ＧａＡｓ系の面発光レーザとフォトダイオードを高密度に一括して集積することができた。本発明による半導体集積構造体を採用することにより、図１の従来型の構造を採用した時と比較して、面発光レーザへの歪み導入の低減を図ることができ、メサ径１５マイクロメートルのレーザの初期特性は、しきい値電流１０ｍＡから４ｍＡに改善、室温ＣＷ１５ｍＡで駆動した時にレーザが全く発振しなくなるまでの寿命は、数分から１００時間以上に改善された。放熱特性は従来構造と遜色なく、およそ１５００ｋ／Ｗの熱抵抗値を得た。
【００３６】
本実施例では、放熱層１３に金を、歪み低減層５３にクロムを用いた。しかし、接着温度、母基板５４の材料、半導体素子層５１の材料を考慮して、熱膨張係数、ヤング率、熱伝導率が適切な放熱層１３および歪み低減層５３の材料を選択できる。例えば、歪み低減層５３の材料として、モリブデン、タングステン、またはクロム・モリブデン合金も有効である。
【００３７】
また、本実施例では、歪み低減層５３がただ１種の材料から成る場合を説明した。しかし、歪み低減層５３を多層構造として、熱膨張係数を半導体素子層５１のそれにより接近させることが可能である。その場合には、半導体素子層５１の熱膨張係数より大きな熱膨張係数を持つ材料およびより小さな熱膨張係数を持つ材料から成る多層構造を用いることが有効である。例えば、図１５に示すように、熱膨張係数が８．４×１０^−６／Ｋのクロムと熱膨張係数が４．８×１０^−６／Ｋのモリブデンとから成る多層構造を用いることにより、その多層構造の熱膨張係数をガリウムヒ素の熱膨張係数（６．４×１０^−６／Ｋ）に近づけることが可能である。多層構造の構成材料としては、クロム、モリブデン、およびタングステンを含む、適切な材料の組み合わせが可能である。
【００３８】
本実施例では、面発光レーザの材料として、アルミニウムガリウムヒ素系の半導体材料を用いているが、インジウムガリウムヒ素やインジウムガリウムヒ素リン系、その他の半導体材料を用いた面発光レーザの集積に適用できる。また、半導体素子は面発光レーザおよびｐｉｎフォトダイオードに限定されるものではなく、当該技術において知られている他の素子（たとえばＤＦＢレーザ、ＧＲＩＮ−ＳＣＨレーザ、ＭＱＷレーザなど）を用いることも可能である。さらに、本発明の半導体集積構造体は、フォトダイオードなどの非発熱素子を集積する場合にも、歪み低減の効果が得られて有効である。
【００３９】
また、本実施例では、母基板５４としてシリコンＣＭＯＳ回路基板を用いたが、シリコンバイポーラ回路基板、化合物半導体集積回路基板、その他の半導体集積回路基板、およびセラミック配線基板などの当該技術において知られている母基板一般に適用できる。
【００４０】
【発明の効果】
以上のように、本発明による半導体集積構造体は、高温硬化型の接着層を用いる方法によって半導体集積回路基板などの母基板上に半導体素子を集積する際に、高温下の接着によって素子に導入される歪みを低減し、また、素子の放熱を良好に保つ効果を持つ。
【図面の簡単な説明】
【図１】面発光レーザを接着集積する場合の、ＣＭＯＳ回路基板側のレーザ搭載部の構造（従来型の構造）の断面図である。
【図２】第１の実施の形態の半導体集積構造体の概略の断面図である。
【図３】第３の実施の形態の半導体集積構造体の概略の断面図である。
【図４】第２の実施の形態の半導体集積構造体の概略の断面図である。
【図５】第４の実施の形態の半導体集積構造体の概略の断面図であり、（ａ）は母基板と接着層の間に放熱層１３を有する場合の概略の断面図であり、（ｂ）は接着層と歪み低減層５３の間に放熱層１３を有する場合の概略の断面図である。
【図６】面発光レーザを接着集積する場合の、ＣＭＯＳ回路基板側のレーザ搭載部の構造（実施例の構造。図７の拡大）の断面図である。
【図７】面発光レーザとｐｉｎフォトダイオードを接着集積するプロセス工程（実施例）におけるシリコンＣＭＯＳ回路基板を示す断面図である。
【図８】平坦化ポリイミドを用いて平坦化したシリコンＣＭＯＳ基板を示す断面図である。
【図９】素子形成のためのエピタキシャル基板とシリコンＣＭＯＳ基板を接着した構造を示す断面図である。
【図１０】位置合わせマーカを可視光で見えるようにしたエピタキシャル層を積層したシリコンＣＭＯＳ基板を示す断面図である。
【図１１】面発光レーザの電極形成およびメサエッチングを行ったシリコンＣＭＯＳ基板を示す断面図である。
【図１２】フォトダイオードの電極形成およびメサエッチングを行ったシリコンＣＭＯＳ基板を示す断面図である。
【図１３】面発光レーザとフォトダイオードを高密度集積したＣＭＯＳ素子を示す断面図である。
【図１４】ＧａＡｓエピタキシャル基板の層構成（実施例）を示す断面図である。
【図１５】歪み低減層を多層構造とした例の断面図である。
【符号の説明】
１プラズマ窒化ケイ素（Ｐ−ＳｉＮ）膜
２ＰＳＧ膜
３アルミニウム第２配線層（ＡＬ−２）
４層間絶縁膜
５プラズマ酸化ケイ素（Ｐ−ＳｉＯ）膜
６アルミニウム第１配線層（ＡＬ−１）
７ＢＰＳＧ膜
８Ｐｏｌｙ−Ｓｉ
９フィールド酸化膜
１０ゲート酸化膜
１１コンタクト電極
１２レーザ搭載領域
１３放熱層
１４ＳｉＮ膜
１５シリコンＣＭＯＳ回路基板
１８ＣＭＯＳ回路領域
１９フォトダイオード搭載領域
２０位置合わせマーカ領域
２２平坦化ポリイミド
２３エピタキシャル層
２４ＧａＡｓ基板
２５金めっき
２６段差配線用ポリイミド
２７ヒートシンク（銅）
２８位置合わせマーカ
３０エピタキシャル層
３１レーザ上段メサ
３２レーザ中段メサ
３３レーザ下段メサ
３４エピタキシャル層
３５フォトダイオード上段メサ
３６フォトダイオード下段メサ
５１半導体素子層
５２接着層
５３歪み低減層
５４母基板
１０２ｎ−Ａｌ_０．６Ｇａ_０．４Ａｓ層
１０３ｎ−ＩｎＧａＰ層
１０４ｎ−ＧａＡｓレーザ用コンタクト層
１０５ｎ−分布反射（ＤＢＲ）層
１０６ＧａＡｓ／ＡｌＧａＡｓ活性層
１０７ｐ−分布反射（ＤＢＲ）層
１０８ｐ−ＧａＡｓレーザ用コンタクト層
１０９ｐ−ＩｎＧａＰ層
１１０ｐ−ＧａＡｓフォトダイオード用コンタクト層
１１１ｉ−ＧａＡｓ光吸収層
１１２ｎ−Ａｌ_０．３Ｇａ_０．７Ａｓ層
１１３ｎ−ＧａＡｓフォトダイオード用コンタクト層
２０１モリブデン
２０４クロム[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a bonding structure when a semiconductor light receiving element and a semiconductor light emitting element are integrated on a mother substrate.
[0002]
[Prior art]
A hybrid structure in which a compound semiconductor light-receiving element and a light-emitting element are integrated on a large-scale silicon integrated circuit is called a smart pixel, and is expected to be applied to large-capacity optical interconnection systems between chips and boards and optical computing systems. Is growing. As a method for manufacturing this hybrid structure, a method using polyimide as an adhesive layer has been developed. For example, ELECTRONICS LETTERS Vol. 33 No. 13 pp. The method is described in detail in 1148-1149 (1997). In this method, a compound semiconductor substrate obtained by epitaxially growing a light-receiving element layer and / or a light-emitting element layer, or both layers, and a silicon integrated circuit board are mechanically bonded to each other using polyimide as an adhesive layer. According to the alignment marker that has been prepared in advance, the compound semiconductor light-receiving element or light-emitting element is formed by a manufacturing process using ordinary photolithography. The positioning between the elements, the positioning between the light emitting elements, and the positioning between the light receiving element and the light emitting element all have the advantage of being easy and accurate. The electrical connection between the silicon integrated circuit and the light receiving element and the electrical connection between the silicon integrated circuit and the light emitting element are made using metal plating. As described above, by the method using the adhesive layer, the light receiving element and the light emitting element of the compound semiconductor can be collectively integrated over a wide area over the semiconductor integrated circuit substrate.
[0003]
Since a semiconductor integrated circuit generally includes a layer having a poor heat dissipation property such as a protective film and an insulating film (meaning a layer having a thermal conductivity of 40 W / m / K or less in this specification) in a total thickness of 2 μm or more, it is bonded. When the method using a layer is applied to integrating a heating element such as a semiconductor laser on a semiconductor integrated circuit substrate, the semiconductor integrated circuit is limited to a region where the heating element is mounted in order to improve heat dissipation of the heating element. A structure in which a layer having poor heat dissipation characteristics was partially removed from the circuit board and replaced with a layer having good heat dissipation characteristics was effective. This is shown in FIG. However, FIG. 1 does not show the heating element and the adhesive layer.
[0004]
In FIG. 1, 1 is a plasma silicon nitride (P-SiN) film, 2 is a PSG film, 3 is an aluminum second wiring layer (AL-2), 4 is an interlayer insulating film, and 5 is plasma silicon oxide (P-SiO). ) Film, 6 is an aluminum first wiring layer (AL-1), 7 is a BPSG film, 8 is Poly-Si, 9 is a field oxide film, 10 is a gate oxide film, 11 is a contact electrode, 12 is a laser mounting area, Reference numeral 13 denotes a heat dissipation layer, 14 denotes a SiN film, and 15 denotes a silicon CMOS circuit board. Then, the adhesive layer and the heating element are adhered on the heat radiation layer 13. At this time, as a material of the heat radiation layer 13, for example, gold, copper, and aluminum having high thermal conductivity were suitable.
[0005]
[Problems to be solved by the invention]
However, the method using an adhesive layer has the following disadvantages. As shown in Table 1, gold, copper, and aluminum used for the heat radiation layer are materials having a very large coefficient of thermal expansion as compared with the semiconductor and also having a Young's modulus similar to that of the semiconductor. On the other hand, the material used for the adhesive layer needs to be a material that can withstand heat treatment at the time of molding the semiconductor element after the substrate is bonded, and a thermosetting organic material, for example, a polyimide resin for bonding is used. When such a thermosetting organic material is used, the bonding temperature is 350 ° C. or higher. Therefore, due to the difference in the coefficient of thermal expansion between the heat dissipation layer of gold, copper, or aluminum and the semiconductor element layer, strain is introduced into the semiconductor element layer when the temperature is lowered after bonding. However, there is a problem that the initial characteristics and the life are deteriorated.
[0006]
[Table 1]

[0007]
The present invention reduces the strain introduced into a semiconductor element layer by bonding under high temperature when integrating a semiconductor element on a mother substrate by a method using an adhesive layer, and also keeps the heat dissipation of the semiconductor element good. It is an object of the present invention to provide a simple semiconductor integrated structure.
[0008]
[Means for Solving the Problems]
The first embodiment of the present invention Semiconductor integrated circuit board , A strain reducing layer, an adhesive layer, and Semiconductor element layer made of compound semiconductor material Wherein the strain reduction layer has a thermal expansion coefficient of 0.6 times or more and 1.5 times or less of the semiconductor element layer, and Semiconductor integrated circuit board Wherein the adhesive layer has a Young's modulus of 2.5 times or more, and the adhesive layer has a high-temperature curing property, and has a function of mechanically bonding layers above and below the adhesive layer. It is a structure. FIG. 2 is a cross-sectional view showing the outline thereof. Semiconductor element layer made of compound semiconductor material , 52 is an adhesive layer, 53 is a strain reduction layer, and 54 is Semiconductor integrated circuit board It is.
[0009]
A second embodiment of the present invention is the same as the first embodiment, except that Semiconductor integrated circuit board And a heat dissipation layer made of a material having a thermal conductivity of 200 W / m / K or more between the heat dissipation layer and the strain reduction layer. Semiconductor integrated circuit board A semiconductor integrated structure having a Young's modulus of 0.5 times or more and 1.5 times or less. FIG. 4 is a cross-sectional view showing the outline, in which 13 is a heat dissipation layer, and 51 is Semiconductor element layer made of compound semiconductor material , 52 is an adhesive layer, 53 is a strain reduction layer, and 54 is Semiconductor integrated circuit board (mother board) It is.
[0010]
A third aspect of the present invention provides Semiconductor integrated circuit board An adhesive layer, a strain reducing layer, and Semiconductor element layer made of compound semiconductor material Wherein the strain reduction layer has a thermal expansion coefficient of 0.6 times or more and 1.5 times or less of the semiconductor element layer, and Semiconductor integrated circuit board Wherein the adhesive layer has a Young's modulus of 2.5 times or more, and the adhesive layer has a high-temperature curing property, and has a function of mechanically bonding layers above and below the adhesive layer. It is a structure. FIG. 3 is a cross-sectional view showing the outline thereof. Semiconductor element layer made of compound semiconductor material , 52 is an adhesive layer, 53 is a strain reduction layer, and 54 is Semiconductor integrated circuit board (mother board) It is.
[0011]
A fourth embodiment of the present invention is the same as the third embodiment, except that Semiconductor integrated circuit board A heat radiating layer made of a material having a thermal conductivity of 200 W / m / K or more between the adhesive layer and the adhesive layer or between the adhesive layer and the strain reducing layer; Semiconductor integrated circuit board A semiconductor integrated structure having a Young's modulus of 0.5 times or more and 1.5 times or less. FIG. 5 is a cross-sectional view showing the outline thereof, 13 is a heat dissipation layer, and 51 is Semiconductor element layer made of compound semiconductor material , 52 is an adhesive layer, 53 is a strain reduction layer, and 54 is Semiconductor integrated circuit board (mother board) It is.
[0012]
According to a fifth embodiment of the present invention, the material according to any one of the first to fourth embodiments, wherein the strain reduction layer has a thermal expansion coefficient larger than that of the semiconductor element layer And a multi-layer structure or alloy made of a material having a small thermal expansion coefficient, wherein the semiconductor integrated structure has a thermal expansion coefficient of 0.6 times or more and 1.5 times or less of the semiconductor element layer. is there.
[0014]
Of the present invention Sixth The embodiment of the above is 1st to 5th In the embodiment, the concave portion formed by removing a component made of a material having a thermal conductivity of 40 W / m / K or less from the semiconductor integrated circuit board to a region where a semiconductor element is mounted is limited. Further, the semiconductor integrated structure is characterized in that the strain reduction layer and the heat dissipation layer are selectively deposited or bonded.
[0015]
Of the present invention Seventh The embodiment of the first to the third Sixth The semiconductor integrated structure according to any one of the embodiments, wherein a vertical cavity surface emitting laser made of a compound semiconductor is used as the semiconductor element layer.
[0016]
Of the present invention 8th The embodiment of the above is Seventh In an embodiment of the above, Semiconductor integrated circuit board A silicon integrated circuit substrate as a material, a gallium arsenide / aluminum gallium arsenide-based semiconductor material as a material of the surface emitting laser, and a metal material selected from the group consisting of chromium, molybdenum, and tungsten as the strain reducing layer. A semiconductor integrated structure characterized by using a multilayer structure thereof or an alloy thereof.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
The operation when the semiconductor integrated structure according to the second embodiment of the present invention is used will be described. The layer structure of the semiconductor integrated structure is, in order from the bottom, a mother substrate 54, a heat dissipation layer 13, a strain reduction layer 53, an adhesive layer 52, and a semiconductor element layer 51. FIG. 4 shows a schematic sectional view.
[0018]
FIG. 6 is a cross-sectional view of the laser mounting portion of the embodiment when a semiconductor circuit board having an insulating film is used as the mother board 54. 6 used in FIG. 1 and FIG. 4 as they are. This drawing is a cross-sectional view before the semiconductor element layer 51 is bonded, and the adhesive layer 52 and the semiconductor element layer 51 are not shown. As described in the prior art, in order to improve the heat radiation of the heating element, only in the region where the heating element such as a laser is mounted, the insulating film having poor heat radiation characteristics (that is, the interlayer insulating film 4, the surface passivation (P -SiO) film 1, PSG film 2, P-SiO film 5, BPSG film 7, and field oxide film 9) are partially removed from the semiconductor integrated circuit substrate. The heat radiation layer 13 has a thermal conductivity of 200 W / m / K or more. Therefore, it functions as a layer having good heat radiation characteristics in place of a layer having poor heat radiation characteristics.
[0019]
Since the heat radiation layer 13 and the strain reducing layer 53 are deposited on the mother substrate 54 at room temperature, before the adhesive layer 52 is heated and cured, all the layers have no distortion at room temperature. When the strain reducing layer 53 is not provided, after the adhesive layer 52 is cured by heating to bond the semiconductor element layer 51, and then cooled to room temperature, the difference in thermal expansion coefficient between the semiconductor element layer 51 and the heat radiation layer 13 is reduced. Due to the difference in the coefficient of thermal expansion between the semiconductor element layer 51 and the mother substrate 54, distortion is introduced into all layers including the semiconductor element layer 51. However, when the strain reducing layer 53 is provided, the strain reducing layer 53 is characterized in that the Young's modulus is larger (harder) than those of the heat radiation layer 13 and the mother substrate 54, and thus the strain reducing layer 53 generated by temperature rise / fall. The expansion / shrinkage ratio due to the thermal expansion coefficient inherent in the strain reduction layer 53 becomes dominant, and the (radial) heat dissipation layer having a small Young's modulus and the mother substrate 54 are less likely to be affected. At the same time, the strain reduction layer 53 is characterized in that the coefficient of thermal expansion is 0.6 times or more and 1.5 times or less that of the semiconductor element layer 51. It contracts by the same amount as the reduction layer 53. At this time, if the coefficient of thermal expansion of the strain reducing layer 53 is not within the above range, the strain reducing layer 53 has not only the effect of reducing the strain generated in the semiconductor element layer 51 but also the strain reducing layer 53. When the shrinkage is larger than the shrinkage of the heat radiation layer 13 or when the shrinkage of the strain reducing layer 53 is smaller than the shrinkage of the mother substrate 54, the semiconductor device is compared with the case without the strain reducing layer 53. On the contrary, the strain generated in the layer 51 increases. That is, as a result, the strain introduced after bonding and cooling can be concentrated on the heat dissipation layer 13 and the mother substrate 54, and the strain of the strain reduction layer 53 and the semiconductor element layer 51 can be reduced. Alternatively, when a semiconductor element that generates heat during operation (hereinafter, referred to as a heating element) is used, the semiconductor integrated structure of the present invention may be used to increase the temperature during operation and decrease the temperature during operation. Strain with distortion can also be reduced. In this case, the use of the heat radiation layer 13 is particularly effective.
[0020]
The material used for the strain reduction layer 53 preferably has a large Young's modulus, and more preferably has a Young's modulus 2.5 times or more that of the mother substrate 54 used. If a material having a Young's modulus not more than 2.5 times that of the motherboard layer is used as the strain-reducing layer, the shrinkage of the strain-reducing layer when the temperature is lowered after bonding is affected by the motherboard or the heat dissipation layer, and the strain is reduced. Deviates from the shrinkage caused by the thermal expansion coefficient inherent in the layer. As a result, the contraction rate of the strain reducing layer does not match the contraction rate of the semiconductor element layer, and the effect of reducing the distortion generated in the semiconductor element layer is diminished. Further, assuming that the material is introduced into a semiconductor process, metal materials such as chromium, molybdenum, and tungsten shown in Table 1 can be used. In this case, a Young's modulus of 2.5 times or more to about 6 times that of a semiconductor can be obtained, which is a practically possible numerical range. The thermal conductivity of these metal materials is smaller than that of gold, copper, and aluminum, which are metal materials suitable for the heat radiation layer 13, but larger than that of the compound semiconductor material, and the heat radiation characteristics are good. .
[0021]
Since the adhesive layer 52 is made negligibly thinner than the heat dissipation layer 13 and the strain reduction layer 53, it hardly affects the introduction of strain into the semiconductor element layer 51 and also has a small degree of deteriorating heat dissipation characteristics. In fact, the thickness of the adhesive layer 52 can be less than or equal to 0.1 micrometers. As an example, the thermal resistance of the square adhesive layer 52 having a thickness of 0.1 μm and a side of 50 μm is 222 K / W, which is smaller than the typical thermal resistance of the laser element of 1000 K / W. Therefore, the adhesive layer 52 hardly affects the heat radiation characteristics. Since the adhesive layer 52 has a function of mechanically bonding the upper and lower layers, the mother substrate 54 and the semiconductor element can be bonded.
[0022]
The layer configuration of the first embodiment of the present invention is a configuration in which the heat radiation layer 13 is removed from the layer configuration of the second embodiment. That is, the mother substrate 54, the strain reducing layer 53, the adhesive layer 52, and the semiconductor element layer 51 are arranged in this order from the bottom. As is apparent from the above description, the effect of the strain reduction in the semiconductor element layer 51 is obtained regardless of the presence or absence of the heat radiation layer 13 due to the large Young's modulus of the strain reduction layer 53. As in the case of the layer structure described above, it has the effect of reducing the distortion of the semiconductor element layer 51 and has good heat dissipation characteristics.
[0023]
The layer configuration of the third embodiment of the present invention is a configuration in which the vertical relationship between the adhesive layer 52 and the strain reduction layer 53 is reversed in the layer configuration of the first embodiment. That is, the mother substrate 54, the adhesive layer 52, the strain reduction layer 53, and the semiconductor element layer 51 are arranged in this order from the bottom. As is clear from the above description, since the influence of the adhesive layer 52 is small, it has the effect of reducing the distortion of the semiconductor element layer 51 and has good heat radiation characteristics as in the layer configuration of the first embodiment. It is.
[0024]
The layer configuration of the fourth embodiment of the present invention is different from the layer configuration of the second embodiment in a range in which the positional relationship between the heat radiation layer 13 and the strain reduction layer 53 is kept the same, that is, the layer configuration is higher than that of the heat radiation layer 13. This is a structure in which the order of the three layers of the adhesive layer 52, the heat dissipation layer 13, and the strain reduction layer 53 is changed in a range where the strain reduction layer 53 is provided on the side closer to the semiconductor element layer 51. That is, the motherboard 54, the heat dissipation layer 13, the adhesive layer 52, the strain reducing layer 53, and the semiconductor element layer 51 shown in FIG. 5A, and the motherboard 54, the adhesive layer shown in FIG. 52, a heat dissipation layer 13, a strain reduction layer 53, and a semiconductor element layer 51. As is apparent from the above description, as long as the strain reducing layer 53 directly contacts the semiconductor element layer 51 or contacts only through the adhesive layer 52, the same as in the layer configuration of the second embodiment, This has the effect of reducing the distortion of the element layer 51 and has good heat dissipation characteristics.
[0025]
As described above, by using the semiconductor integrated structure according to the present invention, when a semiconductor element is integrated on the mother substrate 54 using the high-temperature curing type adhesive layer 52, distortion to the semiconductor element due to high-temperature bonding is caused. The introduction can be reduced and a necessary and sufficient heat radiation function can be obtained. Further, it is also possible to reduce distortion that may be introduced by a heat cycle (at the time of temperature rise and temperature fall) by the operation of the heating element.
[0026]
【Example】
An example in which a surface emitting laser is used as a structure of a bonding portion when integrated on a silicon CMOS circuit substrate will be described in detail. The semiconductor element in this example is a surface emitting laser (heating element) using a gallium arsenide / aluminum gallium arsenide-based material, and a pin photodiode of the same material is also integrated.
[0027]
7 to 13 show the process steps. FIG. 7 shows a cross-sectional structure of the laser mounting area 12, the CMOS circuit area 18, the photodiode mounting area 19, and the alignment marker area 20 in the silicon CMOS circuit board 15. An alignment marker 28 is provided in the alignment marker area 20. FIG. 6 shown earlier is an enlarged view of the laser mounting area 12 in FIG. In the vicinity of the laser mounting area 12 and the photodiode mounting area 19, two contact electrodes 11 for electrically connecting the CMOS circuit and the semiconductor element are provided two each. The element mounting areas (12 and 19) have a square shape with a side of 50 to 100 micrometers, and have an interlayer insulating film 4, a surface passivation film (P-SiN film) 1, a PSG film 2, a P-SiO film 5, and a BPSG film. 7 and a layer having poor thermal conductivity such as a field oxide film 9 are not deposited, and a gate oxide film 10, a Poly-Si layer 8, an aluminum first wiring layer (AL-1) 6, and an aluminum second wiring layer (AL) are formed. -2) It was composed of 4 layers of 3. On the other hand, the region between the element mounting region and the contact electrode includes a field oxide film 9, a Poly-Si layer 8, a BPSG film 7, an aluminum first wiring layer (AL-1) 6, a P-SiO film 5, an interlayer insulating film. It is composed of all layers of the film 4, the aluminum second wiring layer (AL-2) 3, the PSG film 2, and the surface passivation (P-SiO) film 1, and has the largest thickness in the CMOS circuit board. . As a result, the device mounting area was a concave portion having a depth of about 3.3 μm. However, in bonding the semiconductor device onto the concave portion, only the laser mounting region 12 was formed as follows. The semiconductor integrated structure of the present invention was applied to the present invention. That is, first, in order to prevent the aluminum of the second wiring layer 3 and the material (for example, gold) of the heat radiation layer 13 from alloying at the time of high-temperature heat treatment and to provide insulation, the SiN having a thickness of 0.3 μm is used. After the film 14 is deposited on the entire surface of the substrate by the plasma CVD method, the heat dissipation layer 13 (gold of 3.0 μm thickness) and the strain are formed in the concave portion of the laser mounting portion by using the electron beam evaporation and the lift-off method. A reduction layer 53 (0.5 micrometer thick chromium) was sequentially deposited. By making the sum of the thicknesses of the heat dissipation layer 13 and the strain reducing layer 53 3.5 μm and having a structure 0.2 μm thicker than the depth of the concave portion, the semiconductor element layer 51 described below In the bonding process, the layer thickness of the bonding layer polyimide 52 can be suppressed as small as possible. Note that the heat dissipation layer 13 and the strain reduction layer 53 are not formed in the photodiode mounting area.
[0028]
Next, as shown in FIG. 8, the CMOS circuit board is flattened with a flattening polyimide 22. The flattening step includes an embedding step of the flattening polyimide 22, a thermosetting step, a polishing step, and an etch-back step (an exposure step of the strain reducing layer 53) by reactive ion etching (RIE) of oxygen gas.
[0029]
After this flattening step, as shown in FIG. 9, the CMOS circuit substrate and the epitaxial substrate to be the semiconductor element layer 51 are placed on the CMOS circuit side and the epitaxial layer side using an adhesive layer polyimide 52 so as to face each other. And temporarily adhere. Both substrates are 2 inches in size. The above epitaxial substrate has a cross-sectional structure shown in FIG. Here, the epitaxial substrate has a gallium arsenide substrate 24 and an epitaxial layer 23, and the epitaxial layer 23 includes a layer for a laser and a layer for a photodiode formed in a later step, and has an n-Al _0.6 Ga _0.4 As layer 102, n-InGaP layer 103, n-GaAs laser contact layer 104, n-distributed reflection (DBR) layer 105, GaAs / AlGaAs active layer 106, p-DBR layer 107, p-GaAs laser contact layer 108 , P-InGaP layer 109, p-GaAs photodiode contact layer 110, i-GaAs light absorbing layer 111, n-Al _0.3 Ga _0.7 It is composed of an As layer 112 and a contact layer 113 for an n-GaAs photodiode.
[0030]
The temporary bonding was performed under vacuum at 190 ° C. while applying atmospheric pressure. By this pressing, the two substrates could be bonded to each other without a gap, and the thickness of the adhesive layer polyimide 52 on the strain reducing layer 53 could be reduced to about 0.1 μm or less.
[0031]
After the temporary bonding, the GaAs substrate 24 is entirely removed leaving only the epitaxial layer. In this step, n-Al _0.6 Ga _0.4 Using the As layer 102 and the n-InGaP layer 103 as etching stopper layers, the n-GaAs laser contact layer 104 was exposed on the surface. Therefore, the epitaxial layer at this stage is composed of the n-GaAs laser contact layer 104 to the n-GaAs photodiode contact layer 113, and is hereinafter referred to as the epitaxial layer 30 in distinction from the epitaxial layer before etching. Next, the epitaxial layer 30 is divided and etched to a chip size of 1 mm to 5 mm, and as shown in FIG. 10, the alignment marker 28 previously formed on the CMOS circuit board is made visible with visible light. In the process of dividing into chip sizes, the position of the photomask is adjusted by irradiating near-infrared illumination from the back surface of the CMOS substrate, so that the alignment accuracy is several micrometers. In the dividing process, the accuracy is sufficient. At this stage, the adhesive layer polyimide 52 is completely cured by heating to 350 ° C. Note that the subsequent photolithography is performed by using the positioning marker 28 and the stepper, so that the positioning accuracy is 0.3 μm or less.
[0032]
Next, as shown in FIG. 11, the process of forming electrodes of the surface emitting laser and the mesa etching are performed. The mesa had a three-stage structure. The etching for forming the upper mesa 31 and the middle mesa 32 was performed using chlorine-based electron cyclotron resonance (ECR) -RIE dry etching to expose the p-GaAs laser contact layer 108. The etching for forming the lower mesa 33 was performed by wet etching using the p-InGaP layer 109 as an etching stop layer, and the contact layer 110 for the p-GaAs photodiode was exposed on the surface. Therefore, the upper mesa 31 is composed of the n-GaAs laser contact layer 104, the n-distributed reflection (DBR) layer 105, and the GaAs / AlGaAs active layer 106, the middle mesa 32 is composed of the p-DBR layer 107, and The lower mesa 33 includes a p-GaAs laser contact layer 108 and a p-InGaP layer 109. The remaining layers shown as the epitaxial layer 34 are layers for forming a photodiode, and include a p-GaAs photodiode contact layer 110, an i-GaAs light absorption layer 111, and an n-Al _0.3 Ga _0.7 It is composed of an As layer 112 and a contact layer 113 for an n-GaAs photodiode.
[0033]
Next, as shown in FIG. 12, a process of forming an electrode of a photodiode and etching a mesa is performed. The mesa had a two-stage structure. That is, the p-GaAs photodiode contact layer 110, the i-GaAs light absorbing layer 111, and the n-Al _0.3 Ga _0.7 The upper mesa 35 includes the As layer 112 and the lower mesa 36 includes the n-GaAs photodiode contact layer 113. The etching for forming the upper mesa 35 is performed by n-Al _0.3 Ga _0.7 Wet etching was performed using the As layer 112 as an etching stop layer to expose the n-GaAs photodiode contact layer 113 on the surface. The etching for forming the lower mesa 36 is wet etching of the contact layer 113 for the n-GaAs photodiode. By this etching, the epitaxial layer 23 in all regions except the mesa of the laser and the mesa of the photodiode is completely removed. Separation was possible.
[0034]
Next, as shown in FIG. 13, the flattening polyimide 22 and the adhesive layer polyimide 52 are removed in the region excluding the laser mesa and the photodiode mesa, the SiN film 14 in the contact electrode portion is removed, and the step wiring is further removed. After the polyimide for embedding was buried in the periphery of the mesa to make the slope of the step gentle, wiring of the semiconductor element and the CMOS circuit was performed by gold plating 25. Finally, it was mounted on a heat sink (copper) 27.
[0035]
By the above process, a GaAs surface emitting laser and a photodiode can be integrated on a 2-inch CMOS circuit board at a high density. By employing the semiconductor integrated structure according to the present invention, it is possible to reduce the introduction of distortion into the surface emitting laser as compared with the case of employing the conventional structure of FIG. The initial characteristics of the laser were improved from a threshold current of 10 mA to 4 mA, and the lifetime until the laser stopped oscillating at all at a room temperature CW of 15 mA was improved from several minutes to 100 hours or more. The heat radiation characteristics were comparable to those of the conventional structure, and a thermal resistance of about 1500 k / W was obtained.
[0036]
In this embodiment, gold is used for the heat radiation layer 13 and chromium is used for the strain reduction layer 53. However, in consideration of the bonding temperature, the material of the mother substrate 54, and the material of the semiconductor element layer 51, the materials of the heat radiation layer 13 and the strain reduction layer 53 having an appropriate thermal expansion coefficient, Young's modulus, and thermal conductivity can be selected. For example, as a material of the strain reduction layer 53, molybdenum, tungsten, or a chromium-molybdenum alloy is also effective.
[0037]
In this embodiment, the case where the strain reduction layer 53 is made of only one kind of material has been described. However, it is possible to make the strain reduction layer 53 have a multilayer structure and make the thermal expansion coefficient closer to that of the semiconductor element layer 51. In that case, it is effective to use a multilayer structure made of a material having a larger thermal expansion coefficient than the semiconductor element layer 51 and a material having a smaller thermal expansion coefficient. For example, as shown in FIG. 15, the thermal expansion coefficient is 8.4 × 10 ^-6 / K chrome and thermal expansion coefficient 4.8 × 10 ^-6 / K of molybdenum, the coefficient of thermal expansion of the multilayer structure is reduced to that of gallium arsenide (6.4 × 10 ^-6 / K). Suitable materials for the multi-layer structure can be any combination of suitable materials, including chromium, molybdenum, and tungsten.
[0038]
In this embodiment, although a semiconductor material of aluminum gallium arsenide is used as a material of the surface emitting laser, it can be applied to integration of a surface emitting laser using indium gallium arsenide or indium gallium arsenide phosphorus or other semiconductor materials. . Further, the semiconductor element is not limited to a surface emitting laser and a pin photodiode, and other elements known in the art (for example, a DFB laser, a GRIN-SCH laser, an MQW laser, etc.) can be used. is there. Further, the semiconductor integrated structure of the present invention is effective in that a non-heat-generating element such as a photodiode is integrated because the effect of reducing distortion is obtained.
[0039]
In this embodiment, a silicon CMOS circuit board is used as the mother board 54. However, the silicon CMOS circuit board is known in the art such as a silicon bipolar circuit board, a compound semiconductor integrated circuit board, other semiconductor integrated circuit boards, and a ceramic wiring board. It can be applied to general mother substrates.
[0040]
【The invention's effect】
As described above, the semiconductor integrated structure according to the present invention is introduced into an element by bonding at a high temperature when a semiconductor element is integrated on a mother substrate such as a semiconductor integrated circuit substrate by a method using a high-temperature curing type adhesive layer. This has the effect of reducing the applied distortion and maintaining good heat dissipation of the element.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a structure (conventional structure) of a laser mounting portion on a CMOS circuit board side when a surface emitting laser is bonded and integrated.
FIG. 2 is a schematic cross-sectional view of the semiconductor integrated structure according to the first embodiment.
FIG. 3 is a schematic sectional view of a semiconductor integrated structure according to a third embodiment;
FIG. 4 is a schematic sectional view of a semiconductor integrated structure according to a second embodiment;
5A and 5B are schematic cross-sectional views of a semiconductor integrated structure according to a fourth embodiment, and FIG. 5A is a schematic cross-sectional view when a heat radiation layer 13 is provided between a mother substrate and an adhesive layer. (b) is a schematic cross-sectional view when the heat radiation layer 13 is provided between the adhesive layer and the strain reduction layer 53.
FIG. 6 is a cross-sectional view of the structure of the laser mounting portion on the CMOS circuit board side (the structure of the embodiment, enlarged in FIG. 7) when the surface emitting laser is bonded and integrated;
FIG. 7 is a cross-sectional view showing a silicon CMOS circuit substrate in a process step (embodiment) of bonding and integrating a surface emitting laser and a pin photodiode.
FIG. 8 is a sectional view showing a silicon CMOS substrate planarized by using planarized polyimide.
FIG. 9 is a cross-sectional view showing a structure in which an epitaxial substrate for forming an element and a silicon CMOS substrate are bonded.
FIG. 10 is a cross-sectional view showing a silicon CMOS substrate on which an epitaxial layer in which an alignment marker is visible with visible light is stacked.
FIG. 11 is a cross-sectional view showing a silicon CMOS substrate on which electrode formation of a surface emitting laser and mesa etching have been performed.
FIG. 12 is a cross-sectional view showing a silicon CMOS substrate on which electrode formation of a photodiode and mesa etching have been performed.
FIG. 13 is a sectional view showing a CMOS device in which a surface emitting laser and a photodiode are integrated at a high density.
FIG. 14 is a cross-sectional view showing a layer configuration (Example) of a GaAs epitaxial substrate.
FIG. 15 is a cross-sectional view of an example in which the strain reduction layer has a multilayer structure.
[Explanation of symbols]
1 Plasma silicon nitride (P-SiN) film
2 PSG film
3 Aluminum second wiring layer (AL-2)
4 Interlayer insulation film
5 Plasma silicon oxide (P-SiO) film
6 Aluminum first wiring layer (AL-1)
7 BPSG film
8 Poly-Si
9 Field oxide film
10 Gate oxide film
11 Contact electrode
12 Laser mounting area
13 Heat dissipation layer
14 SiN film
15. Silicon CMOS circuit board
18 CMOS circuit area
19 Photodiode mounting area
20 Positioning marker area
22 Flattened polyimide
23 Epitaxial layer
24 GaAs substrate
25 Gold plating
26 Polyimide for step wiring
27 Heat sink (copper)
28 Positioning marker
30 Epitaxial layer
31 Laser upper mesa
32 laser middle stage mesa
33 Laser Lower Mesa
34 Epitaxial layer
35 Photodiode Upper Mesa
36 photodiode lower mesa
51 Semiconductor element layer
52 adhesive layer
53 Strain reduction layer
54 Mother board
102 n-Al _0.6 Ga _0.4 As layer
103 n-InGaP layer
104 n-GaAs laser contact layer
105 n-distributed reflection (DBR) layer
106 GaAs / AlGaAs active layer
107 p-distributed reflection (DBR) layer
108 Contact layer for p-GaAs laser
109 p-InGaP layer
110 Contact layer for p-GaAs photodiode
111 i-GaAs light absorbing layer
112 n-Al _0.3 Ga _0.7 As layer
113 Contact layer for n-GaAs photodiode
201 Molybdenum
204 chrome

Claims

半導体集積回路基板、歪み低減層、接着層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体。 A structure in which a semiconductor integrated circuit substrate , a strain reduction layer, an adhesive layer, and a semiconductor element layer made of a compound semiconductor material are integrated in this order, wherein the strain reduction layer is 0.6 times or more 1 of the semiconductor element layer. Having a thermal expansion coefficient of not more than 0.5 times and a Young's modulus of not less than 2.5 times that of the semiconductor integrated circuit substrate , and the adhesive layer having a high temperature curing property, A semiconductor integrated structure having a function of mechanically bonding.

前記半導体集積回路基板と前記歪み低減層の間に、熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする請求項１に記載の半導体集積構造体。A heat radiation layer made of a material having a thermal conductivity of 200 W / m / K or more between the semiconductor integrated circuit substrate and the strain reducing layer, wherein the heat radiation layer is 0.5 times or more of the semiconductor integrated circuit substrate ; 2. The semiconductor integrated structure according to claim 1, having a Young's modulus of 5 times or less.

半導体集積回路基板、接着層、歪み低減層、および化合物半導体材料からなる半導体素子層をこの順序に集積した構造体であって、前記歪み低減層が、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数、および前記半導体集積回路基板の２．５倍以上のヤング率を有し、および前記接着層が高温硬化の性質を有して、前記接着層の上下の層を機械的に接着する機能を持つことを特徴とする半導体集積構造体。 A structure in which a semiconductor integrated circuit substrate , an adhesive layer, a strain reduction layer, and a semiconductor element layer made of a compound semiconductor material are integrated in this order, wherein the strain reduction layer is at least 0.6 times as large as the semiconductor element layer. Having a thermal expansion coefficient of not more than 0.5 times and a Young's modulus of not less than 2.5 times that of the semiconductor integrated circuit substrate , and the adhesive layer having a high temperature curing property, A semiconductor integrated structure having a function of mechanically bonding.

前記半導体集積回路基板と前記接着層の間、あるいは、前記接着層と前記歪み低減層の間に熱伝導率が２００Ｗ／ｍ／Ｋ以上の材料から成る放熱層を有し、前記放熱層が半導体集積回路基板の０．５倍以上１．５倍以下のヤング率を有することを特徴とする請求項３に記載の半導体集積構造体。A heat radiation layer made of a material having a thermal conductivity of 200 W / m / K or more between the semiconductor integrated circuit substrate and the adhesive layer, or between the adhesive layer and the strain reduction layer, wherein the heat radiation layer is a semiconductor; 4. The semiconductor integrated structure according to claim 3, having a Young's modulus of 0.5 times or more and 1.5 times or less of the integrated circuit substrate .

前記歪み低減層が、前記半導体素子層の熱膨張係数より大きな熱膨張係数を持つ材料および小さな熱膨張係数を持つ材料から成る多層構造、あるいは合金であって、前記半導体素子層の０．６倍以上１．５倍以下の熱膨張係数を持つことを特徴とする請求項１から４のいずれか１つに記載の半導体集積構造体。The strain reduction layer is a multilayer structure or an alloy composed of a material having a larger coefficient of thermal expansion than the coefficient of thermal expansion of the semiconductor element layer and a material having a smaller coefficient of thermal expansion, and is 0.6 times as large as the semiconductor element layer. The semiconductor integrated structure according to any one of claims 1 to 4, wherein the semiconductor integrated structure has a thermal expansion coefficient of 1.5 to 1.5 times.

前記半導体集積回路基板から、半導体素子を搭載する領域に限定して、熱伝導率４０Ｗ／ｍ／Ｋ以下の材料から成る構成要素を除去されて生じた凹形部の中に、前記歪み低減層および前記放熱層が選択的に堆積、あるいは、接着されることを特徴とする請求項１から５のいずれかに記載の半導体集積構造体。The strain reduction layer is formed in a concave portion formed by removing a component made of a material having a thermal conductivity of 40 W / m / K or less from the semiconductor integrated circuit substrate to a region where a semiconductor element is mounted. 6. The semiconductor integrated structure according to claim 1 , wherein said heat radiation layer is selectively deposited or adhered.

前記半導体素子層として化合物半導体を材料とする垂直共振器型面発光レーザを用いたことを特徴とする請求項１から６のいずれか１つに記載の半導体集積構造体。The semiconductor integrated structure according to any one of claims 1 to 6 , wherein a vertical cavity surface emitting laser made of a compound semiconductor is used as the semiconductor element layer.

前記半導体集積回路基板としてシリコン集積回路基板を用い、前記面発光レーザの材料としてガリウムヒ素／アルミニウムガリウムヒ素系の半導体材料を用い、前記歪み低減層として、クロム、モリブデン、およびタングステンからなる群から選択される金属材料、それらの多層構造、またはそれらの合金を用いたことを特徴とする請求項７に記載の半導体集積構造体。A silicon integrated circuit substrate is used as the semiconductor integrated circuit substrate , a gallium arsenide / aluminum gallium arsenide-based semiconductor material is used as the material of the surface emitting laser, and the strain reduction layer is selected from the group consisting of chromium, molybdenum, and tungsten. 8. The semiconductor integrated structure according to claim 7 , wherein a metal material, a multilayer structure thereof, or an alloy thereof is used.