JP3579277B2

JP3579277B2 - Clock synchronization delay control circuit

Info

Publication number: JP3579277B2
Application number: JP37412798A
Authority: JP
Inventors: 昌弘鴨志田; 春希戸田; 光司加藤; 成夫大島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2004-10-20
Anticipated expiration: 2018-12-28
Also published as: JP2000194441A

Description

【０００１】
【発明の属する技術分野】
本発明は、シンクロナスＤＲＡＭ等のクロック同期型メモリ等のように高速クロックを用いて同期制御するものに好適なクロック同期遅延制御回路に関する。
【０００２】
【従来の技術】
近年、コンピュータシステムにおいては、処理の高速化の要求からシンクロナスＤＲＡＭ等のクロック同期型メモリを採用することがある。このようなクロック同期型のメモリは、メモリを制御するクロックに同期したクロックをメモリ内部でも使用する。メモリ内部で使用するクロック（以下、内部クロックという）とメモリを制御するクロック等の外部クロックとの間に遅延が生じると、特に動作速度が高速である場合には遅延量がわずかであっても、回路の誤動作が発生しやすくなってしまう。そこで、内部クロックを外部クロックに同期させるためのクロック同期遅延制御回路が設けられる。
【０００３】
図２２は従来のクロック同期遅延制御回路を示すブロック図である。図２２の回路はクロック同期遅延制御回路として特願平８−１００９７６号明細書で提案されたＳＴＢＤ（ＳｙｎｃｈｒｏｎｏｕｓＴｒａｃｅｄＢａｃｋｗａｒｄｓＤｅｌａｙ）を採用したものである。以後の説明では、ＳＴＢＤの動作を分かりやすくするため、Ｎ段目の前進パルス用単位遅延素子の出力はＮ段目の状態保持部の入力端に与え、Ｎ段目の状態保持部の出力を（Ｎ−１）段目の後退パルス用単位遅延素子の入力端に与えた状態を例に説明する。また、図２３はクロック同期遅延制御回路の動作原理を説明するための波形図である。
【０００４】
図２２と図２３をもとにクロック同期遅延制御回路の動作原理を説明する。図２３（ａ）に示す周期τの外部クロックＥｘｔＣＬＫがレシーバ１１に入力される。外部クロックＥｘｔＣＬＫはレシーバ１１により波形整形されると共に幅増され、クロックＣＬＫとして出力される。外部クロックＥｘｔＣＬＫに対してクロックＣＬＫはレシーバ１１の遅延時間Ｔｒｃだけ遅延している（図２３（ｂ））。レシーバ１１の出力ＣＬＫは制御パルス生成回路１３、ディレイモニタ１２及び後退パルス用遅延線１８に供給される。
【０００５】
制御パルス生成回路１３は、クロックＣＬＫをパルス化して、クロックＣＬＫに同期して立ち上がり、周期τでパルス幅がＷｐの制御パルスＰを生成する（図２３（ｃ））。制御パルスＰのパルス幅Ｗｐは、ドライバ１９の遅延時間をＴｄｒとして、Ｗｐ＜Ｔｒｃ＋Ｔｄｒに設定する。ディレイモニタ１２はレシーバ１１の遅延時間Ｔｒｃとドライバ１９の遅延時間Ｔｄｒとの和に等しい遅延時間（Ｔｒｃ＋Ｔｄｒ）で動作し、レシーバ１１の出力を遅延させて前進パルスＦＣＬとして前進パルス用遅延線１５に出力する（図２３（ｄ））。
【０００６】
前進パルス用遅延線１５は前進パルス用単位遅延素子１４を縦続接続して構成する。各前進パルス用単位遅延素子１４は、制御パルスＰがローレベル（以下、“Ｌ”という）のとき前段からの前進パルスＦＣＬを後段に伝播し、制御パルスＰがハイレベル（以下、“Ｈ”という）のとき“Ｌ”を出力して前進パルスＦＣＬの伝播を止め、遅延線を初期化する。前進パルスＦＣＬは伝播開始から制御パルスＰが“Ｈ”になるまでの期間｛τ−（Ｔｒｃ＋Ｔｄｒ）｝だけ前進パルス用遅延線１５を伝播する（図２３（ｄ））。
【０００７】
状態保持部１６は前進パルスの伝播状態を記憶し、その情報をもとに後退パルス用遅延線１８を伝播するパルス（後退パルスＲＣＬ）の伝播時間が前進パルスの伝播時間と同一になるように後退パルス用遅延線１８を制御する。状態保持部１６はセット状態とリセット状態の２種類の状態をとり、その状態に応じた制御信号を後退パルス用単位遅延素子１７に出力する。図２２ではＳはセット状態を表し、Ｒはリセット状態を表す。
【０００８】
セット状態の状態保持部１６に制御される後退パルス用単位遅延素子１７は後段の後退パルス用単位遅延素子１７の出力と同様の論理値を前段に出力する。リセット状態の状態保持部１６に制御される後退パルス用単位遅延素子１７はレシーバ１１の出力信号を前段に出力する。初期状態の状態保持部１６は全段リセット状態をとり、制御パルスＰが“Ｌ”のとき接続されている前進パルス用単位遅延素子１４に前進パルスが伝播しないとそのままリセット状態を保ち、制御パルスＰが“Ｌ”のとき前進パルスが伝播した段に対応する段まではセット状態になる。また、制御パルスＰが“Ｈ”のとき接続されている後退パルス用単位遅延素子１７に後退パルスＲＣＬが伝播するとリセット状態になる。
【０００９】
即ち、前進パルスＦＣＬが伝播することにより、伝播した段までの状態保持部１６がセット状態に変化し、後退パルス用単位遅延素子１７の対応する段までが後退パルスＲＣＬを伝播可能となる。制御パルスＰが“Ｈ”になったときはクロックＣＬＫが“Ｈ”になっているので（図２３（ｂ），（ｃ））、リセット状態の（Ｎ＋１）段以降の状態保持部１６に制御されたＮ段目以降の後退パルス用単位遅延素子１７に“Ｈ”が入力される。前進パルスが伝播した段数をＮ段とすると、１〜Ｎ段目の状態保持部１６がセット状態なので、Ｎ段目の後退パルス用単位遅延素子１７から遅延線１８に入力した信号が、（Ｎ−１）〜１段目の後退パルス用単位遅延素子１７を後退パルスＲＣＬとして前段側に伝播する。
【００１０】
従って、後退パルスＲＣＬが伝播する単位遅延素子の段数は前進パルスＦＣＬが伝播した単位遅延素子の段数に等しくなる。前進パルス用単位遅延素子１４と後退パルス用単位遅延素子１７の遅延時間が等しくなるように設計すると、後退パルス用遅延線１８に入力されたクロックＣＬＫは前進パルスＦＣＬが遅延線を伝播したのと同じ期間｛τ−（Ｔｒｃ＋Ｔｄｒ）｝だけ、後退パルス用遅延線１８を伝播して出力される（図２３（ｅ））。
【００１１】
後退パルス用遅延線１８の出力信号（後退パルスＲＣＬ）はドライバ１９に供給されて、Ｔｄｒだけ遅延して内部クロックＩｎｔＣＬＫとして出力される（図２３（ｆ））。外部クロックＥｘｔＣＬＫが入力してから内部クロックＩｎｔＣＬＫが生成されるまでの遅延時間をΔｔｏｔａｌとすると、下記（１）式が成立する。
【００１２】
Δｔｏｔａｌ＝Ｔｒｃ＋（Ｔｒｃ＋Ｔｄｒ）＋２｛τ− （Ｔｒｃ＋Ｔｄｒ）｝＋Ｔｄｒ＝２τ…（１）
（１）式から、外部クロックに対する内部クロックの遅延は２τになり、結果として外部クロックと内部クロックとが同期することが分かる。
【００１３】
また、外部クロックの周期はジッタなどの影響で変動することがある。このため図２４に示すようにジッタの影響で周期がτよりδだけ短くなることがある。この場合でも同期を確立するためには、前進パルスが停止した段から後退パルスが生成される必要があり、図２４に示すように次の前進パルスの伝播が始まる前に最低でも、破線で囲んだ段、即ち前進パルスの伝播が停止する段の状態保持部のδ／Δｄｕ段前をリセット状態にする処理が必要である（Δｄｕは単位遅延素子の遅延時間を表す）。
【００１４】
このような機能がない場合には、前進パルスが１回｛τ−（Ｔｒｃ＋Ｔｄｒ）｝だけ伝播した後、次に前進パルスが伝播する期間がδだけ短くなっても、セット状態になっている状態保持部１６の段数が変化しない。そうすると、次に前進パルスが（τ−δ）−（Ｔｒｃ＋Ｔｄｒ）だけ伝播しても後退パルスは｛τ−（Ｔｒｃ＋Ｔｄｒ）｝だけ伝播するので、外部クロックと内部クロックとの同期が取れなってしまう。
【００１５】
また、図２２に示すＳＴＢＤは制御パルスＰが“Ｈ”のとき後退パルスが伝播している単位遅延素子１７に接続される状態保持部１６をリセット状態にするが、この方法ではデューティ５０％以上の外部クロックが入力すると後退パルスの伝播が止り不要な遅延が生じるため同期を確立することができなくなる。そこで、本件出願人は先に出願した特願平１０−６９０５９号明細書においてこの問題を解決する提案を行っている。
【００１６】
この提案では、図２５に示すように、５０％以上の外部クロックが入力された場合に対応するための状態保持部制御回路１１０を付加している。即ち、状態保持部制御回路１１０は後退パルス用遅延線１８からの出力信号ＲＣＬと制御パルスＰの反転信号／Ｐをモニタして状態保持部１６をリセット状態にするタイミングを制御することで後退パルスの伝播に不要な遅延が生じないようにしている。
【００１７】
しかしながら、図２２及び図２５に示す回路では前進パルス、後退パルスが***し、外部クロックと内部クロックの同期確立ができなくなるという問題があった。
【００１８】
図２６は前進パルスが***する問題を説明するための波形図である。図２６は前進パルスが***するときの動作波形を示している。図２６（ａ）に示す外部クロックＥｘｔＣＬＫがレシーバ１１に入力され、図２６（ｂ）に示すクロックＣＬＫがレシーバ１１から出力される。クロックＣＬＫの立ち上がりに同期して図２６（ｃ）に示す制御パルスＰが制御パルス生成回路１３によって生成される。
【００１９】
クロックＣＬＫの周期τに対しディレイモニタの遅延時間（Ｔｒｃ＋Ｔｄｒ）が大きいとき、図２６（ｃ），（ｄ）に示すように、前進パルス用遅延線１５の入力信号ＦＣＬが“Ｈ”になっている期間に制御パルスＰが“Ｈ”になる場合がある。これはディレイモニタ１２の出力信号ＦＣＬの“Ｈ”のパルスが前進パルス用遅延線１５に入力している途中で前進パルス用遅延線１５の初期化が行われることを意味する。制御パルスＰが“Ｈ”の間、前進パルス用遅延線１５の初期化を行うため全ての前進パルス用単位遅延素子１４は“Ｌ”を出力する。このため１段目の前進パルス用単位遅延素子１４の出力信号ＦＣＬは、図２６（ｅ）に示すように、２つのパルスに***してしまう。***したパルスＦ１，Ｆ２はそのまま遅延線を伝播する。
【００２０】
本来のＦ１のパルスの伝播が止まった段から後退パルスの伝播が始まってほしいが、Ｆ２のパルスの伝播が止まった段から後退パルスの伝播が始まってしまう。このため、図２６（ｇ）に示すように、外部クロックＥｘｔＣＬＫに対する内部クロックＩｎｔＣＬＫの遅延は２τにならず、同期がとれない。
【００２１】
図２２の従来例では、図２７（ａ），（ｂ）に示すように、前進パルスＦＣＬの立ち下がりと制御パルスＰの立ち下がりが重なり、図２７（ｃ）のように不要なパルスＦ２が生成されない範囲のτで外部クロックの周期τの最小値が決まっていた。即ち、前進パルスの***問題がＳＴＢＤの動作周波数帯域の上限を制限する要因になっていた。
【００２２】
次に、後退パルスが***することで生じる問題点について説明する。この問題は、上述した特願平１０−６９０５９号明細書において提案した状態保持部制御回路１１０を用いたときに生じる。状態保持部制御回路１１０は制御パルスＰが出力されているときに後退パルス用遅延線１８から後退パルスが出力されると、後退パルス用遅延線１８の出力が終わってから制御パルスＰに代わる制御パルスＢＰＭを状態保持部１６に入力する。
【００２３】
状態保持部１６はこの制御パルスＢＰＭによって状態が変化する。即ち、状態保持部１６をリセットするタイミングが後退パルス用遅延線１８の出力によって変わることから後退パルスの***問題が生じている。
【００２４】
状態保持部１６から出力され後退パルス用単位遅延素子１７に入力される制御信号をＱとする。状態保持部１６がセット状態のときＱ＝“Ｈ”になり、リセット状態の時Ｑ＝“Ｌ”になる。また、説明を簡単にするためｎ段目の後退パルス遅延線の出力を（ｎ＋１）段目の状態保持部に供給した状態を例に説明する。状態保持部１６はＢＰＭのパルスが出力されているときに、状態保持部１６に接続された後退パルス用単位遅延素子１７に後退パルスが伝播しているとリセット状態になる。
【００２５】
次に、図２８を参照して不要なパルスのたち下がりが形成される過程について説明する。
【００２６】
図２８の時刻ｔ０からｔ２までの期間は、状態保持部１６をリセットする制御パルスＢＰＭが出力されているときに（ＢＰＭ＝“Ｌ”）、後退パルスが（ｎ−２）段目、（ｎ−１）段目とｎ段目の後退パルス用単位遅延素子１７を通過しているので（図２８（ｉ）乃至（ｊ）のＲＣＬｎ−２、ＲＣＬｎ−１、ＲＣＬｎ＝“Ｈ”）、（ｎ−２）段目、（ｎ−１）段目とｎ段目の後退パルス用単位遅延素子１７に接続されている（ｎ−１）段目、ｎ段目と（ｎ＋１）段目の状態保持部１６がリセット状態（図２８（ｆ）乃至（ｈ）のＱｎ＋１，Ｑｎ，Ｑｎ−１＝“Ｌ”）になる。
【００２７】
このため、ｔ０からｔ１までの間は、（ｎ＋１）段目、ｎ段目、（ｎ−１）段目の状態保持部１６が制御するｎ段目、（ｎ−１）段目、（ｎ−２）段目の後退パルス用単位遅延素子１７にはレシーバ１１の出力信号クロックＣＬＫが入力され、その論理値がそのまま出力信号ＲＣＬｎ−２、ＲＣＬｎ−１、ＲＣＬｎとして出力される。
【００２８】
時刻ｔ２で制御パルスＢＰＭが“Ｈ”になったときに（ｎ−１）段目、ｎ段目の前進パルス用単位遅延素子１４には前進パルスＦＣＬがすでに伝播している（図２８（ｃ），（ｄ）のＦＣＬｎ−１、ＦＣＬｎ＝“Ｈ”）。前進パルス用単位遅延素子１４の出力ＦＣＬｎ−１、ＦＣＬｎが制御パルスＢＰＭより先に“Ｈ”になっているので、時刻ｔ２で制御パルスＢＰＭが立ち上がったときに、（ｎ−１）段目、ｎ段目の状態保持部１６がセット状態（図２８（ｆ），（ｇ）のＱｎ−１、Ｑｎ＝“Ｈ”）になる。
【００２９】
（ｎ＋１）段目の前進パルス用単位遅延素子１４には制御パルスＢＰＭが“Ｈ”になってから前進パルスが伝播する（図２８（ｅ）のＦＣＬｎ＋１＝“Ｈ”）。このため、時刻ｔ３で（ｎ＋１）段目の前進パルス用単位遅延素子１４の出力ＦＣＬｎ＋１が“Ｈ”になってから（ｎ＋１）段目の状態保持部がセット状態（図２８（ｆ）のＱｎ＋１＝“Ｈ”）になる。
【００３０】
ｎ段目の後退パルス用単位遅延素子１７を制御する（ｎ＋１）段目の状態保持部１６の出力Ｑｎ＋１はＱｎより遅く立ち上がり、（ｎ＋１）段目の状態保持部１６の方がｎ段目の状態保持部１６より遅くセット状態になる。時刻ｔ１でクロックＣＬＫが“Ｌ”になってから時刻ｔ３までの期間、即ち、（ｎ＋１）段目の状態保持部１６がリセット状態（クロックＣＬＫが後退パルス用単位遅延素子１７に入力される）である期間Δ（ｔ３ −ｔ１）が長いので、時刻ｔ１でクロックＣＬＫが立ち下がったときに、図２８（ｈ）に示すように、ｎ段目の後退パルス用単位遅延素子１７の出力ＲＣＬｎは立ち下がる。
【００３１】
しかし、ｎ段目の状態保持部１６がリセット状態からセット状態に変わる時間ｔ２と後退パルス用単位遅延素子への入力信号クロックＣＬＫが立ち下がる時間ｔ１の間隔Δ（ｔ２ −ｔ１）は短い。この間隔が後退パルス用単位遅延素子１７の遅延時間より短いと、クロックＣＬＫが“Ｌ”になった後リセット状態の期間がすぐに終わり、クロックＣＬＫの“Ｈ”から“Ｌ”への変化が後退パルス用単位遅延素子１７に入力しなくなるので、（ｎ−１）段目の後退パルス用単位遅延素子の出力信号を“Ｌ”にすることができない。
【００３２】
このため、図２８（ｊ）の円で囲った部分に示すように、後退パルス用単位遅延素子１７の出力ＲＣＬｎ−１を“Ｌ”にすることができず、“Ｈ”に戻ってしまう。
【００３３】
（ｎ−１）段目の後退パルス用単位遅延素子１７で、***により不要なパルスが生じた後もｎ段目の前進パルス用単位遅延素子１４の出力ＦＣＬｎは“Ｈ”になっている。即ち、前進パルスがｎ段目より前を伝播しているため、制御パルスＢＰＭが“Ｈ”になる時刻ｔ３以降、前進パルスが伝播しているｎ段より前の段の状態保持部１６もセット状態になっている。状態保持部１６がセット状態になっているので、***したパルスが前段へ伝播する。このため、図２８（ｊ）で丸で囲んだ“Ｈ”の部分がパルスとして前段に伝播していく（図２８（ｉ），（ｊ）のＲＣＬｎ−１、ＲＣＬｎ−２）。
【００３４】
更に、図２９を用いて後退パルスの***について説明する。前進パルスについては図２８と同様の状態であるとする。また、後退パルスは（ｍ−１）段まで伝播しており、時刻ｔ０〜ｔ２までの期間で（ｍ−１）段目からｎ段目までの後退パルス用単位遅延素子を制御する状態保持部がリセットされたとする。
【００３５】
時刻ｔ２で制御パルスＢＰＭが“Ｈ”になった後は、ｎ段目より前の状態保持部はセット状態になっている。このため、図２９（ｃ）の丸で囲んだ後退パルスのたち下がりは、図２９（ｄ）〜（ｅ）に示すように、前の段に伝播してゆく。また、レシーバの出力クロックＣＬＫは全ての後退パルス用単位遅延素子１７に入力されているが、配線による遅延やレシーバ１１と後退パルス用単位遅延素子１７の間に付加する回路の遅延等のために入力する時間にずれが生じる（但し、このずれは同期確立に影響の無い範囲に調整される）。
【００３６】
ｍ段目の後退パルス用単位遅延素子１７に入力されるクロックＣＬＫが（ｍ＋１）段目に入力されるクロックＣＬＫよりも早く入力される場合には、後退パルスＲＣＬｍはＲＣＬｍ＋１より早くたち下がるので時刻ｔ２付近で後退パルスが***する。ここで、***した後退パルスを図２９に示すようにＲ１とＲ２とする。時刻ｔ２以降で後退パルスの伝播が可能になるので、パルスＲ１のたち下がりは（ｍ＋１）段目の後退パルス用単位遅延素子１７に示すようにｔ２に固定され、Ｒ２はそのまま前段に伝播していく。
【００３７】
このため後退パルス用遅延線の出力はＲ１とＲ２に***し、***したまま内部クロックＩｎｔＣＬＫとして出力される。内部クロックが駆動する回路は内部クロックの立ち上がり、立ち下がり又はその両方に同期して動作するので、図２９に示すように、内部クロックに不要なパルスが生じることは内部クロックで駆動される回路の誤動作の原因になる。外部クロックＥｘｔＣＬＫはｔ８で立ち上がり、これに同期して内部クロックＩｎｔクロックＣＬＫが動作する。外部クロックＥｘｔＣＬＫは時刻ｔ８の次は１周期後のｔ８＋τで立ち上がるが、内部クロックＩｎｔＣＬＫが駆動する回路は内部クロックＩｎｔＣＬＫが立ち上がった時刻ｔ９の時点で動作してしまう。このため、内部クロックＩｎｔＣＬＫで駆動される回路の動作は外部クロックＥｘｔＣＬＫに同期しなくなってしまい、同期誤差を生じる。
【００３８】
【発明が解決しようとする課題】
このように、上述した従来のクロック同期遅延制御回路においては、前進パルス及び後退パルスが***してしまうことがあり、同期がとれなくなってしまうという問題点があった。
【００３９】
本発明は、前進パルス及び後退パルスが***することを防止して、確実に同期を確立することができるクロック同期遅延制御回路を提供することを目的とする。
【００４０】
【課題を解決するための手段】
本発明の請求項１に係るクロック同期遅延制御回路は、複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記前進パルスのパルス幅を変更する第１のパルス幅変更手段とを具備し、リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするものであり、
本発明の請求項２に係るクロック同期遅延制御回路は、複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記第１の制御信号のパルス幅を変更する第２のパルス幅変更手段を具備し、リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするものであり、
本発明の請求項３に係るクロック同期遅延制御回路は、複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号から生成される第２の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、前記第１の制御信号と前記後退パルス用遅延素子の出力の状態に基づいて第３の制御信号を生成する状態保持部制御回路と、前記第３の制御信号のパルス幅を前記第１のクロックに基づいて変更して前記第２の制御信号として出力する第３のパルス幅変更手段とを具備し、リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするものであり、
本発明の請求項４に係るクロック同期遅延制御回路は、複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号から生成される第２の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記前進パルスのパルス幅を変更する第１のパルス幅変更手段と、前記第１の制御信号と前記後退パルス用遅延素子の出力の状態に基づいて第３の制御信号を生成する状態保持部制御回路と、前記第３の制御信号のパルス幅を前記第１のクロックに基づいて変更して前記第２の制御信号として出力する第３のパルス幅変更手段とを具備し、リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするものであり、
本発明の請求項５に係るクロック同期遅延制御回路は、複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号から生成される第２の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記第１の制御信号のパルス幅を変更する第２のパルス幅変更手段を具備し、前記第１の制御信号と前記後退パルス用遅延素子の出力の状態に基づいて第３の制御信号を生成する状態保持部制御回路と、前記第３の制御信号のパルス幅を前記第１のクロックに基づいて変更して前記第２の制御信号として出力する第３のパルス幅変更手段とを具備し、リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするものである。
【００４１】
本発明の請求項１においては、第１のクロックは第１の遅延時間だけ遅延して第２のクロックとなり、第２のクロックに基づく前進パルスが前進パルス用遅延線を伝播する。第１のクロックに同期した第１の制御パルスによって、前進パルスの伝播が停止し、第１の制御パルス又は第１の制御パルスを元にして生成される第２の制御パルスによってセット状態が指定された後退パルス用単位遅延素子を後退パルスが伝播して初段から出力される。第１のクロックと初段の前進パルス用単位遅延素子の入力状態とに応じて、又は第１のクロックと後退パルス用遅延線の入力の状態に応じて第１又は第２の制御パルスのパルス幅を変更することにより、いずれの状態においても、前進パルス及び／又は後退パルスは***することなく伝播する。
【００４２】
本発明の請求項２においては、第１のクロックと初段の前進パルス用単位遅延素子の入力状態とに応じて前進パルスのパルス幅を変更する。***する前進パルスは削除され、状態保持部に悪影響を及ぼすことはない。
【００４３】
本発明の請求項３においては、第１のクロックと初段の前進パルス用単位遅延素子の入力状態とに応じて第１の制御パルスのパルス幅を変更する。これにより、前進パルスが***することはなく、状態保持部に悪影響を及ぼすことはない。
【００４４】
本発明の請求項４においては、第１のクロックと後退パルス用遅延線の入力の状態とに応じて第２の制御パルスのパルス幅を変更する。これにより、後退パルスが***することはなく、正常な後退パルスが出力される。
【００４５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明に係るクロック同期遅延制御回路の一実施の形態を示すブロック図である。本実施の形態は前進パルスの***によるＳＴＢＤの動作周波数帯域の低下を防ぐ機能を備えたものの例である。
【００４６】
本実施の形態はディレイモニタ１２と前進パルス用遅延線１５との間に前進パルス***対策回路１を付加した点が図２２に示した従来例回路の構成と異なる。即ち、入力された外部クロックＥｘｔＣＬＫはレシーバ１１に供給される。なお、外部クロックの周期はτであるものとする。レシーバ１１は、外部クロックＥｘｔＣＬＫを波形整形して増幅したクロックＣＬＫを出力する。なお、レシーバ２における遅延量はＴｒｃであるものとする。レシーバ１１からのクロックＣＬＫはディレイモニタ１２、制御パルス生成回路１３及び後退パルス用遅延線１８の各後退パルス用単位遅延素子１７に供給されるようになっている。
【００４７】
動作の説明を簡単にするために、ディレイモニタ１２は、ドライバ１９の遅延時間をＴｄｒとして、遅延時間（Ｔｒｃ＋Ｔｄｒ）で動作するように設定し、前進パルス***対策回路１の遅延は無視できるものとする。なお、実際には、前進パルス***対策回路１の遅延もディレイモニタ１２の遅延に含めて（Ｔｒｃ＋Ｔｄｒ）となるようにする。ディレイモニタ１２は、クロックＣＬＫを時間（Ｔｒｃ＋Ｔｄｒ）だけ遅延させて前進パルスＦＣＬを発生するようになっている。本実施の形態においては、ディレイモニタ１２の出力は後述する前進パルス***対策回路１を介して前進パルスＦＣＬ′ として前進パルス用遅延線１５の初段の前進パルス用単位遅延素子１４に供給されるようになっている。
【００４８】
制御パルス生成回路１３は、クロックＣＬＫの立ち上がりで立ち上がり、パルス幅がＷｐの制御パルスＰ及びその反転信号／Ｐを生成して、前進パルス用単位遅延素子１４に供給する。また、制御パルス生成回路１３は、反転信号／Ｐを状態保持部１６及び前進パルス***対策回路１にも供給するようになっている。なお、Ｗｐは（Ｔｒｃ＋Ｔｄｒ）＞Ｗｐを満足する値に設定する。
【００４９】
前進パルス用遅延線１５は前進パルス用単位遅延素子１４を縦続接続して構成する。各前進パルス用単位遅延素子１４は、制御パルスＰが“Ｌ”のとき前段からの前進パルスＦＣＬ′ を後段に伝播し、制御パルスＰが“Ｈ”のとき“Ｌ”を出力して前進パルスＦＣＬ′ の伝播を止め、遅延線１５を初期化する。前進パルスＦＣＬ′ は伝播開始から制御パルスＰが“Ｈ”になるまでの期間｛τ−（Ｔｒｃ＋Ｔｄｒ）｝だけ前進パルス用遅延線１５を伝播することになる。
【００５０】
状態保持部１６は、各段の前進パルス用単位遅延素子１４に夫々接続される複数の状態保持素子２０を有しており、各状態保持素子２０は対応する段の前進パルス用単位遅延素子１４に前進パルスＦＣＬ′ が伝播したか否かによってセット状態かリセット状態を設定するようになっている。即ち、状態保持部１６は前進パルスＦＣＬ′ の伝播状態を記憶し、その情報をもとに後退パルス用遅延線１８を伝播する後退パルスＲＣＬの伝播時間が前進パルスＦＣＬ′ の伝播時間と同一になるように後退パルス用遅延線１８を制御するようになっている。各状態保持素子２０はセット状態とリセット状態の２種類の状態をとり、その状態に応じた制御信号Ｑを対応する段の後退パルス用単位遅延素子１７に出力する。
【００５１】
後退パルス用単位遅延線１８は縦続接続された複数の後退パルス用単位遅延素子１７によって構成される。各後退パルス用単位遅延素子１７は対応する段の状態保持素子２０によって制御される。即ち、セット状態の状態保持素子２０に制御される後退パルス用単位遅延素子１７は後段の後退パルス用単位遅延素子１７の出力と同様の論理値を前段に出力する。リセット状態の状態保持素子２０に制御される後退パルス用単位遅延素子１７はレシーバ１１の出力信号を前段に出力する。
【００５２】
なお、状態保持素子２０は、初期状態では全てリセット状態をとり、制御パルスＰが“Ｌ”のとき対応する段の前進パルス用単位遅延素子１４に前進パルスＦＣＬ′ が伝播しないとそのままリセット状態を保ち、制御パルスＰが“Ｌ”のとき前進パルスが伝播した段に対応する段まではセット状態になる。また、状態保持素子２０は、制御パルスＰが“Ｈ”のとき接続されている後退パルス用単位遅延素子１７に後退パルスＲＣＬが伝播するとリセット状態になる。
【００５３】
前進パルス***対策回路１は、前進パルスＦＣＬのパルス幅を変えることで前進パルスの***を防ぐものである。図２は図１中の前進パルス***対策回路１の具体的な構成を示すブロック図であり、図３はその動作を説明するための動作波形図である。
【００５４】
前進パルス***対策回路１は、図２に示すように、検出回路２１及びパルス幅調整回路２２によって構成されている。検出回路２１にはディレイモニタ１２の出力信号ＦＣＬと制御パルスＰの反転信号／Ｐが入力される。上述したように、図２２及び図２５に示す従来例においては、図３（ａ），（ｂ）に示すように、前進パルスＦＣＬが“Ｈ”のときに制御パルス／Ｐが“Ｌ”になると、即ち前進パルスＦＣＬが遅延線１５に入力しているときに制御パルス生成回路１３の出力パルス／Ｐが入力すると、制御パルス／Ｐが“Ｌ”の期間に前進パルス用単位遅延素子１４は入力信号の論理値によらず“Ｌ”を出力するので前進パルスが***する。
【００５５】
そこで、本実施の形態においては、前進パルスＦＣＬの“Ｈ”期間に制御パルス／Ｐが“Ｌ”にならないように、前進パルスＦＣＬのパルス幅を変化させるようになっている。即ち、検出回路２１は、遅延線１５に前進パルスＦＣＬが入力しているときに、制御パルス／Ｐが遅延線１５に入力する状態になるとパルスＦＣＬＣＴＬとして、例えば“Ｌ”のパルスを出力する。図３（ｃ）に示すように制御パルス／Ｐが“Ｌ”になってから前進パルスＦＣＬが“Ｌ”になるまでの間パルスＦＣＬＣＴＬは“Ｌ”になる。このパルスＦＣＬＣＴＬ及び前進パルスＦＣＬをパルス幅調整回路２２に供給する。
【００５６】
パルス幅調整回路２２はパルスＦＣＬＣＴＬが“Ｌ”の間、前進パルスＦＣＬを“Ｌ”に固定する。この結果、前進パルス***対策回路１の出力信号、即ち、前進パルス用遅延線１５の入力前進パルスＦＣＬ′ は、制御パルス／Ｐが前進パルス用遅延線１５に入力したあと“Ｌ”に固定される。こうして、前進パルスＦＣＬはパルス幅が変更されて、同期確立に必要な前進パルスＦ１（図２６（ｅ）参照）だけを遅延線１５に供給し、同期確立の障害となる前進パルスＦ２（図２６（ｅ））の発生を防ぐ。
【００５７】
次に、このように構成された実施の形態の動作について図４の波形図を参照して説明する。図４（ａ）は外部クロックＥｘｔＣＬＫを示し、図４（ｂ）はレシーバ１１の出力クロックＣＬＫを示し、図４（ｃ）は制御パルスＰを示し、図４（ｄ）は前進パルスＦＣＬを示し、図４（ｅ）は前進パルスＦＣＬ′１を示し、図４（ｆ）は後退パルスＲＣＬ１を示し、図４（ｇ）は内部クロックＩｎｔＣＬＫを示している。
【００５８】
図４（ａ）に示す外部クロックＥｘｔＣＬＫはレシーバ１１によってＴｒｃだけ遅延して、クロックＣＬＫとしてディレイモニタ１２、制御パルス生成回路１３及び後退パルス用遅延線１８に入力される。図４（ｂ），（ｃ）に示すように、クロックＣＬＫの立上りで“Ｈ”となるパルス幅Ｗｐの制御パルスＰが制御パルス生成回路１３によって生成される。ディレイモニタ１２はクロックＣＬＫを（Ｔｒｃ＋Ｔｄｒ）だけ遅延させて、前進パルスＦＣＬ（図４（ｄ））を発生する。
【００５９】
制御パルス生成回路１３からの制御パルスＰ及びその反転信号／Ｐは前進パルス用遅延線１５に入力される。図４（ｃ），（ｄ）に示すように、前進パルスＦＣＬが“Ｈ”のときに制御パルスＰが前進パルス用遅延線１５に入力される。即ち、この場合には、図２６で示したように前進パルスの***が起こる状態であるが、本実施の形態においては、前進パルス***の原因となるパルス部分を前進パルスＦＣＬから削除する。
【００６０】
前進パルスＦＣＬは前進パルス***対策回路１に供給され、前進パルス***対策回路１は、図４（ｅ）に示すように、前進パルスＦＣＬの“Ｈ”期間において制御パルスＰが“Ｈ”になると、制御パルスＰの立ち上がり以降を“Ｌ”にした前進パルスＦＣＬ′ を出力する。この前進パルスＦＣＬ′ は、前進パルス用遅延線１５を伝播し、制御パルスＰが“Ｈ”となるまでの期間、即ち、｛τ−（Ｔｒｃ＋Ｔｄｒ）｝後に伝播を停止する。
【００６１】
この期間｛τ−（Ｔｒｃ＋Ｔｄｒ）｝に対応する段数だけ状態保持素子２０がセット状態になり、後退パルス用遅延線１８に発生した後退パルスが期間｛τ−（Ｔｒｃ＋Ｔｄｒ）｝に対応する段数だけ前段側に伝播して、図４（ｆ）に示す後退パルスＲＣＬが初段の後退パルス用単位遅延素子１７から出力される。
【００６２】
こうして、ドライバ１９からは、図４（ｇ）に示すように、上記（１）式を満足する内部クロックＩｎｔＣＬＫ、即ち、外部クロックＥｘｔＣＬＫに２τ遅延して同期した内部クロックＩｎｔＣＬＫが得られる。
【００６３】
このように、本実施の形態においては、前進パルス***対策回路１によって、１段目の前進パルス用単位遅延素子の出力パルスが***しても同期誤差の要因になるパルスを削除している。このため、外部クロックＥｘｔＣＬＫと内部クロックＩｎｔＣＬＫの同期が確立する。これにより、従来例では外部クロックと内部クロックの同期確立ができなかった高い周波数帯域においても同期を確立することできるようになる。従って、結果として、ＳＴＢＤをより高周波で動作させることができる。
【００６４】
なお、同様の動作が可能であれば、検出回路２１の入力信号として前進パルスＦＣＬや制御パルス／Ｐの代わりに、前進パルスＦＣＬの反転信号／ＦＣＬや制御パルスＰを用いてもよいことは明らかである。
【００６５】
また、前進パルス***対策回路１としては種々の回路構成が考えられる。図５は図２中の検出回路２１及びパルス幅調整回路２２の具体的な構成の一例を示す回路図である。
【００６６】
図５において、検出回路２１は、ナンド回路３１，３２によって構成され、パルス幅調整回路２２はナンド回路３３及びインバータ３４によって構成されている。ナンド回路３１，３２によってフリップフロップが構成され、ナンド回路３１，３２の出力パルスＦＣＬＣＴＬは、前進パルスＦＣＬの“Ｈ”期間に制御パルス／Ｐが“Ｌ”になると、“Ｌ”に変化して、前進パルスＦＣＬが“Ｌ”になるまで“Ｌ”を維持し、前進パルスＦＣＬが“Ｌ”になると、リセットされて“Ｈ”となる。
【００６７】
前進パルスＦＣＬ及びパルスＦＣＬＣＴＬはナンド回路３３に供給される。ナンド回路３３は２入力が“Ｈ”の場合にのみ“Ｌ”となり、ナンド回路３３の出力はインバータ回路３４によって反転されて前進パルスＦＣＬ′ として出力される。こうして、図３（ｄ）に示す前進パルスＦＣＬ′ を得ることができる。
【００６８】
また、パルス幅調整回路２２としては、図６に示すマルチプレクサ３５を用いてもよい。マルチプレクサ３５はパルスＦＣＬＣＴＬが“Ｌ”のときに“Ｌ”を出力し、パルスＦＣＬＣＴＬが“Ｈ”のときに前進パルスＦＣＬの論理値と同様の論理値を出力する。
【００６９】
図７は本発明の他の実施の形態を示すブロック図である。図７において図１と同一の構成要素には同一符号を付して説明を省略する。本実施の形態も前進パルスの***を防止して、ＳＴＢＤの動作周波数帯域の低下を防ぐためのものである。
【００７０】
本実施の形態は前進パルス***対策回路１を削除し、前進パルス***対策回路５を設けた点が図１の実施の形態と異なる。図１の前進パルス***対策回路１が前進パルスのパルス幅を変更することで前進パルスの***を防止したのに対し、前進パルス***対策回路５は前進パルス用遅延線１５を制御する制御パルスＰ及びその反転信号／Ｐのパルス幅を制御してパルスの***を防止するようになっている。
【００７１】
ディレイモニタ１２からの前進パルスＦＣＬは、直接前進パルス用遅延線１５に供給されると共に、前進パルス***対策回路５にも供給される。前進パルス***対策回路５には制御パルスＰの反転信号／Ｐも入力される。図８は図７中の前進パルス***対策回路５の動作を説明するための動作波形図である。
【００７２】
図８（ａ），（ｂ）に示すように、前進パルス用遅延線１５に前進パルスが入力しているとき（前進パルスＦＣＬ＝“Ｈ”のとき）に、制御パルス／Ｐ，Ｐが遅延線１５に入力する状態になる（制御パルス／Ｐ＝“Ｌ”のとき）と、前進パルス***対策回路５は制御パルス／Ｐに代えて制御パルス／Ｐ′ を出力し、制御パルスＰに代えて制御パルスＰ′を出力する。
【００７３】
前進パルス***対策回路５からの制御パルス／Ｐ′ は、図８（ｃ）に示すように、制御パルスＰが前進パルス用遅延線１５に入力後に（制御パルス／Ｐが“Ｌ”になって）、前進パルスＦＣＬが“Ｌ”になるまでの間“Ｌ”になる。この結果、前進パルスＦＣＬが“Ｈ”のときに制御パルス／Ｐが前進パルス用遅延線１５に入力された場合には、前進パルス***対策回路５の出力信号、即ち、前進パルス用遅延線１５の制御パルス／Ｐ′ は“Ｌ”に固定される。
【００７４】
この間、前進パルス用遅延線１５は初期化されている状態になり、前進パルスＦＣＬの入力を受け付けなくなる。このため、同期確立の障害になる前進パルスＦ２（図２６（ｆ））の発生を防ぐことができる。
【００７５】
次に、このように構成された実施の形態の動作について図９の波形図を参照して説明する。図９（ａ）は外部クロックＥｘｔＣＬＫを示し、図９（ｂ）はレシーバ１１の出力クロックＣＬＫを示し、図９（ｃ）は制御パルスＰを示し、図９（ｄ）は制御パルスＰ′を示し、図９（ｅ）は前進パルスＦＣＬを示し、図９（ｆ）は１段目の前進パルス用単位遅延素子の出力ＦＣＬ１を示し、図９（ｇ）は後退パルスＲＣＬを示し、図９（ｈ）は内部クロックＩｎｔＣＬＫを示している。
【００７６】
図９（ｃ），（ｅ）に示すように、前進パルスＦＣＬが“Ｈ”のときに制御パルスＰが前進パルス用遅延線１５に入力される。これは図２６で示したように、前進パルスの***が起こる状態であるが、図８（ｄ）に示すように、前進パルス***対策回路５によって、制御パルスＰ′のパルス幅が延びるので、制御パルスＰが発生してから前進パルスＦＣＬが立ち下がるまで、前進パルス用遅延線１５を初期化することができる。従って、同期誤差の要因になるパルスが生じないので、外部クロックＥｘｔＣＬＫと内部クロックＩｎｔＣＬＫとの同期を確立することができる。
【００７７】
このように、本実施の形態においては、前進パルス***対策回路５を用いることで、従来例では外部クロックと内部クロックの同期確立ができなかった高い周波数帯域でも同期を確立することが可能となる。また、同様の動作ができれば、前進パルス***対策回路５の入力信号として前進パルスＦＣＬや制御パルス／Ｐに代えて前進パルスの反転信号／ＦＣＬ及び制御パルスＰを用いてもよい。
【００７８】
図７中の前進パルス***対策回路５としては種々の構成が考えられる。図１０は前進パルス***対策回路５の具体的な構成の例を示す回路図である。
【００７９】
図１０は前進パルス***対策回路５をナンド回路２４１，２４２及びインバータ２４３によって構成した例である。ナンド回路２４１，２４２によってフリップフロップが構成され、ナンド回路２４１，２４２の出力パルスは、前進パルスＦＣＬの“Ｈ”期間に制御パルス／Ｐが“Ｌ”になると、“Ｌ”に変化して、前進パルスＦＣＬが“Ｌ”になるまで“Ｌ”を維持し、前進パルスＦＣＬが“Ｌ”になると、リセットされて“Ｈ”となる。ナンド回路２４１，２４２の出力は制御パルス／Ｐ′ として出力し、その反転信号Ｐをインバータ２４３から出力する。こうして、図１０の回路によって前進パルス***対策回路５を構成することができる。
【００８０】
また、制御パルスＰ′と制御パルス／Ｐ′ との遅延時間を一致させるために、図１１に示すように、図１０の回路に遅延回路２４４を付加した前進パルス***対策回路を採用することもある。遅延回路２４４は、図１２に示すパスゲート２４５によって構成することもできる。
【００８１】
図１３は本発明の他の実施の形態を示すブロック図である。図１３において図１と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は、後退パルスが***することによって、外部クロックと内部クロックとの同期がとれなくなる問題を解決するためのものである。
【００８２】
本実施の形態は前進パルス***対策回路１を削除し、状態保持部制御回路１１０及び後退パルス***対策回路２を付加した点が図１の実施の形態と異なる。本実施の形態においては、ディレイモニタ１２の出力は直接前進パルス用遅延線１５に供給される。また、制御パルス生成回路１３からの制御パルス／Ｐは状態保持部１６には供給されず、状態保持部制御回路１１０に供給される。
【００８３】
状態保持部制御回路１１０は図２５の状態保持部制御回路１１０と同一構成であり、外部クロックのデューティーが大きい場合でも、外部クロックと内部クロックとの同期を確立するためのものである。状態保持部制御回路１１０には制御パルス／Ｐ及び後退パルス用遅延線１８からの後退パルスＲＣＬが与えられる。
【００８４】
状態保持部制御回路１１０は、後退パルスＲＣＬが後退パルス用遅延線１８から出力されている途中、即ち、後退パルスＲＣＬが“Ｈ”である場合に制御パルス／Ｐが“Ｌ”になったら後退パルス用遅延線１８から出力されている後退パルスＲＣＬが出力され終わるとき即ち、“Ｌ”になった後に、“Ｌ”の制御パルスＢＰＭを生成する。
【００８５】
また、状態保持部制御回路１１０は、後退パルス用遅延線１８からの後退パルスＲＣＬが“Ｌ”である場合に即ち後退パルスＲＣＬが後退パルス用遅延線１８から出力された後に制御パルス／Ｐが“Ｌ”になるときには、この制御パルス／Ｐに同期して“Ｌ”になる制御パルスＢＰＭを出力するようになっている。状態保持部制御回路１１０の出力制御パルスＢＰＭを状態保持部１６に与えると、後退パルスＲＣＬの出力中に状態保持部１６がリセット状態Ｒになることが防止される。
【００８６】
本実施の形態においては、状態保持部制御回路１１０からの制御パルスＢＰＭを直接状態保持部１６に与えるのではなく、後退パルス***対策回路２を介して状態保持部１６に供給するようになっている。後退パルス***対策回路２は、後退パルスが***する可能性がある場合、即ち、状態保持部１６がリセットのときレシーバ１１から後退パルス用単位遅延素子１７への入力クロックＣＬＫが“Ｈ”から“Ｌ”に変わると状態保持部制御回路１１０の出力制御パルスＢＰＭのパルス幅を延長する。
【００８７】
これにより、レシーバ１１の出力が“Ｈ”から“Ｌ”に変化した後後退パルス用単位遅延素子１７へのレシーバ１１の出力信号が遮断されるまでの時間を長くすることができるようになる。結果として、クロックＣＬＫが“Ｈ”から“Ｌ”に変化すると、リセット状態の状態保持部１６に接続される後退パルス用単位遅延素子１７の出力も“Ｈ”から“Ｌ”に変化させることができるようになる。これにより、後退パルスの***を防ぐことが出来る。
【００８８】
図１４は図１３中の後退パルス***対策回路２の具体的な構成を示すブロック図である。また、図１５はその動作を説明するための動作波形図である。
【００８９】
図１４に示すように、後退パルス***対策回路２は検出回路４１、パルス生成回路４２及びパルス幅調整回路４３によって構成される。検出回路４１には、状態保持部制御回路１１０の出力制御パルスＢＰＭとレシーバ１１の出力クロックＣＬＫが入力される。検出回路４１にはクロックＣＬＫ及び制御パルスＢＰＭに代えてそれらの反転信号を入力してもよい。
【００９０】
検出回路４１は後退パルスが***する可能性がある状態、即ち状態保持部１６がリセットされるときに、クロックＣＬＫが“Ｈ”から“Ｌ”に変化するタイミングでパルスＤを生成し、それ以外のときには一定の論理値を出力し続ける。検出回路４１の出力Ｄはパルス生成回路４２に入力される。パルス生成回路４２は、検出回路４１からのパルスＤが入力されると、制御パルスＢＰＭのパルス幅を延長するために用いる制御パルスＢＰＭＣＴＬを生成する。制御パルスＢＰＭＣＴＬはパルス幅調整回路４３に入力される。パルス幅調整回路４３はパルス生成回路４２からの制御パルスＢＰＭＣＴＬが生成されない場合には制御パルスＢＰＭをそのまま出力し、パルス生成回路４２からパルスが生成される場合には制御パルスＢＰＭＣＴＬを元に制御パルスＢＰＭのパルス幅を伸ばして出力するようになっている。
【００９１】
次に後退パルス***対策回路２の動作について説明する。検出回路４１には図１５（ａ）に示す制御パルスＢＰＭと図１５（ｂ）に示す後退パルス用遅延線１８への入力クロックＣＬＫが供給される。制御パルスＢＰＭは時刻ｔ４から時刻ｔ６の間“Ｌ”になり、その間、時刻ｔ５ではクロックＣＬＫが“Ｈ”から“Ｌ”に変化する。図１５（ｃ）に示すように、時刻ｔ４で制御パルスＢＰＭが“Ｌ”になった後、時刻ｔ５でクロックＣＬＫが“Ｌ”になるまでの期間には、検出回路４１からパルスが生成されない（図１５（ｃ）に示すようにＤ＝“Ｈ”）ことから、パルス幅調整回路４３からの出力制御パルスＢＰＭ′ は制御パルスＢＰＭの論理値をそのまま出力する（図１５（ｅ））。
【００９２】
また、時刻ｔ５で制御パルスＢＰＭが“Ｌ”のときにはクロックＣＬＫが立ち下がると検出回路４１はパルスＤを出力する（図１５（ｃ）の時刻ｔ５）。検出回路４１は、例えば図１５（ｃ）に示すように、通常は“Ｈ”を出力し、制御パルスＢＰＭが“Ｌ”のときにクロックＣＬＫの論理値が“Ｈ”から“Ｌ”に変化すると、“Ｌ”のパルスを生成する。
【００９３】
検出回路４１の出力Ｄはパルス生成回路４２に入力され、パルス生成回路４２は、パルスＤに同期して立ち下がる制御パルスＢＰＭＣＴＬを出力する（図１５（ｄ））。時刻ｔ４で制御パルスＢＰＭが“Ｌ”になった後時刻ｔ７で制御パルスＢＰＭＣＴＬが“Ｈ”になるまでの期間、パルス幅調整回路４３の出力制御パルスＢＰＭ′ は“Ｌ”になる。
【００９４】
制御パルスＢＰＭに代えて制御パルスＢＰＭ′ で状態保持部１６を制御することにより、クロックＣＬＫが“Ｈ”から“Ｌ”になる時間から、状態保持部１６を制御する信号が“Ｌ”から“Ｈ”になり、後退パルス用単位遅延素子１８の入力がクロックＣＬＫから後段の単位遅延素子に切り替わるまでの時間がΔ（ｔ６ −ｔ５）からΔ（ｔ７ −ｔ５）と長くなる。
【００９５】
Δ（ｔ６ −ｔ５）が単位遅延素子の遅延時間より短く、図２８に示した後退パルスが***する条件（クロックＣＬＫが“Ｈ”から“Ｌ”に変化するときから、後退パルス用単位遅延素子１７の入力信号がクロックＣＬＫから後段の単位遅延素子の出力に変化しクロックＣＬＫが後退パルス用単位遅延素子１７に入力しなくなるまでの時間が短い）になっても、状態保持部１６がリセット状態である時間をΔ（ｔ７ −ｔ５）と長くすることができる。従って、クロックＣＬＫが“Ｈ”から“Ｌ”に変化する時間と後退パルス用単位遅延素子１７にクロックＣＬＫが入力しなくなるまでの時間とを長くできる。この結果、従来ならパルスが***する段でもクロックＣＬＫの論理値の変化を伝えることができる。
【００９６】
次に、このように構成された実施の形態の動作について図１６の波形図を参照して説明する。図１６（ａ）は制御パルスＢＰＭを示し、図１６（ｂ）はレシーバ１１の出力クロックＣＬＫを示し、図１６（ｃ）は制御パルスＢＰＭ′ を示し、図１６（ｄ）は（ｎ−１）段目の前進パルスＦＣＬｎ−１を示し、図１６（ｅ）はｎ段目の前進パルスＦＣＬｎを示し、図１６（ｆ）は（ｎ＋１）段目の前進パルスＦＣＬｎ＋１を示し、図１６（ｇ）乃至（ｉ）は夫々（ｎ−１）乃至（ｎ＋１）段目の制御信号Ｑｎ−１乃至Ｑｎ＋１を示し、図１６（ｊ）乃至（ｌ）は夫々（ｎ−２）乃至ｎ段目の後退パルスＲＣＬｎ−２乃至ＲＣＬｎを示している。
【００９７】
図１６において、制御パルスＢＰＭ、クロックＣＬＫ、前進パルスＦＣＬｎ−１，ＦＣＬｎ，ＦＣＬｎ＋１は図２８で示した状態と同様である。本実施の形態においては、状態保持部１６のリセットのタイミングを図１６（ｃ）に示す制御パルスＢＰＭ′ によって制御している。このため、レシーバ１１の出力クロックＣＬＫの立ち下がりから、状態保持部１６をリセットする期間が終わる時刻ｔ１０までの期間が、Δ（ｔ２ −ｔ１）からΔ（ｔ１０−ｔ１）と長くなる。
【００９８】
この結果、クロックＣＬＫの“Ｈ”から“Ｌ”への変化を伝えることができるようになる。従って、図１６（ｋ）の丸で囲んだ部分のように、クロックＣＬＫの“Ｈ”から“Ｌ”への変化が伝播する。図２８（ｋ）に示すように、後退パルス用単位遅延素子１７の出力ＲＣＬｎ−１が本来の“Ｌ”にならずに“Ｈ”になってしまうことが防止され、パルスの***の原因が消滅する。これにより、図２９に示す内部クロックＩｎｔＣＬＫのパルス***が生じることはない。
【００９９】
このように、本実施の形態においては、後退パルス用遅延線１８を制御する状態保持部１６を後退パルス***対策回路２によって制御することにより、後退パルスの***を防止して、外部クロックＥｘｔＣＬＫと内部クロックＩｎｔＣＬＫとの確実な同期を達成することができる。
【０１００】
ところで、図１３の実施の形態の実際の応用では、図１７に示すように、レシーバ１１と後退パルス用単位遅延素子１７の間に任意の回路３，４を付加することがある。後退パルス用単位遅延素子１７への入力クロックＣＬＫと状態保持部制御回路１１０の制御パルスＢＰＭとが図２８（ａ），（ｂ）に示す状態になったときに、クロックＣＬＫが後退パルス用単位遅延素子１７に入力する期間を延長できるならば、図１７のクロックＣＬＫ１、クロックＣＬＫ２等のクロックをクロックＣＬＫに代えて用いてもよい。
【０１０１】
ところで、図１３中の後退パルス***対策回路２としては種々の構成が考えられる。図１８は図１４中の検出回路４１、パルス生成回路４２及びパルス幅調整回路４３の具体的な構成の一例を示す回路図である。
【０１０２】
検出回路４１はナンド回路５１，５２，５５，５７、ノア回路５３及びインバータ５４，５６によって構成される。パルス生成回路４２はナンド回路５８，５９，５１２、インバータ５１０，５１３及び遅延回路５１１によって構成される。制御パルスＢＰＭＣＴＬのパルス幅は遅延回路５１１の遅延時間で決まる。パルス幅調整回路４３はナンド回路５１４及びインバータ５１５によって構成される。
【０１０３】
ナンド回路５５及びインバータ５６やナンド回路５１４及びインバータ５１５は、図１９に示すマルチプレクサ５１６に置き換えることができる。ナンド回路５５とインバータ５６をマルチプレクサ５１６に置き換える場合には、マルチプレクサ５１６の一方入力ＩＮにナンド回路５１の出力信号を供給し、制御入力ＣＴＬとしてインバータ５４の出力信号を供給する。また、ナンド回路５１４及びインバータ５１５をマルチプレクサ５１６で置き換える場合には、一方入力ＩＮに制御パルスＢＰＭを供給し、制御入力ＣＴＬに制御パルスＢＰＭＣＴＬを供給するようにすればよい。
【０１０４】
図２０は本発明の他の実施の形態を示すブロック図である。図２０において図１及び図１３と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は前進パルス及び後退パルスの***を同時に防止するためのものである。
【０１０５】
本実施の形態は前進パルス***対策回路１及び後退パルス***対策回路２を設けたものである。このように構成された実施の形態においては、前進パルス***対策回路１によって前進パルスの***を防止し、後退パルス***対策回路２によって後退パルスの***を防止する。前進パルス***対策回路１は前進パルスＦＣＬのパルス幅を変更するものであり、後退パルス***対策回路２は状態保持部１６を制御する制御パルスＢＰＭ′ を変更するものであって、前進パルス***対策回路１と後退パルス***対策回路２とは相互に独立した制御が可能である。
【０１０６】
こうして、前進パルス***対策回路１及び後退パルス***対策回路２によって、前進パルス及び後退パルスの***を防止することができる。
【０１０７】
このように、本実施の形態においては、前進パルス及び後退パルスが***することを同時に防止することができ、外部クロックＥｘｔＣＬＫと内部クロックＩｎｔＣＬＫとの同期を確実に達成することができる。
【０１０８】
図２１は本発明の他の実施の形態を示すブロック図である。図２１において図７及び図１３と同一の構成要素には同一符号を付して説明を省略する。本実施の形態も前進パルス及び後退パルスの***を同時に防止するためのものである。
【０１０９】
本実施の形態は前進パルス***対策回路５及び後退パルス***対策回路２を設けたものである。このように構成された実施の形態においても、前進パルス***対策回路５によって前進パルスの***を防止し、後退パルス***対策回路２によって後退パルスの***を防止する。前進パルス***対策回路５は前進パルス用遅延線１５を制御する制御パルスＰ，／Ｐのパルス幅を変更するものであり、後退パルス***対策回路２は状態保持部１６を制御する制御パルスＢＰＭ′ を変更するものであって、前進パルス***対策回路５と後退パルス***対策回路２とは相互に独立した制御が可能である。
【０１１０】
こうして、前進パルス***対策回路５及び後退パルス***対策回路２によって、前進パルス及び後退パルスの***を防止することができる。
【０１１１】
このように、本実施の形態においても、前進パルス及び後退パルスが***することを同時に防止することができ、外部クロックＥｘｔＣＬＫと内部クロックＩｎｔＣＬＫとの同期を確実に達成することができる。
【０１１２】
【発明の効果】
以上説明したように本発明によれば、前進パルス及び後退パルスが***することを防止して、確実に同期を確立することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明に係るクロック同期遅延制御回路の一実施の形態を示すブロック図。
【図２】図１中の前進パルス***対策回路１を示すブロック図。
【図３】図２の動作を説明するための波形図。
【図４】図１の実施の形態の動作を説明するための波形図。
【図５】前進パルス***対策回路１の具体的な構成を示す回路図。
【図６】図５の一部を置き換える回路図。
【図７】本発明の他の実施の形態を示すブロック図。
【図８】図７中の前進パルス***対策回路５の動作を説明するための波形図。
【図９】図７の実施の形態の動作を説明するための波形図。
【図１０】前進パルス***対策回路５の具体的な構成を示す回路図。
【図１１】図１０の変形例を示す回路図。
【図１２】図１０及び図１１の一部を置き換える回路図。
【図１３】本発明の他の実施の形態を示すブロック図。
【図１４】図１３中の後退パルス***対策回路２を示すブロック図。
【図１５】図１４の動作を説明するための波形図。
【図１６】図１３の実施の形態の動作を説明するための波形図。
【図１７】図１３の変形例を示すブロック図。
【図１８】図１４の後退パルス***対策回路２の具体的な構成を示す回路図。
【図１９】図１８中の一部を置き換える回路図。
【図２０】本発明の他の実施の形態を示すブロック図。
【図２１】本発明の他の実施の形態を示すブロック図。
【図２２】従来のクロック同期遅延制御回路を示すブロック図。
【図２３】従来例の動作を説明するための波形図。
【図２４】従来例の動作を説明するためのブロック図。
【図２５】他の従来例を示すブロック図。
【図２６】従来例の問題点を説明するための波形図。
【図２７】従来例の問題点を説明するための波形図。
【図２８】従来例の問題点を説明するための波形図。
【図２９】従来例の問題点を説明するための波形図。
【符号の説明】
１…前進パルス***対策回路、１１…レシーバ、１２…ディレイモニタ、１３…制御パルス生成回路、１４…前進パルス用単位遅延素子、１５…前進パルス用遅延線、１６…状態保持部、１７…後退パルス用単位遅延素子、１８…後退パルス用遅延線、１９…ドライバ、２０…状態保持素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock synchronization delay control circuit suitable for a circuit that performs synchronization control using a high-speed clock, such as a clock synchronization type memory such as a synchronous DRAM.
[0002]
[Prior art]
2. Description of the Related Art In recent years, computer systems sometimes employ a clock synchronous memory such as a synchronous DRAM due to a demand for faster processing. Such a clock-synchronous memory also uses a clock synchronized with a clock for controlling the memory inside the memory. If a delay occurs between a clock used inside the memory (hereinafter referred to as an internal clock) and an external clock such as a clock for controlling the memory, even if the operation speed is high, even if the delay amount is small, Therefore, a malfunction of the circuit is likely to occur. Therefore, a clock synchronization delay control circuit for synchronizing the internal clock with the external clock is provided.
[0003]
FIG. 22 is a block diagram showing a conventional clock synchronization delay control circuit. The circuit of FIG. 22 employs an STBD (Synchronous Traced Backwards Delay) proposed in Japanese Patent Application No. Hei 8-100976 as a clock synchronization delay control circuit. In the following description, in order to make the operation of the STBD easier to understand, the output of the N-th stage forward pulse unit delay element is given to the input terminal of the N-th state holding unit, and the output of the N-th state holding unit is output. The state applied to the input terminal of the backward pulse unit delay element of the (N-1) th stage will be described as an example. FIG. 23 is a waveform chart for explaining the operation principle of the clock synchronization delay control circuit.
[0004]
The operation principle of the clock synchronization delay control circuit will be described with reference to FIGS. An external clock ExtCLK having a period τ shown in FIG. The external clock ExtCLK is shaped and widened by the receiver 11 and output as the clock CLK. The clock CLK is delayed from the external clock ExtCLK by the delay time Trc of the receiver 11 (FIG. 23B). The output CLK of the receiver 11 is supplied to a control pulse generation circuit 13, a delay monitor 12, and a backward pulse delay line 18.
[0005]
The control pulse generation circuit 13 pulsates the clock CLK and rises in synchronization with the clock CLK to generate a control pulse P having a period τ and a pulse width of Wp (FIG. 23 (c)). The pulse width Wp of the control pulse P is set to Wp <Trc + Tdr, where Tdr is the delay time of the driver 19. The delay monitor 12 operates with a delay time (Trc + Tdr) equal to the sum of the delay time Trc of the receiver 11 and the delay time Tdr of the driver 19, delays the output of the receiver 11, and outputs the forward pulse FCL to the forward pulse delay line 15 as the forward pulse FCL. Output (FIG. 23D).
[0006]
The forward pulse delay line 15 is formed by cascade-connecting forward pulse unit delay elements 14. When the control pulse P is at a low level (hereinafter, referred to as “L”), each forward pulse unit delay element 14 propagates the forward pulse FCL from the preceding stage to the subsequent stage, and the control pulse P is at a high level (hereinafter, “H”). "L" is output to stop propagation of the forward pulse FCL and initialize the delay line. The forward pulse FCL propagates through the forward pulse delay line 15 for a period {τ- (Trc + Tdr)} from the start of propagation until the control pulse P becomes “H” (FIG. 23D).
[0007]
The state holding unit 16 stores the propagation state of the forward pulse and uses the information to make the propagation time of the pulse (retreat pulse RCL) propagating through the backward pulse delay line 18 equal to the propagation time of the forward pulse. The backward pulse delay line 18 is controlled. The state holding unit 16 takes two kinds of states, a set state and a reset state, and outputs a control signal corresponding to the state to the backward pulse unit delay element 17. In FIG. 22, S represents a set state, and R represents a reset state.
[0008]
The backward pulse unit delay element 17 controlled by the set state holding unit 16 outputs the same logical value as the output of the backward pulse unit delay element 17 in the preceding stage to the preceding stage. The backward pulse unit delay element 17 controlled by the state holding unit 16 in the reset state outputs the output signal of the receiver 11 to the preceding stage. The state holding unit 16 in the initial state is in the all-stage reset state. If the forward pulse does not propagate to the forward pulse unit delay element 14 connected when the control pulse P is "L", the state holding unit 16 keeps the reset state as it is. When P is “L”, the set state is established up to the stage corresponding to the stage where the forward pulse has propagated. Further, when the backward pulse RCL propagates to the backward pulse unit delay element 17 connected when the control pulse P is “H”, the reset state is established.
[0009]
That is, as the forward pulse FCL propagates, the state holding unit 16 changes to the set state up to the stage where the forward pulse FCL propagates, and the backward pulse RCL can propagate to the corresponding stage of the backward pulse unit delay element 17. When the control pulse P becomes "H", the clock CLK is "H" (FIGS. 23 (b) and 23 (c)), so that the state holding unit 16 of the reset state (N + 1) and subsequent stages is controlled. “H” is input to the backward pulse unit delay element 17 of the Nth and subsequent stages. Assuming that the number of stages through which the forward pulse has propagated is N, the state holding units 16 of the first to Nth stages are in the set state, so that the signal input from the Nth backward pulse unit delay element 17 to the delay line 18 is (N -1) The backward pulse unit delay element 17 of the first to first stages is propagated to the preceding stage as the backward pulse RCL.
[0010]
Therefore, the number of stages of the unit delay element where the backward pulse RCL propagates is equal to the number of stages of the unit delay element where the forward pulse FCL propagates. If the delay time of the forward pulse unit delay element 14 and the backward pulse unit delay element 17 are designed to be equal, the clock CLK input to the backward pulse delay line 18 is the same as that of the forward pulse FCL transmitted through the delay line. During the same period {τ- (Trc + Tdr)}, the signal is propagated through the backward pulse delay line 18 and output (FIG. 23 (e)).
[0011]
The output signal of the backward pulse delay line 18 (backward pulse RCL) is supplied to the driver 19, and is output as the internal clock IntCLK with a delay of Tdr (FIG. 23 (f)). Assuming that a delay time from the input of the external clock ExtCLK to the generation of the internal clock IntCLK is Δtotal, the following equation (1) is satisfied.
[0012]
Δtotal = Trc + (Trc + Tdr) +2 {τ− (Trc + Tdr)} + Tdr = 2τ (1)
From equation (1), it can be seen that the delay of the internal clock with respect to the external clock is 2τ, and as a result, the external clock and the internal clock are synchronized.
[0013]
Further, the cycle of the external clock may fluctuate due to the influence of jitter or the like. Therefore, as shown in FIG. 24, the period may be shorter than τ by δ due to the influence of jitter. Even in this case, in order to establish synchronization, it is necessary to generate a backward pulse from the stage where the forward pulse has stopped. As shown in FIG. 24, at least before the propagation of the next forward pulse starts, the backward pulse is surrounded by a broken line. It is necessary to perform a process of resetting the stage before the δ / Δdu stage of the state holding unit at the stage where the propagation of the forward pulse is stopped (Δdu represents the delay time of the unit delay element).
[0014]
In the absence of such a function, the forward pulse propagates once {τ- (Trc + Tdr)}, and then remains in the set state even if the next forward pulse propagation period is shortened by δ. The number of stages of the holding unit 16 does not change. Then, even if the forward pulse propagates next by (τ−δ) − (Trc + Tdr), the backward pulse propagates by {τ− (Trc + Tdr)}, so that the external clock and the internal clock are synchronized.
[0015]
Further, in the STBD shown in FIG. 22, when the control pulse P is "H", the state holding unit 16 connected to the unit delay element 17 in which the backward pulse propagates is reset, but in this method, the duty is 50% or more. When the external clock is input, the propagation of the backward pulse stops and an unnecessary delay occurs, so that synchronization cannot be established. Therefore, the applicant of the present application has proposed a solution to this problem in Japanese Patent Application No. 10-69059 previously filed.
[0016]
In this proposal, as shown in FIG. 25, a state holding unit control circuit 110 for responding to a case where an external clock of 50% or more is input is added. In other words, the state holding unit control circuit 110 monitors the output signal RCL from the backward pulse delay line 18 and the inverted signal / P of the control pulse P, and controls the timing of resetting the state holding unit 16 to the backward pulse. Unnecessary delay does not occur in the propagation of the data.
[0017]
However, in the circuits shown in FIGS. 22 and 25, there is a problem that the forward pulse and the backward pulse are split, and synchronization between the external clock and the internal clock cannot be established.
[0018]
FIG. 26 is a waveform diagram for explaining the problem that the forward pulse is split. FIG. 26 shows operation waveforms when the forward pulse is split. The external clock ExtCLK shown in FIG. 26A is input to the receiver 11, and the clock CLK shown in FIG. 26B is output from the receiver 11. A control pulse P shown in FIG. 26C is generated by the control pulse generation circuit 13 in synchronization with the rise of the clock CLK.
[0019]
When the delay time (Trc + Tdr) of the delay monitor is longer than the period τ of the clock CLK, the input signal FCL of the forward pulse delay line 15 becomes “H” as shown in FIGS. In some cases, the control pulse P becomes “H” during a certain period. This means that the forward pulse delay line 15 is initialized while the “H” pulse of the output signal FCL of the delay monitor 12 is being input to the forward pulse delay line 15. While the control pulse P is “H”, all the forward pulse unit delay elements 14 output “L” to initialize the forward pulse delay line 15. Therefore, the output signal FCL of the first-stage forward-pulse unit delay element 14 is split into two pulses as shown in FIG. The split pulses F1 and F2 propagate through the delay line as they are.
[0020]
It is desired that the propagation of the backward pulse starts from the stage where the propagation of the pulse of the original F1 stops, but the propagation of the backward pulse starts from the stage where the propagation of the pulse of the F2 stops. Therefore, as shown in FIG. 26 (g), the delay of the internal clock IntCLK with respect to the external clock ExtCLK does not become 2τ, and synchronization is not achieved.
[0021]
In the conventional example of FIG. 22, the falling of the forward pulse FCL and the falling of the control pulse P overlap as shown in FIGS. 27A and 27B, and an unnecessary pulse F2 is generated as shown in FIG. The minimum value of the period τ of the external clock is determined by the range τ that is not generated. That is, the problem of the splitting of the forward pulse has been a factor limiting the upper limit of the operating frequency band of the STBD.
[0022]
Next, a problem caused by splitting of the backward pulse will be described. This problem occurs when the state holding unit control circuit 110 proposed in Japanese Patent Application No. 10-69059 is used. If the backward pulse is output from the backward pulse delay line 18 while the control pulse P is being output, the state holding unit control circuit 110 performs control in place of the control pulse P after the output of the backward pulse delay line 18 ends. The pulse BPM is input to the state holding unit 16.
[0023]
The state of the state holding unit 16 changes according to the control pulse BPM. That is, since the timing of resetting the state holding unit 16 changes depending on the output of the backward pulse delay line 18, a problem of splitting the backward pulse occurs.
[0024]
A control signal output from the state holding unit 16 and input to the backward pulse unit delay element 17 is denoted by Q. When the state holding unit 16 is in the set state, Q = “H”, and when in the reset state, Q = “L”. Further, for simplicity of explanation, a case where the output of the n-th backward pulse delay line is supplied to the (n + 1) -th state holding unit will be described as an example. The state holding unit 16 is reset when a backward pulse is propagated to the backward pulse unit delay element 17 connected to the state holding unit 16 while the BPM pulse is being output.
[0025]
Next, a process of forming an unnecessary pulse drop will be described with reference to FIG.
[0026]
During the period from time t0 to t2 in FIG. 28, when the control pulse BPM for resetting the state holding unit 16 is being output (BPM = “L”), the backward pulse is the (n−2) th stage, (n -1) Since it has passed through the backward pulse unit delay elements 17 of the (n) th and (n) th stages (RCLn-2, RCLn-1, RCLn = "H" in FIGS. 28 (i) to (j)), ( (n-2) th, (n-1) th, and (n-1) th, nth, and (n + 1) th stages connected to the backward pulse unit delay element 17 of the nth and nth stages The holding unit 16 is reset (Qn + 1, Qn, Qn−1 = “L” in FIGS. 28F to 28H).
[0027]
Therefore, during the period from t0 to t1, the (n + 1) -th, (n-1) -th, (n-1) -th and (n-1) -th stages controlled by the (n + 1) -th, (n-1) -th and (n-1) -th state holding units 16 -2) The output signal clock CLK of the receiver 11 is input to the backward pulse unit delay element 17 of the second stage, and its logical value is output as output signals RCLn-2, RCLn-1, and RCLn as they are.
[0028]
When the control pulse BPM becomes "H" at time t2, the forward pulse FCL has already propagated to the (n-1) th and n-th forward pulse unit delay elements 14 (FIG. 28 (c)). ), FCLn-1, FCLn = “H” in (d)). Since the outputs FCLn−1 and FCLn of the forward pulse unit delay element 14 have become “H” earlier than the control pulse BPM, when the control pulse BPM rises at time t2, the (n−1) th stage The state holding unit 16 at the n-th stage is in the set state (Qn−1, Qn = “H” in FIGS. 28F and 28G).
[0029]
The forward pulse propagates to the forward pulse unit delay element 14 of the (n + 1) th stage after the control pulse BPM becomes "H" (FCLn + 1 = "H" in FIG. 28E). Therefore, after the output FCLn + 1 of the forward pulse unit delay element 14 at the (n + 1) -th stage becomes “H” at time t3, the state holding unit at the (n + 1) -th stage is in the set state (Qn + 1 in FIG. 28 (f)). = “H”).
[0030]
The output Qn + 1 of the (n + 1) -th state holding unit 16 that controls the n-th backward pulse unit delay element 17 rises later than Qn, and the (n + 1) -th state holding unit 16 has the n-th stage. The set state is set later than the state holding unit 16. The period from the time when the clock CLK becomes "L" at time t1 to the time t3, that is, the (n + 1) th stage state holding unit 16 is in a reset state (the clock CLK is input to the backward pulse unit delay element 17). Since the period Δ (t3−t1) is long, when the clock CLK falls at the time t1, as shown in FIG. 28 (h), the output RCLn of the backward pulse unit delay element 17 of the nth stage becomes Fall.
[0031]
However, the interval Δ (t2−t1) between the time t2 when the state holding unit 16 at the nth stage changes from the reset state to the set state and the time t1 when the input signal clock CLK to the backward pulse unit delay element falls is short. If this interval is shorter than the delay time of the backward pulse unit delay element 17, the reset state period ends immediately after the clock CLK becomes "L", and the clock CLK changes from "H" to "L". Since no signal is input to the backward pulse unit delay element 17, the output signal of the (n-1) th backward pulse unit delay element cannot be set to "L".
[0032]
For this reason, as shown by the circled portion in FIG. 28 (j), the output RCLn-1 of the backward pulse unit delay element 17 cannot be set to "L" and returns to "H".
[0033]
The output FCLn of the forward pulse unit delay element 14 of the n-th stage remains "H" even after an unnecessary pulse is generated by the division in the backward pulse unit delay element 17 of the (n-1) th stage. That is, since the forward pulse propagates before the n-th stage, after time t3 when the control pulse BPM becomes “H”, the state holding unit 16 of the stage before the n-th stage where the forward pulse propagates is also set. It is in a state. Since the state holding unit 16 is in the set state, the split pulse propagates to the preceding stage. For this reason, the "H" portion circled in FIG. 28 (j) propagates to the preceding stage as a pulse (RCLn-1 and RCLn-2 in FIGS. 28 (i) and (j)).
[0034]
Further, splitting of the backward pulse will be described with reference to FIG. It is assumed that the forward pulse is in the same state as in FIG. The backward pulse propagates to the (m-1) th stage, and a state holding unit that controls the backward pulse unit delay elements from the (m-1) th stage to the nth stage in a period from time t0 to t2. Is reset.
[0035]
After the control pulse BPM becomes “H” at time t2, the state holding units before the n-th stage are in the set state. For this reason, the falling of the backward pulse circled in FIG. 29C propagates to the previous stage as shown in FIGS. 29D to 29E. The output clock CLK of the receiver is input to all the backward pulse unit delay elements 17. However, due to a wiring delay or a delay of a circuit added between the receiver 11 and the backward pulse unit delay element 17, for example, A shift occurs in the input time (however, this shift is adjusted to a range that does not affect synchronization establishment).
[0036]
When the clock CLK input to the m-th backward pulse unit delay element 17 is input earlier than the clock CLK input to the (m + 1) -th stage, the backward pulse RCLm falls earlier than RCLm + 1, so The receding pulse splits around t2. Here, the split backward pulses are denoted by R1 and R2 as shown in FIG. Since the backward pulse can be propagated after time t2, the falling of the pulse R1 is fixed to t2 as shown in the (m + 1) th backward pulse unit delay element 17, and R2 propagates to the preceding stage as it is. Go.
[0037]
Therefore, the output of the backward pulse delay line is split into R1 and R2 and is output as the internal clock IntCLK while being split. Since the circuit driven by the internal clock operates in synchronization with the rise and / or fall of the internal clock, as shown in FIG. It may cause malfunction. The external clock ExtCLK rises at t8, and the internal clock Int clock CLK operates in synchronization with this. The external clock ExtCLK rises at time t8 + τ one cycle after time t8, but the circuit driven by the internal clock IntCLK operates at time t9 when the internal clock IntCLK rises. Therefore, the operation of the circuit driven by the internal clock IntCLK is not synchronized with the external clock ExtCLK, and a synchronization error occurs.
[0038]
[Problems to be solved by the invention]
As described above, the conventional clock synchronization delay control circuit described above has a problem that the forward pulse and the backward pulse may be split, and synchronization may not be achieved.
[0039]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a clock synchronization delay control circuit capable of preventing a forward pulse and a backward pulse from splitting and reliably establishing synchronization.
[0040]
[Means for Solving the Problems]
The clock synchronization delay control circuit according to claim 1 of the present invention is configured by cascade-connecting a plurality of forward pulse delay elements, and controlled by a first control signal synchronized with a first clock to generate the first pulse. A forward-pulse delay line that propagates forward pulses generated based on the clock of the above, and a plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line. A backward pulse delay line configured by cascade connection, the number of stages corresponding to the number of stages in which the forward pulse has propagated through the forward pulse delay line, and a backward pulse propagated to the backward pulse delay element and output. The forward pulse delay element and the backward pulse delay element are connected to each other, and controlled by the first control signal to set a stage in which the forward pulse has been propagated, and A state holding unit that resets a stage to which a pulse has been propagated, and a first unit that changes a pulse width of the forward pulse based on an input state of the first clock and an initial stage of the forward pulse unit delay element. Pulse delay changing means, wherein the backward pulse delay element closest to the output side among the backward pulse delay elements connected to the state holding unit in the reset state generates the backward pulse based on the first clock. Is characterized in that
A clock synchronization delay control circuit according to a second aspect of the present invention is configured by cascading a plurality of forward pulse delay elements, and is controlled by a first control signal synchronized with a first clock to generate the first pulse. A forward-pulse delay line that propagates forward pulses generated based on the clock of the above, and a plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line. A backward pulse delay line configured by cascade connection, the number of stages corresponding to the number of stages in which the forward pulse has propagated through the forward pulse delay line, and a backward pulse propagated to the backward pulse delay element and output. The forward pulse delay element and the backward pulse delay element are connected to each other, and controlled by the first control signal to set a stage in which the forward pulse has been propagated, and A state holding unit for resetting a stage to which a pulse has been propagated, and changing a pulse width of the first control signal based on an input state of the first clock and a first stage of the forward pulse unit delay element. The backward pulse delay element connected to the state holding unit in the reset state, which is provided with the second pulse width changing means and which is closest to the output side, receives the backward pulse based on the first clock. Is generated.
The clock synchronization delay control circuit according to claim 3 of the present invention is configured by cascading a plurality of forward pulse delay elements, and is controlled by a first control signal synchronized with a first clock, to thereby control the first clock. A forward-pulse delay line that propagates forward pulses generated based on the clock of the above, and a plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line. A backward pulse delay line configured by cascade connection, the number of stages corresponding to the number of stages in which the forward pulse has propagated through the forward pulse delay line, and a backward pulse propagated to the backward pulse delay element and output. The forward pulse delay element is connected to the forward pulse delay element and the backward pulse delay element, and is controlled by a second control signal generated from the first control signal to control a stage in which the forward pulse has propagated. And a state holding unit for resetting the stage to which the backward pulse has been propagated, and a third control signal based on the state of the output of the first control signal and the backward pulse delay element. A state holding unit control circuit to generate; and a third pulse width changing means for changing a pulse width of the third control signal based on the first clock and outputting the same as the second control signal. A delay element for a backward pulse connected to a state holding unit in a reset state, which is closest to the output side, generates the backward pulse based on the first clock. Yes,
A clock synchronization delay control circuit according to claim 4 of the present invention is configured by cascade-connecting a plurality of forward pulse delay elements, and is controlled by a first control signal synchronized with a first clock to generate the first clock signal. A forward-pulse delay line that propagates forward pulses generated based on the clock of the above, and a plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line. A backward pulse delay line configured by cascade connection, the number of stages corresponding to the number of stages in which the forward pulse has propagated through the forward pulse delay line, and a backward pulse propagated to the backward pulse delay element and output. The forward pulse delay element is connected to the forward pulse delay element and the backward pulse delay element, and is controlled by a second control signal generated from the first control signal to control a stage in which the forward pulse has propagated. A state holding unit for resetting a stage in which the backward pulse has been propagated, and a first stage input state of the first clock and the forward pulse unit delay element. A first pulse width changing unit for changing a pulse width, a state holding unit control circuit for generating a third control signal based on an output state of the first control signal and an output of the backward pulse delay element, A third pulse width changing means for changing a pulse width of a third control signal based on the first clock and outputting the same as the second control signal, wherein the state holding unit is in a reset state Wherein the one closest to the output side among the backward-pulse delay elements connected to generates the backward pulse based on the first clock,
A clock synchronization delay control circuit according to claim 5 of the present invention is configured by cascade-connecting a plurality of forward pulse delay elements, and controlled by a first control signal synchronized with a first clock to generate the first clock signal. A forward-pulse delay line that propagates forward pulses generated based on the clock of the above, and a plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line. A backward pulse delay line configured by cascade connection, the number of stages corresponding to the number of stages in which the forward pulse has propagated through the forward pulse delay line, and a backward pulse propagated to the backward pulse delay element and output. The forward pulse delay element is connected to the forward pulse delay element and the backward pulse delay element, and is controlled by a second control signal generated from the first control signal to control a stage in which the forward pulse has propagated. And a state holding unit for resetting a stage to which the backward pulse has been propagated, and the first clock and the first stage input state of the forward pulse unit delay element. A state holding unit that includes a second pulse width changing unit that changes a pulse width of the control signal, and that generates a third control signal based on the state of the output of the first control signal and the output of the backward pulse delay element; A reset circuit, comprising: a control circuit; and third pulse width changing means for changing the pulse width of the third control signal based on the first clock and outputting the same as the second control signal. The backward pulse delay element connected to the state holding unit which is closest to the output side generates the backward pulse based on the first clock.
[0041]
In the first aspect of the present invention, the first clock is delayed by a first delay time to become a second clock, and a forward pulse based on the second clock propagates through the forward pulse delay line. The propagation of the forward pulse is stopped by the first control pulse synchronized with the first clock, and the set state is designated by the first control pulse or the second control pulse generated based on the first control pulse. The backward pulse propagates through the generated backward pulse unit delay element and is output from the first stage. The pulse width of the first or second control pulse according to the first clock and the input state of the first-stage forward-pulse delay unit, or the first clock and the input state of the backward-pulse delay line. , In either state, the forward and / or backward pulses propagate without splitting.
[0042]
According to the second aspect of the present invention, the pulse width of the forward pulse is changed according to the first clock and the input state of the first-stage forward-pulse unit delay element. The splitting forward pulse is eliminated and does not adversely affect the state holder.
[0043]
According to a third aspect of the present invention, the pulse width of the first control pulse is changed in accordance with the first clock and the input state of the first-stage forward-pulse unit delay element. As a result, the forward pulse does not split, and does not adversely affect the state holding unit.
[0044]
According to claim 4 of the present invention, the pulse width of the second control pulse is changed according to the state of the first clock and the input state of the backward pulse delay line. As a result, the backward pulse is not split, and a normal backward pulse is output.
[0045]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of a clock synchronization delay control circuit according to the present invention. This embodiment is an example provided with a function of preventing the operating frequency band of the STBD from lowering due to the division of the forward pulse.
[0046]
This embodiment is different from the conventional circuit shown in FIG. 22 in that a forward pulse splitting countermeasure circuit 1 is added between the delay monitor 12 and the forward pulse delay line 15. That is, the input external clock ExtCLK is supplied to the receiver 11. It is assumed that the cycle of the external clock is τ. The receiver 11 shapes the waveform of the external clock ExtCLK and outputs the amplified clock CLK. It is assumed that the delay amount in the receiver 2 is Trc. The clock CLK from the receiver 11 is supplied to the delay monitor 12, the control pulse generation circuit 13, and the backward pulse unit delay element 17 of the backward pulse delay line 18.
[0047]
In order to simplify the description of the operation, the delay monitor 12 is set so as to operate with the delay time (Trc + Tdr) with the delay time of the driver 19 as Tdr, and the delay of the forward pulse splitting countermeasure circuit 1 can be ignored. I do. Actually, the delay of the forward pulse division countermeasure circuit 1 is also included in the delay of the delay monitor 12 so as to be (Trc + Tdr). The delay monitor 12 generates the forward pulse FCL by delaying the clock CLK by the time (Trc + Tdr). In the present embodiment, the output of the delay monitor 12 is supplied as a forward pulse FCL 'to the first-stage forward-pulse delay unit 14 of the forward-pulse delay line 15 via the forward-pulse splitting countermeasure circuit 1 described later. It has become.
[0048]
The control pulse generating circuit 13 generates a control pulse P having a pulse width of Wp and an inverted signal / P of the control pulse P at the rising of the clock CLK and supplies the generated control pulse P to the forward pulse unit delay element. Further, the control pulse generation circuit 13 supplies the inversion signal / P to the state holding unit 16 and the forward pulse division countermeasure circuit 1. Note that Wp is set to a value that satisfies (Trc + Tdr)> Wp.
[0049]
The forward pulse delay line 15 is formed by cascade-connecting forward pulse unit delay elements 14. Each forward pulse unit delay element 14 propagates the forward pulse FCL 'from the preceding stage to the subsequent stage when the control pulse P is "L", and outputs "L" when the control pulse P is "H" to output the forward pulse. The propagation of FCL 'is stopped, and the delay line 15 is initialized. The forward pulse FCL ′ propagates through the forward pulse delay line 15 for a period {τ− (Trc + Tdr)} from the start of propagation until the control pulse P becomes “H”.
[0050]
The state holding unit 16 has a plurality of state holding elements 20 connected to the forward-pulse unit delay elements 14 of each stage, respectively, and each state-holding element 20 is connected to the forward-pulse unit delay element 14 of the corresponding stage. The set state or the reset state is set depending on whether or not the forward pulse FCL 'has propagated. That is, the state holding unit 16 stores the propagation state of the forward pulse FCL ', and uses the information to make the propagation time of the backward pulse RCL propagating through the backward pulse delay line 18 equal to the propagation time of the forward pulse FCL'. The backward pulse delay line 18 is controlled in such a manner. Each state holding element 20 takes two types of states, a set state and a reset state, and outputs a control signal Q corresponding to the state to the backward pulse unit delay element 17 of the corresponding stage.
[0051]
The backward pulse unit delay line 18 includes a plurality of backward pulse unit delay elements 17 connected in cascade. Each backward pulse unit delay element 17 is controlled by the state holding element 20 of the corresponding stage. That is, the backward pulse unit delay element 17 controlled by the set state holding element 20 outputs the same logical value as the output of the backward pulse unit delay element 17 to the preceding stage. The backward pulse unit delay element 17 controlled by the state holding element 20 in the reset state outputs the output signal of the receiver 11 to the preceding stage.
[0052]
Note that the state holding elements 20 are all in the reset state in the initial state, and when the control pulse P is “L”, the reset state is left as it is unless the forward pulse FCL ′ propagates to the forward pulse unit delay element 14 of the corresponding stage. When the control pulse P is "L", the set state is established until the stage corresponding to the stage where the forward pulse has propagated. The state holding element 20 is reset when the backward pulse RCL propagates to the backward pulse unit delay element 17 connected when the control pulse P is “H”.
[0053]
The forward pulse splitting prevention circuit 1 prevents splitting of the forward pulse by changing the pulse width of the forward pulse FCL. FIG. 2 is a block diagram showing a specific configuration of the forward pulse split countermeasure circuit 1 in FIG. 1, and FIG. 3 is an operation waveform diagram for explaining the operation.
[0054]
The forward pulse division countermeasure circuit 1 includes a detection circuit 21 and a pulse width adjustment circuit 22, as shown in FIG. The output signal FCL of the delay monitor 12 and the inverted signal / P of the control pulse P are input to the detection circuit 21. As described above, in the conventional examples shown in FIGS. 22 and 25, as shown in FIGS. 3A and 3B, when the forward pulse FCL is at "H", the control pulse / P becomes "L". That is, when the output pulse / P 1 of the control pulse generation circuit 13 is input while the forward pulse FCL is input to the delay line 15, the forward pulse unit delay element 14 is turned on during the period in which the control pulse / P is “L”. Since "L" is output regardless of the logical value of the input signal, the forward pulse is split.
[0055]
Therefore, in the present embodiment, the pulse width of the forward pulse FCL is changed so that the control pulse / P does not become "L" during the "H" period of the forward pulse FCL. That is, the detection circuit 21 outputs, for example, an “L” pulse as the pulse FCLCTL when the control pulse / P 1 is input to the delay line 15 while the forward pulse FCL 1 is being input to the delay line 15. As shown in FIG. 3C, the pulse FCLCTL becomes "L" from when the control pulse / P becomes "L" until the forward pulse FCL becomes "L". The pulse FCLCTL and the forward pulse FCL are supplied to the pulse width adjusting circuit 22.
[0056]
The pulse width adjusting circuit 22 fixes the forward pulse FCL to “L” while the pulse FCLCTL is “L”. As a result, the output signal of the forward pulse anti-split circuit 1, that is, the input forward pulse FCL 'of the forward pulse delay line 15, is fixed to "L" after the control pulse / P is input to the forward pulse delay line 15. You. In this way, the forward pulse FCL is changed in pulse width, and supplies only the forward pulse F1 (see FIG. 26 (e)) necessary for synchronization establishment to the delay line 15, and the forward pulse F2 (FIG. 26) which hinders synchronization establishment. (E)) is prevented from occurring.
[0057]
Next, the operation of the embodiment configured as described above will be described with reference to the waveform diagram of FIG. 4A shows the external clock ExtCLK, FIG. 4B shows the output clock CLK of the receiver 11, FIG. 4C shows the control pulse P, and FIG. 4D shows the forward pulse FCL. 4 (e) shows the forward pulse FCL'1, FIG. 4 (f) shows the backward pulse RCL1, and FIG. 4 (g) shows the internal clock IntCLK.
[0058]
The external clock ExtCLK shown in FIG. 4A is delayed by Trc by the receiver 11 and is input as the clock CLK to the delay monitor 12, the control pulse generation circuit 13, and the backward pulse delay line 18. As shown in FIGS. 4B and 4C, the control pulse generation circuit 13 generates a control pulse P having a pulse width Wp which becomes “H” at the rise of the clock CLK. The delay monitor 12 delays the clock CLK by (Trc + Tdr) to generate a forward pulse FCL (FIG. 4D).
[0059]
The control pulse P from the control pulse generation circuit 13 and its inverted signal / P are input to the forward pulse delay line 15. As shown in FIGS. 4C and 4D, the control pulse P is input to the forward pulse delay line 15 when the forward pulse FCL is "H". That is, in this case, the forward pulse is split as shown in FIG. 26, but in the present embodiment, the pulse portion that causes the forward pulse split is deleted from the forward pulse FCL.
[0060]
The forward pulse FCL is supplied to the forward pulse anti-split circuit 1, and the forward pulse anti-split circuit 1, as shown in FIG. 4E, when the control pulse P becomes "H" during the "H" period of the forward pulse FCL. , The forward pulse FCL ′ in which the level after the rise of the control pulse P is set to “L” is output. The forward pulse FCL ′ propagates through the forward pulse delay line 15 and stops propagating until the control pulse P becomes “H”, that is, {τ− (Trc + Tdr)}.
[0061]
The state holding element 20 is in the set state for the number of stages corresponding to this period {τ- (Trc + Tdr)}, and the backward pulse generated in the backward pulse delay line 18 is the previous stage for the number of stages corresponding to the period {τ- (Trc + Tdr)}. Then, the backward pulse RCL shown in FIG. 4F is output from the backward delay unit delay element 17 in the first stage.
[0062]
In this way, as shown in FIG. 4G, the internal clock IntCLK that satisfies the above equation (1), that is, the internal clock IntCLK synchronized with the external clock ExtCLK with a delay of 2τ is obtained from the driver 19.
[0063]
As described above, in the present embodiment, the forward pulse division countermeasure circuit 1 eliminates a pulse that causes a synchronization error even if the output pulse of the first-stage forward-pulse unit delay element is divided. Therefore, synchronization between the external clock ExtCLK and the internal clock IntCLK is established. This makes it possible to establish synchronization even in a high frequency band where synchronization between the external clock and the internal clock could not be established in the conventional example. Therefore, as a result, the STBD can be operated at a higher frequency.
[0064]
If the same operation is possible, it is apparent that an inverted signal / FCL of the forward pulse FCL or the control pulse P may be used as an input signal of the detection circuit 21 instead of the forward pulse FCL or the control pulse / P. It is.
[0065]
Also, various circuit configurations can be considered as the forward pulse splitting countermeasure circuit 1. FIG. 5 is a circuit diagram showing an example of a specific configuration of the detection circuit 21 and the pulse width adjustment circuit 22 in FIG.
[0066]
In FIG. 5, the detection circuit 21 includes NAND circuits 31 and 32, and the pulse width adjustment circuit 22 includes a NAND circuit 33 and an inverter. A flip-flop is formed by the NAND circuits 31, 32, and the output pulse FCLCTL of the NAND circuits 31, 32 changes to "L" when the control pulse / P becomes "L" during the "H" period of the forward pulse FCL. , Is maintained at "L" until the forward pulse FCL becomes "L", and when the forward pulse FCL becomes "L", it is reset to "H".
[0067]
The forward pulse FCL and the pulse FCLCTL are supplied to the NAND circuit 33. The NAND circuit 33 becomes "L" only when the two inputs are "H", and the output of the NAND circuit 33 is inverted by the inverter circuit 34 and output as the forward pulse FCL '. Thus, the forward pulse FCL 'shown in FIG. 3D can be obtained.
[0068]
The multiplexer 35 shown in FIG. 6 may be used as the pulse width adjustment circuit 22. The multiplexer 35 outputs “L” when the pulse FCLCTL is “L”, and outputs a logical value similar to the logical value of the forward pulse FCL when the pulse FCLCTL is “H”.
[0069]
FIG. 7 is a block diagram showing another embodiment of the present invention. 7, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. This embodiment is also intended to prevent the forward pulse from splitting and prevent the operating frequency band of the STBD from lowering.
[0070]
This embodiment is different from the embodiment of FIG. 1 in that the forward pulse splitting countermeasure circuit 1 is omitted and a forward pulse splitting countermeasure circuit 5 is provided. While the forward pulse splitting prevention circuit 1 of FIG. 1 prevents the forward pulse splitting by changing the pulse width of the forward pulse, the forward pulse splitting preventing circuit 5 controls the forward pulse delay line 15 by the control pulse P. And the pulse width of the inverted signal / P is controlled to prevent pulse splitting.
[0071]
The forward pulse FCL from the delay monitor 12 is supplied directly to the forward pulse delay line 15 and also to the forward pulse division countermeasure circuit 5. The inversion signal / P 2 of the control pulse P is also input to the forward pulse division countermeasure circuit 5. FIG. 8 is an operation waveform diagram for explaining the operation of the forward pulse division countermeasure circuit 5 in FIG.
[0072]
As shown in FIGS. 8A and 8B, when the forward pulse is input to the forward pulse delay line 15 (when the forward pulse FCL = “H”), the control pulses / P 1 and P 2 are delayed. When the input state is input to the line 15 (when the control pulse / P = “L”), the forward pulse split countermeasure circuit 5 outputs the control pulse / P ′ instead of the control pulse / P, and the control pulse P To output a control pulse P '.
[0073]
As shown in FIG. 8 (c), the control pulse / P 'from the forward pulse division countermeasure circuit 5 becomes (after the control pulse / P becomes "L" after the control pulse P is input to the forward pulse delay line 15). ), It stays at "L" until the forward pulse FCL goes to "L". As a result, when the control pulse / P is input to the forward pulse delay line 15 when the forward pulse FCL is "H", the output signal of the forward pulse splitting countermeasure circuit 5, that is, the forward pulse delay line 15 Is fixed at "L".
[0074]
During this time, the forward pulse delay line 15 is in an initialized state, and does not accept the input of the forward pulse FCL. For this reason, it is possible to prevent the forward pulse F2 (FIG. 26 (f)) from being an obstacle to synchronization establishment.
[0075]
Next, the operation of the embodiment configured as described above will be described with reference to the waveform diagram of FIG. 9A shows an external clock ExtCLK, FIG. 9B shows an output clock CLK of the receiver 11, FIG. 9C shows a control pulse P, and FIG. 9D shows a control pulse P '. 9 (e) shows the forward pulse FCL, FIG. 9 (f) shows the output FCL1 of the first-stage forward-pulse unit delay element, and FIG. 9 (g) shows the backward pulse RCL. (H) shows the internal clock IntCLK.
[0076]
As shown in FIGS. 9C and 9E, the control pulse P is input to the forward pulse delay line 15 when the forward pulse FCL is "H". This is a state in which the forward pulse is split as shown in FIG. 26. However, as shown in FIG. 8D, the pulse width of the control pulse P 'is extended by the forward pulse splitting countermeasure circuit 5, so that The forward pulse delay line 15 can be initialized from the generation of the control pulse P to the fall of the forward pulse FCL. Therefore, since no pulse which causes a synchronization error is generated, synchronization between the external clock ExtCLK and the internal clock IntCLK can be established.
[0077]
As described above, in the present embodiment, by using the forward pulse division countermeasure circuit 5, it becomes possible to establish synchronization even in a high frequency band where synchronization between the external clock and the internal clock could not be established in the conventional example. . If the same operation can be performed, the forward pulse FCL and the control pulse / P may be used as input signals of the forward pulse splitting countermeasure circuit 5 instead of the forward pulse FCL and the control pulse / P.
[0078]
Various configurations are conceivable for the forward pulse splitting countermeasure circuit 5 in FIG. FIG. 10 is a circuit diagram showing an example of a specific configuration of the forward pulse division countermeasure circuit 5.
[0079]
FIG. 10 shows an example in which the forward pulse division countermeasure circuit 5 is constituted by NAND circuits 241 and 242 and an inverter 243. A flip-flop is formed by the NAND circuits 241 and 242, and the output pulse of the NAND circuits 241 and 242 changes to "L" when the control pulse / P becomes "L" during the "H" period of the forward pulse FCL. It keeps “L” until the forward pulse FCL becomes “L”, and when the forward pulse FCL becomes “L”, it is reset to “H”. The outputs of the NAND circuits 241 and 242 are output as control pulses / P ', and the inverted signal P is output from the inverter 243. In this way, the forward pulse division countermeasure circuit 5 can be configured by the circuit of FIG.
[0080]
In order to make the delay time between the control pulse P 'and the control pulse / P' coincide, as shown in FIG. 11, a forward pulse split countermeasure circuit in which a delay circuit 244 is added to the circuit of FIG. is there. The delay circuit 244 can also be constituted by the pass gate 245 shown in FIG.
[0081]
FIG. 13 is a block diagram showing another embodiment of the present invention. 13, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. This embodiment is to solve the problem that the external clock and the internal clock cannot be synchronized due to the splitting of the backward pulse.
[0082]
The present embodiment differs from the embodiment of FIG. 1 in that the forward pulse splitting countermeasure circuit 1 is deleted, and the state holding unit control circuit 110 and the backward pulse splitting countermeasure circuit 2 are added. In the present embodiment, the output of the delay monitor 12 is directly supplied to the forward pulse delay line 15. The control pulse / P from the control pulse generation circuit 13 is not supplied to the state holding unit 16 but is supplied to the state holding unit control circuit 110.
[0083]
The state holding unit control circuit 110 has the same configuration as that of the state holding unit control circuit 110 in FIG. 25, and establishes synchronization between the external clock and the internal clock even when the duty of the external clock is large. The state holding section control circuit 110 is supplied with the control pulse / P and the backward pulse RCL from the backward pulse delay line 18.
[0084]
The state holding unit control circuit 110 performs the retreat when the control pulse / P becomes "L" while the retreat pulse RCL is being output from the retreat pulse delay line 18, that is, when the retreat pulse RCL is "H". When the backward pulse RCL outputted from the pulse delay line 18 has been outputted, that is, after it has become "L", an "L" control pulse BPM is generated.
[0085]
When the backward pulse RCL from the backward pulse delay line 18 is “L”, that is, after the backward pulse RCL is output from the backward pulse delay line 18, the state holding unit control circuit 110 outputs the control pulse / P 1. When it becomes "L", a control pulse BPM which becomes "L" is output in synchronization with the control pulse / P. When the output control pulse BPM of the state holding unit control circuit 110 is given to the state holding unit 16, the state holding unit 16 is prevented from entering the reset state R during the output of the backward pulse RCL.
[0086]
In the present embodiment, the control pulse BPM from the state holding unit control circuit 110 is not directly applied to the state holding unit 16 but is supplied to the state holding unit 16 via the backward pulse splitting countermeasure circuit 2. I have. The backward pulse split countermeasure circuit 2 changes the input clock CLK from the receiver 11 to the backward pulse unit delay element 17 from “H” to “H” when there is a possibility that the backward pulse is split, that is, when the state holding unit 16 is reset. When it changes to L ", the pulse width of the output control pulse BPM of the state holding unit control circuit 110 is extended.
[0087]
As a result, the time until the output signal of the receiver 11 to the backward pulse unit delay element 17 when the output of the receiver 11 changes from “H” to “L” is cut off can be lengthened. As a result, when the clock CLK changes from “H” to “L”, the output of the backward pulse unit delay element 17 connected to the reset state holding unit 16 can also change from “H” to “L”. become able to. As a result, splitting of the backward pulse can be prevented.
[0088]
FIG. 14 is a block diagram showing a specific configuration of the backward pulse splitting countermeasure circuit 2 in FIG. FIG. 15 is an operation waveform diagram for explaining the operation.
[0089]
As shown in FIG. 14, the backward pulse division countermeasure circuit 2 includes a detection circuit 41, a pulse generation circuit 42, and a pulse width adjustment circuit 43. The output control pulse BPM of the state holding unit control circuit 110 and the output clock CLK of the receiver 11 are input to the detection circuit 41. The inverted signal of the clock CLK and the control pulse BPM may be input to the detection circuit 41 instead of the clock CLK and the control pulse BPM.
[0090]
The detection circuit 41 generates a pulse D at a timing when the clock CLK changes from “H” to “L” when the backward pulse may be split, that is, when the state holding unit 16 is reset. In the case of, a constant logical value is continuously output. The output D of the detection circuit 41 is input to the pulse generation circuit 42. When the pulse D is input from the detection circuit 41, the pulse generation circuit 42 generates a control pulse BPMCTL used to extend the pulse width of the control pulse BPM. The control pulse BPMCTL is input to the pulse width adjustment circuit 43. The pulse width adjusting circuit 43 outputs the control pulse BPM as it is when the control pulse BPMCTL from the pulse generation circuit 42 is not generated, and outputs the control pulse based on the control pulse BPMCTL when the pulse is generated from the pulse generation circuit 42. The pulse width of the BPM is extended and output.
[0091]
Next, the operation of the backward pulse division countermeasure circuit 2 will be described. The detection circuit 41 is supplied with a control pulse BPM shown in FIG. 15A and an input clock CLK to the backward pulse delay line 18 shown in FIG. 15B. The control pulse BPM becomes "L" from time t4 to time t6, and during that time, the clock CLK changes from "H" to "L" at time t5. As shown in FIG. 15C, no pulse is generated from the detection circuit 41 during a period from when the control pulse BPM becomes “L” at time t4 until the clock CLK becomes “L” at time t5. (D = “H” as shown in FIG. 15C), the output control pulse BPM ′ from the pulse width adjustment circuit 43 outputs the logical value of the control pulse BPM as it is (FIG. 15E).
[0092]
When the control pulse BPM is "L" at time t5, the detection circuit 41 outputs a pulse D when the clock CLK falls (time t5 in FIG. 15C). The detection circuit 41 normally outputs “H”, for example, as shown in FIG. 15C, and the logic value of the clock CLK changes from “H” to “L” when the control pulse BPM is “L”. Then, an “L” pulse is generated.
[0093]
The output D of the detection circuit 41 is input to the pulse generation circuit 42, and the pulse generation circuit 42 outputs a control pulse BPMCTL that falls in synchronization with the pulse D (FIG. 15D). The output control pulse BPM 'of the pulse width adjusting circuit 43 becomes "L" during a period from the time when the control pulse BPM becomes "L" at time t4 until the time when the control pulse BPMCTL becomes "H" at time t7.
[0094]
By controlling the state holding unit 16 with the control pulse BPM ′ instead of the control pulse BPM, the signal for controlling the state holding unit 16 changes from “L” to “L” from the time when the clock CLK changes from “H” to “L”. H ”, and the time required for the input of the backward pulse unit delay element 18 to be switched from the clock CLK to the subsequent unit delay element increases from Δ (t6−t5) to Δ (t7−t5).
[0095]
Δ (t6−t5) is shorter than the delay time of the unit delay element, and the condition for splitting the backward pulse shown in FIG. 28 (from the time when the clock CLK changes from “H” to “L” to the backward pulse unit delay element) 17 is changed from the clock CLK to the output of the subsequent unit delay element and the time until the clock CLK is no longer input to the backward pulse unit delay element 17 becomes short), the state holding unit 16 is in the reset state. Can be lengthened to Δ (t7−t5). Accordingly, the time required for the clock CLK to change from "H" to "L" and the time required until the clock CLK is no longer input to the backward pulse unit delay element 17 can be lengthened. As a result, a change in the logic value of the clock CLK can be transmitted even at a stage where the pulse splits in the related art.
[0096]
Next, the operation of the embodiment configured as described above will be described with reference to the waveform diagram of FIG. 16 (a) shows the control pulse BPM, FIG. 16 (b) shows the output clock CLK of the receiver 11, FIG. 16 (c) shows the control pulse BPM ', and FIG. 16 (d) shows (n-1). FIG. 16 (e) shows the n-th stage forward pulse FCLn-1, FIG. 16 (f) shows the (n + 1) -th stage forward pulse FCLn + 1, and FIG. ) To (i) show control signals Qn-1 to Qn + 1 in (n-1) to (n + 1) stages, respectively, and FIGS. 16 (j) to (l) show control signals in (n-2) to n stages, respectively. The backward pulses RCLn-2 to RCLn are shown.
[0097]
16, the control pulse BPM, the clock CLK, and the forward pulses FCLn-1, FCLn, FCLn + 1 are the same as those shown in FIG. In the present embodiment, the reset timing of the state holding unit 16 is controlled by a control pulse BPM 'shown in FIG. Therefore, the period from the fall of the output clock CLK of the receiver 11 to the time t10 at which the period for resetting the state holding unit 16 ends becomes longer from Δ (t2−t1) to Δ (t10−t1).
[0098]
As a result, the change of the clock CLK from "H" to "L" can be transmitted. Accordingly, a change in the clock CLK from “H” to “L” propagates as indicated by a circled portion in FIG. As shown in FIG. 28 (k), the output RCLn-1 of the backward pulse unit delay element 17 is prevented from becoming "H" instead of becoming the original "L". Disappear. As a result, the pulse division of the internal clock IntCLK shown in FIG. 29 does not occur.
[0099]
As described above, in the present embodiment, the state holding unit 16 that controls the backward pulse delay line 18 is controlled by the backward pulse division countermeasure circuit 2, thereby preventing the backward pulse from being split and allowing the external clock ExtCLK to be synchronized with the external clock ExtCLK. Reliable synchronization with the internal clock IntCLK can be achieved.
[0100]
By the way, in an actual application of the embodiment of FIG. 13, arbitrary circuits 3 and 4 may be added between the receiver 11 and the backward pulse unit delay element 17 as shown in FIG. When the input clock CLK to the backward pulse unit delay element 17 and the control pulse BPM of the state holding unit control circuit 110 are in the states shown in FIGS. 28A and 28B, the clock CLK becomes the backward pulse unit. As long as the period of input to the delay element 17 can be extended, clocks such as the clocks CLK1 and CLK2 in FIG. 17 may be used in place of the clock CLK.
[0101]
By the way, various configurations can be considered as the backward pulse splitting countermeasure circuit 2 in FIG. FIG. 18 is a circuit diagram showing an example of a specific configuration of the detection circuit 41, the pulse generation circuit 42, and the pulse width adjustment circuit 43 in FIG.
[0102]
The detection circuit 41 includes NAND circuits 51, 52, 55, 57, a NOR circuit 53, and inverters 54, 56. The pulse generation circuit 42 includes NAND circuits 58, 59, 512, inverters 510, 513, and a delay circuit 511. The pulse width of the control pulse BPMCTL is determined by the delay time of the delay circuit 511. The pulse width adjustment circuit 43 includes a NAND circuit 514 and an inverter 515.
[0103]
The NAND circuit 55 and the inverter 56 and the NAND circuit 514 and the inverter 515 can be replaced with a multiplexer 516 shown in FIG. When replacing the NAND circuit 55 and the inverter 56 with the multiplexer 516, the output signal of the NAND circuit 51 is supplied to one input IN of the multiplexer 516, and the output signal of the inverter 54 is supplied as the control input CTL. When replacing the NAND circuit 514 and the inverter 515 with the multiplexer 516, the control pulse BPM may be supplied to one input IN and the control pulse BPMCTL may be supplied to the control input CTL.
[0104]
FIG. 20 is a block diagram showing another embodiment of the present invention. 20, the same components as those in FIGS. 1 and 13 are denoted by the same reference numerals, and description thereof will be omitted. This embodiment is for simultaneously preventing the forward pulse and the backward pulse from being split.
[0105]
In this embodiment, a forward pulse split countermeasure circuit 1 and a backward pulse split countermeasure circuit 2 are provided. In the embodiment configured as described above, the forward pulse splitting prevention circuit 1 prevents the forward pulse splitting, and the backward pulse splitting preventing circuit 2 prevents the backward pulse splitting. The forward pulse splitting countermeasure circuit 1 changes the pulse width of the forward pulse FCL, and the backward pulse splitting countermeasure circuit 2 changes the control pulse BPM 'for controlling the state holding section 16, and the forward pulse splitting countermeasure. The circuit 1 and the backward pulse splitting countermeasure circuit 2 can be controlled independently of each other.
[0106]
In this way, the forward pulse splitting countermeasure circuit 1 and the backward pulse splitting countermeasure circuit 2 can prevent splitting of the forward pulse and the backward pulse.
[0107]
As described above, in the present embodiment, the forward pulse and the backward pulse can be prevented from splitting at the same time, and the synchronization between the external clock ExtCLK and the internal clock IntCLK can be reliably achieved.
[0108]
FIG. 21 is a block diagram showing another embodiment of the present invention. In FIG. 21, the same components as those in FIGS. 7 and 13 are denoted by the same reference numerals, and description thereof will be omitted. This embodiment is also for simultaneously preventing the forward pulse and the backward pulse from splitting.
[0109]
In the present embodiment, a forward pulse split countermeasure circuit 5 and a backward pulse split countermeasure circuit 2 are provided. Also in the embodiment configured as described above, the forward pulse splitting prevention circuit 5 prevents the forward pulse splitting, and the backward pulse splitting preventing circuit 2 prevents the backward pulse splitting. The forward pulse anti-split circuit 5 changes the pulse width of the control pulses P and / P for controlling the forward pulse delay line 15, and the backward pulse anti-split circuit 2 controls the state of the control pulse BPM '. The forward pulse splitting countermeasure circuit 5 and the backward pulse splitting countermeasure circuit 2 can be controlled independently of each other.
[0110]
In this way, the forward pulse split countermeasure circuit 5 and the backward pulse split countermeasure circuit 2 can prevent splitting of the forward pulse and the backward pulse.
[0111]
As described above, also in the present embodiment, the forward pulse and the backward pulse can be prevented from being split at the same time, and the synchronization between the external clock ExtCLK and the internal clock IntCLK can be reliably achieved.
[0112]
【The invention's effect】
As described above, according to the present invention, there is an effect that the forward pulse and the backward pulse are prevented from splitting, and synchronization can be reliably established.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a clock synchronization delay control circuit according to the present invention.
FIG. 2 is a block diagram showing a forward pulse split countermeasure circuit 1 in FIG. 1;
FIG. 3 is a waveform chart for explaining the operation of FIG. 2;
FIG. 4 is a waveform chart for explaining the operation of the embodiment of FIG. 1;
FIG. 5 is a circuit diagram showing a specific configuration of a forward pulse division countermeasure circuit 1.
FIG. 6 is a circuit diagram replacing a part of FIG. 5;
FIG. 7 is a block diagram showing another embodiment of the present invention.
8 is a waveform chart for explaining the operation of the forward pulse division countermeasure circuit 5 in FIG.
FIG. 9 is a waveform chart for explaining the operation of the embodiment of FIG. 7;
FIG. 10 is a circuit diagram showing a specific configuration of a forward pulse division countermeasure circuit 5.
FIG. 11 is a circuit diagram showing a modification of FIG. 10;
FIG. 12 is a circuit diagram replacing a part of FIGS. 10 and 11;
FIG. 13 is a block diagram showing another embodiment of the present invention.
FIG. 14 is a block diagram showing a backward pulse division countermeasure circuit 2 in FIG. 13;
FIG. 15 is a waveform chart for explaining the operation of FIG. 14;
FIG. 16 is a waveform chart for explaining the operation of the embodiment in FIG. 13;
FIG. 17 is a block diagram showing a modification of FIG. 13;
18 is a circuit diagram showing a specific configuration of the backward pulse splitting countermeasure circuit 2 of FIG.
FIG. 19 is a circuit diagram in which a part of FIG. 18 is replaced.
FIG. 20 is a block diagram showing another embodiment of the present invention.
FIG. 21 is a block diagram showing another embodiment of the present invention.
FIG. 22 is a block diagram showing a conventional clock synchronization delay control circuit.
FIG. 23 is a waveform chart for explaining the operation of the conventional example.
FIG. 24 is a block diagram for explaining the operation of the conventional example.
FIG. 25 is a block diagram showing another conventional example.
FIG. 26 is a waveform chart for explaining a problem of the conventional example.
FIG. 27 is a waveform chart for explaining a problem of the conventional example.
FIG. 28 is a waveform chart for explaining a problem of the conventional example.
FIG. 29 is a waveform chart for explaining a problem of the conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Forward pulse division countermeasure circuit, 11 ... Receiver, 12 ... Delay monitor, 13 ... Control pulse generation circuit, 14 ... Forward pulse unit delay element, 15 ... Forward pulse delay line, 16 ... State holding part, 17 ... Retreat Unit delay element for pulse, 18 delay line for backward pulse, 19 driver, 20 state holding element

Claims

複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、
前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、
前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、
前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記前進パルスのパルス幅を変更する第１のパルス幅変更手段とを具備し、
リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするクロック同期遅延制御回路。A forward pulse which is constituted by cascading a plurality of forward pulse delay elements and is controlled by a first control signal synchronized with a first clock to propagate a forward pulse generated based on the first clock. A delay line for
A plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line are configured by cascade connection, and the forward pulse propagates through the forward-pulse delay line. A backward pulse delay line that propagates a backward pulse to the backward pulse delay element and outputs the backward pulse by the number of stages corresponding to the number of stages,
The forward pulse delay element and the backward pulse delay element are connected to each other, and are controlled by the first control signal to set the stage in which the forward pulse has been propagated and to cause the backward pulse to propagate. A state holding unit for resetting the reset stage to a reset state,
Based on the input state of the first stage of the first clock and the forward pulse delay element, and a first pulse width changing means for changing the pulse width of the forward pulse,
A clock synchronization delay, wherein a backward pulse delay element connected to the state holding unit in a reset state, which is closest to the output side, generates the backward pulse based on the first clock. Control circuit.

複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、
前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、
前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、
前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記第１の制御信号のパルス幅を変更する第２のパルス幅変更手段を具備し、
リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするクロック同期遅延制御回路。A forward pulse which is constituted by cascading a plurality of forward pulse delay elements and is controlled by a first control signal synchronized with a first clock to propagate a forward pulse generated based on the first clock. A delay line for
A plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line are configured by cascade connection, and the forward pulse propagates through the forward-pulse delay line. A backward pulse delay line that propagates a backward pulse to the backward pulse delay element and outputs the backward pulse by the number of stages corresponding to the number of stages,
The forward pulse delay element and the backward pulse delay element are connected to each other, and are controlled by the first control signal to set the stage in which the forward pulse has been propagated and to cause the backward pulse to propagate. A state holding unit for resetting the reset stage to a reset state,
A second pulse width changing unit configured to change a pulse width of the first control signal based on an input state of the first clock and a first stage of the forward pulse unit delay element;
A clock synchronization delay, wherein a backward pulse delay element connected to the state holding unit in a reset state, which is closest to the output side, generates the backward pulse based on the first clock. Control circuit.

複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、
前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、
前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号から生成される第２の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、
前記第１の制御信号と前記後退パルス用遅延素子の出力の状態に基づいて第３の制御信号を生成する状態保持部制御回路と、
前記第３の制御信号のパルス幅を前記第１のクロックに基づいて変更して前記第２の制御信号として出力する第３のパルス幅変更手段とを具備し、
リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするクロック同期遅延制御回路。A forward pulse which is constituted by cascading a plurality of forward pulse delay elements and is controlled by a first control signal synchronized with a first clock to propagate a forward pulse generated based on the first clock. A delay line for
A plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line are configured by cascade connection, and the forward pulse propagates through the forward-pulse delay line. A backward pulse delay line that propagates a backward pulse to the backward pulse delay element and outputs the backward pulse by the number of stages corresponding to the number of stages,
The delay element for the forward pulse and the delay element for the backward pulse are connected to each other, and are controlled by a second control signal generated from the first control signal to set a stage in which the forward pulse has propagated to a set state. And a state holding unit that resets the stage in which the backward pulse has been propagated,
A state holding unit control circuit that generates a third control signal based on the state of the output of the first control signal and the output of the backward pulse delay element ;
A third pulse width changing unit that changes a pulse width of the third control signal based on the first clock and outputs the third control signal as the second control signal ;
A clock synchronization delay, wherein a backward pulse delay element connected to the state holding unit in a reset state, which is closest to the output side, generates the backward pulse based on the first clock. Control circuit.

複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、
前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、
前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号から生成される第２の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、
前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記前進パルスのパルス幅を変更する第１のパルス幅変更手段と、
前記第１の制御信号と前記後退パルス用遅延素子の出力の状態に基づいて第３の制御信号を生成する状態保持部制御回路と、
前記第３の制御信号のパルス幅を前記第１のクロックに基づいて変更して前記第２の制御信号として出力する第３のパルス幅変更手段とを具備し、
リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするクロック同期遅延制御回路。A forward pulse which is constituted by cascading a plurality of forward pulse delay elements and is controlled by a first control signal synchronized with a first clock to propagate a forward pulse generated based on the first clock. A delay line for
A plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line are configured by cascade connection, and the forward pulse propagates through the forward-pulse delay line. A backward pulse delay line that propagates a backward pulse to the backward pulse delay element and outputs the backward pulse by the number of stages corresponding to the number of stages,
The delay element for the forward pulse and the delay element for the backward pulse are connected to each other, and are controlled by a second control signal generated from the first control signal to set a stage in which the forward pulse has propagated to a set state. And a state holding unit that resets the stage in which the backward pulse has been propagated,
First pulse width changing means for changing a pulse width of the forward pulse based on the first clock and an input state of a first stage of the forward pulse unit delay element;
A state holding unit control circuit that generates a third control signal based on the state of the output of the first control signal and the output of the backward pulse delay element;
A third pulse width changing unit that changes a pulse width of the third control signal based on the first clock and outputs the third control signal as the second control signal;
A clock synchronization delay, wherein a backward pulse delay element connected to the state holding unit in a reset state, which is closest to the output side, generates the backward pulse based on the first clock. Control circuit.

複数の前進パルス用遅延素子を縦続接続して構成し、第１のクロックに同期した第１の制御信号に制御されて、前記第１のクロックに基づいて生成された前進パルスを伝播する前進パルス用遅延線と、A forward pulse that is configured by cascade-connecting a plurality of forward pulse delay elements and that is controlled by a first control signal synchronized with a first clock to propagate a forward pulse generated based on the first clock. A delay line for
前記前進パルス用遅延線の前記複数の前進パルス用遅延素子に対応して設けられた複数の後退パルス用遅延素子を縦続接続して構成し、前記前進パルスが前記前進パルス用遅延線を伝播した段数に対応する段数分だけ、後退パルスを前記後退パルス用遅延素子に伝播させて出力する後退パルス用遅延線と、  A plurality of backward-pulse delay elements provided corresponding to the plurality of forward-pulse delay elements of the forward-pulse delay line are configured by cascade connection, and the forward pulse propagates through the forward-pulse delay line. For the number of stages corresponding to the number of stages, a backward pulse delay line that propagates and outputs a backward pulse to the backward pulse delay element,
前記前進パルス用遅延素子と前記後退パルス用遅延素子とに接続され、前記第１の制御信号から生成される第２の制御信号によって制御されて、前記前進パルスが伝播された段をセット状態にすると共に、前記後退パルスが伝播された段をリセット状態にする状態保持部と、  The delay element for the forward pulse and the delay element for the backward pulse are connected to each other, and are controlled by a second control signal generated from the first control signal to set a stage where the forward pulse has been propagated to a set state. And a state holding unit that resets the stage in which the backward pulse has been propagated,
前記第１のクロックと前記前進パルス用単位遅延素子の初段の入力状態に基づいて、前記第１の制御信号のパルス幅を変更する第２のパルス幅変更手段を具備し、  A second pulse width changing unit configured to change a pulse width of the first control signal based on an input state of the first clock and a first stage of the forward pulse unit delay element;
前記第１の制御信号と前記後退パルス用遅延素子の出力の状態に基づいて第３の制御信号を生成する状態保持部制御回路と、  A state holding unit control circuit that generates a third control signal based on the state of the first control signal and the state of the output of the backward pulse delay element;
前記第３の制御信号のパルス幅を前記第１のクロックに基づいて変更して前記第２の制御信号として出力する第３のパルス幅変更手段とを具備し、  Third pulse width changing means for changing the pulse width of the third control signal based on the first clock and outputting the second control signal as the second control signal;
リセット状態になっている状態保持部に接続された後退パルス用遅延素子のうち最も出力側に近いものが、前記第１のクロックに基づいて前記後退パルスを生成することを特徴とするクロック同期遅延制御回路。  A clock synchronization delay characterized in that a backward pulse delay element connected to a state holding unit in a reset state, which is closest to the output side, generates the backward pulse based on the first clock. Control circuit.

前記第１又は第２のパルス幅変更手段は、前記前進パルスが前記前進パルス用遅延線に入力しているときに前記第１の制御信号によって前記前進パルス用遅延線の初期化が行われる場合には、前記前進パルス又は前記第１の制御信号のパルス幅を変更することを特徴とする請求項１、２、４及び５のいずれか１つに記載のクロック同期遅延制御回路。 The first or second pulse width changing unit may be configured to initialize the forward pulse delay line by the first control signal while the forward pulse is being input to the forward pulse delay line. 6. The clock synchronization delay control circuit according to claim 1, wherein a pulse width of the forward pulse or the first control signal is changed.

前記第３のパルス幅変更手段は、前記第２の制御信号によって前記状態保持部がリセット状態に設定される場合において、前記後退パルス用単位遅延素子の入力信号の論理値が変化したときに、前記第３の制御信号のパルス幅を変更して前記第２の制御信号を生成することを特徴とする請求項３乃至５のいずれか１つに記載のクロック同期遅延制御回路。 The third pulse width changing unit , when the state holding unit is set to the reset state by the second control signal, when a logical value of an input signal of the backward pulse unit delay element changes, The clock synchronization delay control circuit according to any one of claims 3 to 5, wherein the second control signal is generated by changing a pulse width of the third control signal.

前記前進パルスは、前記第１のクロックを第１の遅延時間だけ遅らせて生成され、
前記前進パルス用遅延線は、前記第１の制御信号で制御されて、前記前進パルスを前記第１のクロックの周期と前記第１の遅延時間との差だけ遅延させることを特徴とする請求項１乃至７のいずれか１つに記載のクロック同期遅延制御回路。The forward pulse is generated by delaying the first clock by a first delay time,
The delay line for the forward pulse is controlled by the first control signal to delay the forward pulse by a difference between a cycle of the first clock and the first delay time. 8. The clock synchronization delay control circuit according to any one of 1 to 7.