JP3578313B2 - デジタル信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、テレビジョン信号やパソコン信号等の各種の画像信号を縮小もしくは拡大してアスペクトを変換するためのデジタル信号処理回路に係り、特に、回路規模の小型化や制御の簡略化に好適なデジタル信号処理回路に関する。
【０００２】
【従来の技術】
ディスプレイ装置やテレビジョン受像機等において、画像信号を表示するに際してその画像信号を縮小もしくは拡大することにより、アスペクトを変換して表示することが行われている。アスペクト変換手段の１つとして、デジタル信号処理回路が用いられる。
【０００３】
図７は、画像を水平方向に縮小する場合の従来のデジタル信号処理回路の一例を示すブロック図である。一般的に、画像の縮小は、入力データをメモリに蓄積する際、必要なデータを選択して書き込み、その書き込まれたデータを連続的に読み出すことで実現する。
このため、水平方向に縮小する場合には、入力データを必要なデータに変換する補間演算回路、データを蓄積するラインメモリ、補間演算するための係数生成回路、及び、メモリへの選択的な書き込みと読み出しを制御するための制御回路が必要となる。
【０００４】
ここでは、簡略化のため、画像データを補間する方法として、２点の直線補間を例として説明することとする。
図７において、このデジタル信号処理回路は、補間演算部ａ，メモリ部ｂ，補間係数生成部ｃを備える。まず、入力された画像データは、補間演算部ａに入力される。２点補間では、現データと、１クロック分遅延した前データとの間で補間演算を行うため、画像データは、現データＤｎとして、乗算器２及び１クロック遅延するためのＤフリップフロップ（ＤＦＦ）１に入力される。ＤＦＦ１より出力されたデータは前データＤｎ−１ として、乗算器３に入力される。
【０００５】
乗算器２，３において入力されたデータに乗算する係数は、後述する補間係数生成部ｃによって生成され、補間演算部ａに入力される。即ち、補間係数生成部ｃが生成する係数ｋは、減算器５及び乗算器２に入力される。この例では、補間演算部ａに入力される画像データに対する補間位相の間隔を“３２”として説明することとする。乗算器２は、ｋ／３２をその乗算の係数とする。減算器５は、３２−ｋを演算し、これを乗算器３に入力する。乗算器３は、（３２−ｋ）／３２をその乗算の係数とする。加算器４は、乗算器２，３の出力を加算すして、補間データをＤｎ’を生成する。補間データＤｎ’は次式により得られることになる。
【０００６】
Ｄｎ’＝Ｄｎ×（ｋ／３２）＋Ｄｎ−１ ×｛（３２−ｋ）／３２｝ …（１）
【０００７】
補間データＤｎ’は、メモリ部ｂを構成するラインメモリ６に供給される。画像の縮小の場合には、ラインメモリ６の入力側では、必要なデータのみを選択して書き込む必要があり、補間係数生成部ｃにおいて生成したライトイネーブルＷＥ（書き込み制御信号）に従って、ラインメモリ６にデータを書き込むように制御する。そして、ラインメモリ６の出力側では、書き込んだデータを連続的に読み出すような制御を行うことにより、入力データＤｎに対して、縮小した補間データＤｎ’を得ることができる。即ち、この構成では、補間係数生成部ｃが、ラインメモリ６への選択的な書き込みと読み出しを制御するための制御回路としても動作している。
【０００８】
次に、補間演算の係数ｋ及びライトイネーブルＷＥを生成する補間係数生成部ｃについて説明する。ここでは一例として、２／３倍の縮小について、図８のタイミング図を用いてその動作を説明する。
【０００９】
補間係数生成部ｃには一例として８ビットの縮小率データ（画素数変換率）が入力される。縮小率が２／３のとき、初期設定として、縮小率データを“４８”に設定する。なお、縮小率データ４８は、３２×３／２より得られるものである。補間係数生成部ｃ中の切換制御回路１１は、ＤＦＦ１０より入力された値に応じて切換回路８を切換制御する。そこで、初期設定として、まず、切換回路８が端子Ｂを選択するように、ＤＦＦ１０の出力値を０としておく。
【００１０】
縮小率データ４８は、加算器７に入力され、ＤＦＦ１０の出力と加算される。加算器７の出力は切換回路８の端子Ｂに入力される。切換回路８の端子ＡにはＤＦＦ１０の出力が入力され、切換回路８は、切換制御回路１１による制御に応じて端子Ａ，Ｂへの入力を選択的に減算器９に入力する。減算器９は入力された値より３２を減じて、ＤＦＦ１０に入力する。ＤＦＦ１０の出力は、切換制御回路１１及び加算器７に入力される。また、ＤＦＦ１０の出力の下位５ビットは、係数ｋとして補間演算部ａに入力される。
【００１１】
ここで、切換制御回路１１は、ＤＦＦ１０の出力が３２未満のとき、切換回路８が端子Ｂを選択するように、また、ＤＦＦ１０の出力が３２以上のとき、切換回路８が端子Ａを選択するように、切換回路８を制御する。なお、画像データを水平方向に縮小する際、１ライン毎に上記の初期設定を行うようにする。
【００１２】
このような構成において、回路各部に図８（ａ）に示すクロックを供給するものとすると、初期設定後の１クロック目では、図８（ｂ），（ｃ）に示すように、減算器９の出力は１６、ＤＦＦ１０の出力は０となる。次の２クロック目では、減算器９の出力がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は１６となる。加算器７によって４８＋１６＝６４が得られ、減算器９によって６４−３２＝３２が得られるので、減算器９の出力は３２となる。図８（ｄ）は切換制御回路１１より出力されるライトイネーブルＷＥ、図８（ｅ）は補間演算部ａに入力する係数ｋを示している。
【００１３】
図８（ｆ）は補間演算部ａへの入力データ（画像データ）を示している。係数ｋが１６である２クロック目では、補間データＤｎ’は、図８（ｇ）に示すように、入力データＤｎ−１ とＤｎとの間、３２間隔における１６の位置に得られることとなる。切換制御回路１１の入力（即ち、ＤＦＦ１０に出力）が３２未満であれば、図８（ｄ）に示すライトイネーブルＷＥがハイとなり、得られた補間データＤｎ’はラインメモリ６にデータＰ１として書き込まれる。
【００１４】
さらに次の３クロック目では、減算器９の出力３２がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は３２となる。ＤＦＦ１０の出力が３２以上であるので、切換回路８は端子Ａを選択し、減算器９の出力は０、係数ｋは０となる。ＤＦＦ１０の出力が３２以上であると、図８（ｄ）に示すライトイネーブルＷＥがローとなり、得られた補間データをラインメモリ６に書き込まない。図８（ｈ）には、破線の○にて補間データをラインメモリ６に書き込まないことを示しており、この補間データが次のクロックの時点でラインメモリ６にデータＰ２として書き込まれる。なお、加算器７によってＤＦＦ１０の出力と縮小率データ４８とを加算するのは、前回の補間位置から次の補間位置を算出するためである。
【００１５】
このようにして、補間演算部ａに入力する係数ｋを得るためのデータであるＤＦＦ１０の出力を縮小率データの入力側へと巡回させることによって、図８（ｅ）に示すように係数ｋを順次生成し、また、図８（ｄ）に示すようにライトイネーブルＷＥを生成する。これによって、補間演算部ａとメモリ部ｂを制御する。図８（ｈ）に示すように書き込まれたラインメモリ６への書き込みデータＰ１，Ｐ２，Ｐ３…は、図８（ｉ）に示すように連続的に読み出され、元の画像データに対して縮小した画像データとすることができる。
【００１６】
【発明が解決しようとする課題】
以上説明した従来の構成においては、入力画像が図９（ａ）のとき、出力画像は図９（ｂ）のような縮小画像となる。これは、画像全体として均一に縮小したものである。近年のテレビジョン受像機やフラットパネル等のディスプレイ表示装置においては、入力画像を均一に縮小するモードだけでなく、アスペクト比１６：９のワイド画面を有効活用するため、図１０（ａ）に示すような画像を視覚上非直線的（非線形）に表示するモードも備えている。なお、図１０（ｂ）， （ｃ）に表示画像の縮小率変化の例を示している。
【００１７】
このような非直線的なデジタル信号処理を図７に示す従来の構成で実現することは一般的には困難である。それを実現するためには、補間係数生成部ｃに入力する縮小率データを上記の“４８”のように固定ではなく、縮小率データを適宜に変化させることが必要となる。すると、その変化する縮小率データをＲＯＭ等のデータテーブルに設定しなければならず、回路規模が大きくなり、また、高価になって実現が難しい。
【００１８】
本発明はこのような問題点に鑑みなされたものであり、簡単な回路構成で画像データを非線形変換することができるデジタル信号処理回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、入力された画像データにデジタル信号処理を施すデジタル信号処理回路において、前記画像データと補間係数とを演算して補間画素を生成する補間演算部（ａ）と、前記補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部（ｂ）と、前記メモリ部への画像データの書き込みを制御するメモリ制御回路（ｃ，１１）と、前記補間演算部による画素数変換率を表す第１のデータに前記補間係数を表す第２のデータを加算して、前記補間係数を表す第２のデータを新たに生成する巡回型の補間係数生成部（ｃ）と、前記メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第３のデータを生成し、前記第１のデータに前記第３のデータを加算して前記第１のデータを新たに生成する倍率加算データ生成部（ｄ）とを有し、
前記倍率加算データ生成部として、
（Ａ）前記非線形特性を決定するためのデータの１つであり、画面の水平方向の縮小率変化を示す放物線波形の頂点の水平方向の位置を決める第１の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と、前記非線形特性を決定するためのデータの他の１つであり、前記放物線波形の高さを決める第２の設定値とを乗算する乗算器と、
前記乗算器の出力が入力される第１のＤフリップフロップと、
前記第１のＤフリップフロップの出力と他の入力とを加算する第１の加算器と、
前記第１の加算器の出力が入力され、前記他の入力として前記第１の加算器へと出力する第２のＤフリップフロップと、
前記第１のデータと前記第１の加算器の出力より得た前記第３のデータとを加算する第２の加算器とを備える構成と、
（Ｂ）前記非線形特性を決定するための１つのデータである第１の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と前記非線形特性を決定するための他の１つのデータである第２の設定値とを乗算する乗算器と、
前記乗算器の出力と、前記アドレスカウンタの最上位ビットと、前記非線形特性を決定するためのさらに他の１つのデータである第３の設定値とが入力され、この第３の設定値に応じて、前記乗算器の出力のみもしくは前記乗算器の出力と前記アドレスカウンタの最上位ビットとを合成して出力するカウンタデコーダと、
前記カウンタデコーダの出力と他の入力とを加算する第１の加算器と、
前記第１の加算器の出力が入力され、前記他の入力として前記第１の加算器へと出力するＤフリップフロップと、
前記カウンタデコーダの出力と前記Ｄフリップフロップの出力とを前記第３の設定値に応じて選択し、前記第３のデータとして出力する切換回路と、
前記第１のデータと前記第３のデータとを加算する第２の加算器とを備える構成を提供するものである。
【００２０】
【発明の実施の形態】
以下、本発明のデジタル信号処理回路について、添付図面を参照して説明する。図１は本発明のデジタル信号処理回路の第１実施例を示すブロック図、図２は本発明のデジタル信号処理回路の第１実施例の動作を説明するためのタイミング図、図３は本発明のデジタル信号処理回路の第２実施例を示すブロック図、図４は図３中のカウンタデコーダ２１の具体的構成の一例を示すブロック図、図５及び図６は本発明のデジタル信号処理回路の第２実施例の動作を説明するためのタイミング図である。なお、図１，図３において、図７と同一部分には同一符号が付してある。
【００２１】
＜第１実施例＞
図１において、本発明のデジタル信号処理回路は、補間演算部ａ，メモリ部ｂ，補間係数生成部ｃ，倍率加算データ生成部ｄを備える。本発明は、倍率加算データ生成部ｄを新たに設けたことが特徴である。ここでも、簡略化のため、画像データを補間する方法として、２点の直線補間を例として説明することとする。
【００２２】
まず、入力された画像データは、補間演算部ａに入力される。２点補間では、現データと、１クロック分遅延した前データとの間で補間演算を行うため、画像データは、現データＤｎとして、乗算器２及び１クロック遅延するためのＤフリップフロップ（ＤＦＦ）１に入力される。ＤＦＦ１より出力されたデータは前データＤｎ−１ として、乗算器３に入力される。
【００２３】
乗算器２，３において入力されたデータに乗算する係数は、後述する補間係数生成部ｃによって生成され、補間演算部ａに入力される。即ち、補間係数生成部ｃが生成する係数ｋは、減算器５及び乗算器２に入力される。この例では、補間演算部ａに入力される画像データに対する補間位相の間隔を“３２”として説明することとする。乗算器２は、ｋ／３２をその乗算の係数とする。減算器５は、３２−ｋを演算し、これを乗算器３に入力する。乗算器３は、（３２−ｋ）／３２をその乗算の係数とする。加算器４は、乗算器２，３の出力を加算すして、補間データをＤｎ’を生成する。補間データＤｎ’は次式により得られることになる。
【００２４】
Ｄｎ’＝Ｄｎ×（ｋ／３２）＋Ｄｎ−１ ×｛（３２−ｋ）／３２｝ …（２）
【００２５】
補間データＤｎ’は、メモリ部ｂを構成するラインメモリ６に供給される。画像の縮小の場合には、ラインメモリ６の入力側では、必要なデータのみを選択して書き込む必要があり、補間係数生成部ｃにおいて生成したライトイネーブルＷＥ（書き込み制御信号）に従って、ラインメモリ６にデータを書き込むように制御する。そして、ラインメモリ６の出力側では、書き込んだデータを連続的に読み出すような制御を行うことにより、入力データＤｎに対して、縮小した補間データＤｎ’を得ることができる。即ち、この構成では、補間係数生成部ｃが、ラインメモリ６への選択的な書き込みと読み出しを制御するための制御回路としても動作している。
【００２６】
次に、補間演算の係数ｋ及びライトイネーブルＷＥを生成する補間係数生成部ｃについて説明する。ここでは一例として、２／３倍の縮小について、図２のタイミング図を用いてその動作を説明する。
【００２７】
補間係数生成部ｃには、後に詳述する倍率加算データ生成部ｄより出力された縮小率データ（画素数変換率）が入力される。倍率加算データ生成部ｄの加算器１７には一例として８ビットの縮小率データ“４８”が入力され、この縮小率データ４８に後述する縮小率加算データを加えたものが新たな縮小率データとなって補間係数生成部ｃに入力される。縮小率が２／３のとき、初期設定として、縮小率データを４８に設定する。なお、縮小率データ４８は、３２×３／２より得られるものである。補間係数生成部ｃ中の切換制御回路１１は、ＤＦＦ１０より入力された値に応じて切換回路８を切換制御する。そこで、初期設定として、まず、切換回路８が端子Ｂを選択するように、ＤＦＦ１０の出力値を０としておく。
【００２８】
縮小率データは、加算器７に入力され、ＤＦＦ１０の出力と加算される。加算器７の出力は切換回路８の端子Ｂに入力される。切換回路８の端子ＡにはＤＦＦ１０の出力が入力され、切換回路８は、切換制御回路１１による制御に応じて端子Ａ，Ｂへの入力を選択的に減算器９に入力する。減算器９は入力された値より３２を減じて、ＤＦＦ１０に入力する。ＤＦＦ１０の出力は、切換制御回路１１及び加算器７に入力される。また、ＤＦＦ１０の出力の下位５ビットは、係数ｋとして補間演算部ａに入力される。
【００２９】
ここで、切換制御回路１１は、ＤＦＦ１０の出力が３２未満のとき、切換回路８が端子Ｂを選択するように、また、ＤＦＦ１０の出力が３２以上のとき、切換回路８が端子Ａを選択するように、切換回路８を制御する。なお、画像データを水平方向に縮小する際、１ライン毎に上記の初期設定を行うようにする。
【００３０】
このような構成において、回路各部に図２（ａ）に示すクロックを供給するものとすると、初期設定後の１クロック目では、図２（ｂ），（ｃ）に示すように、減算器９の出力は１６、ＤＦＦ１０の出力は０となる。次の２クロック目では、減算器９の出力がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は１６となる。加算器７によって４８＋１６＝６４が得られ、減算器９によって６４−３２＝３２が得られるので、減算器９の出力は３２となる。図２（ｄ）は切換制御回路１１より出力されるライトイネーブルＷＥ、図２（ｅ）は補間演算部ａに入力する係数ｋを示している。
【００３１】
図２（ｊ）は補間演算部ａへの入力データ（画像データ）を示している。係数ｋが１６である２クロック目では、補間データＤｎ’は、図２（ｋ）に示すように、入力データＤｎ−１ とＤｎとの間、３２間隔における１６の位置に得られることとなる。切換制御回路１１の入力（即ち、ＤＦＦ１０に出力）が３２未満であれば、図２（ｄ）に示すライトイネーブルＷＥがハイとなり、得られた補間データＤｎ’はラインメモリ６にデータＰ１として書き込まれる。
【００３２】
さらに次の３クロック目では、減算器９の出力３２がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は３２となる。ＤＦＦ１０の出力が３２以上であるので、切換回路８は端子Ａを選択し、減算器９の出力は０、係数ｋは０となる。ＤＦＦ１０の出力が３２以上であると、図２（ｄ）に示すライトイネーブルＷＥがローとなり、得られた補間データをラインメモリ６に書き込まない。図２（ｌ）には、破線の○にて補間データをラインメモリ６に書き込まないことを示しており、この補間データが次のクロックの時点でラインメモリ６にデータＰ２として書き込まれる。なお、加算器７によってＤＦＦ１０の出力と縮小率データ４８とを加算するのは、前回の補間位置から次の補間位置を算出するためである。
【００３３】
このようにして、補間演算部ａに入力する係数ｋを得るためのデータであるＤＦＦ１０の出力を縮小率データの入力側へと巡回させることによって、図２（ｅ）に示すように係数ｋを順次生成し、また、図２（ｄ）に示すようにライトイネーブルＷＥを生成する。これによって、補間演算部ａとメモリ部ｂを制御する。図２（ｌ）に示すように書き込まれたラインメモリ６への書き込みデータＰ１，Ｐ２，Ｐ３…は、図２（ｍ）に示すように連続的に読み出され、元の画像データに対して縮小した画像データとすることができる。この画像データは、倍率加算データ生成部ｄによって、視覚上の非線形特性が与えられる。
【００３４】
ここで、倍率加算データ生成部ｄの構成及び動作について説明する。倍率加算データ生成部ｄには、縮小率データ４８と、一例として１１ビットのアドレスデータと、一例として５ビットの曲率データ（Ｍデータ）が入力される。アドレスデータとは、図１０（ｂ），（ｃ）に示す放物線波形の折り返し点（頂点）の水平方向の位置を決めるためのものであり、Ｍデータとは、図１０（ｂ），（ｃ）に示す放物線波形の高さを決めるためのものである。
【００３５】
アドレスデータは、アドレスカウンタ１２に初期値として入力される。アドレスカウンタ１２には、切換制御回路１１より出力されたライトイネーブルＷＥも入力され、ライトイネーブルＷＥがハイのときカウントアップする。この例では、図２（ｆ）に示すように、１クロック目では−３８２という値であり、２クロック目では−３８１となる。
【００３６】
アドレスカウンタ１２の出力は乗算器１３に入力され、Ｍデータと乗算される。乗算器１３の出力における一例として７ビットをＤＦＦ１４に入力する。図２（ｇ）には乗算器１３の出力を１６進数（ｈ）にて示している。ＤＦＦ１４には、切換制御回路１１より出力されたライトイネーブルＷＥが入力され、ＤＦＦ１４はライトイネーブルＷＥに同期して乗算器１３より入力されたデータを出力する。ＤＦＦ１４の出力は加算器１５に入力される。加算器１５にはＤＦＦ１６の出力が入力され、ＤＦＦ１４の出力とＤＦＦ１６の出力とを加算して出力する。ＤＦＦ１６にも、ライトイネーブルＷＥが入力され、ＤＦＦ１６はライトイネーブルＷＥに同期して加算器１５より入力されたデータを出力する。
【００３７】
加算器１５の出力を、図２（ｈ）に示している。この加算器１５の出力は、ＤＦＦ１６に入力されると共に、インバータ１８にも入力される。インバータ１８の出力における６ビットを縮小率加算データとして加算器１７に入力する。図２（ｉ）は、インバータ１８より出力される縮小率加算データを示している。
【００３８】
この例では、４クロック目までは縮小率加算データが０となるため、第１実施例のデジタル信号処理回路は従来と同様の動作をする。そして、上記の一連の動作によって、５クロック目において、図２（ｈ）に示すように、加算器１５の出力が変化し、図２（ｉ）に示すように、インバータ１８の出力も変化する。このとき、インバータ１８の出力（縮小率加算データ）は１となるので、縮小率データは“４９”となる。
【００３９】
このようにして、倍率加算データ生成部ｄは、縮小率データに縮小率加算データを加算することによって、結果として、図１０（ｂ）に示すように、表示画像に非線形特性を持たせるようにしている。なお、縮小率加算データは、図１０（ｂ）における折り返し点に近付くに従って増加し、折り返し点を越えると減少する。この倍率加算データ生成部ｄは、アドレスカウンタ１２のカウント値をＸａｄｒ 、Ｍデータの値をＭ、Ｐを関数とすると、次式をハードウェアにて具体化したものと言える。
【００４０】
Ｐ（Ｘａｄｒ ）＝Ｘａｄｒ ×Ｍ＋Ｐ（Ｘａｄｒ −１） …（３）
【００４１】
このようにして、第１実施例の構成では、倍率加算データ生成部ｄを設けることによって、非直線的に縮小した画像データを得ることができる。倍率加算データ生成部ｄは、非線形特性の特性を決定する設定値（アドレスデータやＭデータ）を与えるだけで、画像データを簡単に非線形変換することができる。従って、縮小率データを適宜に変化させるためのデータテーブルは必要でなく、回路規模も小さい。
【００４２】
本実施例では、アドレスカウンタ１２，ＤＦＦ１４，ＤＦＦ１６にライトイネーブルＷＥを入力する構成としたが、これらにライトイネーブルＷＥを入力しない構成としてもよい。ライトイネーブルＷＥを入力するか否かで、図１０（ｂ）に示す放物線波形が若干変化する。ライトイネーブルＷＥを入力すると放物線波形はより緩やかとなる。
【００４３】
＜第２実施例＞
図３に示す第２実施例は、倍率加算データ生成部ｄの構成が、図１に示す第１実施例と異なっている。従って、倍率加算データ生成部ｄの構成及び動作について詳細に説明する。なお、図３において、図１と同一分には同一符号が付してある。図５に示すタイミング図は、基本的には、倍率加算データ生成部ｄに入力される後述の特性選択データＳＥＬがハイのときの動作を示している。
【００４４】
図３において、倍率加算データ生成部ｄには、縮小率データ４８と、一例として１１ビットのアドレスデータと、一例として６ビットの曲率データ（Ｍデータ）と、１ビットの特性選択データＳＥＬが入力される。アドレスデータとは、図１０（ｂ），（ｃ）に示す放物線波形の折り返し点（頂点）の水平方向の位置を決めるためのものであり、Ｍデータとは、図１０（ｂ），（ｃ）に示す放物線波形の高さを決めるためのものである。また、特性選択データＳＥＬとは、図１０（ｂ）に示すような特性か図１０（ｃ）に示すような特性かを選択するためのものである。なお、図１０（ｂ）に示す特性は、表示画像の縮小率が２次的に変化する波形、即ち、１／ｘ２ に比例するような波形であり、図１０（ｃ）に示す特性は、表示画像の縮小率が１次的に変化する波形、即ち、１／ｘに比例するような波形である。
【００４５】
アドレスデータは、アドレスカウンタ１２に初期値として入力され、アドレスカウンタ１２は、図５（ａ）に示すクロック毎にカウントアップする。この例では、図５（ｆ）に示すように、１クロック目では−２８８という値であり、２クロック目では−２８７となる。
【００４６】
アドレスカウンタ１２の出力は、排他的論理和（ＸＯＲ）回路１９に入力される。アドレスカウンタ１２の出力の１１ビットの内、最上位ビット（ＭＳＢ）がＸＯＲ回路１９の一方の端子に入力され、下位１０ビットがＸＯＲ回路１９のもう一方の端子に入力される。ＸＯＲ回路１９は、このＭＳＢと下位１０ビットとの排他的論理和をとり、乗算器１３に入力する。なお、図１の構成においても、ＸＯＲ回路１９に相当するものが必要であるが、図１においては簡略化のため、図示を省略している。
【００４７】
ＸＯＲ回路１９の出力は乗算器１３に入力され、Ｍデータと乗算される。これにより、乗算器１３の出力は、アドレスカウンタが０になるタイミングで対称な出力となる。乗算器１３の出力における一例として６ビットをＤＦＦ１４に入力する。図５（ｇ）は乗算器１３の出力を１６進数（ｈ）にて示している。
【００４８】
カウンタデコーダ２１には、ＤＦＦ１４の出力（６ビット）と、アドレスカウンタ１２の出力のＭＳＢがＤＦＦ２０を介して入力される。これは、乗算器１３の出力はＤＦＦ１４によって遅延するため、アドレスカウンタ１２の出力のＭＳＢも同様に遅延させるためである。カウンタデコーダ２１には、また、特性選択データＳＥＬが入力される。カウンタデコーダ２１は、図１０（ｂ），（ｃ）における折り返し点に近付くに従って増加し、折り返し点を越えると減少する特性を持たせるため、加算器１７において、縮小率データに加算する縮小率加算データを最適化するためのものである。
【００４９】
まず、特性選択データＳＥＬがハイのとき、カウンタデコーダ２１は次のように動作する。カウンタデコーダ２１は、アドレスカウンタ１２の出力のＭＳＢが０であれば、このＭＳＢを６ビットに拡張して上位６ビットとし（即ち、００００００とし）、乗算器１３の出力の６ビットを下位６ビットとして、１２ビットのデータとして出力する。
カウンタデコーダ２１は、アドレスカウンタ１２の出力のＭＳＢが１であれば、このＭＳＢを６ビットに拡張して上位６ビットとし（即ち、１１１１１１とし）、乗算器１３の出力の６ビットを反転させたものと下位６ビットとして、１２ビットのデータとして出力する。
【００５０】
一方、特性選択データＳＥＬがローのとき、カウンタデコーダ２１は、乗算器１３の出力の６ビットを下位６ビットとして出力する。なお、アドレスカウンタ１２の出力のＭＳＢを６ビットに拡張して上位６ビットとし、乗算器１３の出力の６ビットを下位６ビットとして出力して、１２ビットのデータとして出力してもよい。後述するように、特性選択データＳＥＬがローのときには、乗算器１３の出力の６ビットが切換回路２２によって選択されるので、６ビットとして出力しても１２ビットとして出力しても結果は同一となる。
【００５１】
このように、カウンタデコーダ２１は、乗算器１３の出力と、アドレスカウンタ１２のＭＳＢと、特性選択データＳＥＬとが入力され、この特性選択データＳＥＬに応じて、乗算器１３の出力のみもしくは乗算器１３の出力とアドレスカウンタ１２のＭＳＢとを合成して出力する。
【００５２】
このように動作するカウンタデコーダ２１の構成の一例を図４に示す。図４に示すように、カウンタデコーダ２１は論理積（ＡＮＤ）回路２１１とＸＯＲ回路２１２より構成される。ＡＮＤ回路２１１には、アドレスカウンタ１２の出力のＭＳＢと特性選択データＳＥＬが入力され、論理積がとられる。ＸＯＲ回路２１２には、ＡＮＤ回路２１１の出力と乗算器１３の出力が入力され、排他的論理和がとられる。ＸＯＲ回路２１２の出力を下位６ビットとし、アドレスカウンタ１２の出力のＭＳＢを上位６ビットとし、１２ビットのデータとして出力する。なお、特性選択データＳＥＬがローのときには、アドレスカウンタ１２の出力のＭＳＢを上位６ビットとして用いなくてもよいことは上記の通りである。
【００５３】
カウンタデコーダ２１の出力は加算器１５に入力される。加算器１５にはＤＦＦ１６の出力が入力され、カウンタデコーダ２１の出力とＤＦＦ１６の出力とを加算して出力する。加算器１５の出力を、図５（ｈ）に示している。この加算器１５の出力は、ＤＦＦ１６に入力される。
【００５４】
ＤＦＦ１６の出力の上位６ビットは、切換回路２２の端子Ａに入力される。カウンタデコーダ２１の出力の下位６ビットは、切換回路２２の端子Ｂに入力される。切換回路２２には、特性選択データＳＥＬが入力され、特性選択データＳＥＬに応じて端子Ａ，Ｂを選択する。
【００５５】
まず、特性選択データＳＥＬがハイのとき、切換回路２２は端子Ａを選択する。すると、ＤＦＦ１６の出力の上位６ビットは、インバータ１８によって反転され、縮小率加算データとして加算器１７に入力される。
【００５６】
図５に示すように、５クロック目までは縮小率加算データが０となるため、第２実施例のデジタル信号処理回路は従来と同様の動作をする。そして、上記の一連の動作によって、６クロック目において、図５（ｈ）に示すように、加算器１５の出力が変化し、図５（ｉ）に示すように、インバータ１８の出力も変化する。このとき、インバータ１８の出力（縮小率加算データ）は１となるので、縮小率データは“４９”となる。
【００５７】
このようにして、倍率加算データ生成部ｄは、縮小率データに縮小率加算データを加算することによって、結果として、図１０（ｂ）に示すような非線形特性を持たせるようにしている。この図３の構成では、図１の構成と異なり、アドレスカウンタ１２，ＤＦＦ１４，ＤＦＦ１６にライトイネーブルＷＥを入力しない構成としているので、厳密には、図１の構成による非線形特性と図３の構成による非線形特性とは若干異なる。図３の構成においても、アドレスカウンタ１２，ＤＦＦ１４，ＤＦＦ１６にライトイネーブルＷＥを入力する構成としてもよい。
【００５８】
特性選択データＳＥＬがハイのとき、倍率加算データ生成部ｄは、第１実施例と同様、上記の（３）式をハードウェアにて具体化したものと言える。
【００５９】
一方、特性選択データＳＥＬがローのとき、切換回路２２は端子Ｂを選択する。すると、カウンタデコーダ２１の出力の下位６ビットは、インバータ１８によって反転され、縮小率加算データとして加算器１７に入力される。特性選択データＳＥＬがローのときには、加算器１７に入力される縮小率加算データ（インバータ１８の出力）は、特性選択データＳＥＬがハイのときのそれを異なるので、結果として得られる非線形特性は、特性選択データＳＥＬがハイのときの非線形特性とは異なる。
【００６０】
図６において、（ａ）は水平同期信号、（ｂ）は特性選択データＳＥＬがハイ（即ち、１）のとき、１水平期間における倍率加算データ生成部ｄより補間係数生成部ｃに入力される縮小率データ（画素数変換率）の変化、（ｃ）は特性選択データＳＥＬがロー（即ち、０）のとき、１水平期間における倍率加算データ生成部ｄより補間係数生成部ｃに入力される縮小率データ（画素数変換率）の変化を示している。
【００６１】
特性選択データＳＥＬがローのとき、加算器１７に入力される縮小率加算データは線形的に変化するので、倍率加算データ生成部ｄより補間係数生成部ｃに入力される縮小率データは、図６（ｃ）のようになる。これは、次式をハードウエアにて具体化したものと言える。
【００６２】
Ｐ（Ｘａｄｒ ）＝Ｘａｄｒ ×Ｍ …（４）
【００６３】
上記のように、補間演算部ａに入力される画像データに対する補間位相の間隔を“３２”とすると、加算器１７に入力される縮小率データが３２の場合には、３２／３２＝１より、入力された画像データは１倍とされて表示される。加算器１７に入力される縮小率データが４８の場合には、３２／４８＝２／３より、入力された画像データは２／３倍とされて表示される。加算器１７に入力される縮小率データが６４の場合には、３２／６４＝１／２より、入力された画像データは１／２倍とされて表示される。即ち、表示される画像は縮小率データに反比例して変化する。
【００６４】
これは、表示倍率が、α／縮小率データ（αは定数）となることを示している。これは１／ｘに比例する特性であるので、図１０（ｃ）に示すような１次的に変化する非線形特性を持たせることができる。
【００６５】
以上によって、第２実施例の構成では、倍率加算データ生成部ｄに特性選択データＳＥＬを入力し、この特性選択データＳＥＬによって切換回路２２の端子Ａ，Ｂへの接続を切り換えることによって、２種類の非線形特性を選択することが可能となる。
【００６６】
このようにして、第２実施例の構成では、倍率加算データ生成部ｄを設けることによって、非直線的に縮小した画像データを得ることができる。倍率加算データ生成部ｄは、非線形特性の特性を決定する設定値（アドレスデータ，Ｍデータ特性，選択データＳＥＬ）を与えるだけで、画像データを簡単に非線形変換することができる。また、選択データＳＥＬによって、非線形特性を簡単に選択することができる。従って、縮小率データを適宜に変化させるためのデータテーブルは必要でなく、回路規模も小さい。
【００６７】
ところで、第１，第２実施例では、２点の直線補間を例とし、補間係数生成部ｃによって直接、係数ｋを生成する構成について説明したが、４点補間であってもよい。この場合には、補間位相に応じて係数を生成するテーブルを設け、このテーブルより読み出した係数を補間演算部ａに入力するような構成とすればよい。
【００６８】
さらに、第１，第２実施例では、画像を水平方向に縮小する場合について説明したが、本発明の基本構成を変えることなく、若干の変更を施すことにより、画像の拡大も可能である。即ち、本発明は、画素数変換する全てのものに対応することができる。
【００６９】
【発明の効果】
以上詳細に説明したように、本発明のデジタル信号処理回路は、画像データと補間係数とを演算して補間画素を生成する補間演算部と、この補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部と、このメモリ部への画像データの書き込みを制御するメモリ制御回路と、補間演算部による画素数変換率を表す第１のデータに補間係数を表す第２のデータを加算して、補間係数を表す第２のデータを新たに生成する巡回型の補間係数生成部と、メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第３のデータを生成し、第１のデータに第３のデータを加算して第１のデータを新たに生成する倍率加算データ生成部とを設けて構成したので、簡単な回路構成で画像データを非線形変換することができる。非線形特性の程度を異ならせる場合には、少数のパラメータ（設定値）を変更するだけでよいので、外部からの制御も容易である。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第１実施例の動作を説明するためのタイミング図である。
【図３】本発明の第２実施例を示すブロック図である。
【図４】図３中のカウンタデコーダ２１の具体的構成の一例を示すブロック図である。
【図５】本発明の第２実施例の動作を説明するためのタイミング図である。
【図６】本発明の第２実施例の動作を説明するためのタイミング図である。
【図７】従来例を示すブロック図である。
【図８】従来例の動作を説明するためのタイミング図である。
【図９】画像の縮小の一例を示す図である。
【図１０】非線形変換の一例を示す図である。
【符号の説明】
１，１０，１４，１６，２０ Ｄフリップフロップ
２，３，１３ 乗算器
４，７，１５，１７ 加算器
５，９， 減算器
６ ラインメモリ
８，２２ 切換回路
１１ 切換制御回路（メモリ制御回路）
１２ アドレスカウンタ
１８ インバータ
１９ 排他的論理和回路
２１ カウンタデコーダ
ａ 補間演算部
ｂ メモリ部
ｃ 補間係数生成部
ｄ 倍率加算データ生成部
【発明の属する技術分野】
本発明は、テレビジョン信号やパソコン信号等の各種の画像信号を縮小もしくは拡大してアスペクトを変換するためのデジタル信号処理回路に係り、特に、回路規模の小型化や制御の簡略化に好適なデジタル信号処理回路に関する。
【０００２】
【従来の技術】
ディスプレイ装置やテレビジョン受像機等において、画像信号を表示するに際してその画像信号を縮小もしくは拡大することにより、アスペクトを変換して表示することが行われている。アスペクト変換手段の１つとして、デジタル信号処理回路が用いられる。
【０００３】
図７は、画像を水平方向に縮小する場合の従来のデジタル信号処理回路の一例を示すブロック図である。一般的に、画像の縮小は、入力データをメモリに蓄積する際、必要なデータを選択して書き込み、その書き込まれたデータを連続的に読み出すことで実現する。
このため、水平方向に縮小する場合には、入力データを必要なデータに変換する補間演算回路、データを蓄積するラインメモリ、補間演算するための係数生成回路、及び、メモリへの選択的な書き込みと読み出しを制御するための制御回路が必要となる。
【０００４】
ここでは、簡略化のため、画像データを補間する方法として、２点の直線補間を例として説明することとする。
図７において、このデジタル信号処理回路は、補間演算部ａ，メモリ部ｂ，補間係数生成部ｃを備える。まず、入力された画像データは、補間演算部ａに入力される。２点補間では、現データと、１クロック分遅延した前データとの間で補間演算を行うため、画像データは、現データＤｎとして、乗算器２及び１クロック遅延するためのＤフリップフロップ（ＤＦＦ）１に入力される。ＤＦＦ１より出力されたデータは前データＤｎ−１ として、乗算器３に入力される。
【０００５】
乗算器２，３において入力されたデータに乗算する係数は、後述する補間係数生成部ｃによって生成され、補間演算部ａに入力される。即ち、補間係数生成部ｃが生成する係数ｋは、減算器５及び乗算器２に入力される。この例では、補間演算部ａに入力される画像データに対する補間位相の間隔を“３２”として説明することとする。乗算器２は、ｋ／３２をその乗算の係数とする。減算器５は、３２−ｋを演算し、これを乗算器３に入力する。乗算器３は、（３２−ｋ）／３２をその乗算の係数とする。加算器４は、乗算器２，３の出力を加算すして、補間データをＤｎ’を生成する。補間データＤｎ’は次式により得られることになる。
【０００６】
Ｄｎ’＝Ｄｎ×（ｋ／３２）＋Ｄｎ−１ ×｛（３２−ｋ）／３２｝ …（１）
【０００７】
補間データＤｎ’は、メモリ部ｂを構成するラインメモリ６に供給される。画像の縮小の場合には、ラインメモリ６の入力側では、必要なデータのみを選択して書き込む必要があり、補間係数生成部ｃにおいて生成したライトイネーブルＷＥ（書き込み制御信号）に従って、ラインメモリ６にデータを書き込むように制御する。そして、ラインメモリ６の出力側では、書き込んだデータを連続的に読み出すような制御を行うことにより、入力データＤｎに対して、縮小した補間データＤｎ’を得ることができる。即ち、この構成では、補間係数生成部ｃが、ラインメモリ６への選択的な書き込みと読み出しを制御するための制御回路としても動作している。
【０００８】
次に、補間演算の係数ｋ及びライトイネーブルＷＥを生成する補間係数生成部ｃについて説明する。ここでは一例として、２／３倍の縮小について、図８のタイミング図を用いてその動作を説明する。
【０００９】
補間係数生成部ｃには一例として８ビットの縮小率データ（画素数変換率）が入力される。縮小率が２／３のとき、初期設定として、縮小率データを“４８”に設定する。なお、縮小率データ４８は、３２×３／２より得られるものである。補間係数生成部ｃ中の切換制御回路１１は、ＤＦＦ１０より入力された値に応じて切換回路８を切換制御する。そこで、初期設定として、まず、切換回路８が端子Ｂを選択するように、ＤＦＦ１０の出力値を０としておく。
【００１０】
縮小率データ４８は、加算器７に入力され、ＤＦＦ１０の出力と加算される。加算器７の出力は切換回路８の端子Ｂに入力される。切換回路８の端子ＡにはＤＦＦ１０の出力が入力され、切換回路８は、切換制御回路１１による制御に応じて端子Ａ，Ｂへの入力を選択的に減算器９に入力する。減算器９は入力された値より３２を減じて、ＤＦＦ１０に入力する。ＤＦＦ１０の出力は、切換制御回路１１及び加算器７に入力される。また、ＤＦＦ１０の出力の下位５ビットは、係数ｋとして補間演算部ａに入力される。
【００１１】
ここで、切換制御回路１１は、ＤＦＦ１０の出力が３２未満のとき、切換回路８が端子Ｂを選択するように、また、ＤＦＦ１０の出力が３２以上のとき、切換回路８が端子Ａを選択するように、切換回路８を制御する。なお、画像データを水平方向に縮小する際、１ライン毎に上記の初期設定を行うようにする。
【００１２】
このような構成において、回路各部に図８（ａ）に示すクロックを供給するものとすると、初期設定後の１クロック目では、図８（ｂ），（ｃ）に示すように、減算器９の出力は１６、ＤＦＦ１０の出力は０となる。次の２クロック目では、減算器９の出力がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は１６となる。加算器７によって４８＋１６＝６４が得られ、減算器９によって６４−３２＝３２が得られるので、減算器９の出力は３２となる。図８（ｄ）は切換制御回路１１より出力されるライトイネーブルＷＥ、図８（ｅ）は補間演算部ａに入力する係数ｋを示している。
【００１３】
図８（ｆ）は補間演算部ａへの入力データ（画像データ）を示している。係数ｋが１６である２クロック目では、補間データＤｎ’は、図８（ｇ）に示すように、入力データＤｎ−１ とＤｎとの間、３２間隔における１６の位置に得られることとなる。切換制御回路１１の入力（即ち、ＤＦＦ１０に出力）が３２未満であれば、図８（ｄ）に示すライトイネーブルＷＥがハイとなり、得られた補間データＤｎ’はラインメモリ６にデータＰ１として書き込まれる。
【００１４】
さらに次の３クロック目では、減算器９の出力３２がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は３２となる。ＤＦＦ１０の出力が３２以上であるので、切換回路８は端子Ａを選択し、減算器９の出力は０、係数ｋは０となる。ＤＦＦ１０の出力が３２以上であると、図８（ｄ）に示すライトイネーブルＷＥがローとなり、得られた補間データをラインメモリ６に書き込まない。図８（ｈ）には、破線の○にて補間データをラインメモリ６に書き込まないことを示しており、この補間データが次のクロックの時点でラインメモリ６にデータＰ２として書き込まれる。なお、加算器７によってＤＦＦ１０の出力と縮小率データ４８とを加算するのは、前回の補間位置から次の補間位置を算出するためである。
【００１５】
このようにして、補間演算部ａに入力する係数ｋを得るためのデータであるＤＦＦ１０の出力を縮小率データの入力側へと巡回させることによって、図８（ｅ）に示すように係数ｋを順次生成し、また、図８（ｄ）に示すようにライトイネーブルＷＥを生成する。これによって、補間演算部ａとメモリ部ｂを制御する。図８（ｈ）に示すように書き込まれたラインメモリ６への書き込みデータＰ１，Ｐ２，Ｐ３…は、図８（ｉ）に示すように連続的に読み出され、元の画像データに対して縮小した画像データとすることができる。
【００１６】
【発明が解決しようとする課題】
以上説明した従来の構成においては、入力画像が図９（ａ）のとき、出力画像は図９（ｂ）のような縮小画像となる。これは、画像全体として均一に縮小したものである。近年のテレビジョン受像機やフラットパネル等のディスプレイ表示装置においては、入力画像を均一に縮小するモードだけでなく、アスペクト比１６：９のワイド画面を有効活用するため、図１０（ａ）に示すような画像を視覚上非直線的（非線形）に表示するモードも備えている。なお、図１０（ｂ）， （ｃ）に表示画像の縮小率変化の例を示している。
【００１７】
このような非直線的なデジタル信号処理を図７に示す従来の構成で実現することは一般的には困難である。それを実現するためには、補間係数生成部ｃに入力する縮小率データを上記の“４８”のように固定ではなく、縮小率データを適宜に変化させることが必要となる。すると、その変化する縮小率データをＲＯＭ等のデータテーブルに設定しなければならず、回路規模が大きくなり、また、高価になって実現が難しい。
【００１８】
本発明はこのような問題点に鑑みなされたものであり、簡単な回路構成で画像データを非線形変換することができるデジタル信号処理回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、入力された画像データにデジタル信号処理を施すデジタル信号処理回路において、前記画像データと補間係数とを演算して補間画素を生成する補間演算部（ａ）と、前記補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部（ｂ）と、前記メモリ部への画像データの書き込みを制御するメモリ制御回路（ｃ，１１）と、前記補間演算部による画素数変換率を表す第１のデータに前記補間係数を表す第２のデータを加算して、前記補間係数を表す第２のデータを新たに生成する巡回型の補間係数生成部（ｃ）と、前記メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第３のデータを生成し、前記第１のデータに前記第３のデータを加算して前記第１のデータを新たに生成する倍率加算データ生成部（ｄ）とを有し、
前記倍率加算データ生成部として、
（Ａ）前記非線形特性を決定するためのデータの１つであり、画面の水平方向の縮小率変化を示す放物線波形の頂点の水平方向の位置を決める第１の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と、前記非線形特性を決定するためのデータの他の１つであり、前記放物線波形の高さを決める第２の設定値とを乗算する乗算器と、
前記乗算器の出力が入力される第１のＤフリップフロップと、
前記第１のＤフリップフロップの出力と他の入力とを加算する第１の加算器と、
前記第１の加算器の出力が入力され、前記他の入力として前記第１の加算器へと出力する第２のＤフリップフロップと、
前記第１のデータと前記第１の加算器の出力より得た前記第３のデータとを加算する第２の加算器とを備える構成と、
（Ｂ）前記非線形特性を決定するための１つのデータである第１の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と前記非線形特性を決定するための他の１つのデータである第２の設定値とを乗算する乗算器と、
前記乗算器の出力と、前記アドレスカウンタの最上位ビットと、前記非線形特性を決定するためのさらに他の１つのデータである第３の設定値とが入力され、この第３の設定値に応じて、前記乗算器の出力のみもしくは前記乗算器の出力と前記アドレスカウンタの最上位ビットとを合成して出力するカウンタデコーダと、
前記カウンタデコーダの出力と他の入力とを加算する第１の加算器と、
前記第１の加算器の出力が入力され、前記他の入力として前記第１の加算器へと出力するＤフリップフロップと、
前記カウンタデコーダの出力と前記Ｄフリップフロップの出力とを前記第３の設定値に応じて選択し、前記第３のデータとして出力する切換回路と、
前記第１のデータと前記第３のデータとを加算する第２の加算器とを備える構成を提供するものである。
【００２０】
【発明の実施の形態】
以下、本発明のデジタル信号処理回路について、添付図面を参照して説明する。図１は本発明のデジタル信号処理回路の第１実施例を示すブロック図、図２は本発明のデジタル信号処理回路の第１実施例の動作を説明するためのタイミング図、図３は本発明のデジタル信号処理回路の第２実施例を示すブロック図、図４は図３中のカウンタデコーダ２１の具体的構成の一例を示すブロック図、図５及び図６は本発明のデジタル信号処理回路の第２実施例の動作を説明するためのタイミング図である。なお、図１，図３において、図７と同一部分には同一符号が付してある。
【００２１】
＜第１実施例＞
図１において、本発明のデジタル信号処理回路は、補間演算部ａ，メモリ部ｂ，補間係数生成部ｃ，倍率加算データ生成部ｄを備える。本発明は、倍率加算データ生成部ｄを新たに設けたことが特徴である。ここでも、簡略化のため、画像データを補間する方法として、２点の直線補間を例として説明することとする。
【００２２】
まず、入力された画像データは、補間演算部ａに入力される。２点補間では、現データと、１クロック分遅延した前データとの間で補間演算を行うため、画像データは、現データＤｎとして、乗算器２及び１クロック遅延するためのＤフリップフロップ（ＤＦＦ）１に入力される。ＤＦＦ１より出力されたデータは前データＤｎ−１ として、乗算器３に入力される。
【００２３】
乗算器２，３において入力されたデータに乗算する係数は、後述する補間係数生成部ｃによって生成され、補間演算部ａに入力される。即ち、補間係数生成部ｃが生成する係数ｋは、減算器５及び乗算器２に入力される。この例では、補間演算部ａに入力される画像データに対する補間位相の間隔を“３２”として説明することとする。乗算器２は、ｋ／３２をその乗算の係数とする。減算器５は、３２−ｋを演算し、これを乗算器３に入力する。乗算器３は、（３２−ｋ）／３２をその乗算の係数とする。加算器４は、乗算器２，３の出力を加算すして、補間データをＤｎ’を生成する。補間データＤｎ’は次式により得られることになる。
【００２４】
Ｄｎ’＝Ｄｎ×（ｋ／３２）＋Ｄｎ−１ ×｛（３２−ｋ）／３２｝ …（２）
【００２５】
補間データＤｎ’は、メモリ部ｂを構成するラインメモリ６に供給される。画像の縮小の場合には、ラインメモリ６の入力側では、必要なデータのみを選択して書き込む必要があり、補間係数生成部ｃにおいて生成したライトイネーブルＷＥ（書き込み制御信号）に従って、ラインメモリ６にデータを書き込むように制御する。そして、ラインメモリ６の出力側では、書き込んだデータを連続的に読み出すような制御を行うことにより、入力データＤｎに対して、縮小した補間データＤｎ’を得ることができる。即ち、この構成では、補間係数生成部ｃが、ラインメモリ６への選択的な書き込みと読み出しを制御するための制御回路としても動作している。
【００２６】
次に、補間演算の係数ｋ及びライトイネーブルＷＥを生成する補間係数生成部ｃについて説明する。ここでは一例として、２／３倍の縮小について、図２のタイミング図を用いてその動作を説明する。
【００２７】
補間係数生成部ｃには、後に詳述する倍率加算データ生成部ｄより出力された縮小率データ（画素数変換率）が入力される。倍率加算データ生成部ｄの加算器１７には一例として８ビットの縮小率データ“４８”が入力され、この縮小率データ４８に後述する縮小率加算データを加えたものが新たな縮小率データとなって補間係数生成部ｃに入力される。縮小率が２／３のとき、初期設定として、縮小率データを４８に設定する。なお、縮小率データ４８は、３２×３／２より得られるものである。補間係数生成部ｃ中の切換制御回路１１は、ＤＦＦ１０より入力された値に応じて切換回路８を切換制御する。そこで、初期設定として、まず、切換回路８が端子Ｂを選択するように、ＤＦＦ１０の出力値を０としておく。
【００２８】
縮小率データは、加算器７に入力され、ＤＦＦ１０の出力と加算される。加算器７の出力は切換回路８の端子Ｂに入力される。切換回路８の端子ＡにはＤＦＦ１０の出力が入力され、切換回路８は、切換制御回路１１による制御に応じて端子Ａ，Ｂへの入力を選択的に減算器９に入力する。減算器９は入力された値より３２を減じて、ＤＦＦ１０に入力する。ＤＦＦ１０の出力は、切換制御回路１１及び加算器７に入力される。また、ＤＦＦ１０の出力の下位５ビットは、係数ｋとして補間演算部ａに入力される。
【００２９】
ここで、切換制御回路１１は、ＤＦＦ１０の出力が３２未満のとき、切換回路８が端子Ｂを選択するように、また、ＤＦＦ１０の出力が３２以上のとき、切換回路８が端子Ａを選択するように、切換回路８を制御する。なお、画像データを水平方向に縮小する際、１ライン毎に上記の初期設定を行うようにする。
【００３０】
このような構成において、回路各部に図２（ａ）に示すクロックを供給するものとすると、初期設定後の１クロック目では、図２（ｂ），（ｃ）に示すように、減算器９の出力は１６、ＤＦＦ１０の出力は０となる。次の２クロック目では、減算器９の出力がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は１６となる。加算器７によって４８＋１６＝６４が得られ、減算器９によって６４−３２＝３２が得られるので、減算器９の出力は３２となる。図２（ｄ）は切換制御回路１１より出力されるライトイネーブルＷＥ、図２（ｅ）は補間演算部ａに入力する係数ｋを示している。
【００３１】
図２（ｊ）は補間演算部ａへの入力データ（画像データ）を示している。係数ｋが１６である２クロック目では、補間データＤｎ’は、図２（ｋ）に示すように、入力データＤｎ−１ とＤｎとの間、３２間隔における１６の位置に得られることとなる。切換制御回路１１の入力（即ち、ＤＦＦ１０に出力）が３２未満であれば、図２（ｄ）に示すライトイネーブルＷＥがハイとなり、得られた補間データＤｎ’はラインメモリ６にデータＰ１として書き込まれる。
【００３２】
さらに次の３クロック目では、減算器９の出力３２がＤＦＦ１０に出力に反映され、ＤＦＦ１０の出力は３２となる。ＤＦＦ１０の出力が３２以上であるので、切換回路８は端子Ａを選択し、減算器９の出力は０、係数ｋは０となる。ＤＦＦ１０の出力が３２以上であると、図２（ｄ）に示すライトイネーブルＷＥがローとなり、得られた補間データをラインメモリ６に書き込まない。図２（ｌ）には、破線の○にて補間データをラインメモリ６に書き込まないことを示しており、この補間データが次のクロックの時点でラインメモリ６にデータＰ２として書き込まれる。なお、加算器７によってＤＦＦ１０の出力と縮小率データ４８とを加算するのは、前回の補間位置から次の補間位置を算出するためである。
【００３３】
このようにして、補間演算部ａに入力する係数ｋを得るためのデータであるＤＦＦ１０の出力を縮小率データの入力側へと巡回させることによって、図２（ｅ）に示すように係数ｋを順次生成し、また、図２（ｄ）に示すようにライトイネーブルＷＥを生成する。これによって、補間演算部ａとメモリ部ｂを制御する。図２（ｌ）に示すように書き込まれたラインメモリ６への書き込みデータＰ１，Ｐ２，Ｐ３…は、図２（ｍ）に示すように連続的に読み出され、元の画像データに対して縮小した画像データとすることができる。この画像データは、倍率加算データ生成部ｄによって、視覚上の非線形特性が与えられる。
【００３４】
ここで、倍率加算データ生成部ｄの構成及び動作について説明する。倍率加算データ生成部ｄには、縮小率データ４８と、一例として１１ビットのアドレスデータと、一例として５ビットの曲率データ（Ｍデータ）が入力される。アドレスデータとは、図１０（ｂ），（ｃ）に示す放物線波形の折り返し点（頂点）の水平方向の位置を決めるためのものであり、Ｍデータとは、図１０（ｂ），（ｃ）に示す放物線波形の高さを決めるためのものである。
【００３５】
アドレスデータは、アドレスカウンタ１２に初期値として入力される。アドレスカウンタ１２には、切換制御回路１１より出力されたライトイネーブルＷＥも入力され、ライトイネーブルＷＥがハイのときカウントアップする。この例では、図２（ｆ）に示すように、１クロック目では−３８２という値であり、２クロック目では−３８１となる。
【００３６】
アドレスカウンタ１２の出力は乗算器１３に入力され、Ｍデータと乗算される。乗算器１３の出力における一例として７ビットをＤＦＦ１４に入力する。図２（ｇ）には乗算器１３の出力を１６進数（ｈ）にて示している。ＤＦＦ１４には、切換制御回路１１より出力されたライトイネーブルＷＥが入力され、ＤＦＦ１４はライトイネーブルＷＥに同期して乗算器１３より入力されたデータを出力する。ＤＦＦ１４の出力は加算器１５に入力される。加算器１５にはＤＦＦ１６の出力が入力され、ＤＦＦ１４の出力とＤＦＦ１６の出力とを加算して出力する。ＤＦＦ１６にも、ライトイネーブルＷＥが入力され、ＤＦＦ１６はライトイネーブルＷＥに同期して加算器１５より入力されたデータを出力する。
【００３７】
加算器１５の出力を、図２（ｈ）に示している。この加算器１５の出力は、ＤＦＦ１６に入力されると共に、インバータ１８にも入力される。インバータ１８の出力における６ビットを縮小率加算データとして加算器１７に入力する。図２（ｉ）は、インバータ１８より出力される縮小率加算データを示している。
【００３８】
この例では、４クロック目までは縮小率加算データが０となるため、第１実施例のデジタル信号処理回路は従来と同様の動作をする。そして、上記の一連の動作によって、５クロック目において、図２（ｈ）に示すように、加算器１５の出力が変化し、図２（ｉ）に示すように、インバータ１８の出力も変化する。このとき、インバータ１８の出力（縮小率加算データ）は１となるので、縮小率データは“４９”となる。
【００３９】
このようにして、倍率加算データ生成部ｄは、縮小率データに縮小率加算データを加算することによって、結果として、図１０（ｂ）に示すように、表示画像に非線形特性を持たせるようにしている。なお、縮小率加算データは、図１０（ｂ）における折り返し点に近付くに従って増加し、折り返し点を越えると減少する。この倍率加算データ生成部ｄは、アドレスカウンタ１２のカウント値をＸａｄｒ 、Ｍデータの値をＭ、Ｐを関数とすると、次式をハードウェアにて具体化したものと言える。
【００４０】
Ｐ（Ｘａｄｒ ）＝Ｘａｄｒ ×Ｍ＋Ｐ（Ｘａｄｒ −１） …（３）
【００４１】
このようにして、第１実施例の構成では、倍率加算データ生成部ｄを設けることによって、非直線的に縮小した画像データを得ることができる。倍率加算データ生成部ｄは、非線形特性の特性を決定する設定値（アドレスデータやＭデータ）を与えるだけで、画像データを簡単に非線形変換することができる。従って、縮小率データを適宜に変化させるためのデータテーブルは必要でなく、回路規模も小さい。
【００４２】
本実施例では、アドレスカウンタ１２，ＤＦＦ１４，ＤＦＦ１６にライトイネーブルＷＥを入力する構成としたが、これらにライトイネーブルＷＥを入力しない構成としてもよい。ライトイネーブルＷＥを入力するか否かで、図１０（ｂ）に示す放物線波形が若干変化する。ライトイネーブルＷＥを入力すると放物線波形はより緩やかとなる。
【００４３】
＜第２実施例＞
図３に示す第２実施例は、倍率加算データ生成部ｄの構成が、図１に示す第１実施例と異なっている。従って、倍率加算データ生成部ｄの構成及び動作について詳細に説明する。なお、図３において、図１と同一分には同一符号が付してある。図５に示すタイミング図は、基本的には、倍率加算データ生成部ｄに入力される後述の特性選択データＳＥＬがハイのときの動作を示している。
【００４４】
図３において、倍率加算データ生成部ｄには、縮小率データ４８と、一例として１１ビットのアドレスデータと、一例として６ビットの曲率データ（Ｍデータ）と、１ビットの特性選択データＳＥＬが入力される。アドレスデータとは、図１０（ｂ），（ｃ）に示す放物線波形の折り返し点（頂点）の水平方向の位置を決めるためのものであり、Ｍデータとは、図１０（ｂ），（ｃ）に示す放物線波形の高さを決めるためのものである。また、特性選択データＳＥＬとは、図１０（ｂ）に示すような特性か図１０（ｃ）に示すような特性かを選択するためのものである。なお、図１０（ｂ）に示す特性は、表示画像の縮小率が２次的に変化する波形、即ち、１／ｘ２ に比例するような波形であり、図１０（ｃ）に示す特性は、表示画像の縮小率が１次的に変化する波形、即ち、１／ｘに比例するような波形である。
【００４５】
アドレスデータは、アドレスカウンタ１２に初期値として入力され、アドレスカウンタ１２は、図５（ａ）に示すクロック毎にカウントアップする。この例では、図５（ｆ）に示すように、１クロック目では−２８８という値であり、２クロック目では−２８７となる。
【００４６】
アドレスカウンタ１２の出力は、排他的論理和（ＸＯＲ）回路１９に入力される。アドレスカウンタ１２の出力の１１ビットの内、最上位ビット（ＭＳＢ）がＸＯＲ回路１９の一方の端子に入力され、下位１０ビットがＸＯＲ回路１９のもう一方の端子に入力される。ＸＯＲ回路１９は、このＭＳＢと下位１０ビットとの排他的論理和をとり、乗算器１３に入力する。なお、図１の構成においても、ＸＯＲ回路１９に相当するものが必要であるが、図１においては簡略化のため、図示を省略している。
【００４７】
ＸＯＲ回路１９の出力は乗算器１３に入力され、Ｍデータと乗算される。これにより、乗算器１３の出力は、アドレスカウンタが０になるタイミングで対称な出力となる。乗算器１３の出力における一例として６ビットをＤＦＦ１４に入力する。図５（ｇ）は乗算器１３の出力を１６進数（ｈ）にて示している。
【００４８】
カウンタデコーダ２１には、ＤＦＦ１４の出力（６ビット）と、アドレスカウンタ１２の出力のＭＳＢがＤＦＦ２０を介して入力される。これは、乗算器１３の出力はＤＦＦ１４によって遅延するため、アドレスカウンタ１２の出力のＭＳＢも同様に遅延させるためである。カウンタデコーダ２１には、また、特性選択データＳＥＬが入力される。カウンタデコーダ２１は、図１０（ｂ），（ｃ）における折り返し点に近付くに従って増加し、折り返し点を越えると減少する特性を持たせるため、加算器１７において、縮小率データに加算する縮小率加算データを最適化するためのものである。
【００４９】
まず、特性選択データＳＥＬがハイのとき、カウンタデコーダ２１は次のように動作する。カウンタデコーダ２１は、アドレスカウンタ１２の出力のＭＳＢが０であれば、このＭＳＢを６ビットに拡張して上位６ビットとし（即ち、００００００とし）、乗算器１３の出力の６ビットを下位６ビットとして、１２ビットのデータとして出力する。
カウンタデコーダ２１は、アドレスカウンタ１２の出力のＭＳＢが１であれば、このＭＳＢを６ビットに拡張して上位６ビットとし（即ち、１１１１１１とし）、乗算器１３の出力の６ビットを反転させたものと下位６ビットとして、１２ビットのデータとして出力する。
【００５０】
一方、特性選択データＳＥＬがローのとき、カウンタデコーダ２１は、乗算器１３の出力の６ビットを下位６ビットとして出力する。なお、アドレスカウンタ１２の出力のＭＳＢを６ビットに拡張して上位６ビットとし、乗算器１３の出力の６ビットを下位６ビットとして出力して、１２ビットのデータとして出力してもよい。後述するように、特性選択データＳＥＬがローのときには、乗算器１３の出力の６ビットが切換回路２２によって選択されるので、６ビットとして出力しても１２ビットとして出力しても結果は同一となる。
【００５１】
このように、カウンタデコーダ２１は、乗算器１３の出力と、アドレスカウンタ１２のＭＳＢと、特性選択データＳＥＬとが入力され、この特性選択データＳＥＬに応じて、乗算器１３の出力のみもしくは乗算器１３の出力とアドレスカウンタ１２のＭＳＢとを合成して出力する。
【００５２】
このように動作するカウンタデコーダ２１の構成の一例を図４に示す。図４に示すように、カウンタデコーダ２１は論理積（ＡＮＤ）回路２１１とＸＯＲ回路２１２より構成される。ＡＮＤ回路２１１には、アドレスカウンタ１２の出力のＭＳＢと特性選択データＳＥＬが入力され、論理積がとられる。ＸＯＲ回路２１２には、ＡＮＤ回路２１１の出力と乗算器１３の出力が入力され、排他的論理和がとられる。ＸＯＲ回路２１２の出力を下位６ビットとし、アドレスカウンタ１２の出力のＭＳＢを上位６ビットとし、１２ビットのデータとして出力する。なお、特性選択データＳＥＬがローのときには、アドレスカウンタ１２の出力のＭＳＢを上位６ビットとして用いなくてもよいことは上記の通りである。
【００５３】
カウンタデコーダ２１の出力は加算器１５に入力される。加算器１５にはＤＦＦ１６の出力が入力され、カウンタデコーダ２１の出力とＤＦＦ１６の出力とを加算して出力する。加算器１５の出力を、図５（ｈ）に示している。この加算器１５の出力は、ＤＦＦ１６に入力される。
【００５４】
ＤＦＦ１６の出力の上位６ビットは、切換回路２２の端子Ａに入力される。カウンタデコーダ２１の出力の下位６ビットは、切換回路２２の端子Ｂに入力される。切換回路２２には、特性選択データＳＥＬが入力され、特性選択データＳＥＬに応じて端子Ａ，Ｂを選択する。
【００５５】
まず、特性選択データＳＥＬがハイのとき、切換回路２２は端子Ａを選択する。すると、ＤＦＦ１６の出力の上位６ビットは、インバータ１８によって反転され、縮小率加算データとして加算器１７に入力される。
【００５６】
図５に示すように、５クロック目までは縮小率加算データが０となるため、第２実施例のデジタル信号処理回路は従来と同様の動作をする。そして、上記の一連の動作によって、６クロック目において、図５（ｈ）に示すように、加算器１５の出力が変化し、図５（ｉ）に示すように、インバータ１８の出力も変化する。このとき、インバータ１８の出力（縮小率加算データ）は１となるので、縮小率データは“４９”となる。
【００５７】
このようにして、倍率加算データ生成部ｄは、縮小率データに縮小率加算データを加算することによって、結果として、図１０（ｂ）に示すような非線形特性を持たせるようにしている。この図３の構成では、図１の構成と異なり、アドレスカウンタ１２，ＤＦＦ１４，ＤＦＦ１６にライトイネーブルＷＥを入力しない構成としているので、厳密には、図１の構成による非線形特性と図３の構成による非線形特性とは若干異なる。図３の構成においても、アドレスカウンタ１２，ＤＦＦ１４，ＤＦＦ１６にライトイネーブルＷＥを入力する構成としてもよい。
【００５８】
特性選択データＳＥＬがハイのとき、倍率加算データ生成部ｄは、第１実施例と同様、上記の（３）式をハードウェアにて具体化したものと言える。
【００５９】
一方、特性選択データＳＥＬがローのとき、切換回路２２は端子Ｂを選択する。すると、カウンタデコーダ２１の出力の下位６ビットは、インバータ１８によって反転され、縮小率加算データとして加算器１７に入力される。特性選択データＳＥＬがローのときには、加算器１７に入力される縮小率加算データ（インバータ１８の出力）は、特性選択データＳＥＬがハイのときのそれを異なるので、結果として得られる非線形特性は、特性選択データＳＥＬがハイのときの非線形特性とは異なる。
【００６０】
図６において、（ａ）は水平同期信号、（ｂ）は特性選択データＳＥＬがハイ（即ち、１）のとき、１水平期間における倍率加算データ生成部ｄより補間係数生成部ｃに入力される縮小率データ（画素数変換率）の変化、（ｃ）は特性選択データＳＥＬがロー（即ち、０）のとき、１水平期間における倍率加算データ生成部ｄより補間係数生成部ｃに入力される縮小率データ（画素数変換率）の変化を示している。
【００６１】
特性選択データＳＥＬがローのとき、加算器１７に入力される縮小率加算データは線形的に変化するので、倍率加算データ生成部ｄより補間係数生成部ｃに入力される縮小率データは、図６（ｃ）のようになる。これは、次式をハードウエアにて具体化したものと言える。
【００６２】
Ｐ（Ｘａｄｒ ）＝Ｘａｄｒ ×Ｍ …（４）
【００６３】
上記のように、補間演算部ａに入力される画像データに対する補間位相の間隔を“３２”とすると、加算器１７に入力される縮小率データが３２の場合には、３２／３２＝１より、入力された画像データは１倍とされて表示される。加算器１７に入力される縮小率データが４８の場合には、３２／４８＝２／３より、入力された画像データは２／３倍とされて表示される。加算器１７に入力される縮小率データが６４の場合には、３２／６４＝１／２より、入力された画像データは１／２倍とされて表示される。即ち、表示される画像は縮小率データに反比例して変化する。
【００６４】
これは、表示倍率が、α／縮小率データ（αは定数）となることを示している。これは１／ｘに比例する特性であるので、図１０（ｃ）に示すような１次的に変化する非線形特性を持たせることができる。
【００６５】
以上によって、第２実施例の構成では、倍率加算データ生成部ｄに特性選択データＳＥＬを入力し、この特性選択データＳＥＬによって切換回路２２の端子Ａ，Ｂへの接続を切り換えることによって、２種類の非線形特性を選択することが可能となる。
【００６６】
このようにして、第２実施例の構成では、倍率加算データ生成部ｄを設けることによって、非直線的に縮小した画像データを得ることができる。倍率加算データ生成部ｄは、非線形特性の特性を決定する設定値（アドレスデータ，Ｍデータ特性，選択データＳＥＬ）を与えるだけで、画像データを簡単に非線形変換することができる。また、選択データＳＥＬによって、非線形特性を簡単に選択することができる。従って、縮小率データを適宜に変化させるためのデータテーブルは必要でなく、回路規模も小さい。
【００６７】
ところで、第１，第２実施例では、２点の直線補間を例とし、補間係数生成部ｃによって直接、係数ｋを生成する構成について説明したが、４点補間であってもよい。この場合には、補間位相に応じて係数を生成するテーブルを設け、このテーブルより読み出した係数を補間演算部ａに入力するような構成とすればよい。
【００６８】
さらに、第１，第２実施例では、画像を水平方向に縮小する場合について説明したが、本発明の基本構成を変えることなく、若干の変更を施すことにより、画像の拡大も可能である。即ち、本発明は、画素数変換する全てのものに対応することができる。
【００６９】
【発明の効果】
以上詳細に説明したように、本発明のデジタル信号処理回路は、画像データと補間係数とを演算して補間画素を生成する補間演算部と、この補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部と、このメモリ部への画像データの書き込みを制御するメモリ制御回路と、補間演算部による画素数変換率を表す第１のデータに補間係数を表す第２のデータを加算して、補間係数を表す第２のデータを新たに生成する巡回型の補間係数生成部と、メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第３のデータを生成し、第１のデータに第３のデータを加算して第１のデータを新たに生成する倍率加算データ生成部とを設けて構成したので、簡単な回路構成で画像データを非線形変換することができる。非線形特性の程度を異ならせる場合には、少数のパラメータ（設定値）を変更するだけでよいので、外部からの制御も容易である。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第１実施例の動作を説明するためのタイミング図である。
【図３】本発明の第２実施例を示すブロック図である。
【図４】図３中のカウンタデコーダ２１の具体的構成の一例を示すブロック図である。
【図５】本発明の第２実施例の動作を説明するためのタイミング図である。
【図６】本発明の第２実施例の動作を説明するためのタイミング図である。
【図７】従来例を示すブロック図である。
【図８】従来例の動作を説明するためのタイミング図である。
【図９】画像の縮小の一例を示す図である。
【図１０】非線形変換の一例を示す図である。
【符号の説明】
１，１０，１４，１６，２０ Ｄフリップフロップ
２，３，１３ 乗算器
４，７，１５，１７ 加算器
５，９， 減算器
６ ラインメモリ
８，２２ 切換回路
１１ 切換制御回路（メモリ制御回路）
１２ アドレスカウンタ
１８ インバータ
１９ 排他的論理和回路
２１ カウンタデコーダ
ａ 補間演算部
ｂ メモリ部
ｃ 補間係数生成部
ｄ 倍率加算データ生成部
Claims (2)
- 入力された画像データにデジタル信号処理を施すデジタル信号処理回路において、
前記画像データと補間係数とを演算して補間画素を生成する補間演算部と、
前記補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部と、
前記メモリ部への画像データの書き込みを制御するメモリ制御回路と、
前記補間演算部による画素数変換率を表す第１のデータに前記補間係数を表す第２のデータを加算して、前記補間係数を表す第２のデータを新たに生成する巡回型の補間係数生成部と、
前記メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第３のデータを生成し、前記第１のデータに前記第３のデータを加算して前記第１のデータを新たに生成する倍率加算データ生成部とを有し、
前記倍率加算データ生成部は、
前記非線形特性を決定するためのデータの１つであり、画面の水平方向の縮小率変化を示す放物線波形の頂点の水平方向の位置を決める第１の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と、前記非線形特性を決定するためのデータの他の１つであり、前記放物線波形の高さを決める第２の設定値とを乗算する乗算器と、
前記乗算器の出力が入力される第１のＤフリップフロップと、
前記第１のＤフリップフロップの出力と他の入力とを加算する第１の加算器と、
前記第１の加算器の出力が入力され、前記他の入力として前記第１の加算器へと出力する第２のＤフリップフロップと、
前記第１のデータと前記第１の加算器の出力より得た前記第３のデータとを加算する第２の加算器とを備えることを特徴とするデジタル信号処理回路。 - 入力された画像データにデジタル信号処理を施すデジタル信号処理回路において、
前記画像データと補間係数とを演算して補間画素を生成する補間演算部と、
前記補間演算部より出力された画像データを書き込み、書き込まれた画像データを順次読み出すメモリ部と、
前記メモリ部への画像データの書き込みを制御するメモリ制御回路と、
前記補間演算部による画素数変換率を表す第１のデータに前記補間係数を表す第２のデータを加算して、前記補間係数を表す第２のデータを新たに生成する巡回型の補間係数生成部と、
前記メモリ部より読み出された画像データに視覚上の非線形特性を与えるための第３のデータを生成し、前記第１のデータに前記第３のデータを加算して前記第１のデータを新たに生成する倍率加算データ生成部とを有し、
前記倍率加算データ生成部は、
前記非線形特性を決定するための１つのデータである第１の設定値をカウントするアドレスカウンタと、
前記アドレスカウンタのカウント値と前記非線形特性を決定するための他の１つのデータである第２の設定値とを乗算する乗算器と、
前記乗算器の出力と、前記アドレスカウンタの最上位ビットと、前記非線形特性を決定するためのさらに他の１つのデータである第３の設定値とが入力され、この第３の設定値に応じて、前記乗算器の出力のみもしくは前記乗算器の出力と前記アドレスカウンタの最上位ビットとを合成して出力するカウンタデコーダと、
前記カウンタデコーダの出力と他の入力とを加算する第１の加算器と、
前記第１の加算器の出力が入力され、前記他の入力として前記第１の加算器へと出力するＤフリップフロップと、
前記カウンタデコーダの出力と前記Ｄフリップフロップの出力とを前記第３の設定値に応じて選択し、前記第３のデータとして出力する切換回路と、
前記第１のデータと前記第３のデータとを加算する第２の加算器とを備えることを特徴とするデジタル信号処理回路。
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