JP3573546B2 - 並列計算機における並列プロセススケジューリング方法および並列計算機用処理装置 - Google Patents
並列計算機における並列プロセススケジューリング方法および並列計算機用処理装置 Download PDFInfo
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Description
(目次)
発明の属する技術分野
従来の技術(図9〜図12)
発明が解決しようとする課題(図11,図12)
課題を解決するための手段(図1)
発明の実施の形態
(a)本実施形態の並列計算機の説明(図2,図3)
(b)第1実施形態の並列計算機用処理装置の説明(図4,図5)
(c)第2実施形態の並列計算機用処理装置の説明(図6,図7)
(d)第3実施形態の並列計算機用処理装置の説明(図8)
発明の効果
【0002】
【発明の属する技術分野】
本発明は、複数の処理装置〔以下、PE(Processor Element)という〕を相互に通信可能に接続して構成される並列計算機において、ある1つのジョブを2以上の処理装置によりステップ毎に同期させながら並列プロセスとして実行する際に適用される並列プロセススケジューリング方法、および、この方法を適用される処理装置に関し、特に、複数業務を複数PEにより並列的に行なう分散主記憶MIMD(Multiple Instruction stream Multiple Data stream)型並列計算機システムに用いて好適の技術に関する。
【0003】
【従来の技術】
近年、例えば数値計算や画像処理等のように膨大なデータを高速に処理する必要性から、コンピュータシステムの高速化や大容量化が要求されている。これに伴って、複数のPEをそなえて相互に通信を行ないながら並列的に処理を行なう並列処理技術が研究・開発されている。
【0004】
一般に、並列計算機システムでは、例えば図9に示すように、n台のPE(PE番号として#0〜#n−1が付与されているものとする)101が、通信網としてのPE間結合網100を介して相互に通信可能に接続されている。
各PE101には、図10に示すように、転送処理部102,命令処理部(CPU)103および主記憶104がそなえられている。
【0005】
ここで、転送処理部102は、主記憶104上のデータの送受信処理を行なうものであり、命令処理部103は、PE101相互間の通信に際してプログラム処理を行なうものである。
なお、上述のように転送処理部102と命令処理部103とを独立に設けることにより、命令処理部103の負荷とオーバヘッドとを削減できるようになっている。また、転送処理部102は、送信処理と受信処理とを同時並列的に行なえるように構成され、これにより、データ転送速度とデータ転送効率との向上をはかっている。
【0006】
ところで、分散主記憶MIMD型並列計算機システムにおいては、通常、1つのジョブは、複数の異なるPE101により並列的に処理されるプロセス(以下、並列プロセスという)として実行されている。このように実行されるジョブを並列ジョブと呼ぶ。さらに、近年、複数の並列ジョブの多重実行機能や、並列ジョブと非並列ジョブとの多重実行機能が要求されている。
【0007】
システム内で複数の並列ジョブ(または、並列ジョブと非並列ジョブと)が多重実行されている時には、各PE101上でプロセスをスケジュールし、プロセススイッチ(プロセスの切替)を行なう必要がある。このとき、複数のPE101の相互間で協調することなく並列プロセスをスケジュールすると、並列プロセスのミクロな実行時間差のために並列プロセスの同期待ち時間が大きくなるという課題がある。この同期待ち時間の増大を避けるためには、並列プロセスのスケジューリングでは、複数のPE101の相互間で協調し合ったスケジューリング、即ち、PE間協調スケジューリングを行なう必要がある。
【0008】
図11は、システムで1つの並列ジョブのみを実行している場合の一般的な並列プロセススケジューリングの例を示すもので、この図11に示す例では、1つのジョブが、5台のPE101上で、それぞれプロセス番号0〜4を付された5つのプロセスとして並列的に実行されており、各プロセスは、同期点1,2で示すように、ステップ毎に同期しながら実行されている。
【0009】
一方、図12は、並列プロセスのPE間協調スケジューリングとしてギャングスケジューリングと呼ばれる同期スケジューリングを行なった場合の例を示すもので、この図12に示す例でも、図11に示した例と同様、5台のPE101上で、それぞれプロセス番号0〜4を付された5つのプロセスとして並列的に実行されており、各プロセスは、同期点1,2で示すように、ステップ毎に同期しながら実行されている。
【0010】
このギャングスケジューリングでは、ブロードキャストされたプロセス切替指令を受信したこと、または、PE101の相互間で同期した時計が予定時刻になったことを契機にして、全ての並列プロセスが同時に割り付けられる。例えば図12に示す例では、タイムスライス毎に、他の並列ジョブや非並列ジョブのプロセス(図12では図示省略)がディスパッチ(割付)される。
【0011】
このような同期スケジューリングによれば、並列プロセスをプロセススイッチしたことに起因するプロセス間同期オーバヘッドの増大は起こらない。また、図11に示すようにシステムで並列ジョブが1つだけ動作している場合に比べ、単位時間当たりで並列ジョブの実行時間割合倍の性能向上を期待できる。
なお、図11および図12中、tは1タイムスライスであり、“○”は各プロセスが並列同期待ち状態になった時点(つまり、今回のステップで割り付けられた処理を完了した時点)を示し、“●”は各プロセスを実行する各PE101で並列同期(バリア)を検出した時点(つまり、当該並列プロセスを実行する全てのPE101が今回のステップで割り付けられた処理を完了した時点)を示している。
【0012】
また、横方向の太線は、プロセスが実際に実行されている期間を示し、横方向の細線は、プロセスが並列同期待ち状態であることを示している。この細線で示すように、従来、各プロセスは、並列同期待ち状態で実際には何ら処理を行なわない状態であっても、並列同期を検出するまで、各タイムスライスに対してディスパッチ(割付)されている。
【0013】
【発明が解決しようとする課題】
しかしながら、図11および図12に示すいずれの並列プロセススケジューリング手法でも、各プロセスは、並列同期待ち状態で実際には何ら処理を行なわない状態であっても、並列同期を検出するまで、各タイムスライスに対してディスパッチされている。
【0014】
従って、他に実行可能なプロセスが存在する場合でも、並列同期待ち状態の並列プロセスに対してタイムスライスが与えられてしまい、各並列プロセスの処理時間に差がある場合には、システム全体のスループット性能を低下させるなどの課題があった。
本発明は、このような課題に鑑み創案されたもので、並列同期待ち状態にある並列プロセスはディスパッチせず、代わりに実行可能な他のジョブのプロセスをディスパッチできるようにして、システムのスループット性能を低下させない協調スケジューリングを実現した、並列計算機における並列プロセススケジューリング方法および並列計算機用処理装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
図1は本発明の原理ブロック図であり、この図1に示すように、本発明の並列プロセススケジューリング方法を適用される並列計算機1は、個別に処理を実行する複数の処理装置(以下、PEという)2と、これらの複数のPE2を相互に通信可能に接続する通信網3とをそなえて構成され、ある1つのジョブを、複数のPE2のうちの2以上のPE2により、ステップ毎に同期させながら並列プロセスとして実行するようになっている。
【0016】
そして、各PE2は、不活性化機能4,条件設定機能5,割付機能6,割込み生成機能7および活性化機能8を有している。
ここで、不活性化機能4は、当該並列プロセスとして今回のステップで割り付けられた処理を完了し、他のPE2が当該並列プロセスとして今回のステップで割り付けられた処理を完了するのを待つ並列同期待ち状態になった際に、当該並列プロセスの割付を禁止すべく当該並列プロセスを不活性状態にする機能である。
【0017】
また、条件設定機能5は、不活性化機能4による当該並列プロセスの不活性化と同時に、当該並列プロセスの割付を再開する際に満たされるべき条件を設定する機能であり、割付機能6は、実行可能な他のジョブが存在する場合には、当該並列プロセスが不活性状態である期間中、その他のジョブについてのプロセスの割付を行なう機能である。
【0018】
さらに、割込み生成機能7は、条件設定機能5により設定された前記条件が満たされた場合、現在実行中の処理に対する割込み信号を生成する機能であり、活性化機能8は、割込み生成機能7からの割込み信号に応じて、当該並列プロセスの割付を再開すべく当該並列プロセスを活性状態にする機能である。
上述のような機能4〜8を有するPE2では、実行中の並列プロセスが並列同期待ち状態になると、不活性化機能4により当該並列プロセスを不活性化することで、この並列プロセスの割付が禁止され、代わって、実行可能な他のジョブが存在する場合には、割付機能6により、この他のジョブについてのプロセスの割付が行なわれる。
【0019】
この他のジョブの実行中に条件設定機能5により設定された前記条件が満たされると、割込み生成機能7により、現在実行中の処理に対する割込み信号が生成された後、活性化機能8により、並列同期待ち状態であった並列プロセスが活性化され、この並列プロセスの割付が再開される。
このようにして、並列同期待ち状態にある並列プロセスをディスパッチせず代わりに実行可能な他のジョブのプロセスをディスパッチするとともに、所定条件が満たされると並列プロセスの割付を再開して次のステップの処理を実行するといった、並列プロセスの協調スケジューリングを実現することができる(請求項1,3)。
【0020】
割込み生成機能7を実現するための手法としては、下記項目〔1〕〜〔3〕の3種類がある。
〔1〕転送パケット数に応じた割込み生成機能
並列計算機1において、データ処理動作とは非同期に行なわれるパケット送受信により通信網3を介して送信側PE2から受信側PE2へデータ(パケット)を転送すべく、各PE2にデータ転送用の転送処理部がそなえられている場合、割込み生成機能7を、カウンタ,期待値レジスタ,比較器および割込み生成回路から構成することができる。
【0021】
ここで、カウンタは、当該並列プロセスの並列同期待ち状態になると、当該並列プロセスを実行する他PE2から転送されてくるパケットの数を、カウントアップまたはカウントダウンすることにより計数するものであり、期待値レジスタは、条件設定機能5により、並列同期待ち状態になってから他PE2が今回のステップを完了するまでの間に他PE2から転送されてくる予定のパケットの数に基づいて、カウンタによるカウント値の期待値を設定されるものである。また、比較器は、期待値レジスタに設定された期待値とカウンタによる実カウント値とを比較するものであり、割込み生成回路は、比較器による比較結果に応じ前記割込み信号を生成するものである。
【0022】
このように構成された割込み生成機能7を有するPE2では、実行中の並列プロセスが並列同期待ち状態になると、当該並列プロセスを実行する他PE2から自PE2へ転送されてくるパケットの数が、カウンタをカウントアップまたはカウントダウンすることにより計数される。
そして、そのカウンタによる実カウント値と条件設定機能5により期待値レジスタに設定された期待値とが一致したことが比較器にて検知されると、割込み生成回路により割込み信号が生成される。つまり、転送パケット数が期待値に到達したことを、並列プロセスの割付を再開する条件(並列同期待ち状態の解除条件)として、割込み生成機能7を実現することができる。
【0023】
なお、並列計算機1上で複数のジョブがそれぞれ並列プロセスとして実行されている場合、パケット中に、各ジョブに対応したプロセス識別子を設定し、各PE2において、期待値をプロセス識別子毎に設定するとともに、カウンタによるカウント値を格納する領域をプロセス識別子毎に主記憶上に確保し、カウンタの計数,期待値の設定および割込み信号の生成をプロセス識別子毎に行なうことにより、ジョブ毎に、並列プロセスの非活性化/活性化を行なうことができる。
【0024】
〔2〕メッセージパケットの受信量に応じた割込み生成機能
並列計算機1において、データ処理動作とは非同期に行なわれるパケット送受信により通信網3を介して送信側PE2から受信側PE2へデータ(パケット)を転送すべく各PE2にデータ(パケット)転送用の転送処理部をそなえ、この転送処理部が、当該並列プロセスを実行する他PE2から特定種別のパケットであるメッセージパケットを受信すると、その受信データを、ベースアドレスと書込ポインタとの加算値に従って主記憶上のサイクリックキューであるメッセージ受信キューに格納するとともに、書込ポインタの指示値を、メッセージ受信キューにおける次の空き領域の先頭アドレスに更新するように構成されている。
【0025】
このとき、割込み生成機能7を、期待値レジスタ,比較器および割込み生成回路から構成することができる。
ここで、期待値レジスタは、条件設定機能5により、並列同期待ち状態になってから他PE2が今回のステップを完了するまでの間に他PE2から転送されてくる予定の全メッセージパケットのデータ容量等の情報に基づいて、転送処理部の書込ポインタの指示値の期待値を設定されるものである。また、比較器は、期待値レジスタに設定された期待値と書込ポインタの実指示値とを比較するものであり、割込み生成回路は、比較器による比較結果に応じ前記割込み信号を生成するものである。
【0026】
このように構成された割込み生成機能7を有するPE2では、実行中の並列プロセスが並列同期待ち状態になると、当該並列プロセスを実行する他PE2からメッセージパケットを受信すると、その受信データが、ベースアドレスと書込ポインタとの加算値に従って主記憶上のサイクリックキューであるメッセージ受信キューに格納されるとともに、その書込ポインタの指示値が、メッセージ受信キューにおける次の空き領域の先頭アドレスに更新される。
【0027】
そして、その書込ポインタの実指示値と条件設定機能5により期待値レジスタに設定された期待値とを比較し前記メッセージパケットの受信量が期待値に到達したことを検知したことが、比較器にて検知されると、割込み生成回路により割込み信号が生成される。つまり、メッセージパケット受信量が期待値に到達したことを、並列プロセスの割付を再開する条件(並列同期待ち状態の解除条件)として、割込み生成機能7を実現することができる(請求項1,3)。
【0028】
なお、並列計算機1上で複数のジョブがそれぞれ並列プロセスとして実行されている場合、パケット中に、各ジョブに対応したプロセス識別子を設定し、各PE2において、期待値およびベースアドレスをプロセス識別子毎に設定するとともに、メッセージ受信キューおよび書込ポインタをプロセス識別子毎にそなえ、メッセージ受信キューへのデータ書込,書込ポインタの更新,期待値の設定および割込み信号の生成をプロセス識別子毎に行なうことにより、ジョブ毎に、並列プロセスの非活性化/活性化を行なうことができる(請求項2,4)。
【0029】
〔3〕同期検出(バリア検出)に応じた割込み生成機能
複数のPE2の相互間で各PE2が当該並列プロセスとして今回のステップで割り付けられた処理を完了したか否かを示す1ビット以上の状態値を送受信するための状態通信部と、この状態通信部を通じて得られた当該並列プロセスを実行するPE2からの状態値が全て一致したことを検出すると同期検出信号を出力する同期検出機構とが各PE2にそなえられている場合、条件設定機能5により、同期検出機構から同期検出信号が出力されることが前記条件として設定され、割込み生成機能7が同期検出機構により実現され、この同期検出機構からの同期検出信号を前記割込み信号として用いる。
【0030】
このように構成された割込み生成機能7を有するPE2では、実行中の並列プロセスが並列同期待ち状態になった後、PE2の同期検出機構から同期検出信号が、割込み生成機能7の割込み信号として出力される。つまり、各PE2の同期検出(バリア検出)を、並列プロセスの割付を再開する条件として、割込み生成機能7を実現することができる。
【0031】
なお、並列計算機1上で複数のジョブがそれぞれ並列プロセスとして実行されている場合、パケット中に、各ジョブに対応したプロセス識別子を設定するとともに、割込み生成機能7を実現する同期検出機構をプロセス識別子毎にそなえ、同期検出機構による同期検出およびおよび割込み信号の生成をプロセス識別子毎に行なうことにより、ジョブ毎に、並列プロセスの非活性化/活性化を行なうことができる。
【0032】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(a)本実施形態の並列計算機の説明
図2は本発明の一実施形態としての並列プロセススケジューリング方法を適用された並列計算機の全体構成を示すブロック図であり、この図2に示すように、本実施形態の並列計算機10も、図1に示したものと同様、個別に処理を実行するn台のPE(PE番号として#0〜#n−1が付与されているものとする)11と、これらのPE11を相互に通信可能に接続するPE間結合網12とをそなえて構成され、ある1つのジョブを、n台のPE11のうちの2台以上のPE11により、ステップ毎に同期させながら並列プロセスとして実行するようになっている。
【0033】
各PE11は、図2のPE番号#0のPE11のブロック内に表記されるように、少なくとも転送処理部13,CPU14および主記憶15をそなえて構成されている。なお、図2においては、PE番号#0のPE11についてのみその内部を図示しているが、他のPE番号#1〜#n−1のPE11も、同様に構成され、後述する各種機能を有することは言うまでもない。
【0034】
ここで、転送処理部13は、主記憶15上のデータの送受信処理を行なうもので、CPU14によるデータ処理動作とは非同期に、パケット送受信によりPE間結合網12を介して他のPE11との間でデータ転送を行なうものであり、この転送処理部13(またはPE11の第3実施形態で後述する同期検出機構61)に、後述する割込み生成機能24がそなえられている。この転送処理部13の詳細構成(特に割込み生成機能24の構成)や動作については図4〜図8により後述する。
【0035】
また、CPU14は、主記憶15上の各種データ,プログラム等に基づいてデータ処理動作(実際の並列プロセスの実行動作等)を行なうとともに、転送処理部13に対してデータ転送指令を行なうもので、後述する不活性化機能21,条件設定機能22,割付機能23および活性化機能25を有している。
ここで、不活性化機能21は、当該並列プロセスとして今回のステップで割り付けられた処理を完了し、他のPE11が当該並列プロセスとして今回のステップで割り付けられた処理を完了するのを待つ並列同期待ち状態になった際に、当該並列プロセスの割付を禁止すべく当該並列プロセスを不活性状態にする機能である。
【0036】
また、条件設定機能22は、不活性化機能21による当該並列プロセスの不活性化と同時に、当該並列プロセスの割付を再開する際に満たされるべき条件(並列同期待ち状態の解除条件)を設定する機能であり、割付機能23は、実行可能な他のジョブが存在する場合には、当該並列プロセスが不活性状態である期間中、その他のジョブについてのプロセスの割付を行なう機能である。
【0037】
さらに、割込み生成機能24は、条件設定機能22により設定された条件が満たされた場合、現在実行中の処理に対する割込み信号を生成する機能であり、活性化機能25は、割込み生成機能24からの割込み信号に応じて、当該並列プロセスの割付を再開すべく当該並列プロセスを活性状態にする機能である。
なお、不活性化機能21,条件設定機能22,割付機能23および活性化機能25は、実際には、後述するように、OS(Operating System)の基本的部分であるスーパバイザにより実現される機能である。ここで、スーパバイザとは、タイムシェアリング,入出力,マルチプログラミングなどの機能を制御すべく主記憶15に常駐しているプログラムのことで、狭義のOSである。
【0038】
次に、上述のごとく構成された各PE11の動作(即ち、本実施形態の並列プロセススケジューリング方法)について説明する。
各PE11において、CPU14により実行中の並列プロセスが並列同期待ち状態になった時には、その並列同期待ち状態になった旨を示すシステムコールが前記条件を伴ってその並列プロセスから発行される。
【0039】
このシステムコールを受け取ったスーパバイザは、通知された条件が成立した時に割込み信号を割込み生成機能24により生成させるように、転送処理部13(割込み生成機能24)のパラメータを設定するとともに、並列同期待ち状態になった並列プロセスを不活性状態に遷移させ、この並列プロセスがディスパッチされないようにする(以上が不活性化機能21および条件設定機能22)。
【0040】
そして、CPU14は、並列同期待ち状態になった並列プロセス以外に実行可能なジョブが存在する場合には、割付機能23により、この他のジョブ(他の並列ジョブあるいは非並列ジョブ)についてのプロセスの割付が行なわれる。
この他のジョブの実行中に、条件設定機能5により転送処理部13(または同期検出機構61)側に設定された前記条件が成立した時には、割込み生成機能24により、現在実行中の処理に対する割込み信号が生成されてCPU14へ出力される。この割込み信号を通知されたスーパバイザは、並列同期待ち状態であった該当並列プロセスを活性化し(活性化機能25)、その並列プロセスのディスパッチを再開する。
【0041】
図3は本実施形態の作用を説明するための図で、この図3は、前述した図12に示すギャングスケジューリングを行なったものに対応している。この図3に示す例でも、ある並列ジョブが、図12に示した例と同様、5台のPE11上で、それぞれプロセス番号0〜4を付された5つのプロセスとして並列的に実行されており、各プロセスは、同期点1,2で示すように、ステップ毎に同期しながら実行されている。
【0042】
図3中、tは1タイムスライスであり、“○”は各プロセスが並列同期待ち状態になりシステムコールを発行した時点(つまり、今回のステップで割り付けられた処理を完了した時点)を示し、“●”は各PE11で前記条件が成立し割込み生成機能24により割込み信号が生成された時点を示している。また、横方向の太線は、プロセスが実際に実行されている期間を示している。
【0043】
図3に示す本実施形態のスケジューリング方法と、図12に示した従来のスケジューリング手法との異なる点は、図12に示した横方向の細線が無くなっている点である。つまり、従来、各プロセスは、並列同期待ち状態で実際には何ら処理を行なわない状態であっても、並列同期を検出するまで、各タイムスライスに対してディスパッチされていたが、本実施形態では、並列同期待ち状態の並列プロセスをディスパッチすることがなくなる。これにより、前記条件が成立するまでの間、新たに空いたCPU14のタイムスライスに、他のプロセスをディスパッチすることが可能になる。
【0044】
従って、複数の並列ジョブを同時に実行する、または、並列ジョブと非並列ジョブとを同時に実行するような多重ジョブ環境において、並列同期待ち状態にある並列プロセスをディスパッチする代わりに実行可能な他のジョブのプロセスをディスパッチするという協調スケジューリングが可能になるので、係る多重ジョブ環境にある並列計算機10のスループット性能が大幅に向上することになる。
【0045】
なお、図3では、本発明を、ギャングスケジューリングに適用した場合について説明したが、図11に示した一般的な並列プロセススケジューリングにも、上述と同様にして適用することが可能で、この場合も本実施形態と同様の作用効果を得ることができることは言うまでもない。
次に、各PE11における割込み生成機能24を実現する3つの実施形態について、図4〜図8により詳細に説明する。
【0046】
(b)第1実施形態の並列計算機用処理装置の説明
図4は本発明の第1実施形態としての並列計算機用処理装置の要部構成を示すブロック図であり、この図4では、転送処理部13における受信系と、この受信系に付加された割込み生成機能24とが詳細に図示されており、転送処理部13に本来そなえられている送信系の図示は省略されている。
【0047】
なお、図4中、16はCPU14用の主記憶アクセス制御部で、この主記憶アクセス制御部16は、CPU14からの指令に応じ主記憶15に対してアクセスを行ない、主記憶15からCPU14へのデータ転送や、CPU14から主記憶15へのデータ転送を制御するものである。
また、図4中、30は転送処理部13の一部を構成する主記憶アクセス制御部で、この主記憶アクセス制御部30は、転送処理部13の受信系および送信系からの指令に応じ主記憶15に対してアクセスを行ない、主記憶15から送信系へのデータ転送や、受信系から主記憶15へのデータ転送を制御するものである。さらに、この主記憶アクセス制御部30には、割込み生成機能24における各種レジスタ(後述)へのデータ設定を行なうためのアドレスデコーダ30Aとしての機能もそなえられている。
図4に示すように、第1実施形態としてのPE11の転送処理部13の受信系は、コマンドレジスタ31,デコーダ32,制御回路33,入力バッファ34,アドレスレジスタ35およびアドレス生成回路36から構成されている。
【0048】
ここで、コマンドレジスタ31は、PE間結合網12からのデータ受信時に、受信したパケットのヘッダ内に含まれる転送コマンド(コマンドコード)を一時的に保持するものであり、デコーダ32は、コマンドレジスタ31に保持されたコマンドコードを解析するものであり、制御回路33は、このデコーダ32の解析結果に基づいて、受信系の各部を制御するものである。
【0049】
入力バッファ34は、PE間結合網12を介して送信側PE11から受信したパケットを一時的に保持するもので、この入力バッファ34に保持されたパケットボディのデータは、図5に示すフローチャートに従って後述するごとく、アドレスレジスタ35に示されるアドレスと組になって、順次、主記憶アクセス制御部30を介して主記憶15に格納されるようになっている。
【0050】
アドレスレジスタ35は、入力バッファ34に保持されているパケットボディを書き込むべき主記憶15上のアドレスを一時的に保持するもので、このアドレスレジスタ35には、まず、受信したパケットのヘッダにて指定されるアドレスデータ(パケットボディ受信アドレス)が保持され、以後、アドレス生成回路36により生成されたアドレスデータが保持されるようになっている。
【0051】
アドレス生成回路36は、ヘッダ指定のアドレスデータがアドレスレジスタ35に設定されると、入力バッファ34から主記憶15へのデータ書込を行なう度に、アドレスレジスタ35に設定されたアドレス値に対して1回のデータ格納バイト長を加算するもので、その加算結果は、アドレスレジスタ35に設定されるようになっている。このアドレス生成回路36による加算処理は、パケットボディの受信(書込)を終了するまで行なわれる。
【0052】
一方、上述のような転送処理部13の受信系には、割込み生成機能24が付加されている。第1実施形態としてのPE11における割込み生成機能24は、図4に示すように、カウンタアドレスレジスタ41,カウンタ値レジスタ42,デクリメンタ43,カウンタ期待値レジスタ44,比較器45および割込み生成回路46によって実現されている。
【0053】
ここで、カウンタアドレスレジスタ41は、受信したパケットのヘッダにて指定される受信カウンタアドレスを保持するものである。この第1実施形態では、後述するごとく並列同期待ち状態になった並列プロセスについて他のPE11から転送されてきたパケットの数を計数しているが、カウンタアドレスレジスタ41に保持される受信カウンタアドレスは、その計数結果(カウント値)を格納すべき主記憶15上のアドレスを指定するものである。
【0054】
カウント値レジスタ42は、並列同期待ち状態になった並列プロセスについてのパケットを受信する度に、主記憶15上の受信カウンタアドレス(カウンタアドレスレジスタ41に保持されたアドレス)から主記憶アクセス制御部30を介して読み出されたカウント値を保持するものである。
デクリメンタ43は、カウント値レジスタ42に保持されたカウント値から1を減算するもので、その減算結果は、比較器45へ出力されるとともに、主記憶アクセス制御部30を介して主記憶15上の受信カウンタアドレスに書き込まれる。このようにデクリメンタ43による減算結果を主記憶15上の受信カウンタアドレスに書き込むことにより、並列同期待ち状態になった並列プロセスについての受信パケット数に関する情報であるカウント値が更新される。
【0055】
この第1実施形態では、上述したカウンタアドレスレジスタ41,カウント値レジスタ42およびデクリメンタ43により、並列同期待ち状態の並列プロセスを実行する他のPE11から転送されてくるパケットの数をカウントダウンにより計数するカウンタとしての機能が実現されている。
また、カウンタ期待値レジスタ44は、処理中の並列プロセスが並列同期待ち状態になると、前述したCPU14(スーパバイザ)の条件設定機能22により、主記憶アクセス制御部30(アドレスデコーダ30A)を介して所定のカウンタ期待値を設定されるものである。このカウンタ期待値は、並列同期待ち状態になってから他のPE11が今回のステップを完了するまでの間に他のPE11から転送されてくる予定のパケットの数に基づいて設定されるもので、例えば、主記憶15上の受信カウンタアドレスにおけるカウント値が“8”であり、並列同期待ち状態になってから受信する予定のパケット数が“6”ある場合には、所定のカウンタ期待値として“2”が設定されることになる。
【0056】
比較器45は、カウンタ期待値レジスタ44に設定されたカウンタ期待値とデクリメンタ43の出力値(実カウント値)とを比較するもので、これらの値が一致した場合に一致信号〔不一致時に“0”(Lowレベル)で一致時に“1”(Highレベル)になる信号〕を出力するものである。
そして、割込み生成回路46は、比較器45による比較結果に応じ、CPU14(スーパバイザ)に対して割込み信号を生成するもので、割込み保留レジスタ47,割込み生成マスクレジスタ48およびANDゲート49により構成されている。
【0057】
ここで、割込み保留レジスタ47は、比較器45からの一致信号を保持し、その保持信号をANDゲート49へ出力するものである。
また、割込み生成マスクレジスタ48は、割込みを生成させるか否かをCPU14側から予め定めるためのマスク情報を設定され、その設定情報をANDゲート49へ出力するものである。このマスク情報としては、割込みを発生させる場合に“1”が設定される一方、割込みを発生させない場合(つまり割込み保留レジスタ47からの信号をマスクする場合)に“0”される。
【0058】
さらに、ANDゲート49は、割込み保留レジスタ47からの信号と割込み生成マスクレジスタ48からの信号との論理積を算出し、その結果を割込み生成信号としてCPU14へ出力するものである。つまり、割込み生成マスクレジスタ48にマスク情報として“1”が設定されている場合に、比較器45からの一致信号が立ち上がって割込み保留レジスタ47に保持される信号が“1”になると、ANDゲート49からCPU14へ出力される割込み生成信号が“1”に立ち上がり、CPU14において割込み処理が行なわれるようになっている。
【0059】
次に、第1実施形態としてのPE11の動作について、図5のフローチャート(ステップS1〜S16)に従って説明する。ここでは、特に割込み生成機能24の動作を説明すべく、PE11が、ある並列プロセスについて並列同期待ち状態になってからその並列プロセスについてのパケットを他のPE11から受信する際の、転送処理部13の受信系および割込み生成機能24の動作について説明する。このとき、カウンタ期待値レジスタ44には、CPU14(スーパバイザ)の条件設定機能22により、所定のカウンタ期待値が既に設定されているものとする。
【0060】
PE間結合網12は、このPE間結合網12に接続された各PE11の入力バッファ34の空きワード数を、常時、捕捉しており(ステップS1)、所定PE11を宛先(受信側PE)とするパケットが存在し、且つ、この受信側PE11の入力バッファ34が空いている場合には(ステップS2)、1ワード目にパケット送信開始信号を伴ってパケットの転送を開始し(ステップS3)、受信側PE11の入力バッファ34の空き状態に応じて、パケットの全体をその受信側PE11に転送する(ステップS4)。このステップS4による処理は、1つのパケットの転送を終了するまで(ステップS5でYES判定となるまで)繰り返し行なわれ、パケットの転送を終了すると、ステップS1に戻る。
【0061】
ステップS3,S4によりPE間結合網12から受信側PE11へのパケット転送が開始されると、受信側PE11の転送処理部13内の受信系では、入力バッファ34が空いている限り、パケットを読み込む(ステップS6)。このとき、パケットヘッダ内の各指定データが流れるタイミングで、各指定データが、対応するレジスタ31,35,41に読み込まれる。つまり、コマンドレジスタ31にはコマンドコードが、アドレスレジスタ35にはパケットボディ受信アドレスが、カウンタアドレスレジスタ41には受信カウンタアドレスが読み込まれる(ステップS7)。
【0062】
ステップS7によりコマンドレジスタ31に読み込まれたコマンドコードはデコーダ32により解読されて、パケット受信格納方法を制御するための信号が、制御回路33により生成される(ステップS8)。
そして、転送処理部13の受信系は、アドレスレジスタ35に設定されたアドレスと入力バッファ34からのパケットデータとを組にして主記憶アクセス制御部30へ送り、この主記憶アクセス制御部30を介して、パケットボディを主記憶15上の指定アドレスに格納する(ステップS9)。
【0063】
ステップS9により、パケットデータを1回格納すると、アドレス生成回路36により、アドレスレジスタ35のアドレス値に1回のデータ格納バイト長が加算され、アドレスレジスタ35に設定される(ステップS10)。
これらのステップS9およびS10による処理は、パケットボディを全て受信するまで(ステップS11でYES判定となるまで)繰り返し実行される。
【0064】
パケットボディを全て受信すると、転送処理部13の受信系は、カウンタアドレスレジスタ41に保持されているアドレスを主記憶アクセス制御部30に送り、主記憶15上のそのアドレスから、該当並列プロセスについてのカウント値を読み込み、カウント値レジスタ42に設定する(ステップS12)。
カウント値レジスタ42に設定されたカウント値はデクリメンタ43により1だけ減算された後、その減算結果(新たなカウント値)をデータとし、且つ、カウンタアドレスレジスタ41に保持されているデータをアドレスとして主記憶アクセス制御部30に送出する。これにより、デクリメンタ43による減算結果が、主記憶15上の受信カウンタアドレスに書き込まれ、並列同期待ち状態になった並列プロセスについての受信パケット数に関する情報であるカウント値が更新される(ステップS13)。
【0065】
デクリメンタ43による減算結果を主記憶15に書き込むと同時に、比較器45により、カウンタ期待値レジスタ44に設定されたカウンタ期待値とデクリメンタ43の出力値(実カウント値)とが比較され、これらの値が一致した場合(ステップS14でYES判定の場合)、比較器45からの一致信号が立ち上がり割込み保留レジスタ47に“1”が設定される(ステップS15)。
【0066】
このとき、割込み生成マスクレジスタ48にマスク情報として“1”が設定されていれば、割込み生成回路46(ANDゲート49)からCPU14へ出力される割込み信号が“1”に立ち上がり(ステップS16)、CPU14において割込み処理が行なわれる。
このステップS16による処理を終了した後、もしくは、比較器45の比較結果が不一致であった場合(ステップS14でNO判定の場合)、転送処理部13の受信系は受信待機状態になる。
【0067】
このように、第1実施形態としてのPE11によれば、実行中の並列プロセスが並列同期待ち状態になると、当該並列プロセスを実行する他のPE11から自PE11へ転送されてくるパケットの数がカウントダウンにより計数され、その実カウント値と条件設定機能22によりカウンタ期待値レジスタ44に設定された期待値とが一致したことが比較器45にて検知されると、割込み生成回路46により割込み信号が生成される。つまり、転送パケット数が期待値に到達したことを、並列プロセスの割付を再開する条件(並列同期待ち状態の解除条件)として、割込み生成機能24が実現される。
【0068】
なお、上述した第1実施形態では、PE11のCPU14で実行される並列プロセスが1種類であるものとして説明しているが、第1実施形態では、並列計算機10上で複数のジョブがそれぞれ並列プロセスとして実行されている場合にも対応することができる。
ただし、その場合、転送されるパケットのヘッダ中に、各ジョブに対応したプロセス識別子を設定する。また、割込み生成機能24をプロセス識別子毎にそなえて、カウンタ期待値をプロセス識別子毎にカウンタ期待値レジスタ44に設定するとともに、デクリメンタ43の出力値(カウント値)を格納する領域をプロセス識別子毎に主記憶15上に確保する。これにより、パケットヘッダ中のプロセス識別子に対応して、受信パケット数の計数,カウンタ期待値の設定および割込み信号の生成を行なえ、ジョブ毎に、並列プロセスの非活性化/活性化を行なうことができる。
【0069】
また、上述した第1実施形態では、受信パケット数をデクリメンタ43により減算(カウントダウン)して計数しているが、逆にインクリメンタによりカウントアップして計数するようにしてもよい。この場合、当然、カウンタ期待値レジスタ45には、そのカウントアップ処理に対応した値がカウンタ期待値として設定される。例えば、主記憶15上の受信カウンタアドレスにおけるカウント値が“8”であり、並列同期待ち状態になってから受信する予定のパケット数が“6”ある場合には、所定のカウンタ期待値として“14”が設定されることになる。
【0070】
(c)第2実施形態の並列計算機用処理装置の説明
図6は本発明の第2実施形態としての並列計算機用処理装置の要部構成を示すブロック図であり、この図6でも、第1実施形態と同様、転送処理部13における受信系と、この受信系に付加された割込み生成機能24とが詳細に図示されており、転送処理部13に本来そなえられている送信系の図示は省略されている。図6中、既述の符号と同一の符号はほぼ同一部分を示しているので、その詳細な説明は省略する。
【0071】
ただし、第2実施形態では、並列計算機10において、プログラミングモデルとしてメッセージパッシングモデルが採用され転送処理部13によりパケットとしてメッセージパケットが転送されるものとする。
図6に示すように、第2実施形態としてのPE11の転送処理部13の受信系は、第1実施形態と同様のコマンドレジスタ31,デコーダ32,制御回路33および入力バッファ34を有するほか、アドレスレジスタ37,加算器38,メッセージ受信キューベースアドレスレジスタ39,書込ポインタ40,1加算器50,読出ポインタ51および比較器52を有して構成されている。
【0072】
ここで、入力バッファ34は、第1実施形態のものと同様、PE間結合網12を介して送信側PE11から受信したパケットを一時的に保持するものであるが、この入力バッファ34に保持されたパケットボディのデータは、図7に示すフローチャートに従って後述するごとく、アドレスレジスタ37に示されるアドレスと組になって、順次、主記憶アクセス制御部30を介し主記憶15上のメッセージ受信キュー(サイクリックキュー)17に格納されるようになっている。
【0073】
アドレスレジスタ37は、入力バッファ34に保持されているパケットボディを書き込むべき主記憶15上のアドレスを一時的に保持するもので、このアドレスレジスタ37には、加算器41からの値がアドレスデータとして保持されるようになっている。
加算器38は、入力バッファ34に保持されているパケットボディを主記憶15上のメッセージ受信キュー17に格納する際の書込アドレスを順次生成するためのもので、レジスタ39に保持されるメッセージ受信キューベースアドレス(メッセージ受信キュー17の空きの先頭アドレス)と書込ポインタ40の値とを加算し、前記書込アドレスとしてアドレスレジスタ37へ出力する。
【0074】
書込ポインタ40は、初期値として0が設定されているが、主記憶15へのデータ書込を開始すると、その書込ポインタ40の値は、メッセージ受信キュー17に対してこの受信キュー17の1ブロック分のデータが書き込まれる度に、1加算器50により1ずつカウントアップされる。
従って、加算器38からの出力は、メッセージ受信キューベースアドレスを初期値として1ブロック分のデータ書込毎に1ずつ順に増加する。このような加算器38からのアドレス値は、パケットを全て書き込むまでアドレスレジスタ39に順次設定される。
【0075】
そして、パケットボディのデータは、アドレスレジスタ37に順次設定されるアドレスと組になって、主記憶アクセス制御部30を介して主記憶15のメッセージ受信キュー17に書き込まれる。
なお、読出ポインタ51は、サイクリックキューであるメッセージ受信キュー17の読出位置を示すものであり、比較器52は、1加算器50により1を加算された書込ポインタ40の値と読出ポインタ51の値とを比較し、一致した場合には、メッセージ受信キュー17でデータのオーバフローが発生したものと判断し、割込み信号を生成してCPU14に対して出力するものである。
【0076】
一方、上述のような転送処理部13の受信系にも、第1実施形態と同様、割込み生成機能24が付加されている。第2実施形態としてのPE11における割込み生成機能24は、図6に示すように、書込ポインタ期待値レジスタ53,比較器54および第1実施形態と同様の割込み生成回路によって実現されている。
ここで、書込ポインタ期待値レジスタ53は、処理中の並列プロセスが並列同期待ち状態になると、前述したCPU14(スーパバイザ)の条件設定機能22により、主記憶アクセス制御部30(アドレスデコーダ30A)を介して所定の書込ポインタ期待値を設定されるものである。この書込ポインタ期待値は、並列同期待ち状態になってから他のPE11が今回のステップを完了するまでの間に他のPE11から転送されてくる予定の全メッセージパケットのデータ容量に基づいて設定されるもので、その全メッセージパケットを受信した場合に書込ポインタ40が示すものと考えられる値である。
【0077】
比較器54は、書込ポインタ期待値レジスタ53に設定された書込ポインタ期待値と書込ポインタ40の実指示値とを比較するもので、これらの値が一致した場合に一致信号〔不一致時に“0”で一致時に“1”になる信号〕を出力するものである。なお、比較器54は、書込ポインタ期待値と書込ポインタ40の実指示値とを比較した結果、期待値と実指示値とが不一致になったこと、または、実指示値が期待値を超えたことを検知した場合に、前述のような所定信号を出力するものとして構成することもできる。
【0078】
そして、割込み生成回路46は、第1実施形態のものと同様、比較器54による比較結果に応じ、CPU14(スーパバイザ)に対して割込み信号を生成するもので、前述と全く同様の割込み保留レジスタ47,割込み生成マスクレジスタ48およびANDゲート49により構成されている。
つまり、割込み生成マスクレジスタ48にマスク情報として“1”が設定されている場合に、比較器54からの一致信号が立ち上がって割込み保留レジスタ47に保持される信号が“1”になると、ANDゲート49からCPU14へ出力される割込み生成信号が“1”に立ち上がり、CPU14において割込み処理が行なわれるようになっている。
【0079】
次に、第2実施形態としてのPE11の動作について、図7のフローチャート(ステップS21〜S39)に従って説明する。ここでも、特に割込み生成機能24の動作を説明すべく、PE11が、ある並列プロセスについて並列同期待ち状態になってからその並列プロセスについてのメッセージパケットを他のPE11から受信する際の、転送処理部13の受信系および割込み生成機能24の動作について説明する。このとき、書込ポインタ期待値レジスタ53には、CPU14(スーパバイザ)の条件設定機能22により、所定の書込ポインタ期待値が既に設定されているものとする。
【0080】
PE間結合網12は、第1実施形態と同様、このPE間結合網12に接続された各PE11の入力バッファ34の空きワード数を、常時、捕捉しており(ステップS21)、所定PE11を宛先(受信側PE)とするメッセージパケットが存在し、且つ、この受信側PE11の入力バッファ34が空いている場合には(ステップS22)、1ワード目にパケット送信開始信号を伴ってメッセージパケットの転送を開始し(ステップS23)、受信側PE11の入力バッファ34の空き状態に応じて、メッセージパケットの全体をその受信側PE11に転送する(ステップS24)。このステップS24による処理は、1つのメッセージパケットの転送を終了するまで(ステップS25でYES判定となるまで)繰り返し行なわれ、メッセージパケットの転送を終了すると、ステップS21に戻る。
【0081】
ステップS23,S24によりPE間結合網12から受信側PE11へのパケット転送が開始されると、受信側PE11の転送処理部13内の受信系では、入力バッファ34が空いている限り、メッセージパケットを読み込む(ステップS26)。このとき、パケットヘッダ内のコマンドコードが流れるタイミングで、そのコマンドコードをコマンドレジスタ31に読み込む(ステップS27)。コマンドレジスタ31に読み込まれたコマンドコードはデコーダ32により解読されて、パケット受信格納方法を制御するための信号が、制御回路33により生成される(ステップS28)。
【0082】
そして、転送処理部13の受信系では、レジスタ39に保持されるメッセージ受信キューベースアドレスと書込ポインタ40の値とを加算器38により加算した結果が、アドレスレジスタ37に書込アドレスとして設定された後(ステップS29)、書込ポインタ40の値が、1加算器50により1だけカウントアップされる(ステップS30)。
【0083】
ステップS30により1だけカウントアップされた書込ポインタ40の値(実指示値)は、比較器54により、書込ポインタ期待値レジスタ53に設定された期待値と比較され、これらの値が一致した場合(ステップS31でYES判定の場合)、比較器54からの一致信号が立ち上がり割込み保留レジスタ47に“1”が設定される(ステップS32)。
【0084】
このとき、割込み生成マスクレジスタ48にマスク情報として“1”が設定されていれば、割込み生成回路46(ANDゲート49)からCPU14へ出力される割込み信号が立ち上がり(ステップS33)、CPU14において割込み処理が行なわれ、転送処理部13の受信系は受信待機状態になる。
比較器54の比較結果が不一致であった場合(ステップS31でNO判定の場合)、比較器52により、ステップS30により1だけカウントアップされた書込ポインタ40の値(実指示値)と、読出ポインタ51の値とが比較される。そして、これらの値が一致した場合(ステップS34でYES判定の場合)には、メッセージ受信キュー17でデータのオーバフローが発生したものと判断されて、比較器52からCPU14へ出力される割込み信号が立ち上がり(ステップS35)、CPU14において割込み処理が行なわれ、転送処理部13の受信系は受信待機状態になる。
【0085】
比較器52の比較結果が不一致であった場合(ステップS34でNO判定の場合)、転送処理部13の受信系は、アドレスレジスタ37に設定されたアドレスと入力バッファ34からのパケットデータとを組にして主記憶アクセス制御部30へ送り、この主記憶アクセス制御部30を介して、パケットデータを主記憶15上のメッセージ受信キュー17内へ格納する(ステップS36)。
【0086】
ステップS36により、パケットデータを1回格納すると、図示しないアドレス生成回路によりアドレスレジスタ37のアドレス値に1回のデータ格納バイト長が加算され、その加算結果が、アドレスレジスタ37に設定される(ステップS37)。
ステップS36およびS37による処理は、メッセージ受信キュー17に対して1ブロック分のパケットデータ転送を完了するか、パケットの全てをメッセージ受信キュー17に転送するまで(ステップS38でYES判定となるまで)繰り返し実行される。
【0087】
また、上述したステップS29〜S38による処理は、パケットの受信を完了するまで、つまり、パケットの全てをメッセージ受信キュー17に転送するまで(ステップS39でYES判定となるまで)繰り返し実行される。ステップS39でYES判定となると、転送処理部13の受信系は受信待機状態になる。
このように、第2実施形態としてのPE11によれば、実行中の並列プロセスが並列同期待ち状態になると、当該並列プロセスを実行する他のPE11からメッセージパケットを受信すると、その受信データが、書込ポインタ40の指示値に従って主記憶15上のメッセージ受信キュー17に格納されるとともに、その書込ポインタ40の指示値が、メッセージ受信キュー17における次の空き領域の先頭アドレスに更新される。
【0088】
そして、その書込ポインタ40の実指示値と書込ポインタ期待値レジスタに設定された期待値とが一致したことが比較器54にて検知されると、割込み生成回路46により割込み信号が生成される。つまり、メッセージパケット受信量が期待値に到達したことを、並列プロセスの割付を再開する条件(並列同期待ち状態の解除条件)として、割込み生成機能24が実現される。
【0089】
なお、上述した第2実施形態では、PE11のCPU14で実行される並列プロセスが1種類であるものとして説明しているが、この第2実施形態でも、並列計算機10上で複数のジョブがそれぞれ並列プロセスとして実行されている場合にも対応することができる。
ただし、その場合、転送されるパケットのヘッダ中に、各ジョブに対応したプロセス識別子を設定する。また、割込み生成機能24をプロセス識別子毎にそなえ、書込ポインタ期待値をプロセス識別子毎に書込ポインタ期待値レジスタ53に設定し、メッセージ受信キューベースアドレスレジスタ39,書込ポインタ40および読出ポインタ51等をプロセス識別子毎にそなえ、さらに、メッセージ受信キュー17を、プロセス識別子毎に主記憶15上に確保する。これにより、パケットヘッダ中のプロセス識別子に対応して、メッセージ受信キュー17へのデータ書込,書込ポインタ40の更新,期待値の設定および割込み信号の生成をプロセス識別子毎に行なうことにより、ジョブ毎に、並列プロセスの非活性化/活性化を行なうことができる。
【0090】
(d)第3実施形態の並列計算機用処理装置の説明
図8は本発明の第3実施形態としての並列計算機用処理装置の要部構成を示すブロック図である。第3実施形態のPE11は、同期検出(バリア検出)に応じた割込み生成機能24を有するもので、図8に示すような同期検出機構61と前述と同様機能の割込み生成マスクレジスタ48およびANDゲート49とにより、第3実施形態の割込み生成機能24が実現されている。
【0091】
つまり、第3実施形態では、図8に示すように、各PE11の相互間が、状態通信部としてのBST(Barrier STate)放送装置60により接続されている。このBST放送装置60は、複数のPE11の相互間で各PE11が当該並列プロセスとして今回のステップで割り付けられた処理を完了したか否かを示すバリア状態値(1ビット長の変数)を送受信するためのもので、例えば、PE番号#0,#1,#2,…,#(n−1),#0,#1,…の順に、各PE11のバリア状態値(後述する出力レジスタ62に保持される値)を全てのPE11に放送するものである。
【0092】
また、各PE11には、このBST放送装置60を通じて得られた当該並列プロセスを実行するPE11からのバリア状態値が全て一致したことを検出すると同期検出信号〔同期検出時に“1”(Highレベル)になる信号〕を出力する同期検出機構61がそなえられている。
そして、本実施形態の割込み生成機能24では、ANDゲート49により、同期検出機構61からの同期検出信号と、割込み生成マスクレジスタ48との論理積が算出され、その論理積結果が割込み信号としてCPU14に対して出力されるようになっている。
【0093】
つまり、割込み生成マスクレジスタ48にマスク情報として“1”が設定されている場合に、同期検出機構61からの同期検出信号が立ち上がると、ANDゲート49からCPU14へ出力される割込み生成信号が“1”に立ち上がり、CPU14において割込み処理が行なわれる。
次に、図8を参照しながら、この第3実施形態で用いられる同期検出機構61の構成および動作について説明する。
【0094】
同期検出機構61は、バリア状態値出力レジスタ62,バリア状態値入力レジスタ63,現同期値レジスタ64,排他的論理和ゲート65,ANDゲート66,バリアマスクレジスタ67,セレクタ68,現在ポインタ69,1加算器70,同期開始PE番号ポインタ71,比較器72,前バリア同期値レジスタ73,NOTゲート74,ANDゲート75および否定論理比較器76から構成されている。
【0095】
なお、図8中、“<E”は、ラッチ(レジスタ64,73,ポインタ71)の書込タイミングを与えるイネーブル信号の入力を示し、レジスタ48,62,67,73に付された“∈∋”は、CPU14(プログラム)からアクセス可能であることを示すものである。
ここで、バリア状態値出力レジスタ62は、自PE11のバリア状態値(BST OUT)を保持し、BST放送装置60に送出するものである。
【0096】
バリア状態値入力レジスタ63は、BST放送装置60から前述のごとく放送される各PE11のバリア状態値(BST IN)を順次受信して保持するものである。
現同期値レジスタ64は、現在の同期値(CSYNC;Current SYNChronization value)を保持するものであり、排他的論理和ゲート(EOR)65は、バリア状態値入力レジスタ63の値(BST IN)と現同期値レジスタ64の値(CSYNC)との排他的論理を算出するものである。つまり、排他的論理和ゲート65の出力値は、バリア状態値入力レジスタ63の値(BST IN)と現同期値レジスタ64の値(CSYNC)とが異なる場合に“1”になる。
【0097】
ANDゲート66は、排他的論理和ゲート65からの値とセレクタ68からの値との論理積を算出して出力するものである。
バリアマスクレジスタ67は、本実施形態の並列計算機10においてPE11がn台そなえられる場合、nビット長のビット列として構成され、このバリアマスクレジスタ67のビットx(x=0〜n−1)には、PE番号xのPE11からのバリア状態値を本PE11の並列同期対象とするか否かが設定される。例えば、PE番号xのPE11からのバリア状態値を本PE11の並列同期対象とする場合には“1”が、並列同期対象としない場合には“0”が設定される。
【0098】
セレクタ68は、現在ポインタ69により指示されるビット位置のバリアマスク値をバリアマスクレジスタ67から選択してANDゲート66へ出力するものである。
現在ポインタ(C pointer;Current pointer)69は、現在、バリア同期値入力レジスタ63に保持されているバリア状態値を送出したPE11のPE番号を指示してセレクタ68に出力するものである。この現在ポインタ69の指示値は、1マシンサイクル毎に1加算器70により1を加算される。この現在ポインタ69の初期値が適切に設定されれば、現在ポインタ69の示す値を、常に、バリア同期値入力レジスタ63からのバリア状態値に対応するPE番号に合わせることが可能である。
【0099】
同期開始PE番号ポインタ(SS pointer;Synchronization Start pointer)71は、BST放送装置60により放送されたバリア状態値が、現同期レジスタ64の値(CSYNC)と等しくなった最初のPE11のPE番号を保持するものである。つまり、“同期開始PE番号ポインタ71の指示値”〜“現在ポインタ69の指示値”のPE番号をもつPE11で、且つ、この指示値範囲のPE番号のバリアマスク値が“1”であるPE11のバリア状態値(BST OUT)は、現同期値レジスタ64に保持されている値(CSYNC)と同じである。
【0100】
比較器72は、現在ポインタ69の指示値に1を加算した値と、同期開始PE番号ポインタ71の指示する値とを比較し、これらの値が一致した場合に比較結果として“1”をANDゲート75へ出力するものである。
前バリア同期値レジスタ73は、最後に同期したときのバリア状態値(LBSY;Last Barrier SYnchronization value)を保持するものである。
【0101】
そして、ANDゲート66の出力値は、現同期値レジスタ64および同期開始PE番号ポインタ71にイネーブル信号として入力される。
また、NOTゲート74は、ANDゲート66の出力値を反転するものであり、ANDゲート75は、NOTゲート74の出力値と比較器72からの比較結果との論理積を算出し、前バリア同期値レジスタ73へイネーブル信号として出力するものである。
【0102】
さらに、否定論理比較器(!比較器)76は、前バリア同期値レジスタ73に保持されている値(LBSY)とバリア状態値出力レジスタ62に保持されている値(BST OUT)とについて後述するような手順で比較を行なうことによってバリア同期検出を行ない、バリア同期が検出されると、“1”を同期検出信号として出力するものである。
【0103】
上述のごとく構成された同期検出機構61では、ANDゲート66からの出力値は、今回受信したバリア状態値の送信元PE11が同期対象(セレクタ68からの出力値が“1”)であり、且つ、今回受信したバリア状態値と現在の同期値(CSYNC)とが異なる場合に“1”になる。
そして、ANDゲート66からの出力値が“1”になったタイミングで、現同期値レジスタ64および同期開始PE番号ポインタ71にイネーブル信号が入力され、現同期値レジスタ64の値(CSYNC)としてバリア状態値入力レジスタ63の値(BST IN)が設定されるとともに、同期開始PE番号ポインタ71の値として現在ポインタ69の値が設定される。これにより、このとき現在ポインタ69の指示するPE番号が、最初に同期したPE11のPE番号として同期開始PE番号ポインタ71に保持される。
【0104】
比較器72からの信号は、前述した通り、現在ポインタ69の指示値に1を加算した値と同期開始PE番号ポインタ71の指示する値とが一致した場合、即ちバリア同期を検出したタイミングでに“1”に立ち上がる。このとき、“同期開始PE番号ポインタ71の値”〜“ポインタ71の値にn−2を加算した値”をPE番号としてもつPE11は同期していることになる。
【0105】
また、NOTゲート74の出力値は、ANDゲート66からの出力値が“0”の場合、即ち、現在ポインタ69の指示するPE番号のPE11からのバリア状態値が現在の同期を崩さない場合に、“1”になる。
従って、比較器72からの信号が“1”になり、且つ、NOTゲート74の出力値が“1”である場合、つまりANDゲート75の出力値が“1”になった時点で、同期対象の全てのPE11のバリア状態値が現同期値レジスタ64の値(CSYNC)であることが示されたことになる。
【0106】
上述のごとくANDゲート75の出力値が“1”になったタイミングで、ANDゲート75の出力値“1”がイネーブル信号として前バリア同期値レジスタ73に与えられ、この前バリア同期値レジスタ73の値(LBSY)として現同期値レジスタ64の値(CSYNC)が設定される。
そして、否定論理比較器(!比較器)76により、前バリア同期値レジスタ73の値(LBSY)とバリア状態値出力レジスタ62の値(BST OUT)とが比較される。この比較器76による同期検出の手順は次の通りである。
【0107】
この操作の前では、“LBSY”=“BST OUT”であるとする。“BST OUT”の値を反転することにより、“BST OUT”!=“LBSY”となる。ここで、“!”はC言語での否定論理を意味しており、“!=”は“not equal”を意味している。同期対象の全てのPE11のバリア状態値が一致していること即ちバリア同期が検出された時、“LBSY”=“BST OUT”が設定される。
【0108】
従って、“LBSY”!=“BST OUT”の期間がバリア同期待ちの期間であり、“LBSY”==“BST OUT”の期間がバリア同期期間でこのとき比較器76は同期検出信号として“1”を出力する。
そして、前述した通り、割込み生成マスクレジスタ48にマスク情報として“1”が設定されている場合に、同期検出機構61(比較器76)からの同期検出信号が立ち上がると、ANDゲート49からCPU14へ出力される割込み生成信号が“1”に立ち上がり、CPU14において割込み処理が行なわれる。
【0109】
このように、本発明の第3実施形態としてのPE11によれば、実行中の並列プロセスが並列同期待ち状態になると、各PE11の同期検出機構61の同期検出信号が、割込み生成機能24の割込み信号として利用される。つまり、各PE11の同期検出(バリア検出)が、並列プロセスの割付を再開する条件として用いられて、割込み生成機能7が実現される。
【0110】
なお、上述した第3実施形態では、PE11のCPU14で実行される並列プロセスが1種類であるものとして説明しているが、この第3実施形態でも、並列計算機10上で複数のジョブがそれぞれ並列プロセスとして実行されている場合にも対応することができる。
ただし、その場合、転送されるパケットのヘッダ中に、各ジョブに対応したプロセス識別子を設定する。また、割込み生成機能24を実現する同期検出機構61をプロセス識別子毎にそなえ、同期検出機構61による同期検出およびおよび割込み信号の生成をプロセス識別子毎に行なうことにより、ジョブ毎に、並列プロセスの非活性化/活性化を行なうことができる。
【0111】
【発明の効果】
以上詳述したように、本発明の並列計算機における並列プロセススケジューリング方法および並列計算機用処理装置によれば、複数の並列ジョブを同時に実行する、または、並列ジョブと非並列ジョブとを同時に実行するような多重ジョブ環境において、並列同期待ち状態にある並列プロセスをディスパッチする代わりに実行可能な他のジョブのプロセスをディスパッチするという協調スケジューリングが可能になるので、係る多重ジョブ環境にある並列計算機のスループット性能の向上に寄与するところが大きい(請求項1〜4)。
【0113】
また、各ジョブに対応したプロセス識別子毎に割込み生成等を行なうことにより、並列計算機上で複数のジョブがそれぞれ並列プロセスとして実行されている場合でも、各ジョブ毎に、並列プロセスの非活性化/活性化を行なうことができる(請求項2,4)。
【図面の簡単な説明】
【図1】本発明の原理ブロック図である。
【図2】本発明の一実施形態としての並列プロセススケジューリング方法を適用された並列計算機の全体構成を示すブロック図である。
【図3】本実施形態の作用を説明するための図である。
【図4】本発明の第1実施形態としての並列計算機用処理装置の要部構成を示すブロック図である。
【図5】第1実施形態の並列計算機用処理装置の動作を説明するためのフローチャートである。
【図6】本発明の第2実施形態としての並列計算機用処理装置の要部構成を示すブロック図である。
【図7】第2実施形態の並列計算機用処理装置の動作を説明するためのフローチャートである。
【図8】本発明の第3実施形態としての並列計算機用処理装置の要部構成を示すブロック図である。
【図9】一般的な並列計算機システムの構成を示すブロック図である。
【図10】一般的な並列計算機用処理装置の構成を示すブロック図である。
【図11】一般的な並列プロセススケジューリングの例を示す図である。
【図12】並列プロセスのPE間協調スケジューリングとしてギャングスケジューリングを行なった場合の例を示す図である。
【符号の説明】
1 並列計算機
2 PE(処理装置)
3 通信網
4 不活性化機能
5 条件設定機能
6 割付機能
7 割込み生成機能
8 活性化機能
10 並列計算機
11 PE(処理装置)
12 PE間結合網(通信網)
13 転送処理部
14 CPU
15 主記憶
16 主記憶アクセス制御部
17 メッセージ受信キュー(サイクリックキュー)
21 不活性化機能
22 条件設定機能
23 割付機能
24 割込み生成機能
25 活性化機能
30 主記憶アクセス制御部
30A アドレスデコーダ
31 コマンドレジスタ
32 デコーダ
33 制御回路
34 入力バッファ
35 アドレスレジスタ
36 アドレス生成回路
37 アドレスレジスタ
38 加算器
39 メッセージ受信キューベースアドレスレジスタ
40 書込ポインタ
41 カウンタアドレスレジスタ
42 カウント値レジスタ
43 デクリメンタ
44 カウンタ期待値レジスタ
45 比較器
46 割込み生成回路
47 割込み保留レジスタ
48 割込み生成マスクレジスタ
49 ANDゲート
50 1加算器
51 読出ポインタ
52 比較器
53 書込ポインタ期待値レジスタ
54 比較器
60 BST放送装置(状態通信部)
61 同期検出機構
62 バリア状態値出力レジスタ(BST OUT)
63 バリア状態値入力レジスタ(BST IN)
64 現同期値レジスタ(CSYNC)
65 排他的論理和ゲート(EOR)
66 ANDゲート
67 バリアマスクレジスタ
68 セレクタ
69 現在ポインタ(C pointer)
70 1加算器
71 同期開始PE番号ポインタ(SS pointer)
72 比較器
73 前バリア同期値レジスタ(LBSY)
74 NOTゲート
75 ANDゲート
76 否定論理比較器(!比較器)
Claims (4)
- 個別に処理を実行する複数の処理装置と、これらの複数の処理装置を相互に通信可能に接続する通信網とをそなえ、ある1つのジョブを、該複数の処理装置のうちの2以上の処理装置により、ステップ毎に同期させながら並列プロセスとして実行する並列計算機において、
データ処理動作とは非同期に行なわれるパケット送受信により該通信網を介して送信側処理装置から受信側処理装置へデータを転送し、特定種別のパケットであるメッセージパケットを受信すると、その受信データを、ベースアドレスと書込ポインタとの加算値に従って主記憶上のサイクリックキューであるメッセージ受信キューに格納するとともに、該書込ポインタの指示値を、該メッセージ受信キューにおける次の空き領域の先頭アドレスに更新し、
各処理装置が、当該並列プロセスとして今回のステップで割り付けられた処理を完了し、1以上の他処理装置が当該並列プロセスとして今回のステップで割り付けられた処理を完了するのを待つ並列同期待ち状態になった際、
当該並列プロセスの並列同期待ち状態になった処理装置では、
当該並列プロセスの割付を禁止すべく当該並列プロセスを不活性状態にするとともに、並列同期待ち状態になってから前記他処理装置が今回のステップを完了するまでの間に当該処理装置へ転送される予定の全メッセージパケットのデータ容量等の情報に基づいて、該書込ポインタの指示値の期待値を、当該並列プロセスの割付を再開する際に満たされるべき条件として設定し、
当該処理装置により実行可能な他のジョブが存在する場合には、該他のジョブについてのプロセスの割付を行ない、
該期待値と該書込ポインタの実指示値とを比較し前記メッセージパケットの受信量が期待値に到達したことを検知した場合に前記条件が満たされたものと判断して、現在実行中の処理に対する割込み信号を生成し、当該並列プロセスの割付を再開すべく当該並列プロセスを活性状態にすることを特徴とする、並列計算機における並列プロセススケジューリング方法。 - 複数のジョブがそれぞれ並列プロセスとして実行されている場合、
メッセージパケット中に、各ジョブに対応したプロセス識別子を設定し、
各処理装置において、該期待値および該ベースアドレスを前記プロセス識別子毎に設定するとともに、該メッセージ受信キューおよび該書込ポインタを前記プロセス識別子毎にそなえ、
当該並列プロセスの並列同期待ち状態になった処理装置では、該メッセージ受信キューへのデータ書込,該書込ポインタの更新,該期待値の設定および前記割込み信号の生成を前記プロセス識別子毎に行なうことを特徴とする、請求項1記載の並列計算機における並列プロセススケジューリング方法。 - 通信網を介して複数の他処理装置と相互に通信可能に接続され並列計算機を構成する処理装置であって、ある1つのジョブを、該複数の他処理装置のうちの1以上の他処理装置とともに、ステップ毎に同期させながら並列プロセスとして実行する並列計算機用処理装置において、
当該並列プロセスとして今回のステップで割り付けられた処理を完了し、前記1以上の他処理装置が当該並列プロセスとして今回のステップで割り付けられた処理を完了するのを待つ並列同期待ち状態になった際に、当該並列プロセスの割付を禁止すべく当該並列プロセスを不活性状態にする不活性化機能と、
該不活性化機能による当該並列プロセスの不活性化と同時に、当該並列プロセスの割付を再開する際に満たされるべき条件を設定する条件設定機能と、
実行可能な他のジョブが存在する場合には、当該並列プロセスが不活性状態である期間中、該他のジョブについてのプロセスの割付を行なう割付機能と、
前記条件が満たされると現在実行中の処理に対する割込み信号を生成する割込み生成機能と、
該割込み生成機能からの割込み信号に応じて、当該並列プロセスの割付を再開すべく当該並列プロセスを活性状態にする活性化機能と、
データ処理動作とは非同期に行なわれるパケット送受信により該通信網を介して該複数の他処理装置との間でデータ転送を行なう転送処理部とをそなえ、
該転送処理部が、当該並列プロセスを実行する前記1以上の他処理装置から特定種別のパケットであるメッセージパケットを受信すると、その受信データを、ベースアドレスと書込ポインタとの加算値に従って主記憶上のサイクリックキューであるメッセージ受信キューに格納するとともに、該書込ポインタの指示値を、該メッセージ受信キューにおける次の空き領域の先頭アドレスに更新するように構成され、
該割込み生成機能が、
該条件設定機能により、並列同期待ち状態になってから前記1以上の他処理装置が今回のステップを完了するまでの間に前記1以上の他処理装置から転送されてくる予定の全メッセージパケットのデータ容量等の情報に基づいて、該書込ポインタの指示値の期待値を設定される期待値レジスタと、
該期待値レジスタに設定された期待値と該書込ポインタの実指示値とを比較する比較器と、
該比較器による比較結果に応じ前記割込み信号を生成する割込み生成回路とから実現されていることを特徴とする、並列計算機用処理装置。 - 複数のジョブがそれぞれ並列プロセスとして実行されている場合、
メッセージパケット中に、各ジョブに対応したプロセス識別子が設定され、
該期待値および該ベースアドレスが前記プロセス識別子毎に設定されるとともに、該メッセージ受信キューおよび該書込ポインタが前記プロセス識別子毎にそなえられていることを特徴とする、請求項3記載の並列計算機用処理装置。
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Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3730740B2 (ja) * | 1997-02-24 | 2006-01-05 | 株式会社日立製作所 | 並列ジョブ多重スケジューリング方法 |
US6253228B1 (en) * | 1997-03-31 | 2001-06-26 | Apple Computer, Inc. | Method and apparatus for updating and synchronizing information between a client and a server |
JPH11259437A (ja) * | 1998-03-12 | 1999-09-24 | Hitachi Ltd | 不要バリア命令の削減方式 |
JP2000132529A (ja) * | 1998-10-23 | 2000-05-12 | Sony Corp | 並列処理装置、並列処理方法および記録媒体 |
JP3976432B2 (ja) * | 1998-12-09 | 2007-09-19 | エヌイーシーコンピュータテクノ株式会社 | データ処理装置およびデータ処理方法 |
US6842899B2 (en) | 1999-12-21 | 2005-01-11 | Lockheed Martin Corporation | Apparatus and method for resource negotiations among autonomous agents |
JP3349490B2 (ja) * | 2000-02-14 | 2002-11-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 画像表示方法、画像表示システム、ホスト装置、画像表示装置、およびディスプレイ用インターフェイス |
US6317695B1 (en) | 2000-03-30 | 2001-11-13 | Nutec Sciences, Inc. | Seismic data processing method |
DE10028140A1 (de) * | 2000-06-07 | 2001-12-20 | Siemens Ag | Verfahren zur Organisation des Ablaufs elektronisch gesteuerter Schaltvorgänge |
US6993764B2 (en) * | 2000-06-30 | 2006-01-31 | The Regents Of The University Of California | Buffered coscheduling for parallel programming and enhanced fault tolerance |
US7080376B2 (en) | 2001-09-21 | 2006-07-18 | Intel Corporation | High performance synchronization of accesses by threads to shared resources |
US7013344B2 (en) * | 2002-01-09 | 2006-03-14 | International Business Machines Corporation | Massively computational parallizable optimization management system and method |
US7577816B2 (en) * | 2003-08-18 | 2009-08-18 | Cray Inc. | Remote translation mechanism for a multinode system |
US7653906B2 (en) * | 2002-10-23 | 2010-01-26 | Intel Corporation | Apparatus and method for reducing power consumption on simultaneous multi-threading systems |
JP4891521B2 (ja) * | 2003-03-28 | 2012-03-07 | 三洋電機株式会社 | データ入出力方法、およびその方法を利用可能な記憶装置およびホスト装置 |
US7519771B1 (en) | 2003-08-18 | 2009-04-14 | Cray Inc. | System and method for processing memory instructions using a forced order queue |
US7421565B1 (en) * | 2003-08-18 | 2008-09-02 | Cray Inc. | Method and apparatus for indirectly addressed vector load-add -store across multi-processors |
US7503048B1 (en) | 2003-08-18 | 2009-03-10 | Cray Incorporated | Scheduling synchronization of programs running as streams on multiple processors |
US8307194B1 (en) | 2003-08-18 | 2012-11-06 | Cray Inc. | Relaxed memory consistency model |
US7543133B1 (en) | 2003-08-18 | 2009-06-02 | Cray Inc. | Latency tolerant distributed shared memory multiprocessor computer |
US7743223B2 (en) * | 2003-08-18 | 2010-06-22 | Cray Inc. | Decoupling of write address from its associated write data in a store to a shared memory in a multiprocessor system |
US7735088B1 (en) * | 2003-08-18 | 2010-06-08 | Cray Inc. | Scheduling synchronization of programs running as streams on multiple processors |
US8171474B2 (en) * | 2004-10-01 | 2012-05-01 | Serguei Mankovski | System and method for managing, scheduling, controlling and monitoring execution of jobs by a job scheduler utilizing a publish/subscription interface |
US8392900B1 (en) * | 2005-03-17 | 2013-03-05 | Hewlett-Packard Development Company, L.P. | Methods and systems for barrier reduction in parallel processing systems |
US8478834B2 (en) | 2007-07-12 | 2013-07-02 | International Business Machines Corporation | Low latency, high bandwidth data communications between compute nodes in a parallel computer |
US20090031001A1 (en) * | 2007-07-27 | 2009-01-29 | Archer Charles J | Repeating Direct Memory Access Data Transfer Operations for Compute Nodes in a Parallel Computer |
US8959172B2 (en) * | 2007-07-27 | 2015-02-17 | International Business Machines Corporation | Self-pacing direct memory access data transfer operations for compute nodes in a parallel computer |
JP5228552B2 (ja) * | 2008-03-18 | 2013-07-03 | 富士通セミコンダクター株式会社 | プロセス間通信機構 |
US9225545B2 (en) * | 2008-04-01 | 2015-12-29 | International Business Machines Corporation | Determining a path for network traffic between nodes in a parallel computer |
US9009350B2 (en) * | 2008-04-01 | 2015-04-14 | International Business Machines Corporation | Determining a path for network traffic between nodes in a parallel computer |
US8266477B2 (en) * | 2009-01-09 | 2012-09-11 | Ca, Inc. | System and method for modifying execution of scripts for a job scheduler using deontic logic |
JP5590032B2 (ja) * | 2009-06-30 | 2014-09-17 | 富士通株式会社 | 計算装置および並列計算機システム |
US8544026B2 (en) * | 2010-02-09 | 2013-09-24 | International Business Machines Corporation | Processing data communications messages with input/output control blocks |
US8949453B2 (en) | 2010-11-30 | 2015-02-03 | International Business Machines Corporation | Data communications in a parallel active messaging interface of a parallel computer |
JP5720699B2 (ja) * | 2011-01-07 | 2015-05-20 | 富士通株式会社 | マルチタスクスケジューリング方法、およびマルチコアプロセッサシステム |
US8949328B2 (en) | 2011-07-13 | 2015-02-03 | International Business Machines Corporation | Performing collective operations in a distributed processing system |
US8930962B2 (en) | 2012-02-22 | 2015-01-06 | International Business Machines Corporation | Processing unexpected messages at a compute node of a parallel computer |
US20130247069A1 (en) * | 2012-03-15 | 2013-09-19 | International Business Machines Corporation | Creating A Checkpoint Of A Parallel Application Executing In A Parallel Computer That Supports Computer Hardware Accelerated Barrier Operations |
US10142417B2 (en) | 2012-04-17 | 2018-11-27 | Nimbix, Inc. | System and method for managing heterogeneous data for cloud computing applications |
US8775576B2 (en) | 2012-04-17 | 2014-07-08 | Nimbix, Inc. | Reconfigurable cloud computing |
US9973566B2 (en) | 2013-11-17 | 2018-05-15 | Nimbix, Inc. | Dynamic creation and execution of containerized applications in cloud computing |
US9519490B2 (en) | 2013-03-07 | 2016-12-13 | Microsoft Technology Licensing, Llc | Adaptive data synchronization |
US9329899B2 (en) | 2013-06-24 | 2016-05-03 | Sap Se | Parallel execution of parsed query based on a concurrency level corresponding to an average number of available worker threads |
US9588983B2 (en) | 2013-10-17 | 2017-03-07 | Microsoft Technology Licensing, Llc | Data classification for adaptive synchronization |
JP6079805B2 (ja) | 2015-03-23 | 2017-02-15 | 日本電気株式会社 | 並列計算装置 |
JP6365387B2 (ja) * | 2015-04-20 | 2018-08-01 | 株式会社デンソー | 電子制御装置 |
DE102017209697A1 (de) * | 2016-06-13 | 2017-12-14 | Denso Corporation | Parallelisierungsverfahren, Parallelisierungswerkzeug und fahrzeuginterne Vorrichtung |
US10235207B2 (en) * | 2016-09-30 | 2019-03-19 | Nimbix, Inc. | Method and system for preemptible coprocessing |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6385858A (ja) * | 1986-09-30 | 1988-04-16 | Agency Of Ind Science & Technol | 手続の並列実行管理方式 |
US5438680A (en) * | 1988-04-29 | 1995-08-01 | Intellectual Properties And Technology, Inc. | Method and apparatus for enhancing concurrency in a parallel digital computer |
EP0353819B1 (en) * | 1988-08-02 | 1997-04-09 | Koninklijke Philips Electronics N.V. | Method and apparatus for synchronizing parallel processors using a fuzzy barrier |
JP2829078B2 (ja) * | 1990-02-05 | 1998-11-25 | 株式会社日立製作所 | プロセス分散方法 |
US5339415A (en) * | 1990-06-11 | 1994-08-16 | Cray Research, Inc. | Dual level scheduling of processes to multiple parallel regions of a multi-threaded program on a tightly coupled multiprocessor computer system |
JP2770603B2 (ja) * | 1991-03-14 | 1998-07-02 | 三菱電機株式会社 | 並列計算機 |
FR2684467B1 (fr) * | 1991-11-29 | 1994-03-04 | Sextant Avionique | Procede pour le test et, eventuellement, la validation des primitives d'un executif temps reel. |
JP2772304B2 (ja) * | 1992-04-10 | 1998-07-02 | 富士通株式会社 | 並列処理の負荷均一化方法 |
US5590323A (en) * | 1994-05-13 | 1996-12-31 | Lucent Technologies Inc. | Optimal parallel processor architecture for real time multitasking |
US5615127A (en) * | 1994-11-30 | 1997-03-25 | International Business Machines Corporation | Parallel execution of a complex task partitioned into a plurality of entities |
-
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- 1995-10-27 JP JP28102195A patent/JP3573546B2/ja not_active Expired - Fee Related
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---|---|---|
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