JP3573396B2 - 動画像復号方法及び装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＰＥＧ方式で符号化された動画像の復号方法及び装置に関する。
【０００２】
【従来の技術】
ＭＰＥＧ方式では、画像と音声の同期をとってこれらを再生するために、システムタイムクロックＳＴＣ、及び、画像及び音声のデータに付加されたプレゼンテーションタイムスタンプＰＴＳを用いている。
ＭＰＥＧ方式の動画像復号装置では、符号化画像データをメモリから読み出す復号開始時点とメモリからの表示用復号画像データ読み出し開示時点との時間差を予測し、その予測値をＳＴＣに加算して、復号開始時点でＰＴＳのＳＴＣに対するずれに応じた処理を行っており、例えばこのずれが１フレーム（１画像）表示期間以上になると、１フレームの画像表示をリピートしたりスキップしたりいる。
【０００３】
【発明が解決しようとする課題】
しかし、可変スケジュール方式では、上記時間差が１フレーム分の復号時間等により異なるので、該予測値に誤差が生じ、ＰＴＳのＳＴＣに対する正確なずれに応じた処理を行うことができない。
本発明の目的は、このような問題点に鑑み、簡単な構成でプレゼンテーションタイムスタンプＰＴＳのシステムタイムクロックＳＴＣに対する正確なずれに応じた処理を行うことが可能な動画像復号方法及び装置を提供することにある。
【０００４】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、符号化画像データを復号して、複数画像分の記憶容量を有するメモリに一時記憶させ、該メモリから表示用復号画像データを符号化前の画像順に読み出す動画像復号装置において、
該メモリ内の１画像格納領域先頭側境界アドレスが一時記憶されるレジスタ回路と、
該表示用復号画像データの読み出しアドレスと該境界アドレスとの一致を検出する比較回路と、
該メモリ内に一時記憶される各画像についてプレゼンテーションタイムスタンプＰＴＳと有効／無効データとを、該境界アドレスと対応させて記憶する記憶部と、
該一致の検出に応答して、該境界アドレスに対応した１画像の該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データを該記憶部から得て出力する切換回路と、
該一致が検出され且つ該有効／無効データが有効を示している場合に、該システムタイムクロックＳＴＣと該切換回路から出力された該プレゼンテーションタイムスタンプＰＴＳとの時間差に応じた制御を行う時間差調整回路とを有し、
該記憶部は、該メモリの該境界アドレスの記憶領域であり、
該切換回路は、該メモリから読み出されたデータが供給され、該データを、該一致が検出された時に該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データとして一方側から出力し、該一致が検出されなかった時に該表示用復号画像データとして他方側から出力するデマルチプレクサである。
【０００５】
この動画像復号装置によれば、ＰＴＳを切換回路から取得した時点がこのＰＴＳに対応した１画像の表示開始時に一致するので、メモリから符号化画像データを読み出す復号開始時点とメモリからの表示用復号画像データ読み出し開示時点との時間差を考慮することなく、ＰＴＳのＳＴＣに対するずれの判定が正確となり、ＳＴＣとＰＴＳとの正確な時間差に応じたリピート／スキップ等の処理を行うことができるという効果を奏する。
【０００６】
また、レジスタ回路は１画像格納領域先頭側境界アドレス格納用として通常３つのレジスタを備えればよいので、これを用いた回路の構成が簡単になるという効果を奏する。
さらに、ＰＴＳ及び有効／無効データを格納するための特別なレジスタが不要になるという効果を奏する。
【０００８】
本発明の第２態様の動画像復号装置は、上記第１態様と次の点で異なる。
すなわち、上記記憶部は、上記レジスタ回路の一部であり、上記境界アドレスは、上記１画像の先頭アドレスであり、
上記切換回路は、上記レジスタ回路から読み出された全ての上記プレゼンテーションタイムスタンプＰＴＳ及び上記有効／無効データが供給されそのうち上記一致に対応した該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データを選択して出力するマルチプレクサである。
【０００９】
本発明の第３態様では、上記いずれかの態様において、上記時間差調整回路は、ＰＴＳ＞ＳＴＣ＋Ｔ０の場合には、前回上記メモリから読み出された１画像分の上記表示用復号画像データを該メモリから再度読み出すリピート処理を行わせるための制御信号を出力し、ここにＰＴＳは上記プレゼンテーションタイムスタンプＰＴＳであり、ＳＴＣは上記システムタイムクロックＳＴＣであり、Ｔ０は、１画像表示期間であり、ＰＴＳ＜ＳＴＣ−Ｔ０の場合には、該メモリから読み出される復号対象の上記符号化画像データを１画像分スキップさせる制御信号を出力する。
【００１０】
本発明の第４態様では、符号化された画像データを復号して、複数画像分の記憶容量を有するメモリに一時記憶させ、該メモリから表示用復号画像データを符号化前の画像順に読み出す動画像復号方法において、レジスタ回路を用い、
１画像の復号画像データを該メモリに格納する際に、該復号画像データに対応したプレゼンテーションタイムスタンプＰＴＳと有効／無効データとを、該メモリ内の該１画像の像格納領域先頭側境界アドレスに記憶させ、該境界アドレスを該レジスタ回路に一時記憶させ、
画像表示のために該メモリからデータを順次読み出させながら該データの読み出しアドレスと該レジスタ回路に一時記憶された該境界アドレスとの一致を検出し、
該一致が検出された時に、該メモリから読み出された該データを該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データとして取得し、該有効／無効データが有効を示している場合に、該システムタイムクロックＳＴＣと得られた該プレゼンテーションタイムスタンプＰＴＳとの時間差に応じた制御を行い、該一致が検出されていない時に、該メモリから読み出された該データを該表示用復号画像データとして用いる。
【００１１】
本発明の第５態様では、符号化された画像データを復号して、複数画像分の記憶容量を有するメモリに一時記憶させ、該メモリから表示用復号画像データを符号化前の画像順に読み出す動画像復号方法において、レジスタ回路を用い、
１画像の復号画像データを該メモリから読み出す前に、該復号画像データに対応したプレゼンテーションタイムスタンプＰＴＳと有効／無効データと該メモリ内の該１画像の格納領域先頭側境界アドレスとを対応させて該レジスタ回路に記憶させ、
該メモリから該復号画像データを順次読み出させながら該復号画像データの読み出しアドレスと該レジスタ回路に一時記憶された該境界アドレスとの一致を検出し、
該一致が検出された時に、該一致に係る該境界アドレスに対応した該プレゼンテーションタイムスタンプＰＴＳと該有効／無効データとを取得し、該有効／無効データが有効を示している場合に、システムタイムクロックＳＴＣと取得した該プレゼンテーションタイムスタンプＰＴＳとの時間差に応じた制御を行い、
該一致が検出されていない時に、該メモリから読み出された該データを該表示用復号画像データとして用いる。
【００１２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、システムデコーダ１０と動画像復号装置２０の概略構成とを示すブロック図である。
【００１３】
ＭＰＥＧ方式の多重化ビットストリームは、符号化されているビデオビットストリームＶＢＳとオーディオビットストリームとデータビットストリームとが多重され、パケット化されており、パックヘッダと複数のパケットから１パックが構成されている。パックヘッダにはシステムクロックレファランスＳＣＲ等の情報が含まれ、パケットヘッダにはストリームＩＤ及びプレゼンテーションタイムスタンプＰＴＳ等の情報が含まれている。ＰＴＳは、必ずしも全てのパケットヘッダに含まれているとは限らない。
【００１４】
この多重化ビットストリームは、システムデコーダ１０に供給されて、システムクロックレファランスＳＣＲ、ストリームＩＤ及びプレゼンテーションタイムスタンプＰＴＳ等の情報が分離され、ストリームＩＤに基づいてビデオビットストリームＶＢＳとオーディオビットストリームとデータビットストリームとに分離される。
【００１５】
ビデオビットストリームＶＢＳは動画像復号装置２０のメモリ制御回路２１に供給され、システムクロックレファランスＳＣＲ及びプレゼンテーションタイムスタンプＰＴＳは動画像復号装置２０の全体制御回路２２に供給される。全体制御回路２２は、例えばデジタルＰＬＬ回路により、不連続なシステムクロックレファランスＳＣＲに基づいて連続的なシステムタイムクロックＳＴＣを生成する。
【００１６】
動画像復号装置２０では、全体制御回路２２の指令に基づいてメモリ制御回路２１により、ビデオビットストリームＶＢＳがメモリ２３の符号化データ領域２３ａに高速に一時格納され、この領域２３ａ内のデータが格納時よりも低速に読み出され、メモリバス２４を介し符号化画像データＤＡＴ０として可変長復号回路２５に供給される。符号化画像データＤＡＴ０は、可変長復号回路２５により量子化ＤＣＴ係数に変換され、次に逆量子化回路２６でＤＣＴ係数に変換され、次に逆ＤＣＴ回路２７で画像データＤＡＴ１に変換される。
【００１７】
画像データＤＡＴ１がＩピクチャー（内部符号化画像）の場合には、予測復号回路を含む動き補償回路２８を素通りし、メモリバス２４及びメモリ制御回路２１を介し復号画像データＤＡＴ２としてメモリ２３の復号データ格納領域２３ｂに格納される。画像データＤＡＴ１がＰピクチャー（前方向予測符号化画像）又はＢピクチャー（双方向予測符号化画像）の場合には、可変長復号回路２５で分離されたピクチャタイプ及び動きベクトルに基づき、メモリ制御回路２１により、メモリ２３の復号データ格納領域２３ｂから参照用復号画像データが読み出され、ＤＡＴ３として動き補償回路２８に供給され、このデータＤＡＴ３から予測画像が生成され、これに画像データＤＡＴ１が加算されて復号画像データＤＡＴ２が生成され、メモリバス２４及びメモリ制御回路２１を介し復号データ格納領域２３ｂに格納される。
【００１８】
復号データ格納領域２３ｂ内のデータは、メモリ制御回路２１により、符号化前の画像順に読み出され、メモリバス２４を介し表示用復号画像データＤＡＴ４として画像表示回路２９に供給され、フォーマット変換やアナログ変換等が行われてビデオ信号ＶＳが生成される。
本発明の特徴部分は、メモリ制御回路２１内のＰＴＳ抽出回路２１０と全体制御回路２２内の時間差調整回路２２０とメモリ２３の復号データ格納領域２３ｂ内のデータ配列に特徴があり、これらの部分を図２に示す。
【００１９】
復号データ格納領域２３ｂ内のＢピクチャーは、参照されずに格納後待ち時間をおいて表示用復号画像データＤＡＴ４として読み出されるので、１フレーム分以下の記憶領域で足りる。復号データ格納領域２３ｂは、参照画像用の２フレーム分と、Ｂピクチャー用の１フレーム以下の領域との和、例えば２．５フレーム分の記憶容量をもっている。復号データ格納領域２３ｂの記憶容量が何フレーム分かは、１フレームの画素数によっても異なる。
【００２０】
復号データ格納領域２３ｂの最終アドレスの次は、復号データ格納領域２３ｂの先頭アドレスに続いており、図２では復号画像データＤ３ａとＤ３ｂとの領域が１画像用となっている。例えば、復号画像データＤ１及びＤ２はいずれもＩピクチャー又はＰピクチャーであり、復号画像データ（Ｄ３ａ＋Ｄ３ｂ）はＢピクチャーである。復号画像データＤ１、Ｄ２及びＤ３ａの領域の直前にはそれぞれ有効／無効フラグＦ及びプレゼンテーションタイムスタンプＰＴＳが格納されている。例えば、フラグＦは１ワードの最上位ビットであり、ＰＴＳはこのビットを除いた部分である。復号画像データＤ１、Ｄ２及び（Ｄ３ａ＋Ｄ３ｂ）に対応した（Ｆ，ＰＴＳ）をそれぞれ（Ｆ１，ＰＴＳ１）、（Ｆ２，ＰＴＳ２）及び（Ｆ３，ＰＴＳ３）で表す。これらはそれぞれ図示のようにメモリ２３の１画像格納領域先頭側境界アドレスＡＤＲ１、ＡＤＲ２及びＡＤＲ３に格納されているとする。
【００２１】
メモリ２３に対する符号化画像データの格納及び読み出し、復号画像データ格納、参照用復号画像データ読み出し並びに表示用復号画像データの読み出しは、時分割並列処理される。図２に示すアドレスカウンタ２１ａは、図１のメモリ制御回路２１に含まれ、表示画像データ読み出し用である。メモリ制御回路２１は他にも、符号化画像データ格納用、符号化画像データ読み出し用、復号画像データ格納用、参照用復号画像データ読み出し用の各々の不図示のアドレスカウンタを備えており、これらが切り替えて使用される。
【００２２】
全体制御回路２２は、システムデコーダ１０からＰＴＳ等を受け取る時に、ＰＴＳが含まれていればＦ＝‘１’とし、含まれていなければ、Ｆ＝‘０’とし且つＰＴＳを任意の値、例えば前回値又は０として保持しておく。メモリ制御回路２１は、全体制御回路２２の指令に基づいて復号画像データＤＡＴ２を領域２３ｂに格納する際、最初に、上記境界アドレス並びにデータＤＡＴ２の画像に対応したフラグＦ及びＰＴＳを全体制御回路２２から受け取り、この境界アドレスを復号画像データ格納用アドレスカウンタにロードしてＦ及びＰＴＳをメモリ２３に格納し、この境界アドレスをレジスタ回路２１１の空きレジスタに格納し、アドレスカウンタにクロックを供給してアドレスをインクリメントさせながら復号画像データＤＡＴ２を領域２３ｂに順次格納していく。
【００２３】
メモリ制御回路２１は、全体制御回路２２の指令に基づいて表示用復号画像データＤＡＴ４を復号データ格納領域２３ｂから読み出す際、例えば、復号画像データＤ１が表示用復号画像データＤＡＴ４として読み出され、これが完了すると、復号画像データＤ１の領域が空き領域となり、ここに次にＢピクチャーが格納される場合には、０．５フレーム分の領域が使用され、次に復号画像データＤ２が空き領域になると、境界アドレスＡＤＲ２の位置がこのＢピクチャーの最終アドレスの次のアドレスへずれる。境界アドレスＡＤＲ１〜ＡＤＲ３の値は、１フレームの画素数によっても異なる。したがって、境界アドレスＡＤＲ１〜ＡＤＲ３は、常に一定ではない。
【００２４】
ＰＴＳ抽出回路２１０は、画像表示のためにメモリ２３のアドレスＡＤＲからデータＤＡＴが読み出されるとき、アドレスＡＤＲとレジスタ回路２１１の内容とを比較し、両者が一致した場合にはデータＤＡＴがＦ及びＰＴＳであると判定し、これら及び一致信号ＥＱを時間差調整回路２２０へ供給し、そうでなければデータＤＡＴを表示用復号画像データＤＡＴ４として図１の画像表示回路２９へ供給する。
【００２５】
時間差調整回路２２０は、ＥＱ＝‘１’かつＦ＝‘１’の場合には、次のような時間差の調整を行う。すなわち、ＰＴＳ＞ＳＴＣ＋Ｔ０の場合には、前回メモリ２３から読み出したフレームの表示用復号画像データＤＡＴ４を再度読み出すリピート処理を行わせるための制御信号を出力する。ここにＴ０は、１フレーム表示期間である。また、ＰＴＳ＜ＳＴＣ−Ｔ０の場合には、復号データ格納領域２３ｂから可変長復号回路２５へ供給される符号化画像データＤＡＴ０を１フレーム分スキップさせる制御信号を出力する。
【００２６】
図３は、図２中のＰＴＳ抽出回路２１０及び時間差調整回路２２０の構成例を示す。
レジスタ回路２１１のレジスタＲ１〜Ｒ３にはそれぞれ、最上位ビットであるフラグＧ１〜Ｇ３とこのビットを除いた部分の境界アドレスＡＤＲ１〜ＡＤＲ３との組が保持されている。レジスタＲ１〜Ｒ３の内容のうち境界アドレスＡＤＲ１〜ＡＤＲ３はそれぞれ、比較回路２１２〜２１４の一方の入力端に供給され、比較回路２１２〜２１４の他方の入力端には、図２のアドレスカウンタ２１ａからの表示用復号画像データ読み出しアドレスＡＤＲが供給される。比較回路２１２〜２１４の出力である一致信号ＥＱ１〜ＥＱ３はオアゲート２１５に供給され、比較回路２１２〜２１４の何れかの２入力が一致していると判定されると、オアゲート２１５の出力である一致信号ＥＱが‘１’になる。ｉ＝１〜３の各々について、ＥＱｉが‘１’になると、図１のメモリ制御回路２１によりフラグＧｉが‘０’にされる。メモリ制御回路２１により、‘０’になったフラグＧｉを含むレジスタＲｉ（上述の空きレジスタ）に、上述の時点で境界アドレスＡＤＲｉが保持され、この時、フラグＧｉが‘１’にされる。
【００２７】
一致信号ＥＱは、デマルチプレクサ２１６の制御入力端に供給され、デマルチプレクサ２１６は、ＥＱ＝‘０’のときデータＤＡＴを表示用復号画像データＤＡＴ４として出力し、ＥＱ＝‘１’のときデータＤＡＴを有効／無効フラグＦ及びＰＴＳとして出力する。
時間差調整回路２２０では、加算回路２２１の一方の入力端及び減算回路２２２の非反転入力端にシステムタイムクロックＳＴＣが供給され、加算回路２２１の他方の入力端及び減算回路２２２の反転入力端にＴ０が供給される。加算回路２２１及び減算回路２２２の出力ＳＴＣ＋Ｔ０及びＳＴＣ−Ｔ０はそれぞれ、比較回路２２３及び２２４の一方の入力端に供給される。比較回路２２３及び２２４の他方の入力端には、デマルチプレクサ２１６からのＰＴＳが供給される。比較回路２２３及び２２４の出力イネーブル信号入力端ＯＥには、アンドゲート２２５の出力が供給され、アンドゲート２２５の一方及び他方の入力端にはそれぞれ一致信号ＥＱ及び有効／無効フラグＦが供給される。
【００２８】
アンドゲート２２５の出力が‘０’のとき、すなわち一致信号ＥＱ又は有効／無効フラグＦが‘０’のときには、比較回路２２３及び２２４の出力はいずれもその入力値によらず‘０’になる。アンドゲート２２５の出力が‘１’の場合、すなわちＥＱ及びＦが共に‘１’の場合には、比較回路２２３はＰＴＳ＞ＳＴＣ＋Ｔ０のとき出力を‘１’にし、そうでないとき出力を‘０’にし、比較回路２２４はＰＴＳ＜ＳＴＣ−Ｔ０のとき出力を‘１’にし、そうでないとき出力を‘０’にする。
【００２９】
リピート／スキップ制御回路２２６は、比較回路２２３の出力が‘１’のとき上記リピート用制御信号を出力し、比較回路２２４の出力が‘１’のとき上記スキップ用制御信号を出力する。
本第１実施形態では、復号データ格納領域２３ｂ内の各画像の直前に有効／無効フラグＦ及びプレゼンテーションタイムスタンプＰＴＳを格納しておき、この領域２３ｂから表示用復号画像データＤＡＴ４を読み出す時にＰＴＳを検出し、検出時にＦが‘１’であればＰＴＳのシステムタイムクロックＳＴＣに対するずれに基づいた処理を行っているので、符号化データ領域２３ａからデータを読み出す復号開始時点と復号データ格納領域２３ｂからの表示用復号画像データ読み出し開示時点との時間差を考慮することなく、ＰＴＳのＳＴＣに対するずれの判定が正確となり、リピート／スキップ処理の誤りが防止される。
【００３０】
また、ＰＴＳ格納アドレス用として僅か３つのレジスタＲ１〜Ｒ３を備えればよいので、これを用いたＰＴＳ抽出回路２１０の回路構成が簡単になる。
［第２実施形態］
上記第１実施形態では、ＰＴＳをメモリ２３に格納する場合を説明したが、別の３つのレジスタにＰＴＳを格納して上記同様の処理を行うことも可能である。この場合の図３に対応した構成例を、第２実施形態として図４に示す。この場合の１画像格納領域先頭側境界アドレスは、１画像の先頭アドレスである。
【００３１】
ＰＴＳ抽出回路２１０Ａでは、レジスタ回路２１１ＡがレジスタＲ１〜Ｒ６を備え、レジスタＲ４〜Ｒ６はいずれもＦとＰＴＳとの組の保持用となっている。レジスタＲ４〜Ｒ６の出力はマルチプレクサ２１７のデータ入力端に供給され、マルチプレクサ２１７の制御入力端には比較回路２１２〜２１４の出力ＥＱ１〜ＥＱ３が供給されている。マルチプレクサ２１７により、一致信号ＥＱ１が‘１’のときにはレジスタＲ４の出力が選択され、一致信号ＥＱ２が‘１’のときにはレジスタＲ５の出力が選択され、一致信号ＥＱ３が‘１’のときにはレジスタＲ６の出力が選択される。
【００３２】
時間差調整回路２２０Ａでは、比較回路２２３及び２２４の一方の入力端にシステムタイムクロックＳＴＣが供給されている。比較回路２２３及び２２４の他方の入力端にはそれぞれ、減算回路２２２の出力ＰＴＳ−Ｔ０及び加算回路２２１の出力ＰＴＳ＋Ｔ０が供給されている。
他の点は、上記第１実施形態の場合と同一である。
【００３３】
この第２実施形態によっても、第１実施形態の場合と同様にＰＴＳのＳＴＣに対するずれの判定が正確となり、リピート／スキップ処理の誤りが防止される。
【図面の簡単な説明】
【図１】本発明の第１実施形態の動画像復号装置概略構成を示すブロック図である。
【図２】図１の装置の特徴部分を示すブロック図である。
【図３】図２中のＰＴＳ抽出回路及び時間差調整回路の構成例を示す図である。
【図４】本発明の第２実施形態のＰＴＳ抽出回路及び時間差調整回路の構成を示す図である。
【符号の説明】
２０ 動画像復号装置
１０ システムデコーダ
２１ メモリ制御回路
２１ａ アドレスカウンタ
２２ 全体制御回路
２３ メモリ
２５ 可変長復号回路
２６ 逆量子化回路
２７ 逆ＤＣＴ回路
２８ 動き補償回路
２９ 画像表示回路
２１０、２１０Ａ ＰＴＳ抽出回路
２１１、２１１Ａ レジスタ回路
２１２〜２１４、２２３、２２４ 比較回路
２１６ デマルチプレクサ
２２０、２２０Ａ 時間差調整回路
２２６ リピート／スキップ制御回路
Ｒ１〜Ｒ６ レジスタ
ＡＤＲ１、ＡＤＲ２、ＡＤＲ３ １画像格納領域先頭側境界アドレス

Claims (5)

1. 符号化画像データを復号して、複数画像分の記憶容量を有するメモリに一時記憶させ、該メモリから表示用復号画像データを符号化前の画像順に読み出す動画像復号装置において、
   該メモリ内の１画像格納領域先頭側境界アドレスが一時記憶されるレジスタ回路と、
   該表示用復号画像データの読み出しアドレスと該境界アドレスとの一致を検出する比較回路と、
   該メモリ内に一時記憶される各画像についてプレゼンテーションタイムスタンプＰＴＳと有効／無効データとを、該境界アドレスと対応させて記憶する記憶部と、
   該一致の検出に応答して、該境界アドレスに対応した１画像の該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データを該記憶部から得て出力する切換回路と、
   該一致が検出され且つ該有効／無効データが有効を示している場合に、該システムタイムクロックＳＴＣと該切換回路から出力された該プレゼンテーションタイムスタンプＰＴＳとの時間差に応じた制御を行う時間差調整回路と、
   を有し、該記憶部は、該メモリの該境界アドレスの記憶領域であり、
   該切換回路は、該メモリから読み出されたデータが供給され、該データを、該一致が検出された時に該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データとして一方側から出力し、該一致が検出されなかった時に該表示用復号画像データとして他方側から出力するデマルチプレクサである、
   ことを特徴とする動画像復号装置。
2. 符号化画像データを復号して、複数画像分の記憶容量を有するメモリに一時記憶させ、該メモリから表示用復号画像データを符号化前の画像順に読み出す動画像復号装置において、
   該メモリ内の１画像格納領域先頭側境界アドレスが一時記憶されるレジスタ回路と、
   該表示用復号画像データの読み出しアドレスと該境界アドレスとの一致を検出する比較回路と、
   該メモリ内に一時記憶される各画像についてプレゼンテーションタイムスタンプＰＴＳと有効／無効データとを、該境界アドレスと対応させて記憶する記憶部と、
   該一致の検出に応答して、該境界アドレスに対応した１画像の該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データを該記憶部から得て出力する切換回路と、
   該一致が検出され且つ該有効／無効データが有効を示している場合に、該システムタイムクロックＳＴＣと該切換回路から出力された該プレゼンテーションタイムスタンプＰＴＳとの時間差に応じた制御を行う時間差調整回路と、
   を有し、該記憶部は、該レジスタ回路の一部であり、該境界アドレスは、該１画像の先頭アドレスであり、
   該切換回路は、該レジスタ回路から読み出された全ての該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データが供給されそのうち該一致に対応した該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データを選択して出力するマルチプレクサである、
   ことを特徴とする動画像復号装置。
3. 上記時間差調整回路は、ＰＴＳ＞ＳＴＣ＋Ｔ０の場合には、前回上記メモリから読み出された１画像分の上記表示用復号画像データを該メモリから再度読み出すリピート処理を行わせるための制御信号を出力し、ここにＰＴＳは上記プレゼンテーションタイムスタンプＰＴＳであり、ＳＴＣは上記システムタイムクロックＳＴＣであり、Ｔ０は、１画像表示期間であり、ＰＴＳ＜ＳＴＣ−Ｔ０の場合には、該メモリから読み出される復号対象の上記符号化画像データを１画像分スキップさせる制御信号を出力することを特徴とする請求項１又は２記載の動画像復号装置。
4. 符号化された画像データを復号して、複数画像分の記憶容量を有するメモリに一時記憶させ、該メモリから表示用復号画像データを符号化前の画像順に読み出す動画像復号方法において、レジスタ回路を用い、
   １画像の復号画像データを該メモリに格納する際に、該復号画像データに対応したプレゼンテーションタイムスタンプＰＴＳと有効／無効データとを、該メモリ内の該１画像の像格納領域先頭側境界アドレスに記憶させ、該境界アドレスを該レジスタ回路に一時記憶させ、
   画像表示のために該メモリからデータを順次読み出させながら該データの読み出しアドレスと該レジスタ回路に一時記憶された該境界アドレスとの一致を検出し、
   該一致が検出された時に、該メモリから読み出された該データを該プレゼンテーションタイムスタンプＰＴＳ及び該有効／無効データとして取得し、該有効／無効データが有効を示している場合に、該システムタイムクロックＳＴＣと得られた該プレゼンテーションタイムスタンプＰＴＳとの時間差に応じた制御を行い、該一致が検出されていない時に、該メモリから読み出された該データを該表示用復号画像データとして用いる、
   ことを特徴とする動画像復号方法。
5. 符号化された画像データを復号して、複数画像分の記憶容量を有するメモリに一時記憶させ、該メモリから表示用復号画像データを符号化前の画像順に読み出す動画像復号方法において、レジスタ回路を用い、
   １画像の復号画像データを該メモリから読み出す前に、該復号画像データに対応したプレゼンテーションタイムスタンプＰＴＳと有効／無効データと該メモリ内の該１画像の格納領域先頭側境界アドレスとを対応させて該レジスタ回路に記憶させ、
   該メモリから該復号画像データを順次読み出させながら該復号画像データの読み出しアドレスと該レジスタ回路に一時記憶された該境界アドレスとの一致を検出し、
   該一致が検出された時に、該一致に係る該境界アドレスに対応した該プレゼンテーションタイムスタンプＰＴＳと該有効／無効データとを取得し、該有効／無効データが有効を示している場合に、システムタイムクロックＳＴＣと取得した該プレゼンテーションタイムスタンプＰＴＳとの時間差に応じた制御を行い、
   該一致が検出されていない時に、該メモリから読み出された該データを該表示用復号画像データとして用いる、
   ことを特徴とする動画像復号方法。

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