JP3572853B2

JP3572853B2 - Load drive circuit with current detection function

Info

Publication number: JP3572853B2
Application number: JP05771897A
Authority: JP
Inventors: 憲司河野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-03-12
Filing date: 1997-03-12
Publication date: 2004-10-06
Anticipated expiration: 2017-03-12
Also published as: JPH10256541A

Description

【発明の属する技術分野】
本発明は、カレントミラー回路を構成して負荷電流を検出する、電流検出機能を有する負荷駆動回路に関する。
【従来の技術】
従来、負荷に負荷電流を供給する電流供給用ＭＯＳトランジスタ（以下、メインＴｒという）に電流検出用ＭＯＳトランジスタ（以下、センスＴｒという）を並列接続し、メインＴｒとセンスＴｒにてカレントミラー回路を構成し、センスＴｒを流れる電流を電流検出抵抗（以下、センス抵抗という）にて検出するようにしたものがある。
ここで、メインＴｒとセンスＴｒに縦型のパワーＭＯＳを用いた場合には、ソースセルが基板表面に形成されドレインが裏面全体に形成されており、両面に引出し配線としてのＡｌ配線がベタ状に形成されているため、オン抵抗値は単純に面積つまりソースのセル数で決まり、メインＴｒとセンスＴｒに流れる電流の比すなわちカレントミラー比は、セル数比を用いて設定することができる。
【発明が解決しようとする課題】
しかしながら、メインＴｒとセンスＴｒとして、半導体基板の表面の横方向に電流路を形成する横型のＭＯＳトランジスタ（以下、ＬＤＭＯＳという）を用いた場合には、セル数比を用いてカレントミラー比を設定することができない。
すなわち、ＬＤＭＯＳでは、ソース、ドレインが半導体基板の表面にメッシュ状あるいはストライプ状に交互に配置され、その上にソース、ドレインの引出し配線をなす２層Ａｌ配線が形成されている（例えば、特開平８−１２５１７６号公報参照）。このため、２層Ａｌ配線を含んだメインＴｒとセンスＴｒの回路としては、メインＴｒとセンスＴｒのオン抵抗値に２層Ａｌ配線の抵抗値が付随したものになるので、単純にセル数比からカレントミラー比を設定することができず、セル数比を使ってカレントミラー比を設定すると、カレントミラー比の精度が悪くなるという問題がある。
本発明は上記問題に鑑みたもので、ＬＤＭＯＳを用いてメインＴｒとセンスＴｒを構成した場合に、カレントミラー比を精度よく設定することを目的とする。
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、メインＴｒとセンスＴｒをＬＤＭＯＳとして構成し、カレントミラー比を、メインＴｒのオン抵抗値にソース、ドレインの引出し配線の抵抗値を加えたものと、センスＴｒのオン抵抗値にソース、ドレインの引出し配線の抵抗値およびセンス抵抗の抵抗値を加えたのものの比で設定したことを特徴としている。
従って、ソース、ドレインの引出し配線の抵抗値を考慮して、カレントミラー比を精度よく設定することができる。
なお、ＬＤＭＯＳのメインＴｒとセンスＴｒを、ソースセルとドレインセルをメッシュ状に交互に平面配置した場合、それぞれのオン抵抗値は、セル１辺当たりのオン抵抗値をドレイン、ソースの対向辺数で割ったものから求めることができる。また、ソースとドレインをストライプ状に交互に平面配置した場合には、それぞれのオン抵抗値は、単位チャネル長当たりのオン抵抗値をソースのチャネル総延長で割ったものから求めることができる。
また、請求項２に記載の発明のように、センス抵抗の抵抗値をカレントミラー比の温度変動を実質的に零にする値に設定すれば、温度ドリフトの少ない電流検出を行うことができる。
また、請求項３に記載の発明のように、ソースとドレインを交互に平面配置したときに、最外周をソースおよびドレインのいずれか一方のみで終端させるようにすれば、終端部での電流漏れの影響がなくカレントミラー比を精度よく設定することができる。
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本発明の一実施形態に係る負荷駆動回路の構成を示す。
Ｎチャンネル型ＬＤＭＯＳからなるメインＴｒ（以下、メインＬＤＭＯＳという）２は、図示しない制御回路からの制御電圧Ｖ_ｇをゲートに受けて負荷１に負荷電流を供給する。メインＬＤＭＯＳ２には、Ｎチャンネル型ＬＤＭＯＳからなるセンスＴｒ（以下、センスＬＤＭＯＳという）３が並列接続されており、メインＬＤＭＯＳ２とセンスＬＤＭＯＳ３は、ゲートおよびドレインが共通接続されてカレントミラー回路を構成している。従って、センスＬＤＭＯＳ３には、カレントミラー比に応じ負荷電流の一部の電流が流れる。
センスＬＤＭＯＳ３には、センスＬＤＭＯＳ３に流れる電流を検出するためのセンス抵抗４が接続されており、センスＬＤＭＯＳ３とセンス抵抗４の接続点からセンスＬＤＭＯＳ３に流れる電流に応じたセンス電圧Ｖ_ｍが出力される。
図２に、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３におけるソースセル、ドレインセルの平面配置構成を示す。この図２に示すように、多数のソースセル、ドレインセルが上下左右に交互にメッシュ状に配置されており、それらによるセル領域上に、ドレイン、ソースの引出し金属配線をなすＡｌ配線が２層にて形成されている（特開平８−１２５１７６号公報参照）。
上記構成において、カレントミラー比ｒ_ｃは次のようにして設定される。
メインＬＤＭＯＳ２の面積をＳ_ｍ、センスＬＤＭＯＳ３の面積をＳ_Ｓとし、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３におけるドレインセル、ソースセルの対向辺数（図２において、ソースセルとドレインセルが対向する辺の数）をＮ_ｍ、Ｎ_ｓ、一辺当たりのオン抵抗値をＲ_ｃ、２層Ａｌ配線の合成シート抵抗値をρ_ａとすると、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３の規格化オン抵抗値Ｒ_ｍ、Ｒ_ｓは、数式１で表される。
【数１】
Ｒ_ｍ＝（Ｒ_ｃ／Ｎ_ｍ＋ρ_ａ）Ｓ_ｍ
Ｒ_ｓ＝（Ｒ_ｃ／Ｎ_Ｓ＋ρ_ａ）Ｓ_Ｓ
また、センスＬＤＭＯＳ３にセンス抵抗４（抵抗値をＲ_ｅ）を接続した場合、カレントミラー回路におけるメインＬＤＭＯＳ２の回路と、センスＬＤＭＯＳ３の回路における抵抗比ｒは、数式２で表される。
【数２】
ｒ＝（Ｒ_ｓ／Ｓ_Ｓ＋Ｒ_ｅ）／（Ｒ_ｍ／Ｓ_ｍ）
＝（Ｒ_ｃ／Ｎ_Ｓ＋ρ_ａ＋Ｒ_ｅ）／（Ｒ_ｃ／Ｎ_ｍ＋ρ_ａ）
カレントミラー比ｒ_ｃはメインＬＤＭＯＳ２、センスＬＤＭＯＳ３の抵抗比ｒであるので、カレントミラー比ｒ_ｃは数式２で設定される。
ここで、カレントミラー比ｒ_ｃが温度Ｔの変化に対し変動しないようにするには、ｄｒ_ｃ／ｄＴ＝０にすればよい。数式２を温度Ｔで微分すると、ｄｒ_ｃ／ｄＴは数式３になる。
【数３】

数式３からｄｒ_ｃ／ｄＴ＝０となるセンス抵抗値４の抵抗値Ｒ_ｅは数式４で表される。
【数４】

ここで、ＴＣＲ_ｃはオン抵抗の温度係数（＝ｄＲ_ｃ／ｄＴ／Ｒ_ｃ）、ＴＣＲ_ａは２層Ａｌ配線のシート抵抗の温度係数（＝ｄρ_ａ／ｄＴ／ρ_ａ）、ＴＣＲ_ｅはセンス抵抗４の温度係数（＝ｄＲ_ｅ／ｄＴ／Ｒ_ｅ）である。
従って、数式４を満足するようにセンス抵抗４の抵抗値Ｒ_ｅを設定すれば、カレントミラー比の温度依存性を零にすることができる。この場合、センス電圧Ｖ_ｍは、メインＬＤＭＯＳ２の電流に比例し、温度に依存しない、すなわち温度ドリフトがなくなる。
なお、数式４を完全に満足しなくてもセンス抵抗４の抵抗値Ｒ_ｅをそれに近い値にすればカレントミラー比の温度依存性を実質的に零にすることができる。また、センス抵抗４として、温度係数が実質０になる薄膜抵抗（例えば、ＣｒＳｉ）を用いれば、その抵抗値Ｒ_ｅを数式５で表される値に設定すればよい。
【数５】

なお、図１に示す負荷駆動回路は、例えば図３の構成として用いることができる。図３において、センス抵抗４の一端とセンスＬＤＭＯＳ３の接続点Ａは、コンパレータ５の反転入力端子に接続されており、センス抵抗４の他端は、コンパレータ５の出力端子に接続されている。また、コンパレータ５の非反転入力端子は接地されている。制御回路６は、コンパレータ５の出力電圧に応じてセンスＬＤＭＯＤ、メインＬＤＭＯＳ２のゲート電圧を制御する。
この構成において、負荷電流が変化しセンス電流が変化してＡ点の電圧が変化すると、コンパレータ５の出力電圧が変化する。制御回路６は、コンパレータ５の出力電圧に応じ、例えば負荷電流が過電流になったことを検出すると、センスＬＤＭＯＳ３、メインＬＤＭＯＳ２のゲート電圧を制御し、電流制限を行うなどの制御を行う。
なお、図１に示す構成において、センス抵抗４は、図４に示すように、センスＬＤＭＯＳ３のドレイン側に配置されていてももよい。この場合、センス抵抗４による電圧降下がゲート−ソース間のバイアスに影響を与えないので、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３のセル抵抗値は変わらず、精度の高いカレントミラー回路とすることができる。
また、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３におけるソースセル、ドレインセルの平面配置は、図５に示すようにソースセルで終端させるようにしてもよい。図２に示すセル配置の場合、ソースセル、ドレインセルが交互に終端部に配置されているため、終端部のソースエッジから若干電流が漏れることになり、このソースエッジを考慮すると、セルの対向辺数は正確には少数点のつく端数になる。この場合、セル数が多ければ問題はないが、セル数が少ないとそれが誤差要因になる。そこで、図５に示すように最外周をソースセルで終端させるようにすれば、対向辺数を正確に整数として算出することができる。同様の理由で、図６に示すようにドレインセルで終端させるようにしてもよい。
また、ソース、ドレインの平面配置は、図７に示すようにストライプ状にしてもよい。この場合、上記した数式において、ドレイン、ソースの対向辺数Ｎ_ｍ、Ｎ_ｓをソースのチャネル総延長Ｗ_ｓ、Ｗ_ｍ、オン抵抗値Ｒ_ｃを単位チャネル長当たりの値に置き換えて、カレントミラー比、センス抵抗４の抵抗値Ｒ_ｅを算出する。このストライプ状の配置においても、ストライプのエッジでの電流リークに起因するチャネル長の誤差を避けるために、図８、図９に示すように、最外周をソースあるいはドレインで終端させるようにしてもよい。
なお、セル形状としては、四角のメッシュ形状、ストライプ形状に限らず、四角以外の多角形でもよく、またセルの配置を千鳥配置としてもよい。
さらに、図１０に示すように、センス抵抗４、センスＬＤＭＯＳ３をメインＬＤＭＯＳ２の内側に配置してもよい。この場合、メインＬＤＭＯＳ２が消費電力で発熱し昇温したときセンスＬＤＭＯＳ３がメインＬＤＭＯＳ２の内側にあるのでメインＬＤＭＯＳ２外で温度分布に偏りが生じても、センスＬＤＭＯＳ３、メインＬＤＭＯＳ２の温度は一定に保たれるので、カレントミラー比の変動を防ぐことができる。
また、図１１に示すように、センス抵抗４を薄膜抵抗でメインＬＤＭＯＳ２上に形成し、センスＬＤＭＯＳ３をメインＬＤＭＯＳ２の一部のセルを利用して形成するようにしてもよい。
なお、ソース、ドレインの引出し配線をなすＡｌ配線は２層でなく１層であってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る負荷駆動回路の回路図である。
【図２】メインＬＤＭＯＳとセンスＬＤＭＯＳのソースセル、ドレインセルをメッシュ状に交互配置した平面配置図である。
【図３】図１に示す負荷駆動回路の具体的な適用例を示す回路図である。
【図４】図１に示す負荷駆動回路の変形例を示す回路図である。
【図５】図２に示す平面配置に対し外周部をソースで終端させた場合の平面配置図である。
【図６】図２に示す平面配置に対し外周部をドレインで終端させた場合の平面配置図である。
【図７】メインＬＤＭＯＳとセンスＬＤＭＯＳのソース、ドレインをストライプ状に交互配置した平面配置図である。
【図８】図７に示す平面配置に対し外周部をソースで終端させた場合の平面配置図である。
【図９】図７に示す平面配置に対し外周部をドレインで終端させた場合の平面配置図である。
【図１０】センス抵抗、センスＬＤＭＯＳをメインＬＤＭＯＳの内側に配置した平面配置図である。
【図１１】センス抵抗をメインＬＤＭＯＳ上に形成し、センスＬＤＭＯＳをメインＬＤＭＯＳの一部のセルを利用して形成した構成を示す平面配置図である。
【符号の説明】
１…負荷、２…メインＬＤＭＯＳ、３…センスＬＤＭＯＳ、４…センス抵抗。TECHNICAL FIELD OF THE INVENTION
The present invention relates to a load driving circuit having a current detection function for detecting a load current by forming a current mirror circuit.
[Prior art]
Conventionally, a current detection MOS transistor (hereinafter, referred to as a sense Tr) is connected in parallel to a current supply MOS transistor (hereinafter, referred to as a main Tr) that supplies a load current to a load, and a current mirror circuit is formed by the main Tr and the sense Tr. In some cases, the current flowing through the sense Tr is detected by a current detection resistor (hereinafter, referred to as a sense resistor).
Here, when a vertical power MOS is used for the main Tr and the sense Tr, the source cell is formed on the surface of the substrate and the drain is formed on the entire back surface, and the Al wiring as a lead wiring is formed on both surfaces in a solid shape. , The on-resistance value is simply determined by the area, that is, the number of source cells, and the ratio of the current flowing through the main Tr and the sense Tr, that is, the current mirror ratio can be set using the cell number ratio.
[Problems to be solved by the invention]
However, when a lateral MOS transistor (hereinafter referred to as LDMOS) that forms a current path in the lateral direction of the surface of the semiconductor substrate is used as the main Tr and the sense Tr, the current mirror ratio is set using the cell number ratio. Can not do it.
That is, in the LDMOS, a source and a drain are alternately arranged in a mesh shape or a stripe shape on the surface of a semiconductor substrate, and a two-layer Al wiring serving as a lead wiring for the source and the drain is formed thereon (see, for example, Japanese Patent Application Laid-Open No. H10-163873). No. 8-125176). For this reason, in the circuit of the main Tr and the sense Tr including the two-layer Al wiring, the resistance of the two-layer Al wiring is added to the on-resistance of the main Tr and the sense Tr. However, if the current mirror ratio is set using the cell number ratio, the accuracy of the current mirror ratio deteriorates.
The present invention has been made in view of the above problems, and has as its object to accurately set a current mirror ratio when a main Tr and a sense Tr are configured using LDMOS.
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, the main Tr and the sense Tr are configured as LDMOSs, and the current mirror ratio is set so that the on-resistance of the main Tr is the resistance of the source and drain lead wires. It is characterized in that the ratio is set to the ratio of the sum of the on-resistance value of the sense Tr to the resistance value of the source and drain lead wires and the resistance value of the sense resistor.
Therefore, the current mirror ratio can be accurately set in consideration of the resistance values of the source and drain lead wires.
In the case where the main Tr and the sense Tr of the LDMOS are arranged in a plane alternately in the form of a source cell and a drain cell in a mesh shape, the on-resistance of each cell is obtained by calculating the on-resistance per cell side by the number of opposite sides of the drain and source. Can be obtained from the result of dividing by When the source and the drain are alternately arranged in a stripe shape on a plane, the respective on-resistance values can be obtained by dividing the on-resistance value per unit channel length by the total channel length of the source.
Further, if the resistance value of the sense resistor is set to a value that makes the temperature fluctuation of the current mirror ratio substantially zero, current detection with a small temperature drift can be performed.
Further, when the source and the drain are alternately arranged in a plane as in the invention according to the third aspect, if the outermost periphery is terminated by only one of the source and the drain, a current leakage at the terminal portion is provided. And the current mirror ratio can be set accurately.
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention shown in the drawings will be described.
FIG. 1 shows a configuration of a load driving circuit according to an embodiment of the present invention.
N-channel type consisting LDMOS main Tr (hereinafter, main referred LDMOS) 2 supplies the load current to a load 1 by receiving a control voltage _{V g} from the control circuit (not shown) to the gate. The main LDMOS 2 is connected in parallel with a sense Tr (hereinafter, referred to as a sense LDMOS) 3 composed of an N-channel LDMOS. The main LDMOS 2 and the sense LDMOS 3 have a gate and a drain commonly connected to form a current mirror circuit. I have. Therefore, a part of the load current flows through the sense LDMOS 3 according to the current mirror ratio.
Sense LDMOS3 is the sense resistor 4 is connected to detect the current flowing through the sense LDMOS3, sense voltage _{V m} in accordance with the current flowing from the connection point of the sense LDMOS3 and sense resistor 4 to the sense LDMOS3 is output .
FIG. 2 shows a planar arrangement of source cells and drain cells in the main LDMOS2 and the sense LDMOS3. As shown in FIG. 2, a large number of source cells and drain cells are alternately arranged vertically and horizontally in a mesh form, and two layers of Al wirings serving as drain and source lead metal wirings are formed on the cell region formed by these cells. (See Japanese Patent Application Laid-Open No. 8-125176).
In the above configuration, the current mirror ratio r _c is set as follows.
The area of the main LDMOS 2 is S _m , the area of the sense LDMOS 3 is S _S, and the number of opposite sides of the drain cell and the source cell in the main LDMOS 2 and the sense LDMOS 3 (the number of opposite sides of the source cell and the drain cell in FIG. 2). Assuming that N _m , N _s , the on-resistance value per side is R _c , and the combined sheet resistance value of the two-layer Al wiring is ρ _a , the normalized on-resistance values R _m , R _s of the main LDMOS 2 and the sense LDMOS 3 are represented by the following equations. It is represented by 1.
(Equation 1)
R _m = (R _c / N _m + ρ _a ) S _m
R _s = (R _c / N _S + ρ _a ) S _S
When the sense resistor 4 (resistance value is R _e ) is connected to the sense LDMOS 3, the resistance ratio r between the main LDMOS 2 circuit in the current mirror circuit and the sense LDMOS 3 circuit is expressed by Equation 2.
(Equation 2)
_{_{_{r = (R s / S S}}} + R e) / (R m / S m)
_{_{= (R c / N S +}} ρ a + R e) / (R c / N m + ρ a)
Current mirror ratio _{r c} is the main LDMOS 2, since the resistance ratio r of the sense LDMOS3, the current mirror ratio _{r c} is set by equation 2.
Here, to make the current mirror ratio r _c does not change with respect to changes in temperature T, it is sufficient to dr c / _dT = 0. When Expression 2 is differentiated with respect to the temperature T, dr _c / dT becomes Expression 3.
(Equation 3)

Resistance _{R e} of the sense resistor value 4 consisting of formulas 3 and _dr c / dT = 0 is expressed by Equation 4.
(Equation 4)

Here, TCR _c is a temperature coefficient of on-resistance (= dR _c / dT / R _c ), TCR _a is a temperature coefficient of sheet resistance of two-layer Al wiring (= dρ _a / dT / ρ _a ), and TCR _e is sense. This is the temperature coefficient (= dR _e / dT / R _e ) of the resistor 4.
Therefore, by setting the resistance value R _e of the sense resistor 4 so as to satisfy equation 4, it is possible to zero the temperature dependence of the current mirror ratio. In this case, the sense voltage _{V m} is proportional to the current in the main LDMOS 2, independent of temperature, i.e. the temperature drift is eliminated.
Incidentally, it is possible to substantially zero temperature dependence of the current mirror ratio if the resistance value R _e of the sense resistor 4 without satisfying Equation 4 completely to a value close to it. Further, as a sense resistor 4, a thin film resistance temperature coefficient is substantially 0 (for example, CrSi) By using, the resistance value R _e may be set to a value expressed by Equation 5.
(Equation 5)

Note that the load drive circuit shown in FIG. 1 can be used, for example, as the configuration in FIG. 3, a connection point A between one end of the sense resistor 4 and the sense LDMOS 3 is connected to the inverting input terminal of the comparator 5, and the other end of the sense resistor 4 is connected to the output terminal of the comparator 5. The non-inverting input terminal of the comparator 5 is grounded. The control circuit 6 controls the gate voltage of the sense LDMOD and the main LDMOS 2 according to the output voltage of the comparator 5.
In this configuration, when the load current changes, the sense current changes, and the voltage at the point A changes, the output voltage of the comparator 5 changes. The control circuit 6 controls the gate voltages of the sense LDMOS 3 and the main LDMOS 2 to perform current control, for example, when detecting that the load current has become overcurrent, according to the output voltage of the comparator 5.
In the configuration shown in FIG. 1, the sense resistor 4 may be arranged on the drain side of the sense LDMOS 3, as shown in FIG. In this case, since the voltage drop due to the sense resistor 4 does not affect the bias between the gate and the source, the cell resistance values of the main LDMOS 2 and the sense LDMOS 3 do not change, and a highly accurate current mirror circuit can be realized.
The planar arrangement of the source cells and the drain cells in the main LDMOS 2 and the sense LDMOS 3 may be terminated at the source cells as shown in FIG. In the case of the cell arrangement shown in FIG. 2, since the source cell and the drain cell are arranged alternately at the terminal end, a small amount of current leaks from the source edge of the terminal end. The number of sides is exactly a fraction with a decimal point. In this case, there is no problem if the number of cells is large, but it becomes an error factor if the number of cells is small. Therefore, if the outermost periphery is terminated by the source cell as shown in FIG. 5, the number of opposing sides can be accurately calculated as an integer. For the same reason, the termination may be made at the drain cell as shown in FIG.
Further, the planar arrangement of the source and the drain may be a stripe shape as shown in FIG. In this case, the equations described above, the drain, replacing the number opposite side of the source N _m, N _s channel total length W of source _s, W _m, the on-resistance R _c to a value per unit channel length, current mirror ratio, to calculate the resistance value R _e of the sense resistor 4. Even in this striped arrangement, the outermost periphery may be terminated with a source or a drain as shown in FIGS. 8 and 9 in order to avoid a channel length error caused by a current leak at a stripe edge. Good.
The cell shape is not limited to a square mesh shape or stripe shape, but may be a polygon other than a square, and the cells may be arranged in a staggered arrangement.
Further, as shown in FIG. 10, the sense resistor 4 and the sense LDMOS 3 may be arranged inside the main LDMOS 2. In this case, when the main LDMOS 2 generates heat due to power consumption and rises in temperature, the temperature of the sense LDMOS 3 and the main LDMOS 2 is kept constant even if the temperature distribution is biased outside the main LDMOS 2 because the sense LDMOS 3 is inside the main LDMOS 2. Therefore, the fluctuation of the current mirror ratio can be prevented.
Further, as shown in FIG. 11, the sense resistor 4 may be formed on the main LDMOS 2 by a thin film resistor, and the sense LDMOS 3 may be formed by using some cells of the main LDMOS 2.
Note that the number of the Al wirings serving as the source and drain lead wirings may be one instead of two.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a load driving circuit according to an embodiment of the present invention.
FIG. 2 is a plan layout view in which source cells and drain cells of a main LDMOS and a sense LDMOS are alternately arranged in a mesh shape.
FIG. 3 is a circuit diagram showing a specific application example of the load driving circuit shown in FIG.
FIG. 4 is a circuit diagram showing a modification of the load driving circuit shown in FIG.
5 is a plan view showing a case where the outer peripheral portion is terminated with a source with respect to the plan view shown in FIG. 2;
6 is a plan view showing a case where the outer peripheral portion is terminated with a drain in the plan view shown in FIG. 2;
FIG. 7 is a plan view in which sources and drains of a main LDMOS and a sense LDMOS are alternately arranged in a stripe shape.
8 is a plan view showing a case where an outer peripheral portion is terminated with a source in the plan view shown in FIG. 7;
9 is a plan view showing a case where the outer peripheral portion is terminated with a drain in the plan view shown in FIG. 7;
FIG. 10 is a plan layout diagram in which a sense resistor and a sense LDMOS are arranged inside a main LDMOS.
FIG. 11 is a plan view showing a configuration in which a sense resistor is formed on a main LDMOS and a sense LDMOS is formed by using some cells of the main LDMOS.
[Explanation of symbols]
1. Load, 2: Main LDMOS, 3: Sense LDMOS, 4: Sense resistor.

Claims

負荷（１）に負荷電流を供給する電流供給用ＭＯＳトランジスタ（２）と、
この電流供給用ＭＯＳトランジスタと並列接続され、前記電流供給用ＭＯＳトランジスタとともにカレントミラー回路を構成する電流検出用ＭＯＳトランジスタ（３）と、
前記電流検出用ＭＯＳトランジスタに接続された電流検出抵抗（４）とを備えた、電流検出機能を有する負荷駆動回路において、
前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのそれぞれは、半導体基板の表面の横方向に電流路を形成する横型のＭＯＳトランジスタとして構成されたものであって、
前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタに流れるそれぞれの電流の比が、前記電流供給用ＭＯＳトランジスタのオン抵抗値にソース、ドレインの引出し配線の抵抗値を加えたものと、前記電流検出用ＭＯＳトランジスタのオン抵抗値にソース、ドレインの引出し配線の抵抗値および前記電流検出抵抗の抵抗値を加えたものの比で設定されている
ことを特徴とする電流検出機能を有する負荷駆動回路。A current supply MOS transistor (2) for supplying a load current to the load (1);
A current detection MOS transistor (3) connected in parallel with the current supply MOS transistor and forming a current mirror circuit together with the current supply MOS transistor;
A load driving circuit having a current detection function, comprising: a current detection resistor (4) connected to the current detection MOS transistor;
Each of the current supply MOS transistor and the current detection MOS transistor is configured as a lateral MOS transistor that forms a current path in a lateral direction on a surface of a semiconductor substrate,
The ratio of the respective currents flowing through the current supply MOS transistor and the current detection MOS transistor is calculated by adding the on-resistance value of the current supply MOS transistor to the resistance value of the source and drain lead wires, A load drive circuit having a current detection function, wherein the ratio is set to a value obtained by adding the resistance value of the source and drain lead wires and the resistance value of the current detection resistor to the ON resistance value of the detection MOS transistor.

前記電流検出抵抗の抵抗値は、前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタに流れるそれぞれの電流の比の温度変動を実質的に零にする値に設定されていることを特徴とする請求項１に記載の電流検出機能を有する負荷駆動回路。The resistance value of the current detection resistor is set to a value that makes temperature fluctuation of a ratio of respective currents flowing through the current supply MOS transistor and the current detection MOS transistor substantially zero. A load drive circuit having a current detection function according to claim 1.

前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのそれぞれは、前記半導体基板においてソースとドレインが交互に平面配置されており、最外周がソースセルおよびドレインセルのいずれか一方のみで終端されていることを特徴とする請求項１又は２に記載の電流検出機能を有する負荷駆動回路。In each of the current supply MOS transistor and the current detection MOS transistor, a source and a drain are alternately arranged in a plane on the semiconductor substrate, and the outermost periphery is terminated by only one of a source cell and a drain cell. The load drive circuit having a current detection function according to claim 1 or 2, wherein