JP3571359B2 - Shift register and data selection circuit - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いて構成されるシフトレジスタおよびデータ選択回路に関するものである。
【０００２】
【従来の技術】
図１９は、電源電圧Ｖ_ＤＤ＝５．０Ｖ系で動作可能な従来のシフトレジスタの基本構成を示す回路図である。
図１９において、ＭＳＴはマスタラッチ、ＳＬＶはスレイブラッチ、ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１はしきい値電圧Ｖ_ｔｈＮ が約１ＶのＮチャネルＭＯＳトランジスタからなるトランスファーゲート、ＩＶＭ１，ＩＶＭ２，ＩＶＭ３，ＩＶＳ１，ＩＶＳ２およびＩＶＳ３はインバータ、ＤＩＮ１，ＤＩＮｎおよびＳＩＮはデータ入力端子、ＤＯＵＴはデータ出力端子をそれぞれ示している。
【０００３】
マスタラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓ、インバータＩＶＭ１，ＩＶＭ２およびＩＶＭ３により構成されている。
具体的な接続は、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓの各入力端子はデータ入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにそれぞれ接続され、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓの各出力端子はそれぞれインバータＩＶＭ１の入力端子およびインバータＩＶＭ２の出力端子に接続されている。
また、インバータＩＶＭ１の出力端子はインバータＩＶＭ２およびＩＶＭ３の入力端子に接続され、インバータＩＶＭ２の出力端子はインバータＩＶＭ１の入力端子に接続されている。
すなわち、インバータＩＶＭ１とＩＶＭ２とは、各トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭｓの出力端子とインバータＩＶＭ３の入力端子間に、入出力端子を逆向きにして並列に接続されている。
インバータＩＶＭ２は、貫通電流の防止、回路の安定動作などのために、高抵抗形のインバータにより構成される。
【０００４】
スレイブラッチＳＬＶは、トランスファーゲートＮＴＳ１、インバータＩＶＳ１，ＩＶＳ２およびＩＶＳ３により構成されている。
具体的な接続は、トランスファーゲートＮＴＳ１の入力端子はマスタラッチＭＳＴのインバータＩＶＭ３の出力端子に接続され、出力端子はインバータＩＶＳ１の入力端子およびインバータＩＶＳ２の出力端子に接続されている。
また、インバータＩＶＳ１の出力端子はインバータＩＶＳ２およびＩＶＳ３の入力端子に接続され、インバータＩＶＳ２の出力端子はインバータＩＶＳ１の入力端子に接続されている。
すなわち、インバータＩＶＳ１とＩＶＳ２とは、トランスファーゲートＮＴＳ１の出力端子とインバータＩＶＳ３の入力端子間に、入出力端子を逆向きにして並列に接続されている。
インバータＩＶＳ２は、貫通電流の防止、回路の安定動作などのために、高抵抗形のインバータにより構成される。
【０００５】
また、各トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１の各ゲート端子は、それぞれ図示しない信号線を介して制御系に接続され、この制御系によりタイミングなどが制御された所定レベル、例えば５Ｖのクロック信号がそれぞれ入力される。
具体的には、トランスファーゲートＮＴＭ１のゲート端子にはクロック信号ＭＣＬＫ１が入力され、トランスファーゲートＮＴＭ１ｎのゲート端子にはクロック信号ＭＣＬＫｎが入力される。これら第１のクロック信号（１，ｎ）は、同時にハイレベルとなることはない。
また、トランスファーゲートＮＴＭｓのゲート端子には、デバイステスト用のスキャンクロック信号ＳＣＡＮＣＬＫ が入力される。
一方、トランスファーゲートＮＴＳ１のゲート端子には、クロック信号ＭＣＬＫ（１，ｎ）と位相が異なるクロック信号ＳＣＬＫが入力される。
【０００６】
図２０は、クロック信号ＭＣＬＫ（１，ｎ）とクロック信号ＳＣＬＫとの関係を示すタイミングチャートである。
図２０に示すように、クロック信号ＭＣＬＫとクロック信号ＳＣＬＫとは１８０°位相がずれており、かつ、クロックスキューを防止するために、両信号共ローレベルとなるいわゆるアイソレーション期間ＩＴが設けられている。
したがって、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１またはＮＴＭ１ｎがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１がオン状態にあるときは、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１またはＮＴＭｎはオフ状態を保持するようにクロック信号の入力が制御される。
【０００７】
なお、スキャン用のトランスファーゲートＮＴＭｓは、デバイスのテスト用に設けられているものであり、このトランスファーゲートＮＴＭｓのゲート端子に入力されるスキャンクロック信号ＳＣＡＮＣＬＫ は、クロック信号ＭＣＬＫと同様のタイミングで入力される。
すなわち、デバイステスト時には、スキャン用のトランスファーゲートＮＴＭｓがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１がオン状態にあるときは、スキャン用のトランスファーゲートＮＴＭｓはオフ状態を保持するようにクロック信号の入力が制御される。
【０００８】
ここで、図１９の構成において、入力端子ＤＩＮ１に５Ｖのハイレベル「１」のデータが入力された場合の動作について説明する。
入力端子ＤＩＮ１に５Ｖのハイレベル「１」のデータが入力されたときに、クロック信号ＭＣＬＫ１が５ＶのハイレベルでトランスファーゲートＮＴＭ１のゲート端子に入力されると、トランスファーゲートＮＴＭ１はオン状態となる。
これにより、ハイレベル５Ｖの入力データは、トランスファーゲートＮＴＭ１を通過することになるが、このとき、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ_ｔｈＮ （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＭ１の出力端子側のノードＮＤ１におけるレベルは約３．５Ｖとなり、このレベルがインバータＩＶＭ１の入力端子に印加される。
【０００９】
インバータＩＶＭ１の持つ回路しきい値は、一般に電源電圧Ｖ_ＤＤの約１／２か、ややそれより低いレベルに設定されるため、インバータＩＶＭ１のレベル反転機能により、その出力側はローレベルとなる。このとき、入力レベルが５Ｖよりも低い３．５Ｖであるため、多少の貫通電流が流れる。
インバータＩＶＭ１の出力であるローレベルがインバータＩＶＭ２およびインバータＩＶＭ３の入力端子に印加される。
【００１０】
インバータＩＶＭ２は、上述したように、高抵抗形のインバータで構成してあり、ローレベルを受けたその出力はほぼ５Ｖとなり、この５ＶのハイレベルがインバータＩＶＭ１の入力端子に印加されるようになる。
すなわち、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ_ｔｈＮ や基板効果などにより約３．５Ｖまで降下したデータレベルが補償され、また、貫通電流の流れが抑止されるようになり、安定にハイレベルが保持されるようになる。
【００１１】
次に、クロック信号ＭＣＬＫ１がローレベルとなり、クロック信号ＳＣＬＫがハイレベルでスレイブラッチＳＬＶのトランスファーゲートＮＴＳ１のゲート端子に入力されると、トランスファーゲートＮＴＭ１はオフ状態となり、トランスファーゲートＮＴＳ１がオン状態となる。
これにより、マスタラッチＭＳＴのインバータＩＶＭ３のハイレベル出力がトランスファーゲートＮＴＳ１を通過することになるが、このとき、マスタラッチＭＳＴの場合と同様に、トランスファーゲートＮＴＳ１のしきい値電圧Ｖ_ｔｈＮ や基板効果などにより、トランスファーゲートＮＴＳ１の出力端子側のノードＮＤ２におけるレベルは約３．５Ｖとなり、このレベルがインバータＩＶＳ１の入力端子に印加される。
【００１２】
インバータＩＶＳ１の持つ回路しきい値は、上述したように、電源電圧Ｖ_ＤＤの約１／２か、ややそれより低いレベルに設定されるため、インバータＩＶＳ１のレベル反転機能により、その出力側はローレベルとなる。このとき、入力レベルが５Ｖよりも低い３．５Ｖであるため、多少の貫通電流が流れる。
インバータＩＶＳ１の出力であるローレベルがインバータＩＶＳ２およびインバータＩＶＳ３の入力端子に印加される。
【００１３】
インバータＩＶＳ２は、上述したように、高抵抗形のインバータで構成してあり、ローレベルを受けたその出力はほぼ５Ｖとなり、この５ＶのハイレベルがインバータＩＶＳ１の入力端子に印加されるようになる。
すなわち、トランスファーゲートＮＴＳ１のしきい値電圧Ｖ_ｔｈＮ や基板効果などにより約３．５Ｖまで降下したデータレベルが補償され、また、貫通電流の流れが抑止されるようになり、安定にレベルが保持されるようになる。
これにより、インバータＩＶＳ３から安定したハイレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００１４】
以上のように、図１９の回路は、電源電圧Ｖ_ＤＤ５Ｖ下で、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。
【００１５】
【発明が解決しようとする課題】
しかし、近年、消費電力の低下の要求や、微細なＩＣへの信頼性の確保などのため、電源電圧Ｖ_ＤＤの下限を３．０Ｖや２．７Ｖ、アプリケーションによっては、さらに低い電圧下での動作保証の要求が出てきている。
これら電源電圧Ｖ_ＤＤを低下させると、ＩＣの動作速度の大幅な低下が起こるばかりか、これらシフトレジスタなどの回路においては、Ｎチャネルトランスファーゲートにおいてハイレベルを伝搬させる際、上述したトランジスタ自身の持つしきい値電圧Ｖ_ｔｈＮ や基板効果などにより十分なハイレベルの伝搬ができず、動作不良に至るという問題点があった。
【００１６】
これはトランスファーゲートを伝搬したあとのレベルは、約（Ｖ_ＤＤ−Ｖ_ｔｈＮ ）となり低電源電圧下においては伝搬レベルが電源電圧Ｖ_ＤＤの低下により低くなる。
このレベルを受けるインバータの持つ回路しきい値は、設計上、現実的なベータレシオ下において電源電圧Ｖ_ＤＤの約１／２か、ややそれよりも低いレベルに設定されているため、トランスファーゲートを伝搬したあとのノードにこの回路しきい値以上の十分なレベルを伝えるには、しきい値電圧Ｖ_ｔｈＮ を下げるか、ゲート電圧を昇圧するなどの必要がある。
【００１７】
この問題を解決するために現在、製造プロセス中で、たとえばＮチャネルのＰ濃度を下げるこにより、しきい値電圧Ｖ_ｔｈＮ を下げるプロセスに変更し解決しようとする提案がなされている。
しかし、近年のＶＬＳＩのトランジスタのゲート長はサブミクロンの領域に達しており、しきい値電圧Ｖ_ｔｈＮ を下げすぎると十分なパンチスルー耐圧が確保できず、また、トランジスタがオフ状態にあっても、ドレインからの空乏層の広がりにより電流が流れてしまう、いわゆる短チャンネル効果によるサブスレショルド電流の増加など、量産時の様々な問題を解決する必要がある。
また、これらによるイールドのロスを管理改善することもプロセスへの負荷となっており、たとえしきい値電圧Ｖ_{ｔｈＸ（＝Ｎ，Ｐ）} を現実的な値に下げたとしても、これらの回路で電源電圧Ｖ_ＤＤ＝２．７Ｖを保証することは製造のばらつきに対するマージンも含めて考慮するとかなり厳しい要求となる。
さらに、今後０．６５μｍ／０．５μｍへのシュリンクなども考慮に入れると状況は一層厳しいものとなる。
【００１８】
そこで、従来より、電源電圧Ｖ_ＤＤ＝２．７Ｖ以下における動作要求に対しては、図２１に示すような、図１９におけるＮチャネルトランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１の全てを、低消費電力化、高速化が可能な相補型ＭＯＳ（ＣＭＯＳ；Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）からなるトランスファーゲートＣＴＭ１，ＣＴＭ１ｎ，ＣＴＭｓおよびＣＴＳ１で置き換えた構成の、いわゆる完全ＣＭＯＳ型シフトレジスタが一般的に知られている。
【００１９】
この完全ＣＭＯＳ型シフトレジスタでは、マスタラッチＭＳＴの各ＣＭＯＳトランスファーゲートＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓを構成するＮ−ＭＯＳトランジスタＮ１，ＮｎおよびＮｓの各々のゲート端子に、クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびＳＣＡＮＣＬＫ を入力させるとともに、各ＣＭＯＳトランスファーゲートＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓを構成するＰ−ＭＯＳトランジスタＰ１，ＰｎおよびＰｓの各々のゲート端子に、クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびＳＣＡＮＣＬＫ を反転させた反転クロック信号ＸＭＣＬＫ１，ＸＭＣＬＫｎおよびＸＳＣＡＮＣＬＫを入力させることにより、各トランスファーゲートＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓをオン・オフさせている。
同様に、スレイブラッチＳＬＶのＣＭＯＳトランスファーゲートＣＴＳ１を構成するＮ−ＭＯＳトランジスタＮＳのゲート端子に、クロック信号ＳＣＬＫを入力させるとともに、ＣＭＯＳトランスファーゲートＣＴＳ１を構成するＰ−ＭＯＳトランジスタＰＳのゲート端子に、クロック信号ＳＣＬＫを反転させた反転クロック信号ＸＳＣＬＫを入力させることにより、トランスファーゲートＣＴＳ１をオン・オフさせている。
【００２０】
また、図２２は、クロック信号ＭＣＬＫと反転クロック信号ＸＭＣＬＫとのタイミング関係、クロック信号ＳＣＬＫと反転クロック信号ＸＳＣＬＫとのタイミング関係、並びに各クロック信号相互間のタイミング関係を示している。
図２２に示すように、クロック信号ＭＣＬＫとクロック信号ＳＣＬＫ、または反転クロック信号ＸＭＣＬＫと反転クロック信号ＸＳＣＬＫとは１８０°位相がずれており、かつ、クロックスキューを防止するために、両信号共ローレベルとなるいわゆるアイソレーション期間ＩＴが設けられている。
【００２１】
このような構成を有する完全ＣＭＯＳ型シフトレジスタは、電源電圧Ｖ_ＤＤ＝２．７Ｖ下においても、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。
【００２２】
しかし、完全ＣＭＯＳ型シフトレジスタは、各ＣＭＯＳトランスファーゲートＣＴＭ１，ＣＴＭ１ｎ，ＣＴＭｓおよびＣＴＳ１を構成するＮ−ＭＯＳトランジスタＮ１，Ｎｎ，ＮｓおよびＮＳ、並びにＰ−ＭＯＳトランジスタＮ１，Ｎｎ，ＮｓおよびＮＳのそれぞれにクロック信号を提供する必要があり、データの入力が増えるとその２倍の数のクロック数が必要となる。
その結果、配線によるレイアウト面積の増大や、Ｐチャネル、Ｎチャネル各々のトランスファーゲートの極性が異なることなどにより、ウエルによる分離とそれぞれのトランジスタに対する一定のスペーシングの確保が必要となり、レイアウト面積の増大を招いてしまう。
また、ＩＣの高速化により、Ｐチャネル、Ｎチャネルのクロックスキューに対する注意やクロックスキュー防止のためのタイミング回路の増加を余儀なくされ面積増加を招き、Ｐチャネルドライブ用のバッファなども必要となることからレイアウト面積の増加につながり、データパスなどでは、多数のデータ入力から選択し演算を行うため、クロックドライバーの回路規模が増大し、このような回路状態では大幅なレイアウト面積の増大が起こる。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能なシフトレジスタおよびデータ選択回路を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明のシフトレジスタは、互いに逆向きに接続された第１および第２のインバータと、ゲート端子に印加される第１のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、互いに逆向きに接続された第３および第４のインバータと、ゲート端子に印加される第２のクロック信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートとを有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加される。
【００２５】
また、本発明のデータ選択回路は、ゲート端子に印加される信号に応じてデータ入力端子と第１の出力端子とを導通させる直列に接続された第１および第２のトランスファーゲートと、ゲート端子に印加される信号に応じて接地と第２の出力端子とを導通させる直列に接続された第３、第４および第５のトランスファーゲートとを有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうち、何れか一のゲート端子にクロック信号が印加され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が印加され、上記第３、第４および第５のトランスファーゲートのゲート端子のうちの残りの一のゲート端子が、上記データ入力端子または第１または第２のトランスファーゲートの出力に接続されている。
【００２６】
【作用】
本発明のシフトレジスタにおいて、第１、第２、第３、第４および第５のトランスファーゲートが全てＮチャネルＭＯＳトランジスタであるとして本発明の作用を説明する。
第１のクロック信号がハイレベルになると、第１のトランスファーゲートと第３または第２のトランスファーゲートの一方とがオン状態となり、入力端子に入力されるハイレベル「１」またはローレベル「０」の入力データは第１のトランスファーゲートを通過する。
入力データがハイレベルの場合、第１のインバータの入力側の信号レベルは、第１のトランスファーゲートのしきい値電圧Ｖ_ｔｈＮ や基板効果などによるレベル降下作用を受けて入力端子における信号レベルよりも低いものとなる。インバータのしきい値電圧は、一般に電源電圧Ｖ_ＤＤの約１／２か、ややそれより低い値に設定されるので、第１のインバータの入力側の信号レベルが第１のインバータのしきい値電圧よりも低い場合には、第１のインバータが完全に論理反転できず、第１のインバータの出力が不安定になる。第１のインバータの出力が不安定になると第２のインバータも完全に論理反転できず、第２のインバータの出力も不安定となる。すると、ハイレベルの信号を保持できない、第１および第２のインバータに貫通電流が流れるといった問題が発生することとなる。
【００２７】
しかしながら、本発明では、しきい値電圧がインバータよりも低い第２または第３のトランスファーゲートがハイレベルの入力データによりオン状態となっているので、第２のインバータの入力側は第２および第３のトランスファーゲートを介して接地に接続され、安定なローレベルとなる。これにより、第２のインバータ延いては第１のインバータが完全に論理反転することとなり、第１のインバータの出力側は安定なローレベルになり、第２のインバータの出力側は安定なハイレベルになる。この論理状態は、第１のクロック信号がローレベルになって第１のトランスファーゲートと第３または第２のトランスファーゲートがオフ状態になっても安定に保持される。
【００２８】
次に、たとえば、第１のノードに第２のインバータの出力側と同じレベル（ハイレベル）の第１の信号が印加され、第２のノードに第１のインバータの出力側と同じレベル（ローレベル）の第２の信号が印加された状態で、第２のクロック信号がハイレベルになると、第４および第５のトランスファーゲートがオン状態になる。すると、第３のインバータの入力側はハイレベルとなり、第４のインバータの入力側がローレベルとなる。この時、第３のインバータの入力側は第４のトランスファーゲートのしきい値電圧や基板効果などのレベル降下作用を受けて第１のノードよりも低いレベルとなる。もし、このレベルが第３のインバータのしきい値電圧よりも低いレベルであると、第３のインバータが完全に論理反転できず、その出力レベルが不安定になる。
【００２９】
しかしながら、第５のトランスファーゲートを通過するローレベルは、第５のトランスファーゲートのしきい値電圧や基板効果などのレベル降下作用を受けないので、第４のインバータの入力側は安定なローレベルとなる。この安定なローレベルによって第４のインバータ延いては第３のインバータが完全に論理反転することとなり、第３のインバータの出力側が安定なローレベルとなり、第４のインバータの出力側は安定なハイレベルとなる。この論理状態は、第２のクロック信号がローレベルになって第４および第５のトランスファーゲートがオフ状態になっても安定に保持される。
これにより、本発明のシフトレジスタからハイレベルまたはローレベルの安定した出力が得られる。
【００３０】
なお、入力データがローレベルの場合には、第２または第３のトランスファーゲートがオン状態にならないが、第１のトランスファーゲートを通過するローレベルは第１のトランスファーゲートのしきい値電圧や基板効果などによる所定のレベル降下作用を受けないので安定に保持され、第１のインバータの入力側に安定なローレベルとして現れる。従って、第１のインバータ延いては第２のインバータが完全に論理反転し、シフトレジスタとして安定に動作する。
【００３１】
また、本発明にデータ選択回路によれば、制御信号により入力データの第１の出力端子への伝搬制御が行われる。
すなわち、クロック信号が所定のトランスファーゲートのゲート端子に印加され、かつ、制御信号が所定のトランスファーゲートのゲート端子に印加されることにより、入力データが第１の出力端子に伝搬される。
このとき、第２の出力端子は接地レベルに引き込まれる。
【００３２】
【実施例１】
図１は、３つのＮチャネルトランスファーゲートとインバータとを用いて構成した本発明に係るシフトレジスタの第１の実施例を示す回路図であって、従来例を示す図１９と同一構成部分は同一符号をもって表す。
【００３３】
すなわち、ＭＳＴはマスタラッチ、ＳＬＶはスレイブラッチ、ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ，ＮＴＳ１およびＮＴＳ２はしきい値電圧Ｖ_ｔｈＮ が約１ＶのＮチャネルＭＯＳトランジスタからなるトランスファーゲート、ＩＶＭ１，ＩＶＭ２，ＩＶＳ１，ＩＶＳ２およびＩＶＳ３はインバータ、ＤＩＮ１，ＤＩＮｎおよびＳＩＮはデータ入力端子、ＤＯＵＴはデータ出力端子、ＭＣＬＫ１，ＭＣＬＫｎはクロック信号、ＳＣＬＫはクロック信号、ＳＣＡＮＣＬＫ はスキャンクロック信号をそれぞれ示している。
【００３４】
マスタラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮＴＭ３ｓ、インバータＩＶＭ１およびＩＶＭ２により構成されている。
【００３５】
具体的な接続は、データ入力端子ＤＩＮ１にトランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子が接続されている。トランスファーゲートＮＴＭ２の入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３の入力端子に接続されている。
また、トランスファーゲートＮＴＭ１の出力端子とトランスファーゲートＮＴＭ３の出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。
なお、インバータＩＶＭ２は、従来の構成と異なり、高抵抗形のインバータである必要はないが、低消費電力化を考慮すればＳＲＡＭの様な小さなトランジスタで構成することが望ましい。
【００３６】
同様に、データ入力端子ＤＩＮｎにトランスファーゲートＮＴＭ１ｎの入力端子およびトランスファーゲートＮＴＭ２ｎのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｎの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｎの入力端子に接続されている。
また、トランスファーゲートＮＴＭ１ｎの出力端子とトランスファーゲートＮＴＭ３ｎの出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。
【００３７】
さらに、データ入力端子ＳＩＮにトランスファーゲートＮＴＭ１ｓの入力端子およびトランスファーゲートＮＴＭ２ｓのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｓの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｓの入力端子に接続されている。
また、トランスファーゲートＮＴＭ１ｓの出力端子とトランスファーゲートＮＴＭ３ｓの出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。
【００３８】
スレイブラッチＳＬＶは、トランスファーゲートＮＴＳ１およびＮＴＳ２、インバータＩＶＳ１，ＩＶＳ２およびＩＶＳ３により構成されている。
具体的な接続は、トランスファーゲートＮＴＳ１の入力端子はマスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子に接続され、トランスファーゲートＮＴＳ２の入力端子はマスタラッチＭＳＴのトランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓの出力端子に接続されている。
また、トランスファーゲートＮＴＳ１の出力端子とトランスファーゲートＮＴＳ２の出力端子との間に、インバータＩＶＳ１とＩＶＳ２とが入出力端子を互いに逆向きにして並列に接続されている。
さらに、インバータＩＶＳ１の出力端子とインバータＩＶＳ２の入力端子との接続中点にはインバータＩＶＳ３の入力端子が接続され、インバータＩＶＳ３の出力端子はデータ出力端子ＤＯＵＴに接続されている。
なお、インバータＩＶＳ２は、従来の構成と異なり、高抵抗形のインバータである必要はないが、前述した様に低消費電力化を考慮するとＳＲＡＭの様な小さなトランジスタで構成することが望ましい。
【００３９】
また、マスタラッチＭＳＴのトランジスタＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓのゲート端子、並びにスイレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ２のゲート端子は、それぞれ図示しない信号線を介して制御系に接続され、この制御系によりタイミングなどが制御された５Ｖやさらに低い２．７Ｖ，２Ｖ，１．７Ｖなど、所定のレベルのクロック信号がそれぞれ入力される。
【００４０】
具体的には、マスタラッチＭＳＴにおいて、トランスファーゲートＮＴＭ１のゲートおよびトランスファーゲートＮＴＭ３のゲート端子にはクロック信号ＭＣＬＫ１が入力される。
同様に、トランスファーゲートＮＴＭ１ｎのゲート端子およびトランスファーゲートＮＴＭ３ｎのゲート端子にはクロック信号ＭＣＬＫｎが入力される。
また、トランスファーゲートＮＴＭ１ｓのゲート端子およびトランスファーゲートＮＴＭ３ｓのゲート端子にはデバイステスト用のスキャンクロック信号ＳＣＡＮＣＬＫ が入力される。
【００４１】
さらに、スレイブラッチＳＬＶにおいては、トランスファーゲートＮＴＳ１のゲート端子およびトランスファーゲートＮＴＳ２のゲート端子には、クロック信号ＭＣＬＫ（１，ｎ）およびスキャンクロック信号ＳＣＡＮＣＬＫ と位相が１８０°ずれたクロック信号ＳＣＬＫが入力される。
したがって、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ２はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ２がオン状態にあるときは、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓはオフ状態を保持するようにクロック信号の入力が制御される。
【００４２】
次に、上記構成による動作を、入力端子ＤＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入力された場合を例に説明する。
入力端子ＤＩＮ１に入力された２Ｖのハイレベル「１」のデータは、トランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子に入力され、トランスファーゲートＮＴＭ２はオン状態となる。
このとき、クロック信号ＭＣＬＫ１が２ＶのハイレベルでトランスファーゲートＮＴＭ１のゲート端子およびトランスファーゲートＮＴＭ３のゲート端子にそれぞれ入力されると、トランスファーゲートＮＴＭ１およびＮＴＭ３はオン状態となる。
これにより、ハイレベル２Ｖの入力データは、トランスファーゲートＮＴＭ１を通過することになるが、このとき、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ_ｔｈＮ （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけるレベルは約１Ｖあるいはそれ以下となり、このレベルがインバータＩＶＭ１の入力端子に印加される。
【００４３】
インバータＩＶＭ１の持つ回路しきい値は、一般に電源電圧Ｖ_ＤＤの約１／２か、ややそれより低いレベルに設定されるため、データ入力当初は、インバータＩＶＭ１のレベル反転機能により、その出力側のノードＮＤＭ２はほぼローレベルとなる。入力レベルが２Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の貫通電流が流れるが、この不安定なローレベルがインバータＩＶＭ２の入力端子に印加され、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は不安定ながらほぼハイレベルに保持される。
【００４４】
しかし、このとき、トランスファーゲートＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるため、ノードＮＤＭ２は、強制的に接地レベルに引き込まれ、徐々に安定した０Ｖのローレベルとなる。
この安定したローレベルがインバータＩＶＭ２の入力端子に印加されるようになり、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保持されるようになる。
すなわち、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ_ｔｈＮ や基板効果などにより約１Ｖまで降下したデータレベルが補償され、ノードＮＤＭ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００４５】
次に、クロック信号ＭＣＬＫ１がローレベルとなり、クロック信号ＳＣＬＫがハイレベルでスレイブラッチＳＬＶのトランスファーゲートＮＴＳ１およびＮＴＳ２のゲート端子に入力され、トランスファーゲートＮＴＭ１およびＮＴＭ３はオフ状態となり、トランスファーゲートＮＴＳ１およびＮＴＳ２がオン状態となる。
これにより、マスタラッチＭＳＴのノードＮＤＭ１のハイレベルが、トランスファーゲートＮＴＳ１を通過し、このときトランスファーゲートＮＴＳ１のしきい値電圧Ｖ_ｔｈＮ や基板効果などによる所定のレベル降下作用を受けてノードＮＤＳ１に現れるとともに、ノードＮＤＭ２の安定したローレベルが、トランスファーゲートＮＴＳ２を通過し、このときトランスファーゲートＮＴＳ２のしきい値電圧Ｖ_ｔｈＮ や基板効果などによる所定のレベル降下作用を受けずにノードＮＤＳ２に現れる。
スレイブラッチＳＬＶのノードＮＤＳ２に現れたローレベルは、トランスファーゲートＮＴＳ２のしきい値電圧Ｖ_ｔｈＮ や基板効果などによる所定のレベル降下作用を受けないため安定に保持される。このため、ノードＮＤＳ１もやがて安定なハイレベルに保持されるようになる。
そして、ノードＮＤＳ２の安定したローレベルは、インバータＩＶＳ３の入力端子に印加され、これにより、インバータＩＶＳ３から安定したハイレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００４６】
なお、入力データがローレベルの場合には、マスタラッチＭＳＴのトランスファーゲートＮＴＭ２はオン状態とならないが、トランスファーゲートＮＴＭ１を通過するローレベルは、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ_ｔｈＮ や基板効果などによる所定のレベル降下作用を受けずに安定に保持され、ノードＮＤＭ１に現れるため、インバータＩＶＭ１の出力側のノードＮＤＭ２も安定なハイレベルに保持されて、シフトレジスタとして安定に動作する。
マスタラッチＭＳＴからスレイブラッチＳＬＶへのデータの転送は、インバータＩＶＭ１，ＩＶＭ２により確立されるノードＮＤＭ１，ＮＤＭ２のレベルがトランスファーゲートＮＴＳ１，ＮＴＳ２を通過することにより行われる。ノードＮＤＭ１およびＮＤＭ２には、トランジスタのゲート端子のような大きな負荷の原因となる要素が接続されていないので、ノードＮＤＭ１，ＮＤＭ２のレベルの確立およびデータの転送を行うインバータＩＶＭ１，ＩＶＭ２はそれ程大きなドライブ能力を要求されない。したがって、インバータＩＶＭ１，ＩＶＭ２を構成するトランジスタのサイズを小さくできる。これはシフトレジスタのレイアウト画積の縮小化に有効である。
【００４７】
以上のように、図１の回路は、電源電圧Ｖ_ＤＤ２Ｖ下で、クロック信号ＭＣＬＫ１およびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。
また、本シフトレジスタは、通常の電源電圧レベルである５Ｖ下では、なんら問題なく安定に動作する。
【００４８】
以上説明したように、本実施例によれば、製造プロセスの負担となるＮチャネルトランスファーゲートのしきい値電圧Ｖ_ｔｈＮ などを下げる必要がなく、Ｎチャネル用の単一クロック信号のみで十分低い電圧でも動作可能なシフトレジスタを実現できる。
また、本シフトレジスタは、基本的にはマスタラッチＭＳＴ側にＮチャネルトランスファーゲートを３個使用し、従来の完全ＣＭＯＳ型の２個のゲートに対してトランジスタ数は１個増えている。
しかし、スレイブラッチＳＬＶ側は、Ｎチャネルトランスファーゲート２個を用いているため、シフトレジスタ全体として、トランジスタ数の増加は少ない。
さらに、全てのトランスファーゲートをＮチャネルトランジスタで構成しているため、ウエルのような分離層や、トランジスタ同士の分離を必要とせず、高集積化に適しているという利点がある。
加えて、図１９に示す従来の１トランジスタ・Ｎチャネルトランスファーゲートの場合、素子数は少ないが、レイアウト的には周りは配線領域となり、その配線下は何も無く、まだトランジスタを配置する余地がある。換言すれば、素子数は少ないがゆえにシリコンエリアに余裕をもっていることになる。
したがって、その余ったエリアを有効に活用できる利点もある。
【００４９】
図２１に示す完全ＣＭＯＳ型との比較においては、クロックの本数を一つのデータインに対して一本とすることによりクロックラインのラウティングによるレイアウト面積の増大とクロックドライバの回路規模の増大を防止することができる。
【００５０】
また、本回路の基本動作は、ハイレベル「１」を書き込むという動作時は、トランスファーゲートＮＴＭ２によりノードＮＤＭ２にローレベル「０」を書込み、ローレベル「０」を書き込む際は、ノードＮＤＭ１にローレベル「０」を書き込むことでレシオ回路により動作させ、ハイレベル「１」の伝搬とローレベル「０」の伝搬する回路の経路を変えることにより、低電圧化における動作を保証している。
したがって、高速動作に有利なＮチャネル主体の回路構成であるため、低電圧下での動作速度の低下も、小さなトランジスタ寸法においても最小限にできる。
【００５１】
さらに、本回路構成では、スレイブラッチＳＬＶ側には、マスタラッチＭＳＴ側のトランスファーゲートＮＴＭ２のように、ノードＮＤＳ１あるいはＮＤＳ２を接地レベルに引き込むためのゲートを設けることなく、安定な動作が得られるため、ゲート増加に伴う負荷容量の増加を防止することができ、ひいては動作速度の低下を防止できる。
【００５２】
図２〜図７は、従来の完全ＣＭＯＳ型のシフトレジスタと図１の構成のシフトレジスタを用いて、４．５Ｖ，２．７Ｖ，１．７Ｖおよび１．５Ｖの各種電源電圧Ｖ_ＤＤでシミュレーションを行った場合の、動作速度、消費電力を示しており、図２〜図４とも（ａ） は完全ＣＭＯＳ型の結果を示している。
シミュレーションを行う温度としては、８５℃、２５℃および−２５℃から適宜選択した。
また、各図中に「Ｎ」，「Ｗ」，「Ｐ」，「Ｓ」，「Ｎ」で示す各符号の意味は、「Ｎ」はＮチャネル、「Ｗ」はＷｅａｋ（弱い）、「Ｐ」はＰチャネル、「Ｓ」はＳｔｒｏｎｇ（強い）、「Ｎ」はＮｏｍｉｎａｌ（センタ）である。
たとえば「ＮＷＰＳ」は、Ｎチャネルが弱く、Ｐチャネルが強い場合を示し、本シミュレーションは、これらの５種類の組合せで行った。
【００５３】
図２は、電源電圧Ｖ_ＤＤ＝２．７Ｖでシミュレーションを行った場合のマスタラッチ側の動作速度を示している。
図２からわかるように、本発明品は従来の完全ＣＭＯＳ型とほぼ同等の速度で動作可能である。
【００５４】
図３は、同じく電源電圧Ｖ_ＤＤ＝２．７Ｖでシミュレーションを行った場合のスレイブラッチ側の動作速度を示している。
図３からわかるように、本発明品はスレイブ側においても従来の完全ＣＭＯＳ型とほぼ同等の速度で動作可能である。
【００５５】
図４は、同じく電源電圧Ｖ_ＤＤ＝２．７Ｖでシミュレーションを行った場合のある伝送時間内における消費電力を示している。
図４からわかるように、本発明品は従来の完全ＣＭＯＳ型とほぼ同等あるいはそれ以下の消費電力である。
【００５６】
また、図５は、温度８５℃、２５℃および−２５℃において、電源電圧Ｖ_ＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のマスタラッチ側の動作速度を示している。
図５の（ａ） において、「ＮＳＰＷ」で２５℃および−２５℃の部分には「＊」を記してあるが、これは、電源電圧Ｖ_ＤＤ＝１．５Ｖで温度２５℃および−２５℃では動作しなかったことを示している。
しかし、電源電圧Ｖ_ＤＤを１．５Ｖから１．７Ｖに上げれば良好な速度で動作することを確認した。
図５の（ａ） および（ｂ） からわかるように、本発明品のマスタ側は低動作電圧でも良好な速度で動作する。
また、図５の（ｃ） からわかるように、本発明品のマスタ側は通常の動作電圧でも、２ｎｓ以下という良好な速度で動作する。
【００５７】
図６は、温度８５℃、２５℃および−２５℃において、電源電圧Ｖ_ＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のスレイブラッチ側の動作速度を示している。
図６の（ａ） および（ｂ） からわかるように、本発明品のスレイブ側も低動作電圧でも良好な速度で動作する。
また、図６の（ｃ） からわかるように、本発明品のスレイブ側も通常の動作電圧でも、２ｎｓ以下という良好な速度で動作する。
【００５８】
さらに、図７は、温度８５℃、２５℃および−２５℃において、電源電圧Ｖ_ＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品の消費電力を示している。
なお、この場合、電源電圧Ｖ_ＤＤが低くなると動作速度が遅くなるため、電源電圧Ｖ_ＤＤの大きさに応じてマシンサイクルを変えてシミュレーションを行った。
図７からわかるように、本発明品は、良好な消費電力値を得ることができる。
【００５９】
以上のシミュレーションでは、電源電圧Ｖ_ＤＤ＝１．７Ｖが動作限界値であった。勿論、この領域においては、動作周波数の低下はあるが、シフトレジスタとしての機能は十分に備えている。
また、３Ｖ近傍での、図１９に示す従来のＮチャネル１トランジスタの場合と比較しても３トランジスタの本発明品の方が高速に動作し、低電圧側の十分な動作マージンを持った回路といえる。
また、レシオ回路の定数の変更や、トランジスタサイズの最適化などにより動作周波数の一層の改善の可能性をもっており、さらにＮチャネルトランジスタのしきい値電圧Ｖ_ｔｈＮ を下げれば動作可能電圧を低下させることができる。
【００６０】
【実施例２】
図８は、本発明に係るシフトレジスタの第２の実施例を示す回路図である。
本第２の実施例が上記第１の実施例と異なる点は、第１の実施例ではスレイブラッチＳＬＶからのみ出力を得るように構成していたのに対し、マスタラッチＭＳＴにおいてラッチしたデータも出力できるようにしたことにある。
そのため、マスタラッチＭＳＴのノードＮＤＭ２に対してデータ出力用のインバータＩＶＭ３の入力端子を接続し、インバータＩＶＭ３の出力端子をデータ出力端子ＤＯＵＴｍに接続した構成としている。
その他の構成は第１の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６１】
図９は、従来の完全ＣＭＯＳ型シフトレジスタ、マスタ出力を有する図８のシフトレジスタおよびマスタ出力のない図１のシフトレジスタにおいて、データイン（ＤＩＮ）４、スキャンイン（ＳＩＮ）１として構成した場合のセルサイズ並びに面積比率の比較結果を示している。
図９からわかるように、本実施例によるシフトレジスタは、完全ＣＭＯＳ型を「１」とした場合、マスタ出力を有するものでも完全ＣＭＯＳ型の７８％、マスタ出力を有しない図１のシフトレジスタに至っては約７０％の面積で済み、本発明品は、レイアウト面積の増大を防止している。
【００６２】
なお、図８の構成のシフトレジスタについても、図２〜図７を用いて説明したと同様のシミュレーションを行ったが、この場合も、実施例１の場合とほぼ同様の良好な結果を得ることができた。
【００６３】
【実施例３】
図１０は、本発明に係るシフトレジスタの第３の実施例を示す回路図である。
本第３の実施例が上記第１の実施例と異なる点は、第１の実施例ではトランスファーゲートＮＴＳ２の入力端子をマスタラッチＭＳＴのインバータＩＶＭ１の出力端子とインバータＩＶＭ２の入力端子とが接続されたノードＮＤＭ２に接続した構成であるのに対し、第３の実施例ではスレイブラッチＳＬＶのトランスファーゲートＮＴＳ２の入力端子をマスタラッチＭＳＴのノードＮＤＭ１にインバータＩＶＭ４を介して接続したことにある。
【００６４】
すなわち、本回路は、上述したようにハイレベルあるいはローレベルに安定に保持されるノードＮＤＭ１に現れる信号をスレイブラッチＳＬＶに入力させ、トランスファーゲートＮＴＳ２の入力端子には、インバータＩＶＳ４でレベル反転させた信号を入力させるように構成した点が第１の実施例の回路と異なり、その他の構成は第１の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６５】
【実施例４】
図１１は、本発明に係るシフトレジスタの第４の実施例を示す回路図である。
本第４の実施例が上記第３の実施例と異なる点は、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１の入力端子とインバータＩＶＳ４の入力端子との接続中点とマスタラッチＭＳＴのノードＮＤＭ１との間に、インバータＩＶＭ４を挿入したことにある。
その結果、スレイブラッチＳＬＶへの入力信号レベルが上記第３の実施例の場合と反転するため、出力段となるインバータＩＶＳ３およびデータ出力端子ＤＯＵＴをトランスファーゲートＮＴＳ２の出力端子に接続されたノードＮＤＳ２ではなく、トランスファーゲートＮＴＳ１の出力端子に接続されたノードＮＤＳ１に接続した構成としている。
その他の構成は第３の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６６】
【実施例５】
図１２は、本発明に係るシフトレジスタの第５の実施例を示す回路図である。
本第５の実施例が上記第１の実施例と異なる点は、第１の実施例ではトランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲート端子をデータ入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにそれぞれ接続した構成にしていたのに対し、各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲートをトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子にそれぞれ接続したことにある。
【００６７】
すなわち、本回路は、入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにハイレベルの信号が入力され、クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびスキャンクロック信号ＳＣＡＮＣＬＫ がハイレベルで各トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ並びにトランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲートに入力されたときに、各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ，ＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓがオン状態となり、ノードＮＤＭ２を接地レベルに引き込むように構成されている点が第１の実施例の回路と異なり、その他の構成は第１の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６８】
【実施例６】
図１３は、本発明に係るシフトレジスタの第６の実施例を示す回路図である。
本第６の実施例が上記第５の実施例と異なる点は、第５の実施例ではトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ並びにトランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子をそれぞれクロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびスキャンクロック信号ＳＣＡＮＣＬＫ の入力ラインに接続し、トランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲート端子をトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子にそれぞれ接続した構成にしていたのに対し、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ並びにトランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲートをクロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびスキャンクロック信号ＳＣＡＮＣＬＫ の入力ラインにそれぞれ接続し、トランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子をトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子にそれぞれ接続したことにある。
その他の構成は第５の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００６９】
【実施例７】
図１４は、本発明に係るシフトレジスタの第７の実施例を示す回路図である。
本第７の実施例が上記第６の実施例と異なる点は、トランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子をトランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子の代わりに、データ入力端子ＤＩＮ１，ＤＩＮｎおよびＳＩＮにそれぞれ接続したことにある。
その他の構成は第６の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができる。
【００７０】
【実施例８】
図１５は、本発明に係るシフトレジスタの第８の実施例を示す回路図である。
本第８の実施例が上記第４の実施例と異なる点は、マスタラッチ側のクロック信号ＭＣＬＫ１を直接トランスファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に入力させる代わりに、図示しない制御系からのコントロール信号ＣＮＴＬ１とクロック信号ＭＣＬＫ１とをナンドゲートＮＡＮＤ１に入力させてナンド条件をとり、コントロール信号ＣＮＴＬ１がアクティブのときのみインバータＩＶＭ５を介して入力させる、いわゆる条件付き入力構成としたことにある。
【００７１】
なお、図１５では、図面および説明の簡単化のためデータ入力段を１段のみ示しているが、２段目以降のクロック信号も、図１５に示す構成と同様にナンドゲートおよびインバータを介してトランスファーゲートのゲート端子に入力される。
その他の構成は第４の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
また、スレイブラッチ側のクロック信号ＳＣＬＫに対しても上述した条件付き入力構成とできることは勿論である。
【００７２】
【実施例９】
図１６は、本発明に係るシフトレジスタの第９の実施例を示す回路図である。
本第９の実施例が上記第４の実施例と異なる点は、データ入力端子ＤＩＮ１の前段に、複数のデータ、たとえば４つのデータＤ１〜Ｄ４から一のデータを選択してデータ入力端子ＤＩＮ１に入力させるデータ選択回路ＳＥＬを設けたことにある。
【００７３】
データ選択回路ＳＥＬは、アンドゲートＡＮＤ１〜ＡＮＤ４，ノアゲートＮＯＲ１，ＮＯＲ２およびナンドゲートＮＡＮＤ２により構成されている。
各データＤ１〜Ｄ４は、アンドゲートＡＮＤ１〜ＡＮＤ４の一方の入力にそれぞれ入力され、アンドゲートＡＮＤ１〜ＡＮＤ４の他方の入力には図示しない制御系からのセレクト信号ＳＬＣＴ１〜ＳＬＣＴ４がそれぞれ入力される。
セレクト信号ＳＬＣＴ１〜ＳＬＣＴ４は、２つ以上が同時にアクティブになることはない。
そして、アンドゲーＡＮＤ１およびＡＮＤ２の出力がノアゲートＮＯＲ１に入力され、アンドゲーＡＮＤ３およびＡＮＤ４の出力がノアゲートＮＯＲ２に入力される。
ノアゲートＮＯＲ１およびＮＯＲ２の出力はＮＡＮＤ２の入力にそれぞれ入力され、ナンドゲートＮＡＮＤ２の出力がデータ入力端子ＤＩＮ１に入力される。
すなわち、アクティブとなったセレクト信号ＳＬＣＴで選択されたデータＤ１〜Ｄ４のうちの一のデータのみがデータ入力端子ＤＩＮ１に入力されることになる。
【００７４】
その他の構成は第４の実施例と同様である。
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
【００７５】
【実施例１０】
図１７は、本発明に係るシフトレジスタの第１０の実施例を示す回路図である。
本第１０の実施例が上記第８の実施例と異なる点は、コントロール信号ＣＮＴＬ１とクロック信号ＭＣＬＫ１とをナンドゲートＮＡＮＤ１に入力させてナンド条件をとり、コントロール信号ＣＮＴＬ１がアクティブのときのみインバータＩＶＭ５を介して入力させる条件付き入力構成としてデータのラッチ制御をする代わりに、トランスファーゲートＮＴＭ１とデータ入力端子ＤＩＮ１との間、並びにトランスファーゲートＮＴＭ３とＮＴＭ２との間に、Ｎ−ＭＯＳトランジスタからなるコントロール用トランスファーゲートＮＴＭ４，ＮＴＭ５をそれぞれ直列に接続し、トランスファーゲートＮＴＭ１およびＮＴＭ３のゲート端子にクロック信号ＭＣＬＫ１を入力させ、トランスファーゲートＮＴＭ４およびＮＴＭ５のゲート端子にコントロール信号ＣＮＴＬ１を入力させるように構成したことにある。
その他の構成は第８の実施例を同様である。
【００７６】
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
また、第８の実施例の構成の場合には、第４の実施例の構成に加えてナンドゲートＮＡＮＤ１およびインバータＩＶＭ５を追加することで、ＰチャネルおよびＮチャネルが混在するＭＯＳトランジスタを６個増設する必要があるが、本第１０の実施例ではＮ−ＭＯＳトランジスタを２個増設するだけでよいことから、本構成はデータのラッチ制御を任意に行う場合などのレイアウト面積の縮小化に極めて有効である。
【００７７】
【実施例１１】
図１８は、本発明に係るシフトレジスタの第１１の実施例を示す回路図である。
本第１１の実施例が上記第９の実施例と異なる点は、データ入力端子ＤＩＮ１の前段にアンドゲートＡＮＤ１〜ＡＮＤ４、ノアゲートＮＯＲ１，ＮＯＲ２およびナンドゲートＮＡＮＤ２からなるデータ選択回路ＳＥＬを設ける代わりに以下のように構成したことにある。
すなわち、本第１１の実施例では、４つのデータ入力端子ＤＩＮ１〜ＤＩＮ４を並列に設けるとともに、入力端子が接地されゲート端子が各データ入力端子ＤＩＮ１〜ＤＩＮ４にそれぞれ接続されたＮ−ＭＯＳトランジスタからなるトランスファーゲートＮＴＭ２１〜ＮＴＭ２４を設け、さらに、クロック信号ＭＣＬＫ１が入力されるトランスファーゲートＮＴＭ１と各データ入力端子ＤＩＮ１〜ＤＩＮ４との間、並びにトランスファーゲートＮＴＭ３と各トランスファーゲートＮＴＭ２１〜ＮＴＭ２４との間に、それぞれＮ−ＭＯＳトランジスタからなるセレクト用トランスファーゲートＮＴＭ４１〜ＮＴＭ４４、ＮＴＭ５１ 〜ＮＴＭ５４をそれぞれ直列に接続し、トランスファーゲートＮＴＭ４１およびＮＴＭ５１のゲート端子にセレクト信号ＳＬＣＴ１を、トランスファーゲートＮＴＭ４２およびＮＴＭ５２のゲート端子にセレクト信号ＳＬＣＴ２を、トランスファーゲートＮＴＭ４３およびＮＴＭ５３のゲート端子にセレクト信号ＳＬＣＴ３を、トランスファーゲートＮＴＭ４４およびＮＴＭ５４のゲート端子にセレクト信号ＳＬＣＴ４をそれぞれ入力させるように構成している。
その他の構成は第９の実施例を同様である。
【００７８】
このような構成においても、上述した第１の実施例と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
また、第９の実施例の構成の場合には、第４の実施例の構成に加えてアンドゲートＡＮＤ１〜ＡＮＤ４、ノアゲートＮＯＲ１，ＮＯＲ２およびナンドゲートＮＡＮＤ２を追加することで、ＰチャネルおよびＮチャネルが混在するＭＯＳトランジスタを２０個増設する必要があるが、本第１１の実施例ではＮ−ＭＯＳトランジスタを１１個増設するだけでよいことから、本構成はデータのラッチ制御を任意に行う場合などのレイアウト面積の縮小化に極めて有効である。
【００７９】
なお、図１に示す第１の実施例において、トランスファーゲートＮＴＭ１，ＮＴＭ３をＰチャネルＭＯＳトランジスタで構成してもよい。この場合、その動作においては、クロック信号ＭＣＬＫ１の論理を反転とする必要がある。また、トランスファーゲートＮＴＳ１，ＮＴＳ２についても同様である。
さらには、トランスファーゲートＮＴＭ１，ＮＴＭ３に加えて、トランスファーゲートＮＴＭ２もＰチャネルＭＯＳトランジスタで構成してもよく、この場合にはトランスファーゲートＮＴＭ２のソースを接地ではなく電源電位に接続する必要がある。
また、上記第３の実施例において、トランスファーゲートＮＴＳ１の入力端子およびインバータＩＶＳ４の入力端子を、ノードＮＤＭ１ではなくノードＮＤＭ２に接続してもよい。この場合、インバータＩＶＳ３の入力端子は、ノードＮＤＳ１ではなくノードＮＤＳ２に接続される。
さらには、上記第４の実施例において、インバータＩＶＭ４の入力端子を、ノードＮＤＭ１ではなくノードＮＤＭ２に接続してもよい。この場合、インバータＩＶＳ３の入力端子は、ノードＮＤＳ２ではなくノードＮＤＳ１に接続される。
その他、本発明の技術思想に基づいて様々な変形例が考えられる。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能なシフトレジスタおよびデータ選択回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係るシフトレジスタの第１の実施例を示す回路図である。
【図２】電源電圧Ｖ_ＤＤ＝２．７Ｖでシミュレーションを行った場合のマスタラッチ側の動作速度を示す図である。
【図３】電源電圧Ｖ_ＤＤ＝２．７Ｖでシミュレーションを行った場合のスレイブラッチ側の動作速度を示す図である。
【図４】電源電圧Ｖ_ＤＤ＝２．７Ｖでシミュレーションを行った場合のある伝送時間内における消費電力を示す図である。
【図５】温度８５℃、２５℃および−２５℃において、電源電圧Ｖ_ＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のマスタラッチ側の動作速度を示す図である。
【図６】温度８５℃、２５℃および−２５℃において、電源電圧Ｖ_ＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品のスイレイブラッチ側の動作速度を示す図である。
【図７】温度８５℃、２５℃および−２５℃において、電源電圧Ｖ_ＤＤを１．５Ｖ、２．７Ｖおよび４．５Ｖに変化させてシミュレーションを行った場合の本発明品の消費電力を示す図である。
【図８】本発明に係るシフトレジスタの第２の実施例を示す回路図である。
【図９】図１および図８に示す本発明品と従来のＣＭＯＳ型回路とのセルサイズおよび面積比率の比較例を示す図である。
【図１０】本発明に係るシフトレジスタの第３の実施例を示す回路図である。
【図１１】本発明に係るシフトレジスタの第４の実施例を示す回路図である。
【図１２】本発明に係るシフトレジスタの第５の実施例を示す回路図である。
【図１３】本発明に係るシフトレジスタの第６の実施例を示す回路図である。
【図１４】本発明に係るシフトレジスタの第７の実施例を示す回路図である。
【図１５】本発明に係るシフトレジスタの第８の実施例を示す回路図である。
【図１６】本発明に係るシフトレジスタの第９の実施例を示す回路図である。
【図１７】本発明に係るシフトレジスタの第１０の実施例を示す回路図である。
【図１８】本発明に係るシフトレジスタの第１１の実施例を示す回路図である。
【図１９】電源電圧Ｖ_ＤＤ＝５．０Ｖ系で動作可能な従来のシフトレジスタの基本構成を示す回路図である。
【図２０】第１および第２のクロック信号を説明するためのタイミングチャートである。
【図２１】従来の完全ＣＭＯＳ型シフトレジスタの回路図である。
【図２２】第１および第２のクロック信号並びに反転第１および反転第２のクロック信号を説明するためのタイミングチャートである。
【符号の説明】
ＭＳＴ…マスタラッチ
ＳＬＶ…スレイブラッチ
ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ…トランスファーゲート
ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ…トランスファーゲート
ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ…トランスファーゲート
ＮＴＭ２１〜ＮＴＭ２４…トランスファーゲート
ＮＴＭ４，ＮＴＭ５…コントロール用トランスファーゲート
ＮＴＭ４１〜ＮＴＭ４４，ＮＴＭ５１〜ＮＴＭ５４…セレクト用トランスファーゲート
ＮＴＳ１…トランスファーゲート
ＮＴＳ２…トランスファーゲート
ＩＶＭ１，ＩＶＭ２，ＩＶＭ４，ＩＶＭ５，ＩＶＳ１，ＩＶＳ２，ＩＶＳ３，ＩＶＳ４…インバータ
ＮＡＮＤ１，ＮＡＮＤ２…ナンドゲート
ＡＮＤ１〜ＡＮＤ４…アンドゲート
ＮＯＲ１，ＮＯＲ２…ノアゲート
ＤＩＮ１〜ＤＩＮ４，ＤＩＮｎ，ＳＩＮ…データ入力端子
ＤＯＵＴ…データ出力端子
ＭＳＬＫ１，ＭＣＬＫｎ…クロック信号
ＳＣＬＫ…クロック信号
ＳＣＡＮＣＬＫ …スキャンクロック信号
ＣＮＴＬ１…コントロール信号
ＳＬＣＴ１〜ＳＬＣＴ４…セレクト信号[0001]
[Industrial applications]
The present invention relates to a shift register and a data selection circuit that are configured using MIS (Metal Insulation Semiconductor) transistors.
[0002]
[Prior art]
FIG. 19 shows the power supply voltage V _DD FIG. 10 is a circuit diagram showing a basic configuration of a conventional shift register operable in a system of 5.0V.
In FIG. 19, MST is a master latch, SLV is a slave latch, NTM1, NTM1n, NTMs and NTS1 are threshold voltages V _thN Is a transfer gate composed of an N-channel MOS transistor of about 1 V, IVM1, IVM2, IVM3, IVS1, IVS2 and IVS3 indicate inverters, DIN1, DINn and SIN indicate data input terminals, and DOUT indicates a data output terminal.
[0003]
Master latch MST includes transfer gates NTM1, NTM1n, NTMs, and inverters IVM1, IVM2, and IVM3.
Specifically, the input terminals of the transfer gates NTM1, NTM1n, and NTMs are connected to the data input terminals DIN1, DINn, and SIN, respectively, and the output terminals of the transfer gates NTM1, NTM1n, and NTMs are the input terminal of the inverter IVM1 and It is connected to the output terminal of the inverter IVM2.
The output terminal of the inverter IVM1 is connected to the input terminals of the inverters IVM2 and IVM3, and the output terminal of the inverter IVM2 is connected to the input terminal of the inverter IVM1.
That is, the inverters IVM1 and IVM2 are connected in parallel between the output terminals of the transfer gates NTM1, NTM1n and NTMs and the input terminal of the inverter IVM3, with the input / output terminals being inverted.
The inverter IVM2 is configured by a high-resistance inverter for preventing a through current, stabilizing a circuit, and the like.
[0004]
Slave latch SLV includes transfer gate NTS1, inverters IVS1, IVS2 and IVS3.
Specifically, the input terminal of the transfer gate NTS1 is connected to the output terminal of the inverter IVM3 of the master latch MST, and the output terminal is connected to the input terminal of the inverter IVS1 and the output terminal of the inverter IVS2.
The output terminal of the inverter IVS1 is connected to the input terminals of the inverters IVS2 and IVS3, and the output terminal of the inverter IVS2 is connected to the input terminal of the inverter IVS1.
That is, the inverters IVS1 and IVS2 are connected in parallel between the output terminal of the transfer gate NTS1 and the input terminal of the inverter IVS3, with the input and output terminals reversed.
The inverter IVS2 is formed of a high-resistance type inverter for preventing a through current and stabilizing a circuit.
[0005]
Further, each gate terminal of each of the transfer gates NTM1, NTM1n, NTMs and NTS1 is connected to a control system via a signal line (not shown), and a predetermined level, such as a 5V clock signal, whose timing is controlled by the control system. Are respectively input.
Specifically, clock signal MCLK1 is input to the gate terminal of transfer gate NTM1, and clock signal MCLKn is input to the gate terminal of transfer gate NTM1n. These first clock signals (1, n) do not go high at the same time.
A scan clock signal SCANCLK for device test is input to the gate terminal of the transfer gate NTMs.
On the other hand, a clock signal SCLK having a phase different from that of clock signal MCLK (1, n) is input to the gate terminal of transfer gate NTS1.
[0006]
FIG. 20 is a timing chart showing the relationship between clock signal MCLK (1, n) and clock signal SCLK.
As shown in FIG. 20, the clock signal MCLK and the clock signal SCLK are out of phase by 180 °, and a so-called isolation period IT is provided in which both signals have a low level in order to prevent clock skew. I have.
Therefore, when transfer gate NTM1 or NTM1n of master latch MST is on, transfer gate NTS1 of slave latch SLV holds the off state, and when transfer gate NTS1 of slave latch SLV is on, the transfer gate NTS1 of master latch MST is on. Input of a clock signal is controlled so that transfer gate NTM1 or NTMn keeps the off state.
[0007]
The scan transfer gate NTMs is provided for device testing, and the scan clock signal SCANCLK input to the gate terminal of the transfer gate NTMs is input at the same timing as the clock signal MCLK. You.
That is, during the device test, when the transfer gate for scanning NTMs is on, the transfer gate NTS1 of the slave latch SLV holds the off state, and when the transfer gate NTS1 of the slave latch SLV is on, the scan The input of the clock signal is controlled so that the transfer gate NTMs for use keeps the off state.
[0008]
Here, the operation when the high-level “1” data of 5 V is input to the input terminal DIN1 in the configuration of FIG. 19 will be described.
When 5V high-level "1" data is input to the input terminal DIN1, and the clock signal MCLK1 is input to the gate terminal of the transfer gate NTM1 at a high level of 5V, the transfer gate NTM1 is turned on.
As a result, the input data of high level 5V passes through the transfer gate NTM1, and at this time, the threshold voltage V _thN (About 1 V) or the substrate effect, the level at the node ND1 on the output terminal side of the transfer gate NTM1 becomes about 3.5 V, and this level is applied to the input terminal of the inverter IVM1.
[0009]
The circuit threshold of the inverter IVM1 is generally equal to the power supply voltage V _DD Is set to about 1/2 or slightly lower than the output level, the output side of the inverter IVM1 becomes low level by the level inversion function of the inverter IVM1. At this time, since the input level is 3.5 V, which is lower than 5 V, some through current flows.
The low level output from the inverter IVM1 is applied to the input terminals of the inverters IVM2 and IVM3.
[0010]
As described above, the inverter IVM2 is formed of a high-resistance type inverter, and its output when receiving a low level becomes approximately 5 V, and the high level of 5 V is applied to the input terminal of the inverter IVM1. .
That is, the threshold voltage V of the transfer gate NTM1 _thN The data level dropped to about 3.5 V is compensated for due to the substrate effect and the substrate effect, the flow of the through current is suppressed, and the high level is stably maintained.
[0011]
Next, when the clock signal MCLK1 goes low and the clock signal SCLK goes high and is input to the gate terminal of the transfer gate NTS1 of the slave latch SLV, the transfer gate NTM1 turns off and the transfer gate NTS1 turns on. .
As a result, the high level output of the inverter IVM3 of the master latch MST passes through the transfer gate NTS1, but at this time, as in the case of the master latch MST, the threshold voltage V of the transfer gate NTS1 is set. _thN The level at the node ND2 on the output terminal side of the transfer gate NTS1 becomes about 3.5 V due to the substrate effect and the like, and this level is applied to the input terminal of the inverter IVS1.
[0012]
The circuit threshold of the inverter IVS1 is, as described above, the power supply voltage V _DD Is set to about 1/2 or a level slightly lower than the above, the output side of the inverter IVS1 becomes low level by the level inversion function of the inverter IVS1. At this time, since the input level is 3.5 V, which is lower than 5 V, some through current flows.
The low level output from the inverter IVS1 is applied to the input terminals of the inverters IVS2 and IVS3.
[0013]
As described above, the inverter IVS2 is constituted by a high-resistance type inverter, and its output which receives a low level becomes approximately 5 V, and the high level of 5 V is applied to the input terminal of the inverter IVS1. .
That is, the threshold voltage V of the transfer gate NTS1 is _thN The data level dropped to about 3.5 V is compensated for due to the substrate effect and the substrate effect, and the flow of the through current is suppressed, so that the level is stably maintained.
As a result, a stable high-level output is obtained from the inverter IVS3 and output from the data output terminal DOUT.
[0014]
As described above, the circuit of FIG. _DD At 5 V, the circuit operates stably as a shift register that sequentially shifts data by the clock signal MCLK and the clock signal SCLK.
[0015]
[Problems to be solved by the invention]
However, in recent years, the power supply voltage V _DD The lower limit is 3.0 V or 2.7 V, and depending on the application, there is a demand for operation assurance at a lower voltage.
These power supply voltages V _DD Lowering not only causes a significant decrease in the operating speed of the IC, but also in these shift registers and other circuits, when a high level is propagated through the N-channel transfer gate, the threshold voltage V _thN However, there is a problem that a sufficiently high-level propagation cannot be performed due to the substrate effect or the substrate effect, resulting in an operation failure.
[0016]
This means that the level after propagation through the transfer gate is about (V _DD -V _thN ) At low power supply voltage, the propagation level is the power supply voltage V _DD Lower due to the decrease in
The circuit threshold of the inverter receiving this level has a power supply voltage V under a realistic beta ratio in design. _DD Is set to about 1/2 or slightly lower than the threshold voltage V. In order to transmit a sufficient level higher than this circuit threshold to the node after propagating through the transfer gate, _thN It is necessary to lower the gate voltage or increase the gate voltage.
[0017]
In order to solve this problem, during the manufacturing process, for example, by lowering the P concentration of the N channel, the threshold voltage V _thN There is a proposal to change the process to lower the problem and to solve it.
However, the gate length of recent VLSI transistors has reached the submicron region, and the threshold voltage V _thN If the threshold voltage is too low, sufficient punch-through withstand voltage cannot be secured, and even if the transistor is in the off state, current will flow due to the spread of the depletion layer from the drain. It is necessary to solve various problems during mass production.
In addition, managing and improving the yield loss due to these factors is a load on the process. _{thX (= N, P)} Is reduced to a realistic value, the power supply voltage V _DD = 2.7 V is a very strict requirement in consideration of the margin for manufacturing variations.
In addition, the situation will be more severe if shrinkage to 0.65 μm / 0.5 μm is taken into account in the future.
[0018]
Therefore, conventionally, the power supply voltage V _DD = 2.7 V or less, all of the N-channel transfer gates NTM1, NTM1n, NTMs and NTS1 in FIG. 19 as shown in FIG. There is generally known a so-called complete CMOS type shift register having a configuration in which transfer gates CTM1, CTM1n, CTMs and CTS1 made of MOS (CMOS: Complementary MOS) are replaced.
[0019]
In this complete CMOS type shift register, clock signals MCLK1, MCLKn and SCANCLK are input to respective gate terminals of N-MOS transistors N1, Nn and Ns constituting CMOS transfer gates CTM1, CTM1n and CTMs of master latch MST. Inverted clock signals XMCLK1, XMCLKn and XSCANCLK obtained by inverting clock signals MCLK1, MCLKn and SCANCLK are input to the respective gate terminals of P-MOS transistors P1, Pn and Ps constituting CMOS transfer gates CTM1, CTM1n and CTMs. Thus, the transfer gates CTM1, CTM1n and CTMs are turned on / off.
Similarly, the clock signal SCLK is input to the gate terminal of the N-MOS transistor NS forming the CMOS transfer gate CTS1 of the slave latch SLV, and the clock signal is input to the gate terminal of the P-MOS transistor PS forming the CMOS transfer gate CTS1. The transfer gate CTS1 is turned on / off by inputting an inverted clock signal XSCLK obtained by inverting the signal SCLK.
[0020]
FIG. 22 shows the timing relationship between the clock signal MCLK and the inverted clock signal XMCLK, the timing relationship between the clock signal SCLK and the inverted clock signal XSCLK, and the timing relationship between the clock signals.
As shown in FIG. 22, the clock signal MCLK and the clock signal SCLK, or the inverted clock signal XMCLK and the inverted clock signal XSCLK are 180 ° out of phase, and both signals are low level to prevent clock skew. A so-called isolation period IT is provided.
[0021]
The complete CMOS type shift register having such a configuration has a power supply voltage V _DD Even under = 2.7V, it operates stably as a shift register that sequentially shifts data by the clock signal MCLK and the clock signal SCLK.
[0022]
However, the complete CMOS type shift register includes the N-MOS transistors N1, Nn, Ns and NS constituting the CMOS transfer gates CTM1, CTM1n, CTMs and CTS1, and the P-MOS transistors N1, Nn, Ns and NS, respectively. A clock signal needs to be provided, and as the number of data inputs increases, twice as many clocks are required.
As a result, the layout area increases due to the wiring, and the transfer gates of the P-channel and N-channel have different polarities, so that it is necessary to secure isolation by wells and to maintain a constant spacing for each transistor. Will be invited.
Also, due to the increase in the speed of the IC, attention must be paid to clock skew of the P-channel and the N-channel, and the number of timing circuits for preventing clock skew must be increased, which leads to an increase in area, and a buffer for a P-channel drive is required. This leads to an increase in the layout area, and in a data path or the like, the operation is performed by selecting from a large number of data inputs. Therefore, the circuit scale of the clock driver increases, and in such a circuit state, the layout area significantly increases.
[0023]
The present invention has been made in view of such circumstances, and an object thereof is to stably operate not only under a normal power supply voltage but also under a low power supply voltage without increasing a layout area and complicating a circuit. An object is to provide an operable shift register and a data selection circuit.
[0024]
[Means for Solving the Problems]
In order to achieve the above object, a shift register according to the present invention comprises a first and a second inverter connected in opposite directions to each other, and an input terminal connected to a first clock signal applied to a gate terminal. A first transfer gate for conducting an input of the first inverter, third and fourth inverters connected in opposite directions to each other, and a second node in response to a second clock signal applied to the gate terminal. A fifth transfer gate for conducting the input of the fourth inverter; and one of the gate terminals of the second and third transfer gates being connected to the input terminal or the first transfer gate. The other gate terminal is connected to the gate terminal of the first transfer gate, and the first node is connected to the first node. First signal of the same logic as the output of the second inverter is applied to the second node the first signal and the second signal logic is reversed is applied.
[0025]
In addition, the data selection circuit of the present invention comprises: a first and a second transfer gate connected in series for conducting a data input terminal and a first output terminal in response to a signal applied to the gate terminal; And third, fourth, and fifth transfer gates connected in series for conducting the ground and the second output terminal in accordance with a signal applied to the first and second transfer gates. A clock signal is applied to one of the gate terminals and one of the gate terminals of the third, fourth and fifth transfer gates, and the first and second gate terminals are applied. The other one of the gate terminals of the transfer gates and the other one of the gate terminals of the third, fourth and fifth transfer gates. A control signal is applied to the terminal, and one of the gate terminals of the third, fourth, and fifth transfer gates is connected to the data input terminal or the output of the first or second transfer gate. It is connected.
[0026]
[Action]
The operation of the present invention will be described on the assumption that the first, second, third, fourth and fifth transfer gates are all N-channel MOS transistors in the shift register of the present invention.
When the first clock signal goes high, the first transfer gate and one of the third and second transfer gates are turned on, and the high level "1" or the low level "0" input to the input terminal is input. Input data passes through the first transfer gate.
When the input data is at a high level, the signal level on the input side of the first inverter is equal to the threshold voltage V of the first transfer gate. _thN The signal level is lower than the signal level at the input terminal due to the level drop effect due to the noise and the substrate effect. The threshold voltage of the inverter is generally equal to the power supply voltage V _DD Is set to a value that is about の or slightly lower than the threshold voltage of the first inverter, so that when the signal level on the input side of the first inverter is lower than the threshold voltage of the first inverter, The logic cannot be completely inverted, and the output of the first inverter becomes unstable. When the output of the first inverter becomes unstable, the logic of the second inverter cannot be completely inverted, and the output of the second inverter also becomes unstable. Then, a problem occurs in which a high-level signal cannot be held and a through current flows through the first and second inverters.
[0027]
However, in the present invention, since the second or third transfer gate whose threshold voltage is lower than that of the inverter is turned on by the high-level input data, the input side of the second inverter is connected to the second and third transfer gates. 3 is connected to ground via the transfer gate, and is at a stable low level. As a result, the second inverter and thus the first inverter are completely inverted, and the output of the first inverter is at a stable low level, and the output of the second inverter is at a stable high level. become. This logical state is stably held even when the first clock signal goes low and the first transfer gate and the third or second transfer gate are turned off.
[0028]
Next, for example, a first signal having the same level (high level) as the output side of the second inverter is applied to the first node, and the same level (low level) as the output side of the first inverter is applied to the second node. When the second clock signal goes high while the second signal (level) is applied, the fourth and fifth transfer gates are turned on. Then, the input side of the third inverter goes high and the input side of the fourth inverter goes low. At this time, the input side of the third inverter is at a lower level than the first node due to the level drop effect such as the threshold voltage of the fourth transfer gate and the body effect. If this level is lower than the threshold voltage of the third inverter, the third inverter cannot completely invert the logic, and its output level becomes unstable.
[0029]
However, since the low level passing through the fifth transfer gate is not affected by a level drop effect such as the threshold voltage of the fifth transfer gate or the body effect, the input side of the fourth inverter has a stable low level. Become. Due to this stable low level, the fourth inverter and the third inverter are completely logically inverted, the output side of the third inverter becomes a stable low level, and the output side of the fourth inverter becomes a stable high level. Level. This logic state is stably held even when the second clock signal goes low and the fourth and fifth transfer gates are turned off.
As a result, a high-level or low-level stable output can be obtained from the shift register of the present invention.
[0030]
Note that when the input data is at a low level, the second or third transfer gate is not turned on, but the low level passing through the first transfer gate depends on the threshold voltage of the first transfer gate and the substrate. Since it is not affected by a predetermined level drop effect due to an effect or the like, it is held stably and appears as a stable low level at the input side of the first inverter. Therefore, the first inverter and the second inverter are completely logically inverted, and operate stably as a shift register.
[0031]
Also, according to the data selection circuit of the present invention, the control signal controls the propagation of the input data to the first output terminal.
That is, when the clock signal is applied to the gate terminal of the predetermined transfer gate and the control signal is applied to the gate terminal of the predetermined transfer gate, the input data is propagated to the first output terminal.
At this time, the second output terminal is pulled to the ground level.
[0032]
Embodiment 1
FIG. 1 is a circuit diagram showing a first embodiment of a shift register according to the present invention constituted by using three N-channel transfer gates and an inverter. The same components as those in FIG. 19 showing a conventional example are the same. It is represented by a sign.
[0033]
That is, MST is a master latch, SLV is a slave latch, NTM1, NTM1n, NTM1s, NTM2, NTM2n, NTM2s, NTM3, NTM3n, NTM3s, NTS1 and NTS2 are threshold voltages V _thN Are transfer gates composed of N-channel MOS transistors of about 1 V, IVM1, IVM2, IVS1, IVS2 and IVS3 are inverters, DIN1, DINn and SIN are data input terminals, DOUT is a data output terminal, MCLK1 and MCLKn are clock signals, and SCLK is The clock signal SCANCLK indicates a scan clock signal.
[0034]
Master latch MST includes transfer gates NTM1, NTM1n, NTM2, NTM2n, NTM3, NTM3n, NTM1s, NTM2s and NTM3s, and inverters IVM1 and IVM2.
[0035]
Specifically, the input terminal of the transfer gate NTM1 and the gate terminal of the transfer gate NTM2 are connected to the data input terminal DIN1. The input terminal of the transfer gate NTM2 is grounded, and the output terminal is connected to the input terminal of the transfer gate NTM3.
Further, between the output terminal of the transfer gate NTM1 and the output terminal of the transfer gate NTM3, inverters IVM1 and IVM2 are connected in parallel with the input / output terminals being opposite to each other.
Note that the inverter IVM2 does not need to be a high-resistance type inverter unlike the conventional configuration, but it is preferable to configure the inverter IVM2 with a small transistor such as an SRAM in consideration of low power consumption.
[0036]
Similarly, the input terminal of the transfer gate NTM1n and the gate terminal of the transfer gate NTM2n are connected to the data input terminal DINn. The input terminal of the transfer gate NTM2n is grounded, and the output terminal is connected to the input terminal of the transfer gate NTM3n.
Further, between the output terminal of the transfer gate NTM1n and the output terminal of the transfer gate NTM3n, inverters IVM1 and IVM2 are connected in parallel with the input / output terminals being opposite to each other.
[0037]
Further, the input terminal of the transfer gate NTM1s and the gate terminal of the transfer gate NTM2s are connected to the data input terminal SIN. The input terminal of the transfer gate NTM2s is grounded, and the output terminal is connected to the input terminal of the transfer gate NTM3s.
Further, between the output terminal of the transfer gate NTM1s and the output terminal of the transfer gate NTM3s, inverters IVM1 and IVM2 are connected in parallel with the input / output terminals being opposite to each other.
[0038]
Slave latch SLV includes transfer gates NTS1 and NTS2, and inverters IVS1, IVS2 and IVS3.
Specifically, the input terminal of transfer gate NTS1 is connected to the output terminals of transfer gates NTM1, NTM1n and NTM1s of master latch MST, and the input terminal of transfer gate NTS2 is the output terminal of transfer gates NTM3, NTM3n and NTM3s of master latch MST. It is connected to the.
Further, between the output terminal of the transfer gate NTS1 and the output terminal of the transfer gate NTS2, inverters IVS1 and IVS2 are connected in parallel with the input / output terminals being opposite to each other.
Further, an input terminal of the inverter IVS3 is connected to a connection point between the output terminal of the inverter IVS1 and the input terminal of the inverter IVS2, and an output terminal of the inverter IVS3 is connected to the data output terminal DOUT.
Note that the inverter IVS2 does not need to be a high-resistance type inverter unlike the conventional configuration, but is desirably formed of a small transistor such as an SRAM in consideration of low power consumption as described above.
[0039]
The gate terminals of the transistors NTM1, NTM1n, NTM1s, NTM3, NTM3n, NTM3s of the master latch MST and the gate terminals of the transfer gates NTS1, NTS2 of the slave latch SLV are connected to a control system via signal lines (not shown). Clock signals of predetermined levels, such as 5 V and 2.7 V, 2 V, and 1.7 V, whose timings are controlled by this control system, are further input.
[0040]
Specifically, in master latch MST, clock signal MCLK1 is input to the gate of transfer gate NTM1 and the gate terminal of transfer gate NTM3.
Similarly, a clock signal MCLKn is input to a gate terminal of transfer gate NTM1n and a gate terminal of transfer gate NTM3n.
A scan clock signal SCANCLK for device test is input to the gate terminal of the transfer gate NTM1s and the gate terminal of the transfer gate NTM3s.
[0041]
Further, in slave latch SLV, clock signal MCLK (1, n) and clock signal SCLK which is 180 ° out of phase with scan clock signal SCANCLK are input to the gate terminal of transfer gate NTS1 and the gate terminal of transfer gate NTS2. You.
Therefore, when transfer gates NTM1, NTM3, NTM1n, NTM3n or NTM1s, NTM3s of master latch MST are in the on state, transfer gates NTS1, NTS2 of slave latch SLV hold the off state, and transfer gates NTS1, NTS1 of slave latch SLV. When NTS2 is in the ON state, the input of the clock signal is controlled so that transfer gates NTM1, NTM3, NTM1n, NTM3n or NTM1s, NTM3s of master latch MST maintain the OFF state.
[0042]
Next, the operation of the above configuration will be described by taking as an example a case where high-level "1" data is input to the input terminal DIN1 at, for example, 2V.
The 2V high-level "1" data input to the input terminal DIN1 is input to the input terminal of the transfer gate NTM1 and the gate terminal of the transfer gate NTM2, and the transfer gate NTM2 is turned on.
At this time, when the clock signal MCLK1 is input to the gate terminal of the transfer gate NTM1 and the gate terminal of the transfer gate NTM3 at a high level of 2V, the transfer gates NTM1 and NTM3 are turned on.
As a result, the input data of the high level 2V passes through the transfer gate NTM1, but at this time, the threshold voltage V _thN (About 1 V) or the substrate effect, the level at the node NDM1 on the output terminal side of the transfer gate NTM1 becomes about 1 V or less, and this level is applied to the input terminal of the inverter IVM1.
[0043]
The circuit threshold of the inverter IVM1 is generally equal to the power supply voltage V _DD Is set to about 1/2 or slightly lower than the above, and at the beginning of data input, the node NDM2 on the output side of the inverter IVM1 becomes almost low level due to the level inversion function of the inverter IVM1. Since the input level is 1 V or less, which is lower than 2 V, some through current flows. However, this unstable low level is applied to the input terminal of the inverter IVM2, and the output side of the inverter IVM2, that is, the node NDM1 is not connected. It is kept at almost high level while stable.
[0044]
However, at this time, since transfer gates NTM2 and NTM3 are in the ON state as described above, node NDM2 is forcibly pulled to the ground level, and gradually becomes a low level of 0V.
This stable low level is applied to the input terminal of the inverter IVM2, and the output side of the inverter IVM2, that is, the node NDM1, is maintained at a stable high level of approximately 2V.
That is, the threshold voltage V of the transfer gate NTM1 _thN The data level dropped to about 1 V is compensated for due to the substrate effect and the substrate effect, and the nodes NDM1 and NDM2 are stably held at the high level and the low level, respectively.
[0045]
Next, the clock signal MCLK1 goes low, the clock signal SCLK goes high and is input to the gate terminals of the transfer gates NTS1 and NTS2 of the slave latch SLV, the transfer gates NTM1 and NTM3 are turned off, and the transfer gates NTS1 and NTS2 are turned off. It turns on.
As a result, the high level of the node NDM1 of the master latch MST passes through the transfer gate NTS1, and at this time, the threshold voltage V _thN Appears at the node NDS1 due to a predetermined level lowering effect due to the voltage and the substrate effect, and the stable low level of the node NDM2 passes through the transfer gate NTS2, and at this time, the threshold voltage V of the transfer gate NTS2 _thN And appears at the node NDS2 without being subjected to a predetermined level lowering effect due to the substrate effect or the substrate effect.
The low level appearing at the node NDS2 of the slave latch SLV indicates the threshold voltage V of the transfer gate NTS2. _thN It is stably maintained because it does not receive a predetermined level lowering effect due to the substrate effect or the substrate effect. For this reason, the node NDS1 is eventually held at a stable high level.
Then, the stable low level of the node NDS2 is applied to the input terminal of the inverter IVS3, whereby a stable high level output is obtained from the inverter IVS3 and output from the data output terminal DOUT.
[0046]
When the input data is at a low level, the transfer gate NTM2 of the master latch MST is not turned on, but the low level passing through the transfer gate NTM1 changes the threshold voltage V of the transfer gate NTM1. _thN Is held stably without being subjected to a predetermined level lowering effect due to, for example, the substrate effect, and appears at the node NDM1, so that the node NDM2 on the output side of the inverter IVM1 is also held at a stable high level and operates stably as a shift register. .
Data transfer from master latch MST to slave latch SLV is performed when the levels of nodes NDM1 and NDM2 established by inverters IVM1 and IVM2 pass through transfer gates NTS1 and NTS2. Since elements that cause a large load such as the gate terminals of the transistors are not connected to the nodes NDM1 and NDM2, the inverters IVM1 and IVM2 that establish the levels of the nodes NDM1 and NDM2 and transfer the data are not so large. No ability is required. Therefore, the size of the transistors constituting inverters IVM1 and IVM2 can be reduced. This is effective for reducing the layout area of the shift register.
[0047]
As described above, the circuit of FIG. _DD At 2 V, the circuit operates stably as a shift register that sequentially shifts data by the clock signal MCLK1 and the clock signal SCLK.
Further, this shift register operates stably without any problem under the normal power supply voltage level of 5V.
[0048]
As described above, according to the present embodiment, the threshold voltage V of the N-channel transfer gate, which imposes a burden on the manufacturing process, _thN It is not necessary to reduce the number of components, and a shift register that can operate at a sufficiently low voltage with only a single clock signal for N channels can be realized.
Further, this shift register basically uses three N-channel transfer gates on the master latch MST side, and the number of transistors is increased by one with respect to two conventional full CMOS gates.
However, since the slave latch SLV uses two N-channel transfer gates, the increase in the number of transistors in the shift register as a whole is small.
Furthermore, since all the transfer gates are formed of N-channel transistors, there is no need for a separation layer such as a well or separation between transistors, which is advantageous in that it is suitable for high integration.
In addition, in the case of the conventional one-transistor N-channel transfer gate shown in FIG. 19, although the number of elements is small, the layout is a wiring area around the wiring, there is nothing below the wiring, and there is still room for placing a transistor. is there. In other words, since the number of elements is small, there is room in the silicon area.
Therefore, there is an advantage that the surplus area can be effectively used.
[0049]
In comparison with the complete CMOS type shown in FIG. 21, the number of clocks is set to one for one data-in, thereby preventing an increase in layout area due to clock line routing and an increase in circuit scale of the clock driver. can do.
[0050]
In addition, the basic operation of this circuit is to write a low level “0” to the node NDM2 by the transfer gate NTM2 when writing a high level “1”, and to write a low level to the node NDM1 when writing a low level “0”. By operating the ratio circuit by writing the level “0”, the operation at a low voltage is guaranteed by changing the path of the circuit that propagates the high level “1” and the low level “0”.
Therefore, the N-channel circuit configuration is advantageous for high-speed operation, so that a decrease in operating speed under a low voltage can be minimized even with a small transistor size.
[0051]
Further, in this circuit configuration, a stable operation can be obtained on the slave latch SLV side without providing a gate for pulling the node NDS1 or NDS2 to the ground level like the transfer gate NTM2 on the master latch MST side. It is possible to prevent an increase in load capacitance due to an increase in the number of gates, and to prevent a decrease in operation speed.
[0052]
2 to 7 show various power supply voltages V of 4.5 V, 2.7 V, 1.7 V and 1.5 V using a conventional complete CMOS type shift register and the shift register having the configuration of FIG. _DD 2 shows the operation speed and the power consumption when the simulation is performed, and FIG. 2A to FIG. 4A show the result of the complete CMOS type.
The temperature for performing the simulation was appropriately selected from 85 ° C., 25 ° C., and −25 ° C.
Further, in each figure, the meanings of the symbols denoted by “N”, “W”, “P”, “S”, and “N” are “N” for N channels, “W” for Weak (weak), “ “P” is a P channel, “S” is Strong (strong), and “N” is Nominal (center).
For example, “NWPS” indicates a case where the N channel is weak and the P channel is strong, and the simulation was performed with these five types of combinations.
[0053]
FIG. 2 shows the power supply voltage V _DD = Operating speed on the master latch side when a simulation is performed at 2.7V.
As can be seen from FIG. 2, the product of the present invention can operate at almost the same speed as the conventional full CMOS type.
[0054]
FIG. 3 shows the power supply voltage V _DD = Operating voltage on the slave latch side when a simulation is performed at 2.7V.
As can be seen from FIG. 3, the product of the present invention can operate on the slave side at almost the same speed as the conventional full CMOS type.
[0055]
FIG. 4 shows the power supply voltage V _DD = Power consumption within a certain transmission time when a simulation is performed at 2.7V.
As can be seen from FIG. 4, the power consumption of the product of the present invention is substantially equal to or lower than that of the conventional complete CMOS type.
[0056]
FIG. 5 shows that the power supply voltage V at temperatures of 85 ° C., 25 ° C., and −25 ° C. _DD The operating speed on the master latch side of the product of the present invention when a simulation is performed while changing the voltage to 1.5 V, 2.7 V and 4.5 V is shown.
In FIG. 5A, “*” is written in the “25 ° C.” and “−25 ° C.” parts of “NSPW”. _DD = 1.5 V and did not operate at the temperature of 25 ° C. and −25 ° C.
However, the power supply voltage V _DD It was confirmed that if the voltage was increased from 1.5 V to 1.7 V, the device operated at a good speed.
As can be seen from FIGS. 5A and 5B, the master side of the present invention operates at a good speed even at a low operating voltage.
Also, as can be seen from FIG. 5C, the master side of the product of the present invention operates at a favorable speed of 2 ns or less even at a normal operating voltage.
[0057]
FIG. 6 shows the power supply voltage V at 85 ° C., 25 ° C. and −25 ° C. _DD Are changed to 1.5V, 2.7V and 4.5V, and the operating speed on the slave latch side of the product of the present invention is shown.
As can be seen from FIGS. 6A and 6B, the slave side of the product of the present invention operates at a good speed even at a low operating voltage.
Also, as can be seen from FIG. 6C, the slave side of the product of the present invention also operates at a favorable speed of 2 ns or less even at a normal operating voltage.
[0058]
Further, FIG. 7 shows that the power supply voltage V at 85 ° C., 25 ° C., and −25 ° C. _DD Are changed to 1.5 V, 2.7 V, and 4.5 V, and the power consumption of the product of the present invention when a simulation is performed is shown.
In this case, the power supply voltage V _DD When the power supply voltage V _DD The simulation was performed by changing the machine cycle in accordance with the size of.
As can be seen from FIG. 7, the product of the present invention can obtain a good power consumption value.
[0059]
In the above simulation, the power supply voltage V _DD = 1.7V was the operation limit value. Of course, in this region, although the operating frequency is reduced, the function as the shift register is sufficiently provided.
Also, the circuit of the present invention having three transistors operates at a higher speed and has a sufficient operating margin on the low voltage side as compared with the conventional N-channel one transistor shown in FIG. It can be said that.
Further, there is a possibility that the operating frequency can be further improved by changing the constant of the ratio circuit, optimizing the transistor size, and the like. _thN Lowering the operable voltage can be reduced.
[0060]
Embodiment 2
FIG. 8 is a circuit diagram showing a second embodiment of the shift register according to the present invention.
The difference between the second embodiment and the first embodiment is that, in the first embodiment, the output is obtained only from the slave latch SLV, but the data latched in the master latch MST is also output. It was made possible.
Therefore, the input terminal of the data output inverter IVM3 is connected to the node NDM2 of the master latch MST, and the output terminal of the inverter IVM3 is connected to the data output terminal DOUTm.
Other configurations are the same as those of the first embodiment.
Even in such a configuration, the same effect as in the first embodiment can be obtained.
[0061]
FIG. 9 shows a conventional complete CMOS type shift register, a shift register of FIG. 8 having a master output, and a shift register of FIG. 1 having no master output, configured as data-in (DIN) 4 and scan-in (SIN) 1. 3 shows the results of comparison of cell size and area ratio.
As can be seen from FIG. 9, when the shift register according to the present embodiment is set to “1”, even if it has a master output, it is 78% of the shift register of FIG. In the end, the area is about 70%, and the product of the present invention prevents the layout area from increasing.
[0062]
The same simulation as that described with reference to FIGS. 2 to 7 was performed for the shift register having the configuration of FIG. 8. In this case, almost the same good results as in the first embodiment are obtained. Was completed.
[0063]
Embodiment 3
FIG. 10 is a circuit diagram showing a third embodiment of the shift register according to the present invention.
The difference between the third embodiment and the first embodiment is that in the first embodiment, the input terminal of the transfer gate NTS2 is connected to the output terminal of the inverter IVM1 of the master latch MST and the input terminal of the inverter IVM2. In contrast to the configuration connected to the node NDM2, in the third embodiment, the input terminal of the transfer gate NTS2 of the slave latch SLV is connected to the node NDM1 of the master latch MST via the inverter IVM4.
[0064]
That is, in this circuit, the signal appearing at the node NDM1 stably held at the high level or the low level as described above is input to the slave latch SLV, and the input terminal of the transfer gate NTS2 is inverted in level by the inverter IVS4. The circuit is different from the circuit of the first embodiment in that it is configured to input signals, and the other configuration is the same as that of the first embodiment.
Even in such a configuration, the same effect as in the first embodiment can be obtained.
[0065]
Embodiment 4
FIG. 11 is a circuit diagram showing a fourth embodiment of the shift register according to the present invention.
The fourth embodiment is different from the third embodiment in that a point between a connection point between the input terminal of the transfer gate NTS1 of the slave latch SLV and the input terminal of the inverter IVS4 and a node NDM1 of the master latch MST are provided. That is, the inverter IVM4 is inserted.
As a result, since the input signal level to the slave latch SLV is inverted from that of the third embodiment, the inverter IVS3 as the output stage and the data output terminal DOUT are connected at the node NDS2 connected to the output terminal of the transfer gate NTS2. Instead, it is configured to be connected to the node NDS1 connected to the output terminal of the transfer gate NTS1.
Other configurations are the same as those of the third embodiment.
Even in such a configuration, the same effect as in the first embodiment can be obtained.
[0066]
Embodiment 5
FIG. 12 is a circuit diagram showing a fifth embodiment of the shift register according to the present invention.
The fifth embodiment differs from the first embodiment in that the first embodiment has a configuration in which the gate terminals of the transfer gates NTM2, NTM2n and NTM2s are connected to the data input terminals DIN1, DINn and SIN, respectively. In contrast, the gates of the transfer gates NTM2, NTM2n and NTM2s are connected to the output terminals of the transfer gates NTM1, NTM1n and NTM1s, respectively.
[0067]
That is, in this circuit, a high-level signal is input to the input terminals DIN1, DINn and SIN, the clock signals MCLK1 and MCLKn and the scan clock signal SCANCLK are at a high level, and the transfer gates NTM1, NTM1n and NTM1s and the transfer gates NTM3 and NTM3n The first embodiment is such that the transfer gates NTM2, NTM2n, NTM2s, NTM3, NTM3n and NTM3s are turned on when input to the gates of NTM3s and NTM3s, and the node NDM2 is pulled to the ground level. In other respects, the other configuration is the same as that of the first embodiment.
Even in such a configuration, the same effect as in the first embodiment can be obtained.
[0068]
Embodiment 6
FIG. 13 is a circuit diagram showing a sixth embodiment of the shift register according to the present invention.
The difference of the sixth embodiment from the fifth embodiment is that in the fifth embodiment, the transfer gates NTM1, NTM1n and NTM1s and the gate terminals of the transfer gates NTM3, NTM3n and NTM3s are connected to clock signals MCLK1, MCLKn and NTM3s, respectively. The scan gate signal is connected to the input line of the scan clock signal SCANCLK and the gate terminals of the transfer gates NTM2, NTM2n and NTM2s are connected to the output terminals of the transfer gates NTM1, NTM1n and NTM1s, respectively. NTM1s and the gates of transfer gates NTM2, NTM2n and NTM2s are connected to clock signals MCLK1, MCLKn and scan clock signal S. That is, they are connected to the input lines of CANCLK, respectively, and the gate terminals of the transfer gates NTM3, NTM3n and NTM3s are connected to the output terminals of the transfer gates NTM1, NTM1n and NTM1s, respectively.
Other configurations are the same as those of the fifth embodiment.
Even in such a configuration, the same effect as in the first embodiment can be obtained.
[0069]
Embodiment 7
FIG. 14 is a circuit diagram showing a seventh embodiment of the shift register according to the present invention.
The seventh embodiment is different from the sixth embodiment in that the gate terminals of the transfer gates NTM3, NTM3n and NTM3s are replaced with the data input terminals DIN1, DINn and DIN1 instead of the output terminals of the transfer gates NTM1, NTM1n and NTM1s. It is connected to each SIN.
Other configurations are the same as in the sixth embodiment.
Even in such a configuration, the same effect as in the first embodiment can be obtained.
[0070]
Embodiment 8
FIG. 15 is a circuit diagram showing an eighth embodiment of the shift register according to the present invention.
The eighth embodiment is different from the fourth embodiment in that a clock signal MCLK1 on the master latch side is not directly input to the gate terminals of the transfer gates NTM1 and NTM3, but a control signal CNTL1 from a control system (not shown). The clock signal MCLK1 is input to the NAND gate NAND1 to take a NAND condition, and is input via the inverter IVM5 only when the control signal CNTL1 is active.
[0071]
In FIG. 15, only one data input stage is shown for simplicity of the drawing and the description, but the clock signals of the second and subsequent stages are also transferred via the NAND gate and the inverter as in the configuration shown in FIG. Input to the gate terminal of the gate.
Other configurations are the same as those of the fourth embodiment.
In such a configuration, the same effects as those of the first embodiment can be obtained, and there is an advantage that data latch control can be arbitrarily performed.
Of course, the above-described conditional input configuration can be applied to the clock signal SCLK on the slave latch side.
[0072]
Embodiment 9
FIG. 16 is a circuit diagram showing a ninth embodiment of the shift register according to the present invention.
The ninth embodiment is different from the fourth embodiment in that a plurality of data, for example, one of four data D1 to D4 is selected and provided to the data input terminal DIN1 before the data input terminal DIN1. That is, a data selection circuit SEL to be input is provided.
[0073]
The data selection circuit SEL includes AND gates AND1 to AND4, NOR gates NOR1 and NOR2, and a NAND gate NAND2.
The data D1 to D4 are respectively input to one input of AND gates AND1 to AND4, and the other input of the AND gates AND1 to AND4 are respectively input to select signals SLCT1 to SLCT4 from a control system (not shown).
Two or more select signals SLCT1 to SLCT4 do not become active at the same time.
Then, the outputs of the AND gates AND1 and AND2 are input to the NOR gate NOR1, and the outputs of the AND gates AND3 and AND4 are input to the NOR gate NOR2.
Outputs of NOR gates NOR1 and NOR2 are input to the input of NAND2, respectively, and an output of NAND gate NAND2 is input to data input terminal DIN1.
That is, only one of the data D1 to D4 selected by the activated select signal SLCT is input to the data input terminal DIN1.
[0074]
Other configurations are the same as those of the fourth embodiment.
In such a configuration, the same effects as those of the first embodiment can be obtained, and there is an advantage that data latch control can be arbitrarily performed.
[0075]
Embodiment 10
FIG. 17 is a circuit diagram showing a tenth embodiment of the shift register according to the present invention.
The tenth embodiment is different from the eighth embodiment in that a control signal CNTL1 and a clock signal MCLK1 are input to a NAND gate NAND1 to take a NAND condition, and only when the control signal CNTL1 is active via the inverter IVM5. Instead of performing data latch control as a conditional input configuration for inputting data between the transfer gate NTM1 and the data input terminal DIN1, and between the transfer gates NTM3 and NTM2, a control transfer gate comprising an N-MOS transistor NTM4 and NTM5 are connected in series, and the clock signal MCLK1 is input to the gate terminals of the transfer gates NTM1 and NTM3, and the gate terminals of the transfer gates NTM4 and NTM5 are controlled. Lies in the structure so as to enter Lumpur signal CNTL1.
Other configurations are the same as those of the eighth embodiment.
[0076]
In such a configuration, the same effects as those of the first embodiment can be obtained, and there is an advantage that data latch control can be arbitrarily performed.
In the case of the configuration of the eighth embodiment, by adding a NAND gate NAND1 and an inverter IVM5 in addition to the configuration of the fourth embodiment, six MOS transistors in which P-channel and N-channel are mixed are added. Although it is necessary, in the tenth embodiment, since only two N-MOS transistors need to be added, this configuration is extremely effective for reducing the layout area when data latch control is arbitrarily performed. is there.
[0077]
Embodiment 11
FIG. 18 is a circuit diagram showing an eleventh embodiment of the shift register according to the present invention.
The eleventh embodiment is different from the ninth embodiment in that a data selection circuit SEL including AND gates AND1 to AND4, NOR gates NOR1 and NOR2, and a NAND gate NAND2 is provided in the preceding stage of the data input terminal DIN1. It is configured as follows.
That is, in the eleventh embodiment, four data input terminals DIN1 to DIN4 are provided in parallel, and input terminals are grounded, and gate terminals are formed of N-MOS transistors connected to the data input terminals DIN1 to DIN4, respectively. Transfer gates NTM21 to NTM24 are provided, and N is provided between transfer gate NTM1 to which clock signal MCLK1 is input and each of data input terminals DIN1 to DIN4, and between transfer gate NTM3 and each of transfer gates NTM21 to NTM24. -Select transfer gates NTM41 to NTM44 and NTM51 to NTM54 each formed of a MOS transistor are connected in series, and select gates are connected to the gate terminals of the transfer gates NTM41 and NTM51. , The select signal SLCT2 to the gate terminals of the transfer gates NTM42 and NTM52, the select signal SLCT3 to the gate terminals of the transfer gates NTM43 and NTM53, and the select signal SLCT4 to the gate terminals of the transfer gates NTM44 and NTM54. It is composed.
Other configurations are the same as those of the ninth embodiment.
[0078]
In such a configuration, the same effects as those of the first embodiment can be obtained, and there is an advantage that data latch control can be arbitrarily performed.
In the case of the configuration of the ninth embodiment, P-channel and N-channel are mixed by adding AND gates AND1 to AND4, NOR gates NOR1, NOR2 and NAND gate NAND2 in addition to the configuration of the fourth embodiment. It is necessary to increase the number of MOS transistors to be added, but in the eleventh embodiment, it is only necessary to add 11 N-MOS transistors. This is extremely effective for reducing the area.
[0079]
In the first embodiment shown in FIG. 1, transfer gates NTM1 and NTM3 may be constituted by P-channel MOS transistors. In this case, in the operation, it is necessary to invert the logic of clock signal MCLK1. The same applies to the transfer gates NTS1 and NTS2.
Further, in addition to transfer gates NTM1 and NTM3, transfer gate NTM2 may be formed of a P-channel MOS transistor. In this case, the source of transfer gate NTM2 needs to be connected to a power supply potential instead of ground.
In the third embodiment, the input terminal of the transfer gate NTS1 and the input terminal of the inverter IVS4 may be connected to the node NDM2 instead of the node NDM1. In this case, the input terminal of inverter IVS3 is connected to node NDS2 instead of node NDS1.
Further, in the fourth embodiment, the input terminal of the inverter IVM4 may be connected to the node NDM2 instead of the node NDM1. In this case, the input terminal of inverter IVS3 is connected to node NDS1 instead of node NDS2.
In addition, various modifications can be considered based on the technical idea of the present invention.
[0080]
【The invention's effect】
As described above, according to the present invention, a shift register and a data register that can operate stably not only under a normal power supply voltage but also at a low power supply voltage without increasing a layout area or complicating a circuit. A selection circuit can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a shift register according to the present invention.
FIG. 2 shows a power supply voltage V _DD FIG. 11 is a diagram showing the operating speed on the master latch side when a simulation is performed at 2.7 V;
FIG. 3 shows a power supply voltage V _DD FIG. 9 is a diagram illustrating an operation speed on the slave latch side when a simulation is performed at 2.7 V;
FIG. 4 shows a power supply voltage V _DD FIG. 7 is a diagram illustrating power consumption within a certain transmission time when a simulation is performed at 2.7 V;
FIG. 5 shows power supply voltage V at temperatures of 85 ° C., 25 ° C., and −25 ° C. _DD FIG. 9 is a diagram showing the operating speed of the product of the present invention on the master latch side when a simulation is performed while changing the voltage to 1.5 V, 2.7 V, and 4.5 V.
FIG. 6 shows power supply voltage V at temperatures of 85 ° C., 25 ° C., and −25 ° C. _DD FIG. 9 is a diagram showing the operating speed of the product of the present invention on the swivel latch side when a simulation is performed while changing Vs to 1.5 V, 2.7 V, and 4.5 V.
FIG. 7 shows power supply voltage V at 85 ° C., 25 ° C., and −25 ° C. _DD FIG. 9 is a diagram showing power consumption of the product of the present invention when a simulation is performed while changing the voltage to 1.5 V, 2.7 V, and 4.5 V.
FIG. 8 is a circuit diagram showing a second embodiment of the shift register according to the present invention.
9 is a diagram showing a comparative example of cell size and area ratio between the product of the present invention shown in FIGS. 1 and 8 and a conventional CMOS circuit.
FIG. 10 is a circuit diagram showing a third embodiment of the shift register according to the present invention.
FIG. 11 is a circuit diagram showing a fourth embodiment of the shift register according to the present invention.
FIG. 12 is a circuit diagram showing a fifth embodiment of the shift register according to the present invention.
FIG. 13 is a circuit diagram showing a sixth embodiment of the shift register according to the present invention.
FIG. 14 is a circuit diagram showing a seventh embodiment of the shift register according to the present invention.
FIG. 15 is a circuit diagram showing an eighth embodiment of the shift register according to the present invention.
FIG. 16 is a circuit diagram showing a ninth embodiment of the shift register according to the present invention.
FIG. 17 is a circuit diagram showing a tenth embodiment of the shift register according to the present invention.
FIG. 18 is a circuit diagram showing an eleventh embodiment of the shift register according to the present invention.
FIG. 19 shows a power supply voltage V _DD FIG. 10 is a circuit diagram showing a basic configuration of a conventional shift register operable in a system of 5.0V.
FIG. 20 is a timing chart for describing first and second clock signals.
FIG. 21 is a circuit diagram of a conventional complete CMOS type shift register.
FIG. 22 is a timing chart for explaining first and second clock signals and inverted first and second clock signals.
[Explanation of symbols]
MST: Master latch
SLV: Slave latch
NTM1, NTM1n, NTM1s ... Transfer gate
NTM2, NTM2n, NTM2s ... Transfer gate
NTM3, NTM3n, NTM3s ... Transfer gate
NTM21 to NTM24 ... Transfer gate
NTM4, NTM5 ... Transfer gate for control
NTM41 to NTM44, NTM51 to NTM54 ... Transfer gate for select
NTS1: Transfer gate
NTS2: Transfer gate
IVM1, IVM2, IVM4, IVM5, IVS1, IVS2, IVS3, IVS4 ... Inverter
NAND1, NAND2 ... NAND gate
AND1 to AND4 ... AND gate
NOR1, NOR2 ... NOR gate
DIN1 to DIN4, DINn, SIN ... data input terminals
DOUT: Data output terminal
MSLK1, MCLKn: Clock signal
SCLK: Clock signal
SCANCLK ... scan clock signal
CNTL1 ... control signal
SLCT1 to SLCT4 ... select signal

Claims (6)

互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される第１のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第２および第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される第２のクロック信号に応じて第１のノードと上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される第２のクロック信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、
を有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加されるシフトレジスタ。First and second inverters connected in opposite directions to each other;
A first transfer gate for conducting between an input terminal and an input of the first inverter in response to a first clock signal applied to the gate terminal;
Second and third transfer gates connected in series for conducting between ground and an input of the second inverter in response to a signal applied to the gate terminal;
Third and fourth inverters connected in opposite directions to each other;
A fourth transfer gate for conducting between the first node and the input of the third inverter in response to a second clock signal applied to the gate terminal;
A fifth transfer gate for conducting between a second node and an input of the fourth inverter in response to a second clock signal applied to the gate terminal;
One of the gate terminals of the second and third transfer gates is connected to the input terminal or the input of the first inverter, and the other gate terminal is connected to the first A first signal having the same logic as that of the output of the first or second inverter is applied to the first node, and the first signal is applied to the second node. And a shift register to which a second signal whose logic is opposite is applied. 上記第１のノードと上記第２のインバータの出力とが接続され、上記第２のノードと上記第１のインバータの出力とが接続されている請求項１に記載のシフトレジスタ。The shift register according to claim 1, wherein the first node is connected to an output of the second inverter, and the second node is connected to an output of the first inverter. 入力が上記第１または第２のインバータの出力に接続された第５のインバータを有し、上記第１のノードと上記第５のインバータの入力とが接続され、上記第２のノードと上記第５のインバータの出力とが接続されている請求項１に記載のシフトレジスタ。An input has a fifth inverter connected to an output of the first or second inverter, the first node is connected to an input of the fifth inverter, and the second node is connected to the input of the fifth inverter. The shift register according to claim 1, wherein the output of the shift register is connected to the output of the fifth inverter. 入力が上記第１または第２のインバータの出力に接続された第５のインバータと、入力が上記第５のインバータの出力とが接続された第６のインバータとを有し、上記第１のノードと上記第５のインバータの出力とが接続され、上記第２のノードと上記第６のインバータの出力とが接続されている請求項１に記載のシフトレジスタ。A fifth inverter having an input connected to the output of the first or second inverter, and a sixth inverter having an input connected to the output of the fifth inverter; 2. The shift register according to claim 1, wherein the output of the fifth inverter is connected to the second node, and the output of the sixth inverter is connected to the second node. 3. ゲート端子に印加される信号に応じてデータ入力端子と第１の出力端子とを導通させる直列に接続された第１および第２のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と第２の出力端子とを導通させる直列に接続された第３、第４および第５のトランスファーゲートと、
を有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうち、何れか一のゲート端子にクロック信号が印加され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が印加され、上記第３、第４および第５のトランスファーゲートのゲート端子のうちの残りの一のゲート端子が、上記データ入力端子または第１または第２のトランスファーゲートの出力に接続されているデータ選択回路。First and second transfer gates connected in series for conducting a data input terminal and a first output terminal in response to a signal applied to the gate terminal;
Third, fourth, and fifth transfer gates connected in series for conducting the ground and the second output terminal in response to a signal applied to the gate terminal;
And one of the gate terminals of the first and second transfer gates and one of the gate terminals of the third, fourth and fifth transfer gates A clock signal is applied to the terminal, and the other of the gate terminals of the first and second transfer gates and the other of the gate terminals of the third, fourth, and fifth transfer gates. A control signal is applied to the gate terminal of the third transfer gate, and the remaining one of the gate terminals of the third, fourth, and fifth transfer gates is connected to the data input terminal or the first or second transfer gate. Data selection circuit connected to the output. 互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される信号に応じてデータ入力端子と第１のインバータの入力とを導通させる直列に接続された第１および第２のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と第２のインバータの入力とを導通させる直列に接続された第３、第４および第５のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される信号に応じて第１のノードと上記第３のインバータの入力とを導通させる第６のトランスファーゲートと、
ゲート端子に印加される信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第７のトランスファーゲートと、
を有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうち、何れか一のゲート端子に第１のクロック信号が印加され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が印加され、上記第３、第４および第５のトランスファーゲートのゲート端子のうちの残りの一のゲート端子が、上記データ入力端子または第１または第２のトランスファーゲートの出力に接続され、上記第６および第７のトランスファーゲートのゲート端子に第２のクロック信号が印加され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加されるシフトレジスタ。First and second inverters connected in opposite directions to each other;
First and second transfer gates connected in series for conducting a data input terminal and an input of the first inverter in response to a signal applied to the gate terminal;
Third, fourth, and fifth transfer gates connected in series for conducting the ground and the input of the second inverter in response to a signal applied to the gate terminal;
Third and fourth inverters connected in opposite directions to each other;
A sixth transfer gate for conducting between the first node and the input of the third inverter in response to a signal applied to the gate terminal;
A seventh transfer gate for conducting the second node and the input of the fourth inverter in accordance with a signal applied to the gate terminal;
And one of the gate terminals of the first and second transfer gates and one of the gate terminals of the third, fourth and fifth transfer gates A first clock signal is applied to the terminal, and the other of the gate terminals of the first and second transfer gates and the gate terminal of the third, fourth, and fifth transfer gates A control signal is applied to another one of the gate terminals, and one of the gate terminals of the third, fourth, and fifth transfer gates is connected to the data input terminal or the first or second transfer gate. The second clock signal is applied to the gate terminals of the sixth and seventh transfer gates and connected to the output of the transfer gate. A first signal having the same logic as the output of the first or second inverter is applied to the node, and a second signal having a logic opposite to that of the first signal is applied to the second node. Shift register.

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